KR101690431B1 - 능동형 발룬이 구비된 증폭기 - Google Patents

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숭실대학교산학협력단
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Abstract

본 발명은 능동형 발룬이 구비된 증폭기에 대한 것이다.
본 발명에 따른 능동형 발룬이 구비된 증폭기는 집적회로상에 형성되며 전원 전압을 통해 동작을 수행하고, 자세히는 게이트를 통해 교류 형태의 입력 신호가 인가되는 제1 트랜지스터, 상기 제1 트랜지스터의 제1단 및 제1 전원과 제1단이 연결되며, 상기 제1 트랜지스터의 제2단과 게이트가 연결되는 제2 트랜지스터, 상기 제1 트랜지스터의 제2단에 제1단이 연결되고, 제2단은 제2 전원 및 전력 증폭단과 연결되는 제3 트랜지스터, 및 상기 제2 트랜지스터의 제2단에 제1단이 연결되고, 제2단은 상기 제2 전원 및 상기 전력 증폭단과 연결되며, 상기 제3 트랜지스터의 게이트에 게이트가 연결되는 제4 트랜지스터를 포함한다.
본 발명에 따르면, 차동 구조의 고주파 증폭기에서 Single-Ended 형태의 입력 신호가 인가될 때, 트렌지스터를 사용하여 Single-Ended 형태의 입력 신호를 증폭시킴과 동시에 입력 신호로부터 차동 신호를 발생시킬 수 있다.

Description

능동형 발룬이 구비된 증폭기{AMPLIFIER WITH ACTIVE BALUN}
본 발명은 능동형 발룬이 구비된 증폭기에 관한 것으로서, 보다 상세하게는 차동 구조의 고주파 증폭기에서 Single-Ended 형태의 입력 신호가 인가될 때, 트렌지스터를 사용하여 입력 신호를 증폭시킴과 동시에 입력 신호로부터 차동 신호를 발생시키는 능동형 발룬이 구비된 증폭기에 관한 것이다.
도 1은 종래 기술에 따른 증폭기의 용도를 설명하기 위한 도면이다. 도 1에서와 같이 증폭기(130)는 변조기(110)로부터 입력 신호를 전달받고, 이를 증폭하여 출력 노드(140)를 통해 증폭된 신호를 출력하게 된다. 이때, 증폭기(101)의 입력 노드(120)와 출력 노드(140)가 Single-Ended 형태의 신호로 구성되는 경우가 일반적이다. 하지만, 증폭기(130)의 내부 동작은 잡음에 대한 내성이 높다는 이점 때문에 차동 구조로 형성되는 경우가 많다. 특히, 증폭기(130)의 트랜지스터가 MOSFET으로 구성되는 경우, 차동 구조를 통하여 가상 접지 노드를 형성할 수 있기 때문에 MOSFET으로 구성되는 증폭기(130)에서는 차동 구조가 채택되는 경우가 일반적이다.
이와 같이 입력 및 출력 신호는 Single-Ended 형태의 신호이며, 증폭기(130)의 내부 동작이 차동 구조로 형성되는 경우는 Single-Ended 형태의 입력 신호를 차동 신호로 변환 해주는 입력 발룬이 필요하며, 증폭된 차동 신호를 다시 Single-Ended 형태의 신호로 변환할 수 있는 출력 발룬이 필요하다.
도 2는 종래 기술에 따른 증폭기의 내부 구성도이다. 도 2에서와 같이 입력 및 출력 신호는 Single-Ended 형태의 신호이며 차동 구조로 형성되는 증폭기(130) 내부는 구동 증폭단(132)과 전력 증폭단(134)으로 형성되고, 입력 발룬(131)은 입력 노드(120)에서 입력되는 Single-Ended 형태의 신호를 차동 신호로 변환하는 역할을 하며, 출력 발룬(135)은 전력 증폭단(134)에서 출력되는 차동 신호를 Single-Ended 형태의 신호로 변환하여 출력 노드(140)로 출력하는 역할을 한다.
도 3은 도 2의 등가 회로도이다. 도 3에서는 입력 발룬(131)과 구동 증폭단(132)을 상세하게 도시하였으며, 전력 증폭단(134)은 설명의 간략화를 위하여 블록으로 표기하였고, 전력 증폭단(134) 이후의 회로는 생략하였다. 또한 증폭기(130)에서는 BJT, MOSFET, pHEMT, HBT, MESFET 등 다양한 트랜지스터로 구성할 수 있으나, 이 중 가장 대표적인 트랜지스터인 MOSFET을 이용하여 증폭기(130) 구조를 예시로 도시하였다. 도 3에서와 같이 입력 노드(120)에서 Single-Ended 형태의 신호가 입력되면, 입력 발룬(131)은 입력 신호를 차동 신호로 변환시켜 MCS1과 MCS2에 의한 MOSFET의 게이트로 전달하는 역할을 수행한다. 이때, MCS1과 MCS2의 게이트로 전달되는 두 신호는 위상이 서로 반대이며 크기는 동일한 차동 신호이다. VCS는 MCS1과 MCS2가 원활한 신호 증폭을 수행할 수 있도록 하기 위한 MCS1과 MCS2의 게이트 바이어스 전압이며, VDD는 전체 증폭기(130)가 증폭기(130)로서의 동작을 수행하도록 하기 위한 전원 전압이다. 도 3에서는 캐스코드(Cascode) 구조를 예시로 들었는데, 이러한 캐스코드 구조는 트랜지스터 각각에 인가되는 전압 강하를 완화시켜, 증폭기(130)의 신뢰성을 향상시킴과 동시에 전압 이득을 향상시키는 이점이 있어 일반적인 증폭기(130) 구조에 흔하게 사용된다. 이때, VCG는 MCG1 및 MCG2의 게이트 바이어스 전압이다.
도 2 및 도 3에 도시된 입력 발룬(131)은 주로 변압기의 형태로 형성되는데, 변압기를 형성하고 있는 금속선의 기생 저항 성분에 의하여 입력 발룬(131)은 상당한 전력 손실을 야기하게 되는데, 이로 인하여 증폭기(130) 전체의 전력 이득이 감소하는 문제점이 있다.
도 4는 종래 기술에 따른 전력 이득을 나타낸 그래프이다. 도 4에서는 입력 발룬(131)에 의한 전력 손실 값을 LIN 이라고 가정했다. A는 입력 발룬(131)이 없는 경우 증폭기(130)의 전력 이득 곡선을 도시한 것이고, B는 입력 발룬(131)이 있는 경우 증폭기(130)의 전력 이득 곡선을 도시한 것이다. 입력 발룬(131)의 전력 손실 값인 LIN을 고려한다면, A는 B로 바뀌게 된다.
이를 통해, 입력 발룬(131)은 전체 증폭기(130)의 이득을 열화시키는 문제점이 있다는 것을 확인할 수 있다. 하지만, 입력 발룬(131)은 증폭기(130)로 입력되는 Single-Ended 형태의 신호를 차동 신호로 변환 해주는 역할을 수행하기 때문에, 전력이 손실된다는 단점에도 불구하고 차동 구조의 증폭기(130)에서는 필수적으로 사용되고 있다.
도 5는 종래 기술에 따른 집적회로를 나타낸 도면이다. 도 5에서와 같이 증폭기(130)가 집적회로로 형성되는 경우, 입력 발룬(131) 또한 집적회로 내부에 형성되는 경우가 많다. 일반적으로 집적회로 상에 형성되는 입력 발룬(131)은 주로 변압기 형태로 구성되는데, 이 경우, 입력 발룬(131)을 집적회로 상에 형성하기 위해서는 집적회로 상의 면적이 추가적으로 요구된다. 이와 같은 입력 발룬(131)은 증폭기(130)를 구성하고 있는 다른 소자인 캐패시터, 저항 및 트랜지스터에 비하여 면적이 수배에서 수십배 수준으로 크기 때문에 입력 발룬(131)은 전체 집적회로의 면적을 증가 시키고, 이로 인해 집적회로의 생산 단가를 상승시키는 문제점이 있다.
본 발명의 배경이 되는 기술은 대한민국 등록특허공보 제10-1449690호(2014. 10. 13. 공고)에 개시되어 있다.
본 발명은 상기와 같은 문제점을 개선하기 위해 창출된 것으로, 본 발명의 목적은 차동 구조의 고주파 증폭기에서 Single-Ended 형태의 입력 신호가 인가될 때, 트렌지스터를 사용하여 입력 신호를 증폭시킴과 동시에 입력 신호로부터 차동 신호를 발생시키는 능동형 발룬이 구비된 증폭기를 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 능동형 발룬이 구비된 증폭기는, 집적회로상에 형성되며 전원 전압을 통해 동작을 수행하고, 게이트를 통해 교류 형태의 입력 신호가 인가되는 제1 트랜지스터, 상기 제1 트랜지스터의 제1단 및 제1 전원과 제1단이 연결되며, 상기 제1 트랜지스터의 제2단과 게이트가 연결되는 제2 트랜지스터, 상기 제1 트랜지스터의 제2단에 제1단이 연결되고, 제2단은 제2 전원 및 전력 증폭단과 연결되는 제3 트랜지스터, 및 상기 제2 트랜지스터의 제2단에 제1단이 연결되고, 제2단은 상기 제2 전원 및 상기 전력 증폭단과 연결되며, 상기 제3 트랜지스터의 게이트에 게이트가 연결되는 제4 트랜지스터를 포함한다.
또한, 상기 제1 트랜지스터의 게이트에 연결되는 제1 커패시터, 상기 제1 트랜지스터의 제2단 및 상기 제2 트랜지스터의 게이트 사이에 연결된 제2 커패시터를 더 포함할 수도 있다.
또한, 상기 제1 트랜지스터의 게이트에 제1 바이어스 전압이 인가되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터의 게이트에 제2 바이어스 전압이 인가되며, 상기 제2 트랜지스터의 게이트에 제3 바이어스 전압이 인가될 수도 있다.
또한, 상기 전력 증폭단으로 출력되는 신호는 상기 입력 신호와 위상이 동일하고 증폭된 신호와, 상기 입력 신호와 위상이 반대이고 증폭된 신호일 수도 있다.
또한, 상기 트랜지스터는 MOSFET일 수도 있다.
본 발명의 다른 실시예에 따른 능동형 발룬이 구비된 증폭기는, 집적회로 상에 형성되며 전원 전압을 통해 동작을 수행하고, 집적회로상에 형성되며 전원 전압을 통해 동작을 수행하며, 게이트를 통해 교류 형태의 입력 신호가 인가되고, 제1단이 제1 전원과 연결되는 제1 트랜지스터, 상기 제1 트랜지스터의 제2단과 게이트가 연결되고, 제1단이 제2 전원과 연결되는 제2 트랜지스터, 상기 제1 트랜지스터의 제2단에 제1단이 연결되고, 제2단이 제3 전원 및 전력 증폭단과 연결되며, 제4 전원과 게이트가 연결되는 제3 트랜지스터, 상기 제2 트랜지스터의 제2단에 제1단이 연결되고, 제2단이 상기 제3 전원 및 상기 전력 증폭단과 연결되는 제4 트랜지스터, 상기 제2 트랜지스터의 제1단 및 상기 제2 전원에 제1단이 연결되고, 게이트가 상기 제2 트랜지스터의 제2단에 연결되는 제5 트랜지스터, 및 상기 제5 트랜지스터의 제2단에 제1단이 연결되고, 제2단이 상기 제3 전원 및 상기 전력증폭단과 연결되며, 상기 제4 트랜지스터의 게이트에 게이트가 연결되는 제6 트랜지스터를 포함한다.
본 발명에 따른 능동형 발룬이 구비된 증폭기는 차동 구조의 고주파 증폭기에서 Single-Ended 형태의 입력 신호가 인가될 때, 트렌지스터를 사용하여 Single-Ended 형태의 입력 신호를 증폭시킴과 동시에 입력 신호로부터 차동 신호를 발생시킬 수 있다.
또한, 본 발명은 트렌지스터를 사용하여 입력 발룬의 역할을 구동 증폭단에서 수행하는 능동형 발룬을 형성하여, 입력 발룬에 의한 전력 손실이 제거됨으로써 전체 증폭기의 이득 및 전력 변환 효율을 개선할 수 있고, 집적회로의 면적이 감소하게 되어 생산 단가를 절감 할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 증폭기의 용도를 설명하기 위한 도면이다.
도 2는 종래 기술에 따른 증폭기의 내부 구성도이다.
도 3은 도 2의 등가 회로도이다.
도 4는 종래 기술에 따른 전력 이득을 나타낸 그래프이다.
도 5는 종래 기술에 따른 집적회로를 나타낸 도면이다.
도 6은 본 발명의 제1 실시예에 따른 능동형 발룬이 구비된 증폭기의 내부 구성도이다.
도 7은 도 6의 등가 회로도이다.
도 8은 본 발명의 제2 실시예에 따른 능동형 발룬이 구비된 증폭기의 구조를 나타낸 회로도이다.
도 9는 능동형 발룬과 수동형 발룬을 사용했을 때의 전력 이득을 비교한 그래프이다.
도 10은 본 발명의 제3 실시예에 따른 능동형 발룬이 구비된 증폭기의 구조를 나타낸 회로도이다.
도 11은 본 발명의 제4 실시예에 따른 능동형 발룬이 구비된 증폭기의 구조를 나타낸 회로도이다.
도 12는 본 발명의 제5 실시예에 따른 능동형 발룬이 구비된 증폭기의 구조를 나타낸 회로도이다.
이하 첨부된 도면을 참조하여 본 발명의 실시예에 따른 능동형 발룬이 구비된 증폭기를 설명한다. 이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다.
또한 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
먼저, 도 6 및 도 7을 통해 본 발명의 실시예에 따른 능동형 발룬이 구비된 증폭기에 대하여 설명한다.
도 6은 본 발명의 제1 실시예에 따른 능동형 발룬이 구비된 증폭기의 내부 구성도이다.
도 6에서와 같이 본 발명의 실시예에 따른 능동형 발룬이 구비된 증폭기(130)는, 능동형 발룬(133), 전력 증폭단(134) 및 출력 발룬(135)을 포함한다.
본 발명에서의 능동형 발룬(133)은 입력 노드(120)에서 입력되는 Single-Ended 형태의 신호를 차동 신호로 변환하는 역할을 하는 입력 발룬(131)과 구동 증폭단(132)의 기능이 합쳐진 것으로 집적회로상에 형성되며 전원 전압을 통해 동작을 수행한다. 또한, 출력 발룬(135)은 전력 증폭단(134)에서 출력되는 차동 신호를 Single-Ended 형태의 신호로 변환하여 출력 노드(140)로 출력하는 역할을 한다.
도 7은 도 6의 등가 회로도이다.
이하에서는 도 7을 참고하여 능동형 발룬(133)을 상세히 설명하기로 한다. 도 7에서는 설명의 편의를 위해 전력 증폭단(134)을 블록으로 처리하였고, 전력 증폭단(134) 이후의 회로는 생략하였다.
또한, 도 7에서의 제1 및 제2 트랜지스터(MAS, MACT), 제3 및 제4 트랜지스터(MAG1, MAG2)는 공통-소스단 구조를 형성하므로, 트랜지스터의 드레인(Drain)은 게이트(Gate)에 인가된 신호와 서로 위상이 반대이며 증폭된 신호가 출력되고, 전류는 소스에서 드레인으로 흐른다.
먼저, 제1 트랜지스터(MAS)는 게이트를 통해 입력 노드(120)로부터 교류 형태(Single-Ended 형태)의 입력 신호가 인가되고, 소스(Source)가 제1 전원(접지 전원) 및 제2 트랜지스터(MACT)의 소스와 연결되며, 드레인은 제2 트랜지스터(MACT)의 게이트 및 제3 트랜지스터(MAG1)의 소스와 연결된다.
이때, 제1 트랜지스터(MAS)는 게이트를 통해 인가된 입력 신호를 증폭하여 드레인을 통해 입력 신호와 위상이 반대인 신호를 출력하며 출력된 신호를 제2 트랜지스터(MACT)에 인가한다.
또한, 제1 트랜지스터(MAS)는 게이트에 직류 차단 커패시터(DC-Blocking)인 제1 커패시터(C1)가 연결되고, 게이트를 통해 제1 트랜지스터(MAS)가 원활한 신호 증폭을 수행할 수 있도록 하기 위한 제1 바이어스 전압(VCS)이 인가될 수도 있다.
제2 트랜지스터(MACT)는 게이트가 제1 트랜지스터(MAS)의 드레인과 연결되고, 소스가 제1 트랜지스터(MAS)의 소스 및 제1 전원(접지 전원)과 연결되며, 드레인은 제4 트랜지스터(MAG2)의 소스와 연결된다.
이때, 제2 트랜지스터(MACT)는 게이트를 통해 제1 트랜지스터(MAS)로부터 입력 신호와 위상이 반대인 신호가 인가되면, 제2 트랜지스터(MACT)는 인가된 신호를 증폭하고 드레인을 통해 인가된 신호와 위상이 반대인 신호를 출력하여 출력된 신호를 제4 트렌지스터(MAG2)에 인가한다.
도 8은 본 발명의 제2 실시예에 따른 능동형 발룬이 구비된 증폭기의 구조를 나타낸 회로도이다.
또한, 도 8에서와 같이 제1 트랜지스터(MAS)의 드레인 및 제2 트랜지스터(MACT)의 게이트 사이에 직류 차단 커패시터(DC-Blocking)인 제2 커패시터(C2)가 연결되고, 제1 트랜지스터(MAS)의 드레인 전압과는 독립적인 제3 바이어스 전압(VCS_1)이 게이트에 추가로 인가될 수도 있다.
제3 트랜지스터(MAG1)는 게이트가 제4 트렌지스터(MAG2)의 게이트와 연결되고, 소스가 제1 트랜지스터(MAS)의 드레인과 연결되며, 드레인이 제2 전원(VDD) 및 전력 증폭단(134)과 연결된다.
이때, 제3 트랜지스터(MAG1)는 드레인을 통해 입력 신호와 위상이 반대이고 증폭된 신호가 출력되어 전력 증폭단(134)에 최종 인가한다.
제4 트랜지스터(MAG2)는 게이트가 제3 트랜지스터(MAG1)의 게이트와 연결되고, 소스가 제2 트랜지스터(MACT)의 드레인에 연결되며, 드레인이 제2 전원(VDD) 및 전력 증폭단(134)과 연결된다.
이때, 제4 트랜지스터(MAG2)는 드레인을 통해 입력 신호와 위상이 동일하고 증폭된 신호가 출력되어 전력 증폭단(134)에 최종 인가한다.
또한, 제3 트랜지스터(MAG1) 및 제4 트랜지스터(MAG2)의 게이트에 제2 바이어스 전압(VCG)이 인가될 수도 있다.
이를 정리하자면, 제1 트랜지스터(MAS)의 드레인을 통해 출력되는 신호는 제2 트랜지스터(MACT)의 게이트의 입력 신호로 사용되어, 결과적으로 제1 트랜지스터(MAS)와 제2 트랜지스터(MACT)의 게이트 신호는 위상이 서로 반대로 형성되고, 제1 트랜지스터(MAS)와 제2 트랜지스터(MACT)의 드레인을 통해 출력되는 신호 또한 위상이 서로 반대로 형성되어, 내부적으로는 차동 신호를 발생시키게 되므로 전체 증폭기(130)의 동작이 차동 구조로 형성된다.
이때, 제1 트랜지스터(MAS) 및 제2 트랜지스터(MACT)의 드레인을 통해 출력되는 신호의 크기는 서로 동일하게 형성되지 않을 수도 있기 때문에, 제1 바이어스 전압(VCS)와 제2 바이어스 전압(VCG)을 조절하여 제1 트랜지스터(MAS) 및 제2 트랜지스터(MACT)의 드레인을 통해 출력되는 신호의 크기를 동일하게 조정할 수 도 있다.
도 9는 능동형 발룬과 수동형 발룬을 사용했을 때의 전력 이득을 비교한 그래프이다.
도 9에서 그래프 a는 종래 기술에 의한 입력 발룬(131) 및 구동 증폭단(132)을 사용하였을 때 출력되는 전력 이득을 나타낸 것이고, 그래프 b는 본 발명에 의한 능동형 발룬(133)을 사용하였을 때 출력되는 전력 이득을 나타낸 것이며, 그래프 c는 종래 기술에 의한 전력 증폭단(134) 이후의 최종 전력 이득을 나타낸 것이고, 그래프 d는 본 발명에 의한 전력 증폭단(134) 이후의 최종 전력 이득을 나타낸 것이다.
도 9의 그래프 a 및 b의 비교 결과, 입력 전력에 대해 그래프 b가 그래프 a에 비하여 약 3dB 이상의 전력 이득 상승 효과를 보였음을 확인 할 수 있다.
또한, 동일한 전력 증폭단(154)을 사용하였을 때, 그래프 d가 그래프 c에 비하여 약 4 dB 이상의 전력 이득 상승 효과를 보였음을 확인 할 수 있다.
이때, 도 9의 실험 결과는 180-nm급 RFCMOS 공정 모델을 사용한 것으로, 사용하는 공정 모델이 변경되거나, 전원 전압등이 바뀔 경우 구체적인 결과 수치는 변경 될 수도 있지만, 본 발명에 의한 능동형 발룬(133)이 종래 기술에 의한 입력 발룬(131)을 사용한 경우와 비교하였을때 전력 이득이 상승한다는 경향성은 그대로 유지된다.
도 10은 본 발명의 제3 실시예에 따른 능동형 발룬이 구비된 증폭기의 구조를 나타낸 회로도이다.
도 10에서와 같이, 제1 트랜지스터(MAS)는 게이트를 통해 입력 노드(120)로부터 교류 형태(Single-Ended 형태)의 입력 신호가 인가되고, 소스(Source)가 제1 전원(접지 전원)과 연결되며, 드레인은 제2 트랜지스터(MACT)의 게이트 및 제3 트랜지스터(MAG1)의 소스와 연결된다.
이때, 제1 트랜지스터(MAS)는 게이트를 통해 인가된 입력 신호를 증폭하여 드레인을 통해 입력 신호와 위상이 반대인 신호를 출력하며 출력된 신호를 제2 트랜지스터(MACT) 및 제3 트랜지스터(MAG1)에 인가한다.
또한, 제1 트랜지스터(MAS)는 게이트에 직류 차단 커패시터(DC-Blocking)인 제1 커패시터(C1)가 연결되고, 게이트를 통해 제1 트랜지스터(MAS)가 원활한 신호 증폭을 수행할 수 있도록 하기 위한 제1 바이어스 전압(VCS)이 인가될 수도 있다.
제2 트랜지스터(MACT)는 게이트가 제1 트랜지스터(MAS)의 드레인과 연결되고, 소스가 제5 트랜지스터(MAS _ 1)의 소스 및 제2 전원(접지 전원)과 연결되며, 드레인은 제4 트랜지스터(MAG2)의 소스와 연결된다.
이때, 제2 트랜지스터(MACT)는 게이트를 통해 제1 트랜지스터(MAS)로부터 입력 신호와 위상이 반대인 신호가 인가되면, 제2 트랜지스터(MACT)는 인가된 신호를 증폭하고 드레인을 통해 인가된 신호와 위상이 반대인 신호를 출력하여 출력된 신호를 제4 트렌지스터(MAG2)에 인가한다.
도 11은 본 발명의 제4 실시예에 따른 능동형 발룬이 구비된 증폭기의 구조를 나타낸 회로도이다.
또한, 도 11에서와 같이 제1 트랜지스터(MAS)의 드레인 및 제2 트랜지스터(MACT)의 게이트 사이에 직류 차단 커패시터(DC-Blocking)인 제2 커패시터(C2)가 연결되고, 제1 트랜지스터(MAS)의 드레인 전압과는 독립적인 제3 바이어스 전압(VCS_1)이 제2 트랜지스터(MACT)의 게이트에 추가로 인가될 수도 있다.
제3 트랜지스터(MAG1)는 게이트가 제4 전원(접지 전원)과 연결되고, 소스가 제1 트랜지스터(MAS)의 드레인과 연결되며, 드레인이 제3 전원(VDD) 및 전력 증폭단(134)과 연결된다.
이때, 제3 트랜지스터(MAG1)는 게이트에 직류 차단 커패시터(DC-Blocking)인 제4 커패시터(C4)가 연결되고, 게이트를 통해 제3 트랜지스터(MAG1)가 원활한 신호 증폭을 수행할 수 있도록 하기 위한 제4 바이어스 전압(VCG_1)이 인가될 수도 있다.
또한, 제3 트랜지스터(MAG1)는 드레인을 통해 입력 신호와 위상이 반대이고 증폭된 신호가 출력되어 전력 증폭단(134)에 최종 인가한다.
제4 트랜지스터(MAG2)는 게이트가 제6 트랜지스터(MAG1 _ 1)의 게이트와 연결되고, 소스가 제2 트랜지스터(MACT)의 드레인에 연결되며, 드레인이 제3 전원(VDD) 및 전력 증폭단(134)과 연결된다.
이때, 제4 트랜지스터(MAG2)는 드레인을 통해 입력 신호와 위상이 동일하고 증폭된 신호가 출력되어 전력 증폭단(134)에 최종 인가한다.
제5 트랜지스터(MAS _ 1)는 게이트가 제2 트랜지스터(MACT)의 드레인에 연결되고, 소스가 제2 트랜지스터(MACT)의 소스 및 제2 전원(접지 전원)에 연결며, 드레인이 제6 트렌지스터(MAG1_1)의 소스에 연결된다.
이때, 도 11에서와 같이 제2 트랜지스터(MACT)의 드레인 및 제5 트랜지스터(MAS_1)의 게이트 사이에 직류 차단 커패시터(DC-Blocking)인 제3 커패시터(C3)가 연결되고, 제2 트랜지스터(MACT)의 드레인 전압과는 독립적인 제5 바이어스 전압(VCS_2)이 제5 트랜지스터(MAS_1)의 게이트에 추가로 인가될 수도 있다.
제6 트랜지스터(MAG1 _ 1)는 게이트가 제4 트랜지스터(MAG2)와 연결되고, 소스가 제5 트랜지스터(MAS _ 1)의 드레인에 연결되며, 드레인이 제3 전원(VDD) 및 전력 증폭단(134)과 연결된다.
이때, 제6 트랜지스터(MAG1 _ 1)의 드레인을 통해 출력되는 신호는 제3 트랜지스터(MAG1)에서 출력되는 신호와 합쳐져 입력 신호와 위상이 반대이고 증폭된 신호가 전력 증폭단(134)에 최종 인가한다.
또한, 제4 트랜지스터(MAG2) 및 제6 트랜지스터(MAG1 _ 1)의 게이트에 제2 바이어스 전압(VCG)이 인가될 수도 있다.
도 12는 본 발명의 제5 실시예에 따른 능동형 발룬이 구비된 증폭기의 구조를 나타낸 회로도이다.
도 12에서와 같이, 제3 트랜지스터(MAG1)의 게이트에 제4 바이어스 전압(VCG _ 1)이 인가되는 대신 제2 바이어스 전압(VCG)이 인가될 수도 있다.
이를 통해, 회로 전압 조정 측면의 자율성을 감소하지만, 요구되는 바이어스 회로의 개수가 감소하는 이점이 있다.
또한 제3 내지 제5 실시예를 정리하자면, 제1 및 제2 실시예에서 제5 및 제6 트랜지스터(MAS_1, MAG1 _ 1)가 추가된 것이다. 따라서 제1 내지 제4 트랜지스터(MAS, MACT, MAG1, MAG2)의 동작은 앞서 설명한 것과 동일하며, 제5 트랜지스터(MAS _ 1)는 제2 트랜지스터(MACT)의 드레인을 통해 출력되는 신호를 게이트로 입력받아 증폭기로서의 동작을 수행 하게 되는데, 이때, 제1 트랜지스터(MAS) 및 제5 트랜지스터(MAS _ 1)의 드레인을 통해 출력되는 신호는 서로 동상이며, 제1 트랜지스터(MAS) 및 제5 트랜지스터(MAS_1)의 드레인을 통해 출력되는 신호와 제2 트랜지스터(MACT)의 드레인을 통해 출력되는 신호는 서로 차동 신호가 형성된다.
따라서, 제3 트랜지스터(MAG1)와 제6 트랜지스터(MAG1 _ 1)의 드레인을 통해 출력되는 신호도 서로 동상이므로, 도 10 내지 도 12에서와 같이 제3 트랜지스터(MAG1)와 제6 트랜지스터(MAG1 _ 1)의 드레인은 서로 하나의 노드로 연결 하여 형성이 가능하다.
또한, 본 발명에서는 트랜지스터가 MOSFET인 경우를 예로 들어 설명하였지만, MOSFET 대신 pHEMT 및 MESFET이 적용되어 구성될 수도 있으며, BJT 및 HBT와 같은 트랜지스터로 구성될 경우에는, BJT 및 HBT의 베이스, 이미터, 콜렉터는 각각 MOSFET의 게이트, 소스, 드레인에 대응되도록 구성할 수도 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 능동형 발룬이 구비된 증폭기는 차동 구조의 고주파 증폭기에서 Single-Ended 형태의 입력 신호가 인가될 때, 트렌지스터를 사용하여 Single-Ended 형태의 입력 신호를 증폭시킴과 동시에 입력 신호로부터 차동 신호를 발생시킬 수 있다.
또한, 트렌지스터를 사용하여 입력 발룬의 역할을 구동 증폭단에서 수행하는 능동형 발룬을 형성하여, 입력 발룬에 의한 전력 손실이 제거됨으로써 전체 증폭기의 이득 및 전력 변환 효율을 개선할 수 있고, 집적회로의 면적이 감소하게 되어 생산 단가를 절감할 수 있는 효과가 있다.
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.
110 : 변조기 120 : 입력 노드
130 : 증폭기 131 : 입력 발룬
132 : 구동 증폭단 133 : 능동형 발룬
134 : 전력 증폭단 135 : 출력 발룬
140 : 출력 노드

Claims (8)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 집적회로상에 형성되며 전원 전압을 통해 동작을 수행하는 능동형 발룬이 구비된 증폭기에 있어서,
    게이트를 통해 교류 형태의 입력 신호가 인가되고, 제1단이 제1 전원과 연결되는 제1 트랜지스터,
    상기 제1 트랜지스터의 제2단과 게이트가 연결되고, 제1단이 제2 전원과 연결되는 제2 트랜지스터,
    상기 제1 트랜지스터의 제2단에 제1단이 연결되고, 제2단이 제3 전원 및 전력 증폭단과 연결되며, 제4 전원과 게이트가 연결되는 제3 트랜지스터,
    상기 제2 트랜지스터의 제2단에 제1단이 연결되고, 제2단이 상기 제3 전원 및 상기 전력 증폭단과 연결되는 제4 트랜지스터,
    상기 제2 트랜지스터의 제1단 및 상기 제2 전원에 제1단이 연결되고, 게이트가 상기 제2 트랜지스터의 제2단에 연결되는 제5 트랜지스터, 및
    상기 제5 트랜지스터의 제2단에 제1단이 연결되고, 제2단이 상기 제3 전원 및 상기 전력증폭단과 연결되며, 상기 제4 트랜지스터의 게이트에 게이트가 연결되는 제6 트랜지스터를 포함하는 능동형 발룬이 구비된 증폭기.
  5. 제4항에 있어서,
    상기 제1 트랜지스터의 게이트에 연결되는 제1 커패시터,
    상기 제1 트랜지스터의 제2단 및 상기 제2 트랜지스터의 게이트 사이에 연결된 제2 커패시터,
    상기 제2 트랜지스터의 제2단 및 상기 제5 트랜지스터의 게이트 사이에 연결된 제3 커패시터, 및
    상기 제3 트랜지스터의 게이트에 연결되는 제4 커패시터를 더 포함하는 능동형 발룬이 구비된 증폭기.
  6. 제4항에 있어서,
    상기 제1 트랜지스터의 게이트에 제1 바이어스 전압이 인가되고, 상기 제4 트랜지스터 및 상기 제6 트랜지스터의 게이트에 제2 바이어스 전압이 인가되며, 상기 제2 트랜지스터의 게이트에 제3 바이어스 전압이 인가되고, 상기 제3 트랜지스터의 게이트에 제4 바이어스 전압이 인가되며, 상기 제5 트랜지스터의 게이트에 제5 바이어스 전압이 인가되는 능동형 발룬이 구비된 증폭기.
  7. 제4항에 있어서,
    상기 전력 증폭단으로 출력되는 신호는 상기 입력 신호와 위상이 동일하고 증폭된 신호와, 상기 입력 신호와 위상이 반대이고 증폭된 신호인 능동형 발룬이 구비된 증폭기.
  8. 제4항에 있어서,
    상기 트랜지스터는 MOSFET인 능동형 발룬이 구비된 증폭기.
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