KR101688839B1 - 성능 특성 감시회로 및 방법 - Google Patents

Abstract

성능특성 감시회로는, 디바이스내에 설치하여, 상기 성능특성이 상기 디바이스의 부품의 하나 이상의 물리특성에 의존하는 경우에, 상기 성능 특성을 나타내는 출력신호를 발생하도록 개시되어 있다. 그 감시회로는, 제1 지연로를 제공하는 제1 지연회로를 구비하고, 이때 상기 제1 지연로상에 데이터의 값의 전송은 상기 성능 특성에 따라 달라지는 제1 지연을 초래한다. 또한, 기준 지연회로는, 기준 지연로를 제공하도록 구성되고, 이때 상기 기준 지연로상에서 상기 데이터 값의 전송은 기준 지연을 초래한다. 그렇지만, 상기 제1 지연회로와 대조하여, 상기 기준 지연회로는, 상기 기준 지연로에 용량성 부하를 제공하여 상기 성능 특성의 변동에 대한 상기 제1 지연보다 상기 기준 지연이 덜 민감하게 상기 기준 지연에 관한 자체보상효과를 생성하도록 구성된 부품을 구비한다. 그리고, 비교회로는, 상기 제1 지연과 상기 기준 지연의 비교에 따라 상기 감시회로의 출력신호를 발생하는데 사용된다. 이러한 형태의 감시회로가, 성능 특성을 감시하는 저면적 및 저비용 해결책을 제공하는 것을 알았고, 또한 상이한 프로세스 기술에서 쉽게 확장가능하다.

Description

성능 특성 감시회로 및 방법{A PERFORMANCE CHARACTERISTIC MONITORING CIRCUIT AND METHOD}

본 발명은, 집적회로등의 디바이스의 부품의 성능 특성을 감시하기 위해 상기 디바이스내에 설치되는 감시회로 및 방법에 관한 것으로, 이 경우에 상기 성능 특성은 상기 부품의 하나 이상의 물리적 성질에 좌우되는 것에 관한 것이다.

메모리 회로 등의 집적회로를 설계하는 경우, 일반적으로는 설계자가 그 집적회로의 다양한 성능 파라미터를 선택할 필요가 있다. 메모리 회로의 경우에, 설계자는, 설계단계중 다양한 마지닝(margining) 방법론을 사용하여 예를 들면 센스 증폭기의 타이밍과 같은 파라미터를 설정한다. 보다 작은 기하 구조에 대한 프로세스 기술 규모로서, 집적회로의 상이한 사례간의 변형은, 프로세스-전압-온도(PVT) 파라미터의 전체 범위에 걸쳐서 최악의 경우의 비트셀의 연산을 정확하게 하기 위해서, 실제로 상기 특정한 집적회로가 아주 좋은 성능이 가능한 경우에도, 이들 설계 마진이, 점차 커지고 있고 상기 집적회로에 관한 제약을 제한하는 성능을 부과하도록, 보다 커진다. 증가하는 프로세스 변동을 처리하기 위한 마진이 커짐으로써, 주파수 성능의 손실, 소비전력 증가 및/또는 그 밖의 성능 감소가 생기게 된다.

프로세스 변동은, 디바이스 내의 부품의 하나 이상의 물리적 성질에 의존하는 성능 특성의 일례다. 예를 들면, 도핑농도의 변동에 의해 성능도 변동하기도 한다. 이상 설명한 바와 같이, 이들 프로세스 변동은, 보다 작은 기하 구조에 대한 프로세스 기술 규모로서 증가한다. 소위 프로세스 코너를 사용하여 상기 프로세스 변동을 분류하는 것이 알려져 있다. 프로세스 코너의 일 명명규칙은, 2문자 지정자를 사용하는 규칙으로, 제1 문자는 N채널형 MOSFET(NMOS) 코너라고 하고, 제2 문자는 P채널형 MOSFET(PMOS) 코너라고 한다. 이 명명규칙에는, 3개의 코너, 즉 일반(T) 코너, 급속(F) 코너 및 저속(S) 코너가 있다. 급속 및 저속 코너는, 각각 일반(typical) 코너보다 높고 낮은 캐리어 이동도를 나타낸다. 예를 들면, FS로서 지정된 코너는, 급속 NFETS 및 저속 PFETS를 의미한다.

디바이스의 특별한 사례에 적용 가능한 상기 프로세스 코너가 원 위치에서 검출될 수 있는 경우, 필요로 했던 마진을 감소시킨다. 그렇지만, 아래에 설명하는 것처럼, 프로세스 변동을 검출하려고 하는 공지된 기술은, 단점이 많게 된다.

IEEE 2008, 제21회 VLSI설계에 관한 국제 컨퍼런스, A Ghosh 등에 의한 논문 "On-Chip Process Variation Detection Using Slew-Rate Monitoring Circuit"에서는 슬루 레이트 모니터를 사용하여 프로세스를 검출한다. 상기 슬루 레이트 모니터 회로는, 기준전압이 다른 2개의 비교기를 사용하여, 상기 비교기가 상기 슬루에 의존한 서로 다른 시각에서 전환한다. 그리고 나서, 상기 슬루 레이트 모니터 회로는, 지연에 덧붙여 미터 단위계로서 NMOS와 PMOS 디바이스의 구동 세기간의 불일치를 판정하는데 사용된다. 그렇지만, 이 슬루 레이트 모니터 회로는, 비교기 오프셋에 매우 민감하고, 또한, 그것의 정확성은 다양한 아날로그 부품에 의존한다. 상기 회로의 아날로그 부품의 의존성으로 인해, 전반적인 상기 회로의 정확성이 제한되기도 한다. 상기 회로의 아날로그 특성도 다양한 프로세스 기하구조에 걸쳐 쟁점이 될 것 같은데, 그 이유는, 일반적으로 아날로그 회로가 그들의 프로세스 기하구조 변화와 같은 방식으로 작동하지 않기 때문이다. 따라서, 이러한 접근법은, 너무 복잡하고, 부정확하며, 서로 다른 기술에서 확장성이 결여되기 쉽다.

IEEE 2010, V Melikyan 등에 의한 논문 "A Process Variation Detection Method"에서도 아날로그 회로를 사용하여 프로세스 변동을 검출함에 따라서 상기 대강 나타낸 것과 유사한 단점이 있다.

Q Khan 등에 의한 논문 "Techniques for On-Chip Process Voltage and Temperature Detection Compensation"에는, 온칩 PVT 검출 및 보상에 대한 기술이 많이 기재되어 있다. 2개의 회로, 즉 지연 고정 루프(DLL) 기반 PVT 보상을 제공하는 첫 번째 회로와, 링 오실레이터 기반 PVT 보상을 제공하는 두 번째 회로가 기재되어 있다. 이 논문에 기재된 기술이 앞선 2개의 논문보다 더 디지털적인 접근법을 사용했지만, 그 사용된 회로들이 비교적 복잡하다. 상기 기재된 기술로 프로세스를 정확히 검출할 수 있지만, 오버헤드는 여러 가지 상황, 예를 들면 오버헤드가 중요한 관심사인 메모리 디바이스에서는 비실용적 해결책인 것 같다.

따라서, 프로세스 변동과 같은 성능 특성의 변동을 검출하기 위한 간단하고 정확한 메카니즘을 제공하여, 프로세스 기술에서 보다 쉽게 확장가능한 것이 바람직할 것이다.

제1 국면에서 본 본 발명은, 디바이스 내에 설치하여 상기 디바이스의 부품의 하나 이상의 물리특성에 의존하는 성능 특성을 나타내는 출력신호를 발생하는 감시회로를 제공하고, 상기 감시회로는, 상기 성능 특성에 따라 달라지는 제1 지연을 초래하는 제1 지연로상에서 데이터 값을 전송하는 제1 지연회로; 기준 지연을 초래하는 기준 지연로상에서 상기 데이터 값을 전송하되, 상기 기준 지연로에 용량성 부하를 제공하여 상기 성능 특성의 변동에 대한 상기 제1 지연보다 상기 기준 지연이 덜 민감하게 상기 기준 지연에 관한 자체보상효과를 생성하도록 구성된 부품을 구비한 기준 지연회로; 및 상기 제1 지연과 상기 기준 지연의 비교에 따라 상기 출력신호를 발생하도록 구성된 비교회로를 구비한다.

본 발명은, 지연 체인(chain)내에 용량성 부하의 사용을 이용하고, 상기 기준 지연회로는 보다 빠른 부품이 상기 용량성 부하 효과를 보다 빨리 보이고, 보다 느린 부품이 상기 용량성 부하 효과를 보다 느리게 보이도록 구성된다. 이 때문에, 상기 용량성 부하는, 상기 용량성 부하가 없는 동등한 기준 지연로와 비교하면 급속 논리부품으로 구성된 기준 지연로와 저속 논리부품으로 구성된 같은 기준 지연로 사이의 신호 전파 타이밍의 변동을 감소시키도록 자체보상 효과를 채용한다.

본 발명에서는, 용량성 부하를 갖지 않는 제1 지연회로를 제공하고, 그 용량성 부하를 갖는 기준 지연회로를 추가로 제공한다. 그 후, 상기 제1 지연회로의 제1 지연로와 상기 기준 지연회로의 상기 기준 지연로상에서 신호 전파의 지연을 비교하여, 상기 감시회로가 내장된 상기 디바이스의 부품의 성능 특성을 나타내는 출력신호를 발생한다. 상기 기준 지연로내에서 상기 용량성 부하의 자체보상효과로 인해, 상기 제1 지연로를 통한 신호전파의 지연이 상기 기준 지연로를 통한 신호전파의 지연미만이면, 이것은 상기 부품의 성능 특성이 "급속(fast)"인 것을 가리키는 반면에, 상기 제1 지연로를 거친 지연이 상기 기준 지연로를 거친 지연보다 길면, 이것은 상기 부품의 성능 특성이 "저속(slow)"인 것을 가리킨다.

일 실시예에서, 상기 비교회로는, 상기 제1 지연로와 상기 기준 지연로 사이의 지연의 특정한 범위의 변동의 성능 특성이 "일반(typical)"(여기서는 보통이라고도 함)으로서 분류되도록 구성될 수 있다.

본 발명의 기술은, 디바이스 내의 부품의 성능 특성을 감시하여, 다양한 서로 다른 디바이스에서 실용적으로 채택하는 저비용 및 저면적 해결책을 고려한 매우 단순한 메카니즘을 제공한다. 또한, 상기 해결책은 프로세스 기술에서 확장 가능하고, 공지의 종래기술과 비교하면 본 발명의 가용성을 더욱 증가시킨다. 추가로, 상기 해결책은, 많은 응용에 충분한 정확성의 레벨을 제공한다.

상기 기준 지연회로가 상기 기준 지연로에 용량성 부하를 제공하도록 구성될 수 있는 방식이 많이 있다. 일 실시예에서, 상기 기준 지연회로는 복수의 커패시터 로딩부를 구비하고, 각 커패시터 로딩부는 상기 기준 지연로에 상기 용량성 부하를 제공하기 위해서 상기 기준 지연로의 연관 노드와 기준전압과의 사이에 접속된다. 따라서, 본 실시예에서는, 상기 기준 지연로와 기준전압 사이에 병렬로 다수의 커패시터 로딩부를 설치하고, 제공된 자체보상의 정도를 제어하기 위해 커패시터 로딩부의 수를 선택할 수 있다. 상기 기준 지연로가 일련의 인버터를 구비한 일 예시에서, 커패시터 로딩부는 인접한 인버터를 분리하는 각 노드와 연관될 수 있거나, 이와는 달리 커패시터 로딩부는, 각 커패시터 로딩부 사이에 상기 기준 지연로에 다수의 인버터가 보이도록 상기 일부분의 노드에만 접속되어도 된다.

각 커패시터 로딩부는 다양한 방식으로 구성될 수 잇다. 그렇지만, 일 실시예에서, 각 커패시터 로딩부는 상기 기준 전압과 상기 연관 노드 사이에 직렬로 접속된 커패시터 소자와 결합(coupling)소자를 구비하고, 상기 결합소자는 상기 커패시터 소자로 인해 상기 연관 노드에 있는 정전용량의 양을 제어하도록 구성되고, 상기 정전용량의 양은, 상기 성능 특성의 변동에 의해 생긴 타이밍 변동을 적어도 일부 보상하는 상기 기준 지연로에 타이밍 효과를 도입하도록 제어된다. 본 실시예에서, 상기 결합소자는 상기 정전용량의 양을 제어하여 상기 정전용량의 양은 상기 부품의 성능 특성이 증가함에 따라 증가한다. 상기 타이밍 효과는 상기 기준 지연로가 급속 부품으로 구성될 때 신호전송 속도를 비교적 저하시키는 역할을 하고, 상기 기준 지연로가 저속 부품으로 구성될 때 신호전파 속도를 비교적 향상시키는 역할을 한다.

상기 결합소자가 상기 대강 설명한 방식으로 상기 정전용량을 제어하도록 구성될 수 있는 방식은 많이 있다. 그러나, 일 실시예에서는, 상기 결합소자는, 상기 성능 특성이 증가할수록 감소하는 저항을 제공하여, 상기 연관 노드에 있는 상기 정전용량의 양은 그 성능 특성이 증가함에 따라 증가한다. 이렇게 변화하는 저항을 제공함으로써, 상기 연관 노드에 있는 상기 정전용량의 양을 적절하게 제어하여 상기 성능 특성이 증가함에 따라 상기 정전용량을 증가시키고 상기 성능 특성이 저하함에 따라 상기 정전용량을 저하시킬 수 있다는 것을 알 수 있다.

상기 결합소자를 원하는 저항을 제공하기 위해 배치하는 적절한 일 방식은, 상기 결합소자를, 게이트에서 적어도 일부 턴온(turn on)하기에 충분한 전압을 수신하도록 구성된 트랜지스터로서 구성하는 방식이다. 상기 트랜지스터가 턴온되면, 그 저항은 상기 성능 특성에 따라 달라질 것이고, 특히 상기 저항은 그 성능 특성이 증가함에 따라 보다 적어진다. 상기 결합소자용 트랜지스터의 성능 특성이 상기 기준 지연로내의 부품(예를 들면, 인버터)의 성능 특성을 따라간다고 하면, 상기 기준 지연로의 용량성 부하는, 원하는 자체보상효과를 생성하도록 상기 성능 특성에 따라 달라질 것이다.

일 실시예에서는, 각 결합소자용 트랜지스터를 완전히 턴온시키기에 충분한 그 트랜지스터의 게이트에 전압을 제공하는 것 보다는, 바이어스 회로를 사용하여 일부만 상기 트랜지스터를 턴온시키는 상기 트랜지스터의 게이트에 바이어스 전압을 발생할 수 있다. 이것이 의미하는 것은 상기 트랜지스터의 저항이 보다 크지만 성능 특성에 따라서도 달라진다는 것이고, 이것은 상기 원하는 자체보상효과를 달성하는데 필요한 커패시터 로딩부의 수(따라서 상기 지연 체인의 길이)를 감소시킬 수 있다. 추가로, 바이어스 회로를 이용함으로써, 필요한 경우, 상기 바이어스 전압의 변동에 의해 상기 감시회로가 포스트 제조를 조정할 수 있다. 이것은, 마진 시간(즉, 시뮬레이션 시간)에서 일부의 실시예에서 일어날 수 있는 튜닝에 부가되어 있고, 여기서 커패시터 사이즈의 튜닝 및/또는 통과 게이트 사이즈(즉, 저항기 가중인자)는 상기 지연 체인의 사이즈에 따라 일어날 수 있다.

상기 기준 지연회로에 상술한 바와 같은 복수의 커패시터 로딩부를 제공하는 대안으로서, 상기 기준 지연회로는, 그 대신에 상기 용량성 부하를 제공하는 복수의 저항기-커패시터 블록을 구비하여도 되고, 각 저항기-커패시터 블록은, 상기 기준 지연로내의 저항소자와, 상기 저항소자와 기준전압 사이에 결합된 연관 커패시터 소자를 구비한다. 이러한 저항기-커패시터(RC) 블록은, 인버터 등의 논리부품에 대한 경우보다 본질적으로 상기 성능 특성에 따라 덜 변화하는 전파지연을 제공함에 따라서, 그 RC블록의 사용은 상기 필요한 자체보상효과를 생성하는 용량성 부하를 제공한다. 그럼에도 불구하고, 이러한 RC블록을 사용할 때에도, 상기 기준 지연회로는 일반적으로 다수의 인버터 소자를 규칙적인 간격으로 구비하여 상기 기준 지연로를 따라 전파되는 신호를 증폭하고, 상기 기준 지연로의 시작과 종료에서의 상기 신호를 포착한다. 따라서, 일 실시예에서, 상기 기준 지연회로는, 적어도, 상기 기준 지연로의 입력소자를 구성하는 인버터 소자와, 상기 기준 지연로의 출력소자를 구성하는 인버터 소자를 더 구비한다.

상기 제1 지연회로는, 다양한 방식으로 구성될 수 있지만, 일 실시예에서는 일련의 인버터를 구비한다.

상기 기준 지연회로내에 상기 용량성 부하를 제공하는 정전용량을 사용한 커패시터 소자의 형태는 다양할 수 있다. 그러나, 일 실시예에서, 각 커패시터 소자는, MOS 정전용량 또는 NWELL에서의 NMOS정전용량으로서 구성된다. 이렇게 상기 정전용량을 구성함으로써, 상기 정전용량은 성능 특성의 변동에서 상당히 일정하게 유지됨에 따라서, 상술한 실시예들에서 사용하기 위한 적절한 형태의 정전용량을 제공한다.

일 실시예에서, 상기 용량성 부하를 제공하는데 사용된 커패시터 소자의 크기는 가변적이어서, 자체보상효과의 정도를 구현에 따라 필요한 대로 달라지게 할 수 있다. 상기 정전용량을 다르게 하는 효과가 선형적이 아닌데, 그 이유는 정전용량을 추가하는 것이 메모리 디바이스내에서 감시가 이용되고 있는 경우와 같은, 특정한 구현에서는 바람직하지 않은 지연 오버헤드를 초래하기 때문이다는 것을 알았다. 따라서, 상기 정전용량을 증가시켜 자체보상효과를 향상시켜도 되지만, 아주 상당한 지연 오버헤드를 도입하지 않을 만큼 작게 유지하는 것이 일반적으로 필요할 것이다.

상기 제1 지연 및 상기 기준 지연의 비교에 따라 출력신호를 생성하도록 상기 비교회로를 구성하는 방식이 많이 있다. 일 실시예에서, 상기 비교회로는, 상기 제1 지연회로와 상기 기준 지연회로의 출력에서의 상기 데이터 값의 도착 시간을 측정하여 비교하도록 구성된 시간 디지털 변환회로를 구비한다. 그렇지만, 다른 실시예에서는, 간단한 위상 검출회로를 사용하여, 상기 제1 지연로를 거쳐 수신된 것과 같은 데이터 값과 상기 기준 지연로를 거쳐 수신된 것과 같은 데이터 값간의 위상차를 측정하여도 된다.

상기 형태의 비교회로 중 한쪽을 사용하는 경우, 상기 제1 지연회로와 상기 기준 지연회로 양쪽에 동시에 상기 데이터 값을 입력함에 따라서, 상기 제1 지연회로와 상기 기준 지연회로의 출력에서의 상기 데이터 값의 도착시간을 해석하기에 충분하다고 가정한다. 다른 실시예에서는, 지연로마다 전반적인 전송시간을 포착하고나서 이들 타이밍을 비교하는 회로를 사용할 수 있어, 더 이상 각 지연로에서 데이터 값 전송을 동시에 시작하는 것이 필요하지 않을 것이다. 그러나, 이러한 접근법은, 복잡성을 증가시키기 쉽고, 추가로 상기 제1 지연회로에 의한 데이터 값 전송의 시간과 상기 기준 지연회로를 거친 상기 데이터 값 전송의 시간간 PVT조건의 차이로 인해서도 부정확성이 생길 위험이 있다.

상기 감시회로에서 감시하고 있는 성능 특성은 다양한 형태를 취할 수 있지만, 일 실시예에서 상기 성능 특성은 상기 부품의 하나 이상의 물리특성에 영향을 미치는 상기 디바이스의 제조중 프로세스 변동에 따라 고속영역으로부터 저속영역까지의 범위내에서 달라지고, 상기 출력신호는 상기 급속영역 또는 상기 저속영역내에 상기 성능 특성이 있는지의 여부를 나타낸다. 이러한 성능 특성을 프로세스 특성이라고도 하는 경우가 있다.

상기 급속영역 및 상기 저속영역과 아울러, 가능한 성능 특성의 값의 범위내에는 보통영역도 있고, 또한 상기 비교회로는 그 성능 특성이 상기 보통영역내에 있을 때 확인하도록 구성될 수 있다. 특히, 일 실시예에서, 상기 비교회로는, 상기 제1 지연과 상기 기준 지연이 서로 다를 경우, 상기 제1 지연과 상기 기준 지연 중 어느 쪽이 긴지를 판정하는 상대 타이밍 회로와, 상기 제1 지연과 상기 기준 지연이 서로 다를 경우, 차이가 소정의 허용가능 범위내인지를 판정하는 정상 조건 검출회로를 구비한다. 그리고, 출력발생회로는, 상기 제1 지연과 상기 기준 지연이 서로 다르지 않거나 상기 소정의 허용가능 범위내에서 서로 다른 경우에, 상기 성능 특성이 상기 보통영역내에 있다는 것을 출력신호가 나타내도록 구성된다.

특정한 일 실시예에서, 상기 출력발생회로는, 상기 제1 지연과 상기 기준 지연이 상기 소정의 허용가능 범위이상만큼 서로 다르고, 상기 기준 지연이 상기 제1 지연보다 큰 경우에, 상기 성능 특성이 상기 급속영역내에 있다는 것을 출력신호가 나타내도록 구성된다. 또한, 상기 출력발생회로는, 상기 제1 지연과 상기 기준 지연이 상기 소정의 허용가능 범위이상만큼 서로 다르고, 상기 기준 지연이 상기 제1 지연보다 작은 경우에, 상기 성능 특성이 상기 저속영역내에 있다는 것을 출력신호가 나타내도록 구성된다.

앞서 언급한 프로세스 특성을 고려하면, 상기 프로세스 특성이 NMOS부품과 PMOS부품간에 서로 다른 경우도 종종 있고, 이에 따라서, NMOS부품과 PMOS부품 양쪽에 대한 성능 특성을 나타내는 것이 바람직할 수도 있다. 상기 감시회로가 이러한 정보를 제공하도록 구성될 수 있는 방식은 많이 있다. 예를 들면, 일 실시예에서, 상기 복수의 커패시터 로딩부에서의 각 결합소자는, 상기 기준 지연로에 도입된 상기 타이밍 효과는 상기 NMOS부품 중에서 상기 성능 특성의 변동에 의해 생긴 타이밍 변동을 적어도 일부 보상하도록 구성된다. 그리고, 상기 감시회로는, 추가의 기준 지연을 초래하는 추가의 기준 지연로 상에서 상기 데이터 값을 전송하는 추가의 기준 지연회로를 더 구비한다. 상기 추가의 기준 지연회로는, 복수의 추가의 커패시터 로딩부를 구비하고, 각 추가의 커패시터 로딩부는, 상기 추가의 기준 지연로의 연관 노드와 추가의 기준전압과의 사이에 접속되어 용량성 부하를 상기 추가의 기준 지연로에 제공한다. 각 추가의 커패시터 로딩부는, 상기 추가의 기준전압과 상기 연관 노드의 사이에 직렬 접속된 추가의 커패시터 소자와 추가의 결합소자를 구비하고, 상기 추가의 결합소자는 상기 추가의 커패시터 소자로 인해 상기 연관 노드에 있는 정전용량의 양을 제어하여, 상기 PMOS부품 중에서 상기 성능 특성의 변동에 의해 생긴 타이밍 변동을 적어도 일부 보상하는 상기 추가의 기준 지연로에 타이밍 효과를 도입한다.

특정한 일 실시예에서, 상기 감시회로는, 데이터 값 전송마다, 상기 기준 지연회로와 상기 추가의 기준 지연회로 중 한쪽을 상기 비교회로에 선택적으로 접속시키는 스위칭 회로를 더 구비하여, 일련의 데이터 값 전송에 있어서, 상기 비교회로는, 상기 NMOS부품과 상기 PMOS부품 양쪽에 대한 성능 특성을 나타내는 출력 데이터를 상기 발생된 출력신호가 제공시키기에 충분한 비교 결과를 얻는다.

따라서, 이러한 구성에 의해, 상기 비교회로가 상기 제1 지연회로와 상기 기준 지연회로에 의해 초래한 지연들을 비교하는 적어도 하나의 전송과, 상기 비교회로가 상기 제1 지연회로와 상기 추가의 기준 지연회로가 경험한 지연들을 비교하는 적어도 하나의 추가의 데이터 값 전송을 포함하는 일련의 데이터 값 전송을 행할 수 있다는 것을 알 수 있다. 그리고, 상기 일련의 데이터 값 전송상에서 얻어진 비교결과에 의거하여, 상기 발생된 출력신호는, 상기 NMOS부품과 상기 PMOS부품 양쪽에 대한 성능 특성을 나타내는 출력 데이터를 제공하도록 구성될 수 있다.

일련의 데이터 값 전송시에 상기 기준 지연회로와 추가의 기준 지연회로를 교대로 사용하는 상술한 "직렬" 접근법에 대한 대안으로서, 앞서 기재된 감시회로의 다수의 사례를 사용하여 감시 시스템을 형성하는 병렬 접근법을 채택할 수 있다. 특히, 제2 국면에서 본 본 발명은, 디바이스의 부품의 하나 이상의 물리 특성에 의존하는 성능 특성을 나타내는 결과신호를 발생하기 위해 상기 디바이스내에 설치하기 위한 감시 시스템을 제공하고, 상기 감시 시스템은, 본 발명의 상기 제1 국면에 따라, 상기 성능 특성을 나타내는 연관 출력신호를 발생하는 복수의 인스턴스의 감시회로; 및 상기 복수의 인스턴스의 감시회로 각각으로부터 상기 연관 출력신호를 수신하고 그 연관 출력신호에 따라 상기 결과신호를 발생하는 평가회로를 구비한다.

일 실시예에서, 상기 다수의 인스턴스는, 상기 제1 지연회로의 부품과 상기 기준 지연회로의 부품간의 어떠한 성능 특성의 불일치 효과에 대해서도 평균화해서 정확성을 전체적으로 향상시키는데 사용될 수 있다. 특히, 일 실시예에서, 감시회로의 인스턴스마다 상기 기준 지연회로는 동일하게 구성되고, 상기 평가회로는 상기 결과신호를 발생하기 위해서 상기 수신된 연관 출력신호에 대해 평균화 연산을 행하도록 구성된다. 예를 들면, 5가지 인스턴스를 사용하고, (항상 모두가 아닌) 다수가 "급속"인 성능 특성을 확인하면, 상기 감시 시스템은 그 급속인 성능 특성을 확인하기 위해 선택할 것이다.

다른 실시예에서, 상기 다수의 인스턴스는, 상기 성능 특성이 상기 디바이스에서 어떻게 달라지는지를 획득하기 위해서(예를 들면, 어크로스(across)-칩 변동을 획득하기 위해서) 상기 디바이스 내에 물리적으로 분포될 수 있다. 그 후, 이 정보는, 상기 디바이스의 여러 가지 부분의 연산을, 그 부분들이 물리적으로 존재하고 그에 따라 감시회로의 출력을 그 제어에 영향을 미치는데 사용된 것에 따라 제어한다.

또 다른 대안으로서, 감시회로의 다양한 인스턴스는, 상술한 NMOS 및 PMOS의 구체적 성능 특성 정보를 제공하는데 사용될 수 있다. 예를 들면, 일 실시예에서, 감시회로의 적어도 하나의 인스턴스에서 상기 기준 지연회로는, 상기 발생된 연관 출력신호가 NMOS 부품의 성능 특성을 나타내도록 구성되고, 상기 감시회로의 적어도 하나의 다른 인스턴스에서의 상기 기준 지연회로는 상기 발생된 상기 연관 출력신호가 PMOS 부품의 성능 특성을 나타내도록 구성된다. 그리고, 상기 평가회로는, NMOS 부품과 PMOS 부품 양쪽에 대한 성능 특성을 나타내는 상기 결과 신호로서 결과 데이터를 발생하기 위해서 감시회로의 상기 복수의 인스턴스 각각으로부터 상기 연관 출력신호를 합성하도록 구성된다.

상기 실시예들의 감시회로와 감시 시스템은, 성능 특성을 감시하기 위해서 다양한 서로 다른 디바이스에서 유용하다. 그러나, 일 실시예에서, 내부에 감시회로를 사용한 상기 디바이스는 메모리 디바이스다. 특히, 제3 국면에서 본 본 발명의 메모리 디바이스는, 데이터를 저장하는 메모리 어레이; 상기 메모리 어레이로의 액세스를 제어하는데 사용된 다수의 제어신호를 발생하는 제어회로; 본 발명의 상기 제1 국면에 따라, 상기 메모리 디바이스의 부품의 성능 특성을 나타내는 출력신호를 발생하는 적어도 하나의 인스턴스의 감시회로; 및 상기 제어신호 중 적어도 하나의 타이밍을 상기 출력신호에 따라 조정하는 상기 제어회로를 구비한다.

상기 감시회로에서 발생한 출력신호는, 다양한 방식으로 상기 메모리 디바이스내에 사용될 수 있다. 예를 들면, 그 출력신호는, 필요한 상기 메모리 마지닝을 감소시켜서 성능을 증가시키도록 셀프 타이밍 경로의 동작을 변경하는데 사용될 수 있다.

제3 국면에서 본 본 발명은, 디바이스의 부품의 하나 이상의 물리 특성에 의존하는 성능 특성을 상기 디바이스내에서 감시하는 방법을 제공하고, 상기 방법은, 상기 성능 특성에 따라 달라지는 제1 지연을 초래하는, 제1 지연회로가 제공한 제1 지연로상에서 데이터 값을 전송하는 단계; 기준 지연을 초래하는, 기준 지연회로가 제공한 기준 지연로상에서 상기 데이터 값을 전송하는 단계; 상기 기준 지연로에 용량성 부하를 제공하는 부품을 포함하게 상기 기준 지연회로를 배치하여, 상기 성능 특성의 변동에 대한 상기 제1 지연보다 상기 기준 지연이 덜 민감하게 상기 기준 지연에 관한 자체보상효과를 생성하는 단계; 및 상기 제1 지연과 상기 기준 지연의 비교에 따라 상기 성능 특성을 나타내는 출력신호를 발생하는 단계를 포함한다.

제4 국면에서 본 본 발명은, 디바이스 내에 설치하여 상기 디바이스의 부품의 하나 이상의 물리특성에 의존하는 성능 특성을 나타내는 출력신호를 발생하는 감시회로를 제공하고, 상기 감시회로는, 상기 성능 특성에 따라 달라지는 제1 지연을 초래하는 제1 지연로 수단상에서 데이터 값을 전송하는 제1 지연수단; 기준 지연을 초래하는 기준 지연로 수단상에서 상기 데이터 값을 전송하되, 상기 기준 지연로 수단에 용량성 부하를 제공하여 상기 성능 특성의 변동에 대한 상기 제1 지연보다 상기 기준 지연이 덜 민감하게 상기 기준 지연에 관한 자체보상효과를 생성하는 수단을 구비한 기준 지연수단; 및 상기 제1 지연과 상기 기준 지연의 비교에 따라 상기 출력신호를 발생하는 비교수단을 구비한다.

본 발명은, 아래의 첨부도면에 도시된 것과 같은 실시예들을 참조하여 예시만으로 추가로 설명하겠다:
도 1은 일 실시예에 따른 감시회로의 블록도;
도 2는 일 실시예에 따라 도 1의 인버터 기반 지연 체인내에 설치된 부품을 나타내고;
도 3은 일 실시예에 따라 도 1의 자체보상 지연 체인내에 설치된 부품을 나타내고;
도 4는 다른 실시예에 따라 도 1의 자체보상 지연 체인내에 설치된 부품을 나타내고;
도 5a는 일 실시예에 따라 도 1의 비교회로를 나타내고;
도 5b는 다른 실시예에 따라 도 1의 비교회로를 나타내고;
도 6a 내지 6d는 또 다른 실시예에 따라 도 1의 비교회로를 나타내고;
도 7은 일 실시예에 따라 도 6a 내지 6d의 비교회로의 동작을 나타내는 흐름도;
도 8a 및 8b는 또 다른 실시예에 따라 자체보상 지연 체인내에 설치된 부품을 나타내고;
도 9는 도 2, 도 3 및 도 8a 각각의 지연 체인을 사용할 때 관찰된 지연을 나타내는 시뮬레이션 결과를 제공하고;
도 10은 일 실시예에 따라 감시 시스템을 나타내는 블록도;
도 11은 다른 실시예에 따라 감시회로를 나타내는 블록도; 및
도 12는 일 실시예에 따라 프로세스 감시회로를 포함하는 메모리 디바이스를 나타내는 블록도다.

도 1은 일 실시예에 따라 감시회로의 블록도다. 인버터 기반 지연 체인(10)은, 제1 지연로를 제공하여, 상기 제1 지연로상에서 데이터 값의 전송은 도 1의 감시회로가 내부에 사용된 디바이스의 부품의 프로세스 특성에 따라 달라지는 제1 지연을 초래한다. 당업자가 알 수 있듯이, 상기 프로세스 특성은, 일련의 "프로세스 코너"를 포함한 범위에서 달라져도 된다. 상기 디바이스가 제조될 때, 예를 들면 도핑 농도등 상기 부품의 물리특성의 특정한 변동이 생겨, 부품의 성능 특성이 보통보다 빠르고(F코너), 보통보다 느리고(S코너), 또는 보통(T 또는 일반 코너) 중 어느 한쪽이 되게 된다.

자체보상 지연 체인(20)은, 기준 지연로상에서 상기 데이터 값의 전송이 기준 지연을 초래하는, 상기 기준 지연로를 제공한다. 그러나, 표준 인버터 기반 지연 체인(10)과 대조하여, 상기 자체보상 지연 체인(20)은, 성능 특성의 변동에 대한 상기 제1 지연보다 상기 기준 지연이 덜 민감하게 상기 기준 지연에 관한 자체보상효과를 생성하기 위해서, 용량성 부하를 상기 기준 지연로에 제공하도록 구성된 부품을 구비한다.

그리고, 상기 비교회로(30)는, 상기 부품의 프로세스 특성을 분류하는 방법을 결정하도록, 인버터 기반 지연 체인을 거쳐 데이터 값 전송에서의 지연과 상기 자체보상 지연 체인을 거쳐 데이터 값 전송에서의 지연을 감시하는데 사용될 수 있다. 일 실시예에서, 데이터 값 전송은 인버터 기반 지연 체인과 상기 자체보상 지연 체인을 거쳐 동시에 데이터 값 전송을 시작하고, 상기 비교회로(30)는, 지연 체인 모두를 거쳐 그 데이터의 도착시간을 감시하고, 그들의 상대 도착시간에 의존한 프로세스 특성을 판정하도록 구성된다. 감시된 데이터 값 전송은, 다양한 형태를 취할 수 있지만, 일반적으로 데이터 신호의 상승엣지 또는 하강엣지 등의 이벤트의 발생일 것이다. 양호한 평균을 얻기 위해서, 양쪽의 엣지는, 상기 감시 프로세스의 여러 번의 반복에 걸쳐 평가되어, 상기 프로세스 코너의 특성화는 양쪽의 엣지를 고려한다.

도 2는 일 실시예에서 인버터 기반 지연 체인(10)내에 설치된 부품을 개략적으로 나타내고, 여기서 상기 지연 체인(10)은 일련의 인버터(40, 42, 44, 46)만을 구비한다. 각 인버터내의 부품의 역치전압 및 저항은, 상기 프로세스 특성에 따라 달라지므로, 이것은 상기 일련의 인버터(40, 42, 44, 46)로 제공한 제1 지연로상에서 상기 전파 지연에 영향을 줄 것이다. 특히, 각 인버터를 구성하는 부품이 빠르면, 상기 인버터는 조기 전환시간 및/또는 상기 지연로에 대한보다 작은 저항이 있음에 따라서, 상기 신호는 지연로를 따라 보다 빠르게 전달한다. 반대로, 상기 부품이 느리면, 이것은, 추후 전환시간 및/또는 각 인버터에서 제공한 저항의 증가가 있음에 따라서, 상기 지연 체인을 따라 신호 전파를 늦게 한다.

도 3은 일 실시예에 따라 자체보상 지연 체인(20)내에 설치될 수 있는 부품을 나타낸 것이다. 또, 상기 지연로는 일련의 인버터(50, 52, 54, 56)를 구비한다. 그렇지만, 트랜지스터60과 커패시터65로 구성된 커패시터 로딩부는, 상기 기준 지연로의 선택된 노드들과 접지 기준전위 사이에 연결된다. 커패시터 로딩부는, 인접한 인버터와 분리되는 각 노드와 관련지어 설치될 수 있거나, 이와는 달리 이러한 커패시터 로딩부는, 일부분의 노드, 예를 들면 2개의 인버터마다 하나의 커패시터 로딩부만이 설치되어도 된다. 이것은, 지연 체인의 길이와 원하는 자체보상 효과에 따른 설계 선택의 문제다.

본 예시에서, 상기 트랜지스터(60)는 NMOS 트랜지스터이고, 일 실시예에서는 이 트랜지스터들의 게이트에는 공급전압이 공급되어 그 트랜지스터들을 턴온시킨다. 그 결과, 커패시터 소자(65)는 상기 기준 지연의 연관 노드와 접지 사이에 배치됨에 따라서, 그 연관 노드에 커패시터 부하를 준다. 그러나, 그래도 각 트랜지스터(60)는, 상기 기준 지연로의 연관 노드와 접지 사이의 경로에 저항을 제공함에 따라, 그 연관 노드에 있는(즉, 관찰된) 정전용량의 양은, 그 패스 게이트(60)의 저항에 따라 달라질 것이다. 특히, 상기 트랜지스터(60)가 급속 프로세스 특성을 갖는 경우 일반적인 트랜지스터보다 적은 저항을 가짐에 따라 상기 정전용량의 보다 큰 비율이 상기 연관 노드에 존재하므로, 상기 급속 인버터(50, 52, 54, 56)로 인한 보다 고속의 신호 전파속도를 부분적으로 상쇄하는 타이밍 효과를 제공한다. 마찬가지로, 상기 트랜지스터(60)가 느린 경우, 저항이 보다 많으므로, 상기 연관 노드에서 관찰된 정전용량의 양을 감소시킴에 따라서, 보다 작게 신호 전파를 느리게 하는 것은 급속 부품의 경우일 것이다.

공급전압 VDD를 사용하는 대안으로서, 바이어스 전압은, 각 트랜지스터(60)의 게이트에 제공될 수 있고, 이때의 전압이 상기 트랜지스터를 일부만 턴온시키도록 선택되고, 따라서 상기 트랜지스터의 저항을 증가시킬 수있다. 이러한 접근법에 의해, 지연 체인이 보다 짧은 상기 원하는 자체 보상 효과를 도입할 수 있다.

상기로부터 알 수 있는 것은, 상기 자체 보상 지연 체인의 원리는, 상기 인버터의 저항이 프로세스에 따라 달라지면, 상기 커패시터(65)를 거쳐 상기 지연로에 도입된 정전용량은 그 저항과 반대방향으로 달라져, 프로세스 변동에서 정규화 효과에 지연(T=RC)이 된다는 것이다. 따라서, 상기 디바이스가 "급속"이면, 상기 정전용량은 보다 신속하게 보여서 상기 천이시간에 보다 큰 영향을 주어서, 상기 지연에 정규화 효과를 제공한다. 상기 지연 체인은, 상기 인버터 부하의 게이트를 충전하는 것보다는 상기 커패시터(65)를 충전하는 시간을 효과적으로 소비할 것이다. 마찬가지로, 상기 부품이 저속인 경우, 상기 정전용량은 보다 적게 보일 것이고, 상기 지연 체인은 상기 커패시터를 충전하는 시간을 보다 덜 소비하고 상기 인버터 부하의 게이트를 충전하는 시간을 보다 많이 소비함에 따라서, 상기 논리의 "효과적인" 보다 빠른 천이시간을 제공한다.

상기 인버터 체인의 길이는 구현에 따라 달라질 수 있지만, 일반적인 용어로 상기 인버터 체인은, 상기 자체 보상 지연 체인(20)과 상기 표준 인버터 기반 지연 체인(10) 사이에서 만들어내진 시간 미분은 상기 비교회로에 의해 정확한 검출하기에 충분하고, 상기 2개의 지연 체인(10, 20)간의 어떠한 프로세스 불일치도 정규화된다.

도 4는 자체 보상 지연 체인의 다른 실시예를 나타내고, 각 커패시터 로딩부는 상기 기준 지연로의 연관 노드와 상기 VDD 공급전위의 사이에 직렬로 접속된 PMOS트랜지스터(70)와 커패시터(75)로 형성된다. PMOS트랜지스터의 사용으로 인해, 접지 공급전위는 그 트랜지스터들을 턴온시키기 위해 상기 게이트에 제공될 수 있다. 이와는 달리, 도 3을 참조하여 앞서 설명한 것과 마찬가지로, 바이어스 전압은 필요한 경우 PMOS 트랜지스터를 부분적으로 턴온시키는데만 사용될 수 있다.

도 3 또는 도 4 접근법을 사용하면, 상기 커패시터(65, 75)의 사이즈는, 자체 보상의 레벨을 다르게 하도록 달라질 수 있다. 그러나, 상기 정전용량이 증가함에 따라, 이것은 지연 오버헤드를 초래하므로, 각 커패시터에 의해 도입되는 자체 보상 효과의 양과 상기 연관된 지연 오버헤드 사이에 밸런스가 이루어져야 한다. 일 실시예에서는, 자체 보상이 이루어지는 원하는 양에 관하여, 상기 커패시터 로딩부의 수, 상기 커패시터 로딩부들의 커패시터의 사이즈, 및 상기 커패시터 로딩부들의 트랜지스터를 턴온시키는데 사용된 전압 모두를 조정할 수 있다.

도 5a는 플립플롭(100) 형태의 위상 검출기를 사용하는 경우, 일 실시예에 따른 상기 비교회로(30)의 형태를 나타낸다. 본 예시에서는, 각 지연회로의 출력에서의 데이터 값의 존재는, 상기 지연로상의 상기 신호의 상승엣지에 의해 관찰되는 것으로 한다. 자체 보상 지연회로로부터 출력된 신호(여기서는 신호B라고 함)는 상기 플립플롭(100)의 클록 입력에 제공되고, 상기 표준 인버터 기반 지연 체인(10)으로부터의 신호(여기서는 신호A라고 함)는 상기 플립플롭(100)의 데이터 입력에 제공된다. 이에 따라서, 상승엣지가 상기 신호B에 보일 때, 이것은 데이터 입력(즉, 이때에 신호A의 값)을 샘플링하는데 사용된다. 따라서, 상기 인버터 기반 지연 체인(10)을 통한 지연이 상기 자체 보상 지연 체인을 통한 지연미만인 경우, 상기 신호A는 상기 신호B 앞에서 상승엣지(105)가 일어남에 따라서, 상기 신호B에서 상승엣지(110)가 일어날 때 쯤이면, 상기 신호A는 이미 논리적 1값에 있고, 그에 따라서 출력신호Q는 1과 같게 설정될 것이다. 이것은, 자체 보상 지연이 표준 지연보다 길었으므로 상기 부품이 급속부품이기 때문에 상기 표준 인버터 기반 지연 체인(10)이 급속부품으로 구성된 것을 나타낸다. 마찬가지로, 상기 인버터 기반 지연 체인(10)에서의 지연이 자체 보상 지연 체인에서의 지연보다 긴 경우, 신호B에서의 상승엣지(115)는 신호A에서의 상승엣지(120) 이전에 일어난다. 이에 따라서, 샘플링 점에서, 상기 신호A는 계속 논리적 제로레벨에 있고, 이에 따라서, Q는 0과 같게 설정되고, 이것은 상기 부품들이 저속 부품이라는 것을 확인한다.

양쪽 지연로 아래로 전송된 데이터 값이 클록 스타일 신호의 형태를 취하는 경우, 진동 주파수는, 2개의 신호간의 상대적 지연이 클록 사이클 절반이상 다를 수 없도록 충분히 낮게 설정될 필요가 있는데, 그 이유는 이것에 의해 Q값을 부정확하게 출력할 수 있기 때문이다. 예를 들면, 상기 신호B가 상기 신호A보다 나중의 사이클의 절반 이상이었을 경우, 이것에 의해, 실제로 1과 같게 설정될 때 상기 Q값을 0과 같게 설정할 수 있었다. 그러나, 이러한 요구사항은, 상기 인버터 기반 지연 체인(10)과 상기 자체 보상 지연 체인(20)의 설계의 적절한 제약으로 쉽게 달성될 수 있다.

도 5a에 도시된 것과 같은 위상 검출기를 사용하는 대안으로서, 예를 들면 도 5b에 나타낸 것 등의 시간 대 디지털 변환기(TDC) 회로를 사용할 수 있다. TDC는 2개의 엣지간의 시간 간격을 계측하고, 일부의 피코초의 시간 분해능은 상기 TDC가 CMOS 프로세스가 개선되게 구현될 때 달성될 수 있다. TDC 회로는, 예를 들면, IEEE 2010, S Ito 등에 의한 논문 "Stochastic TDC Architecture with Self-Calibration"과, Ser.A, Novi Pazar의 주립대학의 과학출판물: Appl. Math. Inform. 및 Mech.Vol.1,1(2009), pages 11-20의 G Jovanovic등에 의한 논문 "Vernier's Delay Line Time-to-Digital Converter"에 기재되어 있다. 도 5b는 기본 TDC 회로의 구성을 나타낸다. 상기 인버터 기반 지연 체인(10)으로부터의 출력A는 버퍼소자(130, 132, 134, 136)(일 실시예에서 이들 버퍼는 인버터일 수 있음)로 형성된 버퍼 지연 체인을 통과하고, 각각의 버퍼소자로부터의 상기 지연된 출력은 일련의 플립플롭(140, 142, 144)의 데이터 입력으로서 사용된다. 상기 자체 보상 지연 체인(20)으로부터의 출력B는, 이들 플립플롭의 클록 입력으로서 사용된다(도 5b에는 도시되지 않긴 하지만, 상기 출력B의 전파로도 버퍼소자를 구비하지만, 그들은 상기 출력A의 전파로에 있어서의 대응한 버퍼소자보다 덜 지연시킨다). 그 후, 각 플립플롭으로부터의 출력신호는, 엔코더(150)에 전달되고, 이 엔코더는 상기 신호A의 상승엣지와 상기 신호B의 상승엣지간의 간격(각 버퍼소자의 지연에 의해 결정되는 분해능)에 의존하는 값을 갖는 이진 코드의 형태로 출력한다. 전파되는 이벤트가 상승엣지인 경우의 예시를 고려하면, 상기 신호A의 상승엣지가 신호B의 상승엣지 뒤에 있으면, 상기 이진 코드는 모두 0인 반면에, 그 신호A의 상승엣지가 신호B의 상승엣지 앞에 있으면, 상기 이진 코드는 논(non)제로다.

도 5a 및 도 5b에 도시된 것과 같은 회로들은, 상기 표준 인버터 기반 지연 체인(10)으로부터의 신호의 도착시각과 상기 자체 보상 지연 체인(20)으로부터의 신호의 도착시각을 비교함으로써, 급속 프로세스 특성과 저속 프로세스 특성간을 구별하는데 사용될 수 있지만, 그들은 그 자체로는 정상(즉, 일반적) 범위를 확인할 수 없다. 단지 급속 또는 저속이라기 보다는 급속, 저속 또는 일반으로서의 특성을 확인하기를 원하는 경우, 일 실시예에서는 도 6a의 상기 비교회로를 사용할 수 있다. 본 예시에서, 상기 비교회로(30')는, 앞서 도 5a 및 도 5b에서 설명한 회로의 형태를 취할 수 있는 TDC 또는 위상 검출기(200)를 사용한다. 그렇지만, 추가로, 상기 표준 인버터 기반 지연 체인(10)과 상기 자체 보상 지연 체인(20) 각각으로부터의 신호A,B도, 상기 신호A와 B간의 상대 타이밍이 정상 범위내에 있는 경우를 확인하도록 구성된 정상 조건 검출기(210)에 입력으로서 제공된다. 그리고, 참/거짓 정상조건신호는, 출력발생회로(220)의 동작을 제어하는데 사용된 상기 정상 조건 검출기(210)에서 행해진 평가에 따라 출력된다. 특히, 상기 출력발생회로(220)는, 상기 정상 조건 검출기(210)로부터의 출력이 상기 정상조건이 존재하지 않는 것을 가리키는 경우 상기 TDC 또는 위상 검출기(200)로부터의 급속/저속 표시를 사용한다. 그렇지 않은 경우, 출력발생회로(220)는, 정상조건의 존재를 가리키는 출력신호를 발생한다.

일 실시예에서 상기 정상 조건 검출기(210)는 도 6b에 도시된 형태를 취한다. 도 6b에 입력된 다양한 신호들은 도 6c에 도시되어 있다. 본 도면의 상부를 고려하면, PMOS트랜지스터(260)는, 노드X를 공급전압VDD로 사전충전하는데 사용된다. 그 사전충전 동작에 이어서, 그 노드X는 2개의 NMOS트랜지스터(250, 255)가 턴온되는지에 따라 선택적으로 방전된다. 상기 트랜지스터(250)는 상기 신호A(300)의 상승엣지와 떨어져서 발생된 펄스신호AP(310)를 게이트로 수신한다. 마찬가지로, NMOS트랜지스터(255)는 상기 신호B(305)의 상승엣지와 떨어져서 발생된 펄스신호BP(315)를 게이트로 수신한다. 따라서, 트랜지스터 250과 255 양쪽이 동시에 온(on)될 때의 시간은 도 6c에 도시된 펄스(320)로 주어진다. 그 펄스가 충분히 길면, 노드X의 전압에 의해, 상기 인버터(265)의 출력을 뒤집기에 충분한 레벨로 방전하므로, 상기 PMOS트랜지스터(270)는 턴오프한다. 이것이 발생하는 경우, 논리적 제로는, AND게이트(290)의 대응한 입력에 입력되어, 상기 참/거짓 지시자에 의해, 상기 정상조건을 검출하였다는 것을 가리키는 논리적 0 레벨로 강하한다.

상기 신호A와 B사이의 도착시간이 변화하기 시작하는 것이 명백할 때, 상기 펄스(320)의 사이즈는 축소함에 따라서 상기 노드X가 상기 인버터(265)의 출력을 뒤집기에 충분하게 방전하지 않는 지점에 빠르게 도달하고, 이에 따라서 AND게이트로부터의 출력은 논리적 1값에 있을 것이다.

보다 큰 범위의 정상조건을 수용하기 위해서, 도 6b 상부의 회로는 세 번 복제될 수 있지만, 다양한 NMOS트랜지스터에 제공된 입력에 의해 도시된 것처럼 변화되었다.

특히, 도 6c의 2개의 시나리오와 도 6b의 중앙부분의 회로를 생각해보면, 상기 신호B가 상기 신호A 앞에 있을 때, 프로그램 가능한 지연(280)을 사용하여 효과적으로 상기 BP펄스(315)를 지연시켜 펄스BPD(325)가 생기게 할 수 있다. 그 후, 그 펄스BPD가 상기 펄스(320)보다는 입력으로서 상기 NMOS트랜지스터(255')의 게이트에 사용되면, 트랜지스터250'과 255' 양쪽이 턴온(펄스 330 참조)되는 합친 시간은, 상기 인버터(265')의 출력에 의해 뒤집기에 충분함에 따라서 상기 PMOS트랜지스터(270')가 턴오프한다. 그 결과, 도 6b의 상부회로로부터의 출력이 논리적 1값에 있는 경우에도 논리적 0값이 AND게이트(290)에 제공됨에 따라서, 일반적인 조건으로서 검출된 변동범위를 확장할 수 있다.

도 6b의 하부회로도, 동일한 방식이지만, 도 6c의 상기 신호A가 신호B 앞서 있는 시나리오 3에 관해서 작동한다. 이 경우에, 펄스AP(310)는, 상기 프로그램 가능한 지연(285)에 의해 지연되어 펄스APD(335)를 형성함에 따라서, 상기 펄스APD+BP(340)의 폭은 상기 인버터(265")에의 입력이 그 인버터의 출력을 뒤집기에 충분한 레벨로 감소시켜서 그 PMOS트랜지스터(270")를 턴오프시키는지의 여부를 지시한다.

도 6d는 도 6b의 회로를 사용한 효과를 개략적으로 나타낸 것이다. 본질적으로, 상기 연관된 인버터에의 입력이 방전하고 있는 도 6b에 도시된 3개의 회로부분에서의 시간의 지속기간을 나타내는 3개의 서로 다른 펄스 폭(400, 405, 410)이 일어난다. 수평선(415)은 대응한 인버터를 뒤집기에 필요한 최소 펄스폭의 예를 도시하고, 상기 3개의 서로 다른 펄스폭(400, 405, 410)에 의해 알 수 있는 것은, 이것이, 상기 급속조건이나 저속조건을 나타내는 것이라기 보다는 일반 조건으로서 분류되는 신호A와 B사이의 도착시간의 변동량을 가리키는 범위Z를 생기게 한다는 것이다. 상기 부품(280, 285)에 의해 생긴 프로그램 가능한 지연은, 2개의 골(420)이 반드시 최소 펄스폭 레벨(415) 아래로 떨어지지 않도록 하면, 구현에 따라 달라질 수 있다.

상기 감시회로의 실시예들의 상기 설명으로부터 알 수 있는 것은, 이러한 실시예들은 많은 응용을 위해 필요한 정확도를 갖는 프로세스 코너를 검출하기 위한 단순한 메카니즘을 제공한다는 것이다. 따라서, 이러한 실시예들에서는, 기능성을 검증하기 위해 모든 코너를 시뮬레이션하지만, 상기 지연 체인용 TT코너에서는 매칭만 행하고, 그 TT 코너로부터의 변동량을 상기 감시회로내의 상기 비교회로의 설계와 시뮬레이션에 집중시킨다.

도 7은 일 실시예에 따른 도 6a의 비교회로의 동작을 개략적으로 설명하는 흐름도다. 단계450에서는, 상기 위상 검출기(200)와 정상조건 검출기(210) 양쪽에 의해 신호A와 B의 상승엣지를 포착한다. 그후, 단계455에서는, 상기 정상(즉, T)조건이 참인지를 판정하여, 참인 경우 상기 프로세스는 단계460으로 분기하여, 상기 정상 조건 검출기(210)로부터의 참신호에 의해 상기 출력발생회로(220)가 상기 프로세스가 일반적(T)이다는 표시를 상기 프로세스 감시기 출력으로서 출력되게 한다.

그러나, 단계455에서 상기 T조건이 참이 아니라고 판정한 경우, 상기 정상 조건 검출기(210)에서 출력된 거짓신호에 의해 상기 출력발생회로(220)가 상기 TDC 또는 위상검출기(200)로부터의 출력을 사용하게 하여 상기 프로세스 감시기의 출력을 판정한다. 특히, 단계465에서, 상기 TDC 또는 위상검출기(200)는, 신호A가 신호B의 앞서 있는지, 즉 자체 보상 지연이 표준 인버터 체인 지연보다 긴지를 판정한다. 길 경우, 이것에 의해, 상기 출력발생회로(220)가 프로세스 특성이 급속(F)인 것을 출력시킨다. 그렇지 않고, 단계465에서 상기 신호B가 신호A에 앞서 있다고 판정하는 경우, 프로세스는 단계475로 진행되어, 상기 출력발생회로(220)는 그 프로세스를 저속(S)으로서 확인한다. 도 7은 그것의 특성상 순서적인 일련의 단계로서 도시되어 있지만, 단계455와 단계465를 실제로 상기 정상 조건 검출기(210)와 TDC 또는 위상검출기(200) 각각을 사용하여 병렬로 판정할 수 있다는 것을 알 것이다.

도 8a 및 도 8b는 일 실시예에 따라 도 1의 자체 보상 지연 체인(20)의 다른 구성을 나타낸다. 도 8a에 도시된 것처럼, 이 실시예의 자체 보상 지연 체인은, 일련의 RC블록(505, 510, 520, 525)을 구비한다. 도 8b에 도시된 것처럼, 각 RC블록은 지연로내에 직렬로 설치된 하나 이상의 저항소자(550, 555)와, 상기 지연로와 본 예에서는 접지전위인 기준전위와의 사이에 연결된 커패시터(560)로 형성된다. 상기 인버터(500, 530)을 사용하여 상기 지연 체인의 시작과 끝 양쪽에서 전송되는 데이터 값을 포착한다. 추가로, 하나 이상의 추가의 인버터(515)는, 상기 지연 체인의 길이를 따라 설치되어 상기 지연 체인로를 따라 전파된 신호들을 증폭하여도 된다. 상기 RC블록들은, 특성상 인버터(500, 515, 530) 등의 논리부품보다 프로세스 변동이 적게 변화하기 때문에, 이렇게 구성된 자체 보상 지연 체인은 프로세스 특성의 변동에 대해 상기 표준 인버터 기반 지연 체인보다 덜 민감하다.

도 9는 다양한 지연 체인 회로에 대한 일부의 시뮬레이션 결과를 제공한다. 특히, 상부 그래프는 "OUT1"으로서 도 2의 표준 인버터 기반 지연 체인으로부터의 출력을 도시하고, 중간 그래프는 "OUT2"으로서 도 3의 자체 보상 지연 체인으로부터의 출력을 도시하며, 하부 그래프는 "OUT3"으로서 도 8a 및 8b의 자체 보상 지연 체인으로부터의 출력을 도시한 것이다. 여러 가지의 그래프는, FF(급속 NMOS와 급속 PMOS)프로세스 코너와 SS(저속 NMOS와 저속 PMOS) 프로세스 코너 사이의 타이밍 차이를 도시한 것이다. 상기 도면들로부터 알 수 있듯이, 상기 자체 보상 지연 체인 모두가 이들 2개의 코너 사이에서 보다 적은 변동을 나타낸다. 그렇지만, "OUT3"는 상기 FF코너와 SS코너간의 가장 근접한 상관관계를 제공하지만, 그것은 지연이 증가된 값에 제공하고, 이 때문에 도 3(또는 실제로는 도 4)에 도시된 것 등의 자체 보상 지연 체인을 여러 가지 시나리오로 구성하는 것이 보다 바람직할 것 같은데, 그 이유는 전체 지연이 상기 인버터 기반 지연 체인(10)을 통한 지연에 필적할만하기 때문이고, 자체 보상 효과는 상기 급속 및 저속 코너가 그 회로의 출력과 상기 표준 인버터 기반 지연 체인의 출력의 비교에 의해 검출될 수 있기에 충분하다. 또한, 도입된 자체 보상 효과의 양은, 앞서 설명한 것처럼, 상기 지연 체인에 첨가하기 위한 커패시터 로딩부의 수, 그들 커패시터 로딩부내의 커패시터의 사이즈, 및 각 커패시터 로딩부내의 상기 트랜지스터의 게이트에 인가된 전압을 판정하여서 조정될 수 있다.

도 1의 감시회로에 의해 상기 급속 및 저속 프로세스 코너가 검출될 수 있고, 실제로는 그 부품들이, 예를 들면 도 6a 내지 6d의 회로를 사용하는 경우 급속 또는 저속이라기보다는 일반으로서 분류될 수 있지만, NMOS부품과 PMOS부품의 프로세스 특성을 구별하는 것이 바람직한 경우 추가의 단계들을 필요로 한다. 일 실시예에서, 이것은, 예를 들면 도 10에 도시된 것과 같은 감시 시스템을 다수의 인스턴스의 상기 감시회로를 병렬로 사용하여 형성함으로써 달성될 수 있다. 여기서, 제1 인스턴스의 감시회로는, 인버터 기반 지연 체인(600), 도 3에 따라 구성된 자체보상 지연 체인(605) 및 비교회로(610)로 구성된다. 제2 인스턴스의 감시회로는, 표준 인버터 기반 지연 체인(615), 도 4와 같이 구성된 자체 보상 지연 체인(620) 및 비교회로(625)로 이루어진다. 평가회로(630)는, 비교회로(610, 625) 각각에서의출력을 수신하고 이 출력에 근거하여 통합된 출력을 발생하도록 구성된다. 추가의 인스턴스의 도 1의 설계도, 그 설계에 일부 중복하도록 도 10에 추가될 수 있었다(도 3의 지연 체인이나 도 4의 지연 체인을 사용한 별도의 각 인스턴스).

상기 비교회로(610, 625) 양쪽이 도 5a 또는 도 5b와 같이 구성되는 경우, 양쪽의 비교회로는 상기 부품을 급속 또는 저속부품으로서 분류하는 것인지를 식별하는 단일 비트값을 출력한다. 이에 따라서, 제1 인스턴스의 상기 감시회로는 NMOS 기반 자체 보상 지연 체인(605)을 사용하여, NMOS부품이 급속 또는 저속인지에 관한 표시를 생성하는 한편, 마찬가지로 PMOS 기반 자체 보상 지연 체인(620)을 사용하는 제2 인스턴스의 감시회로는, PMOS부품이 급속 또는 저속인지에 관한 표시를 생성한다. 그 후, 상기 평가회로(630)는 아래의 룩업 표에 따른 통합된 출력을 생성할 수 있을 뿐이다:

출력1	출력2	통합된 출력
1	1	11(SS)
1	0	10(SF)
0	1	01(FS)
0	0	00(FF)

이 구성에서는, 논리적 0값은 급속조건을 가리키고, 논리적 1값은 저속조건을 가리킨다고 가정한다. 이러한 비트 값의 의미가, A입력과 B입력을 교환하거나, 또는 인버터를 상기 출력에 추가함으로써, 도 5a의 회로를 변경하여서 쉽게 달성될 수 있다는 것을 알 것이다.

그 대신에 각 비교회로(610, 625)가 도 6a에 도시된 형태를 취하는 경우, 일반적 조건도 평가될 것이고, 이에 따라서 평가회로는 다음의 조건: FF, FS, TT, SS, SF( 및 필요한 경우 FT, TF, ST, TS) 중 임의의 조건을 확인할 수 있다.

도 11은 도 10에서 취한 병렬 접근법 대신에 직렬 접근법을 취하는 경우의 다른 구성을 도시한 것이다. 특히, 단일 인스턴스의 감시회로를 제공하지만, 이것은 도 3과 같이 구성된 자체 보상 지연 체인655나 도 4와 같이 구성된 자체 보상 지연 체인660간에 전환하기 위한 스위칭 회로(665)를 구비한다. 시험을 한번 반복할 때, 데이터 값은, 인버터 기반 지연 체인(650)과 자체 보상 지연 체인(655)을 통해 상기 스위칭 회로(665)가 상기 지연 체인(655)과 연결하면서 동시에 상기 비교회로(670)에 전해진다. 그 후, 상기 비교회로로부터의 출력은, 일시적으로 상기 평가회로(675)에 의해 기억된다. 상기 시험을 또 다른 반복시에, 데이터 값은, 인버터 기반 지연 체인(650)과 자체 보상 지연 체인(655)을 통해 상기 스위칭 회로(665)가 이때 상기 자체 보상 지연 체인(660)과 연결하면서 동시에 상기 비교회로(670)에 전해진다. 그 반복 결과를 평가회로(675)가 수신하면, 그것은 통합된 출력을 생성하기 위해서 이전의 반복으로부터의 출력과 합성된다. 상기 도 10의 설명에서는, 상기 비교회로(670)는 도 5a 또는 도 5b를 참조하여 앞서 설명한 접근법을 사용하여 구성될 수 있거나, 이와는 달리, 도 6a에 도시된 보다 복잡한 형태를 취하여 일반적 조건이 평가되게 할 수도 있다.

상술한 실시예들의 감시회로는, 그 디바이스내의 부품의 프로세스 특성을 감시하는 것이 바람직한 다양한 디바이스에서 사용될 수 있다. 예를 들면, 이러한 접근법은, 최악의 경우의 시나리오를 고려하기 위해 마진을 추가한 임의의 디바이스에서 유용한데, 그 이유는, 프로세스 코너가 상기 디바이스의 부품에 의해 나타내어지고 있는 용도에 있어서 동적으로 확인할 소정의 능력을 상기 마진의 일부가 제거할 수 있기 때문이다. 특별한 예시 용도의 경우는, 도 12에 개략적으로 도시된 것과 같은 메모리 디바이스내에 있다.

특히, 도 12는 복수의 행렬로 배치된 메모리 셀의 어레이를 포함한 메모리 어레이(805)를 구비한 메모리 디바이스의 블록도다. 복수의 워드선(807)은, 그 어레이를 통해 설치되어 워드선 드라이버(830)에 의해 개개의 메모리 셀의 행의 주소가 지정될 수 있다. 추가로, 복수의 비트선 쌍(809)은, 상기 메모리 셀의 열과 관련지어 설치된다. 각 열은, 연관된 비트선 쌍과 연결되어 데이터를 기록동작시에 그 열의 활성화된 메모리 셀에 기록할 수 있고, 데이터를 판독동작시에 그 열의 활성화된 메모리 셀로부터 판독할 수 있다.

사전충전 회로(815)는, 제어회로(810)의 제어하에 비트선(809)에 전압레벨을 사전충전하는데 사용된다. 그 사전충전동작 후, 기록동작이나 판독동작을 행할 수 있다. 기록동작의 경우, 제어회로(810)는 제어신호를 상기 워드선 드라이버(830)에 내려 특별한 메모리 셀의 행을 활성화시키고, 상기 제어회로(810)에 의해 상기 기록 드라이버 회로(825)가 상기 비트선(809)의 전압을 더욱 제어하게 하여, 필요한 데이터 값을 상기 활성화된 행의 메모리 셀에 기록되게 한다. 판독동작의 경우, 또 상기 제어회로(810)는, 상기 워드선 드라이버(830)에 제어신호를 내려 특별한 메모리 셀의 행을 활성화시키고, 상기 센스 증폭회로(820)는 상기 제어회로(810)의 제어하에 기동되어, 소정의 판독기간 후 상기 비트선(809)의 전압을 평가하고나서 상기 주소지정된 메모리 셀을 활성화하였다. 특히, 판독동작중에, 상기 주소지정된 메모리 셀은 그들의 연관된 비트선 중 하나를 내부에 기억된 데이터 값에 따라 선택적으로 방전하며, 또 상기 주소지정된 메모리 셀에서 비트선들이 선택적으로 방전하기 시작한 후 시간 안에 소정의 지점에서 비트선들의 전압을 평가함으로써 상기 센스 증폭회로(820)는 상기 주소지정된 메모리 셀 내에 유지된 데이터를 판정할 수 있다.

상기 설명된 실시예에서는, 여기서 앞서 설명한 상기 감시회로나 감시 시스템의 형태를 취할 수 있는 프로세스 감시기(840)를 제공한다. 상기 제어회로(810)로부터의 트리거 신호에 응답하여, 상기 프로세스 감시기(840)는, 상기 인버터 기반 지연 체인과 자체 보상 지연 체인을 통해 데이터 값 전송(또는 일련의 데이터 값 전송)을 행하여 상기 메모리 디바이스 내의 상기 부품들의 프로세스 특성을 표시하는 프로세스 감시기 출력을 상기 제어회로에 출력할 수 있다.

필요한 경우 하나 이상의 인스턴스의 상기 프로세스 감시기를 사용할 수 있다. 예를 들면, 어떤 프로세스 기하구조에 있어서, 상기 디바이스의 상이한 영역에서 일어날 수 있는 변동으로 인해 하나보다 많은 감시기를 사용하는 것이 적절하기도 하다. 예를 들면, 40nm기술에서는 단일의 프로세스 감시기도 충분한 한편, 28nm 기술에서는 디바이스에서 변동이 검출될 수 있도록 상기 디바이스 전체에 걸쳐 다수의 분배 프로세스 감시기를 제공하는 것이 바람직하기도 하다.

또한, 프로세스 감시기(840)를 기동하는 주파수는 실시예에 따라 달라질 수 있다. 예를 들면, 일 실시예에서, 상기 제어회로(810)는, 초기화시에 상기 프로세스 감시기를 한번 기동하도록만 구성되어도 된다. 그렇지만, 다른 실시예에서는, 프로세스를 보다 규칙적으로 평가하므로 상기 트리거 신호를 주기적으로 상기 디바이스의 동작 전체에 걸쳐서 프로세스 감시기에 발행하는 것이 가능하기도 하다.

프로세스 감시기(840)에서 제공된 프로세스 표시는, 상기 제어회로(810)에서 다양한 제어신호의 타이밍을 변경하는데 사용될 수 있다. 예시로만, 메모리들이 여유가 있을 때, 셀프 타이밍 경로는 특정 이벤트를 기동하도록 만들어진다. 일반적으로, 상기 SS코너는 상기 FF코너보다 느리고, 일부의 경우에는 (특히 상기 부품들이 FF코너에서 작동중에) 신호는 아주 빨리 도착하거나, 또는 펄스폭이 아주 좁아서, 고장이 일어나게 된다. 이 때문에, 셀프 타이밍 경로(그것이 복제본인지 카나리아(canary) 회로인지의 여부)가 속도가 떨어져야 하고, 또한 이것을 마지닝 기술에 감안하는 경우, 모든 코너가, 즉 저속코너와 급속코너를 겪는 것을 알 것이다. 그러나, 상기 실시예에 따라 프로세스 감시기가 상기 메모리 디바이스에 내장되면, 저속 코너에 대해 가능한 빨리 작동하는 복제경로를 설계하는 것이 가능하고, 그 후 급속 코너에 대해서는 그들의 급속코너에 대해서만 임계경로를 속도가 떨어지도록 동적으로 조정될 수 있다. 따라서, 이것에 의해 코너마다 최대 성능을 달성할 수 있다.

따라서, 구체적인 일례에서, 상기 프로세스 감시기(840)는, 상기 제어회로를 사용하여 센스 증폭기 타이밍을 변경하는 출력을 생성할 수 있다. 그렇지만, 그것은, 다양한 그 밖의 내부 메모리 제어신호, 예를 들면 워드선 파이어링(firing), 센스 증폭기 종료, 사전충전 기동, 워드선 종료, 데이터 래치 인에이블 등을 제어하는데도 사용될 수 있다.

상기 프로세스 감시기의 사용의 다른 예로서, 상기 프로세스 표시를 사용하여, 파이프라인 레이스(race) 조건, 메모리 디바이스나 또는 일련의 순서적 및 조합적 논리가 제공되는 임의의 다른 디바이스내에 있는지의 처리를 향상시킬 수 있다. 특히, 일련의 순서적 및 조합적 논리를 회로가 갖는 경우, 상기 플립플롭 또는 래치가 모든 프로세스 코너에서 정확히 작동하도록 셋업시간과 홀드시간 모두를 설계할 필요가 있다. 따라서, 상기 SS코너를 만족시키기 위해서는, 반드시 상기 래치나 조합적 논리를 통한 어떠한 매우 빠른 레이스 조건도 타이밍 실패의 원인이 아니도록 하는 것이 필요하다. 이러한 시나리오를 만족시키기 위해서는, 상기 회로의 속도를 떨어뜨리고, 버퍼를 타이밍을 보장할 필요가 있을 때 또한 타이밍을 보장할 필요가 있는 곳에 첨가하는 것이 일반적이다. 그렇지만, 그 대신에, 앞서 설명한 실시예들의 프로세스 감시기가 상기 디바이스내에 존재하는 경우, 상기 급속 코너는 특별히 취급될 수 있다. 이 때문에, 상기 저속코너는, 논리영역에 급속 또는 레이스 경로가 있는 경우에 속도를 떨어뜨리는 별도의 마마지닝 오버헤드를 초래하지 않을 것이다. 따라서, 상기 예시에서는, 저속코너의 경우하에서는 상기 회로를 검증하고, 그렇지 않고 급속코너가 실패할 경우에는, 급속 프로세스 코너가 검출될 때만 그 회로를 조정하므로, 저속 프로세스 코너에 영향을 주지 않는다.

여기서는 특정한 실시예들을 설명하긴 하였지만, 본 발명은 이에 한정되지 않고, 본 발명의 범위내에서 많은 변형 및 추가를 하여도 된다. 예를 들면, 본 발명의 범위를 벗어나지 않고 아래의 종속항의 특징들을 독립항의 특징들과 여러 가지로 조합할 수 있다.

Claims (26)

1. 디바이스 내에 설치하여 상기 디바이스의 부품의 하나 이상의 물리특성에 의존하는 성능 특성을 나타내는 출력신호를 발생하는 감시회로로서,
   상기 성능 특성에 따라 달라지는 제1 지연을 초래하는 제1 지연로상에서 데이터 값을 전송하는 제1 지연회로;
   기준 지연을 초래하는 기준 지연로상에서 상기 데이터 값을 전송하되, 상기 성능 특성의 변동에 대한 상기 제1 지연보다 덜 민감하게 상기 기준 지연을 조정하도록 구성된 부품을 구비한 기준 지연회로로서, 상기 기준 지연을 조정하는 것이, 자체보상하는 것이고 상기 기준 지연로에 용량성 부하를 제공하는 것을 포함하는, 상기 기준 지연회로; 및
   상기 제1 지연과 상기 기준 지연의 비교에 따라 상기 출력신호를 발생하도록 구성된 비교회로를 구비하고,
   상기 기준 지연회로의 상기 부품은, 상기 용량성 부하를 제공하는 복수의 저항기-커패시터 블록을 구비하고, 각 저항기-커패시터 블록은, 상기 기준 지연로내의 저항소자와, 상기 저항소자와 기준전압 사이에 결합된 연관 커패시터 소자를 구비한, 감시회로.
   
2. 제 1 항에 있어서,
   상기 기준 지연회로의 상기 부품은, 복수의 커패시터 로딩부를 더 구비하고, 각 커패시터 로딩부는 상기 기준 지연로에 상기 용량성 부하를 제공하기 위해서 상기 기준 지연로의 연관 노드와 기준전압과의 사이에 접속되는, 감시회로.
   
3. 제 2 항에 있어서,
   각 커패시터 로딩부는 상기 기준 전압과 상기 연관 노드 사이에 직렬로 접속된 커패시터 소자와 결합소자를 구비하고, 상기 결합소자는 상기 커패시터 소자로 인해 상기 연관 노드에 있는 정전용량의 양을 제어하도록 구성되고, 상기 정전용량의 양은, 상기 성능 특성의 변동에 의해 생긴 타이밍 변동을 적어도 일부 보상하는 상기 기준 지연로에 타이밍 효과를 도입하도록 제어되는, 감시회로.
   
4. 제 3 항에 있어서,
   상기 결합소자는, 상기 성능 특성이 증가할수록 감소하는 저항을 제공하여, 상기 연관 노드에 있는 상기 정전용량의 양은 그 성능 특성이 증가함에 따라 증가하는, 감시회로.
   
5. 제 4 항에 있어서,
   상기 결합소자는, 게이트에서 적어도 일부 턴온하기에 충분한 전압을 수신하도록 구성된 트랜지스터를 구비하는, 감시회로.
   
6. 제 5 항에 있어서,
   상기 트랜지스터의 상기 게이트에 공급된 전압을 발생하도록 구성된 바이어스 회로를 더 구비한, 감시회로.
   
7. 제 2 항에 있어서,
   상기 기준 지연로는 일련의 인버터를 구비하고, 각 인버터는 출력노드를 갖고, 적어도 일부분의 상기 출력노드는 상기 커패시터 로딩부 중 하나가 연관되는, 감시회로.
   
8. 제 6 항에 있어서,
   상기 바이어스 회로는, 상기 발생된 전압의 변화에 의거하여 상기 감시회로의 튜닝을 제공하는, 감시회로.
   
9. 제 1 항에 있어서,
   상기 기준 지연회로는, 적어도, 상기 기준 지연로의 입력소자를 구성하는 인버터 소자와, 상기 기준 지연로의 출력소자를 구성하는 인버터 소자를 더 구비한, 감시회로.
   
10. 제 1 항에 있어서,
    상기 제1 지연회로는 일련의 인버터를 구비한, 감시회로.
    
11. 제 1 항에 있어서,
    상기 연관 커패시터 소자는 MOS 정전용량 또는 NWELL에서의 NMOS정전용량 중 한쪽을 제공하도록 구성되는, 감시회로.
    
12. 제 1 항에 있어서,
    상기 연관 커패시터 소자의 크기는 자체보상효과의 정도가 달라지게 가변적인, 감시회로.
    
13. 제 1 항에 있어서,
    상기 비교회로는, 상기 제1 지연회로와 상기 기준 지연회로의 출력에서의 상기 데이터 값의 도착 시간을 측정하여 비교하도록 구성된 시간 디지털 변환회로를 구비한, 감시회로.
    
14. 제 1 항에 있어서,
    상기 비교회로는, 상기 제1 지연로를 거쳐 수신된 것과 같은 데이터 값과 상기 기준 지연로를 거쳐 수신된 것과 같은 데이터 값간의 위상차를 측정하는 위상 검출회로를 구비한, 감시회로.
    
15. 제 1 항에 있어서,
    상기 성능 특성은 상기 부품의 하나 이상의 물리특성에 영향을 미치는 상기 디바이스의 제조중 프로세스 변동에 따라 고속영역으로부터 저속영역까지의 범위내에서 달라지고, 상기 출력신호는 상기 고속영역 또는 상기 저속영역내에 상기 성능 특성이 있는지의 여부를 나타내는, 감시회로.
    
16. 제 1 항에 있어서,
    상기 성능 특성은 상기 부품의 하나 이상의 물리특성에 영향을 미치는 상기 디바이스의 제조중 프로세스 변동에 따라 고속영역, 보통영역 및 저속영역으로 이루어진 범위내에서 달라지고, 상기 비교회로는,
    상기 제1 지연과 상기 기준 지연이 서로 다를 경우, 상기 제1 지연과 상기 기준 지연 중 어느 쪽이 긴지를 판정하는 상대 타이밍 회로;
    상기 제1 지연과 상기 기준 지연이 서로 다를 경우, 차이가 소정의 허용가능 범위내인지를 판정하는 정상 조건 검출회로; 및
    상기 제1 지연과 상기 기준 지연이 서로 다르지 않거나 상기 소정의 허용가능 범위내에서 서로 다른 경우에, 상기 성능 특성이 상기 보통영역내에 있다는 것을 출력신호가 나타내도록 구성된 출력발생회로를 구비한, 감시회로.
    
17. 제 16 항에 있어서,
    상기 출력발생회로는, 상기 제1 지연과 상기 기준 지연이 상기 소정의 허용가능 범위이상만큼 서로 다르고, 상기 기준 지연이 상기 제1 지연보다 큰 경우에, 상기 성능 특성이 상기 고속영역내에 있다는 것을 출력신호가 나타내도록 구성되고,
    상기 출력발생회로는, 상기 제1 지연과 상기 기준 지연이 상기 소정의 허용가능 범위이상만큼 서로 다르고, 상기 기준 지연이 상기 제1 지연보다 작은 경우에, 상기 성능 특성이 상기 저속영역내에 있다는 것을 출력신호가 나타내도록 구성된, 감시회로.
    
18. 제 3 항에 있어서,
    상기 디바이스의 상기 부품은 NMOS부품과 PMOS부품을 구비하고,
    상기 복수의 커패시터 로딩부에서의 각 결합소자는, 상기 기준 지연로에 도입된 상기 타이밍 효과는 상기 NMOS부품 중에서 상기 성능 특성의 변동에 의해 생긴 타이밍 변동을 적어도 일부 보상하도록 구성되고,
    상기 감시회로는, 추가의 기준 지연을 초래하는 추가의 기준 지연로 상에서 상기 데이터 값을 전송하는 추가의 기준 지연회로를 더 구비하고,
    상기 추가의 기준 지연회로는, 복수의 추가의 커패시터 로딩부를 구비하고, 각 추가의 커패시터 로딩부는, 상기 추가의 기준 지연로의 연관 노드와 추가의 기준전압과의 사이에 접속되어 용량성 부하를 상기 추가의 기준 지연로에 제공하고,
    각 추가의 커패시터 로딩부는, 상기 추가의 기준전압과 상기 연관 노드의 사이에 직렬 접속된 추가의 커패시터 소자와 추가의 결합소자를 구비하고, 상기 추가의 결합소자는 상기 추가의 커패시터 소자로 인해 상기 연관 노드에 있는 정전용량의 양을 제어하여, 상기 PMOS부품 중에서 상기 성능 특성의 변동에 의해 생긴 타이밍 변동을 적어도 일부 보상하는 상기 추가의 기준 지연로에 타이밍 효과를 도입하는, 감시회로.
    
19. 제 18 항에 있어서,
    데이터 값 전송마다, 상기 기준 지연회로와 상기 추가의 기준 지연회로 중 한쪽을 상기 비교회로에 선택적으로 접속시켜, 일련의 데이터 값 전송에 있어서, 상기 비교회로가, 상기 NMOS부품과 상기 PMOS부품 양쪽에 대한 성능 특성을 나타내는 출력 데이터를 상기 발생된 출력신호가 제공시키기에 충분한 비교 결과를 얻도록 구성된 스위칭 회로를 더 구비한, 감시회로.
    
20. 디바이스의 부품의 하나 이상의 물리특성에 의존하는 성능 특성을 나타내는 결과신호를 발생하기 위해 상기 디바이스내에 설치하기 위한 감시 시스템으로서,
    상기 성능 특성을 나타내는 연관 출력신호를 발생하는 복수의 인스턴스의 청구항 1에 기재된 감시회로; 및
    상기 복수의 인스턴스의 감시회로 각각으로부터 상기 연관 출력신호를 수신하고, 그 연관 출력신호에 따라 상기 결과신호를 발생하는 평가회로를 구비한, 감시 시스템.
    
21. 제 20 항에 있어서,
    감시회로의 인스턴스마다 상기 기준 지연회로는 동일하게 구성되고, 상기 평가회로는 상기 결과신호를 발생하기 위해서 상기 수신된 연관 출력신호에 대해 평균화 연산을 행하도록 구성된, 감시 시스템.
    
22. 제 20 항에 있어서,
    감시회로의 인스턴스마다 상기 기준 지연회로는 동일하게 구성되고, 상기 복수의 인스턴스의 감시회로는 상기 디바이스내에 분포되고, 상기 평가회로는 상기 복수의 인스턴스의 감시회로 각각으로부터의 상기 연관 출력신호를 사용하여 상기 성능 특성의 어크로스 디바이스 변동을 판정하는, 감시 시스템.
    
23. 제 20 항에 있어서,
    상기 디바이스의 상기 부품은 NMOS부품과 PMOS부품을 구비하고,
    적어도 하나의 인스턴스의 감시회로에서의 상기 기준 지연회로는, 상기 발생된 연관 출력신호가 상기 NMOS부품의 성능 특성을 나타내도록 구성되고,
    적어도 하나의 다른 인스턴스의 감시회로에서의 상기 기준 지연회로는, 상기 발생된 연관 출력신호가 상기 PMOS부품의 성능 특성을 나타내도록 구성되고,
    상기 평가회로는, 상기 NMOS부품과 상기 PMOS부품 양쪽에 대한 성능 특성을 나타내는 결과 데이터를 상기 결과신호로서 발생하기 위해서 상기 복수의 인스턴스의 감시회로 각각으로부터 상기 연관 출력신호들을 합성하도록 구성되는, 감시 시스템.
    
24. 메모리 디바이스로서,
    데이터를 저장하는 메모리 어레이;
    상기 메모리 어레이로의 액세스를 제어하는데 사용된 다수의 제어신호를 발생하는 제어회로;
    상기 메모리 디바이스의 부품의 성능 특성을 나타내는 출력신호를 발생하는 적어도 하나의 인스턴스의 청구항 1에 기재된 감시회로; 및
    상기 제어신호 중 적어도 하나의 타이밍을 상기 출력신호에 따라 조정하는 상기 제어회로를 구비하는, 메모리 디바이스.
    
25. 디바이스의 부품의 하나 이상의 물리 특성에 의존하는 성능 특성을 상기 디바이스내에서 감시하는 방법으로서,
    상기 성능 특성에 따라 달라지는 제1 지연을 초래하는, 제1 지연회로가 제공한 제1 지연로상에서 데이터 값을 전송하는 단계;
    기준 지연을 초래하는, 기준 지연회로가 제공한 기준 지연로상에서 상기 데이터 값을 전송하는 단계;
    상기 성능 특성의 변동에 대한 상기 제1 지연보다 덜 민감하게 상기 기준 지연을 조정하기 위한 부품을 갖도록 상기 기준 지연회로를 배치하는 단계로서, 이 기준 지연을 조정하는 것이 자체보상하는 것이고 상기 기준 지연로에 용량성 부하를 제공하는 것을 포함하는, 단계; 및
    상기 제1 지연과 상기 기준 지연의 비교에 따라 상기 성능 특성을 나타내는 출력신호를 발생하는 단계를 포함하고,
    상기 기준 지연회로는, 상기 용량성 부하를 제공하는 복수의 저항기-커패시터 블록을 구비하고, 각 저항기-커패시터 블록은, 상기 기준 지연로내의 저항소자와, 상기 저항소자와 기준전압 사이에 결합된 연관 커패시터 소자를 구비한, 감시방법.
    
26. 디바이스 내에 설치하여 상기 디바이스의 부품의 하나 이상의 물리특성에 의존하는 성능 특성을 나타내는 출력신호를 발생하는 감시회로로서,
    상기 성능 특성에 따라 달라지는 제1 지연을 초래하는 제1 지연로 수단상에서 데이터 값을 전송하는 제1 지연수단;
    기준 지연을 초래하는 기준 지연로 수단상에서 상기 데이터 값을 전송하되, 상기 성능 특성의 변동에 대한 상기 제1 지연보다 덜 민감하게 상기 기준 지연을 조정하는 수단을 구비하는 기준 지연수단으로서, 상기 기준 지연을 조정하는 것이, 자체보상하는 것이고 상기 조정하는 수단은 상기 기준 지연로 수단에 용량성 부하를 제공하는 것을 포함하는, 상기 기준 지연수단; 및
    상기 제1 지연과 상기 기준 지연의 비교에 따라 상기 출력신호를 발생하는 비교수단을 구비하고,
    상기 기준 지연수단은, 상기 용량성 부하를 제공하는 복수의 저항기-커패시터 블록을 구비하고, 각 저항기-커패시터 블록은, 상기 기준 지연로 수단내의 저항소자와, 상기 저항소자와 기준전압 사이에 결합된 연관 커패시터 소자를 구비한, 감시회로.

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