JP3579109B2 - Cpuの電源電圧監視回路 - Google Patents
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Description
【産業上の利用分野】
本発明は、CPUの動作電源の電圧低下を監視する電源電圧監視回路に関する。
【0002】
【従来の技術】
一般に、C_MOS構造のCPUに供給されている動作可能な電源電圧の下限を支配する因子としては、第1に動作クロックの発振回路を内蔵したCPUにおいて、この発振回路が動作を開始するに要する最低電圧、第2にRAM等のメモリを内蔵するCPUにおいて、このメモリのデータ保持及び読出に要する最低電圧、第3に内部素子の伝搬遅延時間によって内部素子間のデータ転送が異常となる最低電圧等がある。
【0003】
そのため従来は、図1に示すごとくCPU100の電源端子100aに接続された電源10の端子電圧V10と基準電源20より出力した基準電圧V20とを、比較回路200に入力せしめ、電源10の端子電圧V10が基準電圧V20を下回ったとき、電源電圧低下信号LBを発生し、この電源電圧低下信号LBをCPU100に入力することで、CPU100が処理の中断またはリセットに至るように構成してある。
【0004】
【発明が解決しようとする課題】
しかしながら、上述のような従来のCPUの電源電圧監視回路において、CPUの動作可能な電源電圧の下限を支配する第1〜第3の因子の中で、特に内部素子の伝搬遅延時間の余裕度の少ないCPU(より高速で動作することが要求されるCPU)に関わる第3の因子、即ち内部素子の伝搬遅延時間によりCPUの最低の動作可能な電源電圧が決定されるのが一般的である。
【0005】
ここで、CPU内部素子の伝搬遅延時間は、図5に示すC_MOS構造のCPU内部の所定の回路ブロックにおける入力信号をVSとすると、トランジスタQ1、Q2より成る論理素子G1の遅れは電子の移動度等で表される量子力学的な遅れと、接続される後段の論理素子G2の等価入力容量CCに対するトランジスタQ1、Q2の充放電による電気回路的な遅れがある。これらの遅れ要因の中で、量子力学的な遅れは論理回路G1を構成するトランジスタと、周囲温度等の環境条件とを設定することにより略一定となるのに対して、電気回路的な遅れは論理素子G1、G2に加えられる電源電圧VCCに従ってトランジスタQ1、Q2のON抵抗が変化するため、電源電圧VCCの増加に従って、伝搬遅延時間が小さくなるような電源電圧に依存することが知られている。
【0006】
このため、特に高速動作するCPUの中には、動作可能な電源電圧の下限値としてTYP値−10%といった狭い範囲が要求されるものがある。
具体的に説明すると、CPUの動作電源電圧として一般には5Vが用いられているので、この場合の動作可能な電源電圧の下限値は4.5Vとなる。
一方、電源回路を構成する素子においては、ある範囲の誤差を有することが知られており、代表的には、誤差を考慮した上で電源電圧精度は±5%となる場合がある。ここで、CPUの電源電圧を5V−5%=4.75Vとすると、前述のCPUの動作可能な電源電圧の下限は4.5Vであるから、
4.5<電源電圧低下検出範囲<4.75V
の狭い範囲でCPUの動作可能な電源電圧低下を監視しなければならない。
【0007】
しかるに、この場合における基準電源20と比較回路200を構成する素子にはかなりの高精度が要求されコストアップとなるか、場合によっては、これら素子の動作環境の温度が狭い範囲に限定されるという問題がある。
また、この問題をCPU側から見ると前述の如く、動作可能な電源電圧及びその電源電圧監視回路の精度にある程度の誤差を許容せざるを得ない。そのため所定の余裕度をもって動作速度の上限を決定することになり、CPUの動作速度を制限する要因となっている。
【0008】
本発明は、上記従来の問題点を解決するために提案されたもので、その目的は、高精度の基準電源及び比較回路を用いることなく、CPUの動作可能な電源電圧低下に伴う機能不良が発生するのを防止し、システム全体のコストダウンを図れるCPUの電源電圧監視方法を提供することにある。
【0009】
【課題を解決するための手段】
上述の問題点を解決し、目的を達成するために、この発明に係わるCPUの電源電圧監視回路は、次のような構成を備える。即ち、
CPU内部に該CPUを構成する内部素子自身の伝搬遅延速度を検出する伝搬遅延速度検出手段を配設し、CPUの動作電源電圧が低下して伝搬遅延速度検出手段の検出値が所定値を越えた時に、電源電圧低下信号を生成して、かかる電源電圧低下信号によって、CPUの処理中断またはリセットを行うものである。
【0010】
【作用】
以上のように、本発明は構成されているので、高精度の基準電源及び比較回路を用いることなく、CPUの動作可能な電源電圧低下に伴う機能不良が発生するのを防止でき、システム全体のコストダウンを図ることができる。
また、CPUの動作速度の決定に電源電圧低下検出精度を考慮する必要がなくなり、CPUをより高速で動作させることが可能になる。
【0011】
また、所定の動作速度のもとで、動作電源電圧精度の公差をより広くすることが可能となる。
【0012】
【実施例】
以下、本発明に係わる実施例につき添付図面を参照して詳細に説明する。
<第1実施例>
以下に、本発明に基づく第1実施例のCPUの電源電圧監視回路の回路構成を図2に従って説明する。
【0013】
図2において、100はC_MOS構造のCPUであり、端子100aと端子100bとを介して電源10が接続される。また、101は公知の発振回路、分周回路を具備してなるクロック回路で、CPU100から外部に延びた端子101aと端子101bとを介して水晶振動子200を接続してある。また、クロック回路101の出力101cは直列遅延回路300におけるインバータ301の入力側、及び位相差/電圧変換回路500の公知の2入力エクスクルーシブオアーゲート501の一方の入力に接続されると供に、図示しないその他の内部回路に供給される。
【0014】
インバータ301の出力は、インバータ302の入力と接続し、インバータ302の出力は同様の接続を所定のα段経た後、インバータ303の入力と接続してある。さらにインバータ303の出力はインバータ401からインバータ403を含めて所定のβ個のインバータを並列に接続して構成される並列遅延回路400と、位相差/電圧変換回路500の、エクスクルーシブオアーゲート501の他方の入力に接続する。
【0015】
エクスクルーシブオアーゲート501の出力は抵抗502と、一方の端子がGNDに接続されたコンデンサ503とを直列に接続して成る公知のローパスフィルタ回路に入力すると供に、このローパスフィルタ回路のコンデンサ503から得られる電圧を比較回路600に入力してある。
比較回路600はコンパレータ601と、抵抗602、抵抗603から構成され、コンパレータ601の一方の入力に位相差/電圧変換回路500の出力が供給されると供に、コンパレータ601の他方の入力にはCPU100の電源端子100aと、GND端子100bの間の電圧を抵抗602と抵抗603とで分圧した電圧が入力されるように構成してある。
【0016】
<第1実施例の作用>
以下に、上記第1実施例における作用を図2〜図4を参照して説明する。
クロック回路101の出力端子101cから、水晶振動子200の発振出力を分周して図3に示す波形101cが出力される。次に、この信号101cは直列遅延回路300に入力するが、直列遅延回路300は、CPU内部における公知の1マシンサイクル以内で所定の信号を授受する経路のうち最長部分、言い換えればこの経路に配設された論理回路素子の所要トランジスタ段数が最多の経路と略等しい遅延段数αから構成してある。
【0017】
しかるに直列遅延回路300の出力303aはクロック回路101の出力101cに対して、この直列遅延回路300のインバータ303の出力が無負荷条件において、図3に示す如くTd1の遅延時間の後に、信号303a−1が生成されることになる。
次に、並列遅延回路400は、CPUで所定の信号を授受する信号経路の内、最大負荷容量を示し、すなわち、並列接続された論理回路素子の数が最大であるところ、具体的には公知のアドレスバス、データバス等で示される負荷論理回路数と略等しい負荷論理回路数βから構成されている。従って、インバータ303の出力303aは図3の303a−2に示す如く所定の時定数を持って指数関数的な変化となり、位相差/電圧変換回路500のエクスクルーシブオアゲート501の入力スレッシュホールド電圧Vthからみると、信号303a−1に対してTd2の遅れを伴うこととなる。
【0018】
ここで、上記Td1、Td2とCPU100の電源電圧Vccとの関係を図示すると、図4に示すように、Td1がほぼ一定の値になるのに比べてTd2はVccの増加に対して減少する。
さらに、信号303a(303a−2)と信号101cとをエクスクルーシブオアゲート501と抵抗コンデンサより成る公知の位相差/電圧変換回路500に入力すると、この位相差/電圧変換回路500のコンデンサ503から得られる直流電圧502aは、遅延時間Td1とTd2との和に比例する。
【0019】
しかるに、CPU100の電源電圧100aが低下して、直列遅延回路300と並列遅延回路400とによって決まる伝搬遅延時間Td1+Td2が増加して、電圧502aが増加し、比較回路600の所定電圧値603aより大きくなると、コンパレータ601の出力信号111aが反転してCPU100の所定端子から電圧電源低下信号として出力される。
【0020】
また、直列遅延回路300と並列遅延回路400、及びエクスクルーシブオアゲート501とを構成するトランジスタはCPU100の図示しないその他の回路機能を形成するトランジスタと同一の構成とし、これによって、CPUのその他の回路機能における伝搬信号遅延時間の電源電圧特性と、位相差/電圧変換回路500の出力電圧502aの電源電圧特性が概ね等しくなるから、電圧502aの値を監視することによって、CPU100全体の機能が保証されなくなる直前に、電源電圧低下信号LBを発生することが可能となる。
【0021】
加えて、位相差/電圧変換回路500の出力電圧502aは位相差/電圧変換回路500の抵抗502、コンデンサ503によって決まる時定数を信号101cの周期より十分大きくとれば、信号101cの周波数に関わらず、CPU100の電源電圧と前記伝搬遅延時間Td1+Td2とに比例し、さらに比較回路の所定電圧603aもCPU100の電源電圧に比例する構成としたので、結果的に電源電圧低下信号LBは伝搬遅延時間Td1+Td2が所定の値を超えた時のみ出力され、各定数の絶対値や電源電圧に依らない構成となっている。
【0022】
尚、本実施例ではクロック回路101の出力信号を遅延する遅延回路として上記α段の直列遅延回路と、βの並列遅延回路を採用したが、これらα、βの値は本実施例の算出理由に限らず、任意の値としてもよい。これによって位相差/電圧変換回路500の出力電圧502aの電源電圧特性を変更することが可能で、わずかな電源電圧の低下に対して出力電圧502aを大きく変化させることができるのは明かである。
【0023】
また並列遅延回路400は、本実施例の複数の並列接続された論理素子に限ることなく、1つのコンデンサに置き換えても良いし、さらに位相差/電圧変換回路500は位相差/電圧変換回路500の2つの入力101cと303aとの時間差を図示しない、より高速の時間信号でカウントしてかかるカウント値の増加に従って電源電圧低下信号LBを生成するようにしてもよい。
【0024】
さらに、電源電圧低下信号LBは端子CPU100から外部に延びた端子601aから出力するものとしたが、電源電圧低下信号LBはCPU100の内部で接続しCPU100のリセット信号、割り込み処理要求信号等に用いてもよい。また本発明のCPUの電源電圧監視回路は、CPUに限らず、公知のC_MOS順序回路等にも適用可能であるのはもちろんである。
【0025】
<第2実施例>
以下に、本発明に基づく第2実施例の回路構成について第1実施例と異なる点についてのみ説明する。
図6において、701〜705は第1実施例で示すCPU100の内部素子と同一の構成を有し、CPUの内部に形成されたC_MOSインバータであり、図6の接続によって公知のリング発振回路700を構成する。
【0026】
かかるリング発振回路700の出力信号705aの周波数は不図示のインバータ701〜705の電源電圧と相関があることが知られており、その原因は前述の伝搬遅延時間によるものとされている。従って、この第2実施例では、出力信号705aの周波数を図示しないカウンタと水晶発振子によって計測し、出力信号705aの周波数が所定値を下回ったとき、電源電圧低下信号LBを生成するように構成する。
【0027】
尚、本発明は、その趣旨を逸脱しない範囲で上記各実施例を修正又は変更したものに適用可能である。
【0028】
【効果】
以上説明のように、本発明によれば、CPUに印加される電源電圧が最低の動作可能な電源電圧を超えて低下するとき、従来の単なる電源電圧の値を監視する2次的な監視回路と異なり、CPUが動作不良となる直接原因であるところの、内部遅延時間を監視する回路構成としたから、従来のように高精度の基準電源及び比較回路を用いることなく、従ってシステム全体のコストダウンが可能であり、また、動作速度、電源電圧範囲等の点でCPUの機能を最大限発揮することができる。
【図面の簡単な説明】
【図1】従来のCPUの電源電圧監視回路の回路構成を示す図である。
【図2】第1実施例のCPUの電源電圧監視回路の回路図である。
【図3】第1実施例の遅延回路を介した場合のクロックの出力波形の変化を示す図である。
【図4】第1実施例の回路構成における遅延回路による遅延時間と電源電圧との関係を示す図である。
【図5】C_MOS構造のCPU内部素子の伝搬遅延時間を説明する図である。
【図6】第2実施例のCPUの電源電圧監視回路を示す図である。
【符号の説明】
100…CPU
200…水晶振動子
300…直列遅延回路
500…位相差/電圧変換回路
600…比較回路
Claims (6)
- CPUに供給される電源電圧の低下を監視する電源電圧監視回路において、
前記電源電圧を供給されて動作すると共に、前記CPUをなす内部素子自身により伝搬遅延時間を計測する伝搬遅延時間計測手段と、
前記伝搬遅延時間計測手段により計測された前記伝搬遅延時間に対応する出力電圧を入力し、当該出力電圧と前記CPUの電源電圧に対応する所定電圧とを比較する比較手段とを備え、
前記伝搬遅延時間計測手段は、少なくとも1個以上の直列接続された論理素子と該直列接続した論理素子の出力側に少なくとも1個以上並列接続された論理素子の入力信号と、前記直列接続した論理素子の入力信号とを2入力論理回路に入力してなり、
前記比較手段は、前記伝搬遅延時間に対応する出力電圧が前記所定電圧を超えた場合に前記CPUに対して所定信号を出力することを特徴とするCPUの電源電圧監視回路。 - 前記伝搬遅延時間に対応する出力電圧は、直流電圧であることを特徴とする請求項1に記載のCPUの電源電圧監視回路。
- 前記伝搬遅延時間に対応する出力電圧は、前記伝搬遅延時間のカウント値に比例した値であることを特徴とする請求項1に記載のCPUの電源電圧監視回路。
- 前記伝搬遅延時間計測手段は、リング発振回路であることを特徴とする請求項1乃至3のいずれか1項に記載のCPUの電源電圧監視回路。
- 前記CPUの電源電圧監視回路は、該CPUの電源電圧の変動により影響を受ける機能素子と共に同一チップ上にモノリシック化されて構成されることを特徴とする請求項1乃至請求項4のいずれか1項に記載のCPUの電源電圧監視回路。
- 前記所定信号は、CPUのリセット信号又は割り込み処理を要求する信号であることを特徴とする請求項1乃至5のいずれか1項に記載のCPUの電源電圧監視回路。
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