JP3579109B2 - Ｃｐｕの電源電圧監視回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、ＣＰＵの動作電源の電圧低下を監視する電源電圧監視回路に関する。
【０００２】
【従来の技術】
一般に、Ｃ＿ＭＯＳ構造のＣＰＵに供給されている動作可能な電源電圧の下限を支配する因子としては、第１に動作クロックの発振回路を内蔵したＣＰＵにおいて、この発振回路が動作を開始するに要する最低電圧、第２にＲＡＭ等のメモリを内蔵するＣＰＵにおいて、このメモリのデータ保持及び読出に要する最低電圧、第３に内部素子の伝搬遅延時間によって内部素子間のデータ転送が異常となる最低電圧等がある。
【０００３】
そのため従来は、図１に示すごとくＣＰＵ１００の電源端子１００ａに接続された電源１０の端子電圧Ｖ１０と基準電源２０より出力した基準電圧Ｖ２０とを、比較回路２００に入力せしめ、電源１０の端子電圧Ｖ１０が基準電圧Ｖ２０を下回ったとき、電源電圧低下信号ＬＢを発生し、この電源電圧低下信号ＬＢをＣＰＵ１００に入力することで、ＣＰＵ１００が処理の中断またはリセットに至るように構成してある。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述のような従来のＣＰＵの電源電圧監視回路において、ＣＰＵの動作可能な電源電圧の下限を支配する第１〜第３の因子の中で、特に内部素子の伝搬遅延時間の余裕度の少ないＣＰＵ（より高速で動作することが要求されるＣＰＵ）に関わる第３の因子、即ち内部素子の伝搬遅延時間によりＣＰＵの最低の動作可能な電源電圧が決定されるのが一般的である。
【０００５】
ここで、ＣＰＵ内部素子の伝搬遅延時間は、図５に示すＣ＿ＭＯＳ構造のＣＰＵ内部の所定の回路ブロックにおける入力信号をＶＳとすると、トランジスタＱ１、Ｑ２より成る論理素子Ｇ１の遅れは電子の移動度等で表される量子力学的な遅れと、接続される後段の論理素子Ｇ２の等価入力容量ＣＣに対するトランジスタＱ１、Ｑ２の充放電による電気回路的な遅れがある。これらの遅れ要因の中で、量子力学的な遅れは論理回路Ｇ１を構成するトランジスタと、周囲温度等の環境条件とを設定することにより略一定となるのに対して、電気回路的な遅れは論理素子Ｇ１、Ｇ２に加えられる電源電圧ＶＣＣに従ってトランジスタＱ１、Ｑ２のＯＮ抵抗が変化するため、電源電圧ＶＣＣの増加に従って、伝搬遅延時間が小さくなるような電源電圧に依存することが知られている。
【０００６】
このため、特に高速動作するＣＰＵの中には、動作可能な電源電圧の下限値としてＴＹＰ値−１０％といった狭い範囲が要求されるものがある。
具体的に説明すると、ＣＰＵの動作電源電圧として一般には５Ｖが用いられているので、この場合の動作可能な電源電圧の下限値は４．５Ｖとなる。
一方、電源回路を構成する素子においては、ある範囲の誤差を有することが知られており、代表的には、誤差を考慮した上で電源電圧精度は±５％となる場合がある。ここで、ＣＰＵの電源電圧を５Ｖ−５％＝４．７５Ｖとすると、前述のＣＰＵの動作可能な電源電圧の下限は４．５Ｖであるから、
４．５＜電源電圧低下検出範囲＜４．７５Ｖ
の狭い範囲でＣＰＵの動作可能な電源電圧低下を監視しなければならない。
【０００７】
しかるに、この場合における基準電源２０と比較回路２００を構成する素子にはかなりの高精度が要求されコストアップとなるか、場合によっては、これら素子の動作環境の温度が狭い範囲に限定されるという問題がある。
また、この問題をＣＰＵ側から見ると前述の如く、動作可能な電源電圧及びその電源電圧監視回路の精度にある程度の誤差を許容せざるを得ない。そのため所定の余裕度をもって動作速度の上限を決定することになり、ＣＰＵの動作速度を制限する要因となっている。
【０００８】
本発明は、上記従来の問題点を解決するために提案されたもので、その目的は、高精度の基準電源及び比較回路を用いることなく、ＣＰＵの動作可能な電源電圧低下に伴う機能不良が発生するのを防止し、システム全体のコストダウンを図れるＣＰＵの電源電圧監視方法を提供することにある。
【０００９】
【課題を解決するための手段】
上述の問題点を解決し、目的を達成するために、この発明に係わるＣＰＵの電源電圧監視回路は、次のような構成を備える。即ち、
ＣＰＵ内部に該ＣＰＵを構成する内部素子自身の伝搬遅延速度を検出する伝搬遅延速度検出手段を配設し、ＣＰＵの動作電源電圧が低下して伝搬遅延速度検出手段の検出値が所定値を越えた時に、電源電圧低下信号を生成して、かかる電源電圧低下信号によって、ＣＰＵの処理中断またはリセットを行うものである。
【００１０】
【作用】
以上のように、本発明は構成されているので、高精度の基準電源及び比較回路を用いることなく、ＣＰＵの動作可能な電源電圧低下に伴う機能不良が発生するのを防止でき、システム全体のコストダウンを図ることができる。
また、ＣＰＵの動作速度の決定に電源電圧低下検出精度を考慮する必要がなくなり、ＣＰＵをより高速で動作させることが可能になる。
【００１１】
また、所定の動作速度のもとで、動作電源電圧精度の公差をより広くすることが可能となる。
【００１２】
【実施例】
以下、本発明に係わる実施例につき添付図面を参照して詳細に説明する。
＜第１実施例＞
以下に、本発明に基づく第１実施例のＣＰＵの電源電圧監視回路の回路構成を図２に従って説明する。
【００１３】
図２において、１００はＣ＿ＭＯＳ構造のＣＰＵであり、端子１００ａと端子１００ｂとを介して電源１０が接続される。また、１０１は公知の発振回路、分周回路を具備してなるクロック回路で、ＣＰＵ１００から外部に延びた端子１０１ａと端子１０１ｂとを介して水晶振動子２００を接続してある。また、クロック回路１０１の出力１０１ｃは直列遅延回路３００におけるインバータ３０１の入力側、及び位相差／電圧変換回路５００の公知の２入力エクスクルーシブオアーゲート５０１の一方の入力に接続されると供に、図示しないその他の内部回路に供給される。
【００１４】
インバータ３０１の出力は、インバータ３０２の入力と接続し、インバータ３０２の出力は同様の接続を所定のα段経た後、インバータ３０３の入力と接続してある。さらにインバータ３０３の出力はインバータ４０１からインバータ４０３を含めて所定のβ個のインバータを並列に接続して構成される並列遅延回路４００と、位相差／電圧変換回路５００の、エクスクルーシブオアーゲート５０１の他方の入力に接続する。
【００１５】
エクスクルーシブオアーゲート５０１の出力は抵抗５０２と、一方の端子がＧＮＤに接続されたコンデンサ５０３とを直列に接続して成る公知のローパスフィルタ回路に入力すると供に、このローパスフィルタ回路のコンデンサ５０３から得られる電圧を比較回路６００に入力してある。
比較回路６００はコンパレータ６０１と、抵抗６０２、抵抗６０３から構成され、コンパレータ６０１の一方の入力に位相差／電圧変換回路５００の出力が供給されると供に、コンパレータ６０１の他方の入力にはＣＰＵ１００の電源端子１００ａと、ＧＮＤ端子１００ｂの間の電圧を抵抗６０２と抵抗６０３とで分圧した電圧が入力されるように構成してある。
【００１６】
＜第１実施例の作用＞
以下に、上記第１実施例における作用を図２〜図４を参照して説明する。
クロック回路１０１の出力端子１０１ｃから、水晶振動子２００の発振出力を分周して図３に示す波形１０１ｃが出力される。次に、この信号１０１ｃは直列遅延回路３００に入力するが、直列遅延回路３００は、ＣＰＵ内部における公知の１マシンサイクル以内で所定の信号を授受する経路のうち最長部分、言い換えればこの経路に配設された論理回路素子の所要トランジスタ段数が最多の経路と略等しい遅延段数αから構成してある。
【００１７】
しかるに直列遅延回路３００の出力３０３ａはクロック回路１０１の出力１０１ｃに対して、この直列遅延回路３００のインバータ３０３の出力が無負荷条件において、図３に示す如くＴｄ１の遅延時間の後に、信号３０３ａ−１が生成されることになる。
次に、並列遅延回路４００は、ＣＰＵで所定の信号を授受する信号経路の内、最大負荷容量を示し、すなわち、並列接続された論理回路素子の数が最大であるところ、具体的には公知のアドレスバス、データバス等で示される負荷論理回路数と略等しい負荷論理回路数βから構成されている。従って、インバータ３０３の出力３０３ａは図３の３０３ａ−２に示す如く所定の時定数を持って指数関数的な変化となり、位相差／電圧変換回路５００のエクスクルーシブオアゲート５０１の入力スレッシュホールド電圧Ｖｔｈからみると、信号３０３ａ−１に対してＴｄ２の遅れを伴うこととなる。
【００１８】
ここで、上記Ｔd1、Ｔd2とＣＰＵ１００の電源電圧Ｖccとの関係を図示すると、図４に示すように、Ｔd1がほぼ一定の値になるのに比べてＴd2はＶccの増加に対して減少する。
さらに、信号３０３ａ（３０３ａ−２）と信号１０１ｃとをエクスクルーシブオアゲート５０１と抵抗コンデンサより成る公知の位相差／電圧変換回路５００に入力すると、この位相差／電圧変換回路５００のコンデンサ５０３から得られる直流電圧５０２ａは、遅延時間Ｔd1とＴd2との和に比例する。
【００１９】
しかるに、ＣＰＵ１００の電源電圧１００ａが低下して、直列遅延回路３００と並列遅延回路４００とによって決まる伝搬遅延時間Ｔd1＋Ｔd2が増加して、電圧５０２ａが増加し、比較回路６００の所定電圧値６０３ａより大きくなると、コンパレータ６０１の出力信号１１１ａが反転してＣＰＵ１００の所定端子から電圧電源低下信号として出力される。
【００２０】
また、直列遅延回路３００と並列遅延回路４００、及びエクスクルーシブオアゲート５０１とを構成するトランジスタはＣＰＵ１００の図示しないその他の回路機能を形成するトランジスタと同一の構成とし、これによって、ＣＰＵのその他の回路機能における伝搬信号遅延時間の電源電圧特性と、位相差／電圧変換回路５００の出力電圧５０２ａの電源電圧特性が概ね等しくなるから、電圧５０２ａの値を監視することによって、ＣＰＵ１００全体の機能が保証されなくなる直前に、電源電圧低下信号ＬＢを発生することが可能となる。
【００２１】
加えて、位相差／電圧変換回路５００の出力電圧５０２ａは位相差／電圧変換回路５００の抵抗５０２、コンデンサ５０３によって決まる時定数を信号１０１ｃの周期より十分大きくとれば、信号１０１ｃの周波数に関わらず、ＣＰＵ１００の電源電圧と前記伝搬遅延時間Ｔｄ１＋Ｔｄ２とに比例し、さらに比較回路の所定電圧６０３ａもＣＰＵ１００の電源電圧に比例する構成としたので、結果的に電源電圧低下信号ＬＢは伝搬遅延時間Ｔｄ１＋Ｔｄ２が所定の値を超えた時のみ出力され、各定数の絶対値や電源電圧に依らない構成となっている。
【００２２】
尚、本実施例ではクロック回路１０１の出力信号を遅延する遅延回路として上記α段の直列遅延回路と、βの並列遅延回路を採用したが、これらα、βの値は本実施例の算出理由に限らず、任意の値としてもよい。これによって位相差／電圧変換回路５００の出力電圧５０２ａの電源電圧特性を変更することが可能で、わずかな電源電圧の低下に対して出力電圧５０２ａを大きく変化させることができるのは明かである。
【００２３】
また並列遅延回路４００は、本実施例の複数の並列接続された論理素子に限ることなく、１つのコンデンサに置き換えても良いし、さらに位相差／電圧変換回路５００は位相差／電圧変換回路５００の２つの入力１０１ｃと３０３ａとの時間差を図示しない、より高速の時間信号でカウントしてかかるカウント値の増加に従って電源電圧低下信号ＬＢを生成するようにしてもよい。
【００２４】
さらに、電源電圧低下信号ＬＢは端子ＣＰＵ１００から外部に延びた端子６０１ａから出力するものとしたが、電源電圧低下信号ＬＢはＣＰＵ１００の内部で接続しＣＰＵ１００のリセット信号、割り込み処理要求信号等に用いてもよい。また本発明のＣＰＵの電源電圧監視回路は、ＣＰＵに限らず、公知のＣ＿ＭＯＳ順序回路等にも適用可能であるのはもちろんである。
【００２５】
＜第２実施例＞
以下に、本発明に基づく第２実施例の回路構成について第１実施例と異なる点についてのみ説明する。
図６において、７０１〜７０５は第１実施例で示すＣＰＵ１００の内部素子と同一の構成を有し、ＣＰＵの内部に形成されたＣ＿ＭＯＳインバータであり、図６の接続によって公知のリング発振回路７００を構成する。
【００２６】
かかるリング発振回路７００の出力信号７０５ａの周波数は不図示のインバータ７０１〜７０５の電源電圧と相関があることが知られており、その原因は前述の伝搬遅延時間によるものとされている。従って、この第２実施例では、出力信号７０５ａの周波数を図示しないカウンタと水晶発振子によって計測し、出力信号７０５ａの周波数が所定値を下回ったとき、電源電圧低下信号ＬＢを生成するように構成する。
【００２７】
尚、本発明は、その趣旨を逸脱しない範囲で上記各実施例を修正又は変更したものに適用可能である。
【００２８】
【効果】
以上説明のように、本発明によれば、ＣＰＵに印加される電源電圧が最低の動作可能な電源電圧を超えて低下するとき、従来の単なる電源電圧の値を監視する２次的な監視回路と異なり、ＣＰＵが動作不良となる直接原因であるところの、内部遅延時間を監視する回路構成としたから、従来のように高精度の基準電源及び比較回路を用いることなく、従ってシステム全体のコストダウンが可能であり、また、動作速度、電源電圧範囲等の点でＣＰＵの機能を最大限発揮することができる。
【図面の簡単な説明】
【図１】従来のＣＰＵの電源電圧監視回路の回路構成を示す図である。
【図２】第１実施例のＣＰＵの電源電圧監視回路の回路図である。
【図３】第１実施例の遅延回路を介した場合のクロックの出力波形の変化を示す図である。
【図４】第１実施例の回路構成における遅延回路による遅延時間と電源電圧との関係を示す図である。
【図５】Ｃ＿ＭＯＳ構造のＣＰＵ内部素子の伝搬遅延時間を説明する図である。
【図６】第２実施例のＣＰＵの電源電圧監視回路を示す図である。
【符号の説明】
１００…ＣＰＵ
２００…水晶振動子
３００…直列遅延回路
５００…位相差／電圧変換回路
６００…比較回路
【産業上の利用分野】
本発明は、ＣＰＵの動作電源の電圧低下を監視する電源電圧監視回路に関する。
【０００２】
【従来の技術】
一般に、Ｃ＿ＭＯＳ構造のＣＰＵに供給されている動作可能な電源電圧の下限を支配する因子としては、第１に動作クロックの発振回路を内蔵したＣＰＵにおいて、この発振回路が動作を開始するに要する最低電圧、第２にＲＡＭ等のメモリを内蔵するＣＰＵにおいて、このメモリのデータ保持及び読出に要する最低電圧、第３に内部素子の伝搬遅延時間によって内部素子間のデータ転送が異常となる最低電圧等がある。
【０００３】
そのため従来は、図１に示すごとくＣＰＵ１００の電源端子１００ａに接続された電源１０の端子電圧Ｖ１０と基準電源２０より出力した基準電圧Ｖ２０とを、比較回路２００に入力せしめ、電源１０の端子電圧Ｖ１０が基準電圧Ｖ２０を下回ったとき、電源電圧低下信号ＬＢを発生し、この電源電圧低下信号ＬＢをＣＰＵ１００に入力することで、ＣＰＵ１００が処理の中断またはリセットに至るように構成してある。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述のような従来のＣＰＵの電源電圧監視回路において、ＣＰＵの動作可能な電源電圧の下限を支配する第１〜第３の因子の中で、特に内部素子の伝搬遅延時間の余裕度の少ないＣＰＵ（より高速で動作することが要求されるＣＰＵ）に関わる第３の因子、即ち内部素子の伝搬遅延時間によりＣＰＵの最低の動作可能な電源電圧が決定されるのが一般的である。
【０００５】
ここで、ＣＰＵ内部素子の伝搬遅延時間は、図５に示すＣ＿ＭＯＳ構造のＣＰＵ内部の所定の回路ブロックにおける入力信号をＶＳとすると、トランジスタＱ１、Ｑ２より成る論理素子Ｇ１の遅れは電子の移動度等で表される量子力学的な遅れと、接続される後段の論理素子Ｇ２の等価入力容量ＣＣに対するトランジスタＱ１、Ｑ２の充放電による電気回路的な遅れがある。これらの遅れ要因の中で、量子力学的な遅れは論理回路Ｇ１を構成するトランジスタと、周囲温度等の環境条件とを設定することにより略一定となるのに対して、電気回路的な遅れは論理素子Ｇ１、Ｇ２に加えられる電源電圧ＶＣＣに従ってトランジスタＱ１、Ｑ２のＯＮ抵抗が変化するため、電源電圧ＶＣＣの増加に従って、伝搬遅延時間が小さくなるような電源電圧に依存することが知られている。
【０００６】
このため、特に高速動作するＣＰＵの中には、動作可能な電源電圧の下限値としてＴＹＰ値−１０％といった狭い範囲が要求されるものがある。
具体的に説明すると、ＣＰＵの動作電源電圧として一般には５Ｖが用いられているので、この場合の動作可能な電源電圧の下限値は４．５Ｖとなる。
一方、電源回路を構成する素子においては、ある範囲の誤差を有することが知られており、代表的には、誤差を考慮した上で電源電圧精度は±５％となる場合がある。ここで、ＣＰＵの電源電圧を５Ｖ−５％＝４．７５Ｖとすると、前述のＣＰＵの動作可能な電源電圧の下限は４．５Ｖであるから、
４．５＜電源電圧低下検出範囲＜４．７５Ｖ
の狭い範囲でＣＰＵの動作可能な電源電圧低下を監視しなければならない。
【０００７】
しかるに、この場合における基準電源２０と比較回路２００を構成する素子にはかなりの高精度が要求されコストアップとなるか、場合によっては、これら素子の動作環境の温度が狭い範囲に限定されるという問題がある。
また、この問題をＣＰＵ側から見ると前述の如く、動作可能な電源電圧及びその電源電圧監視回路の精度にある程度の誤差を許容せざるを得ない。そのため所定の余裕度をもって動作速度の上限を決定することになり、ＣＰＵの動作速度を制限する要因となっている。
【０００８】
本発明は、上記従来の問題点を解決するために提案されたもので、その目的は、高精度の基準電源及び比較回路を用いることなく、ＣＰＵの動作可能な電源電圧低下に伴う機能不良が発生するのを防止し、システム全体のコストダウンを図れるＣＰＵの電源電圧監視方法を提供することにある。
【０００９】
【課題を解決するための手段】
上述の問題点を解決し、目的を達成するために、この発明に係わるＣＰＵの電源電圧監視回路は、次のような構成を備える。即ち、
ＣＰＵ内部に該ＣＰＵを構成する内部素子自身の伝搬遅延速度を検出する伝搬遅延速度検出手段を配設し、ＣＰＵの動作電源電圧が低下して伝搬遅延速度検出手段の検出値が所定値を越えた時に、電源電圧低下信号を生成して、かかる電源電圧低下信号によって、ＣＰＵの処理中断またはリセットを行うものである。
【００１０】
【作用】
以上のように、本発明は構成されているので、高精度の基準電源及び比較回路を用いることなく、ＣＰＵの動作可能な電源電圧低下に伴う機能不良が発生するのを防止でき、システム全体のコストダウンを図ることができる。
また、ＣＰＵの動作速度の決定に電源電圧低下検出精度を考慮する必要がなくなり、ＣＰＵをより高速で動作させることが可能になる。
【００１１】
また、所定の動作速度のもとで、動作電源電圧精度の公差をより広くすることが可能となる。
【００１２】
【実施例】
以下、本発明に係わる実施例につき添付図面を参照して詳細に説明する。
＜第１実施例＞
以下に、本発明に基づく第１実施例のＣＰＵの電源電圧監視回路の回路構成を図２に従って説明する。
【００１３】
図２において、１００はＣ＿ＭＯＳ構造のＣＰＵであり、端子１００ａと端子１００ｂとを介して電源１０が接続される。また、１０１は公知の発振回路、分周回路を具備してなるクロック回路で、ＣＰＵ１００から外部に延びた端子１０１ａと端子１０１ｂとを介して水晶振動子２００を接続してある。また、クロック回路１０１の出力１０１ｃは直列遅延回路３００におけるインバータ３０１の入力側、及び位相差／電圧変換回路５００の公知の２入力エクスクルーシブオアーゲート５０１の一方の入力に接続されると供に、図示しないその他の内部回路に供給される。
【００１４】
インバータ３０１の出力は、インバータ３０２の入力と接続し、インバータ３０２の出力は同様の接続を所定のα段経た後、インバータ３０３の入力と接続してある。さらにインバータ３０３の出力はインバータ４０１からインバータ４０３を含めて所定のβ個のインバータを並列に接続して構成される並列遅延回路４００と、位相差／電圧変換回路５００の、エクスクルーシブオアーゲート５０１の他方の入力に接続する。
【００１５】
エクスクルーシブオアーゲート５０１の出力は抵抗５０２と、一方の端子がＧＮＤに接続されたコンデンサ５０３とを直列に接続して成る公知のローパスフィルタ回路に入力すると供に、このローパスフィルタ回路のコンデンサ５０３から得られる電圧を比較回路６００に入力してある。
比較回路６００はコンパレータ６０１と、抵抗６０２、抵抗６０３から構成され、コンパレータ６０１の一方の入力に位相差／電圧変換回路５００の出力が供給されると供に、コンパレータ６０１の他方の入力にはＣＰＵ１００の電源端子１００ａと、ＧＮＤ端子１００ｂの間の電圧を抵抗６０２と抵抗６０３とで分圧した電圧が入力されるように構成してある。
【００１６】
＜第１実施例の作用＞
以下に、上記第１実施例における作用を図２〜図４を参照して説明する。
クロック回路１０１の出力端子１０１ｃから、水晶振動子２００の発振出力を分周して図３に示す波形１０１ｃが出力される。次に、この信号１０１ｃは直列遅延回路３００に入力するが、直列遅延回路３００は、ＣＰＵ内部における公知の１マシンサイクル以内で所定の信号を授受する経路のうち最長部分、言い換えればこの経路に配設された論理回路素子の所要トランジスタ段数が最多の経路と略等しい遅延段数αから構成してある。
【００１７】
しかるに直列遅延回路３００の出力３０３ａはクロック回路１０１の出力１０１ｃに対して、この直列遅延回路３００のインバータ３０３の出力が無負荷条件において、図３に示す如くＴｄ１の遅延時間の後に、信号３０３ａ−１が生成されることになる。
次に、並列遅延回路４００は、ＣＰＵで所定の信号を授受する信号経路の内、最大負荷容量を示し、すなわち、並列接続された論理回路素子の数が最大であるところ、具体的には公知のアドレスバス、データバス等で示される負荷論理回路数と略等しい負荷論理回路数βから構成されている。従って、インバータ３０３の出力３０３ａは図３の３０３ａ−２に示す如く所定の時定数を持って指数関数的な変化となり、位相差／電圧変換回路５００のエクスクルーシブオアゲート５０１の入力スレッシュホールド電圧Ｖｔｈからみると、信号３０３ａ−１に対してＴｄ２の遅れを伴うこととなる。
【００１８】
ここで、上記Ｔd1、Ｔd2とＣＰＵ１００の電源電圧Ｖccとの関係を図示すると、図４に示すように、Ｔd1がほぼ一定の値になるのに比べてＴd2はＶccの増加に対して減少する。
さらに、信号３０３ａ（３０３ａ−２）と信号１０１ｃとをエクスクルーシブオアゲート５０１と抵抗コンデンサより成る公知の位相差／電圧変換回路５００に入力すると、この位相差／電圧変換回路５００のコンデンサ５０３から得られる直流電圧５０２ａは、遅延時間Ｔd1とＴd2との和に比例する。
【００１９】
しかるに、ＣＰＵ１００の電源電圧１００ａが低下して、直列遅延回路３００と並列遅延回路４００とによって決まる伝搬遅延時間Ｔd1＋Ｔd2が増加して、電圧５０２ａが増加し、比較回路６００の所定電圧値６０３ａより大きくなると、コンパレータ６０１の出力信号１１１ａが反転してＣＰＵ１００の所定端子から電圧電源低下信号として出力される。
【００２０】
また、直列遅延回路３００と並列遅延回路４００、及びエクスクルーシブオアゲート５０１とを構成するトランジスタはＣＰＵ１００の図示しないその他の回路機能を形成するトランジスタと同一の構成とし、これによって、ＣＰＵのその他の回路機能における伝搬信号遅延時間の電源電圧特性と、位相差／電圧変換回路５００の出力電圧５０２ａの電源電圧特性が概ね等しくなるから、電圧５０２ａの値を監視することによって、ＣＰＵ１００全体の機能が保証されなくなる直前に、電源電圧低下信号ＬＢを発生することが可能となる。
【００２１】
加えて、位相差／電圧変換回路５００の出力電圧５０２ａは位相差／電圧変換回路５００の抵抗５０２、コンデンサ５０３によって決まる時定数を信号１０１ｃの周期より十分大きくとれば、信号１０１ｃの周波数に関わらず、ＣＰＵ１００の電源電圧と前記伝搬遅延時間Ｔｄ１＋Ｔｄ２とに比例し、さらに比較回路の所定電圧６０３ａもＣＰＵ１００の電源電圧に比例する構成としたので、結果的に電源電圧低下信号ＬＢは伝搬遅延時間Ｔｄ１＋Ｔｄ２が所定の値を超えた時のみ出力され、各定数の絶対値や電源電圧に依らない構成となっている。
【００２２】
尚、本実施例ではクロック回路１０１の出力信号を遅延する遅延回路として上記α段の直列遅延回路と、βの並列遅延回路を採用したが、これらα、βの値は本実施例の算出理由に限らず、任意の値としてもよい。これによって位相差／電圧変換回路５００の出力電圧５０２ａの電源電圧特性を変更することが可能で、わずかな電源電圧の低下に対して出力電圧５０２ａを大きく変化させることができるのは明かである。
【００２３】
また並列遅延回路４００は、本実施例の複数の並列接続された論理素子に限ることなく、１つのコンデンサに置き換えても良いし、さらに位相差／電圧変換回路５００は位相差／電圧変換回路５００の２つの入力１０１ｃと３０３ａとの時間差を図示しない、より高速の時間信号でカウントしてかかるカウント値の増加に従って電源電圧低下信号ＬＢを生成するようにしてもよい。
【００２４】
さらに、電源電圧低下信号ＬＢは端子ＣＰＵ１００から外部に延びた端子６０１ａから出力するものとしたが、電源電圧低下信号ＬＢはＣＰＵ１００の内部で接続しＣＰＵ１００のリセット信号、割り込み処理要求信号等に用いてもよい。また本発明のＣＰＵの電源電圧監視回路は、ＣＰＵに限らず、公知のＣ＿ＭＯＳ順序回路等にも適用可能であるのはもちろんである。
【００２５】
＜第２実施例＞
以下に、本発明に基づく第２実施例の回路構成について第１実施例と異なる点についてのみ説明する。
図６において、７０１〜７０５は第１実施例で示すＣＰＵ１００の内部素子と同一の構成を有し、ＣＰＵの内部に形成されたＣ＿ＭＯＳインバータであり、図６の接続によって公知のリング発振回路７００を構成する。
【００２６】
かかるリング発振回路７００の出力信号７０５ａの周波数は不図示のインバータ７０１〜７０５の電源電圧と相関があることが知られており、その原因は前述の伝搬遅延時間によるものとされている。従って、この第２実施例では、出力信号７０５ａの周波数を図示しないカウンタと水晶発振子によって計測し、出力信号７０５ａの周波数が所定値を下回ったとき、電源電圧低下信号ＬＢを生成するように構成する。
【００２７】
尚、本発明は、その趣旨を逸脱しない範囲で上記各実施例を修正又は変更したものに適用可能である。
【００２８】
【効果】
以上説明のように、本発明によれば、ＣＰＵに印加される電源電圧が最低の動作可能な電源電圧を超えて低下するとき、従来の単なる電源電圧の値を監視する２次的な監視回路と異なり、ＣＰＵが動作不良となる直接原因であるところの、内部遅延時間を監視する回路構成としたから、従来のように高精度の基準電源及び比較回路を用いることなく、従ってシステム全体のコストダウンが可能であり、また、動作速度、電源電圧範囲等の点でＣＰＵの機能を最大限発揮することができる。
【図面の簡単な説明】
【図１】従来のＣＰＵの電源電圧監視回路の回路構成を示す図である。
【図２】第１実施例のＣＰＵの電源電圧監視回路の回路図である。
【図３】第１実施例の遅延回路を介した場合のクロックの出力波形の変化を示す図である。
【図４】第１実施例の回路構成における遅延回路による遅延時間と電源電圧との関係を示す図である。
【図５】Ｃ＿ＭＯＳ構造のＣＰＵ内部素子の伝搬遅延時間を説明する図である。
【図６】第２実施例のＣＰＵの電源電圧監視回路を示す図である。
【符号の説明】
１００…ＣＰＵ
２００…水晶振動子
３００…直列遅延回路
５００…位相差／電圧変換回路
６００…比較回路
Claims (6)
- ＣＰＵに供給される電源電圧の低下を監視する電源電圧監視回路において、
前記電源電圧を供給されて動作すると共に、前記ＣＰＵをなす内部素子自身により伝搬遅延時間を計測する伝搬遅延時間計測手段と、
前記伝搬遅延時間計測手段により計測された前記伝搬遅延時間に対応する出力電圧を入力し、当該出力電圧と前記ＣＰＵの電源電圧に対応する所定電圧とを比較する比較手段とを備え、
前記伝搬遅延時間計測手段は、少なくとも１個以上の直列接続された論理素子と該直列接続した論理素子の出力側に少なくとも１個以上並列接続された論理素子の入力信号と、前記直列接続した論理素子の入力信号とを２入力論理回路に入力してなり、
前記比較手段は、前記伝搬遅延時間に対応する出力電圧が前記所定電圧を超えた場合に前記ＣＰＵに対して所定信号を出力することを特徴とするＣＰＵの電源電圧監視回路。 - 前記伝搬遅延時間に対応する出力電圧は、直流電圧であることを特徴とする請求項１に記載のＣＰＵの電源電圧監視回路。
- 前記伝搬遅延時間に対応する出力電圧は、前記伝搬遅延時間のカウント値に比例した値であることを特徴とする請求項１に記載のＣＰＵの電源電圧監視回路。
- 前記伝搬遅延時間計測手段は、リング発振回路であることを特徴とする請求項１乃至３のいずれか１項に記載のＣＰＵの電源電圧監視回路。
- 前記ＣＰＵの電源電圧監視回路は、該ＣＰＵの電源電圧の変動により影響を受ける機能素子と共に同一チップ上にモノリシック化されて構成されることを特徴とする請求項１乃至請求項４のいずれか１項に記載のＣＰＵの電源電圧監視回路。
- 前記所定信号は、ＣＰＵのリセット信号又は割り込み処理を要求する信号であることを特徴とする請求項１乃至５のいずれか１項に記載のＣＰＵの電源電圧監視回路。
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