KR101685046B1 - 표시기판, 이의 제조 방법 및 이를 갖는 표시 패널 - Google Patents

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Abstract

표시 기판은 제1 쉴드 패턴, 제2 쉴드 패턴 및 투명 전극을 포함한다. 제1 쉴드 패턴은 제1 데이터 라인과 근접하게 배치된다. 제2 쉴드 패턴은 제1 데이터 라인과 마주보는 제2 데이터 라인과 근접하게 배치된다. 투명전극은 제1 데이터 라인 및 제1 쉴드 패턴과 전기적으로 연결되는 제1 화소전극 및 제1 화소전극과 교대로 배치되어 제1 전원 라인 및 제2 쉴드 패턴과 전기적으로 연결되는 제2 화소전극을 포함하고, 제1 데이터 라인 및 제2 데이터 라인 중 적어도 어느 하나와 부분적으로 중첩된다. 블랙 영상 구현시 빛샘 현상이 방지된다.
수평전계, 수직배향, 쉴드 패턴

Description

표시기판, 이의 제조 방법 및 이를 갖는 표시 패널{DISPLAY SUBSTRATE, METHOD FOR MANUFACTURING THE DISPLAY SUBSTRATE AND DISPLAY PANEL HAVING THE DISPLAY SUBSTRATE}
본 발명은 표시기판, 이의 제조 방법 및 이를 갖는 표시 패널에 관한 것으로, 보다 상세하게는 빛샘을 방지하기 위한 표시기판, 이의 제조 방법 및 이를 갖는 표시 패널에 관한 것이다.
표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 제1 화소전극 및 제2 화소전극 등 전기장 생성 전극이 형성되어 있는 표시 기판과 대향 기판을 포함한다. 또한, 상기 표시 장치는 상기 표시 기판 및 상기 대향 기판 사이에 개재되어 있는 액정층을 포함한다.
상기 표시 장치는 상기 전기장 생성 전극에 전압을 인가하여 상기 액정층에 전기장을 생성하고, 이를 통하여 상기 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
상기 액정층 내의 액정 분자들은 상기 제1 화소전극 및 상기 제2화소전극 사이에 형성된 전기장에 의해 수직배향(vertical alignment, VA) 모드로 동작될 수 있다. 예를 들어, 상기 제1 화소전극 및 상기 제2 화소전극 사이에 전기장이 형성되지 않을 때, 상기 액정 표시패널은 블랙 영상을 구현하고, 상기 제1 화소전극 및 상기 제2 화소전극 사이에 수평 전기장이 형성될 때 여러가지 계조를 구현한다.
여기서, 상기 제1 화소전극 및 상기 제2 화소전극에 동일한 전압이 인가될 때 블랙 영상이 구현될 수 있다.
그러나, 상기 제1 화소전극 및 상기 제2 화소전극과 상이한 전압이 데이터 라인들에 인가되면 상기 데이터 라인과 상기 제1 화소전극 및 상기 제2 화소전극 사이에 수평 전계가 생성되어 빛샘이 발생할 수 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시패널이 블랙 영상을 표시할 때 빛샘을 방지하기 위한 표시기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시기판의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 표시기판을 포함하는 표시 패널을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 일 실시예에 따른 표시기판은 제1 쉴드 패턴, 제2 쉴드 패턴 및 투명 전극을 포함한다. 상기 제1 쉴드 패턴은 제1 데이터 라인과 근접하게 배치된다. 상기 제2 쉴드 패턴은 상기 제1 데이터 라인과 마주보는 제2 데이터 라인과 근접하게 배치된다. 상기 투명 전극은 상기 제1 데이터 라인 및 상기 제1 쉴드 패턴과 전기적으로 연결되는 제1 화소전극 및 상기 제1 화소전극과 교대로 배치되어 제1 전원 라인 및 상기 제2 쉴드 패턴과 전기적으로 연결되는 상기 제2 화소전극을 포함하고, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 적어도 어느 하나와 부분적으로 중첩된다.
본 발명의 실시예에서, 상기 표시 기판은 제1 내지 제K(K는 홀수) 블록들로 나누어진 복수의 게이트 라인들을 더 포함할 수 있다. 여기서, 서로 다른 블록들에 포함된 투명 전극들은 상기 제2 데이터 라인과 중첩되는 제1 폭들이 다르고, 상기 제1 데이터 라인들이 중첩되는 제2 폭들이 다를 수 있다.
본 발명의 실시예에서, 상기 제1 블록에 포함된 상기 투명 전극은 상기 제2 데이터 라인과 부분적으로 중첩되고, 상기 제(K+1)/2 블록에 포함된 투명 전극은 상기 제1 및 제2 데이터 라인들과 부분적으로 중첩되며, 상기 제K 블록에 포함된 상기 투명 전극은 상기 제1 데이터 라인과 부분적으로 중첩될 수 있다.
본 발명의 실시예에서, 상기 투명 전극과 상기 제2 데이터 라인이 중첩되는 상기 제1 폭은 상기 제1 블록에서 상기 제K 블록으로 갈수록 점차적으로 감소할 수 있다.
본 발명의 실시예에서, 상기 투명 전극과 상기 제1 데이터 라인이 중첩되는 제2 폭은 상기 제1 블록에서 상기 제K 블록으로 갈수록 점차적으로 증가할 수 있다.
본 발명의 실시예에서, 상기 제1 내지 제K 블록들에 대해 상기 투명 전극과 상기 제2 데이터 라인 측으로 인접한 투명 전극 간의 이격 거리는 일정할 수 있다.
본 발명의 실시예에서, 상기 제1 내지 제K 블록들에 대해 상기 투명 전극과 상기 제2 데이터 라인이 중첩되는 폭과 상기 인접한 투명 전극과 상기 제2 데이터 라인의 중첩되는 폭의 합은 일정할 수 있다.
본 발명의 실시예에서, 상기 제1 쉴드 패턴은 상기 제1 화소전극의 일단을 커버하고, 상기 제2 쉴드 패턴은 상기 제2 화소전극의 일단을 커버할 수 있다.
본 발명의 실시예에서, 상기 표시기판은 상기 제2 데이터 라인과 근접하게 배치되어, 상기 제1 화소전극의 타단을 커버하는 제3 쉴드 패턴 및 상기 제1 데이터 라인과 근접하게 배치되어 상기 제2 화소전극의 타단을 커버하는 제4 쉴드 패턴을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 표시기판은 제1 내지 제K(K는 홀수) 블록들로 나누어진 복수의 게이트 라인들을 더 포함할 수 있다. 여기서, 상기 제1 블록에 포함된 상기 제1 화소전극의 타단과 상기 제2 화소전극의 일단을 포함하는 상기 투명 전극의 일단은 상기 제2 데이터 라인과 부분적으로 중첩되고, 상기 제(K+1)/2 블록에 포함된 상기 투명 전극의 양단은 상기 제1 및 제2 데이터 라인들과 부분적으로 중첩되며, 상기 제K 블록에 포함된 상기 제1 화소전극의 일단과 상기 제2 화소전극의 타단을 포함하는 상기 투명 전극의 타단은 상기 제1 데이터 라인과 부분적으로 중첩될 수 있다.
본 발명의 실시예에서, 상기 투명 전극의 일단과 상기 제2 데이터 라인이 중첩되는 상기 제1 폭은 상기 제1 블록에서 상기 제K 블록으로 갈수록 점차적으로 감 소할 수 있다.
본 발명의 실시예에서, 상기 투명 전극의 타단과 상기 제1 데이터 라인이 중첩되는 제2 폭은 상기 제1 블록에서 상기 제K 블록으로 갈수록 점차적으로 증가할 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위하여, 일 실시예에 따른 표시기판의 제조 방법에서, 베이스 기판 상에 제1 방향으로 연장된 게이트 라인 및 제1 전원라인, 제2 방향으로 연장된 제1 쉴드 패턴 및 상기 제1 쉴드 패턴과 마주하는 제2 쉴드 패턴이 형성된다. 이어서, 상기 제2 방향으로 연장되고 상기 제1 쉴드 패턴과 근접한 제1 데이터 라인 및 상기 제2 쉴드 패턴과 근접하고 상기 제1 데이터 라인과 마주보는 제2 데이터 라인이 형성된다. 이어서, 상기 제1 쉴드 패턴과 일단이 부분적으로 중첩되고 상기 제1 쉴드 패턴, 상기 게이트 라인 및 제1 데이터 라인과 전기적으로 연결되는 제1 화소전극 및 상기 제2 쉴드 패턴과 일단이 부분적으로 중첩되고 상기 제1 화소전극과 교대로 배치되어 상기 게이트 라인 및 상기 제1 전원라인과 전기적으로 연결되는 제2 화소전극을 포함하고, 상기 제1 데이터 라인 또는 상기 제2 데이터 라인과 부분적으로 중첩되는 투명 전극이 형성된다.
본 발명의 실시예에서, 상기 제2 데이터 라인과 근접하게 배치되어, 상기 제1 화소전극의 타단을 커버하는 제3 쉴드 패턴 및 상기 제1 데이터 라인과 근접하게 배치되어 상기 제2 화소전극의 타단을 커버하는 제4 쉴드 패턴이 더 형성될 수 있다.
본 발명의 실시예에서, 상기 투명 전극은 상기 베이스 기판에 정의된 제1 내 지 제K(K는 홀수) 블록들에 기초하여, 상기 제1 블록에서 상기 제K 블록으로 갈수록 상기 투명 전극의 일단과 상기 제2 데이터 라인이 중첩되는 제1 폭은 감소하고, 상기 투명 전극의 타단과 상기 제1 데이터 라인이 중첩되는 제2 폭은 증가할 수 있다.
상기한 본 발명의 또 다른 목적을 달성하기 위하여, 일실시예에 따른 표시 패널은 표시 기판, 대향 기판, 및 액정층을 포함한다. 상기 표시 기판은 제1 쉴드 패턴, 제2 쉴드 패턴 및 투명 전극을 포함한다. 상기 제1 쉴드 패턴은 제1 데이터 라인과 근접하게 배치된다. 상기 제2 쉴드 패턴은 상기 제1 데이터 라인과 마주보는 제2 데이터 라인과 근접하게 배치된다. 상기 투명 전극은 상기 제1 데이터 라인 및 상기 제1 쉴드 패턴과 전기적으로 연결되는 제1 화소전극 및 상기 제1 화소전극과 교대로 배치되어 제1 전원 라인 및 상기 제2 쉴드 패턴과 전기적으로 연결되는 상기 제2 화소전극을 포함하고, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 적어도 어느 하나와 부분적으로 중첩된다. 상기 대향기판은 차광패턴을 포함하고 상기 표시 기판과 대향한다. 상기 액정층은 상기 표시 기판 및 상기 대향 기판 사이에 개재된다.
본 발명의 실시예에서, 상기 액정층은 전계 미인가시 수직 배향되고 전계 인가시 서로 다른 전압이 인가되는 상기 제1 화소전극 및 상기 제2 화소전극에 의해 수평 전계가 형성될 수 있다.
본 발명의 실시예에서, 상기 차광패턴의 유전율은 15이하일 수 있다.
본 발명의 실시예에서, 제1 내지 제K(K는 홀수) 블록들로 나누어진 복수의 게이트 라인들을 더 포함하고, 서로 다른 블록들에 포함된 투명 전극들은 상기 제2 데이터 라인과 중첩되는 제1 폭들이 다르고, 상기 제1 데이터 라인들이 중첩되는 제2 폭들이 다를 수 있다.
본 발명의 실시예에서, 상기 제1 블록에 포함된 상기 투명 전극은 상기 제2 데이터 라인과 부분적으로 중첩되고, 상기 제(K+1)/2 블록에 포함된 투명 전극은 상기 제1 및 제2 데이터 라인들과 부분적으로 중첩되며, 상기 제K 블록에 포함된 상기 투명 전극은 상기 제1 데이터 라인과 부분적으로 중첩될 수 있다.
본 발명에 따르면, 표시기판의 제1 화소전극 및 제2 화소전극과 각각 동일한 전압을 인가받는 쉴드 패턴들이 상기 제1 화소전극 및 상기 제2 화소전극과 중첩되도록 데이터 라인과 인접하게 형성되고, 상기 제1 화소전극 및 상기 제2 화소전극이 상기 데이터 라인과 부분적으로 중첩되므로, 표시패널이 블랙영상을 표시할 때 상기 제1 화소전극과 상기 데이터 라인 사이에 생성되는 수평 전계 및 상기 제2 화소전극과 상기 데이터 라인 사이에 생성되는 수평 전계의 발생을 방지할 수 있어, 빛샘이 방지될 수 있다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명 의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 1을 참조하면, 본 실시예에 따른 표시 장치는 표시 패널(1000)과 표시 패널(1000)을 구동하기 위한 게이트 라인 구동부(1010) 및 데이터 라인 구동부(1030)를 포함한다.
상기 표시 패널(1000)은 표시기판(100)과, 상기 표시기판(100)에 대향 결합 되는 대향 기판(200, 예컨대 컬러필터 기판) 및 상기 표시기판(100)과 상기 대향 기판(200) 사이에 개재된 액정층(미도시)을 포함한다. 여기서, 상기 표시 패널(1000)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 제1 및 제2 주변 영역(PA1, PA2)으로 구분된다.
상기 표시 영역(DA)는 데이터 신호를 전달하는 데이터 라인 및 게이트 신호를 전달하는 게이트 라인을 포함한다. 상기 게이트 라인은 제1 방향(DI1)으로 연장되고 상기 데이터 라인은 제2 방향(DI2)으로 연장된다
여기서, 상기 제1 주변 영역(PA1)은 상기 데이터 라인들의 일단부에 위치하고 상기 제2 주변 영역(PA2)은 상기 게이트 라인들의 일단부에 위치한다. 도 1에서는 상기 표시 영역(DA)의 좌측에 배치된 상기 제2 주변 영역(PA2)을 도시하였지만, 상기 제2 주변 영역(PA2)은 상기 표시 영역(DA)의 우측에도 배치될 수 있다.
상기 표시 영역(DA)은 K개(K는 홀수)의 블록들(B)을 포함한다. 본 실시예에서, K는 13이다. 따라서, 상기 블록들(B)은 13개로 나뉠 수 있고, 상기 블록들(B) 각각은 복수의 게이트 라인들을 포함할 수 있다. 상기 표시 패널(1000)의 최상부의 블록(B)인 첫번째 블록(B1)은 첫번째 게이트 라인을 포함하고, 최하부의 블록(B)인 13번째 블록(B13)은 n번째 게이트 라인(n은 자연수)을 포함할 수 있다. 여기서, 첫번째 게이트 라인은 게이트 라인들 중 첫번째 게이트 라인이고, 상기 n번째 게이트 라인은 게이트 라인들 중 마지막 게이트 라인을 나타낸다.
따라서, 중간 게이트 라인인 2/n번째 게이트 라인은 중간 블록(B)인 7번째 블록(B7)에 포함된다. 상기 중간 블록(B)은 제(K+1)/2로 나타낼 수 있다.
본 실시예에서는, 게이트 라인들이 짝수일 경우만을 예시하였지만, 홀수개의 게이트 라인들의 경우, 상기 7번째 블록(B7)은 (n-1)/2 및/또는 (n+1)/2 번째 게이트 라인들을 포함할 수 있다.
상기 복수의 블록들(B) 각각의 화소 구조는 다를 수 있다. 상기 7번째 블록(B7)을 제1 영역(A1), 상기 첫번째 블록(B1)을 제2 영역(A2) 및 상기 13번째 블록(B13)을 제3 영역(A3)으로 나타내기로 한다.
상기 게이트 라인 구동부(1010)는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 포함하며, 상기 게이트 라인(G)들에 순차적으로 상기 게이트 신호를 출력한다. 이러한 상기 게이트 라인 구동부(1010)는 적어도 하나 이상의 게이트 라인 구동칩(1011)으로 이루어진다. 상기 게이트 라인 구동부(1010)는 상기 제2 주변 영역(PA2)에 형성된다. 상기 게이트 라인 구동부(1010)는 게이트 라인 구동칩 없이 상기 표시 패널(1000)의 상기 제2 주변 영역(PA2)에 집적되는 집적회로 형태로 형성될 수도 있다. 이에 따라, 부품 실장 공간을 따로 확보할 필요가 없으므로, 표시 장치의 박형화가 가능하다.
또한, 상기 게이트 라인 구동칩(1011)은 인쇄회로기판(미도시)과 표시 패널 사이에 위치하는 테이프 캐리어 패키지(TCP) 상에 부착될 수 있다.
상기 데이터 라인 구동부(1030)는 상기 게이트 신호에 동기하여 상기 데이터 라인(D)들에 아날로그 형태의 데이터 신호를 출력하며, 적어도 하나 이상의 데이터 라인 구동칩(1031)으로 이루어진다.
상기 데이터 라인 구동칩(1031)은 칩-온-글래스(COG) 형식으로 표시 패널의 상기 제1 주변 영역(PA1)에 직접적으로 부착될 수 있다. 복수의 데이터 라인 구동칩(1031)들은 가요성 필름(1070)을 통해 상기 데이터 라인 구동칩(1031)들에 파워 라인(1050)을 제공할 수 있다.
상기 파워 라인(1050)은 상기 게이트 라인 구동칩(1011)에도 연장될 수 있다. 도시되지는 않았지만, 상기 데이터 라인 구동칩(1031)로부터 연장된 상기 파워 라인(1050)은 상기 게이트 라인 구동칩(1011)과 전기적으로 연결될 수 있도록 배치된다.
도 2는 도 1에 도시된 표시패널의 등가 회로도이다.
도 1 및 도 2를 참조하면, 표시패널은 복수의 신호선들(Dj, Dj+1, Dj+2, Gi, Gi+1), 접지선(GND) 및 전원선(AVDD)을 포함한다.
상기 표시패널은 상기 복수의 신호선들(Dj, Dj+1, Dj+2, Gi, Gi+1), 상기 접지선(GND) 및 상기 전원선(AVDD)과 연결되어 대략 행렬의 형태로 배열된 복수의 화소를 포함한다.
상기 표시패널은 서로 마주하는 상기 표시 기판(100) 및 상기 대향기판 (200)과 그 사이에 들어 있는 액정층(미도시)을 포함한다.
상기 신호선들(Dj, Dj+1, Dj+2, Gi, Gi+1)은 게이트 신호("주사 신호"라고도 함)를 전달하는 제1 게이트 라인(Gi) 및 제2 게이트 라인(Gi+1)과, 데이터 전압을 전달하는 제1 데이터 라인(Dj), 제2 데이터 라인(Dj+1) 및 제3 데이터 라인(Dj+2)을 포함한다.
상기 제1 및 제2 게이트 라인들(Gi, Gi+1), 상기 접지선(GND) 및 상기 전원 선(AVDD)은 대략 행 방향으로 뻗으며 서로가 거의 평행하고, 상기 제1 데이터 라인(Dj), 상기 제2 데이터 라인(Dj+1) 및 제3 데이터 라인(Dj+2)은 대략 열 방향으로 뻗으며 서로가 거의 평행하다.
상기 제1 데이터 라인(Dj) 및 상기 제2 데이터 라인(Dj+1)은 서로 반대되는 극성의 전압들을 인가 받는다. 상기 제3 데이터 라인(Dj+2)은 상기 제3 데이터 라인(Dj+2)와 인접한 제4 데이터 라인(미도시)에 인가되는 전압과 서로 반대되는 극성의 전압을 인가 받는다.
상기 제1 및 제2 데이터 라인들(Dj, Dj+1)은 각각 상기 제1 및 제3 스위칭 소자들(Qa, Qc)에 전기적으로 연결된다. 또한, 상기 접지선(GND) 및 상기 전원선(AVDD)은 각각 상기 제2 및 제4 스위칭 소자들(Qb, Qd)에 연결된다.
상기 제1 및 제2 스위칭 소자들(Qa, Qb)에 연결된 투명전극은 상기 전원선(AVDD) 및 상기 접지선(GND) 모두와 중첩되어 스토리지 커패시터들(Csa, Csg)을 형성한다. 마찬가지로, 상기 제3 및 제4 스위칭 소자들(Qc, Qd)에 연결된 투명전극은 상기 전원선(AVDD) 및 상기 접지선(GND) 모두와 중첩되어 스토리지 커패시터들(Csa, Csg)을 형성한다.
상기 투명 전극들의 사이 각각에 있어서, 상기 액정층은 유전체로서 기능한다. 따라서, 상기 투명 전극들과 상기 액정층은 액정 커패시터(Clc)를 형성한다.
상기 액정층은 유전율 이방성을 가지며, 액정층의 액정 분자는 전기장이 없는 상태에서 그 장축이 두 표시판의 표면에 대하여 수직을 이루도록 배향되어 있을 수 있다.
도 3은 도 1의 제1 영역에 대응하는 표시패널의 평면도이다. 도 4는 도 3의 I-I'선을 따라 절단한 단면도이다. 도 5는 도 3의 II-II'선을 따라 절단한 단면도이다.
도 2 내지 도 5를 참조하면, 본 실시예에 따른 표시패널은 표시기판(100), 대향기판(200) 및 액정층(300)을 포함한다.
도 3에 도시된 상기 제1 화소영역(PX(n,n)) 및 상기 제2 화소영역(PX(n,n+1))을 예로 들면, 도 2의 상기 제1 데이터 라인(Dj), 상기 제2 데이터 라인(Dj+1) 및 상기 제3 데이터 라인(Dj+2)은 각각 도 3의 상기 제1 데이터 라인(171a), 상기 제2 데이터 라인(171b) 및 상기 제3 데이터 라인(171c)을 나타낸다.
도 2의 상기 제1 게이트 라인(Gi)은 도 3의 상기 게이트 라인(121)을 나타낸다. 도 2의 상기 접지선(GND) 및 상기 전원선(AVDD)은 각각 도 3의 상기 제1 전원 라인(131a) 및 상기 제2 전원 라인(131b)을 나타낸다.
또한, 상기 제1 및 제3 스위칭 소자들(Qa, Qc) 는 각각 상기 제1 및 제2 데이터 라인들(171a, 171b)에 전기적으로 연결되고, 상기 제2 및 제4 스위칭 소자들(Qb, Qd)는 각각 상기 제1 전원 라인(131a) 및 상기 제2 전원 라인(131b)에 연결된다.
상기 표시기판(100)은 화소영역(P)이 복수 개 정의된 하부 베이스 기판(110)을 포함한다. 도 3에서는 제1 화소영역(PX(n,n)) 및 제2 화소영역(PX(n,n+1))을 예로 들었다.
상기 하부 베이스 기판(110) 위에는 게이트 라인(121), 제1 전원 라인(131a), 제2 전원 라인(131b) 및 제1 내지 제8 쉴드 패턴들(125a 내지 125h)을 포함하는 복수의 게이트 금속층이 형성되어 있다.
상기 게이트 라인(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있으며, 각 게이트 라인(121)은 상부로 돌출한 제1 게이트 전극(124a), 제2 게이트 전극(124b), 제3 게이트 전극(124c) 및 제4 게이트 전극(124d)을 포함한다.
상기 제1 내지 제4 게이트 전극들(124a 내지 124d)은 직사각형 형태이나, 상기 제1 내지 제4 게이트 전극들(124a 내지 124d)의 모양 및 배치는 여러 형태로 변형될 수 있다.
상기 제1 전원 라인(131a) 및 상기 제2 전원 라인(131b)은 제1 전압 및 제2 전압 등 소정의 전압을 인가 받으며, 주로 가로 방향으로 뻗어 있다. 여기서, 상기 제1 전원 라인(131a) 및 상기 제2 전원 라인(131b)에는 서로 다른 전압이 인가될 수 있다.
상기 제1 내지 제8 쉴드 패턴들(125a 내지 125h)은 주로 세로 방향으로 뻗어 있고, 화소 영역들의 세로 방향의 가장자리들에 형성된다.
게이트 절연막(140)은 상기 게이트 라인(121), 상기 제1 및 제2 전원 라인들(132, 131b), 상기 제1 내지 제8 쉴드 패턴들(125a 내지 125h), 상기 제1 내지 제4 게이트 전극들(124a 내지 124d)을 덮도록 상기 하부 베이스 기판(110) 상에 형성된다.
상기 게이트 절연막(140) 위에는 수소화 비정질 또는 다결정 규소 등으로 만 들어진 반도체층(154)이 형성되어 있다. 상기 반도체층(154) 각각은 상기 제1 내지 제4 게이트 전극들(124a 내지 124d) 위에 위치한다.
상기 반도체층(154) 위에는 오믹 콘택층(163)이 형성된다. 상기 오믹콘택층(163)은 인 등과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등과 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 제1 스위칭 소자(Qa), 제2 스위칭 소자(Qb), 제3 스위칭 소자(Qc) 및 제4 스위칭 소자(Qd)에 대응하는 상기 오믹 콘택층(163)은 서로 이격되어 형성된다.
상기 오믹 콘택층(163)을 포함하는 상기 하부 베이스 기판(110) 위에는 제1 데이터 라인(171a), 제2 데이터 라인(171b), 제3 데이터 라인(171c), 제1 소스 전극(173a), 제2 소스 전극(173b), 제3 소스 전극(173c), 제4 소스 전극(173d), 제1 드레인 전극(175a), 제2 드레인 전극(175b), 제3 드레인 전극(175d) 및 제4 드레인 전극(175d)을 포함하는 데이터 금속층이 형성되어 있다.
상기 제1 내지 제3 데이터 라인들(171a 내지 171c)은 데이터 신호를 전달한다. 상기 제1 내지 제3 데이터 라인들(171a 내지 171c)은 세로 방향으로 뻗어 상기 게이트 라인(121)과 교차한다. 상기 제1 내지 제8 쉴드 패턴들(125a 내지 125h)은 상기 제1 내지 제3 데이터 라인들(171a 내지 171c)와 평행하게 형성된다.
여기서, 상기 제1 및 제2 데이터 라인들(171a, 171b)은 서로 다른 전압이 인가될 수 있다. 마찬가지로, 상기 제2 및 제3 데이터 라인들(171b, 171c)은 서로 다른 전압이 인가될 수 있다.
상기 제1 소스 전극(173a) 및 상기 제3 소스 전극(173c)은 상기 제1 및 제2 데이터 라인들(171a, 171b)로부터 돌출되어 상기 제1 및 제3 게이트 전극들(124a, 124c)을 향하여 U자형으로 굽은 형상을 갖는다. 마찬가지로, 상기 제2 소스 전극(173b) 및 상기 제4 소스 전극(173d)은 상기 제1 전원 라인(131a) 및 상기 제2 전원 라인(131b)로부터 각각 돌출되어 상기 제2 및 제4 게이트 전극들(124b, 124d)을 향하여 U자형으로 굽은 형상을 갖는다.
상기 제1 내지 제4 드레인 전극들(175a 내지 175d)의 막대형인 한 쪽 끝 부분은 상기 제1 내지 제4 게이트 전극들(124a 내지 124d)을 중심으로 구부러진 상기 제1 내지 제4 소스 전극들(173a 내지 173d)으로 일부 둘러싸여 있다.
상기 제1 내지 제4 게이트 전극들(124a 내지 124d), 상기 제1 내지 제4 소스 전극들(173a 내지 173d) 및 상기 제1 내지 제4 드레인 전극들(175a 내지 175d)은 상기 반도체층(154)와 함께 상기 제1 내지 제4 스위칭 소자들(Qa 내지 Qd)을 이룬다.
여기서, 상기 제1 내지 제4 스위칭 소자들(Qa 내지 Qd)의 채널은 상기 제1 내지 제4 소스 전극들(173a 내지 173d)과 상기 제1 내지 제4 드레인 전극들(175a 내지 175d) 사이의 상기 반도체층(154)에 각각 형성된다.
상기 오믹 콘택층(163)은 상기 반도체층(154)과, 상기 제1 내지 제4 소스 전극들(173a 내지 173d) 사이에 존재하여 그 사이의 접촉 저항을 낮추어 준다. 마찬가지로, 상기 오믹 콘택층(163)은 상기 반도체층(154)과, 상기 제1 내지 제4 드레인 전극들(175a 내지 175d) 사이에 존재하여 그 사이의 접촉 저항을 낮추어 준다.
상기 제1 드레인 전극(175a)이 확장된 제1 드레인 콘택전극(177a)과 상기 제 1 쉴드 패턴(125a)이 확장된 제1 쉴드 콘택전극(127a)은 제1 콘택홀(CH1)을 통해 제1 화소전극(191a)과 각각 연결된다.
본 실시예에서는, 상기 제1 드레인 콘택전극(177a)과 상기 제1 쉴드 콘택전극(127a)은 이격되어 형성되어 상기 제1 화소전극(191a)이 상기 제1 드레인 콘택전극(177a)과 상기 제1 쉴드 콘택전극(127a)을 전기적으로 연결시키지만, 상기 제1 드레인 콘택전극(177a)과 상기 제1 쉴드 콘택전극(127a)은 서로 접촉할 수도 있다.
상기 제1 쉴드 패턴(125a)은 상기 제1 쉴드 콘택전극(127a)로부터 상기 제1 데이터 라인(171a)에 대응하는 제1 화소영역(PX(n,n))의 중앙선까지 상기 제1 데이터 라인(171a)과 근접하게 상부 방향으로 연장된다.
상기 중앙선에서 상기 제1 쉴드 패턴(125a) 및 상기 제3 쉴드 패턴(125c) 사이를 잇는 연결 패턴(126a)이 더 형성될 수 있다. 여기서, 상기 연결 패턴(126a)은 상기 제1 화소영역(PX(n,n))을 가로지르며 상기 제1 쉴드 패턴(125a) 및 상기 제3 쉴드 패턴(125c)을 연결시킨다.
상기 제1 화소영역(PX(n,n))의 상부에서 상기 제2 데이터 라인(171b)에 근접한 영역에서 상기 제3 쉴드 패턴(125c)이 연장된 제3 쉴드 콘택전극(127c)은 제3 콘택홀(CH3)을 통해 상기 제1 화소전극(191a)과 전기적으로 연결된다. 따라서, 서로 이격되어 있는 제1 화소전극들(191a)은 상기 제3 쉴드 패턴(125c) 및 상기 제3 콘택홀(CH3)을 통해 전기적으로 연결될 수 있다. 상기 제2 데이터 라인(171b)에 근접한 중앙선에서 상기 제3 쉴드 패턴(125c)은 상기 제2 데이터 라인(171b)과 근접하게 상부 방향으로 연장된다.
상기 제2 드레인 전극(175b)이 확장된 제2 드레인 콘택전극(177b)과 상기 제2 쉴드 패턴(125b)이 확장된 제2 쉴드 콘택전극(127b)은 제2 콘택홀(CH2)을 통해 제2 화소전극(191b)과 각각 연결된다.
본 실시예에서는, 상기 제2 드레인 콘택전극(177b)과 상기 제2 쉴드 콘택전극(127b)은 이격되어 형성되어 상기 제2 화소전극(191b)이 상기 제2 드레인 콘택전극(177b)과 상기 제2 쉴드 콘택전극(127b)을 전기적으로 연결시키지만, 상기 제2 드레인 콘택전극(177b)과 상기 제2 쉴드 콘택전극(127b)은 서로 접촉할 수도 있다.
상기 제2 쉴드 패턴(125b)은 상기 제2 쉴드 콘택전극(127b)로부터 상기 제1 화소영역(PX(n,n))의 중앙선까지 상기 제2 데이터 라인(171b)과 근접하게 상부 방향으로 연장된다.
또한, 상기 중앙선 상부에서 상기 제4 쉴드 패턴(125d)은 상기 제1 데이터 라인(171a)와 근접하게 세로 방향으로 연장되어 형성된다. 여기서, 상기 제4 쉴드 패턴(125d)은 상기 중앙선에 근접하게 배치되는 제4 콘택홀(CH4)을 통해 상기 제2 화소전극(191b)과 전기적으로 연결된다.
상기 제3 드레인 전극(175c)이 확장된 제3 드레인 콘택전극(177c)과 상기 제5 쉴드 패턴(125e)이 확장된 제5 쉴드 콘택전극(127e)은 제5 콘택홀(CH5)을 통해 제3 화소전극(191c)과 각각 연결된다. 본 실시예에서는, 상기 제3 드레인 콘택전극(177c)과 상기 제5 쉴드 콘택전극(127e)은 이격되어 형성되어 상기 제3 화소전극(191c)이 상기 제3 드레인 콘택전극(177c)과 상기 제5 쉴드 콘택전극(127e)을 전기적으로 연결시키지만, 상기 제3 드레인 콘택전극(177c)과 상기 제5 쉴드 콘택전 극(127e)은 서로 접촉할 수도 있다.
상기 제5 쉴드 패턴(125e)은 상기 제5 쉴드 콘택전극(127e)로부터 상기 제2 데이터 라인(171b)에 대응하는 제2 화소영역(PX(n,n+1))의 중앙선까지 상기 제2 데이터 라인(171b)과 근접하게 상부 방향으로 연장된다.
상기 중앙선에서 상기 제5 쉴드 패턴(125e) 및 상기 제7 쉴드 패턴(125g) 사이를 잇는 연결 패턴(126b)이 더 형성될 수 있다. 여기서, 상기 연결 패턴(126b)은 상기 제2 화소영역(PX(n,n+1))을 가로지르며 상기 제5 쉴드 패턴(125e) 및 상기 제7 쉴드 패턴(125g)를 연결시킨다.
상기 제2 화소영역(PX(n,n+1))의 상부에서 상기 제3 데이터 라인(171c)은 제7 콘택홀(CH7)을 통해 상기 제3 화소전극(191c)과 전기적으로 연결된다. 따라서, 서로 이격되어 있는 제3 화소전극들(191c)은 상기 제7 쉴드 패턴(125g) 및 상기 제7 콘택홀(CH7)을 통해 전기적으로 연결될 수 있다. 상기 제3 데이터 라인(171c)에 근접한 중앙선에서 상기 제7 쉴드 패턴(125g)은 상기 제3 데이터 라인(171c)과 근접하게 상부 방향으로 연장된다.
상기 제4 드레인 전극(175d)이 확장된 제4 드레인 콘택전극(177d)과 상기 제6 쉴드 패턴(125f)이 확장된 제6 쉴드 콘택전극(127f)은 제6 콘택홀(CH6)을 통해 제4 화소전극(191d)과 각각 연결된다.
본 실시예에서는, 상기 제4 드레인 콘택전극(177d)과 상기 제6 쉴드 콘택전극(127f)은 이격되어 형성되어 상기 제4 화소전극(191d)이 상기 제6 드레인 콘택전극(177f)과 상기 제6 쉴드 콘택전극(127f)을 전기적으로 연결시키지만, 상기 제4 드레인 콘택전극(177d)과 상기 제6 쉴드 콘택전극(127f)은 서로 접촉할 수도 있다.
상기 제6 쉴드 패턴(125f)은 상기 제6 쉴드 콘택전극(127f)로부터 상기 제2 데이터 라인(171b)에 대응하는 제2 화소영역(PX(n,n+1))의 중앙선까지 상기 제3 데이터 라인(171c)과 근접하게 상부 방향으로 연장된다.
또한, 상기 중앙선 상부에서 상기 제8 쉴드 패턴(125h)은 상기 제2 데이터 라인(171b)와 근접하게 세로 방향으로 연장되어 형성된다. 여기서, 상기 제8 쉴드 패턴(125h)은 상기 중앙선에 근접하게 배치되는 제8 콘택홀(CH8)을 통해 상기 제4 화소전극(191d)과 전기적으로 연결된다.
데이터 절연막(180)은 상기 제1 내지 제3 데이터 라인들(171a 내지 171c), 상기 제1 내지 제4 소스 전극들(173a 내지 173d), 상기 제1 내지 제4 드레인 전극들(175a 내지 175d)을 덮도록 상기 게이트 절연막(140) 상에 형성된다.
상기 데이터 절연막(180)은 무기 절연막(181) 및 유기 절연막(182)을 포함할 수 있다. 상기 무기 절연막(181)은 상기 제1 내지 제3 데이터 라인들(171a 내지 171c), 상기 제1 내지 제4 소스 전극들(173a 내지 173d), 상기 제1 내지 제4 드레인 전극들(175a 내지 175d)을 덮도록 형성된다. 또한, 상기 유기 절연막(182)은 상기 무기 절연막(181)을 덮도록 형성된다.
상기 제1 드레인 콘택전극(177a) 및 상기 제1 쉴드 콘택전극(127a)이 노출되도록 상기 게이트 절연막(140) 및 상기 데이터 절연막(180)에는 상기 제1 콘택홀(CH1)이 형성된다. 이때, 상기 게이트 절연막(140)은 상기 제1 쉴드 콘택전극(127a)이 노출되도록 제1 노출 영역(EA1)만큼 식각되고, 상기 데이터 절연 막(180)은 상기 제1 드레인 콘택전극(177a)이 노출되도록 제2 노출 영역(EA2)만큼 식각된다. 여기서, 상기 게이트 절연막(140) 및 상기 데이터 절연막(180)은 동시에 식각될 수 있다. 따라서, 상기 제1 콘택홀(CH1)을 통해 서로 중첩되지 않는 상기 제1 드레인 콘택전극(177a) 및 상기 제1 쉴드 콘택전극(127a)이 동시에 상기 제1 화소전극(191a)과 연결될 수 있다.
마찬가지로, 상기 제2 드레인 콘택전극(177b) 및 상기 제2 쉴드 콘택전극(127b)이 노출되도록 상기 게이트 절연막(140) 및 상기 데이터 절연막(180)에는 제2 콘택홀(CH2)이 형성되고, 상기 제3 드레인 콘택전극(177c) 및 상기 제5 쉴드 콘택전극(127e)이 노출되도록 상기 게이트 절연막(140) 및 상기 데이터 절연막(180)에는 제5 콘택홀(CH5)이 형성되며, 상기 제4 드레인 콘택전극(177d) 및 상기 제6 쉴드 콘택전극(127f)이 노출되도록 상기 데이터 절연막(180)에는 제6 콘택홀(CH6)이 형성된다.
상기 제3 콘택홀(CH3), 상기 제4 콘택홀(CH4), 상기 제7 콘택홀(CH7) 및 상기 제8 콘택홀(CH8)은 각각 상기 제3 쉴드 패턴(125c), 상기 제4 쉴드 패턴(125d), 상기 제7 쉴드 패턴(125g) 및 상기 제8 쉴드 패턴(125h)이 노출되도록 상기 데이터 절연막(180)에 형성된다.
상기 데이터 절연막(180) 위에는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 만들어진 제1 투명전극(191)이 형성된다. 상기 제1 투명전극(191)은 상기 제1 내지 제4 화소전극들(191a, 191b, 191c, 191d)을 포함한다.
상기 제1 및 제3 화소전극들(191a, 191c)은 상기 제1 및 제2 데이터 라인들(171a, 171b)로부터 서로 다른 전압을 인가받는다.
상기 제2 및 제4 화소전극들(191b, 191d)은 상기 제1 및 제2 전원라인들(131a, 131b)로부터 서로 다른 전압을 인가받는다.
상기 제1 화소전극(191a) 및 상기 제2 화소전극(191b) 사이에 수평 전기장이 형성될 때 여러가지 계조를 구현한다. 이때, 계조에 따라, 상기 제1 데이터 라인(171a)의 전압이 조절될 수 있다.
또한, 상기 제3 화소전극(191c) 및 상기 제4 화소전극(191d) 사이에 수평 전기장이 형성될 때 여러가지 계조를 구현한다. 이때, 계조에 따라, 상기 제2 데이터 라인(171b)의 전압이 조절될 수 있다.
상기 제1 화소전극(191a) 및 상기 제2 화소전극(191b)은 서로 교대로 배치되고, 상기 제3 화소전극(191c) 및 상기 제4 화소전극(191d)은 서로 교대로 배치된다.
구체적으로, 상기 제1 화소전극(191a)는 상기 제1 콘택홀(CH1)에서 상기 제1 드레인 콘택전극(177a) 및 상기 제2 쉴드 콘택전극(127a)과 연결되고, 상기 제1 쉴드 패턴(125a) 및 상기 제1 데이터 라인(171a) 각각과 부분적으로 중첩되도록 상기 제1 화소영역(PX(n,n))의 중앙선까지 연장된다. 상기 제1 화소전극(191a)은 상기 중앙선을 기준으로 하부에서 상기 게이트 라인(121)의 연장 방향을 기준으로 약 45도 기울어져 뻗어나가다가 상기 중앙선 상부에서는 상기 게이트 라인(121)의 연장 방향을 기준으로 약 135도 기울어져 뻗어나간다.
마찬가지로, 상기 제1 화소전극(191a)은 상기 중앙선의 상부에서 상기 제3 콘택홀(CH3)을 통해 상기 제3 쉴드 패턴(125c)과 전기적으로 연결되고, 상기 제2 데이터 라인(171b)에 근접한 상기 제3 쉴드 패턴(125c) 및 상기 제2 데이터 라인(171b) 각각과 부분적으로 중첩되도록 상부 방향으로 연장되어 형성되고, 상부에서 연장된 상기 제1 화소전극(191a)은 상기 게이트 라인(121)의 연장 방향을 기준으로 약 135도 기울어져 뻗어나간다.
상기 제2 화소전극(191b)는 상기 제2 콘택홀(CH2)에서 상기 제2 드레인 콘택전극(177b) 및 상기 제2 쉴드 콘택전극(127b)과 연결되어 상기 제2 쉴드 패턴(125b) 및 상기 제2 데이터 라인(171b) 각각과 부분적으로 중첩되도록 상기 제1 화소영역(PX(n,n))의 중앙선까지 연장된다. 상기 제2 화소전극(191b)은 상기 중앙선을 기준으로 하부에서 상기 게이트 라인(121)의 연장 방향을 기준으로 약 225도 기울어져 뻗어나가고 하부에서 연장된 상기 제2 화소전극(191b)의 일부는 상기 게이트 라인(121)의 연장 방향을 기준으로 약 135도 기울어져 뻗어나간다.
마찬가지로, 상기 중앙선의 상부에서 상기 제4 콘택홀(CH4)을 통해 상기 제4 쉴드 패턴(125d)과 전기적으로 연결된 상기 제2 화소전극(191b)은 상기 제1 데이터 라인(171a)에 근접한 상기 제4 쉴드 패턴(125d) 및 상기 제1 데이터 라인(171a) 각각과 부분적으로 중첩되도록 상부 방향으로 연장되어 형성된다. 상기 제2 화소전극(191b)은 상기 중앙선을 기준으로 상부에서 상기 게이트 라인(121)의 연장 방향을 기준으로 약 315도 기울어져 뻗어나가다가 상기 중앙선 하부에서 약 225도 기울어져 뻗어나간다.
상기 제3 화소전극(191c)는 상기 제5 콘택홀(CH5)에서 상기 제3 드레인 콘택전극(177c) 및 상기 제5 쉴드 콘택전극(127e)과 연결되고, 상기 제5 쉴드 패턴(125e) 및 상기 제2 데이터 라인(171b) 각각과 부분적으로 중첩되도록 상기 제2 화소영역(PX(n,n+1))의 중앙선까지 연장된다. 상기 제3 화소전극(191c)은 상기 중앙선을 기준으로 하부에서 상기 게이트 라인(121)의 연장 방향을 기준으로 약 45도 기울어져 뻗어나가다가 상기 중앙선의 상부에서 상기 게이트 라인(121)의 연장 방향을 기준으로 약 135도 기울어져 뻗어나간다.
마찬가지로, 상기 제3 화소전극(191c)은 상기 중앙선의 상부에서 상기 제7 콘택홀(CH7)을 통해 상기 제7 쉴드 패턴(125g)과 전기적으로 연결되고, 상기 제3 데이터 라인(171c)에 근접한 상기 제7 쉴드 패턴(125g) 및 상기 제3 데이터 라인(171c) 각각과 부분적으로 중첩되도록 상부 방향으로 연장되어 형성되고, 상부에서 연장된 상기 제3 화소전극(191c)은 상기 중앙선을 기준으로 상부에서 상기 게이트 라인(121)의 연장 방향을 기준으로 약 135도 기울어져 뻗어나간다.
상기 제4 화소전극(191d)는 상기 제6 콘택홀(CH6)에서 상기 제4 드레인 콘택전극(177d) 및 상기 제6 쉴드 콘택전극(127f)과 연결되어 상기 제6 쉴드 패턴(125f) 및 상기 제3 데이터 라인(171c) 각각과 부분적으로 중첩되도록 상기 제2 화소영역(PX(n,n+1))의 중앙선까지 연장된다. 상기 제4 화소전극(191d)은 상기 중앙선을 기준으로 하부에서 상기 게이트 라인(121)의 연장 방향을 기준으로 약 225도 기울어져 뻗어가고, 하부에서 연장된 상기 제4 화소전극(191d)의 일부는 상기 게이트 라인(121)의 연장 방향을 기준으로 약 135도 기울어져 뻗어나간다.
마찬가지로, 상기 제4 화소전극(191d)은 상기 중앙선의 상부에서 상기 제8 콘택홀(CH8)을 통해 상기 제8 쉴드 패턴(125h)과 전기적으로 연결되된 상기 제4 화소전극(191d)은 상기 제2 데이터 라인(171b)에 근접한 상기 제8 쉴드 패턴(125h) 및 상기 제2 데이터 라인(171b) 각각과 부분적으로 중첩되도록 상부 방향으로 연장되어 형성된다. 상기 제4 화소전극(191d)은 상기 중앙선을 기준으로 상부에서 상기 게이트 라인(121)의 연장 방향을 기준으로 약 315도 기울어져 뻗어나가다가 상기 중앙선 하부에서 약 225도 기울어져 뻗어나간다.
도 5를 다시 참조하면, 상기 제2 화소전극(191b) 및 상기 제3 화소전극(191c) 사이의 이격거리(D)는 약 6μm일 수 있다. 여기서, 상기 제2 화소전극(191b)이 상기 제2 데이터라인(171b)과 중첩되는 제1 폭(OW11)과 상기 제3 화소전극(191c)이 상기 제2 데이터 라인(171b)과 중첩되는 제2 폭(OW21)은 동일하므로, 상기 제2 화소전극(191b)의 폭(TW11) 및 상기 제3 화소전극(191c)의 폭(TW21)들도 약 6μm일 수 있다. 상기 제2 폭(OW21)은 상기 제1 화소전극(191a)이 상기 제1 데이터 라인(171a)과 중첩되는 폭일 수 있다.
본 실시예에서는 상기 제1 화소영역(PX(n,n)) 및 상기 제2 화소영역(PX(n,n+1))은 직사각형의 형상을 갖지만 지그재그의 형상을 가질 수도 있다.
상기 하부 배향막(11)은 상기 제1 및 제3 화소전극들(191a, 191c) 및 상기 제2 및 제4 화소전극들(191b, 191d) 이 형성된 상기 하부 베이스 기판(110) 위에 형성되어, 상기 액정층(300)의 액정 분자를 수직 방향, 즉 표시기판(100)으로부터 대향기판(200)을 향하는 방향으로 배향한다.
상기 대향기판(200)은 상기 표시기판(100)과 마주보도록 배치된다
상기 대향기판(200)은 상부 베이스 기판(210), 차광패턴(220), 컬러필터 패턴(230), 오버 코팅층(250) 및 상부 배향막(21)을 포함할 수 있다.
상기 차광패턴(220)은 상기 제1 및 제3 화소전극들(191a, 191c) 및 상기 제2 및 제4 화소전극들(191b, 191d)사이의 빛샘을 막고 상기 제1 및 제3 화소전극들(191a, 191c) 및 상기 제2 및 제4 화소전극들(191b, 191d)과 마주하는 개구 영역을 정의한다. 따라서 차광되지 않는 개구 영역에는 상기 컬러필터 패턴(230)이 형성된다. 여기서, 상기 차광패턴(220)의 유전율은 15 이하일 수 있다.
상기 컬러필터 패턴(230)은 예를 들어, 적색 필터, 녹색 필터 및 청색 필터를 포함할 수 있다. 상기 오버 코팅층(250)은 상기 컬러필터 패턴(230) 및 상기 차광패턴(220)을 덮는다.
상기 차광패턴(220) 및 상기 컬러필터 패턴(230) 상에 상기 오버 코팅층(250)이 형성되어 있다. 상기 오버 코팅층(250)은 절연물로 만들어질 수 있으며, 상기 컬러필터 패턴(230)가 노출되는 것을 방지하고 평탄면을 제공한다. 상기 오버 코팅층(250)은 생략할 수 있다.
상기 상부 배향막(21)은 상기 오버 코팅층(250) 상에 형성되어 상기 액정층(300)을 수직 배향시킨다.
상기 액정층(300)은 상기 표시기판(100) 및 상기 대향기판(200) 사이에 개재된다. 상기 액정층(300)은 양의 유전율 이방성을 가지는 액정 분자를 포함하며 액정 분자는 전기장이 없는 상태에서 그 장축이 두 표시판(100, 200)의 표면에 대하 여 수직을 이루도록 배향되어 있을 수 있다.
상기 액정층(300) 내의 액정들의 배열은 상기 제1 화소전극(191a)및 상기 제2 화소전극(191b) 사이에 형성된 전기장에 의해 변경되고, 상기 제3 화소전극(191c) 및 상기 제4 화소전극(191d) 사이에 형성된 전기장에 의해 변경된다. 그 결과 상기 액정층(300)의 광투과율이 상기 전기장의 세기에 따라 변경될 수 있다.
구체적으로, 상기 제1 화소전극(191a) 및 상기 제2 화소전극(191b) 에 극성이 서로 다른 전압을 인가하면 상기 표시기판(100) 및 상기 대향기판(200)의 표면에 거의 수평인 전기장(electric field)이 생성되어 화이트 모드가 구현된다. 반면, 상기 제1 화소전극(191a) 및 상기 제2 화소전극(191b)에 동일한 전압이 인가되면 상기 표시기판(100) 및 상기 대향기판(200)의 표면에 거의 수직인 전기장이 생성되어 블랙 모드가 구현된다.
마찬가지로, 상기 제3 화소전극(191c) 및 상기 제4 화소전극(191d) 에 극성이 서로 다른 전압을 인가하면 상기 표시기판(100) 및 상기 대향기판(200)의 표면에 거의 수평인 전기장(electric field)이 생성되어 화이트 모드가 구현된다. 반면, 상기 제3 화소전극(191c) 및 상기 제4 화소전극(191d)에 동일한 전압이 인가되면 상기 표시기판(100) 및 상기 대향기판(200)의 표면에 거의 수직인 전기장이 생성되어 블랙 모드가 구현된다.
즉, 초기에 상기 표시기판(100) 및 상기 대향기판(200)의 표면에 대해 수직으로 배향되어 있던 액정층(300)의 액정 분자들이 전기장에 응답하여 그 장축이 전기장의 방향에 수평한 방향으로 기울어지며, 액정 분자가 기울어진 정도에 따라 액 정층(300)에 입사광의 편광의 변화 정도가 달라진다. 이러한 편광의 변화는 편광자에 의하여 투과율 변화로 나타나며 이를 통하여 표시패널은 영상을 표시한다. 이와 같이 수직 배향된 액정 분자를 사용하면 표시 장치의 대비비(contrast ratio)를 크게 할 수 있고 광시야각을 구현할 수 있다. 또한 한 화소에 극성이 서로 다른 두 전압을 인가함으로써 구동 전압을 높이고 응답 속도를 빠르게 할 수 있다.
또한, 상기 표시패널이 블랙 영상을 구현할 때, 상기 제1 내지 제3 데이터 라인들(171a 내지 171c)과 상기 제1 투명 전극(191) 사이에 발생할 수 있는 빛샘은 상기 제1 내지 제8 쉴드 패턴들(125a 내지 125h)과, 상기 제1 내지 제8 쉴드 패턴들(125a 내지 125h)과 상기 제1 내지 제3 데이터 라인들(171a 내지 171c)을 부분적으로 중첩하는 상기 제1 투명 전극(191)에 의해 방지된다.
도 6은 도 1의 제2 영역에 대응하는 표시패널의 평면도이다. 도 7은 도 6의 III-III'선을 따라 절단한 단면도이다. 도 6의 I-I'선을 따라 절단한 단면도는 상기 제1 화소전극(191a)가 상기 제1 데이터 라인(171a)를 덮지 않는다는 것을 제외하면, 도 4과 실질적으로 동일하므로 생략한다.
제2 투명전극(491)의 형상을 제외하면, 도 1의 제2 영역에 대응하는 표시패널의 평면도는 도 1의 제1영역에 대응하는 표시패널의 평면도인 도 3과 실질적으로 동일하므로, 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
도 1, 도 3, 도 4, 도 6, 도 7을 참조하면, 상기 제2 투명전극(491)은 제1 내지 제4 화소전극들(491a, 491b, 491c, 491d)을 포함한다.
상기 제1 화소전극(491a)이 상기 제1 데이터 라인(171a)과는 중첩되지 않고, 상기 제2 데이터 라인(171b)과만 중첩되는 것을 제외하면, 상기 제1 화소전극(491a)은 도 3의 상기 제1 화소전극(191a)와 실질적으로 동일하다.
상기 제2 화소전극(491b)이 상기 제1 데이터 라인(171a)과는 중첩되지 않고, 상기 제2 데이터 라인(171b)과만 중첩되는 것을 제외하면, 상기 제2 화소전극(491b)은 도 3의 상기 제2 화소전극(191b)와 실질적으로 동일하다.
상기 제3 화소전극(491c)이 상기 제2 데이터 라인(171b)과는 중첩되지 않고, 상기 제3 데이터 라인(171c)과만 중첩되는 것을 제외하면, 상기 제3 화소전극(491c)은 도 3의 상기 제3 화소전극(191c)와 실질적으로 동일하다.
상기 제4 화소전극(491d)이 상기 제2 데이터 라인(171b)과는 중첩되지 않고, 상기 제3 데이터 라인(171c)과만 중첩되는 것을 제외하면, 상기 제4 화소전극(491d)은 도 3의 상기 제4 화소전극(191d)와 실질적으로 동일하다.
도 5 및 도 7을 다시 참조하면, 상기 제2 화소전극(491b) 및 상기 제3 화소전극(491c) 사이의 이격거리(D)는 약 6μm일 수 있다. 여기서, 상기 제2 화소전극(491b)이 상기 제2 데이터라인(171b)과만 중첩된다. 상기 제2 화소전극(491b) 폭(TW12)은 약 7.5μm이고, 상기 제3 화소전극(491c)의 폭(TW22)은 약 4.5μm일 수 있다. 상기 제2 화소전극(491b)이 상기 제2 데이터라인(171b)과 중첩되는 폭인 제1 폭(OW12)은 도 5의 상기 제1 폭(OW11) 및 상기 제2 폭(OW21)의 합과 동일할 수 있다.
도 8은 도 1의 제3 영역에 대응하는 표시패널의 평면도이다. 도 9는 도 8의 IV-IV'선을 따라 절단한 단면도이다. 도 9의 I-I'선을 따라 절단한 단면도는 도 4과 실질적으로 동일하므로 생략한다.
제3 투명전극(591)의 형상을 제외하면, 도 1의 제3 영역에 대응하는 표시패널의 평면도는 도 1의 제1영역에 대응하는 표시패널의 평면도인 도 3와 실질적으로 동일하므로, 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
도 1, 도 3, 도 4, 도 8 및 도 9을 참조하면, 상기 제3 투명전극(591)은 제1 내지 제4 화소전극들(591a, 591b, 591c, 591d)을 포함한다. 여기서, 상기 제1 및 제3 화소전극들(591a, 591c)의 타단들 및 상기 제2 및 제4 화소전극들(591b, 591d)의 일단들은 상기 투명전극(591)의 일단으로 나타낼 수 있고, 상기 제1 및 제3 화소전극들(591a, 591c)의 일단들 및 상기 제2 및 제4 화소전극들(591b, 591d)의 타단들은 상기 투명전극(591)의 타단으로 나타낼 수 있다.
상기 제1 화소전극(591a)이 상기 제2 데이터 라인(171b)과는 중첩되지 않고, 상기 제1 데이터 라인(171a)과만 중첩되는 것을 제외하면, 상기 제1 화소전극(591a)은 도 3의 상기 제1 화소전극(191a)와 실질적으로 동일하다.
상기 제2 화소전극(591b)이 상기 제2 데이터 라인(171b)과는 중첩되지 않고, 상기 제1 데이터 라인(171a)과만 중첩되는 것을 제외하면, 상기 제2 화소전극(591b)은 도 3의 상기 제2 화소전극(191b)와 실질적으로 동일하다.
상기 제3 화소전극(591c)이 상기 제3 데이터 라인(171c)과는 중첩되지 않고, 상기 제2 데이터 라인(171b)과만 중첩되는 것을 제외하면, 상기 제3 화소전 극(591c)은 도 3의 상기 제3 화소전극(191c)와 실질적으로 동일하다.
상기 제4 화소전극(591d)이 상기 제3 데이터 라인(171c)과는 중첩되지 않고, 상기 제2 데이터 라인(171b)과만 중첩되는 것을 제외하면, 상기 제4 화소전극(591d)은 도 3의 상기 제4 화소전극(191d)와 실질적으로 동일하다.
상기 제2 화소전극(591b) 및 상기 제3 화소전극(591c) 사이의 이격거리(D)는 약 6μm일 수 있다. 여기서, 상기 제3 화소전극(591c)만이 상기 제2 데이터 라인(171b)과 중첩된다. 상기 제2 화소전극(591b)의 폭(TW13)은 약 4.5μm이고, 상기 제3 화소전극(591c)의 폭(TW23)은 약 7.5μm일 수 있다. 상기 제3 화소전극(591c)이 상기 제2 데이터라인(171b)과 중첩되는 폭 인 제2 폭(OW23)은 도 5의 제1 폭(OW11) 및 제2 폭(OW21)의 합과 동일할 수 있다.
즉, 상기 제1 영역(A1), 상기 제2 영역(A2), 상기 제3 영역(A3)에 대응하여 상기 제2 화소전극의 폭, 상기 제2 화소전극 및 상기 제1 화소전극 사이의 이격거리 및 상기 제1 화소전극의 폭의 합은 18μm로 일정할 수 있다.
또한, 상기 제1 영역(A1) 및 상기 제3 영역(A3) 사이에 형성되는 제2 화소전극들은 0.25μm씩 그 폭이 감소하고, 제3 화소전극들은 0.25μm씩 그 폭이 점진적으로 증가할 수 있다.
도 10a 및 도 10b는 도 1의 표시기판의 게이트 라인, 제1 및 제2 전원 라인들, 제1 내지 제8 쉴드 패턴들을 형성하는 방법을 설명하기 위한 평면도 및 단면도이다.
도 3, 도 4, 도 10a 및 도 10b를 참조하면, 상기 하부 베이스 기판(110) 위 에 상기 게이트 라인(121), 상기 제1 내지 제4 게이트 전극들(124a 내지 124d), 상기 제1 전원 라인(131a), 상기 제2 전원 라인(131b), 상기 제1 내지 제8 쉴드 패턴들(125a 내지 125h), 상기 연결 패턴들(126a, 126b), 상기 제1 내지 제8 쉴드 패턴들(125a 내지 125h)로부터 연장된 상기 제1 내지 제8 쉴드 콘택전극들(127a 내지 127h)을 형성한다.
여기서, 상기 게이트 라인(121), 상기 제1 전원 라인(131a), 상기 제2 전원 라인(131b)은 상기 제1 방향(DI1)으로 연장된다. 상기 제1 내지 제8 쉴드 패턴들(125a 내지 125h)은 상기 제2 방향(DI2)으로 연장된다.
또한, 상기 제1 쉴드 패턴(125a) 및 상기 제2 쉴드 패턴(125b)은 서로 마주하고, 상기 제3 쉴드 패턴(125c) 및 상기 제4 쉴드 패턴(125d)은 서로 마주한다. 마찬가지로, 상기 제5 쉴드 패턴(125e) 및 상기 제6 쉴드 패턴(125f)은 서로 마주하고, 상기 제7 쉴드 패턴(125g) 및 상기 제8 쉴드 패턴(125h)은 서로 마주한다.
이어서, 상기 게이트 절연막(140)이 형성된다.
도 11a 및 도 11b는 도 1의 표시기판의 제1 및 제2 데이터 라인들을 형성하는 방법을 설명하기 위한 평면도 및 단면도이다.
도 3, 도 11a 및 도 11b를 참조하면, 반도체층(154) 및 오믹 콘택층(163)을 형성하고, 상기 제1 쉴드 패턴(125a) 및 상기 제4 쉴드 패턴(125d)과 근접하게 상기 제2 방향(DI2)으로 연장된 상기 제1 데이터 라인(171a)과, 상기 제1 화소영역(PX(n,n))에서는 상기 제2 쉴드 패턴(125b) 및 상기 제3 쉴드 패턴(125c)과 근접하고 상기 제2 화소영역(PX(n,n+1))에서는 상기 제5 쉴드 패턴(125e) 및 상기 제8 쉴드 패턴(125h)과 근접하게 상기 제2 방향(DI2)으로 연장된 상기 제2 데이터 라인(171b)과, 상기 제6 쉴드 패턴(125f) 및 상기 제7 쉴드 패턴(125g)과 근접하게 상기 제2 방향(DI2)으로 연장된 상기 제3 데이터 라인(171c)을 형성한다.
이때, 상기 제1 내지 제4 스위칭 소자들(Qa 내지 Qd)의 제1 내지 제4 소스 전극들(173a 내지 173d) 및 제1 내지 제4 드레인 전극들(175a 내지 175d)과, 상기 제1 내지 제4 드레인 전극들(175a 내지 175d)이 연장된 상기 제1 내지 제4 드레인 콘택전극들(177a 내지 177d)가 형성된다.
여기서, 상기 반도체층(154), 오믹 콘택층(163)은 상기 데이터 금속층과 동시에 식각될 수 있다.
도 12a 및 도 12b는 도 1의 표시기판의 제1 내지 제8 콘택홀들을 형성하는 방법을 설명하기 위한 평면도 및 단면도이다.
도 1, 도 12a 및 도 12b를 참조하면, 상기 데이터 절연막(180)이 형성되고, 상기 데이터 절연막(180)에 상기 제1 및 제3 화소전극들(191a, 191c) 및 상기 제2 및 제4 화소전극들(191b, 191d)과 상기 제1 내지 제8 쉴드 패턴들(125a 내지 125h)을 접촉시키기 위한 제1 내지 제8 콘택홀들(CH1 내지 CH8)이 형성된다.
이때, 상기 게이트 금속층 상부에 형성되는 상기 게이트 절연막(140)과 상기 데이터 금속층 상부에 형성되는 상기 데이터 절연막(180)은 동시에 식각될 수 있다.
도 3 및 도 4를 참조하여, 상기 제1 투명전극(191)이 형성되는 방법을 설명한다. 상기 제2 및 제3 투명전극들(491, 591)은 상기 제1 및 제2 데이터 라인 들(171a, 171b)와의 중첩 여부를 제외하면 상기 제1 투명전극(191)과 실질적으로 동일하므로 상기 제2 및 제3 투명전극들(491, 591)이 형성되는 방법은 생략한다.
상기 제1 내지 제4 콘택홀들(CH1 내지 CH4)을 포함하는 상기 하부 베이스 기판(110) 상에 상기 제1 및 제3 화소전극들(191a, 191c), 상기 제2 및 제4 화소전극들(191b, 191d)을 형성한다.
상기 제1 화소전극(191a)은 상기 제1 콘택홀(CH1)이 형성된 상기 하부 베이스 기판(110) 상에 상기 제1 쉴드 콘택전극(127a) 및 상기 제1 드레인 콘택전극(177a)과 접촉하고 상기 제3 콘택홀(CH3)이 형성된 상기 하부 베이스 기판(110) 상에 상기 제3 쉴드 콘택전극(127c)과 접촉한다. 상기 제2 화소전극(191b)은 상기 제2 콘택홀(CH2)이 형성된 상기 하부 베이스 기판(110) 상에 상기 제2 쉴드 콘택전극(127b) 및 상기 제2 드레인 콘택전극(177b)과 접촉하고 상기 제4 콘택홀(CH4)이 형성된 상기 하부 베이스 기판(110) 상에 상기 제4 쉴드 콘택전극(127d)과 접촉한다.
상기 제3 화소전극(191c)은 상기 제5 콘택홀(CH5)이 형성된 상기 하부 베이스 기판(110) 상에 상기 제5 쉴드 콘택전극(127e) 및 상기 제3 드레인 콘택전극(177c)과 접촉하고 상기 제7 콘택홀(CH7)이 형성된 상기 하부 베이스 기판(110) 상에 상기 제7 쉴드 콘택전극(127g)과 접촉한다. 상기 제4 화소전극(191d)은 상기 제6 콘택홀(CH6)이 형성된 상기 하부 베이스 기판(110) 상에 상기 제6 쉴드 콘택전극(127e) 및 상기 제4 드레인 콘택전극(177d)과 접촉하고 상기 제8 콘택홀(CH8)이 형성된 상기 하부 베이스 기판(110) 상에 상기 제8 쉴드 콘택전극(1278)과 접촉한 다.
여기서, 상기 제1 및 제3 쉴드 패턴들(125a, 125c)은 상기 제1 화소전극(191a)의 일단 및 타단을 각각 커버하고, 상기 제2 및 제4 쉴드 패턴들(125b, 125d)은 상기 제2 화소전극(191b)의 일단 및 타단을 각각 커버한다.
상기 제5 및 제7 쉴드 패턴들(125e, 125g)은 상기 제3 화소전극(191c)의 일단 및 타단을 각각 커버하고, 상기 제6 및 제8 쉴드 패턴들(125f, 125h)은 상기 제4 화소전극(191d)의 일단 및 타단을 각각 커버한다.
본 실시예에 따르면, 스토리지 라인이 별도로 존재하지 않고, 상기 제1 전원 라인(131a) 및 상기 제2 전원 라인(131b)가 상기 화소전극들과 중첩되어 스토리지 커패시터들이 형성되므로, 개구율이 향상될 수 있다.
또한, 상기 제1 화소영역(PX(n,n))에서 상기 제1 화소전극(191a)에 상기 제2 화소전극(191b)에 인가된 전압과 동일한 전압이 인가될 때, 상기 제2 데이터 라인(171b)에 인가되는 다른 극성의 전압에 의해 상기 제2 데이터 라인(171b)과 상기 제1 화소전극(191a) 사이에 생길 수 있는 수평 전계를 제거할 수 있다. 또한, 상기 제1 화소영역(PX(n,n))에서 상기 제1 화소전극(191a)에 상기 제2 화소전극(191b)에 인가된 전압과 동일한 전압이 인가되고, 프레임이 바뀔 때, 상기 제1 데이터 라인(171a)에 인가되는 다른 극성의 전압에 의해 순간적으로 상기 제1 데이터 라인(171a)과 상기 제1 화소전극(191a) 사이에 생길 수 있는 전계를 제거할 수 있다. 따라서, 블랙 영상 구현시 수평 전계가 발생하여 빛이 새는 현상이 방지될 수 있다.
마찬가지로, 제2 화소영역(PX(n,n+1))에서 상기 제3 화소전극(191c)에 상기 제4 화소전극(191d)에 인가된 전압과 동일한 전압이 인가될 때, 상기 제3 데이터 라인(171c)에 인가되는 다른 극성의 전압에 의해 상기 제3 데이터 라인(171c)과 상기 제3 화소전극(191c) 사이에 생길 수 있는 수평 전계를 제거할 수 있다. 또한, 상기 제2 화소영역(PX(n,n+1))에서 상기 제3 화소전극(191c)에 상기 제4 화소전극(191d)에 인가된 전압과 동일한 전압이 인가되고, 프레임이 바뀔 때, 상기 제2 데이터 라인(171b)에 인가되는 다른 극성의 전압에 의해 순간적으로 상기 제2 데이터 라인(171b)과 상기 제3 화소전극(191c) 사이에 생길 수 있는 전계를 제거할 수 있다. 따라서, 블랙 영상 구현시 수평 전계가 발생하여 빛이 새는 현상이 방지될 수 있다.
본 실시예에 따르면, 상기 제1 화소전극(191a) 및 상기 제2 화소전극(191b)과 동일한 전압을 인가받는 상기 제1 내지 제4 쉴드 패턴들(125a 내지 125d)이 상기 제1 화소전극(191a) 및 상기 제2 화소전극(191b)과 부분적으로 중첩되도록 상기 제1 및 제2 데이터 라인들(171a, 171b)에 근접하게 형성되고, 상기 제3 화소전극(191c) 및 상기 제4 화소전극(191d)과 동일한 전압을 인가받는 상기 제5 내지 제8 쉴드 패턴들(125e 내지 125h)이 상기 제3 화소전극(191c) 및 상기 제4 화소전극(191d)과 부분적으로 중첩되므로 상기 제1 내지 제3 데이터 라인들(171a 내지 171c)와 상기 제1 및 제3 화소전극들(191a, 191c), 상기 제2 및 제4 화소전극들(191b, 191d) 사이에 생성될 수 있는 수평 전계의 발생을 방지할 수 있어, 상기 표시패널이 블랙 상태일 때, 빛샘이 방지될 수 있다. 또한, 상기 제1 내지 제3 투 명전극들(191, 491, 591)이 상기 제1 내지 제8 쉴드 패턴들(125a 내지 125h)을 부분적으로 중첩하므로 상기 표시패널이 블랙 상태일 때, 빛샘은 더욱 효과적으로 방지될 수 있다.
추가적으로, 상기 표시패널(1000)의 영역에 따라 달리 발생하는 빛샘을 효과적으로 줄일 수 있다.
일반적으로 프레임이 바뀔 때마다 상기 화소영역(P)과는 극성이 다른 전압이 상기 표시패널(1000)의 상부로부터 인가되므로 상기 제2 영역(A2)의 상기 제1 화소 영역(PX(n,n))에서 발생하는 빛샘이 크고, 상기 제3 영역(A3)의 상기 제2 화소 영역(PX(n, n+1))에서 발생하는 빛샘이 크다. 따라서, 상기 표시패널(1000)의 상부에서 하부로 올수록 투명전극의 폭을 단계적으로 줄이거나 늘림으로써, 상기 표시패널(1000)의 영역에 따라 달리 발생하는 빛샘을 효과적으로 줄일 수 있는 것이다.
도 13은 도 4의 차광패턴의 유전율에 따른 투과율을 도시한 그래프이다. 여기서, X축은 표시패널의 게이트 라인 연장방향으로의 위치(μm)를 나타내고, Y축은 투과율(a.u.)을 나타낸다.
도 4 및 도 13을 참조하면, 상기 차광패턴(220)의 유전율이 200일 경우, 게이트 라인 연장 방향으로의 위치가 20 μm, 175 μm일 때 빛샘이 많이 발생함을 알 수 있다. 예를 들어, 게이트 라인 연장 방향으로의 위치가 20 μm일 때, 투과율 값은 약 0.0006[a.u.]를 나타내고, 게이트 라인 연장 방향으로의 위치가 175 μm일 때 투과율 값은 약 0.0019[a.u.]를 나타낸다.
상기 차광패턴(220)의 유전율이 15일 경우, 게이트 라인 연장 방향으로의 위 치가 20 μm, 175 μm일 때 빛샘이 많이 발생함을 알 수 있다. 예를 들어, 게이트 라인 연장 방향으로의 위치가 20 μm일 때, 투과율 값은 약 0.0003[a.u.]를 나타내고, 게이트 라인 연장 방향으로의 위치가 175 μm일 때 투과율 값은 약 0.0005[a.u.]를 나타낸다.
상기 차광패턴(220)의 유전율이 5일 경우, 게이트 라인 연장 방향으로의 위치가 20 μm, 175 μm일 때 빛샘이 많이 발생함을 알 수 있다. 예를 들어, 게이트 라인 연장 방향으로의 위치가 20 μm일 때, 투과율 값은 약 0.0002[a.u.]를 나타내고, 게이트 라인 연장 방향으로의 위치가 175 μm일 때 투과율 값은 약 0.0004[a.u.]를 나타낸다.
즉, 게이트 라인 연장 방향으로의 위치가 175 μm인 경우, 상기 차광패턴(220)의 유전율이 200일 때 발생할 수 있는 빛샘은 상기 차광패턴(220)의 유전율이 15일 때 발생할 수 있는 빛샘보다 약 3.8배 큰 것을 알 수 있다.
여기서, 게이트 라인 연장 방향으로의 위치인 20 μm, 175 μm 지점들은 데이터 라인들과 근접한 지점이다.
따라서, 상기 차광패턴(220)의 유전율이 약 15이하의 값을 가질 때, 상기 데이터 라인들 근처에서 발생할 수 있는 빛샘이 최소가 될 수 있다.
도 14 내지 16는 본 발명의 다른 실시예에 따른 표시패널의 제1 영역, 제2 영역 및 제3 영역의 평면도들이다.
본 실시예에 따른 표시장치의 평면도는 이전 실시예의 표시기판(100)대신 표시기판(600)을 포함하는 것을 제외하면 도 1과 실질적으로 동일하므로 생략한다.
도 14의 I-I'선을 따라 절단한 단면도 및 II-II'선을 따라 절단한 단면도는 도 4 및 도 5와 실질적으로 동일하고, 도 15의 I-I'선을 절단한 단면도 및 III-III'선을 따라 절단한 단면도는 도 4 및 도 7 과 실질적으로 동일하며, 도 16의 I-I'선을 따라 절단한 단면도 및 IV-IV'선을 따라 절단한 단면도는 도 4 및 도 9와 실질적으로 동일하다. 따라서, 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
도 1, 도 4, 도 5 및 도 14을 참조하면, 본 실시예에 따른 표시기판(600)은 이전 실시예의 직선 형상을 갖는 상기 제1 내지 제3 데이터 라인들(171a 내지 171c)와, 직선 형상을 갖는 상기 제1 내지 제8 쉴드 패턴들(125a 내지 125h) 대신에 > 형상을 갖는 제4 내지 제6 데이터 라인들(671a 내지 671c)와, 제1 내지 제8 쉴드 패턴들(625a 내지 625h)을 갖는다.
또한, 본 실시예에 따른 표시기판(600)은 이전 실시예의 상기 제1 및 제3 화소전극들(191a, 191c)와, 상기 제2 및 제4 화소전극들(191b, 191d)을 포함하는 상기 제1 투명전극(191) 대신에 상기 제4 내지 제6 데이터 라인들(671a 내지 671c)와 평행한 제1 및 제3 화소전극들(691a, 691c), 제2 및 제4 화소전극들(691b, 691d)을 포함하는 제4 투명전극(691)을 포함한다.
구체적으로, 상기 제1 및 제3 화소전극들(691a, 691c)은 각각 상기 제1 및 제3 스위칭 소자들(Qa, Qc)과 연결되어 상기 제4 내지 제6 데이터 라인들(671a 내지 671c)과 평행하게 대각선 방향으로 상부를 향해 연장된다. 이때, 상기 제1 및 제3 화소전극들(691a, 691c)은 각각 상기 제3 화소영역(PX(n,n)) 및 상기 제4 화소 영역(PX(n,n+1))의 하부에서 가로로 뻗고, 가로로 뻗은 상기 제1 및 제3 화소전극들(691a, 691c)이 각각 여러 가지들을 포함하면서 대각선 방향으로 상부를 향해 연장된다.
상기 제2 및 제4 화소전극들(691b, 691d)은 각각 상기 제2 및 제4 스위칭 소자들(Qb, Qd)과 연결되어 상기 제4 내지 제6 데이터 라인들(671a 내지 671c)과 평행하게 대각선 방향으로 상부를 향해 연장된다. 이때, 상기 제2 및 제4 화소전극들(691b, 691d)은 각각 상기 제3 화소영역(PX(n,n)) 및 상기 제4 화소영역(PX(n,n+1))의 상부에서 가로로 뻗고, 가로로 뻗은 상기 제2 및 제4 화소전극들(691b, 691d)이 각각 여려 가지들을 포함하면서 대각선 방향으로 하부를 향해 연장된다.
여기서, 상기 제3 화소영역(PX(n,n))의 중앙을 기준으로 하부에서는 상기 제4 데이터 라인(671a)과 근접하여 상기 제1 화소전극(691a)이 형성되고, 상기 제5 데이터 라인(671b)과 근접하여 상기 제2 화소전극(691b)이 형성된다. 상기 제3 화소영역(PX(n,n))의 중앙을 기준으로 상부에서는 상기 제4 데이터 라인(671a)과 근접하여 상기 제2 화소전극(691b)이 형성되고, 상기 제5 데이터 라인(671b)과 근접하여 상기 제1 화소전극(691a)이 형성된다.
마찬가지로, 상기 제4 화소영역(PX(n,n+1))의 중앙을 기준으로 하부에서는 상기 제5 데이터 라인(671b)과 근접하여 상기 제3 화소전극(691c)이 형성되고, 상기 제6 데이터 라인(671c)과 근접하여 상기 제4 화소전극(691d)이 형성된다. 상기 제4 화소영역(PX(n,n+1))의 중앙을 기준으로 상부에서는 상기 제5 데이터 라 인(671b)과 근접하여 상기 제4 화소전극(691d)이 형성되고, 상기 제6 데이터 라인(671c)과 근접하여 상기 제3 화소전극(691c)이 형성된다.
여기서, 상기 제1 화소전극(691a)은 상기 제1 쉴드 패턴(625a) 및 상기 제4 데이터 라인(671a) 각각과 부분적으로 중첩되고, 상기 제3 쉴드 패턴(625c) 및 상기 제5 데이터 라인(671b) 각각과 부분적으로 중첩된다.
상기 제2 화소전극(691b)은 상기 제2 쉴드 패턴(625b) 및 상기 제5 데이터 라인(671b) 각각과 부분적으로 중첩되고, 상기 제4 쉴드 패턴(625d) 및 상기 제4 데이터 라인(671a) 각각과 부분적으로 중첩된다.
상기 제3 화소전극(691c)은 상기 제5 쉴드 패턴(625e) 및 상기 제5 데이터 라인(671b) 각각과 부분적으로 중첩되고, 상기 제7 쉴드 패턴(625g) 및 상기 제6 데이터 라인(671c) 각각과 부분적으로 중첩된다.
상기 제4 화소전극(691d)은 상기 제6 쉴드 패턴(625f) 및 상기 제6 데이터 라인(671c) 각각과 부분적으로 중첩되고, 상기 제8 쉴드 패턴(625h) 및 상기 제5 데이터 라인(671b) 각각과 부분적으로 중첩된다.
도 1, 도 4, 도 7, 및 도 15를 참조하면, 제5 투명전극(791)은 제1 내지 제4 화소전극들(791a, 791b, 791c, 791d)을 포함한다. 상기 제5 투명전극(791)의 형상을 제외하면, 본 실시예에 따른 제2 영역에 대응하는 표시패널의 평면도는 도 14 와 실질적으로 동일하므로, 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
상기 제1 화소전극(791a)이 상기 제4 데이터 라인(671a)과는 중첩되지 않고, 상기 제5 데이터 라인(671b)과만 중첩되는 것을 제외하면, 상기 제1 화소전극(791a)은 도 14의 상기 제1 화소전극(691a)와 실질적으로 동일하다.
상기 제2 화소전극(791b)이 상기 제4 데이터 라인(671a)과는 중첩되지 않고, 상기 제5 데이터 라인(671b)과만 중첩되는 것을 제외하면, 상기 제2 화소전극(791b)은 도 14의 상기 제2 화소전극(691b)와 실질적으로 동일하다.
상기 제3 화소전극(791c)이 상기 제5 데이터 라인(671b)과는 중첩되지 않고, 상기 제6 데이터 라인(671c)과만 중첩되는 것을 제외하면, 상기 제3 화소전극(791c)은 도 14의 상기 제3 화소전극(691c)와 실질적으로 동일하다.
상기 제4 화소전극(791d)이 상기 제5 데이터 라인(671b)과는 중첩되지 않고, 상기 제6 데이터 라인(671c)과만 중첩되는 것을 제외하면, 상기 제4 화소전극(791d)은 도 14의 상기 제4 화소전극(691d)와 실질적으로 동일하다.
도 1, 도 4, 도 9 및 도 16를 참조하면, 제6 투명전극(891)은 제1 내지 제4 화소전극들(891a, 891b, 891c, 891d)을 포함한다. 상기 제6 투명전극(891)의 형상을 제외하면, 본 실시예에 따른 제3 영역에 대응하는 표시패널의 평면도는 도 14과 실질적으로 동일하므로, 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
상기 제1 화소전극(891a)이 상기 제5 데이터 라인(671b)과는 중첩되지 않고, 상기 제4 데이터 라인(671a)과만 중첩되는 것을 제외하면, 상기 제1 화소전극(891a)은 도 14의 상기 제1 화소전극(691a)와 실질적으로 동일하다.
상기 제2 화소전극(891b)이 상기 제5 데이터 라인(671b)과는 중첩되지 않고, 상기 제4 데이터 라인(671a)과만 중첩되는 것을 제외하면, 상기 제2 화소전극(891b)은 도 14의 상기 제2 화소전극(691b)와 실질적으로 동일하다.
상기 제3 화소전극(891c)이 상기 제6 데이터 라인(671c)과는 중첩되지 않고, 상기 제5 데이터 라인(671b)과만 중첩되는 것을 제외하면, 상기 제3 화소전극(891c)은 도 14의 상기 제3 화소전극(691c)와 실질적으로 동일하다.
상기 제4 화소전극(891d)이 상기 제6 데이터 라인(671c)과는 중첩되지 않고, 상기 제5 데이터 라인(671b)과만 중첩되는 것을 제외하면, 상기 제4 화소전극(891d)은 도 14의 상기 제4 화소전극(691d)와 실질적으로 동일하다.
도 17은 본 발명의 다른 실시예에 따른 표시기판의 게이트 라인, 제1 및 제2 전원 라인들, 제1 내지 제8 쉴드 패턴들을 형성하는 방법을 설명하기 위한 평면도이다.
본 발명의 실시예에 따른 상기 게이트 라인, 상기 제1 및 제2 전원 라인들, 상기 제1 내지 제8 쉴드 패턴들을 형성하는 방법을 설명하기 위해 도 14, 도 15 및 도 16의 I-I'선을 따라 절단한 단면도는 도 10b와 실질적으로 동일하므로 생략한다.
도 17 및 도 10b를 참조하면, 상기 제1 내지 제8 쉴드 패턴들(625a 내지 625h), 상기 연결 패턴(626a), 상기 제1 내지 제8 쉴드 패턴들(625a 내지 625h)로부터 연장된 상기 제1 내지 제8 쉴드 콘택전극들(627a 내지 627h)을 형성한다.
여기서, 상기 제1, 제2, 제5 및 제6 쉴드 패턴들(625a, 625b, 625e, 625f)은 상기 게이트 라인(121) 연장 방향을 기준으로 약 45도 기울어져 형성된다. 또한, 상기 제3, 제4, 제7 및 제8 쉴드 패턴들(625c, 625d, 625g, 625h)은 상기 게이트 라인(121) 연장 방향을 기준으로 약 135도 기울어져 형성된다.
상기 제1 쉴드 패턴(625a) 및 상기 제2 쉴드 패턴(625b)은 서로 마주하고, 상기 제3 쉴드 패턴(625c) 및 상기 제4 쉴드 패턴(625d)은 서로 마주한다. 마찬가지로, 상기 제5 쉴드 패턴(625e) 및 상기 제6 쉴드 패턴(625f)은 서로 마주하고, 상기 제7 쉴드 패턴(625g) 및 상기 제8 쉴드 패턴(625h)은 서로 마주한다.
도 18은 도 17의 표시기판의 제1 및 제2 데이터 라인들을 형성하는 방법을 설명하기 위한 평면도이다.
본 발명의 실시예에 따른 상기 제1 및 제2 데이터 라인들을 형성하는 방법을 설명하기 위해 도 14, 도 15 및 도 16의 I-I'선을 따라 절단한 단면도는 도 11b와 실질적으로 동일하므로 생략한다.
도 18 및 도 11b를 참조하면, 반도체층(154) 및 오믹 콘택층(163)을 형성하고, 상기 제1 쉴드 패턴(625a) 및 상기 제4 쉴드 패턴(625d)과 근접하게 연장된 상기 제4 데이터 라인(671a)과, 상기 제1 화소영역(PX(n,n))에서는 상기 제2 쉴드 패턴(625b) 및 상기 제3 쉴드 패턴(625c)과 근접하고 상기 제2 화소영역(PX(n,n+1))에서는 상기 제5 쉴드 패턴(625e) 및 상기 제8 쉴드 패턴(625h)과 근접하게 연장된 상기 제5 데이터 라인(671b)과, 상기 제6 쉴드 패턴(625f) 및 상기 제7 쉴드 패턴(625g)과 근접하게 연장된 상기 제6 데이터 라인(671c)을 형성한다.
도 19는 도 17의 표시기판의 제1 내지 제8 콘택홀들을 형성하는 방법을 설명하기 위한 평면도이다.
본 발명의 실시예에 따른 상기 제1 내지 제8 콘택홀들을 형성하는 방법을 설명하기 위해 도 14, 도 15 및 도 16의 I-I'선을 따라 절단한 단면도는 도 12b와 실질적으로 동일하므로 생략한다.
도 19 및 도 12b를 참조하면, 상기 데이터 절연막(180)이 형성되고, 상기 데이터 절연막(180)에 상기 제1 및 제3 화소전극들(191a, 191c) 및 상기 제2 및 제4 화소전극들(191b, 191d)과 상기 제1 내지 제8 쉴드 패턴들(125a 내지 125h)을 접촉시키기 위한 제1 내지 제8 콘택홀들(CH1 내지 CH8)이 형성된다.
도 4 및 도 14를 참조하여, 상기 제4 투명 전극(691)이 형성되는 방법을 설명한다. 상기 제5 및 제6 투명전극들(791, 891)은 상기 제4 및 제5 데이터 라인들(671a, 671b)와의 중첩 여부를 제외하면 상기 제4 투명전극(691)과 실질적으로 동일하므로 상기 제5 및 제6 투명전극들(791, 891)이 형성되는 방법은 생략한다.
또한, 상기 제4 투명 전극(691)이 > 형상을 갖는 복수의 전극바 형상을 갖는 것을 제외하면 도 3 및 도 4를 참조하여 설명된 상기 제1 투명 전극(191)의 형성 방법과 실질적으로 동일하므로 생략한다.
또한, 본 실시예의 표시기판(600)은 상기 제4 투명 전극(691)이 > 형상을 갖는 복수의 전극바 형상을 갖는 것을 제외하면 차광패턴의 유전율에 따른 투과율은 도 13과 실질적으로 동일하므로 생략한다.
본 실시예에 따르면, 상기 제3 화소영역(PX(n,n)) 및 상기 제4 화소영역(PX(n,n+1))를 포함하는 화소영역(P)의 형상이 지그재그로 매트릭스를 이루며 배열되므로 시야각이 향상될 수 있다.
본 발명의 실시예들에 따르면, 표시기판의 제1 화소전극 및 제2화소전극과 각각 동일한 전압을 인가받는 쉴드 패턴들이 상기 제1 화소전극 및 상기 제2 화소전극과 중첩되고 데이터 라인과 인접하게 형성된다. 또한, 상기 제1 화소전극 및 상기 제2 화소전극이 각각 상기 데이터 라인과 부분적으로 중첩하므로 상기 제1 화소전극과 상기 데이터 라인 사이에 생성되는 수평 전계 및 상기 제2 화소전극과 상기 데이터 라인 사이에 생성되는 수평 전계의 발생을 방지할 수 있어, 빛샘이 방지될 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 도 1에 도시된 표시패널의 등가 회로도이다.
도 3은 도 1의 제1 영역에 대응하는 표시패널의 평면도이다.
도 4는 도 3의 I-I'선을 따라 절단한 단면도이다.
도 5는 도 3의 II-II'선을 따라 절단한 단면도이다.
도 6은 도 1의 제2 영역에 대응하는 표시패널의 평면도이다.
도 7은 도 6의 III-III'선을 따라 절단한 단면도이다.
도 8은 도 1의 제3 영역에 대응하는 표시패널의 평면도이다.
도 9는 도 8의 IV-IV'선을 따라 절단한 단면도이다.
도 10a 및 도 10b는 도 1의 표시기판의 게이트 라인, 제1 및 제2 전원 라인들, 제1 내지 제8 쉴드 패턴들을 형성하는 방법을 설명하기 위한 평면도 및 단면도이다.
도 11a 및 도 11b는 도 1의 표시기판의 제1 및 제2 데이터 라인들을 형성하는 방법을 설명하기 위한 평면도 및 단면도이다.
도 12a 및 도 12b는 도 1의 표시기판의 제1 내지 제8 콘택홀들을 형성하는 방법을 설명하기 위한 평면도 및 단면도이다.
도 13은 도 4에 도시된 차광패턴의 유전율에 따른 투과율을 나타낸 그래프이다.
도 14 내지 16는 본 발명의 다른 실시예에 따른 표시패널의 제1 영역, 제2 영역 및 제3 영역의 평면도들이다.
도 17은 본 발명의 다른 실시예에 따른 표시기판의 게이트 라인, 제1 및 제2 전원 라인들, 제1 내지 제8 쉴드 패턴들을 형성하는 방법을 설명하기 위한 평면도이다.
도 18은 도 17의 표시기판의 제1 및 제2 데이터 라인들을 형성하는 방법을 설명하기 위한 평면도이다.
도 19는 도 17의 표시기판의 제1 내지 제8 콘택홀들을 형성하는 방법을 설명하기 위한 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
P : 화소 121 : 게이트 라인
124a 내지 124d : 제1 내지 제4 게이트 전극들
125a 내지 125h : 제1 내지 제8 쉴드 패턴들
131a : 제1 전원라인 131b : 제2 전원라인
171a 내지 171c : 제1 내지 제3 데이터 라인들
173a 내지 173d: 제1 내지 제4 소스 전극들
175a 내지 175d: 제1 내지 제4 드레인 전극들
191a 내지 191d : 제1 내지 제4 화소전극들
CH1 내지 CH8 : 제1 내지 제8 콘택홀들
Qa 내지 Qd : 제1 내지 제4 스위칭 소자들

Claims (20)

  1. 각각 제1 방향으로 연장되며 제1 내지 제K(K는 홀수) 블록들로 나누어진 복수의 게이트 라인들;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 데이터 라인과 근접하게 배치된 제1 쉴드 패턴;
    상기 제1 데이터 라인과 마주보는 제2 데이터 라인과 근접하게 배치된 제2 쉴드 패턴; 및
    상기 제1 데이터 라인 및 상기 제1 쉴드 패턴과 전기적으로 연결되는 제1 화소전극 및 상기 제1 화소전극과 교대로 배치되어 제1 전원 라인 및 상기 제2 쉴드 패턴과 전기적으로 연결되는 제2 화소전극을 포함하고, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 적어도 어느 하나와 부분적으로 중첩되는 투명전극을 포함하고,
    상기 제1 및 제2 화소전극들은 상기 게이트 라인들 중 적어도 하나의 게이트 라인에 의해 구동되는 제1 및 제2 스위칭 소자에 의해 각각 스위칭되며,
    서로 다른 블록들에 포함된 투명 전극들은 상기 제2 데이터 라인과 중첩되는 제1 폭들이 다르고, 상기 제1 데이터 라인들이 중첩되는 제2 폭들이 다른 것을 특징으로 하는 표시 기판.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 블록에 포함된 상기 투명 전극은 상기 제2 데이터 라인과 부분적으로 중첩되고, 상기 제(K+1)/2 블록에 포함된 투명 전극은 상기 제1 및 제2 데이터 라인들과 부분적으로 중첩되며, 상기 제K 블록에 포함된 상기 투명 전극은 상기 제1 데이터 라인과 부분적으로 중첩되는 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 투명 전극과 상기 제2 데이터 라인이 중첩되는 상기 제1 폭은 상기 제1 블록에서 상기 제K 블록으로 갈수록 점차적으로 감소하는 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서, 상기 투명 전극과 상기 제1 데이터 라인이 중첩되는 제2 폭은 상기 제1 블록에서 상기 제K 블록으로 갈수록 점차적으로 증가하는 것을 특징으로 하는 표시 기판.
  6. 제1항에 있어서, 상기 제1 내지 제K 블록들에 대해 상기 투명 전극과 상기 제2 데이터 라인 측으로 인접한 투명 전극 간의 이격 거리는 일정한 것을 특징으로 하는 표시 기판.
  7. 제1항에 있어서, 상기 제1 내지 제K 블록들에 대해 상기 투명 전극과 상기 제2 데이터 라인이 중첩되는 폭과 상기 제2 데이터 라인 측으로 인접한 투명 전극과 상기 제2 데이터 라인의 중첩되는 폭의 합은 일정한 것을 특징으로 하는 표시 기판.
  8. 제1항에 있어서, 상기 제1 쉴드 패턴은 상기 제1 화소전극의 일단을 커버하 고, 상기 제2 쉴드 패턴은 상기 제2 화소전극의 일단을 커버하는 것을 특징으로 하는 표시 기판.
  9. 제8항에 있어서, 상기 제2 데이터 라인과 근접하게 배치되어, 상기 제1 화소전극의 타단을 커버하는 제3 쉴드 패턴; 및
    상기 제1 데이터 라인과 근접하게 배치되어 상기 제2 화소전극의 타단을 커버하는 제4 쉴드 패턴을 더 포함하는 것을 특징으로 하는 표시 기판.
  10. 제9항에 있어서,
    상기 제1 블록에 포함된 상기 제1 화소전극의 타단과 상기 제2 화소전극의 일단을 포함하는 상기 투명 전극의 일단은 상기 제2 데이터 라인과 부분적으로 중첩되고,
    상기 제(K+1)/2 블록에 포함된 상기 투명 전극의 양단은 상기 제1 및 제2 데이터 라인들과 부분적으로 중첩되며,
    상기 제K 블록에 포함된 상기 제1 화소전극의 일단과 상기 제2 화소전극의 타단을 포함하는 상기 투명 전극의 타단은 상기 제1 데이터 라인과 부분적으로 중첩되는 것을 특징으로 하는 표시 기판.
  11. 제10항에 있어서, 상기 투명 전극의 일단과 상기 제2 데이터 라인이 중첩되 는 상기 제1 폭은 상기 제1 블록에서 상기 제K 블록으로 갈수록 점차적으로 감소하는 것을 특징으로 하는 표시 기판.
  12. 제10항에 있어서, 상기 투명 전극의 타단과 상기 제1 데이터 라인이 중첩되는 상기 제2 폭은 상기 제1 블록에서 상기 제K 블록으로 갈수록 점차적으로 증가하는 것을 특징으로 하는 표시 기판.
  13. 베이스 기판 상에 각각 제1 방향으로 연장되며 제1 내지 제K(K는 홀수) 블록들로 나누어진 복수의 게이트 라인들 및 제1 전원라인, 제2 방향으로 연장된 제1 쉴드 패턴 및 상기 제1 쉴드 패턴과 마주하는 제2 쉴드 패턴을 형성하는 단계;
    상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 쉴드 패턴과 근접한 제1 데이터 라인 및 상기 제2 쉴드 패턴과 근접하고 상기 제1 데이터 라인과 마주보는 제2 데이터 라인을 형성하는 단계; 및
    상기 제1 쉴드 패턴과 일단이 부분적으로 중첩되고 상기 제1 쉴드 패턴, 상기 게이트 라인 및 제1 데이터 라인과 전기적으로 연결되는 제1 화소전극 및 상기 제2 쉴드 패턴과 일단이 부분적으로 중첩되고 상기 제1 화소전극과 교대로 배치되어 상기 제2 쉴드 패턴, 상기 게이트 라인 및 상기 제1 전원라인과 전기적으로 연결되는 제2 화소전극을 포함하고, 상기 제1 데이터 라인 또는 상기 제2 데이터 라인과 부분적으로 중첩되는 투명 전극을 형성하는 단계를 포함하고,
    상기 투명 전극은 상기 베이스 기판에 정의된 상기 제1 내지 제K(K는 홀수) 블록들에 기초하여, 상기 제1 블록에서 상기 제K 블록으로 갈수록 상기 투명 전극의 일단과 상기 제2 데이터 라인이 중첩되는 제1 폭은 감소하고, 상기 투명 전극의 타단과 상기 제1 데이터 라인이 중첩되는 제2 폭은 증가하는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제13항에 있어서, 상기 제2 데이터 라인과 근접하게 배치되어, 상기 제1 화소전극의 타단을 커버하는 제3 쉴드 패턴을 형성하는 단계; 및
    상기 제1 데이터 라인과 근접하게 배치되어 상기 제2 화소전극의 타단을 커버하는 제4 쉴드 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 삭제
  16. 각각 제1 방향으로 연장되며 제1 내지 제K(K는 홀수) 블록들로 나누어진 복수의 게이트 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 데이터 라인과 근접하게 배치된 제1 쉴드 패턴과, 상기 제1 데이터 라인과 마주보는 제2 데이터 라인과 근접하게 배치된 제2 쉴드 패턴과, 상기 제1 데이터 라인 및 상기 제1 쉴드 패턴과 전기적으로 연결되는 제1 화소전극 및 상기 제1 화소전극과 교대로 배치되어 제1 전원 라인 및 상기 제2 쉴드 패턴과 전기적으로 연결되는 제2 화소전극을 포함하고, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 중 적어도 어느 하나와 부분적으로 중첩되는 투명전극을 포함하는 표시 기판;
    차광패턴을 포함하고 상기 표시 기판과 대향하는 대향 기판; 및
    상기 표시 기판 및 상기 대향 기판 사이에 개재된 액정층을 포함하고,
    상기 제1 및 제2 화소전극들은 상기 게이트 라인들 중 적어도 하나의 게이트 라인에 의해 구동되는 제1 및 제2 스위칭 소자에 의해 각각 스위칭되며,
    서로 다른 블록들에 포함된 투명 전극들은 상기 제2 데이터 라인과 중첩되는 제1 폭들이 다르고, 상기 제1 데이터 라인들이 중첩되는 제2 폭들이 다른 것을 특징으로 하는 표시 패널.
  17. 제16항에 있어서, 상기 액정층은 전계 미인가시 수직 배향되고 전계 인가시 서로 다른 전압이 인가되는 상기 제1 화소전극 및 상기 제2 화소전극에 의해 수평 전계가 형성되는 것을 특징으로 하는 표시 패널.
  18. 제16항에 있어서, 상기 차광패턴의 유전율은 15이하인 것을 특징으로 하는 표시 패널.
  19. 삭제
  20. 제16항에 있어서, 상기 제1 블록에 포함된 상기 투명 전극은 상기 제2 데이터 라인과 부분적으로 중첩되고, 상기 제(K+1)/2 블록에 포함된 투명 전극은 상기 제1 및 제2 데이터 라인들과 부분적으로 중첩되며, 상기 제K 블록에 포함된 상기 투명 전극은 상기 제1 데이터 라인과 부분적으로 중첩되는 것을 특징으로 하는 표 시 패널.
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