KR101679371B1 - 드라이 에칭 방법 - Google Patents

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Abstract

본 발명은, 하드 마스크를 형성하기 위한 무기막과 복수의 페어층을 플라즈마 에칭하는 드라이 에칭 방법에 있어서, 상기 무기막에 대한 사이드 에치 및 스캘럽핑(Scallopping) 형상을 억제할 수 있는 드라이 에칭 방법을 제공한다.
본 발명은, 실리콘함유막과 실리콘산화막이 적층된 제 1 적층막이 복수 적층된 제 2 적층막 및 상기 제 2 적층막의 상방에 배치된 무기막을 플라즈마 에칭하는 드라이 에칭 방법에 있어서, NF3가스와 CH3F가스의 혼합가스를 이용하여 상기 무기막과 상기 제 2 적층막을 에칭하는 것을 특징으로 한다.

Description

드라이 에칭 방법{DRY ETCHING METHOD}
본 발명은 플라즈마를 이용한 드라이 에칭 방법이며, 특히 3차원 구조 디바이스의 에칭 방법에 관한 것이다.
최근, 플래시 메모리의 고(高) 집적화에 따라, 각 기억 소자의 채널, 또는 게이트 전극을 수직방향으로 적층화한다는 3차원 메모리 구조가 검토되고 있다. 이와 같은 3차원 메모리 구조를 실현하기 위해서는, Poly-Si막과 SiO2막, 또는, SiN막과 SiO2막을 페어층으로 하고, 복수의 페어층에 대하여 높은 애스펙트비의 비아, 또는 트렌치를 일관 가공할 수 있는 에칭 기술이 필요하게 된다.
예를 들면, 특허문헌 1에 의하면, 아몰퍼스 카본층(Amorphous Carbon Layer:ACL, 이하, ACL이라고 한다)을 마스크 막으로 하고, Poly-Si막과 SiO2막의 페어층으로 이루어지는 고 애스펙트 적층 구조를 드라이 에칭할 때, NF3와 CH2F2를 포함하는 혼합가스를 이용하는 것이 개시되어 있다. 또한, 그 가스계에서, 주(主)에칭으로 테이퍼 형상으로 하고, 계속해서 압력을 강하시킨 오버 에칭을 적용함으로써, 테이퍼 형상의 바닥부를 넓히고, 고 애스펙트비의 비아를 수직으로 에칭하는 기술이 개시되어 있다.
일본국 공개특허 특개2013-80909호 공보
특허문헌 1에서 개시된 에칭 방법으로 도 1에 나타내는 바와 같은, 하드 마스크를 형성하기 위한 막인 무기막(105)과 Poly-Si막(104) 및 SiO2막(103)으로 이루어지는 페어층이 복수 적층된 적층막(107)을 동일 처리실에서 일관 에칭한 경우의 가공 단면(斷面)의 모식도를 도 2에 나타낸다. ACL 마스크인 마스크(106) 잔량의 부족에 의한 무기막(105)의 이지러짐(108)이 발생하거나, 사이드 에치(109)가 생겼다.
또, 적층막(107)에 대해서는 테이퍼 형상이 되거나, Poly-Si층(104)의 상층부만큼 큰 사이드 에치가 발생한다는 스캘럽핑(Scallopping) 형상(110)이 생겼다. 이때, 도 2의 b-a로 정의된 CD 시프트량은 27nm정도가 되고, 이 CD 시프트량은, 메모리 특성이 상층부와 하층부에서 다르다는 문제를 일으켰다.
이 때문에, 본 발명은, 하드 마스크를 형성하기 위한 무기막과 복수의 페어층을 플라즈마 에칭하는 드라이 에칭 방법에 있어서, 상기 무기막에 대한 사이드 에치 및 스캘럽핑(Scallopping) 형상을 억제할 수 있는 드라이 에칭 방법을 제공한다.
본 발명은, 실리콘함유막과 실리콘산화막이 적층된 제 1 적층막이 복수 적층된 제 2 적층막 및 상기 제 2 적층막의 상방에 배치된 무기막을 플라즈마 에칭하는 드라이 에칭 방법에 있어서, NF3가스와 CH3F가스의 혼합가스를 이용하여 상기 무기막과 상기 제 2 적층막을 에칭하는 것을 특징으로 한다.
본 발명에 의하면, 하드 마스크를 형성하기 위한 무기막과 복수의 페어층을 플라즈마 에칭하는 드라이 에칭 방법에 있어서, 상기 무기막에 대한 사이드 에치 및 스캘럽핑(Scallopping) 형상을 억제할 수 있다.
도 1은, 본 발명을 적용하는 3차원 메모리 소자 부분의 단면을 나타내는 도면이다.
도 2는, 종래 기술을 적용한 경우의 에칭 형상을 나타내는 도면이다.
도 3은, 본 발명을 적용한 경우의 에칭 형상을 나타내는 도면이다.
도 4는, 유자장(有磁場) VHF 드라이 에칭 장치의 단면도이다.
도 5는, Ar가스 첨가량에 대한 CD 시프트량(501) 의존성과 Ar가스 첨가량에 대한 대(對) 마스크 선택비(502) 의존성을 나타내는 도면이다.
도 6은, N2가스 첨가량에 대한 CD 시프트량(601) 의존성과 N2가스 첨가량에 대한 대 마스크 선택비(602) 의존성을 나타내는 도면이다.
도 7은, 02가스 첨가량이 20sccm 경우의 ACL 마스크의 패턴 개구율에 대한 CD 시프트량(701) 의존성과 ACL 마스크의 패턴 개구율이 8%에 있어서의 02가스 첨가량이 30sccm 경우의 CD 시프트량(702)을 나타내는 도면이다.
도 8은, 2레벨의 시간 변조된 고주파 바이어스 전력의 듀티비에 대한 CD 시프트량 의존성을 나타내는 도면이다.
먼저, 본 발명을 실시하기 위한 드라이 에칭 장치에 대하여 설명한다. 도 4는 평행 평판형의 유자장 VHF(Very High Frequency, 이하, VHF라고 한다) 드라이 에칭 장치의 종단면도이다. 이 드라이 에칭 장치에 있어서의 진공 용기는, 플라즈마 처리실로서의 에칭 챔버(406)와, VHF파를 방사하는 VHF 방사 안테나(411)와, 진공 용기 내를 진공 배기하는 진공 펌프(도시 생략)와, 플라즈마 처리실 내의 압력을 제어하는 압력 제어 밸브(도시 생략)를 구비하고 있다.
에칭용의 가스는, 매스 플로우 컨트롤러(도시 생략)와 스톱 밸브(도시 생략)를 통과 후, 제 1 가스 도입구(407)와 제 2 가스 도입구(409)를 통하여, 샤워 플레이트(412)의 동심원 형상으로 각각 에칭 챔버(406) 내에 도입된다. 그리고 진공 용기 하부에 설치된 배기구(도시 생략)로부터 터보 분자 펌프(도시 생략) 및 드라이 펌프(도시 생략)에 의해 배기된다. 이와 같이 도입된 가스는 플라즈마 발생 수단에 의해 조사된 전자파의 에너지에 의해 해리되어 플라즈마가 생성, 유지된다.
플라즈마의 발생 수단은, 200MHz의 VHF파의 소스용 전원(401)과, 소스 전자파용 정합기(402)와, 제 1 전자석(404)과 제 2 전자석(405)으로 이루어지는 자장 생성 수단을 가지고 있다. 이들 2개의 전자석을 이용하여 플라스마 생성 분포를 균일화시킨다. 생성된 자장은 샤워 플레이트(412) 근방에서 10mT 이하이다.
시료인 웨이퍼(413)를 탑재하는 웨이퍼 스테이지(416)는, 웨이퍼(413)의 탑재면의 외주측 및 측벽을 덮어서 배치된 링 형상의 포커스 링(414)과 서셉터(415)를 구비하고, 복수의 온도 제어 수단 등(도시 생략)을 이용하여 웨이퍼 스테이지(416)의 복수 부분을 다른 소정의 온도로 제어하는 것이 가능하다. 또한, ESC용 직류 전원(418)에 의해 공급된 직류 전압에 의하여 웨이퍼(413)는, 시료대인 웨이퍼 스테이지(416)의 탑재면에 정전 흡착된다. 또한 웨이퍼 스테이지(416)에는, 플라즈마 중으로부터 웨이퍼(413)에 이온을 끌어들여, 그 이온 에너지를 제어하기 위한 4MHz의 고주파 바이어스 전원(419)과 고주파 바이어스 정합기(417)가 접속되어 있다.
고주파 바이어스 전원(419)은, 12인치 직경의 웨이퍼(413)에 대하여 연속 정현파시 상당으로 최저 1W 정도부터 최대전력 6000W 정도까지 출력할 수 있다. 또한, 차지 업 데미지(전자 셰이딩) 저감 및 수직 가공성의 효과를 얻기 위하여, 고주파 바이어스 전원(419)은, 2레벨의 시간 변조된 고주파 전력을 공급할 수 있다. 시간 변조된 고주파 전력은, 고 바이어스 파워와 저(低) 바이어스 파워라는 2레벨의 파워가 0.1∼10kHz의 범위의 주파수에서 반복된다. 또, 고 바이어스 파워의 기간과 저 바이어스 파워의 기간은 반복 주파수와 듀티비에 의해 제어된다. 또한, 듀티비는 1주기에 대한 고 바이어스 파워의 기간의 비이다. 또, 저 파워의 전력 범위는 OW 이상 고 바이어스 파워 미만으로 설정 가능하다.
또, 플라즈마를 투과하는 바이어스 전류의 VHF 방사 안테나(411)에 대한 비율을 제어하는 바이어스 경로 제어 기구(420)를 구비하고 있어, 플라즈마의 분포를 보다 고 정밀도로 제어하는 것이 가능하다. 또한 시간 변조된 바이어스 전력의 고 파워와 저 파워에 따라, 플라즈마 임피던스의 변화에 추종하여 플라즈마를 안정시키기 위해, 소스 전자장용 정합기(402)와 바이어스 경로 제어 기구(420)에는 고주파 바이어스 전원(419)으로부터의 시간 변조의 주기 정보가 입력된다.
상술한 드라이 에칭 장치를 이용하여 본 발명을 적용한 실시예를 이하에 설명한다.
먼저, 본 발명을 적용하는 3차원 구조의 메모리 소자 부분의 단면 구조를 도 1에 나타낸다. 웨이퍼 기판(101) 상에 밑에서부터 스토퍼막(102)과, 실리콘산화막인 SiO2막(103)과 폴리실리콘막인 Poly-Si막(104)으로 이루어지는 페어층이 복수 적층된 적층막(107)과, 무기막(105)과, 마스크(106)가 배치되어 있다. 적층막(107)의 각각의 층인 페어층의 두께는 15∼40nm의 두께이다. 또, 무기막(105)은 하드 마스크를 형성하기 위한 막이고, SiN막, SiON막, SiO2막 등이다. 또한 무기막(105)의 두께는 100∼300nm의 두께이다.
또, 본 실시예에서는, 마스크(106)로서 ACL 마스크를 이용하였다. 또한, ACL 마스크는 미리 드라이 현상에 의해 형성된 마스크이다. 여기에서 드라이 현상은, 미리 패터닝된 레지스트 마스크를 이용하여 플라즈마 에칭에 의해 중간층인 SiON막의 하드 마스크를 형성하고, 이어서, 하드 마스크 형성시에 남은 레지스트 마스크와 하드 마스크를 이용하여 플라즈마 에칭에 의해 ACL막에 패턴을 형성하는 마스크의 형성 방법이다.
NF3가스와 CH3F가스의 혼합가스를 이용하여 도 1에 나타내는 바와 같은 단면 구조의 무기막(105)과 적층막(107)을 일관하여 에칭한 결과, 도 3(a)에 나타내는 바와 같이 마스크(106)의 잔량이 충분하고, 무기막(105)에 대한 사이드 에치 및 스캘럽핑(Scallopping) 형상을 억제한 형상을 얻을 수 있었다. 이 도 3(a)와 같은 형상을 얻을 수 있었던 이유는 이하와 같이 생각된다.
먼저, ACL 마스크의 잔량의 부족이나 사이드 에치 및 스캘럽핑(Scallopping) 형상이 발생하는 원인은, 플라즈마화되는 가스 조성의 F원소가 CHx에 대하여 과잉이기 때문이다. 즉, 과잉인 F원소 때문에, ACL 마스크의 에칭 레이트가 커지고, 또한, SiO2막(103), Poly-Si막(104), 무기막(105)이 사이드 에칭됨과 함께 플라즈마에 노출되는 시간이 긴 상층 측면으로부터 하층을 향한 라인 치수가 후퇴해버리기 때문이다. 이 때문에, 사이드 에치 및 스캘럽핑(Scallopping) 형상의 발생을 억제하는 위해서는, 에칭가스로서 불소함유 가스인 NF3가스를 주(主)가스로 하는 경우, 불소함유 가스를 포함하는 혼합가스를 구성하는 전체 원소수에 대한 불소 원소의 비율을 저하시키기 위하여 퇴적성을 가지는 CHx계 가스를 혼합할 필요가 있다.
예를 들면, NF3가스와 CHF3가스의 혼합가스에서는, 혼합가스의 구성 원소에 대한 F원소의 비가 높기 때문에, NF3가스와 CHF3가스의 혼합가스에 대한 NF3가스의 비율을 5%까지 저하시켜도 무기막(105)에 사이드 에치가 발생하고, NF3가스의 비율을 증가시킨 경우, 사이드 에치가 더 커지고, 스캘럽핑(Scallopping) 형상이 발생한다.
또, NF3가스와 CH2F2가스의 혼합가스에서는 혼합가스에 대한 NF3가스의 비율이 50% 이상인 경우, 무기막(105)에 사이드 에치가 발생하고, 25% 이하에서는 상부의 퇴적에 의한 구멍 막힘이 발생하였다. 또, 25%∼50%의 범위의 비율에서는 사이드 에치 및 스캘럽핑(Scallopping) 형상은 발생하지 않으나, 대 마스크 선택비가 1.1 정도로 낮고, ACL 마스크의 이지러짐(108)이 발생한다.
또한 NF3가스와 CH3F가스의 혼합가스를 이용한 경우, ACL 마스크의 잔량이 충분하고, 사이드 에치 및 스캘럽핑(Scallopping) 형상의 발생을 억제할 수 있다. 또, 패턴의 개구율이나 1칩 내의 소밀 패턴 등의 패턴 치수에 따라, NF3가스의 유량과 CH3F가스의 유량을 조정함으로써 사이드 에치를 억제할 수 있다. 또한, 패턴의 개구율이란, 웨이퍼 기판(101) 전체의 면적에서 차지하는 피에칭 면적의 비율이다.
구체적으로는 NF3가스와 CH3F가스의 혼합가스에 대한 NF3가스의 유량 비율을 40∼70%의 사이로 함으로써 사이드 에치 및 스캘럽핑(Scallopping)의 발생을 억제한 형상을 얻을 수 있다. 본 실시예에서는, NF3가스와 CH3F가스의 혼합가스에 대한 NF3가스의 유량 비율을 11/20로 한 경우가 최적이었다.
또한, NF3가스와 CH3F가스의 혼합가스에 희가스, N2가스를 더 혼합시킴으로써, ACL 마스크의 잔량 증가와 CD(Critical Dimension, 이하, CD라고 한다) 시프트량 억제를 양립할 수 있다. 먼저, Ar가스 첨가량에 대한 CD 시프트량(501) 의존성과 Ar가스 첨가량에 대한 대 마스크 선택비(502) 의존성을 도 5에 나타낸다. 여기에서, 대 마스크 선택비는, ACL 마스크의 에칭 레이트에 대한 페어층의 에칭 레이트비로 한다.
도 5에 나타내는 바와 같이 Ar가스 첨가량의 증가에 따라, CD 시프트량(501)과 대 마스크 선택비(502)가 저하되고 있음을 알 수 있다. CD 시프트량(501)의 개선 이유는, Ar가스 첨가에 의해 플루오로카본가스가 희석되어, 라디칼의 퇴적량을 억제할 수 있었기 때문이라고 생각된다. 본 실시예에서는 희가스로서 Ar가스를 사용했으나, 본 발명으로서는, Ar가스 이외에 He가스, Ne가스나 Kr가스도 이용해도 된다.
그리고, 이 Ar가스 첨가에 의해 저하된 대 마스크 선택비를 개선시키기 위해서는 N2가스 첨가가 효과적이다. N2가스 첨가량에 대한 CD 시프트량(601) 의존성과 N2가스 첨가량에 대한 대 마스크 선택비(602) 의존성을 도 6에 나타낸다. 도 6에 나타내는 바와 같이 N2가스 첨가량의 증가에 따라, CD 시프트량(601)과 대 마스크 선택비(602)가 증가하고 있음을 알 수 있다. 이 결과는, 도 5에 나타낸 Ar가스 첨가의 특성과 반대의 특성을 나타내나, Ar가스 첨가에 의한 CD 시프트량 저감 효과 쪽이 크다.
즉, Ar가스 첨가에 의해 CD 시프트량을 개선하고, N2가스 첨가에 의해 Ar가스 첨가에 의한 대 마스크 선택비의 악화를 개선함으로써, 총괄적으로는 대 마스크 선택비를 유지함과 함께 이방성이 높은 형상을 얻을 수 있다. 본 실시예에 있어서는, NF3가스와 CH3F가스와 Ar가스와 N2가스의 혼합가스에 대하여, NF3:CH3F:Ar:N2=11:9:10:4의 가스 유량비가 최적이었다.
또, 희가스(예를 들면 Ar가스) 대신에 CH4가스와 Ar가스의 혼합가스(CH4가스의 Ar가스에 대한 희석률은 4%)를 이용해도 CD 시프트량을 개선하면서 대 마스크 선택비의 저하를 억제하는 것이 가능하다. 이것은, CH4가스와 Ar가스의 혼합가스(CH4가스의 Ar가스에 대한 희석률은 4%)로서 NH를 첨가해도 동일한 효과를 얻을 수 있다.
또한 본 발명에 있어서는, NF3가스와 CH3F가스와 Ar가스와 N2가스의 혼합가스에 02가스를 첨가함으로써 CD 시프트량을 조정할 수 있고, 패턴 개구율의 변화에 대응하는 것이 가능해진다. 02가스 첨가량이 20sccm 경우의 ACL 마스크의 패턴 개구율에 대한 CD 시프트량(701) 의존성과, ACL 마스크의 패턴 개구율이 8%에 있어서의 02가스 첨가량이 30sccm 경우의 CD 시프트량(702)을 도 7에 나타낸다.
패턴 개구율의 저하에 따라, CD 시프트량(701)이 증가하고 있음을 알 수 있다. 이 결과는, 트렌치 패턴의 개구율의 감소에 따라, 플라즈마 중에 ACL 마스크로부터의 카본계 반응 생성물이 증가하고, 트렌치 패턴에 재입사하는 양도 증가하기 때문이라고 생각된다. 따라서, 패턴 개구율이 작아지는 경우, 02가스 첨가량을 증가시킴으로써, 재입사에 의해 증가한 카본계 퇴적막을 제거하여 CD 시프트량을 개선하는 것에 의해, 이방성이 높은 형상을 얻을 수 있다.
그러나, 02가스 첨가량의 증가에 따라, ACL 마스크에 대한 선택비가 저하되기 때문에, 패턴 개구율에 따라, 과잉의 02가스 첨가량은 피할 필요가 있다. 8%의 패턴 개구율인 경우, 02가스 첨가량을 9%이하로 하면, 페어층 처리에 필요한 선택비인 1.7 이상의 선택비가 얻어지기 때문에, 8%의 패턴 개구율인 경우, 02가스 첨가량을 9% 이하로 하는 것이 바람직하다.
또, 02가스의 대체가스로서 CO가스 또는 CO2가스의 탄소 원소와 산소 원소를 함유한 가스를 이용하면, 카본계 퇴적막의 제거력이 약해지기 때문에, 산소가스보다는 많은 첨가량이 필요하게 된다. 이것에 의해, 02가스 첨가량이 적은 경우, 넓은 가스 유량 범위에서의 조정이 쉬워지는 이점이 있다.
또한 NF3가스와 CH3F가스와 Ar가스와 N2가스의 혼합가스를 이용함과 함께 2레벨의 시간 변조된 고주파 바이어스를 적용함으로써 CD 시프트량을 저감하는 것이 가능해진다. 2레벨의 시간 변조된 고주파 바이어스 전력의 듀티비에 대한 CD 시프트량 의존성을 도 8에 나타낸다. 또한, 각 듀티비에서의 시간 변조된 고주파 바이어스 전력의 시간 평균이 동일해지도록 각 듀티비에서의 고 바이어스 파워를 설정하였다. 여기에서, 시간 변조된 고주파 바이어스 전력의 시간 평균은, 고 바이어스 파워와 듀티비의 곱으로 구해지는 값으로 한다. 또, 시간 변조의 반복 주파수는 1kHz, 저 파워는 OW로 하였다.
도 8에 나타내는 바와 같이 패턴 개구율이 8%인 경우의 결과인 801은, 듀티비가 80%인 경우에 CD 시프트량이 극소값이 되고, 패턴 개구율이 50%인 경우의 결과인 802는, 듀티비가 50%인 경우, CD 시프트량이 극소값이 되었다. 이 결과는, 본 발명과 같이 사이드 에치 저감 효과와 ACL 마스크의 선택비 향상 효과를 양립하기 위하여 사용한 퇴적성이 강한 가스 플라즈마에 있어서, 패턴 개구율이 낮은 경우는, 저 파워 시간이 짧아지는 고 듀티비 쪽이 퇴적물의 퇴적 기간을 저감할 수 있음으로써 구멍 상부의 퇴적에 의한 구멍 막힘을 회피할 수 있는 것에 비해, 패턴 개구율이 높은 경우는, 카본계 퇴적의 재입사량이 줄기 때문에, 저 파워 시간이 길어지는 저 듀티비 쪽이 퇴적물의 퇴적 기간이 증가함으로써 CD 시프트량을 개선할 수 있음을 나타낸다. 즉, 이 결과는 패턴 개구율에 대응하는 것이 가능함을 나타내고 있다.
상술한 것을 근거로 하면, 본 발명은 5%∼70%의 패턴 개구율인 경우에 적용하는 것이 바람직하다. 또, 듀티비에 관해서는, 30% 이하의 패턴 개구율인 저 패턴 개구율의 경우, 재퇴적이 보여지는 50% 이상부터, 퇴적 기간을 설정한 효과가 보여지는 95% 이하에서 사용하는 것이 바람직하다. 또한, 패턴 상부의 퇴적에 의한 눈 막힘이 발생한 경우는, 저 파워 기간중, 퇴적을 제거할 수 있는 최소 파워로 함으로써, 패턴의 눈 막힘을 회피함과 함께 시간 변조된 고주파 바이어스의 효과를 유지하는 것이 가능해진다.
이상, 본 발명은, NF3가스와 CH3F가스와 Ar가스와 N2가스와 02가스의 혼합가스를 이용하고, 패턴 개구율, ACL 마스크의 두께 및 개구 치수에 따라 처리 압력을 0.6∼4Pa로 하며, 2레벨의 시간 변조된 고주파 바이어스의 듀티비와 고 파워와 저 파워를 조정함으로써, 도 3(b)에 나타내는 바와 같은, 대략 수직의 형상을 얻을 수 있었다. 또한 본 발명은, 특허문헌 1에 개시된 에칭 방법과 달리, 도중에 압력을 변경할 필요가 없기 때문에, 스루풋의 저하를 저감할 수 있다.
처리 압력에 관해서는, 상술한 바와 같이, 압력이 높을수록 고 에칭 레이트이고 고 마스크 선택성이 얻어지는 점에서 0.6Pa 이상, 또한, 패턴의 개구부의 치수가 50nm 이하의 치수에서는 이온 셰이딩의 효과가 억제되는 점에서 4Pa 이하에서 사용하는 것이 바람직하다.
또, 본 발명의 NF3가스와 CH3F가스와 Ar가스와 N2가스와 02가스의 혼합가스에 있어서의 CH3F가스와 02가스는, 폭발성 가스와 지연성(支燃性) 가스의 조합이 되나, 10Pa 이하의 처리 압력하에서의 사용은 기본적으로 문제없다. 또한 가스가 접하는 부분에 200℃을 넘는 열원이 없도록 함으로써 안전성이 더 향상된다. 예를 들면, 도 4에 나타내는 평행 평판형의 유자장 VHF 드라이 에칭 장치에서는, 200℃ 정도로 필라멘트 가열이 불필요한 수정 진동자를 이용한 압력계나 다이어프램 냉음극을 이용한 압력계를 사용하고 있다. 또한 에칭 챔버(406)의 온도도 100℃ 이하로 제어되어 있는 것이 바람직하다.
또한 본 실시예의 페어층은, 실리콘산화막과 폴리실리콘막으로 이루어지는 페어층이었으나, 본 발명으로서는, 실리콘산화막과 실리콘질화막(SiN막)으로 이루어지는 페어층 혹은 실리콘산화막과 텅스텐실리사이드막(WSi막)으로 이루어지는 페어층이어도 된다.
또, 본 실시예에서는 평행 평판형의 유자장 VHF 드라이 에칭 장치를 이용했으나, 본 발명은, 용량 결합형, 유도 결합형, 마이크로파 Electron Cyclotron Resonance(ECR) 등의 다른 플라즈마원을 이용한 플라즈마 에칭 장치에 적용해도 본 발명과 동일한 효과를 얻을 수 있다.
101 : 웨이퍼 기판
102 : 스토퍼막
103 : SiO2막
104 : Poly-Si막
105 : 무기막
106 : 마스크
107 : 적층막
108 : 이지러짐
109 : 사이드 에치
110 : 스캘럽핑(Scallopping) 형상
401 : 소스용 전원
402 : 소스 전자파용 정합기
404 : 제 1 전자석
405 : 제 2 전자석
406 : 에칭 챔버
407 : 제 1 가스 도입구
409 : 제 2 가스 도입구
411 : VHF 방사 안테나
412 : 샤워 플레이트
413 : 웨이퍼
414 : 포커스 링
415 : 서셉터
416 : 웨이퍼 스테이지
417 : 고주파 바이어스 정합기
418 : ESC용 직류 전원
419 : 고주파 바이어스 전원
420 : 바이어스 경로 제어 기구

Claims (6)

  1. 실리콘함유막과 실리콘산화막이 교대로 적층된 적층막 및 상기 적층막의 상방에 배치된 무기막을 플라즈마 에칭하는 드라이 에칭 방법에 있어서,
    NF3가스와 CH3F가스와 O2가스와 N2가스와 He가스의 혼합가스를 이용하여 상기 무기막부터 상기 적층막까지를 일관하여 에칭하는 것을 특징으로 하는 드라이 에칭 방법.
  2. 제 1 항에 있어서,
    상기 실리콘함유막은 폴리실리콘막이고,
    상기 실리콘함유막을 에칭하는 경우에 있어서의 상기 혼합가스의 각 가스의 유량은, 상기 실리콘산화막을 에칭하는 경우에 있어서의 상기 혼합가스의 각 가스의 유량과 동일하며,
    상기 혼합가스의 유량에 대한 상기 NF3가스의 유량의 비율이 40％ 내지 70％의 범위 내의 값인 것을 특징으로 하는 드라이 에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 무기막과 상기 적층막이 배치된 시료에 시간 변조된 고주파 전력을 공급하고,
    상기 시간 변조의 듀티비는, 상기 시료의 면적에 대한 피에칭 면적의 비율 인 패턴 개구율에 의거하여 구해지는 것을 특징으로 하는 드라이 에칭 방법.
  4. 제 3 항에 있어서,
    상기 시간 변조의 듀티비는 50％ 내지 95％의 범위 내의 값인 것을 특징으로하는 드라이 에칭 방법.
  5. 삭제
  6. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629842B2 (en) 2017-07-17 2020-04-21 Samsung Display Co., Ltd. Display device and method of fabricating the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6604833B2 (ja) 2015-12-03 2019-11-13 東京エレクトロン株式会社 プラズマエッチング方法
US9997374B2 (en) 2015-12-18 2018-06-12 Tokyo Electron Limited Etching method
JP6498152B2 (ja) * 2015-12-18 2019-04-10 東京エレクトロン株式会社 エッチング方法
CN111627807B (zh) 2016-03-28 2023-08-29 株式会社日立高新技术 等离子处理方法以及等离子处理装置
JP6763750B2 (ja) * 2016-11-07 2020-09-30 東京エレクトロン株式会社 被処理体を処理する方法
WO2020031224A1 (ja) 2018-08-06 2020-02-13 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマアッシング装置
KR102314450B1 (ko) 2018-10-26 2021-10-19 주식회사 히타치하이테크 플라스마 처리 장치 및 플라스마 처리 방법
JP7110492B2 (ja) 2020-06-16 2022-08-01 株式会社日立ハイテク プラズマ処理装置およびプラズマ処理方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263415A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置の製造方法
JP2001358118A (ja) * 2000-06-15 2001-12-26 Seiko Epson Corp プラズマエッチング方法
KR100905999B1 (ko) * 2007-06-12 2009-07-06 주식회사 하이닉스반도체 반도체 소자의 제조방법
TWI368275B (en) * 2007-10-02 2012-07-11 Nanya Technology Corp Dry etching process
US8323521B2 (en) * 2009-08-12 2012-12-04 Tokyo Electron Limited Plasma generation controlled by gravity-induced gas-diffusion separation (GIGDS) techniques
US8158967B2 (en) 2009-11-23 2012-04-17 Micron Technology, Inc. Integrated memory arrays
EP2511948A4 (en) 2010-02-01 2014-07-02 Central Glass Co Ltd DRY ETCHING AGENT AND DRY ETCHING METHOD USING THE SAME
JP2011176292A (ja) * 2010-02-01 2011-09-08 Central Glass Co Ltd ドライエッチング剤
TWI620227B (zh) 2011-07-27 2018-04-01 Hitachi High Tech Corp Plasma processing device and plasma etching method
US8598040B2 (en) * 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
JP5968130B2 (ja) 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629842B2 (en) 2017-07-17 2020-04-21 Samsung Display Co., Ltd. Display device and method of fabricating the same

Also Published As

Publication number Publication date
US9905431B2 (en) 2018-02-27
TWI555080B (zh) 2016-10-21
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