KR101672356B1

KR101672356B1 - 다수의 출력들 및 구성 가능한 디제너레이션 인덕터를 갖는 증폭기들

Info

Publication number: KR101672356B1
Application number: KR1020157025732A
Authority: KR
Inventors: 아흐메드 에이. 요셉; 리-청 창
Original assignee: 퀄컴 인코포레이티드
Priority date: 2013-02-22
Filing date: 2014-02-10
Publication date: 2016-11-03
Also published as: WO2014130284A1; EP2959578B1; EP2959578A1; CN105009448B; US9059665B2; JP6046279B2; CN105009448A; US20140240048A1; JP2016508702A; KR20150119413A

Abstract

구성 가능한 소스 디제너레이션 인덕턴스를 구비하고 양호한 성능을 갖는 다중-출력 증폭기들이 개시된다. 예시적인 설계에서, 장치(예를 들어, 무선 디바이스 또는 집적 회로)는 증폭기에 대한 이득 트랜지스터 및 구성 가능한 디제너레이션 인덕터를 포함한다. 이득 트랜지스터는 입력 신호를 수신하고 증폭된 신호를 제공한다. 증폭기는 제 1 동작 모드에서 단일 출력 신호 또는 제 2 동작 모드에서 복수의 출력 신호들을 제공한다. 구성 가능한 디제너레이션 인덕터는 이득 트랜지스터에 커플링되고 제 1 동작 모드에서 제 1 소스 디제너레이션 인덕턴스 또는 제 2 동작 모드에서 제 2 소스 디제너레이션 인덕턴스를 제공한다. 제 2 소스 디제너레이션 인덕턴스는 제 1 소스 디제너레이션 인덕턴스 미만이고 제 2 동작 모드에서 생성되는 출력 신호들의 수에 의존할 수 있다.

Description

다수의 출력들 및 구성 가능한 디제너레이션 인덕터를 갖는 증폭기들{AMPLIFIERS WITH MULTIPLE OUTPUTS AND CONFIGURABLE DEGENERATION INDUCTOR}

관련 출원들에 대한 상호참조

[0001] 본 출원은 2013년 2월 22일 출원되고 공동으로 소유되는 미국 정식 특허 출원 번호 제13/775,036호를 우선권으로 주장하며, 상기 미국 특허의 내용물들은 그 전체가 인용에 의해 본원에 명시적으로 포함된다.

분야

[0002] 본 개시는 일반적으로 전자기기에 관한 것으로서, 보다 구체적으로 증폭기들에 관한 것이다.

[0003] 무선 통신 시스템에서 무선 디바이스(예를 들어, 셀룰러 전화 또는 스마트폰)는 양방향 통신을 위해 데이터를 전송 및 수신할 수 있다. 무선 디바이스는 데이터 전송을 위한 전송기 및 데이터 수신을 위한 수신기를 포함할 수 있다. 데이터 전송을 위해, 전송기는 변조된 신호를 획득하기 위해 데이터로 라디오 주파수(RF) 캐리어 신호를 변조하고, 적절한 전송 전력 레벨을 갖는 출력 RF 신호를 획득하기 위해 변조된 RF 신호를 증폭하고, 안테나를 통해 기지국에 출력 RF 신호를 전송할 수 있다. 데이터 수신을 위해, 수신기는 안테나를 통해 수신된 RF 신호를 획득하고, 기지국에 의해 송신된 데이터를 복구하기 위해 수신된 RF 신호를 증폭 및 프로세싱할 수 있다.

[0004] 무선 디바이스는 다수의 캐리어들 상의 동시성 동작인 캐리어 어그리게이션을 지원할 수 있다. 예를 들어, 캐리어는 통신을 위해 이용되는 주파수들의 범위를 지칭할 수 있으며, 특정 특성들과 연관될 수 있다. 예를 들어, 캐리어는 캐리어 상의 동작을 설명하는 시스템 정보와 연관될 수 있다. 캐리어는 또한 컴포넌트 캐리어(CC), 주파수 채널, 셀 등으로서 또한 지칭될 수 있다. 무선 디바이스에 의한 캐리어 어그리게이션을 효율적으로 지원하는 것이 바람직하다.

[0005] 도 1은 무선 시스템들과 통신하는 무선 디바이스를 도시한다.
[0006] 도 2는 캐리어 어그리게이션(CA)의 다양한 예들을 도시한다.
[0007] 도 3은 도 1의 무선 디바이스의 블록도를 도시한다.
[0008] 도 4는 고정된 소스 디제너레이션 인덕턴스를 갖는 SIMO(single-input multiple-output) LNA(low noise amplifier)의 개략도를 도시한다.
[0009] 도 5a 내지 도 5d는 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 SIMO LNA의 4개의 예시적인 설계들의 개략도들을 도시한다.
[0010] 도 6은 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 MIMO(multiple-input multiple-output)의 예시적인 설계의 개략도를 도시한다.
[0011] 도 7은 증폭을 수행하기 위한 프로세스를 도시한다.

[0012] 아래에 제시되는 상세한 설명은 본 개시의 예시적인 설계들의 설명으로서 의도되며 본 개시가 실시될 수 있는 유일한 설계들만을 표현하도록 의도되는 것은 아니다. "예시적인" 이란 용어는 "예, 인스턴스 또는 예시로서 작용하는 것"을 의미하도록 본 명세서에서 이용된다. "예시적인" 것으로서 본 명세서에서 설명되는 임의의 설계는 반드시 다른 설계들보다 선호되거나 유리한 것으로서 해석될 필요는 없다. 상세한 설명은 본 개시의 예시적인 설계들의 완전한 이해를 제공하기 위한 목적으로 특정한 세부사항들을 포함한다. 본 명세서에서 설명되는 예시적인 설계들은 이들 특정한 세부사항들 없이 실시될 수 있다는 것이 당업자들에게 자명할 것이다. 몇몇 인스턴스들에서, 잘 알려진 구조들 및 디바이스들은 본 명세서에서 제시되는 예시적인 설계들의 신규성을 모호하게 하지 않도록 블록도 형태로 도시된다.

[0013] 구성 가능한 소스 디제너레이션 인덕턴스를 갖고 개선된 성능을 갖는 다중-출력 증폭기들이 본 명세서에서 개시된다. 이들 증폭기들은 예를 들어, 캐리어 어그리게이션을 위해 무선 디바이스에 동시에 송신되는 다수의 전송된 신호들을 수신하는데 이용될 수 있다. 이들 증폭기들은 또한 무선 통신 디바이스들(예를 들어, 셀룰러 전화들, 스마트폰들 등), 태블릿들, 개인용 디지털 보조기기들(PDA들), 핸드헬드 디바이스들, 무선 모뎀들, 랩톱 컴퓨터들, 스마트북들, 넷북들, 코드리스 전화, 무선 로컬 루프(WLL) 스테이션들, 블루투스 디바이스들, 소비자 전자 디바이스들 등과 같은 다양한 전자 디바이스들을 위해 이용될 수 있다. 명확성을 위해 무선 통신 시스템에서 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 증폭기들의 이용은 아래에서 설명된다.

[0014] 도 1은 무선 통신 시스템들(120 및 122)과 통신하는 무선 디바이스(110)를 도시한다. 각각의 무선 시스템은 각각 LTE(Long Term Evolution) 시스템, CDMA(Code Division Multiple Access) 시스템, GSM(Global System for Mobile Communications) 시스템, WLAN(wireless local area network) 시스템, 또는 몇몇 다른 무선 시스템일 수 있다. CDMA 시스템은 WCDMA(Wideband CDMA), CDMA 1X, TD-SCDMA(Time Division Synchronous CDMA), 또는 몇몇 다른 버전의 CDMA를 구현할 수 있다. 단순함을 위해, 도 1은 2개의 기지국들(130 및 132) 및 하나의 시스템 제어기(140)를 포함하는 무선 시스템(120) 및 하나의 기지국(134)을 포함하는 무선 시스템(122)을 도시한다. 일반적으로, 각각의 무선 시스템은 임의의 수의 기지국들 및 임의의 세트의 네트워크 엔티티들을 포함할 수 있다. 기지국은 노드B, 이볼브드 노드B(eNB), 액세스 포인트 등으로서 또한 지칭될 수 있다.

[0015] 무선 디바이스(110)는 사용자 장비(UE), 모바일 스테이션, 단말, 액세스 단말, 가입자 유닛, 스테이션 등으로서 또한 지칭될 수 있다. 무선 디바이스(110)는 셀룰러 전화, 스마트폰, 태블릿, 무선 모뎀, 개인용 디지털 보조기기(PDA), 핸드헬드 디바이스, 랩톱 컴퓨터, 스마트북, 넷북, 코드리스 전화, 무선 로컬 루프(WLL) 스테이션, 블루투스 디바이스 등일 수 있다. 무선 디바이스(110)는 무선 시스템(120 및/또는 122)과 통신할 수 있다. 무선 디바이스(110)는 브로드캐스트 스테이션들로부터 신호들, 하나 또는 그 초과의 GNSS(global navigation satellite systems)에서 위성들(예를 들어, 위성(150))로부터 신호들 등을 또한 수신할 수 있을 수 있다. 무선 디바이스(110)는 LTE, WCDMA, CDMA 1X, TD-SCDMA, GSM, 802.11 등과 같은 무선 통신을 위한 하나 또는 그 초과의 라디오 기술들을 지원할 수 있다.

[0016] 무선 디바이스(110)는 1000MHz(megahertz) 보다 낮은 주파수들을 커버하는 저-대역(LB), 1000 MHz 내지 2300 MHz의 주파수들을 커버하는 중-대역(MB) 및/또는 2300 MHz보다 높은 주파수들을 커버하는 고-대역(HB)에서 동작할 수 있을 수도 있다. 예를 들어, 저-대역은 698 내지 960 MHz를 커버할 수 있고, 중-대역은 1475 MHz 내지 2170 MHz를 커버할 수 있고 고-대역은 2300 MHz 내지 2690 MHz 및 3400 MHz 내지 3800 MHz를 커버할 수 있다. 저-대역, 중-대역 및 고-대역은 대역들의 3개의 그룹들(또는 대역 그룹들)을 지칭하며, 각각의 대역 그룹은 다수의 주파수 대역들(또는 단순히 "대역들")을 포함한다. 각각의 대역은 200 MHz까지 커버할 수 있다. LTE 릴리즈 11은 LTE/UMTS 대역들로서 지칭되고 공개적으로 입수 가능한 문서 3GPP TS 36.101에서 나열되는 35개의 대역들을 지원한다. 일반적으로, 임의의 수의 대역 그룹들이 정의될 수 있다. 각각의 대역 그룹은, 위에서 주어진 주파수 범위들 중 임의의 것에 매칭하거나 매칭하지 않을 수 있는 임의의 주파수들의 범위를 커버할 수 있다. 각각의 대역 그룹은 임의의 수의 대역들을 포함할 수 있다.

[0017] 무선 디바이스(110)는 다수의 캐리어들 상의 동작인 캐리어 어그리게이션을 지원할 수 있다. 캐리어 어그리게이션은 또한 다중-캐리어 동작으로 지칭될 수 있다. 캐리어는 통신을 위해 이용되는 주파수들의 범위를 지칭할 수 있고 특정한 특성들과 연관될 수 있다. 예를 들어, 캐리어는 캐리어 상의 동작을 설명하는 시스템 정보 및/또는 제어 정보와 연관될 수 있다. 캐리어는 또한 컴포넌트 캐리어(CC), 주파수 채널, 셀 등으로서 지칭될 수 있다. 대역은 하나 또는 그 초과의 캐리어들을 포함할 수 있다. 각각의 캐리어는 LTE에서 20MHz까지 커버할 수 있다. 무선 디바이스(110)는 LTE 릴리즈 11에서는 하나 또는 둘의 대역들에서 5개까지의 캐리어들로 구성될 수 있다.

[0018] 일반적으로 캐리어 어그리게이션(CA)은 2개의 타입들 ― 인트라-대역 CA 및 인터-대역 CA ― 로 카테고리화될 수 있다. 인트라-대역 CA는 동일한 대역 내의 다수의 캐리어들 상의 동작을 지칭한다. 인터-대역 CA는 상이한 대역들에서 다수의 캐리어들 상의 동작을 지칭한다.

[0019] 도 2는 무선 디바이스(110)에 의해 지원될 수 있는 다양한 CA 시나리오들을 도시한다. 단순함을 위해, 도 2는 인터-대역 CA에 대한 대역에서 단지 하나의 캐리어들로 구성되는 무선 디바이스(110)를 도시한다. 일반적으로, 무선 디바이스(110)는 주어진 대역에서 하나 또는 그 초과의 캐리어들로 구성될 수 있다.

[0020] 시나리오(210)는 무선 디바이스(110)를 위해 구성되는, 저-대역의 대역 X에서 하나의 캐리어(C1) 및 중-대역의 대역 Y에서 하나의 캐리어(C2)를 갖는 인터-대역 CA를 커버한다. 시나리오(220)는 무선 디바이스(110)를 위해 구성되는, 중-대역의 대역 X에서 하나의 캐리어(C1) 및 고-대역의 대역 Y에서 하나의 캐리어(C2)를 갖는 인터-대역 CA를 커버한다. 시나리오(230)는 무선 디바이스(110)를 위해 구성되는, 저-대역의 대역 X에서 하나의 캐리어(C1) 및 고-대역의 대역 Y에서 하나의 캐리어(C2)를 갖는 인터-대역 CA를 커버한다.

[0021] 시나리오(240)는 무선 디바이스(110)를 위해 구성되는, 저-대역의 대역 X에서 하나의 캐리어(C1) 및 또한 저-대역의 대역 Y에서 하나의 캐리어(C2)를 갖는 인터-대역 CA를 커버한다. 시나리오(250)는 무선 디바이스(110)를 위해 구성되는, 중-대역의 대역 X에서 하나의 캐리어(C1) 및 또한 중-대역의 대역 Y에서 하나의 캐리어(C2)를 갖는 인터-대역 CA를 커버한다. 시나리오(260)는 무선 디바이스(110)를 위해 구성되는, 고-대역의 대역 X에서 하나의 캐리어(C1) 및 또한 고-대역의 대역 Y에서 하나의 캐리어(C2)를 갖는 인터-대역 CA 을 커버한다.

[0022] 시나리오(270)는 무선 디바이스(110)를 위해 구성되는, 저-대역, 또는 중-대역, 또는 고-대역의 대역 X에서 2개의 인접한 캐리어들(C1 및 C2)을 갖는 연속적 인트라-대역 CA를 커버한다. 시나리오(280)는 무선 디바이스(110)를 위해 구성되는, 저-대역, 또는 중-대역, 또는 고-대역의 대역 X에서 2개의 비-인접한 캐리어들(C1 및 C2)을 갖는 비-연속적 인트라-대역 CA를 커버한다.

[0023] 도 2는 캐리어 어그리게이션의 몇몇 예들을 도시한다. 캐리어 어그리게이션은 또한 대역들 및 대역 그룹들의 다른 결합들에 대해 지원될 수 있다.

[0024] 무선 디바이스(110)는 상이한 주파수들에서 다수의 전송된 신호들을 동시에 수신할 수 있다. 이들 다수의 전송된 신호들은 캐리어 어그리게이션을 위해 상이한 주파수들로 다수의 캐리어들 상에서 하나 또는 그 초과의 기지국들에 의해 송신될 수 있다. 이들 다수의 전송된 신호들은 또한 CoMP(coordinated multi-point) 전송, 핸드오버 등을 위해 상이한 기지국들에 의해 송신될 수 있다. 이들 다수의 전송된 신호들은 또한 음성/데이터, 또는 데이터/데이터, 또는 음성/음성 등과 같은 동시성 서비스들에 대해 상이한 무선 시스템들의 기지국들에 의해 송신될 수 있다. 예를 들어, 무선 디바이스(110)는 DSDS(dual SIM/dual standby) 및/또는 DSDA(dual SIM/dual-active)를 지원할 수 있고 TD-SCDMA 및 GSM 시스템들, 또는 LTE 및 GSM 시스템들, 또는 CDMA 및 GSM 시스템들 등과 같은 다수의 무선 시스템들과 동시에 통신할 수도 있다.

[0025] 도 3은 도 1의 무선 디바이스(110)의 예시적인 설계의 블록도를 도시한다. 예시적인 설계에서, 무선 디바이스(110)는 주 안테나(310)에 커플링되는 트랜시버(320), 보조 안테나(312)에 커플링되는 트랜시버들(322) 및 데이터 프로세서/제어기(380)를 포함한다. 트랜시버(320)는 안테나 인터페이스 회로(324), 다수(K)의 LNA들(330a-330k), 수신 회로들(340), 전송 회로들(350) 및 K개의 전력 증폭기들(PA들)(360a-360k)을 포함한다. 트랜시버(322)는 안테나 인터페이스 회로(326), 다수(M)의 LNA들(332a-332m), 수신 회로들(342), 전송 회로들(352) 및 M개의 PA들(362a-362m)을 포함한다. 트랜시버들(320 및 322)은 다수의 주파수 대역들, 캐리어 어그리게이션, 다수의 라디오 기술들, 다수의 무선 시스템들, 수신 다이버시티, 다수의 전송 안테나들로부터 다수의 수신 안테나들로의 MIMO 전송 등, 또는 이들의 임의의 결합을 지원할 수 있다.

[0026] 데이터 수신을 위해, 안테나(310)는 기지국들 및/또는 다른 전송기 스테이션들로부터의 신호들을 수신하고 하나 또는 그 초과의 입력 RF 신호들을 하나 또는 그 초과의 선택된 LNA들(330)에 제공하는 안테나 인터페이스 회로(324)에 수신된 RF 신호를 제공한다. 예를 들어, 안테나 인터페이스 회로(324)는, (i) 인트라-대역 CA에 대해 하나의 입력 RF 신호(입력 RF 신호는 동일한 대역의 다수의 캐리어들 상에서 다수의 전송된 신호들을 포함함)를 하나의 선택된 LNA에, 또는 (ii) 인터-대역 CA에 대해 2개의 대역들에 대한 2개의 입력 RF 신호들을 2개의 LNA들에 제공할 수 있다. 안테나 인터페이스 회로(324)는 스위치들, 듀플렉서들, 다이플렉서들, 전송 필터들, 수신 필터들, 매칭 회로들 등을 포함할 수 있다. 각각의 선택된 LNA(330)는 그의 입력 RF 신호를 증폭하고 하나 또는 그 초과의 증폭된 RF 신호들을 수신 회로들(340)에 제공한다. 수신 회로들(340)은 RF로부터 기저대역으로 증폭된 RF 신호를 각각 하향변환하고, 하향변환된 신호를 필터링 및 증폭하고, 입력 기저대역 신호들을 데이터 프로세서(380)에 제공한다. 수신 회로들(340)은 믹서들, 필터들, 증폭기들, 매칭 회로들, 발진기들, 로컬 발진기(LO) 생성기들, 위상 동기 루프들(PLL들) 등을 포함할 수 있다.

[0027] 데이터 전송을 위해, 데이터 프로세서(380)는 전송될 데이터를 프로세싱(예를 들어, 인코딩 및 변조)하고 하나 또는 그 초과의 출력 기저대역 신호들을 전송 회로들(350)에 제공한다. 전송 회로들(350)은 각각의 출력 기저대역 신호를 증폭, 필터링하여 기저대역으로부터 RF로 상향변환하고 변조된 신호를 선택된 PA(360)에 제공한다. 전송 회로들(350)은 인트라-대역 CA에 대해 하나의 변조된 신호를 하나의 선택된 PA에 또는 인터-대역 CA에 대해 다수의 변조된 신호들을 다수의 선택된 PA들에 제공할 수 있다. 전송 회로들(350)은 증폭기들, 필터들, 믹서들, 매칭 회로들, 발진기들, LO 생성기들, PLL들 등을 포함할 수 있다. 각각의 선택된 PA(360)는 그의 변조된 신호를 증폭하고 적절한 전송 전력 레벨을 갖는 출력 RF 신호를 제공한다. 출력 RF 신호는 안테나 인터페이스 회로(324)를 통해 라우팅되고 안테나(310)를 통해 전송된다.

[0028] 트랜시버(322) 내의 LNA들(332), 수신 회로들(342), 전송 회로들(352), 및 PA들(362)은 트랜시버(320) 내의 LNA들(330), 수신 회로들(340), 전송 회로들(350) 및 PA들(360)과 유사한 방식으로 동작할 수 있다. 트랜시버들(320 및 322)은 또한 도 3에서 도시되지 않은 다른 회로들을 포함할 수 있다. 트랜시버들(320 및 322) 중 일부 또는 모두 다는 하나 또는 그 초과의 아날로그 집적 회로들(IC들), RF IC들(RFIC들), 믹싱된-신호 IC들 등 상에서 구현될 수 있다. 예를 들어, LNA들(330) 및 수신 회로들(340)은 RFIC 등일 수 있는 하나의 모듈들 상에서 구현될 수 있다. 트랜시버들(320 및 322)의 회로들은 다른 방식들로 또한 구현될 수 있다.

[0029] 데이터 프로세서/제어기(380)는 무선 디바이스(110)에 대한 다양한 기능들을 수행할 수 있다. 예를 들어, 데이터 프로세서(380)는 수신기 회로들(340 및 342)을 통해 수신되는 데이터 및 전송 회로들(350 및 352)을 통해 전송되는 데이터에 대한 프로세싱을 수행할 수 있다. 제어기(380)는 트랜시버들(320 및 322) 내의 다양한 회로들의 동작을 제어할 수 있다. 메모리(382)는 데이터 프로세서/제어기(380)에 대한 프로그램 코드들 및 데이터를 저장할 수 있다. 데이터 프로세서/제어기(380)는 하나 또는 그 초과의 주문형 집적 회로들(ASIC들) 및/또는 다른 IC들 상에 구현될 수 있다.

[0030] 도 3은 2개의 안테나들(310 및 312)에 커플링되는 2개의 트랜시버들(320 및 322)을 갖는 무선 디바이스(110)의 예시적인 설계를 도시한다. 일반적으로, 무선 디바이스는 임의의 수의 안테나들에 대한 임의의 수의 트랜시버들을 포함할 수 있다. 각각의 트랜시버는 임의의 수의 주파수 대역들, 임의의 수의 무선 시스템들, 임의의 수의 라디오 기술들 등을 지원하기 위해 임의의 수의 LNA들 및 임의의 수의 PA들을 포함할 수 있다.

[0031] 도 3의 LNA들(330 및 332)은 다중-출력 LNA들일 수 있다. 다중-출력 LNA는 하나 또는 그 초과의 입력들 및 다수의 출력들을 갖는 증폭기이다. 다중-출력 LNA는 (i) 단일 입력 및 다중 출력들을 포함하는 SIMO LNA 또는 (ii) 다중 입력들 및 다중 출력들을 포함하는 MIMO LNA일 수 있다. 다중-출력 LNA는 무선 디바이스에 동시에 송신되는 다수의 전송된 신호들을 수신하는데 이용될 수 있다. 다중-출력 LNA는 다양한 방식들로 구현될 수 있다. 다중-출력 LNA들의 몇몇 예시적인 회로 설계들이 아래에서 설명된다. 다중-출력 LNA들은 또한 다양한 타입들의 트랜지스터들로 구현될 수 있다. NMOS(N-channel metal oxide semiconductor) 트랜지스터들로 구현되는 다중-출력 LNA들의 몇몇 예시적인 회로 설계들이 아래에서 설명된다.

[0032] 도 4는 SIMO LNA(400)의 예시적인 설계의 개략도를 도시한다. 도 4에서 도시된 예시적인 설계에서, LNA(400)는 소스 디제너레이션 인덕터(432), 이득 트랜지스터(434), 및 2개의 캐스코드 트랜지스터들(436 및 438)을 포함한다. 입력 매칭 회로(412)는 입력 RF 신호(RFin)를 수신하는 그의 입력 및 이득 트랜지스터(434)의 게이트에 커플링되는 그의 출력을 갖는다. 이득 트랜지스터(434)는 인덕터(432)의 한 단부에 커플링되는 그의 소스 및 캐스코드 트랜지스터들(436 및 438)의 소스들에 커플링되는 그의 드레인을 갖는다. 인덕터(432)의 다른 단부는 회로 접지에 커플링된다. 캐스코드 트랜지스터(436)는 제 1 제어 신호(Ven1)를 수신하는 그의 게이트 및 로드 회로(480)에 커플링되는 그의 드레인을 갖는다. 캐스코드 트랜지스터(438)는 제 2 제어 신호(Ven2)를 수신하는 그의 게이트 및 로드 회로(490)에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터(434) 및 캐스코드 트랜지스터들(436 및 438)은 도 4에서 도시된 바와 같은 NMOS 트랜지스터들, 또는 다른 타입들의 트랜지스터들로 구현될 수 있다.

[0033] 도 4에서 도시된 예시적인 설계에서, 로드 회로(480)는 주 코일(484) 및 보조 코일(486)을 포함하는 변압기(482)를 포함한다. 주 코일(484)은 캐스코드 트랜지스터(436)의 드레인과 전력 공급기(VDD) 사이에 커플링된다. 보조 코일(486)은 제 1 하향변환기(도 4에서 도시되지 않음)에 제 1 차동 출력 RF 신호를 제공한다. 로드 회로(490)는 (i) 캐스코드 트랜지스터(438)의 드레인과 VDD 공급기 사이에 커플링되는 주 코일(494) 및 (ii) 제 2 하향변환기(도 4에서 도시되지 않음)에 제 2 차동 출력 RF 신호를 제공하는 보조 코일(496)을 갖는 변압기(492)를 포함한다.

[0034] LNA(400) 내에서, 이득 트랜지스터(434)는 RFin 신호를 증폭하고 증폭된 신호를 제공한다. 인에이블될 때, 캐스코드 트랜지스터(436)는 증폭된 신호를 버퍼링하고, 제 1 차동 출력 RF 신호를 제 1 하향변환기(도 4에서 도시되지 않음)에 제공하는 로드 회로(480)를 구동한다. 인에이블될 때, 캐스코드 트랜지스터(438)는 증폭된 신호를 버퍼링하고, 제 2 차동 출력 RF 신호를 제 2 하향변환기(도 4에서 또한 도시되지 않음)에 제공하는 로드 회로(490)를 구동한다. 소스 디제너레이션 인덕터(432)는 몇 개의 기능들을 수행한다. 첫째로, 인덕터(432)는 LNA(400)가 양호한 동적 범위(예를 들어, 양호한 노이즈 지수)를 획득하고 낮은 전력 소비로 수신기에 대한 높은 감도를 달성하는 것을 가능케 한다. 둘째로, 인덕터(432)는 LNA(400)에 대한 입력 매칭을 돕는다.

[0035] SIMO LNA(400)는 임의의 주어진 순간에 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 단일-출력 모드에서, SIMO LNA(400)는 (예를 들어, 캐리어들의 한 세트 상에서) 적어도 하나의 전송된 신호를 포함하는 입력 RF 신호를 수신하고 하나의 하향변환기에 대한 하나의 출력 RF 신호(예를 들어, RFout1 또는 RFout2)를 제공한다. 하나의 캐스코드 트랜지스터(436 또는 438)는 하나의 출력 RF 신호를 제공하도록 인에이블되고 다른 캐스코드 트랜지스터는 디스에이블된다. 하향변환기는 적절한 주파수의 LO 신호로 출력 RF 신호를 하향변환할 수 있다. 다중-출력 모드에서, SIMO LNA(400)는 (예를 들어, 캐리어들의 2개의 세트들 상에서) 적어도 2개의 전송된 신호들을 포함하는 입력 RF 신호를 수신하고, 2개의 하향변환기들에 대한 2개의 출력 RF 신호들(예를 들어, 캐리어들의 각각의 세트에 대한 하나의 출력 RF 신호)을 제공한다. 캐스코드 트랜지스터(436 또는 438) 둘 다는 2개의 출력 RF 신호들을 제공하도록 인에이블된다. 각각의 하향변환기는 적절한 주파수의 LO 신호로 그의 출력 RF 신호를 하향변환할 수 있다.

[0036] 이득 트랜지스터(434)는 LNA(400)이 단지 하나의 출력 RF 신호를 제공할 때, 단일-출력 모드에서 Ib의 바이어스 전류로 바이어싱될 수 있다. Ib는 단일-출력 모드에서 LNA(400)에 대한 원하는 이득 및 동적 범위를 획득하도록 선택될 수 있다. 이득 트랜지스터(434)는 LNA(400)가 2개의 출력 RF 신호들을 제공할 때 유사한 동적 범위를 획득하기 위해 다중-출력 모드에서 2*Ib의 바이어스 전류로 바이어싱될 수 있다. 그러나 2*Ib로 바이어스 전류를 배가하는 것은 Ib의 바이어스 전류를 통한 단일-출력 모드에서의 LNA(400)의 이득에 비해 다중-출력 모드에서 LNA(400)의 이득을 감소시킨다. 단일-출력 모드 및 다중-출력 모드에서 유사한 이득들은 (i) 수신기 내의 회로들에 대한 (예를 들어, 노이즈, 선형성, 전력 소비 등에 대한) 한 세트의 설계 트래이드-오프들을 갖기 위해 그리고 (ii) 수신기 프로그래밍을 단순화하기 위해 바람직할 수 있다. 또한, 예를 들어, 동일한 입력 매칭 회로가 단일-출력 모드 및 다중-출력 모드 둘 다에 대해 이용될 때 바이어스 전류를 배가시키는 것은 다중-출력 모드에서 LNA(400)의 입력 매칭을 저하시킬 것이다. (예를 들어, 다수의 회로 컴포넌트들을 포함하는) 보다 복잡한 입력 매칭 회로(412)는 다중-출력 모드에서 LNA(400)의 양호한 입력 매칭을 획득하는데 필요할 수 있다.

[0037] 본 개시의 양상에서, 다중-출력 LNA는 다중-출력 모드에서 LNA의 이득, 동적 범위 및 입력 매칭을 유지할 수 있는 구성 가능한 디제너레이션 인덕터를 포함할 수 있다. LNA에는 단일-출력 모드에서와 유사한 동적 범위를 유지하기 위해 다중-출력 모드에서 더 높은 바이어스 전류가 인가될 수 있다. LNA의 이득은 더 높은 바이어스 전류로 인해 다중-출력 모드에서 감소될 수 있다. 디제너레이션 인덕터는 LNA의 이득을 부스팅하기 위해 다중-출력 모드에서 감소될 수 있다. 디제너레이션 인덕터를 감소시키는 것은 또한 다중-출력 모드에서 LNA의 입력 매칭을 개선할 수 있다.

[0038] 일반적으로, 구성 가능한 디제너레이션 인덕터는 이득 트랜지스터를 디제너레이팅하는데 이용되고 가변 인덕턴스를 갖는 적어도 하나의 인덕터를 포함하는 회로이다. 디제너레이션 인덕터는 또한 소스 디제너레이션 인덕터, 이미터 디제너레이션 인덕터 등으로서 지칭될 수 있다. 구성 가능한 디제너레이션 인덕터는 또한 프로그래밍 가능 디제너레이션 인덕터, 가변 디제너레이션 인덕터, 조정 가능한 디제너레이션 인덕터 등으로서 지칭될 수 있다.

[0039] 도 5a는 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 SIMO LNA(500)의 예시적인 설계의 개략도를 도시한다. LNA(500)는 도 3의 LNA들(330 및 332) 중 임의의 것에 대해 이용될 수 있다. 도 5a에서 도시된 예시적인 설계에서, LNA(500)는 구성 가능한 디제너레이션 인덕터(520), 이득 트랜지스터(534), 및 2개의 캐스코드 트랜지스터들(536 및 538)을 포함한다. 입력 매칭 회로(512)는 입력 RF 신호(RFin)를 수신하는 그의 입력 및 이득 트랜지스터(534)의 게이트에 커플링되는 그의 출력을 갖는다. 이득 트랜지스터(534)는 구성 가능한 디제너레이션 인덕터(520)의 한 단부에 커플링되는 그의 소스 및 캐스코드 트랜지스터들(536 및 538)의 소스들에 커플링되는 그의 드레인을 갖는다. 구성 가능한 디제너레이션 인덕터(520)는 추가로 회로 접지에 커플링된다. 캐스코드 트랜지스터(536)는 제 1 제어 신호(Ven1)를 수신하는 그의 게이트 및 로드 회로(580)에 커플링되는 그의 드레인을 갖는다. 캐스코드 트랜지스터(538)는 제 2 제어 신호(Ven2)를 수신하는 그의 게이트 및 로드 회로(590)에 커플링되는 그의 드레인을 갖는다. 이득 트랜지스터(534) 및 캐스코드 트랜지스터들(536 및 538)은 도 5a에서 도시된 바와 같이 NMOS 트랜지스터들로 또는 다른 타입들의 트랜지스터들로 구현될 수 있다.

[0040] 도 5a에서 도시된 예시적인 설계에서, 소스 디제너레이션 인덕터(520)는 병렬로 커플링되는 2개의 인덕터들(522 및 524)을 포함한다. 인덕터(522)는 이득 트랜지스터(534)의 소스에 커플링되는 한 단부 및 회로 접지에 커플링되는 다른 단부를 갖는다. 인덕터(524)는 이득 트랜지스터(534)의 소스에 커플링되는 한 단부 및 트랜지스터(526)의 드레인에 커플링되는 다른 단부를 갖는다. 트랜지스터(526)는 회로 접지에 커플링되는 그의 소스 및 모드 제어 신호(Mode)를 수신하는 그의 게이트를 갖는다. 인덕터(524) 및 트랜지스터(526)는 직렬로 커플링되고, 직렬 결합은 인덕터(522)와 병렬로 커플링된다. 트랜지스터(526)는 (i) 인덕터(522)와 병렬로 인덕터(524)를 커플링하도록 폐쇄되거나, 또는 (ii) 인덕터(522)와의 병렬 결합으로부터 인덕터(524)를 연결해제하도록 개방될 수 있는 스위치로서 동작한다.

[0041] LNA(500)는 다양한 방식들로 또한 구현될 수 있다. 다른 예시적인 설계에서, SIMO LNA는 병렬로 커플링되고 입력 RF 신호를 수신하는 그의 게이트를 갖는 2개의 이득 트랜지스터들을 포함할 수 있다. 제 1 이득 트랜지스터는 도 5a에서 도시된 바와 같이 구성 가능한 소스 디제너레이션 인덕터에 커플링되는 그의 소스를 가질 수 있다. 제 2 이득 트랜지스터는 회로 접지에 직접 커플링되는 그의 소스를 가질 수 있다. 제 1 이득 트랜지스터 또는 제 2 이득 트랜지스터 중 어느 하나가 선택될 수 있다. 다른 예시적인 설계에서, LNA는 LNA의 출력과 입력 사이에 커플링되는 피드백 회로를 포함할 수 있다. 피드백 회로는 레지스터, 커패시터, 트랜지스터, 몇몇 다른 회로 컴포넌트 또는 이들의 결합을 포함할 수 있다. 피드백 회로는 입력 매칭을 원조할 수 있고, LNA의 선형성을 또한 개선할 수 있다.

[0042] 다른 예시적인 설계에서, LNA는 각각의 캐스코드 트랜지스터 대신 캐스코드 회로를 포함할 수 있다. 캐스코드 회로는 (i) 이득 트랜지스터의 드레인과 중간 노드 간에 커플링되는 제 1 캐스코드 트랜지스터, (ii) 중간 노드와 LNA의 출력 간에 커플링되는 제 2 캐스코드 트랜지스터 및 (iii) 중간 노드와 회로 접지 간에 커플링되는 션트 트랜지스터를 포함할 수 있다. 캐스코드 회로가 인에이블될 때, 제 1 및 제 2 캐스코드 트랜지스터들은 LNA 출력을 통해 출력 RF 신호를 제공하도록 턴 온될 수 있고, 션트 트랜지스터는 턴 오프될 수 있다. 캐스코드 회로가 디스에이블될 때, 제 1 및 제 2 캐스코드 트랜지스터들은 LNA 출력에서 어떠한 출력 RF 신호를 제공하지 않도록 턴 오프될 수 있고, 션트 트랜지스터는 회로 접지로 중간 노드를 풀링하고 LNA 출력과 이득 트랜지스터 간에 더 양호한 격리를 제공하도록 턴 온될 수 있다. 더 양호한 격리는, 동일한 로드 회로가 하나 또는 그 초과의 LNA들에서 다수의 이득 트랜지스터들에 의해 이용될 때 특히 바람직할 수 있다.

[0043] 도 5a에서 도시된 예시적인 설계에서, 로드 회로(580)는 주 코일(584) 및 보조 코일(586)을 포함하는 변압기(582)를 포함한다. 주 코일(584)은 캐스코드 트랜지스터(536)와 VDD 공급기 사이에 커플링된다. 보조 코일(586)은 제 1 하향변환기(도 5a에서 도시되지 않음)에 제 1 차동 출력 RF 신호를 제공한다. 로드 회로(590)는 (i) 캐스코드 트랜지스터(538)와 VDD 공급기 사이에 커플링되는 주 코일(594) 및 (ii) 제 2 하향변환기(도 5a에서 도시되지 않음)에 제 2 차동 출력 RF 신호를 제공하는 보조 코일(596)을 갖는 변압기(592)를 포함한다.

[0044] 로드 회로들(580 및 590)은 다른 방식들로 또한 구현될 수 있다. 다른 예시적인 설계에서, 로드 회로는 인덕터 및 가능하게는, 캐스코드 트랜지스터의 드레인과 VDD 공급기 사이에 커플링되는 커패시터를 포함할 수 있다. 캐스코드 트랜지스터들(536 및 538)은 그의 드레인들에서 출력 RF 신호들을 제공할 수 있다. 또 다른 예시적인 설계에서, 로드 회로는 VDD 공급기에 커플링되는 그의 소스 및 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(536 또는 538))의 드레인에 커플링되는 그의 드레인을 갖는 PMOS(P-channel metal oxide semiconductor) 트랜지스터를 포함할 수 있다. PMOS 트랜지스터는 캐스코드 트랜지스터에 대한 활성 로드를 제공할 수 있다.

[0045] 단순함을 위해, 도 5a는 예를 들어, 캐리어 어그리게이션을 위해 동시에 수신되는 2개까지의 캐리어들의 세트들에 대해, 2개까지의 출력 RF 신호들을 2개까지의 로드 회로들(580 및 590)에 제공하기 위해 2개의 캐스코드 트랜지스터들(536 및 538)을 포함하는 SIMO LNA(500)를 도시한다. 일반적으로, SIMO LNA는 N개까지의 출력 RF 신호들을 제공하기 위해 N개의 로드 회로들에 커플링되는 N개의 캐스코드 트랜지스터들을 포함할 수 있으며, 여기서 N은 1 초과의 임의의 정수값일 수 있다.

[0046] SIMO LNA(500)는 임의의 주어진 순간에 이루어지는 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 단일-출력 모드에서, LNA(500)는 (예를 들어, 캐리어들의 한 세트 상에서) 적어도 하나의 전송된 신호를 포함하는 입력 RF 신호를 수신하고, 하나의 캐스코드 트랜지스터(536 또는 538)를 통해 하나의 출력 RF 신호를 하나의 하향변환기 회로에 제공한다. 다중-출력 모드에서, LNA(500)는 (예를 들어, 캐리어들의 2개의 세트들 상에서) 적어도 2개의 전송된 신호들을 포함하는 입력 RF 신호를 수신하고 2개의 캐스코드 트랜지스터들(536 및 538)을 통해 2개의 출력 RF 신호들(예를 들어, 캐리어들의 각각의 세트에 대해 하나의 출력 RF 신호)을 2개의 하향변환기 회로들에 제공한다.

[0047] 예시적인 설계에서, 이득 트랜지스터(534)에는 (i) 단일-출력 모드에서 Ib1의 공칭 바이어스 전류 또는 (ii) 다중-출력 모드에서 Ib2의 더 높은 바이어스 전류가 인가될 수 있으며, 여기서 Ib2 > Ib1이다. 공칭 바이어스 전류는 단일-출력 모드에서 LNA(500)에 대한 원하는 동적 범위를 획득하도록 선택될 수 있다. 더 높은 바이어스 전류는 다중-출력 모드에서 LNA(500)에 대한 원하는 동적 범위를 획득하도록 선택될 수 있다. 예를 들어, 더 높은 바이어스 전류는, 다중-출력 모드에서 LNA(500)에 대해 단일-출력 모드에서와 유사한 동적 범위를 획득하도록 선택될 수 있다. 더 높은 바이어스 전류는 공칭 바이어스 전류의 2배(예를 들어,

) 또는 공칭 바이어스 전류의 일부 다른 정수 또는 비-정수배(예를 들어,

여기서 m >1)일 수 있다.

[0048] 예시적인 설계에서, LNA(500)는 (i) 단일-출력 모드에서 L1의 공칭 소스 디제너레이션 인덕턴스로 또는 (ii) 다중-출력 모드에서 L2의 더 작은 소스 디제너레이션 인덕턴스로 동작할 수 있으며, 여기서 L2 < L1이다. 단일-출력 모드에서, 트랜지스터(526)는 Mode 신호 상의 낮은 전압을 통해 턴 온될 수 있고, 인덕터(522)만이 이득 트랜지스터(534)의 소스와 회로 접지 간에 커플링될 수 있고, 인덕터(524)는 회로 접지로부터 연결해제될 수 있고, 공칭 소스 디제너레이션 인덕턴스는 인덕터(522)에 의해 제공될 수 있다. 다중-출력 모드에서, 트랜지스터(526)는 Mode 신호 상의 높은 전압을 통해 턴 온될 수 있고, 인덕터들(522 및 524) 둘 다가 이득 트랜지스터(534)의 소스와 회로 접지 간에 커플링될 수 있고, 공칭 소스 디제너레이션 인덕턴스는 인덕터들(522 및 524)의 병렬 결합에 의해 제공될 수 있다. 인덕터(522)는 단일-출력 모드에서 L1의 원하는 소스 디제너레이션 인덕턴스를 제공하도록 설계될 수 있다. 인덕터들(522 및 524)의 병렬 결합은 다중-출력 모드에서 L2의 원하는 소스 디제너레이션 인덕턴스를 제공하도록 설계될 수 있다. 인덕턴스(L2)는 인덕턴스(L1)의 대략 1/2 또는 L1의 몇몇 다른 프랙션(fraction)일 수 있다.

[0049] 예시적인 설계에서, LNA(500)는 단일-출력 모드 및/또는 다중-출력 모드에서 다수의 이득 세팅들을 지원할 수 있다. 예를 들어, 고이득 세팅 및 저이득 세팅이 다중-출력 모드에서 지원될 수 있다. 고이득 세팅은 트랜지스터(526)를 턴 온함으로써 더 작은 소스 디제너레이션 인덕턴스로 더 높은 이득을 획득하는데 이용될 수 있다. 저이득 세팅은 트랜지스터(526)를 턴 오프함으로써 더 큰 소스 디제너레이션 인덕턴스로 더 낮은 이득을 획득하는데 이용될 수 있다. 상이한 이득들은 또한 이득 트랜지스터(534)의 바이어스 전류를 변동시킴으로써 각각의 모드의 각각의 이득 세팅에서 지원될 수 있다.

[0050] 일반적으로, LNA에 대한 입력 매칭은 (예를 들어, 하나 또는 그 초과의 트랜지스터들을 포함하는) 능동 회로 또는 (예를 들어, 하나 또는 그 초과의 레지스터들, 인덕터들, 커패시터들 등을 포함하는) 수동 회로로 달성될 수 있다. 비용, 전력 소비 및 회로 영역을 감소시키도록 입력 매칭을 위해 단지 하나의 회로 컴포넌트(예를 들어, 하나의 인덕터)만을 이용하는 것이 바람직할 수 있다. 또한 단일-출력 모드 및 다중-출력 모드 둘 다에서 입력 매칭을 위해 동일한 회로 컴포넌트(예를 들어, 동일한 인덕터)를 이용하는 것이 바람직할 수 있다.

[0051] 도 5a에서 도시된 예시적인 설계에서, 입력 매칭 회로(512)는 입력 매칭 회로(512)의 입력과 출력 간에 커플링되는 인덕터(514)를 포함한다. 단일 회로 컴포넌트(예를 들어, 단지 하나의 인덕터(514))는 단일-출력 모드 및 다중-출력 모드 둘 다에서 LNA(500)에 대한 양호한 입력 매칭을 획득하기에 충분할 수 있다. 인덕터(514)는 이득 트랜지스터(534)에 대한 Ib1의 최소 바이어스 전류 및 인덕터(522)에 의해 제공되는 L1의 공칭 소스 디제너레이션 인덕턴스로 단일-출력 모드에서 양호한 입력 매칭을 제공하도록 설계될 수 있다. LNA(500)와 인덕터(514)의 입력 매칭은 이득 트랜지스터(534)에 대한 Ib2의 더 높은 바이어스 전류로 인해 다중-출력 모드에서 저하될 수 있다. 그러나, 다중-출력 모드에서 L2의 더 작은 소스 디제너레이션 인덕턴스를 이용하는 것은 LNA(500)와 인덕터(514)의 입력 매칭을 개선할 수 있다. 일반적으로 인덕터(514)는 각각의 모드에 대해 이용되는 바이어스 전류 및 소스 디제너레이션 인덕턴스에 기초하여 단일-출력 모드 및 다중-출력 모드 둘 다에서 양호한 입력 매칭을 달성하도록 설계될 수 있다.

[0052] 입력 매칭 회로(512)는 다른 방식으로 또한 구현될 수 있다. 예를 들어, 입력 매칭 회로(512)는 입력과 회로 접지 간에 커플링되는 션트 트랜지스터, 또는 출력과 회로 접지 간에 커플링되는 션트 커패시터, 또는 이득 트랜지스터(534)의 게이트와 소스 간에 커플링되는 커패시터, 또는 다른 방식들로 커플링되는 몇몇 다른 회로 컴포넌트, 또는 이들의 결합을 포함할 수 있다. 각각의 커패시터는 고정된 커패시터, 또는 구성 가능한 커패시터일 수 있다. 구성 가능한 커패시터는 아날로그 전압에 따라 변동될 수 있는 커패시턴스를 갖는 가변 커패시터(버랙터(varactor))로 구현될 수 있다. 구성 가능한 커패시터는 또한 스위칭 가능한 커패시터들의 뱅크(bank)로 구현될 수 있으며, 각각의 스위칭 가능한 커패시터는 적어도 하나의 스위치를 통해 직렬로 커플링되는 커패시터를 포함한다. 각각의 스위칭 가능한 커패시터는 직렬 스위치(들)를 폐쇄함으로써 선택되거나, 또는 직렬 스위치(들)를 개방함으로써 선택해제(unselect)될 수 있다.

[0053] 도 5b는 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 SIMO LNA(502)의 예시적인 설계의 개략도를 도시한다. LNA(502)는 도 3의 LNA들(330 및 332) 중 임의의 것에 대해 또한 이용될 수 있다. 도 5b에서 도시된 예시적인 설계에서, LNA(502)는, 도 5a의 LNA(500)의 구성 가능한 디제너레이션 인덕터(520)가 도 5b의 LNA(502)의 구성 가능한 디제너레이션 인덕터(521)로 대체된 것을 제외하면, 도 5a의 LNA(500)의 모든 회로 컴포넌트들을 포함한다.

[0054] 도 5b에서 도시된 예시적인 설계에서, 소스 디제너레이션 인덕터(521)는 직렬로 커플링되는 2개의 인덕터들(523 및 525)을 포함한다. 인덕터(523)는 이득 트랜지스터(534)의 소스에 커플링되는 한 단부 및 노드 X에 커플링되는 다른 단부를 갖는다. 인덕터(525)는 노드 X에 커플링되는 한 단부 및 회로 접지에 커플링되는 다른 단부를 갖는다. 트랜지스터(527)는 회로 접지에 커플링되는 그의 소스 및 모드 제어 신호(Mode)를 수신하는 그의 게이트, 및 노드 X에 커플링되는 그의 드레인을 갖는다. 인덕터(525) 및 트랜지스터(527)는 병렬로 커플링되고, 병렬 결합은 인덕터(523)와 직렬로 커플링된다. 트랜지스터(527)는 (i) 인덕터(525)를 인덕터(523)와 직렬로 커플링하도록 개방되거나, 또는 (ii) 인덕터(525)를 단락시키고 인덕터(523)를 회로 접지에 커플링하도록 폐쇄될 수 있는 스위치로서 동작한다. 일반적으로, 소스 디제너레이션 인덕터는 직렬로 커플링되는 임의의 수의 인덕터들 및 인덕터에 커플링되는 임의의 수의 스위치들을 포함할 수 있다. 2개 초과의 인덕터들 및 1개 초과의 스위치는 2개 초과의 로드 회로들에 대해 바람직할 수 있는 2개 초과의 상이한 소스 디제너레이션 인덕턴스 값들을 획득하는데 이용될 수 있다. 상이한 수의 RFout 신호들 또는 RFout 신호들의 상이한 결합들은 상이한 소스 디제너레이션 인덕턴스 값들과 연관될 수 있다.

[0055] SIMO LNA(502)는 임의의 주어진 순간에 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. LNA(502)는 (i) 단일-출력 모드에서 공칭 소스 디제너레이션 인덕턴스 및 (ii) 다중-출력 모드에서 더 작은 소스 디제너레이션 인덕턴스로 동작할 수 있다. 단일-출력 모드에서, 트랜지스터(527)는 Mode 신호 상의 낮은 전압을 통해 턴 온될 수 있고, 인덕터들(523 및 525) 둘 다는 이득 트랜지스터(534)의 소스와 회로 접지 간에 그리고 직렬로 커플링될 수 있고, 공칭 소스 인덕턴스는 인덕터들(523 및 525)의 직렬 결합에 의해 제공될 수 있다. 다중-출력 모드에서, 트랜지스터(527)는 Mode 신호 상의 높은 전압을 통해 턴 온될 수 있고, 인덕터(525)는 트랜지스터(527)에 의해 단락될 수 있고, 인덕터(523)만이 이득 트랜지스터(534)의 소스와 회로 접지 간에 커플링될 수 있고, 더 작은 소스 인덕턴스는 인덕터(523)에 의해 제공될 수 있다. 인덕터(523)는 다중-출력 모드에서 L2의 원하는 소스 디제너레이션 인덕턴스를 제공하도록 설계될 수 있다. 인덕터들(523 및 525)의 직렬 결합은 단일-출력 모드에서 L1의 원하는 소스 디제너레이션 인덕턴스를 제공하도록 설계될 수 있으며, 여기서 L1 > L2이다. 인덕턴스(L1)는 대략적으로 인덕턴스(L2)의 2배, 또는 L2의 몇몇 다른 정수 또는 비-정수배일 수 있다.

[0056] 도 5c는 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 SIMO LNA(504)의 예시적인 설계의 개략도를 도시한다. LNA(504)는 도 3의 LNA들(330 및 332) 중 임의의 것에 대해 또한 이용될 수 있다. 도 5c에서 도시된 예시적인 설계에서, LNA(504)는 도 5a의 LNA(500)의 모든 회로 컴포넌트들을 포함한다. LNA(504)는 추가로 제 2 이득 트랜지스터(544), 제 2 구성 가능한 디제너레이션 인덕터(550) 및 캐스코드 트랜지스터들(546 및 548)을 포함한다. 이득 트랜지스터(544)는 입력 매칭 회로(512)의 출력에 커플링되는 그의 게이트, 구성 가능한 디제너레이션 인덕터(550)에 커플링되는 그의 소스 및 캐스코드 트랜지스터들(546 및 548)의 소스들에 커플링되는 그의 드레인을 갖는다. 구성 가능한 디제너레이션 인덕터(550)는 추가로 회로 접지에 커플링된다. 캐스코드 트랜지스터(546)는 제 3 제어 신호(Ven3)를 수신하는 그의 게이트 및 로드 회로(580)에 커플링되는 그의 드레인을 갖는다. 캐스코드 트랜지스터(548)는 제 4 제어 신호(Ven4)를 수신하는 그의 게이트 및 로드 회로(590)에 커플링되는 그의 드레인을 갖는다.

[0057] 도 5c에서 도시된 예시적인 설계에서, 소스 디제너레이션 인덕터(550)는 병렬로 커플링되는 2개의 인덕터들(552 및 554)을 포함한다. 인덕터(552)는 이득 트랜지스터(544)의 소스에 커플링되는 한 단부 및 회로 접지에 커플링되는 다른 단부를 갖는다. 인덕터(554)는 이득 트랜지스터(544)의 소스에 커플링되는 한 단부 및 트랜지스터(556)의 드레인에 커플링되는 다른 단부를 갖는다. 트랜지스터(556)는 회로 접지에 커플링되는 그의 소스 및 Mode 신호를 수신하는 그의 게이트를 갖는다. 인덕터(554) 및 트랜지스터(556)는 직렬로 커플링되고, 직렬 결합은 인덕터(552)와 병렬로 커플링된다. 트랜지스터(556)는 (i) 인덕터(554)를 인덕터(552)에 병렬로 커플링하도록 폐쇄되거나, 또는 (ii) 인덕터(552)와의 병렬 결합으로부터 인덕터(554)를 연결해제하도록 개방될 수 있는 스위치로서 동작할 수 있다.

[0058] 도 5c에서 도시된 예시적인 설계에서, 각각의 이득 트랜지스터는 별개의 구성 가능한 디제너레이션 인덕터에 커플링된다. 다른 예시적인 설계에서, 하나의 이득 트랜지스터(예를 들어, 이득 트랜지스터(534))는 구성 가능한 디제너레이션 인덕터에 커플링되고, 다른 이득 트랜지스터는 고정된 인덕터에 커플링될 수 있다. 또 다른 예시적인 설계에서, 하나의 이득 트랜지스터(예를 들어, 이득 트랜지스터(534))는 구성 가능한 디제너레이션 인덕터에 커플링될 수 있고, 다른 캐스코드 트랜지스터는 회로 접지에 직접 커플링될 수 있다.

[0059] SIMO LNA(504)는 임의의 주어진 순간에 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 단일-출력 모드의 일 예시적인 설계에서, 이득 트랜지스터들(534 및 544) 둘 다는 인에이블될 수 있고, 2개의 캐스코드 트랜지스터들은 인에이블될 수 있다. 캐스코드 트랜지스터들(536 및 546)은 로드 회로(580)에 대한 제 1 출력 RF 신호(RFout1)를 생성하도록 인에이블될 수 있고, 캐스코드 트랜지스터(538 및 548)는 디스에이블될 수 있다. 대안적으로, 캐스코드 트랜지스터들(538 및 548)은 로드 회로(590)에 대한 제 2 출력 RF 신호(RFout2)를 생성하도록 인에이블될 수 있고, 캐스코드 트랜지스터(536 및 546)는 디스에이블될 수 있다. 다른 예시적인 설계에서, 하나의 이득 트랜지스터(534 또는 544)는 인에이블될 수 있고, 하나의 캐스코드 트랜지스터는 인에이블될 수 있다. 예시적인 설계들 둘 다에 대해, 적합한 소스 디제너레이션 인덕터는, 단일-출력 모드에서 LNA(504)에 대한 원하는 동적 범위, 이득 및 입력 매칭을 획득하도록 인에이블되는 각각의 이득 트랜지스터에 대해 선택될 수 있다.

[0060] 다중-출력 모드에서, 이득 트랜지스터들(534 및 544) 둘 다는 인에이블될 수 있다. 캐스코드 트랜지스터들(536 및 548)은 각각 로드 회로들(580 및 590)에 대한 RFout1 및 RFout2 신호들을 생성하도록 인에이블될 수 있고, 캐스코드 트랜지스터들(538 및 546)은 디스에이블될 수 있다. 대안적으로, 모든 4개의 캐스코드 트랜지스터들(536, 538, 546 및 548)은 인에이블될 수 있다. 적합한 소스 디제너레이션 인덕터는, 다중-출력 모드에서 LNA(504)에 대한 원하는 동적 범위, 이득 및 입력 매칭을 획득하기 위해 각각의 이득 트랜지스터에 대해 선택될 수 있다.

[0061] 도 5c에서 도시된 예시적인 설계에서, 입력 RF 신호는, 캐스코드 트랜지스터들(536, 538, 546 및 548)을 구동하는 2개의 이득 트랜지스터들(534 및 544)에 입력 RF 신호가 인가되게 함으로써 "게이트" 레벨에서 분할된다. 대조적으로, 도 5a 및 5b에서 도시된 예시적인 설계에서, 입력 RF 신호는 2개의 캐스코드 트랜지스터들(536 및 538)을 구동하는 단일 이득 트랜지스터에 입력 RF 신호가 인가되게 함으로써 "캐스코드" 레벨에서 분할된다. (도 5c에서 도시된 바와 같이) 게이트 레벨에서 입력 RF 신호를 분할하는 것은, (도 5a 및 도 5b에서 도시된 바와 같이) 캐스코드 레벨에서 입력 RF 신호를 분할하는 것보다 더 양호한 성능을 제공할 수 있다. 게이트-레벨 분할을 통한 더 양호한 성능은 더 양호한 이득, 더 낮은 노이즈 지수, 개선된 선형성, 하향변환기들에 대한 누설된 LO 신호들의 커플링을 감소시키는 더 양호한 격리 등을 포함할 수 있다.

[0062] 도 5d는 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 SIMO LNA(506)의 예시적인 설계의 개략도를 도시한다. LNA(506)는 또한 도 3의 LNA들(330 및 332) 중 임의의 것에 대해 이용될 수 있다. 도 5d에서 도시된 예시적인 설계에서, LNA(506)는, LNA(506)로부터 생략된 구성 가능한 디제너레이션 인덕터(550)를 제외하면 도 5c의 LNA(504)의 모든 회로 컴포넌트들을 포함한다. 이득 트랜지스터들(534 및 544)은 회로 접지에 추가로 커플링되는 구성 가능한 디제너레이션 인덕터(520)에 그리고 서로 함께 커플링되는 그의 소스들을 갖는다.

[0063] SIMO LNA(506)는 임의의 주어진 순간에 단일-출력 모드 또는 다중-출력 모드에서 동작할 수 있다. 하나 또는 그 초과의 이득 트랜지스터들 및 하나 또는 그 초과의 캐스코드 트랜지스터들은 도 5c에 대해 위에서 설명된 바와 같이 각각의 모드에 대해 인에이블될 수 있다. 단일-출력 모드에서, 인덕터(522)만이 선택되고, 인덕터(524)는 트랜지스터(526)를 턴 오프함으로써 연결해제될 수 있다. 다중-출력 모드에서, 인덕터들(522 및 524) 둘 다는 트랜지스터(526)를 턴 온함으로써 선택될 수 있다. 인덕터(522)는 단일-출력 모드에서 LNA(506)에 대한 원하는 이득, 동적 범위 및 입력 매칭을 제공하도록 설계될 수 있다. 인덕터들(522 및 524)은 다중-출력 모드에서 LNA(506)에 대한 원하는 이득, 동적 범위 및 입력 매칭을 제공하도록 설계될 수 있다.

[0064] 도 5a 내지 도 5d는 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 SIMO LNA들의 4개의 예시적인 설계들을 도시한다. 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 SIMO LNA는 다른 방식들로 또한 구현될 수 있다. 다른 예시적인 설계에서, SIMO LNA는 (도 5c에서 도시된 바와 같은 양자의 전환 캐스코드 트랜지스터들(538 및 548) 대신) 전환 캐스코드 트랜지스터(538 또는 548)를 포함할 수 있다. 또 다른 예시적인 설계에서, SIMO LNA는 (소스 디제너레이션 인덕터 대신) 회로 접지에 커플링되는 그의 소스를 각각 갖는 하나 또는 그 초과의 이득 트랜지스터들을 포함할 수 있다. 또 다른 예시적인 설계에서, SIMO LNA는 LNA의 입력과 출력 사이에 커플링되는 피드백 회로를 포함할 수 있다. 피드백 회로는 레지스터, 커패시터, 트랜지스터, 몇몇 다른 회로 컴포넌트, 또는 이들의 결합을 포함할 수 있다. 피드백 회로는 입력 매칭을 원조할 수 있고 SIMO LNA의 선형성을 또한 개선할 수 있다.

[0065] 도 6은 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 MIMO LNA(600)의 예시적인 설계의 개략도를 도시한다. LNA(600)는 도 3의 LNA들(330 및 332) 중 임의의 것에 대해 이용될 수 있다. 도 6에서 도시된 예시적인 설계에서, LNA(600)는 도 5c의 LNA(504)의 모든 회로 컴포넌트들을 포함한다. 그러나 이득 트랜지스터들(534 및 544)은 LNA(504)에서와 같이 함께 커플링되지 않는다. 오히려, 이득 트랜지스터(534)는 제 1 입력 RF 신호(RFin1)를 수신하는 입력 매칭 회로(512)에 커플링되는 그의 게이트를 갖는다. 입력 매칭 회로(512)는 제 1 대역에 대하여 LNA(600)에 대한 입력 매칭을 수행할 수 있다. 이득 트랜지스터(544)는 제 2 입력 RF 신호(RFin2)를 수신하는 입력 매칭 회로(516)에 커플링되는 그의 게이트를 갖는다. 입력 매칭 회로(516)는 회로(516)의 입력과 출력 간에 커플링되는 인덕터(518)를 포함할 수 있고, 제 2 대역에 대하여 LNA(600)에 대한 입력 매칭을 수행할 수 있다. LNA(600)는 이에 따라 인터-대역 CA는 물론 인트라-대역 CA도 지원할 수 있다.

[0066] MIMO LNA(600)는 임의의 주어진 순간에 단일-출력 모드, SIMO 모드, 또는 MIMO 모드에서 동작할 수 있다. 단일-출력 모드에서, 하나의 입력 RF 신호(예를 들어, RFin1 또는 RFin2)는 하나의 이득 트랜지스터(예를 들어, 이득 트랜지스터(534 또는 544))에 의해 증폭되고 하나의 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터(536, 538, 546 또는 548))에 의해 버퍼링되어 하나의 로드 회로(예를 들어, 로드 회로(580 또는 590))에 대한 하나의 출력 RF 신호(예를 들어, RFout1 또는 RFout2)를 획득할 수 있다. SIMO 모드에서, 하나의 입력 RF 신호(예를 들어, RFin1 또는 RFin2)는 하나의 이득 트랜지스터(예를 들어, 이득 트랜지스터(534 또는 544))에 의해 증폭되고 2개의 캐스코드 트랜지스터(예를 들어, 캐스코드 트랜지스터들(536 및 538) 또는 캐스코드 트랜지스터들(546 및 548))에 의해 버퍼링되어 2개의 로드 회로들(예를 들어, 로드 회로들(580 및 590))에 대한 2개의 출력 RF 신호들(예를 들어, RFout1 및 RFout2)를 획득할 수 있다. MIMO 모드에서, 2개의 입력 RF 신호들(예를 들어, RFin1 또는 RFin2)은 2개의 이득 트랜지스터들(예를 들어, 이득 트랜지스터들(534 및 544))에 의해 증폭되고 2개의 캐스코드 트랜지스터들(예를 들어, 캐스코드 트랜지스터들(536 및 546) 또는 캐스코드 트랜지스터들(538 및 548))에 의해 버퍼링되어 2개의 로드 회로들(예를 들어, 로드 회로들(580 및 590))에 대한 2개의 출력 RF 신호들(예를 들어, RFout1 및 RFout2)을 획득할 수 있다.

[0067] 구성 가능한 디제너레이션 인덕터들(520 및 550)은 단일-출력 모드, SIMO 모드 및 MIMO 모드에서 양호한 성능을 제공하도록 구성될 수 있다. 이득 트랜지스터(534)가 단일-출력 모드 또는 MIMO 모드에서 인에이블될 때, 구성 가능한 디제너레이션 인덕터(520)는, 인덕터(522)가 공칭 소스 디제너레이션 인덕턴스를 제공하도록 (예를 들어, 트랜지스터(526)를 턴 오프함으로써) 세팅될 수 있다. 이득 트랜지스터(534)가 SIMO 모드에서 인에이블될 때, 구성 가능한 디제너레이션 인덕터(520)는, 인덕터들(522 및 524)이 더 작은 소스 디제너레이션 인덕턴스를 제공하도록 (예를 들어, 트랜지스터(526)를 턴 온함으로써) 세팅될 수 있다. 유사하게, 이득 트랜지스터(544)가 단일-출력 모드 또는 MIMO 모드에서 인에이블될 때, 구성 가능한 디제너레이션 인덕터(550)는 인덕터(552)가 공칭 소스 디제너레이션 인덕턴스를 제공하도록 (예를 들어, 트랜지스터(556)를 턴 오프함으로써) 세팅될 수 있다. 이득 트랜지스터(544)가 SIMO 모드에서 인에이블될 때, 구성 가능한 디제너레이션 인덕터(550)는, 인덕터들(552 및 554)이 더 작은 소스 디제너레이션 인덕턴스를 제공하도록 (예를 들어, 트랜지스터(556)를 턴 온함으로써) 세팅될 수 있다.

[0068] 도 6은 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 MIMO LNA의 예시적인 설계를 도시한다. 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 MIMO LNA는 또한 다른 방식으로 구현될 수 있다. 다른 예시적인 설계에서, MIMO LNA는 (예를 들어, 도 5c 또는 도 5d에서 도시된 바와 같이) 각각의 입력 RF 신호에 대해 함께 커플링되는 그의 게이트를 갖는 다수의 이득 트랜지스터들을 포함할 수 있다. 각각의 이득 트랜지스터는 (예를 들어, 도 5c에서 도시된 바와 같이) 별개의 구성 가능한 디제너레이션 인덕터에 커플링될 수 있다. 대안적으로, 다수의 이득 트랜지스터들은 (예를 들어, 도 5d에서 도시된 바와 같이) 공통 구성 가능한 디제너레이션 인덕터에 그리고 함께 커플링되는 그의 소스들을 가질 수 있다. 각각의 이득 트랜지스터는 하나 또는 그 초과의 캐스코드 트랜지스터들을 통해 하나 또는 그 초과의 로드 회로들에 커플링될 수 있다. 또 다른 예시적인 설계에서, MIMO LNA는 LNA의 입력과 출력 간에 커플링되는 피드백 회로를 포함할 수 있다. 피드백 회로는 레지스터, 커패시터, 트랜지스터, 몇몇 다른 회로 컴포넌트, 또는 이들의 결합을 포함할 수 있다.

[0069] 도 6은 2개의 입력 RF 신호들을 수신하는 2개의 입력들 및 2개의 로드 회로들에 커플링되는 2개의 출력들을 갖는 MIMO LNA의 예시적인 설계를 도시한다. 일반적으로, MIMO LNA는 임의의 수의 입력들 및 임의의 수의 출력들을 포함할 수 있다. 입력 매칭 회로는 각각의 LNA 입력에 커플링될 수 있고, 특정한 관심 대역에 대한 입력 매칭을 수행할 수 있다. 각각의 LNA 입력은, 함께 커플링되는 그의 게이트들을 가질 수 있는 하나 또는 그 초과의 이득 트랜지스터들에 또한 커플링될 수 있다. 각각의 이득 트랜지스터는 하나 또는 그 초과의 캐스코드 트랜지스터들을 통해 하나 또는 그 초과의 LNA 출력들에 커플링될 수 있다. 이득 트랜지스터는 별개의 구성 가능한 디제너레이션 인덕터에 커플링될 수 있다. 대안적으로, (예를 들어, 동일한 LNA 입력에 대한) 다수의 이득 트랜지스터들은 공통 구성 가능한 디제너레이션 인덕터에 그리고 함께 커플링되는 그의 소스들을 가질 수 있다.

[0070] 도 5a 내지 도 6은 2개의 독립적인 소스 디제너레이션 인덕터들이 이득 트랜지스터의 소스에 커플링되는 예시적인 설계들을 도시한다. 다른 예시적인 설계에서, 이득 트랜지스터의 소스에 커플링되는 2개의 인덕터들(예를 들어, 도 5a의 인덕터들(522 및 524))은 자기적으로 커플링될 수 있고, 0 내지 1 또는 0 ≤ k ≤ 1의 범위 내에 있을 수 있는 커플링 계수(k)를 가질 수 있다. 커플링 계수(k)는 2개의 인덕터들의 구현(예를 들어, 레이아웃, 배치 및 간격)에 의존할 수 있다. 2개의 인덕터들 간의 자기 커플링으로 인한 상호 인덕턴스(M)은

로서 표현될 수 있으며, 여기서 L1 및 L2는 2개의 인덕터들의 인덕턴스이다. 이득 트랜지스터의 소스 디제너레이션 인덕턴스는 상호 인덕턴스에 의존할 수 있다.

[0071] 도 5a 내지 도 6은 단일-엔드 입력 RF 신호를 수신하고 단일-엔드 출력 RF 신호들을 제공하는 단일-엔드 LNA들의 예시적인 설계를 도시한다. 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 차동 LNA들이 또한 구현될 수 있다. 예를 들어, 도 5a의 LNA(500)에 대한 회로는 복제될 수 있다. 회로의 하나의 카피는 비-반전 입력 RF 신호를 수신하고 하나 또는 그 초과의 반전 출력 RF 신호를 제공할 수 있다. 회로의 다른 카피는 반전 입력 RF 신호를 수신하고 하나 또는 그 초과의 비-반전 출력 RF 신호들을 제공할 수 있다. 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 차동 LNA들은 또한 다른 방식들로 구현될 수 있다.

[0072] 본 명세서에서 설명되는 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 다중-출력 증폭기들(예를 들어, 다중-출력 LNA들)은 다양한 이점들을 제공할 수 있다. 첫째로, 다중-출력 증폭기들은 예를 들어, 캐리어 어그리게이션, CoMP, 동시성 서비스들 등을 위해 하나 또는 그 초과의 무선 시스템들에서 하나 또는 그 초과의 기지국들로부터 동시에 송신된 다수의 전송된 신호들을 수신하는데 이용될 수 있다. 둘째로, 다중-출력 증폭기들은 단일-출력 모드 및 다중-출력 모드 둘 다에서 양호한 성능(예를 들어, 양호한 동적 범위, 이득, 입력 매칭 등)을 제공할 수 있다. 셋째로, 다중-출력 증폭기들에 대한 입력 매칭은, 예를 들어, 도 5a 및 도 5b에서 도시된 직렬 인덕터와 같은 단일 회로 컴포넌트로 단순화될 수 있다. 단순화된 입력 매칭은 다중-출력 모드에서 더 높은 바이어스 전류를 통해 소스 디제너레이션 인덕턴스를 감소시키는 결과로서 입력 임피던스에서 더 작은 변동을 갖는 다중-출력 증폭기들로 인해 가능할 수 있다. 단순화된 입력 매칭은, 비용을 낮추고 회로 영역을 더 작게 하는 등을 할 수 있다. 넷째로, 다중-출력 증폭기들은 예를 들어, 다중-출력 모드에서 보다 많은 배터리 전력을 소비할 필요 없이, 단일-출력 모드 및 다중-출력 모드에서 유사한 이득을 갖도록 설계되고 구성될 수 있다. 단일-출력 모드 및 다중-출력 모드 둘 다에 대해 유사한 이득은 양자의 모드들에서 감도를 유사하게 하는 것은 물론, 양자의 모드들에 대하여 기저대역 회로들에 대한 하나의 세팅을 갖게 함으로써 복잡도를 감소하게 한다.

[0073] 구성 가능한 디제너레이션 인덕터는 단일-출력 모드 및 다중-출력 모드 둘 다에서 양호한 동적 범위, 높은 이득 및 양호한 입력 매칭을 획득하기 위해 다중-출력 증폭기를 인에이블할 수 있다. 구성 가능한 디제너레이션 인덕터는 또한 단일 회로 컴포넌트(예를 들어, 도 5a 및 도 5b의 인덕터(514))가 다중-출력 증폭기의 입력 매칭을 위해 이용되도록 허용할 수 있다. 입력 매칭을 위한 회로 컴포넌트들의 수를 감소시키는 것은 비용, 회로 영역 등을 감소시키는데 몹시 바람직할 수 있다.

[0074] 예시적인 설계에서, 장치(예를 들어, 무선 디바이스, IC, 회로 모듈 등)는 증폭기에 대한 이득 트랜지스터 및 구성 가능한 디제너레이션 인덕터를 포함할 수 있다. 이득 트랜지스터(예를 들어, 도 5a 내지 도 5d의 이득 트랜지스터(534))는 입력 신호를 수신하고 증폭된 신호를 제공할 수 있다. 증폭기는 제 1 동작 모드(예를 들어, 단일-출력 모드)에서 단일 출력 신호를, 또는 제 2 동작 모드(예를 들어, 다중-출력 모드)에서 복수의 출력 신호들을 제공할 수 있다. 구성 가능한 디제너레이션 인덕터(예를 들어, 도 5a의 구성 가능한 디제너레이션 인덕터(520) 또는 도 5b의 구성 가능한 디제너레이션 인덕터(521))는 이득 트랜지스터에 커플링될 수 있고, 제 1 동작 모드에서 제 1 소스 디제너레이션 인덕턴스 또는 제 2 동작 모드에서 제 2 소스 디제너레이션 인덕턴스를 제공할 수 있다. 제 2 소스 디제너레이션 인덕턴스는 제 1 소스 디제너레이션 인덕턴스 미만일 수 있고, 제 2 동작 모드에서 생성되는 출력 신호들의 수에 의존할 수 있다. 예를 들어, 제 2 소스 디제너레이션 인덕턴스는, 2개의 출력 신호들이 제 2 동작 모드에서 생성되는 경우, 제 1 소스 디제너레이션 인덕턴스의 대략 1/2일 수 있다.

[0075] 도 5a에서 도시된 예시적인 설계에서, 구성 가능한 디제너레이션 인덕터는 이득 트랜지스터와 회로 접지 간에 커플링되는 제 1 인덕터(예를 들어, 인덕터(522)), 이득 트랜지스터와 중간 노드 간에 커플링되는 제 2 인덕터(예를 들어, 인덕터(524)), 및 중간 노드와 회로 접지 간에 커플링되는 션트 트랜지스터(예를 들어, 트랜지스터(526))를 포함할 수 있다. 도 5b에서 도시된 다른 예시적인 설계에서, 구성 가능한 디제너레이션 인덕터는 이득 트랜지스터와 중간 노드 간에 커플링되는 제 1 인덕터(예를 들어, 인덕터(523)), 중간 노드와 회로 접지 간에 커플링되는 제 2 인덕터(예를 들어, 인덕터(525)), 및 중간 노드와 회로 접지 간에 커플링되는 션트 트랜지스터(예를 들어, 트랜지스터(527))를 포함할 수 있다. 구성 가능한 디제너레이션 인덕터는 또한 다른 회로 설계들에 기초하여 다른 방식들로 구현될 수 있다.

[0076] 예시적인 설계에서, 장치는 제 1 및 제 2 캐스코드 트랜지스터들을 더 포함할 수 있다. 제 1 캐스코드 트랜지스터(예를 들어, 도 5a 및 도 5b의 캐스코드 트랜지스터(536))는 이득 트랜지스터에 커플링될 수 있고, 증폭된 신호를 수신하고 제 1 출력 신호를 제공할 수 있다. 제 2 캐스코드 트랜지스터(예를 들어, 도 5a 및 도 5b의 캐스코드 트랜지스터(538))는 또한 이득 트랜지스터에 커플링될 수 있고, 증폭된 신호를 수신하고 제 2 출력 신호를 제공할 수 있다. 제 1 및 제 2 캐스코드 트랜지스터들 중 하나는 단일 출력 신호를 제공하기 위해 제 1 동작 모드에서 인에이블될 수 있다. 제 1 및 제 2 캐스코드 트랜지스터들 둘 다는 2개의 출력 신호들을 제공하기 위해 제 2 동작 모드에서 인에이블될 수 있다. 일반적으로, 복수의 캐스코드 트랜지스터들은 이득 트랜지스터에 커플링될 수 있고, 증폭된 신호를 수신하고 제 1 동작 모드에서 단일 출력 신호를, 또는 제 2 동작 모드에서 복수의 출력 신호들을 제공할 수 있다. 복수의 캐스코드 트랜지스터들은 제 1 및 제 2 캐스코드 트랜지스터들 및 가능하게는, 부가적인 캐스코드 트랜지스터들을 포함할 수 있다.

[0077] 다른 예시적인 설계에서, 장치는 예를 들어, 도 5c 또는 도 5d에서 도시된 SIMO LNA에 대해 제 2 이득 트랜지스터 및 제 3 및 제 4 캐스코드 트랜지스터들을 더 포함할 수 있다. 제 2 이득 트랜지스터(예를 들어, 도 5c 또는 도 5d의 이득 트랜지스터(544))는 입력 신호를 수신하고 제 2 증폭된 신호를 제공할 수 있다. 제 1 및 제 2 이득 트랜지스터들은 이에 따라 동일한 입력 신호를 수신할 수 있다. 제 3 및 제 4 캐스코드 트랜지스터들(예를 들어, 캐스코드 트랜지스터들(546 및 548))은 제 2 이득 트랜지스터에 커플링될 수 있다. 제 1 내지 제 4 캐스코드 트랜지스터들은 제 1 동작 모드에서 단일 출력 신호를 또는 제 2 동작 모드에서 복수의 출력 신호들을 제공할 수 있다. 일반적으로, 제 2 복수의 캐스코드 트랜지스터들은 제 2 이득 트랜지스터에 커플링될 수 있고, 제 2 증폭된 신호를 수신할 수 있다. 이득 트랜지스터에 커플링되는 복수의 캐스코드 트랜지스터들 및 제 2 이득 트랜지스터에 커플링되는 제 2 복수의 캐스코드 트랜지스터들은 제 1 동작 모드에서 단일 출력 신호를 또는 제 2 동작 모드에서 복수의 출력 신호들을 제공할 수 있다.

[0078] 예시적인 설계에서, 이득 트랜지스터 및 제 2 이득 트랜지스터는 예를 들어, 도 5c에서 도시된 바와 같이 구성 가능한 디제너레이션 인덕터에 그리고 함께 커플링되는 그의 소스들을 가질 수 있다. 다른 예시적인 설계에서, 제 2 이득 트랜지스터는, 제 1 동작 모드에서 제 3 소스 디제너레이션 인덕턴스를, 또는 제 2 동작 모드에서 제 4 소스 디제너레이션 인덕턴스를 제공할 수 있는 제 2 구성 가능한 디제너레이션 인덕터(예를 들어, 도 5c의 구성 가능한 디제너레이션 인덕터(550))에 커플링될 수 있다.

[0079] 다른 예시적인 설계에서, 장치는 예를 들어, 도 6에서 도시된 MIMO LNA에 대해, 제 2 이득 트랜지스터, 제 3 및 제 4 캐스코드 트랜지스터들, 및 제 2 구성 가능한 디제너레이션 인덕터를 더 포함할 수 있다. 제 2 이득 트랜지스터(예를 들어, 도 6의 이득 트랜지스터(544))는 제 2 입력 신호를 수신하고 제 2 증폭된 신호를 제공할 수 있다. 이득 트랜지스터 및 제 2 이득 트랜지스터는 이에 따라 예를 들어, 도 6에서 도시된 바와 같이 상이한 입력 신호들을 수신할 수 있다. 제 3 및 제 4 캐스코드 트랜지스터들(예를 들어, 도 6의 캐스코드 트랜지스터들(546 및 548))은 제 2 이득 트랜지스터에 커플링될 수 있다. 제 1 내지 제 4 캐스코드 트랜지스터들은 제 1 동작 모드에서 단일 출력 신호를, 또는 제 2 동작 모드에서 복수의 출력 신호들을 제공할 수 있다. 제 2 구성 가능한 디제너레이션 인덕터(예를 들어, 도 6의 구성 가능한 디제너레이션 인덕터(550))는 제 2 이득 트랜지스터에 커플링될 수 있고, 제 1 동작 모드에서 제 3 소스 디제너레이션 인덕턴스를, 또는 제 2 동작 모드에서 제 4 소스 디제너레이션 인덕턴스를 제공할 수 있다. 일반적으로, 제 2 복수의 캐스코드 트랜지스터들은 제 2 이득 트랜지스터에 커플링될 수 있고, 제 2 증폭된 신호를 수신할 수 있다. 입력 신호를 수신하는 이득 트랜지스터에 커플링되는 복수의 캐스코드 트랜지스터들 및 제 2 입력 신호를 수신하는 제 2 이득 트랜지스터에 커플링되는 제 2 복수의 캐스코드 트랜지스터들은 제 1 동작 모드에서 단일 출력 신호를, 또는 제 2 동작 모드에서 복수의 출력 신호들을 제공할 수 있다.

[0080] 예시적인 설계에서, 이득 트랜지스터에는 제 1 동작 모드에서 제 1 바이어스 전류가, 또는 제 2 동작 모드에서 제 2 바이어스 전류가 인가될 수 있다. 제 2 바이어스 전류는 제 1 바이어스 전류보다 클 수 있고, 제 2 동작 모드에서 생성된 출력 신호들의 수에 의존할 수 있다. 예를 들어, 제 2 바이어스 전류는, 2개의 출력 신호들이 제 2 동작 모드에서 생성되는 경우 제 1 바이어스 전류의 대략 2배일 수 있다. 예시적인 설계에서, 제 1 및 제 2 바이어스 전류들은 고정된 바이어스 전류들일 수 있다. 다른 예시적인 설계에서, 제 1 바이어스 전류는 제 1 동작 모드에서 제 1 가변 이득을 획득하도록 조정 가능할 수 있고 및/또는 제 2 바이어스 전류는 제 2 동작 모드에서 제 2 가변 이득을 획득하도록 조정 가능할 수 있다.

[0081] 예시적인 설계에서, 장치는 추가로 이득 트랜지스터에 커플링되는 입력 매칭 회로(예를 들어, 도 5a 및 도 5b의 입력 매칭 회로(512))를 더 포함할 수 있다. 입력 매칭 회로는 입력 RF 신호를 수신하고, 입력 신호를 이득 트랜지스터에 제공할 수 있다. 예시적인 설계에서, 입력 매칭 회로는 입력 매칭 회로의 입력과 출력 간에 커플링되는 인덕터(예를 들어, 인덕터(514))만을 포함할 수 있다. 다른 예시적인 설계들에서, 입력 매칭 회로는 증폭기의 입력 매칭을 위해 하나 또는 그 초과의 부가적인 회로 컴포넌트들(예를 들어, 하나 또는 그 초과의 커패시터들, 인덕터들 및/또는 레지스터들)을 포함할 수 있다.

[0082] 도 7은 증폭을 수행하기 위한 프로세스(700)의 예시적인 설계를 도시한다. 입력 신호는 증폭된 신호를 획득하도록 제 1 동작 모드에서 제 1 소스 디제너레이션 인덕턴스, 또는 제 2 동작 모드에서 제 2 소스 디제너레이션 인덕턴스에 기초하여 증폭될 수 있다(블록 712). 제 2 소스 디제너레이션 인덕턴스는 제 1 소스 디제너레이션 인덕턴스보다 작을 수 있다. 증폭된 신호에 기초하여 단일 출력 신호가 제 1 동작 모드에서 생성될 수 있거나, 또는 복수의 출력 신호들이 제 2 동작 모드에서 생성될 수 있다(블록 714). 제 1 소스 디제너레이션 인덕턴스는 제 1 인덕터(예를 들어, 도 5a의 인덕터(522))에 기초하여, 또는 제 3 인덕터 및 제 4 인덕터의 직렬 결합(예를 들어, 도 5b의 인덕터들(523 및 525))에 기초하여 제공될 수 있다(블록 716). 제 2 소스 디제너레이션 인덕턴스는 제 1 인덕터 및 제 2 인덕터의 병렬 결합(예를 들어, 도 5a의 인덕터들(522 및 524))에 기초하여 또는 제 3 인덕터(예를 들어, 도 5b의 인덕터(523))에 기초하여 제공될 수 있다(블록 718). 제 1 바이어스 전류는 제 1 동작 모드에서 인가될 수 있다(블록 720). 제 1 바이어스 전류보다 더 큰 제 2 바이어스 전류는 제 2 동작 모드에서 인가될 수 있다(블록 722).

[0083] 예시적인 설계에서, MIMO 증폭기에 대해, 제 2 입력 신호는 제 2 증폭된 신호를 획득하기 위해 제 1 동작 모드에서 제 3 소스 디제너레이션 인덕턴스에 기초하여 또는 제 2 동작 모드에서 제 4 소스 디제너레이션 인덕턴스에 기초하여 증폭될 수 있다. 단일 출력 신호는 제 1 동작 모드에서 생성될 수 있거나, 또는 복수의 출력 신호들은 증폭된 신호 및/또는 제 2 증폭된 신호에 기초하여 제 2 동작 모드에서 생성될 수 있다.

[0084] 본 명세서에서 설명된 구성 가능한 소스 디제너레이션 인덕턴스를 갖는 다중-출력 증폭기들(예를 들어, LNA들)은 IC, 아날로그 IC, RFIC, 믹싱된-신호 IC, ASIC, PCB(printed circuit board), 전자 디바이스 등 상에서 구현될 수 있다. 이들 증폭기들은 또한 CMOS(complementary metal oxide semiconductor), NMOS(N-channel MOS), PMOS(P-channel MOS), BJT(bipolar junction transistor), BiCMOS(bipolar-CMOS), SiGe(silicon germanium), GaAs(gallium arsenide), HBT들(heterojunction bipolar transistors), HEMT들(high electron mobility transistors), SOI(silicon-on-insulator) 등과 같은 다양한 IC 프로세스 기술들로 제조될 수 있다.

[0085] 본 명세서에서 설명된 증폭기들을 구현하는 장치는 자립형 디바이스일 수 있거나, 또는 더 큰 디바이스의 부분일 수 있다. 디바이스는 (i) 자립형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수 있는 하나 또는 그 초과의 IC들의 세트, (iii) RFR(RF receiver) 또는 RTR(RF transmitter/receiver)과 같은 RFIC, (iv) MSM(mobile station modem)과 같은 ASIC, (v) 다른 디바이스들 내에 임베딩될 수 있는 모듈, (vi) 수신기, 셀룰러 전화, 무선 디바이스, 핸드셋, 또는 모바일 유닛, (vii) 기타 등일 수 있다.

[0086] 하나 또는 그 초과의 예시적인 설계들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터 판독 가능한 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독 가능한 매체는 컴퓨터 저장 매체, 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 이전을 용이하게 하는 임의의 매체를 포함하는 통신 매체 둘 다를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체일 수 있다. 예를 들어, 이러한 컴퓨터 판독 가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조의 형태로 원하는 프로그램 코드를 저장하거나 전달하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결 수단이 컴퓨터 판독 가능한 매체로 적절히 칭해질 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들을 이용하여 전송되는 경우, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들이 매체의 정의 내에 포함된다. 여기서 사용되는 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광 디스크(disc), 디지털 다용도 디스크(disc)(DVD), 플로피 디스크(disk), 및 블루-레이 디스크(disc)를 포함하며, 여기서 디스크(disk)는 보통 데이터를 자기적으로 재생하지만, 디스크(disc)는 레이저를 통해 광학적으로 데이터를 재생한다. 상기 것들의 조합들 역시 컴퓨터 판독 가능한 매체의 범위 내에 포함되어야 한다.

[0087] 본 개시의 이전 설명은 임의의 당업자가 본 개시를 실시 또는 이용하는 것을 가능케 하기 위해 제공된다. 본 개시에 대한 다양한 수정들은 당업자들에게 쉽게 자명하게 될 것이며, 본 명세서에서 정의된 일반적인 원리들은 본 개시의 범위로부터 벗어남 없이 다른 변동물들에 적용될 수 있다. 따라서 본 개시는 본 명세서에서 설명된 예들 및 설계들로 제한되도록 의도되는 것이 아니라 본 명세서에서 기재된 원리들 및 신규한 특징들과 부합하는 최광의의 범위로 허여될 것이다.

Claims

장치로서,
증폭기의 이득 트랜지스터 ― 상기 이득 트랜지스터는 입력 신호를 수신하고 증폭된 신호를 제공하도록 구성되고, 상기 증폭기는 제 1 동작 모드에 기초하여 단일 출력 신호를 제공하고 제 2 동작 모드에 기초하여 복수의 출력 신호들을 제공하도록 구성됨 ― ;
상기 이득 트랜지스터에 커플링되고, 상기 제 1 동작 모드에 기초하여 제 1 소스 디제너레이션(degeneration) 인덕턴스를 제공하고 상기 제 2 동작 모드에 기초하여 제 2 소스 디제너레이션 인덕턴스를 제공하도록 구성되는 구성 가능한 디제너레이션 인덕터;
상기 이득 트랜지스터에 커플링되는 제 1 트랜지스터; 및
상기 이득 트랜지스터에 커플링되는 제 2 트랜지스터
를 포함하는,
장치.
제 1 항에 있어서,
상기 제 2 소스 디제너레이션 인덕턴스는 상기 제 1 소스 디제너레이션 인덕턴스 미만인,
장치.
제 1 항에 있어서,
상기 구성 가능한 디제너레이션 인덕터는,
제 1 노드와 접지 간에 커플링되는 제 1 인덕터 ― 상기 제 1 노드는 상기 이득 트랜지스터에 커플링됨 ― ;
상기 제 1 노드와 제 2 노드 간에 커플링되는 제 2 인덕터; 및
상기 제 2 노드와 접지 간에 커플링되는 션트(shunt) 트랜지스터를 포함하는,
장치.
제 1 항에 있어서,
상기 구성 가능한 디제너레이션 인덕터는,
상기 이득 트랜지스터와 특정한 노드 간에 커플링되는 제 1 인덕터;
상기 특정한 노드와 회로 접지 간에 커플링되는 제 2 인덕터; 및
상기 특정한 노드와 접지 간에 커플링되는 션트 트랜지스터를 포함하는,
장치.
제 1 항에 있어서,
상기 제 1 트랜지스터는 증폭된 신호를 수신하고 제 1 출력 신호를 제공하도록 구성되고,
상기 제 2 트랜지스터는 상기 증폭된 신호를 수신하고 제 2 출력 신호를 제공하도록 구성되는,
장치.
제 1 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 중 하나는 상기 제 1 동작 모드에 기초하여 인에이블되도록 구성되고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 제 2 동작 모드에 기초하여 인에이블되도록 구성되는,
장치.
제 1 항에 있어서,
상기 입력 신호를 수신하도록 구성된 제 2 이득 트랜지스터;
상기 제 2 이득 트랜지스터에 커플링되는 제 3 트랜지스터; 및
상기 제 2 이득 트랜지스터에 커플링되는 제 4 트랜지스터
를 더 포함하고,
상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 중 하나는 상기 제 1 동작 모드에 기초하여 상기 단일 출력 신호를 제공하도록 구성되고,
상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 중 적어도 2개는 상기 제 2 동작 모드에 기초하여 상기 복수의 출력 신호들을 제공하도록 구성되는,
장치.
제 7 항에 있어서,
상기 이득 트랜지스터의 제 1 소스 및 상기 제 2 이득 트랜지스터의 제 2 소스는 함께 커플링되고 상기 구성 가능한 디제너레이션 인덕터에 커플링되는,
장치.
제 1 항에 있어서,
제 2 입력 신호를 수신하도록 구성된 제 2 이득 트랜지스터;
상기 제 2 이득 트랜지스터에 커플링되는 제 3 트랜지스터;
상기 제 2 이득 트랜지스터에 커플링되는 제 4 트랜지스터 ― 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 중 하나는 상기 제 1 동작 모드에 기초하여 상기 단일 출력 신호를 제공하도록 구성되고, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 중 적어도 2개는 상기 제 2 동작 모드에 기초하여 상기 복수의 출력 신호들을 제공하도록 구성됨 ― ; 및
상기 제 2 이득 트랜지스터에 커플링되고, 상기 제 1 동작 모드에 기초하여 제 3 소스 디제너레이션 인덕턴스를 제공하고 상기 제 2 동작 모드에 기초하여 제 4 소스 디제너레이션 인덕턴스를 제공하도록 구성되는 제 2 구성 가능한 디제너레이션 인덕터
를 더 포함하는,
장치.
제 1 항에 있어서,
상기 이득 트랜지스터는 상기 제 1 동작 모드에 기초하여 제 1 바이어스 전류에 의해 바이어싱되고 상기 제 2 동작 모드에 기초하여 제 2 바이어스 전류에 의해 바이어싱되도록 구성되고, 상기 제 2 바이어스 전류는 상기 제 1 바이어스 전류를 초과하는,
장치.
제 10 항에 있어서,
상기 이득 트랜지스터의 제 1 가변 이득은 상기 제 1 바이어스 전류에 기초하고,
상기 이득 트랜지스터의 제 2 가변 이득은 상기 제 2 바이어스 전류에 기초하고,
상기 제 1 바이어스 전류, 상기 제 2 바이어스 전류, 또는 둘 다는 조정 가능한,
장치.
제 1 항에 있어서,
상기 이득 트랜지스터에 커플링되고, 입력 라디오 주파수(RF) 신호를 수신하고 상기 입력 RF 신호를 상기 이득 트랜지스터에 제공하도록 구성되는 입력 매칭 회로
를 더 포함하는,
장치.
제 12 항에 있어서,
상기 입력 매칭 회로는 상기 입력 매칭 회로의 입력과 상기 입력 매칭 회로의 출력 간에 커플링되는 인덕터를 포함하는,
장치.
신호 증폭의 방법으로서,
제 1 소스 디제너레이션 인덕턴스에 기초하여 입력 신호를 증폭하고 제 1 동작 모드에 기초하여 단일 출력 신호를 생성하는 단계; 및
제 2 소스 디제너레이션 인덕턴스에 기초하여 상기 입력 신호를 증폭하고 제 2 동작 모드에 기초하여 복수의 출력 신호들을 생성하는 단계
를 포함하는,
신호 증폭의 방법.
제 14 항에 있어서,
제 1 인덕터를 통해 상기 제 1 소스 디제너레이션 인덕턴스를 제공하는 단계; 및
상기 제 1 인덕터 및 제 2 인덕터의 병렬 결합을 통해 상기 제 2 소스 디제너레이션 인덕턴스를 제공하는 단계
를 더 포함하는,
신호 증폭의 방법.
제 14 항에 있어서,
제 1 인덕터 및 제 2 인덕터의 직렬 결합을 통해 상기 제 1 소스 디제너레이션 인덕턴스를 제공하는 단계; 및
상기 제 1 인덕터를 통해 상기 제 2 소스 디제너레이션 인덕턴스를 제공하는 단계
를 더 포함하는,
신호 증폭의 방법.
제 14 항에 있어서,
제 2 증폭된 신호를 제공하도록 상기 제 1 동작 모드에 기초한 제 3 소스 디제너레이션 인덕턴스에 기초하여 제 2 입력 신호를 증폭하는 단계; 및
제 2 증폭된 신호를 제공하도록 상기 제 2 동작 모드에 기초한 제 4 소스 디제너레이션 인덕턴스에 기초하여 상기 제 2 입력 신호를 증폭하는 단계
를 더 포함하고,
상기 단일 출력 신호 또는 상기 복수의 출력 신호들 중 적어도 하나의 출력 신호는 상기 제 2 증폭된 신호에 기초하는,
신호 증폭의 방법.
장치로서,
증폭된 신호를 제공하도록 입력 신호를 증폭하기 위한 수단;
제 1 동작 모드에 기초하여 제 1 소스 디제너레이션 인덕턴스를 제공하고 제 2 동작 모드에 기초하여 제 2 소스 디제너레이션 인덕턴스를 제공하기 위한 수단;
상기 증폭된 신호에 기초하여 상기 제 1 동작 모드에서 단일 출력 신호를 선택적으로 제공하기 위한 수단 ― 상기 단일 출력 신호를 선택적으로 제공하기 위한 수단은 상기 증폭하기 위한 수단에 커플링됨 ― ; 및
상기 증폭된 신호에 기초하여 상기 제 2 동작 모드에서 복수의 출력 신호들을 선택적으로 제공하기 위한 수단
을 포함하고,
상기 복수의 출력 신호들을 선택적으로 제공하기 위한 수단은 상기 증폭하기 위한 수단에 커플링되는,
장치.
제 18 항에 있어서,
상기 제 1 소스 디제너레이션 인덕턴스를 제공하고 상기 제 2 소스 디제너레이션 인덕턴스를 제공하기 위한 수단은,
제 1 노드와 접지 간에 커플링되는 제 1 인덕턴스를 제공하기 위한 수단 ― 상기 제 1 노드는 상기 입력 신호를 증폭하기 위한 수단에 커플링됨 ― ;
상기 제 1 노드와 제 2 노드 간에 커플링되는 제 2 인덕턴스를 제공하기 위한 수단; 및
상기 제 2 노드를 접지에 션트(shunt)하기 위한 수단
을 포함하는,
장치.
제 18 항에 있어서,
제 2 증폭된 신호를 제공하도록 제 2 입력 신호를 증폭하기 위한 수단; 및
상기 제 1 동작 모드에 기초하여 제 3 소스 디제너레이션 인덕턴스를 제공하고 상기 제 2 동작 모드에 기초하여 제 4 소스 디제너레이션 인덕턴스를 제공하기 위한 수단
을 더 포함하는,
장치.