JP6578223B2 - Ａｄｃにおける比較器オフセット誤差検出及び補正のための回路及び方法 - Google Patents

Description

本発明は、一般にアナログ−デジタル変換器の分野に関し、より詳細には逐次比較レジスタ型アナログ−デジタル変換器（ＳＡＲ ＡＤＣ）の分野に関する。

近年、重要な進歩は、アナログ−デジタル変換器の電力効率を向上することでなされている。現在、最も効率的な実施例は、逐次比較レジスタ（ＳＡＲ）アーキテクチャに基づいている。

典型的な逐次比較レジスタ型アナログ−デジタル変換器（ＳＡＲ ＡＤＣ）アーキテクチャでは、入力電圧は、比較器を用いて複数のサイクルにおいて、デジタル−アナログ変換器（ＤＡＣ）の出力電圧に対して比較される。入力信号は、まずサンプル／ホールドブロックを通過する。ＳＡＲサーチロジックブロックは、典型的にバイナリサーチを行うサーチアルゴリズムを実行する。最初のサイクルでは、入力はＡＤＣの範囲の中間に対して比較される。比較器出力から最上位ビット（ＭＳＢ）が決定される。次のサイクルでは、ビットＭＳＢ−１などが決定される。Ｎビットへの変換は通常Ｎサイクルを要する。ＳＡＲ ＡＤＣは、低価格であり、低消費電力である。ＳＡＲ変換器のすばらしい電力効率は、バイナリサーチアルゴリズムの固有の効率と、必要なハードウェアの簡素化との両方のおかげである。

Ｐ． Ｈａｒｐｅ ｅｔ ａｌ．、"Ａ ０．７Ｖ ７−ｔｏ−１０ｂｉｔ ０−ｔｏ−２ＭＳ／ｓ Ｆｌｅｘｉｂｌｅ ＳＡＲ ＡＤＣ ｆｏｒ Ｕｌｔｒａ Ｌｏｗ−Ｐｏｗｅｒ Ｗｉｒｅｌｅｓｓ Ｓｅｎｓｏｒ Ｎｏｄｅｓ"、ＩＥＥＥ Ｅｕｒ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆ．、Ｓｅｐｔ． ２０１２ Ｖ． Ｇｉａｎｎｉｎｉ ｅｔ ａｌ．、"Ａ ８２０μＷ ９ｂ ４０ＭＳ／ｓ Ｎｏｉｓｅ−Ｔｏｌｅｒａｎｔ Ｄｙｎａｍｉｃ−ＳＡＲ ＡＤＣ ｉｎ ９０ｎｍ Ｄｉｇｉｔａｌ ＣＭＯＳ"、ＩＳＳＣＣ Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓ、ｐｐ． ２３８-２３９、Ｆｅｂ． ２００８

非常に低電力及びＭＳ／ｓサンプリングレートを有する高分解能ＳＡＲアナログ−デジタル変換器（ＡＤＣ）（＞１０ｂｉｔ）は、ロバスト無線通信リンクを得るための無線センサ機器において有名である。しかし、比較器は、この分解能において電力を最も消費する構成要素の一つとなる。しかし、ＳＡＲ ＡＤＣの固有の精度（ＤＡＣマッチング）は、現代のＣＭＯＳ技術において１０又は１２ｂに制限される。デバイスの大きさをスケールアップすることは、マッチングを改善できるが、電力効率と速度とを悪化させる。

従来のＳＡＲ ＡＤＣスキームは図１に示される。サンプル／ホールド回路は、比較器、ＤＡＣ及びデジタルＳＡＲコントローラと同様に必要とされる。アナログ信号Ｖ_ｉｎはサンプル／ホールド（Ｓ／Ｈ）回路に入力され、サンプル／ホールド（Ｓ／Ｈ）回路は、信号を単にサンプリングしホールドして、Ａ／Ｄ変換器のためのバッファを提供する。Ｖ_ｉｎは比較器の入力で参照電圧Ｖ_ｒｅｆと比較される。デジタル比較結果は、サーチロジックを備えるＳＡＲコントローラブロックに進む。コントローラブロックは、比較された電圧を狭くするためにデジタル制御信号を調整する。調整されたデジタル信号は、デジタル−アナログ変換器（ＤＡＣ）に出力される。この信号は調整されたＶ_ｒｅｆに変換される。調整されたＶ_ｒｅｆは比較器でＶ_ｉｎと比較される。ＤＡＣの一般的な実施例は、ＳＡＲコントローラブロックによって制御されるキャパシタアレイを使用する。

ＤＡＣミスマッチ及び比較器オフセットのようなＳＡＲ ＡＤＣ変換器におけるアナログの欠点は誤差を導く。この誤差は典型的に較正を通して軽減される。較正は、ＳＡＲ Ａ／Ｄ変換器におけるアナログの欠点を測定し、補償する。しかし、較正回路の電力はオンチップ実装されると比較的に高いので、ほとんどの較正はオフチップ実装される。フォアグランド較正は別の選択であるが、それは環境に敏感であり、較正を行うためにさらなる労力（例えば、人手による労力）を導入する。

比較器は、高分解能ＳＡＲ ＡＤＣにおいて電力を多く消費する構成要素である。電力をセーブするため、２つのモードの比較器が導入されている（例えば、非特許文献１を参照）。比較器は、粗い比較のために低電力モードで動作し、細かい比較のために高精度モードに切り換わり、その結果、大幅なエネルギー低減が得られる。しかし、これらの２つのモードにおけるオフセットは異なるかもしれないので、このスキームはダイナミックオフセットを導入する。ダイナミックオフセットは変換精度を妨げるかもしれない。さらに、比較器オフセットは環境変化（例えば、温度）に敏感である。その理由のため、オフセット較正は、２つのモードにおける比較器オフセットを同様のレベルに等しくするように実装される。しかし、誤差検出機能の欠如のため、オフセット誤差は、キャパシタの値を繰り返し手作業で調整することによってのみ補正可能であり、測定されるＡＤＣ性能を観察し得る。

非特許文献２は、全体の消費電力を減少するために、異なるノイズ性能を有する２つの比較器を有するＡＤＣを提供する。それは、異なる入力−参照ノイズを有する２つの比較器を使用する。２つの分離した比較器の使用のため、２つの独立オフセットがある。２つの比較器間のオフセット差は、直列のレジスタを通して補正設定値を読み込むことによって補正される。

これらの従来技術物品では、比較器オフセット誤差が直接測定され得ない。その結果、それは手作業でのみ補償され得る。

したがって、比較器オフセットを補正するために、低電力完全自動化オンチップバックグランド較正アプローチが必要である。

本発明の実施形態の目的は、Ａ／Ｄ変換器における比較器オフセット検出及び補正のための回路及び方法を提供することにある。それにより誤差が直接的に測定され、オーバーヘッドが制限され続ける。

上記した目的は、本発明に係る解決策によって達成される。

第１の態様において、本発明は、入力電圧信号を、入力電圧信号を示すデジタル出力信号に変換するアナログ−デジタル変換器、ＡＤＣ、を較正するための方法に関する。この方法は、
アナログ−デジタル変換器に印加される入力電圧信号をサンプリングするステップと、
サンプリングされた入力電圧信号をフィードバックデジタル−アナログ変換器、ＤＡＣ、の出力信号と比較するステップと、
ＡＤＣのサーチロジックブロックにおいて、比較結果のためのデジタルコード表現を決定するステップと、
較正を行うステップであって、
デジタルコード表現の最下位ビットを決定するために行われる最後の比較が、少なくとも最後の比較に用いられる第１の比較器分解能モードと異なる第２の比較器分解能モードで繰り返される追加のサイクルを行って、追加の比較を得、
追加の比較の結果と最後の比較の結果との差から、第１及び第２の比較器分解能モードの間の比較器オフセット誤差の符号を決定し、
比較器オフセット誤差の符号に従って、比較器の入力に接続されたプログラム可能なキャパシタを調整し、その結果、比較器オフセット誤差を抑制するように電圧ステップを誘導する、
ことによって較正を行うステップと、を備える。

提案された解決策は、実際に、簡素化及び費用効率の良い方法で、比較器オフセット誤差の検出及び補正を可能にする。Ａ／Ｄ変換器は２つの分解能モードで動作可能な比較器を含むことが考えられる。デジタルコード表現が決定された後、追加のサイクルが稼働し、それにより、比較器は第２の比較器分解能モードで使用される。その結果、最後の比較は、それまでとは異なる比較器分解能モードで繰り返される。最後のサイクルの比較器の結果と追加のサイクルの比較器の結果との差から、２つの間の比較器オフセット誤差の符号のしるしが見出される。次に、比較器入力に接続されたプログラム可能なキャパシタは調整され、それにより、比較器において２つのモード間の比較器オフセット誤差を抑制するように電圧ステップが誘導される。

有利な実施形態において、較正は、デジタルコード表現が所定の較正作動コードと等しいことを検出されるときのみに行われる。

好ましい実施形態において、デジタル出力信号はＮビットからなり、デジタルコード表現はＮ＋１ビットからなる。すなわち、１つの冗長ビットがある。

一つの実施形態において、比較器オフセット誤差の符号は、較正レジスタに格納される。

他の実施形態において、較正のための方法は、比較器オフセット誤差の符号からなる信号にローパスフィルタリングを行うステップをさらに備える。

他の態様において、本発明は、入力電圧信号を、入力電圧信号を示すデジタル出力信号に変換するアナログ−デジタル変換器に関する。このアナログ−デジタル変換器は、
入力電圧信号をサンプリングするサンプリング手段と、
サンプリングされた入力電圧信号を受信するために配置された比較器と、
キャパシタアレイを備えるデジタル−アナログ変換器、ＤＡＣ、と、
比較器から比較器出力信号を受信するために、入力をＤＡＣに提供するために、及び、デジタルコード表現を比較器の結果として生成するために配置されたサーチロジックブロックと、
デジタルコード表現の最下位ビットを決定するために行われる最後の比較が、少なくとも最後の比較に用いられる第１の比較器分解能モードと異なる第２の比較器分解能モードで繰り返される追加のサイクルを行って、追加の比較を得るステップと、追加の比較の結果と最後の比較の結果との差から、第１及び第２の比較器分解能モードの間の比較器オフセット誤差の符号を決定するステップと、比較器オフセット誤差の符号に従って、比較器の入力に接続されたプログラム可能なキャパシタを調整し、その結果、比較器オフセット誤差を抑制するように電圧ステップを誘導するステップとを備える較正アルゴリズムを実行するために配置された較正ブロックと、を備える。

一つの実施形態において、サーチロジックブロックは、逐次比較レジスタとして実装される。

有利に、プログラム可能なキャパシタは、切り換え可能な２進法の較正キャパシタのセットからなる。

他の実施形態において、アナログ−デジタル変換器は、デジタルコード表現が所定の較正作動コードと等しいか否かを検出し、前記較正ブロックを作動するための検出手段を備える。

本発明、及び従来技術に対する利点を要約する目的のために、本発明の特定の目的及び利点は、本明細書中上記に記載されている。もちろん、必ずしも全ての目的又は利点は、本発明の任意の特定の実施形態に従って達成されるわけではないことを理解されたい。したがって、例えば、当業者は、本発明が、本明細書で教示又は示唆され得る他の目的又は利点を必ずしも達成することがなくても、１つの利点又は複数の利点を達成又は最適化する方法で実施又は実行され得ることを認識するであろう。

本発明の上述の態様及び他の態様は、後述の実施形態からみられ、後述の実施形態を参照して説明される。

本発明は、添付図面を参照して、例示の方法によってさらに説明され、種々の図面において同様の符号については同様の構成要素を指す。

従来の逐次比較レジスタ型（ＳＡＲ）ＡＤＣスキームを図示する。 本発明に係るＮビットＡＤＣの高レベルスキームを図示する。 本発明の実施形態に係るより詳細なスキームを図示する。 ２つのモードの比較器の回路図を示す。 提案された較正方法に適用されたアプローチを図示する。 比較器オフセット誤差の補正を図示する。 比較器オフセット誤差の補正を図示する。 冗長ビットＭを有する変換スキームを図示する。

本発明は特定の実施形態に関して特定の図面を参照しながら説明されるが、本発明はこれに限定されず、特許請求の範囲によってのみ限定される。

さらに、明細書及び特許請求の範囲において、第１、第２などの用語は、同様の要素間の区別のために用いられ、時間的、空間的、順位、又は、他の方法で、必ずしも順序を説明するためではない。そのように用いられる用語は適切な状況の下で交換可能であり、本明細書に説明される本発明の実施形態はここに説明又は図示される以外の他の順序で動作可能であることが理解されるべきである。

特許請求の範囲で使用される用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」は、これ以降に示される手段に限定して解釈されるべきでなく、他の構成要素又はステップを排除するものではないことに留意されたい。このことは、主張した特徴、整数、ステップ又は構成要素の存在を言及したように特定するものと解釈されるべきであり、１以上の他の特徴、整数、ステップ又は構成要素、もしくはこれらのグループの存在又は追加を排除するものではない。したがって、表現「手段Ａ及びＢを備えるデバイス」の範囲は、構成要素Ａ及びＢのみからなるデバイスに限定されるべきでない。このことは、本発明に関し、デバイスの最適な関連する構成要素がＡとＢであることを意味する。

この明細書を通して「一実施形態」又は「実施形態」の記載は、実施形態に関連して記載される特定の特徴、構成又は特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、この明細書を通して様々な箇所のフレーズ「一実施形態において」又は「実施形態において」の表現は、全てが同一の実施形態を参照するわけでもないが、参照するものであってもよい。さらに、１以上の実施形態において当業者にとってこの開示から明らかなように、特定の特徴、構成又は構成は、任意の適切な方法で組み合わされてもよい。

同様に、当然のことながら、本発明の例示的な実施形態の説明において、本発明の種々の特徴は、開示の簡素化、及び、１以上の種々の発明の態様の理解の助けの目的のために、一つの実施形態、図面、又はこれらの説明において一緒にグループ化される。しかし、この開示の方法は、主張された発明が各請求項に明確に記載された特徴よりも更なる特徴を必要とするという意図を反映するように解釈されるべきものではない。さらに、以下の特許請求の範囲が反映するように、本発明の態様は一つの前述の開示した実施形態の全ての特徴よりも少ないところにある。よって、詳細な説明に続く特許請求の範囲は本明細書にてこの詳細な説明に明白に組み込まれるのであり、個々の請求項は本発明の独立の実施形態としてそれ自身に依拠するものである。

さらに、当業者によって理解されるように、本明細書に記載された実施形態が他の実施形態に含まれたいくつかの、他のものではない特徴を含むとき、異なる形態の特徴の組み合わせは、本発明の範囲内にあることを意味し、異なる実施形態を形成する。例えば、以下の請求項において、主張された如何なる実施形態は如何なる組み合わせにおいて使用されることができる。

本発明の特定の特徴又は態様を説明するときの特定の技術用語は、技術用語が、その技術用語が関連付けられる本発明の特徴又は態様の任意の特定的特徴を含むようにするために、本明細書で限定されて再定義されることを暗示するように、用いられるべきではないということに留意すべきである。

ここに提供された説明において多くの具体的な詳細が記載される。しかし、当然ながら、本発明の実施形態はこれらの具体的な詳細なしでも実施され得る。他の例では、この説明の理解を阻害しないように、公知の方法、構成及び技術を詳細には示していない。

本発明は、ダイレクト誤差検出及び補正スキームを利用する比較器オフセットのための低電力完全自動化オンチップ較正を提供する。

図２は、本発明に係る比較器オフセットを補正するための較正アルゴリズムを行うのに適したＡＤＣのアーキテクチャを図示する。図２は、サンプル＆ホールドスイッチ１０、比較器２０、ＳＡＲサーチロジックブロック３０、及び、フィードバックＤＡＣ４０を示す。冗長は、サーチロジックブロックにおいて（Ｎ＋１）サイクルにおいて、コード表現を（Ｎ＋１）ビットに決定することによって提供される。このようにして、比較器の雑音要求は緩和される。Ｎビット出力は、オンチップデジタル加算器によってＮ＋１ビットＳＡＲ出力から計算される。比較器２０は、粗い比較のための低電力モード（モード１）と、細かい比較のための高精度高電力モード（モード２）とのいずれかで動作可能な２つのモードの比較器である。本発明に係る自動化された較正は、面積及び電力におけるわずかなオーバーヘッドにより比較器オフセット誤差を抑制することができる。また、較正ブロック６０が図２の実施形態に示されている。

前出の較正ブロック６０を伴うＳＡＲ ＡＤＣのより詳細なブロック図が図３に示される。図示された実施形態において、冗長ビットスキームの利用は、ＳＡＲコントローラ３０がＮ＋１ビットを出力し、デジタル加算器が結果のＮビット出力コードを出力するものと仮定される。較正ブロックは、比較器オフセット誤差検出のために選択される限定されたＳＡＲコードのセットに対してのみ効力があることが好ましい。検出は、較正ロジック６１を介して較正アルゴリズム６２が追加の比較サイクルにおいてこれらの特定コードのためのみにバックグランド較正を行うことができる検出ブロック５０によって行われる。また、検出ブロックは、追加のサイクルのためにＤＡＣを作動させる。結果は、比較器の較正のために較正レジスタ８０に格納される。１以上のレジスタは、較正ループを安定させ、及び、ノイズをフィルタリングするローパスフィルタ（ＬＰＦ）７０に先行されてもよい。

図４は、２つのモードの比較器の例示的な実施例を図示する。キャパシタＣａ１は、比較器の２つのモードの動作を得るように切り換えられる。キャパシタＣａ１は比較器の一部として実装される。

図５〜７は、比較器オフセットのためのアナログ較正方法を図示する。上記に示したように、比較器は通常、最上位ビットを決定するときには粗い比較のための低電力モード（モード１）で動作し、最下位ビットを決定するときには細かい比較のための高精度高電力モード（モード２）で動作する。これは図５に容易にみられる。すなわち、比較器は、それぞれの変換の間に、オフセットステップ（オフセット２−オフセット１）を引き起こすモード１からモード２への切り換えを行う。比較器較正の終点は、モード１とモード２とのオフセットを等しくすることである。このオフセット差を検出するために、追加の（（Ｎ＋２）番目の）較正サイクルは、（Ｎ＋１）番目のサイクル、すなわち最下位ビットが決定されるサイクルと同一の比較を繰り返す。これにより、ＤＡＣコードは変化されないままであるが、比較器は図５に示されるようにモード２からモード１に切り換えられる。これらの比較による２つの結果が異なる場合、オフセット差の符号が明らかにされ、したがって比較器補正回路が調整される必要がある方向が明らかにされる。図６のように差動実装を仮定すると、これは、比較器の入力に接続された２つのプログラム可能なキャパシタ（Ｃ_ｃａｌ１、Ｃ_ｃａｌ２）を備えるアナログ補正回路によって通常動作の間に補正される（図６参照）。２つのプログラム可能なキャパシタは、論理回路４３、４４によって切り換えられる。キャパシタＣ_ｃａｌ１、Ｃ_ｃａｌ２は、ＤＡＣの一部も形成する。プログラム可能なキャパシタは、比較器がモードを切り換えるときに切り換えられ、したがって、一旦較正が正しく設定されると比較器オフセットステップに対して反対に作用する電圧ステップＶａ−Ｖｂを誘導する。これは図７に比喩的に示される。Ｃ_ｃａｌ１、Ｃ_ｃａｌ２は、１ＬＳＢステップ（例えば、２^０、２^１、．．．、２^Ｋ）により切り換え可能なキャパシタの２進法のバンクとして実装されることが好ましい。冗長ビットスキームが適用されると、較正後（１ＬＳＢ内）の残りのオフセット誤差は、ＳＡＲ ＡＤＣの冗長スキームによって本来的に補償される。

較正アルゴリズムは、好ましい実施形態において、限定されたＳＡＲコードのセットに対してのみ作動され、これにより、検出発生率は、すべてのＡＤ変換器のごく少量の部分（たとえは、０．５％以下）にまで減少される。シングルのＳＡＲコードは、較正を行うのに十分である。較正が任意のＳＡＲコードによって作動されると言及することは重要である。較正は特定のＳＡＲコードを作動コードとして要求しない。これは、時間変化する比較器オフセットがまだ適切に較正されている間に電力を節約する。コード検出の発生率は、コード検出のために使用されるＳＡＲコードの数を増加又は減少することによって増加又は減少される。さらに、補正の発生率は、ループ内のＬＰＦ７０の次数を増加又は減少することによって増加又は減少される。その結果、較正の収束時間も、増加又は減少される。

すでに記載したように、好ましい実施形態において、冗長ビットスキームが適用される。図８における冗長ビットＭの位置は、以下の解析に従って選択される。ＭＳＢからＭビットまででは、比較器のＩＲＮ（ｉｎｐｕｔ ｒｅｆｅｒｒｅｄ Ｎｏｉｓｅ）は、比較的に低精度（Ｍビット精度）に合致すべきである。一方、Ｍ＋１ビットからＬＳＢまででは、比較器のＩＲＮは、比較的に高精度（Ｎビット精度）に合致すべきである。冗長ビットの位置がＭＳＢからＬＳＢ部分までシフトするとき、粗いサイクルの総消費電力は増加し、一方、細かいサイクルの総消費電力は減少する。その結果、比較器の消費電力が最小となる最適な範囲を見つけることが可能である。

較正が生じるときの信号の流れが図３に示される。一つの実施形態において、検出ブロック５０はまた、較正が行われるべきか否かを示す較正イネーブル信号を生成する。それぞれの変換に対して、（Ｎ＋２）番目のサイクルでは、検出ブロックは、内部の（Ｎ＋１）ビットＤＡＣコードが較正のための所定のコードの一つ（例えば、１１０００ＸＸ）であるか否かを感知する。そうならば、較正イネーブル信号がアクティブになる。その結果、検出ブロックは、比較器に別のモード（例えば、モード２からモード１へ）を強要する。較正コードとして利用するために任意のコードが選択され得る。さらに、較正イネーブル信号は、較正ロジックによって追加のサイクル（（Ｎ＋２）番目のサイクル）を可能にする。比較後、較正ロジックは、ＳＡＲロジックからの（Ｎ＋１）番目のサイクルＣ_Ｎ＋１の比較結果と共に較正アルゴリズムにフィードフォワードされる出力Ｃ_Ｎ＋２を生成する。較正アルゴリズムは、アナログ補正回路のための補正の方向を示す誤差符号を生成する。誤差符号は、ノイズを除去するためのＬＰＦに送られる。ＬＰＦは、遅延誤差符号を較正レジスタに出力する。較正レジスタは、実際には、シングルビット誤差符号を２進法デジタル内に蓄積する累算器である。そのとき、較正レジスタの出力における２進法の信号は、アナログ補正回路のために、すなわちプログラム可能なキャパシタＣ_ｃａｌ１、Ｃ_ｃａｌ２を直接制御するために使用される。例えば、４つの２進法の切換可能なキャパシタのバンクを備えるプログラム可能なキャパシタに対して、例えば１００１の２進法の信号は、ＭＳＢ及びＬＳＢバンクキャパシタを切り換える。

前出の解決策は、多くの利点を提供する。２つのモードを有する一つの比較器が用いられると、２つの分離した比較器を使用することからの大きな予測不可能なオフセットが回避される。２つのモードにおける比較器オフセットの誤差は、アナログ領域で直接検出され、補正される。較正は、ただ一つの追加のサイクルを行うことを必要とし、その結果、速度及び電力の代償は非常に低い。オフセット誤差の補正は、検出された誤差符号に基づいて、デジタル領域に代えてアナログ領域において直接行われる。小さな補正キャパシタ（＜１ＬＳＢ）のための消費電力は、ごく少量である。較正収束時間は、上記したように、コード検出における発生率、及び、補正経路における遅延を調整することによって適応される。これにより、それは、低作動速度及び／又は比較的に早い収束時間を有する低電力較正の可能性を特徴とする。較正は、ＡＤＣ動作を中断せずにバックグランドで稼働する。細かい補正（１ＬＳＢ以内のオフセット誤差の補正）は本来冗長スキームによってなされるので、オフセット較正は粗い補正を行うことを必要とするに過ぎない。アルゴリズムは、非常に簡単であり、重い動作オーバーヘッドなしで他の解決策へ容易に拡張され得る。

誤差補正は、検出された誤差符号に基づいて完全に自律したものとなり、回路は非常に簡単である（ＮＡＮＤゲート＋キャパシタ）。誤差検出及び補正スキームは、アナログ領域で実装され、複雑なデジタル動作及び回路（例えば、多重化、係数学習、ルックアップテーブル）を回避する。さらに、シリコンに実装されたときに、良い電力効率及び小面積を見込むことができる。それは、回路の複雑さだけでなく、面積及び速度における本質的な利点を与える。追加のオフチップ構成要件（例えば、マイクロプロセッサ、ＲＯＭ）は必要とされない。

前出の較正は、通常動作よりも前にフォアグランドで適用されることができることに留意すべきである。その場合、入力電圧は、ＳＡＲコードの生成をもたらす所定の電圧のセットからの電圧である。較正目的に適したＳＡＲコードに関する要求がないので、如何なる入力電圧も、比較器オフセット較正の目的のために適用され、用いられることができる。

本発明を図面及び前述の記載にて詳細に示して説明したが、図示及び説明は図示的に又は例示的に考慮されるべきであり、限定的に考慮されるべきでない。前述の記載は本発明の特定の実施形態を詳しく述べる。しかし、当然ながら、前述の記載がテキスト上どれほど詳細であっても、本発明は多くの方法で実施され得る。本発明は開示された実施形態に限定されない。

開示された実施形態に対する他の変形は、主張された発明の実施において、図、明細書及び添付した特許請求の範囲の研究から当業者によって理解され、達成される。特許請求の範囲において、用語「備える」は他の要素又はステップを除外せず、不定冠詞「ａ」又は「ａｎ」は複数を除外しない。シングルプロセッサ又は他のユニットは、特許請求の範囲に記載されたいくつかのアイテムの機能を実現し得る。特定の手段が相互に異なる従属請求項に記載されているという単なる事実は、これらの手段の組み合わせを有利には使用できないということを示すものではない。コンピュータプログラムは、他のハードウェアと一緒に又はその一部として供給される光学的な記憶メディア又は半導体メディア等の好ましいメディア上に格納され／分配されてもよいが、インターネット、又は、他の有線又は無線の遠隔通信システム等を介して他のフォームで分配されてもよい。特許請求の範囲の参照符号は権利範囲を限定するように解釈されるべきでない。

Claims (10)

1. 入力電圧信号を、前記入力電圧信号を示すデジタル出力信号に変換するアナログ−デジタル変換器、ＡＤＣ、を較正するための方法であって、
   前記アナログ−デジタル変換器に印加される前記入力電圧信号をサンプリングするステップと、
   比較器を用いて、前記サンプリングされた入力電圧信号をフィードバックデジタル−アナログ変換器、ＤＡＣ、の出力信号と比較するステップと、
   前記ＡＤＣのサーチロジックブロックにおいて、比較結果のためのデジタルコード表現を決定するステップと、
   較正を行うステップであって、
   前記デジタルコード表現の最下位ビットを決定するために行われる最後の比較が、少なくとも前記最後の比較に用いられる第１の比較器分解能モードと異なる第２の比較器分解能モードで繰り返される追加のサイクルを行って、追加の比較を得、
   前記追加の比較の結果と前記最後の比較の結果との差から、前記第１及び第２の比較器分解能モードの間の比較器オフセット誤差の符号を決定し、
   前記比較器オフセット誤差の前記符号に従って、前記比較器の入力に接続されたプログラム可能なキャパシタ（Ｃ_ｃａｌ１）を調整し、その結果、前記比較器オフセット誤差を抑制するように電圧ステップを誘導する、
   ことによって較正を行うステップと、
   を備える方法。
2. 前記較正は、前記デジタルコード表現が所定の較正作動コードと等しいことを検出されるときに行われる、
   請求項１に記載の較正するための方法。
3. 前記デジタル出力信号はＮビットからなり、前記デジタルコード表現は（Ｎ＋１）ビットからなる、
   請求項１又は２に記載の較正するための方法。
4. 前記比較器オフセット誤差の前記符号は、較正レジスタ（８０）に格納される、
   請求項１〜３のいずれか１項に記載の較正するための方法。
5. 前記比較器オフセット誤差の前記符号からなる信号にローパスフィルタリングを行うステップをさらに備える、
   請求項１〜４のいずれか１項に記載の較正するための方法。
6. 入力電圧信号を、前記入力電圧信号を示すデジタル出力信号に変換するアナログ−デジタル変換器であって、
   前記入力電圧信号をサンプリングするサンプリング手段（１０）と、
   前記サンプリングされた入力電圧信号を受信するために配置された比較器（２０）と、
   キャパシタアレイを備えるデジタル−アナログ変換器、ＤＡＣ、（４０）と、
   前記比較器から比較器出力信号を受信するために、入力を前記ＤＡＣに提供するために、及び、デジタルコード表現を比較器の結果として生成するために配置されたサーチロジックブロック（３０）と、
   前記デジタルコード表現の最下位ビットを決定するために行われる最後の比較が、少なくとも前記最後の比較に用いられる第１の比較器分解能モードと異なる第２の比較器分解能モードで繰り返される追加のサイクルを行って、追加の比較を得るステップと、前記追加の比較の結果と前記最後の比較の結果との差から、前記第１及び第２の比較器分解能モードの間の比較器オフセット誤差の符号を決定するステップと、前記比較器オフセット誤差の前記符号に従って、前記比較器の入力に接続されたプログラム可能なキャパシタ（Ｃ_ｃａｌ１）を調整し、その結果、前記比較器オフセット誤差を抑制するように電圧ステップを誘導するステップとを備える較正アルゴリズムを実行するために配置された較正ブロック（６０）と、
   を備えるアナログ−デジタル変換器。
7. 前記サーチロジックブロックは、逐次比較レジスタとして実装される、
   請求項６に記載のアナログ−デジタル変換器。
8. 前記プログラム可能なキャパシタ（Ｃ_ｃａｌ１）は、切り換え可能な２進法の較正キャパシタのセットからなる、
   請求項６又は７に記載のアナログ−デジタル変換器。
9. 前記デジタルコード表現が所定の較正作動コードと等しいか否かを検出し、前記較正ブロックを作動するための検出手段を備える、
   請求項６〜８のいずれか１項に記載のアナログ−デジタル変換器。
10. 前記プログラム可能なキャパシタは、前記ＤＡＣ（４０）に備えられる、
    請求項６〜８のいずれか１項に記載のアナログ−デジタル変換器。

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