JP6578223B2 - Adcにおける比較器オフセット誤差検出及び補正のための回路及び方法 - Google Patents
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Description
アナログ−デジタル変換器に印加される入力電圧信号をサンプリングするステップと、
サンプリングされた入力電圧信号をフィードバックデジタル−アナログ変換器、DAC、の出力信号と比較するステップと、
ADCのサーチロジックブロックにおいて、比較結果のためのデジタルコード表現を決定するステップと、
較正を行うステップであって、
デジタルコード表現の最下位ビットを決定するために行われる最後の比較が、少なくとも最後の比較に用いられる第1の比較器分解能モードと異なる第2の比較器分解能モードで繰り返される追加のサイクルを行って、追加の比較を得、
追加の比較の結果と最後の比較の結果との差から、第1及び第2の比較器分解能モードの間の比較器オフセット誤差の符号を決定し、
比較器オフセット誤差の符号に従って、比較器の入力に接続されたプログラム可能なキャパシタを調整し、その結果、比較器オフセット誤差を抑制するように電圧ステップを誘導する、
ことによって較正を行うステップと、を備える。
入力電圧信号をサンプリングするサンプリング手段と、
サンプリングされた入力電圧信号を受信するために配置された比較器と、
キャパシタアレイを備えるデジタル−アナログ変換器、DAC、と、
比較器から比較器出力信号を受信するために、入力をDACに提供するために、及び、デジタルコード表現を比較器の結果として生成するために配置されたサーチロジックブロックと、
デジタルコード表現の最下位ビットを決定するために行われる最後の比較が、少なくとも最後の比較に用いられる第1の比較器分解能モードと異なる第2の比較器分解能モードで繰り返される追加のサイクルを行って、追加の比較を得るステップと、追加の比較の結果と最後の比較の結果との差から、第1及び第2の比較器分解能モードの間の比較器オフセット誤差の符号を決定するステップと、比較器オフセット誤差の符号に従って、比較器の入力に接続されたプログラム可能なキャパシタを調整し、その結果、比較器オフセット誤差を抑制するように電圧ステップを誘導するステップとを備える較正アルゴリズムを実行するために配置された較正ブロックと、を備える。
Claims (10)
- 入力電圧信号を、前記入力電圧信号を示すデジタル出力信号に変換するアナログ−デジタル変換器、ADC、を較正するための方法であって、
前記アナログ−デジタル変換器に印加される前記入力電圧信号をサンプリングするステップと、
比較器を用いて、前記サンプリングされた入力電圧信号をフィードバックデジタル−アナログ変換器、DAC、の出力信号と比較するステップと、
前記ADCのサーチロジックブロックにおいて、比較結果のためのデジタルコード表現を決定するステップと、
較正を行うステップであって、
前記デジタルコード表現の最下位ビットを決定するために行われる最後の比較が、少なくとも前記最後の比較に用いられる第1の比較器分解能モードと異なる第2の比較器分解能モードで繰り返される追加のサイクルを行って、追加の比較を得、
前記追加の比較の結果と前記最後の比較の結果との差から、前記第1及び第2の比較器分解能モードの間の比較器オフセット誤差の符号を決定し、
前記比較器オフセット誤差の前記符号に従って、前記比較器の入力に接続されたプログラム可能なキャパシタ(Ccal1)を調整し、その結果、前記比較器オフセット誤差を抑制するように電圧ステップを誘導する、
ことによって較正を行うステップと、
を備える方法。 - 前記較正は、前記デジタルコード表現が所定の較正作動コードと等しいことを検出されるときに行われる、
請求項1に記載の較正するための方法。 - 前記デジタル出力信号はNビットからなり、前記デジタルコード表現は(N+1)ビットからなる、
請求項1又は2に記載の較正するための方法。 - 前記比較器オフセット誤差の前記符号は、較正レジスタ(80)に格納される、
請求項1〜3のいずれか1項に記載の較正するための方法。 - 前記比較器オフセット誤差の前記符号からなる信号にローパスフィルタリングを行うステップをさらに備える、
請求項1〜4のいずれか1項に記載の較正するための方法。 - 入力電圧信号を、前記入力電圧信号を示すデジタル出力信号に変換するアナログ−デジタル変換器であって、
前記入力電圧信号をサンプリングするサンプリング手段(10)と、
前記サンプリングされた入力電圧信号を受信するために配置された比較器(20)と、
キャパシタアレイを備えるデジタル−アナログ変換器、DAC、(40)と、
前記比較器から比較器出力信号を受信するために、入力を前記DACに提供するために、及び、デジタルコード表現を比較器の結果として生成するために配置されたサーチロジックブロック(30)と、
前記デジタルコード表現の最下位ビットを決定するために行われる最後の比較が、少なくとも前記最後の比較に用いられる第1の比較器分解能モードと異なる第2の比較器分解能モードで繰り返される追加のサイクルを行って、追加の比較を得るステップと、前記追加の比較の結果と前記最後の比較の結果との差から、前記第1及び第2の比較器分解能モードの間の比較器オフセット誤差の符号を決定するステップと、前記比較器オフセット誤差の前記符号に従って、前記比較器の入力に接続されたプログラム可能なキャパシタ(Ccal1)を調整し、その結果、前記比較器オフセット誤差を抑制するように電圧ステップを誘導するステップとを備える較正アルゴリズムを実行するために配置された較正ブロック(60)と、
を備えるアナログ−デジタル変換器。 - 前記サーチロジックブロックは、逐次比較レジスタとして実装される、
請求項6に記載のアナログ−デジタル変換器。 - 前記プログラム可能なキャパシタ(Ccal1)は、切り換え可能な2進法の較正キャパシタのセットからなる、
請求項6又は7に記載のアナログ−デジタル変換器。 - 前記デジタルコード表現が所定の較正作動コードと等しいか否かを検出し、前記較正ブロックを作動するための検出手段を備える、
請求項6〜8のいずれか1項に記載のアナログ−デジタル変換器。 - 前記プログラム可能なキャパシタは、前記DAC(40)に備えられる、
請求項6〜8のいずれか1項に記載のアナログ−デジタル変換器。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP15155750.1 | 2015-02-19 | ||
EP15155750 | 2015-02-19 | ||
EP15165432.4A EP3059868B1 (en) | 2015-02-19 | 2015-04-28 | Circuit and method for comparator offset error detection and correction in an adc |
EP15165432.4 | 2015-04-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016165103A JP2016165103A (ja) | 2016-09-08 |
JP6578223B2 true JP6578223B2 (ja) | 2019-09-18 |
Family
ID=52473807
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016029271A Active JP6578223B2 (ja) | 2015-02-19 | 2016-02-18 | Adcにおける比較器オフセット誤差検出及び補正のための回路及び方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9537499B2 (ja) |
EP (1) | EP3059868B1 (ja) |
JP (1) | JP6578223B2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6650788B2 (ja) * | 2016-03-07 | 2020-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN106130557B (zh) * | 2016-06-20 | 2019-10-11 | 中国电子科技集团公司第二十四研究所 | 一种比较器失调电压自校正电路 |
US10084463B2 (en) * | 2016-07-12 | 2018-09-25 | Qualcomm Incorporated | Reconfigurable transceivers |
EP3334050A1 (en) * | 2016-12-08 | 2018-06-13 | Stichting IMEC Nederland | A method of offset calibration in a successive approximation register analog-to-digital converter and a successive approximation register analog-to-digital converter |
US9906232B1 (en) * | 2017-03-10 | 2018-02-27 | Xilinx, Inc. | Resolution programmable SAR ADC |
US10038453B1 (en) * | 2017-10-25 | 2018-07-31 | Texas Instruments Incorporated | Capacitor calibration |
US10581443B2 (en) * | 2017-10-30 | 2020-03-03 | Microchip Technology Incorporated | Method and apparatus for offset correction in SAR ADC with reduced capacitor array DAC |
US10720933B2 (en) * | 2017-11-02 | 2020-07-21 | Analog Devices, Inc. | Comparator error suppression |
US11342929B2 (en) | 2018-08-03 | 2022-05-24 | Rambus Inc. | Offset calibration for successive approximation register analog to digital converter |
US10382049B1 (en) * | 2018-09-06 | 2019-08-13 | Globalfoundaries Inc. | On-chip calibration circuit and method with half-step resolution |
KR102544502B1 (ko) * | 2018-09-28 | 2023-06-16 | 엘지디스플레이 주식회사 | 픽셀 센싱 장치 및 이를 이용한 전계 발광 표시장치 |
CN111064468B (zh) * | 2018-10-17 | 2023-04-07 | 创意电子股份有限公司 | 校准方法和校准*** |
KR20220123889A (ko) | 2021-03-02 | 2022-09-13 | 삼성전자주식회사 | 아날로그-디지털 컨버터의 동작 방법 및 이를 수행하는 아날로그-디지털 컨버터 |
CN115913229B (zh) * | 2022-12-15 | 2023-10-03 | 江苏润石科技有限公司 | Sar adc的比较器的动态配置方法、电路、sar adc和芯片 |
CN117040533A (zh) * | 2023-08-25 | 2023-11-10 | 河北大学 | 一种模数转换的远程自校准方法及*** |
CN117606517B (zh) * | 2024-01-22 | 2024-04-02 | 河北美泰电子科技有限公司 | 用于惯性传感器标定的电路、惯性传感器封装及标定方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6459335B1 (en) * | 2000-09-29 | 2002-10-01 | Microchip Technology Incorporated | Auto-calibration circuit to minimize input offset voltage in an integrated circuit analog input device |
US6606048B1 (en) * | 2000-11-16 | 2003-08-12 | Marvell International, Ltd. | Method and apparatus for equalizing the digital performance of multiple ADC's |
US6806771B1 (en) * | 2001-06-01 | 2004-10-19 | Lattice Semiconductor Corp. | Multimode output stage converting differential to single-ended signals using current-mode input signals |
ITTO20010705A1 (it) * | 2001-07-18 | 2003-01-18 | St Microelectronics Srl | Modulatore elettromeccanico a sovracampionamento autocalibrante e relativo metodo di autocalibrazione. |
US7095345B2 (en) * | 2004-06-29 | 2006-08-22 | Analog Devices, Inc. | Hybrid tuning circuit for continuous-time sigma-delta analog-to-digital converter |
EP2388923B1 (en) * | 2010-05-21 | 2013-12-04 | Stichting IMEC Nederland | Asynchronous digital slope analog-to-digital converter and method thereof |
TWI545903B (zh) * | 2011-03-17 | 2016-08-11 | 安娜卡敦設計公司 | 類比轉數位轉換器(adc)之校正 |
US9143144B2 (en) * | 2011-03-18 | 2015-09-22 | The Trustees Of Columbia University In The City Of New York | Systems and methods for providing a pipelined analog-to-digital converter |
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US9065464B2 (en) * | 2013-09-24 | 2015-06-23 | Broadcom Corporation | Phase adjustment scheme for time-interleaved ADCS |
US8884801B1 (en) * | 2013-11-21 | 2014-11-11 | Inphi Corporation | High-speed analog-to-digital conversion system with flash assisted parallel SAR architecture |
-
2015
- 2015-04-28 EP EP15165432.4A patent/EP3059868B1/en active Active
-
2016
- 2016-02-18 JP JP2016029271A patent/JP6578223B2/ja active Active
- 2016-02-19 US US15/048,516 patent/US9537499B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US9537499B2 (en) | 2017-01-03 |
EP3059868B1 (en) | 2020-06-03 |
JP2016165103A (ja) | 2016-09-08 |
US20160248435A1 (en) | 2016-08-25 |
EP3059868A1 (en) | 2016-08-24 |
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Legal Events
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---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180808 |
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A977 | Report on retrieval |
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