KR101659103B1 - 반도체 소자를 위한 지지 몸체, 반도체 소자 및 지지 몸체의 제조 방법 - Google Patents

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스테파니 뮈첼
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

반도체 소자, 특히 광전 반도체 소자를 위한 지지 몸체가 제공된다. 지지 몸체는 결합층 및 도체층을 포함하고, 이러한 층은 서로를 향하는 주요면에 의해 결합되어 있다. 결합층, 도체층 또는 결합층 뿐만 아니라 도체층도 적어도 하나의 얇아진 영역을 포함하고, 상기 얇아진 영역에서 그 층 두께는 최대 층 두께보다 얇다. 결합층은 전체적으로 전기 전도성이고 적어도 도체층의 일부에 대해 전기적으로 절연되거나, 결합층이 적어도 일부분에서 전기 절연성이다. 또한, 전기 연결 도체를 포함한 반도체 소자 및 지지 몸체의 제조 방법이 제공된다.

Description

반도체 소자를 위한 지지 몸체, 반도체 소자 및 지지 몸체의 제조 방법{SUPPORTING BODY FOR A SEMICONDUCTOR COMPONENT, SEMICONDUCTOR ELEMENT AND METHOD FOR PRODUCTION OF A SUPPORTING BODY}
본 특허 출원은 독일 특허 출원 10 2008 053 489.7에 기초한 우선권을 주장하며, 그 공개 내용은 참조로 포함된다.
본 출원은 반도체 소자를 위해 적합한 지지 몸체 및 지지 몸체의 제조 방법에 관한 것이다. 또한, 지지 몸체를 포함한 반도체 소자가 제공된다.
반도체 소자의 제조를 위해 소위 리드프레임이 사용되는 경우가 많다. 리드프레임의 다른 말은 예컨대 도체프레임이다. 리드프레임은 예컨대 반도체 소자와 같은 전자 소자를 위한 전기적 연결 도체를 포함한다. 전기적 연결 도체는 예컨대 리드프레임의 프레임을 이용하여 상기 프레임에 결합되어 유지된다. 리드프레임은 적어도 실질적으로 펀칭된 구리 박판으로 구성되는 경우가 많다. 일반적으로, 리드프레임은 홈을 이용하여 전기적 연결 도체가 형성되어 있는 금속판을 가리킬 수 있다.
공지된 반도체 소자의 제조 시, 리드프레임은 플라스틱 소재의 기본 하우징을 포함하여 재성형되는 경우가 많다. 기본 하우징은 반도체칩을 위한 지지 몸체를 형성한다. 기본 하우징은 적어도 제1 및 제2 전기적 연결 도체를 포함하고, 이러한 연결 도체는 리드프레임으로 형성된다. 기본 하우징상에 또는 기본 하우징안에 실장된 칩은 예컨대 이후에 봉지재로 밀봉된다. 전기적 연결 도체는 예컨대 측면에서 서로 반대방향인 측에서 기본 하우징의 플라스틱부분으로부터 돌출한다.
본 발명의 과제는 종래의 지지 몸체에 비해 더 다방면에 사용될 수 있거나/사용될 수 있으면서 기술적으로 더 간단히 제조될 수 있는 반도체 소자용 지지 몸체를 제공하는 것이다. 또한, 지지 몸체를 포함한 매우 유리한 반도체 소자 및 지지 몸체의 제조 방법 또는 반도체 소자의 제조 방법도 제공해야 한다.
반도체 소자, 특히 광전 반도체 소자를 위한 지지 몸체가 제공된다. 지지 몸체는, 특히, 소자의 적어도 하나의 반도체 몸체를 지지하기에 적합하다. 지지 몸체는 특히 반도체 소자 하우징의 구성 요소로서 제공된다.
지지 몸체는 전기 전도 도체층 및 결합층을 포함하고, 이러한 층들은 서로를 향하는 주요면에 의해 상호 결합되어 있다. 도체층, 결합층 또는 결합층뿐만 아니라 도체층은 적어도 하나의 얇아진 영역을 포함하고, 상기 도체층의 상기 적어도 하나의 얇아진 영역에서의 층 두께는 상기 도체층의 최대 층 두께보다 얇고, 상기 결합층의 상기 적어도 하나의 얇아진 영역에서의 층 두께는 상기 결합층의 최대 층 두께보다 얇다.
결합층이 전체적으로 전기 전도성인 경우에 결합층은 적어도 도체층의 일부에 대해 전기적으로 절연된다.
다른 실시예에 따르면, 결합층은 적어도 일부분에서 전기 절연성이다.
즉, 결합층의 일부는 전기 전도성이거나, 전체 결합층이 전기 절연성이다.
지지 몸체뿐만 아니라 도체층 및 결합층 자체도 특히 자립형 부재 또는 자유 지지 기능의 부재인데, 즉 이들은 특히 다른 물질을 포함하지 않은 상태에서 형태 안정적이며, 그 형상을 유지하면서 이동할 수 있고, 운반될 수 있다.
예컨대 얇은 금속코팅, 플라스틱코팅과 같은 코팅 또는 물질면에 적층된 투명 전기 전도 산화물의 얇은 층은 "결합층" 또는 "도체층"이란 개념에 해당되지 않는다. 이는 특히, 코팅이 다른 물질상에 도포되지 않고 다른 물질을 포함하지 않은 형태에서, 형태 안정성이 부족하여 일반적인 가공을 위해 부적합할 경우에 해당한다. 그러나, 이와 같은 코팅은, 결합층 및 도체층이 각각 스스로 자유 지지력을 가지거나 자체 지지력을 가진 요소인 경우에 한하여, 결합층의 일부 및/또는 도체층의 일부일 수 있다.
적합한 실시예에 따르면, 결합층뿐만 아니라 도체층도 최대 두께가 적어도 50 ㎛, 바람직하게는 적어도 80 ㎛ 또는 적어도 90 ㎛이다. 즉, 도체층 및/또는 결합층은 적어도 하나의 부분에서, 적어도 상기 제공된 두께 중 하나와 같은 값의 두께를 가져야 하고, 이 때 상기 두께는 도체층의 주 연장면에 대해 수직으로 측정된다. 도체층 및 결합층은 서로 상이한 두께를 가질 수 있다.
적어도 일 실시예에 따르면, 결합층, 도체층 또는 결합층뿐만 아니라 도체층은 금속판이거나 금속판을 포함한다.
도체층 및 결합층은 각각 서로 대향된 주요면을 가진 평면 형태를 가지며, 이러한 주요면은 측면에 의해 상호간 결합되어 있다. 측면은 각각 주요면보다 작다.
지지 몸체가 적어도 2개의 부분에서 결합층 및 도체층의 형태로 형성되고, 층들 중 적어도 하나는 얇아진 영역을 구비하는 처리법에 의해, 지지 몸체는 반도체칩을 위한 지지부로서 적합하고 전기적 연결 도체를 단순히 포함한다는 것과 같은 종래 특성 이상의 특성을 가지고 형성될 수 있다.
"얇아진 영역"이란 표현은 이와 같은 영역의 형성을 위한 특정한 제조 방법을 포괄하지 않는다. 예컨대, 일정한 두께를 가진 도체층 및/또는 결합층으로부터 시작하여 예컨대 식각을 이용한 물질 제거 또는 각인에 의해 얇아진 영역이 제조되는 것이 적합할 수 있다. 그러나, 이는 반드시 필수적인 것은 아니다. 예컨대 각각의 층이 처음부터 더 얇은 영역 및 더 두꺼운 영역을 포함하여 형성되어 있을 수 있다.
일반적으로, "얇아진 영역"이란, 상기 영역에서 도체층의 층 두께가 제조 방법과 무관하게 상기 도체층의 최대 층 두께보다 얇은 것으로 정의된다. 적합하게는, 얇아진 영역의 두께는 도체층의 최대 두께보다 적어도 10%, 적어도 25% 또는 적어도 35% 만큼 더 얇다. 예컨대, 얇아진 영역의 두께는 도체층의 최대 두께에 비해 약 40%, 약 50% 또는 약 60% 더 얇을 수 있다.
지지 몸체의 적어도 일 실시예에 따르면, 결합층은 제1 리드프레임의 일부이고 도체층은 제2 리드프레임의 일부이다. 제2 리드프레임은 서로 전기 절연적으로 결합되어 있다. 상기 이미 언급한 바와 같이, 도체 프레임이라고 할 수 있는 리드프레임은 금속판이고, 상기 금속판에는 반도체 소자를 위한 복수 개의 전기 연결 도체가 포함되어 있고, 이때 금속판에서의 전기 연결 도체는 상기 판에서의 대응되는 홈에 의해 형성되고 성형되어 있다. "리드프레임"이란 표현은 당업자에게 통상적이고, 특히 광전자 분야 당업자에게 통상적이다.
"도체층"이란 표현은 일체형층을 반드시 포괄하지 않는다. 오히려, 도체층은 서로 이격되며 나란히 배치된 복수 개의 부분층을 포함할 수 있다. 이 점은 결합층에 대해서도 유사하게 적용된다.
지지 몸체의 적어도 일 실시예에 따르면, 지지 몸체는 제1 측을 포함하고, 이 때 제1 측에서 실리콘을 함유한 봉지재는 도체층 및 결합층에 성형된다. 바꾸어 말하면, 봉지재는 도체층 및 결합층을 위한 하우징재를 형성한다.
실리콘의 이점은, 단파 전자기 복사의 입사 시 예컨대 광전 수지(opto-resin)와 같은 다른 봉지재보다 현저히 더 낮은 시효를 가진다는 것이다. 또한, 실리콘은 예컨대 에폭시보다 현저히 증가한 내온도성을 가진다. 에폭시가 통상적으로 최대 약 150℃까지 손상없이 가열될 수 있는 반면에, 실리콘은 약 200℃까지 가능하다.
바람직하게는, 봉지재로 사용되는 실리콘은 굴절률이 1.41 내지 1.57일 때 쇼어 A =20 내지 D =90 범위의 경도를 가진다.
이 때, 봉지재는 본 명세서에 기술된 하나 이상의 실리콘으로 구성될 수 있고, 이 때 부가적으로 상기 실리콘에 복사 반사 충전재 또는 복사 흡수 충전재가 삽입되어 있을 수 있으며, 상기 충전재는 예컨대 TiO2 또는 그을음이다.
또한, 봉지재를 위해 예컨대 실리콘과 에폭시의 혼합물 또는 실리콘과 다른 유기 물질, 예컨대 비닐 또는 아크릴 함유 물질과의 혼합물과 같은 하이브리드 물질도 고려된다.
기술한 종류의 하이브리드 물질은 순수한 에폭시에 비해 더 복사 안정적이고 열적으로도 더 안정적이어서 유리하며, 또한 순수한 실리콘에 비해 양호한 기계적 성질(예컨대 인성(tenacity))을 가진다.
지지 몸체의 적어도 일 실시예에 따르면, 지지 몸체는 제1 측에 대향된 제2 측을 포함하고, 이때 도체층은 제2 측에서, 상기 제1 측에서 봉지재가 도체측에 성형된 영역에서, 적어도 부분적으로 봉지재 및 전기 절연 물질을 포함하지 않는다. 바람직하게, 지지 몸체는 표면 실장 가능하다. 유리하게는, 도체층 또는 지지 몸체의 노출된 부분에 의해, 즉 제2 측에 의해 외부 전기 접촉이 이루어질 수 있다.
지지 몸체의 적어도 하나의 다른 실시예에 따르면, 도체층은 전기적으로 서로 절연된 적어도 2개의 부분을 포함하고, 상기 부분은 반도체 소자를 위한 제1 및 제2 전기적 연결 도체를 형성하며, 적어도 일부의 결합층을 이용하여 상호간에 기계적으로 결합하고 있다. 결합층이 전체적으로 전기 전도성이거나, 전기 전도 부분에서 두 전기 연결 도체에 인접한다면, 기본적으로, 결합층이 상기 연결도체를 전기적으로 연결하지 않기 위해, 연결 도체 중 하나에 대해서만 전기적으로 절연되는 것으로도 충분하다.
지지 몸체의 적어도 일 실시예에 따르면, 결합층뿐만 아니라 도체층도 각각 적어도 하나의 얇아진 영역을 포함하고, 상기 도체층의 상기 적어도 하나의 얇아진 영역에서의 층 두께는 상기 도체층의 최대 층 두께보다 얇고, 상기 결합층의 상기 적어도 하나의 얇아진 영역에서의 층 두께는 상기 결합층의 최대 층 두께보다 얇다. 이를 통해, 지지 몸체에 부가적 기능을 갖추거나 특정한 형상 및 구조의 형성과 관련하여 더 큰 가요성이 가능해진다.
이러한 실시예의 형성예에서, 결합층의 얇아진 영역은 도체층의 얇아진 영역과 래터럴로 겹친다. 본 출원과 관련하여 래터럴이란, 도체층, 결합층 또는 지지 몸체의 주 연장면에 대해 평행한 방향을 의미한다.
적어도 하나의 다른 실시예에 따르면, 결합층 및/또는 도체층은 적어도 하나의 관통홀을 포함한다. 관통홀은 예컨대 층의 구멍이거나, 층의 전체 두께를 관통하여 연장되는 리세스일 수 있다. 리세스는 적어도 일 측에서 개방되어 있을 수 있는데, 즉 리세스는 모든 측에서 래터럴로 층 물질에 의해 둘러싸일 필요가 없다. 층이 서로 이격된 복수 개의 부분층을 포함하는 경우에, 리세스는 부분층사이의 간격이다.
이러한 실시예의 적어도 일 형성예에 따르면, 결합층 및/또는 도체층은 관통홀에 인접하는 얇아진 영역을 포함한다.
상기 실시예의 다른 형성예에 따르면, 도체층은 결합층의 관통홀과 래터럴로 겹치는 얇아진 영역을 포함한다. 관통홀 및 얇아진 영역은 상호간 완전히 겹칠 수 있다. 그러나, 이들은 부분적으로만 겹칠 수도 있는데, 즉 관통홀이 부분적으로 래터럴에서 상기 얇아진 영역에 대해 위치가 어긋나 있을 수 있다.
다른 형성예에 따르면, 결합층의 평면도상에서 관통홀의 개구면은, 상기 평면도상에서 상기 관통홀과 겹치는 도체층의 얇아진 영역의 면에 비해 더 작다. 평면도란, 층들 중 하나 또는 지지 몸체의 주 연장 방향에 대해 수직인 시야각을 의미한다. 또는, 평면도에서 관통홀의 개구면은, 각각 평면도에서 볼 때, 관통홀과 겹친 도체층의 얇아진 영역의 면에 비해 더 크다.
다른 실시예에 따르면, 결합층은 래터럴에서 도체층의 일부보다 돌출하는 부분을 포함하며, 이 때 상기 결합층의 부분과 상기 래터럴로 돌출하는 도체층의 부분 사이의 영역은 지지 몸체의 물질을 포함하지 않는다. 부분들 사이에 특히 갭이 있다.
일 형성예에서, 결합층의 일부는 관통홀에 인접한다.
지지 몸체의 적어도 하나의 다른 형성예에 따르면, 테두리에서 결합층의 일부가 존재하며, 상기 결합층의 일부는 래터럴에서 도체층의 일부보다 돌출하며, 이 때 결합층의 부분과 도체층의 부분 사이에는 지지 몸체의 물질을 포함하지 않는 영역이 있다. 특히, 상기 부분들 사이에는 갭이 있다.
지지 몸체의 적어도 하나의 다른 실시예에 다르면, 결합층 및 도체층은 결합 수단을 이용하여 상호간에 결합되어 있다. 결합 수단은 일 형성예에서 전기 절연 물질이다. 대안적 또는 부가적으로, 양호한 열 전도 물질일 수 있다. 결합 수단은 접착제인 것이 유리할 수 있다.
적어도 하나의 다른 실시예에 따르면, 도체층의 일부상에 칩 실장 영역이 제공된다. 결합층은 칩 실장 영역의 측에서 도체층보다 뒤에 배치된다. 칩 실장 영역은 특히 지지 몸체의 함몰부에 제공되거나 형성된다.
지지 몸체의 적어도 하나의 다른 실시예에 따르면, 적어도 하나의 내벽이 존재하고, 상기 내벽의 주 연장면은 지지 몸체 또는 도체층의 주 연장면에 대해 경사지며, 이러한 연장면에 비해 칩 실장 영역쪽으로 기울어져 있다. 이와 같이 형성된 내벽은 광전 소자에서, 반도체칩으로부터 방출되거나 수신될 전자기 복사를 위한 반사체로서 역할할 수 있다.
적어도 일 실시예 또는 형성예에서 지지 몸체를 포함하는 반도체 소자가 제공된다.
지지 몸체는 제1 측에서 반도체칩 및 봉지재를 구비하고, 이 때 봉지재는 반도체칩을 둘러싸며 지지 몸체에 성형된다. 바꾸어 말하면, 봉지재는 일체형으로 형성될 수 있고, 칩을 밀봉할 뿐만 아니라 국부적으로 지지 몸체도 밀봉한다.
일 실시예에 따르면, 반도체 소자는 광전 반도체 소자이다. 반도체칩은 특히 전자기 복사를 방출하거나/방출하고 수신하기에 적합하다.
반도체 소자의 적어도 하나의 다른 실시예에 따르면, 지지 몸체는 제1 측에 대향된 제2 측에서, 래터럴로 봉지재와 그리고/또는 봉지재 및 반도체칩과 겹친 영역에서 적어도 국부적으로 상기 봉지재 및 그 외 있을 수 있는 절연 물질을 포함하지 않는다. 즉, 전기 연결 도체 - 예컨대 도체층 또는 지지 몸체 - 는 제2 측에서, 이에 대향된 제1 측에서 봉지재가 제공된 영역들에서 적어도 국부적으로 봉지재를 포함하지 않는다. 제2 측에서 지지 몸체의 노출된 부분은 특히 반도체 소자의 외부 전기 연결부로서 역할한다.
반도체 소자의 형성예에 따르면, 지지 몸체는 제2 측에서 봉지재를 전혀 포함하지 않는다.
연결 도체가 봉지재의 영역에서 완전히 상기 봉지재에 의해 둘러싸이고 연결 도체의 다른 부분은 봉지재로부터 돌출하며 봉지재의 후측으로 가면서 휘어지는 실시예는 앞서 기술한 실시예에 속하지 않는다. 그러나, 기본적으로, 반도체 소자는 이러한 특징을 가질 수 있다.
반도체 소자의 다른 형성예에 따르면, 지지 몸체에서 반도체칩과 래터럴로 겹치는 영역은 제2 측에서 봉지재를 포함하지 않고 또한 그 외 전기 절연 물질도 포함하지 않는다.
반도체칩은 특히 발광다이오드칩이며, 이 때 "발광다이오드칩"이란 표현은 가시광을 방출하는 칩에 한정되지 않고 일반적으로 전자기 복사를 방출하는 모든 반도체칩에 사용된다. 반도체칩은 특히 에피택시얼 반도체 층시퀀스를 포함하며, 상기 층시퀀스는 전자기 복사가 생성되는 활성층을 포함한다.
다른 실시예에 따르면, 봉지재는 대부분 또는 완전히 복사 투과성으로 형성된다. 봉지재는 복사 투과성 부분에서, 반도체칩의 파장 스펙트럼으로부터 나오는 전자기 복사에 대해 적어도 50%, 바람직하게는 적어도 70%의 투과도를 가진다.
반도체 소자의 적어도 하나의 다른 실시예에 따르면, 지지 몸체는 완전히 또는 적어도 80%, 바람직하게는 적어도 90%가 봉지재와 래터럴로 겹친다.
반도체 소자를 위한 지지 몸체의 제조 방법이 제공된다. 본 방법에서 결합층 및 도체층이 제공된다. 도체층은 각각 서로 다른 방향을 향하는 주요면을 포함한다. 결합층 및 도체층은 2개의 주요면에 의해 서로 결합하되, 이러한 주요면이 서로를 향하는 방식으로 결합한다. 결합층 및 도체층의 결합은 특히 도체층의 제공 단계 이후에 실시된다. 또한, 결합층, 도체층에서 또는 결합층뿐만 아니라 도체층에서도 적어도 하나의 얇아진 영역이 형성되며, 상기 도체층의 상기 적어도 하나의 얇아진 영역에서의 층 두께는 상기 도체층의 최대 층 두께보다 얇고, 상기 결합층의 상기 적어도 하나의 얇아진 영역에서의 층 두께는 상기 결합층의 최대 층 두께보다 얇다.
층들은 서로 전기적 절연되도록 결합하거나/결합하고 이러한 물질 성질을 가진다. 결합층은 일부분에서 또는 전체적으로 전기 전도성이거나 전기 절연성이다.
얇아진 영역의 형성 단계는 결합층과 도체층 상호간의 결합 이전 또는 이후에 실시할 수 있다. 얇아진 영역의 형성은 상기 해당층의 제공 단계 동안, 예컨대 층의 제조 동안 실시할 수 있다. 층은 처음부터 얇아진 영역을 포함하여 형성될 수 있다. 그러나, 얇아진 영역은 특히 물질 제거 또는 물질 변형에 의해 형성될 수 있다.
지지 몸체, 반도체 소자 및 방법의 다른 이점, 바람직한 실시예 및 발전예는 이하에서 도면과 관련하여 설명한 실시예로부터 도출된다.
도 1은 제1 실시예에 따른 지지 몸체 또는 반도체 소자의 제조 단계 동안 결합층 및 도체층의 개략적 단면도이다.
도 2는 도 1에 도시된 층들을 포함한 제1 실시예에 따른 지지 몸체의 개략적 단면도이다.
도 3은 제1 실시예에 따른 반도체 소자의 개략적 단면도이다.
도 4는 제2 실시예에 따른 반도체 소자의 개략적 단면도이다.
도 5는 제3 실시예에 따른 반도체 소자의 개략적 단면도이다.
도 6은 제4실시예에 따른 반도체 소자의 개략적 단면도이다.
도 7은 도 4에 도시된 소자의 예시적 일부에 대한 개략적 단면도이다.
도 8은 도 3에 도시된 반도체 소자의 예시적인 개략적 제1 평면도이다.
도 9는 도 3에 도시된 반도체 소자의 예시적인 개략적 제2 평면도이다.
도 10은 제5실시예에 따른 반도체 소자의 개략적 평면도이다.
도 11은 제6실시예에 따른 반도체 소자의 개략적 평면도이다.
실시예 및 도면에서 동일하거나 동일한 효과를 가진 구성요소는 각각 동일한 참조번호를 가질 수 있다. 도시된 요소 및 요소간의 크기비율은 기본적으로 척도에 맞는 것으로 볼 수 없다. 오히려 도면의 일부 상세 요소는 더 나은 이해를 위해 과장되어 크게 도시되어 있다.
도 1에는 결합층(11) 및 도체층(12)이 개략적으로 도시되어 있다. 결합층뿐만 아니라 도체층도 복수 개의 얇아진 영역을 포함하며, 이는 이후에 도 2와 관련하여 설명된다. 결합층(11)은 복수 개의 관통홀을 더 포함한다. 관통홀은 예컨대 구멍으로 형성될 수 있다. 그러나, 관통홀은 적어도 일 측에서 개방된 리세스 또는 도 1에서 볼 수 있는 결합층(11)의 다양한 부분을 상호간에 분리시키는 리세스일 수 있다. 다시 말하면, 결합층(11)은 서로 분리된 복수 개의 부분을 포함할 수 있다. 이는 도체층(12)에도 동일하게 적용된다.
도 1 및 2는 주로, 이점을 가지는 지지 몸체를 이용하여 기술적으로 간단한 방식으로 구현할 수 있는 일부 구조를 설명하기 위한 것이다. 도 2는, 반드시 반도체 소자를 위해 최적화된 지지 몸체를 나타내진 않으며, 설령 상기 지지 몸체가 기본적으로 그러한 소자를 위해 적합할 지라도 그러하다.
결합층뿐만 아니라 도체층도 예컨대 전기 전도 물질을 포함한다. 층들은 특히 완전한 전기 전도 물질로 구성될 수 있다. 또는, 층들 중 하나 또는 두 층은 일부분에서만 전기 전도 물질로 구성될 수 있다. 바람직하게는, 적어도 도체층은 대부분 전기 전도 물질로 구성되며, 예컨대 50%, 75% 또는 80%를 초과하여 그러하다. 이는 결합층에도 동일하게 적용될 수 있다.
도체층(12) 및 결합층(11)은 예컨대 금속 물질을 포함하거나, 그러한 것으로 구성될 수 있다. 두 층은 예컨대 대부분 구리로 구성될 수 있다. 부가적으로, 도체층은 예컨대 적어도 하나의 다른 금속, 예컨대 금, 은 또는 주석으로 코팅되어 있을 수 있다.
그렇지 않으면, 결합층(11)은 완전히 전기 절연 물질로 구성되거나 그러한 물질을 포함할 수 있다. 절연 물질에 대한 예는 세라믹 물질 또는 플라스틱이다. 도 2를 참조하면, 결합층(11)이 국부적으로만 전기 절연 물질로 구성되면, 상기 물질은 예컨대 결합층(11)에 통합되되, 상기 층들(11, 12)이 예컨대 전기 전도 결합 수단(3)을 이용하여 상호간에 결합된 경우, 지지 몸체(10)에서 결합층(11)의 전기 전도 부분이 도체층에 대해 전기적으로 절연되도록 통합될 수 있다. 이는 기본적으로 도체층의 성질에 대해서도 동일하게 적용될 수 있다.
적합한 실시예에서, 결합층(11)뿐만 아니라 도체층(12)도, 예컨대 완전히 전기 절연방식으로 서로 결합된 리드프레임의 부분이다. 리드프레임은 금속으로 구성되고 예컨대 구리를 포함한다.
두 층들(11, 12)의 최대 두께 또는 층들 중 하나의 최대 두께는 예컨대 0.1 mm, 0.15 mm 또는 0.2 mm이다. 특히, 도체층(12) 및 결합층(11)은 서로 상이한 최대 두께를 가지며 사용될 수 있다. 예컨대, 결합층(11)의 최대 두께(13)는 약 0.15 mm일 수 있고, 도체층(12)은 최대 두께(23)가 0.4 mm이거나, 그 반대의 경우가 있을 수 있다.
도 2를 참조하면, 지지 몸체(10)의 제조를 위해, 결합층 및 전기적 도체층(11, 12)은 결합 물질(3)을 이용하여 상호간에 결합된다. 결합 물질(3)은 예컨대 전기 절연성이며, 예컨대 접착제이다. 그러나, 기본적으로 예컨대 전기 전도 결합 수단(3)이 사용될 수 있는데, 여기에는 땜납이나 전기 전도 접착제가 있다. 이러한 점은, 지지 몸체에서 경우에 따라 서로 절연되어야 할 도체층 부분들이 전기적으로 서로 절연되도록 하는데 전기 절연성 결합 수단이 필요한지 여부에 의존할 수 있다. 기본적으로, 전기 전도 결합 수단은 전기 절연 결합 수단과 조합될 수 있다.
결합층(11)의 얇아진 영역들 중 적어도 일부, 그리고 관통홀(4)의 일부는 기본적으로, 결합층(11) 및 도체층(12)이 결합 수단(3)을 이용하여 상호간에 결합된 이후에 비로소 생성될 수 있다.
도 2에서 확인할 수 있는 바와 같이, 지지 몸체(10)는 적어도 2개의 층(11, 12)을 이용하여 기술적으로 간단한 방식으로 다수의 3차원 구조를 구비할 수 있으며, 상기 3차원 구조는 그 외 방식으로는 구현할 수 없거나 현저히 많은 소모를 들여서만 구현할 수 있는 것이다. 기본적으로, 지지 몸체는 결합층(11) 및 도체층(12) 외에 다른 층을 포함할 수 있고, 예컨대 전체적으로 3개 또는 4개의 층을 포함할 수 있다.
도 2에 도시된 지지 몸체(10)에서 결합층(11)은 제1 테두리에서 얇아진 영역(111)을 포함하고, 상기 얇아진 영역은 도체층(12)의 얇아진 영역(121)보다 래터럴로 돌출한다. 결합층의 얇아진 영역(111)과 도체층의 얇아진 영역(121) 사이에는 지지 몸체의 물질을 포함하지 않는 영역이 있다. 도 2의 도면에서, 테두리에서 얇아진 영역 사이의 전체 영역(111, 121)은 연결 도체의 물질을 포함하지 않는다. 그러나, 이러한 영역의 일부는 연결 도체의 물질을 포함할 수 있고, 예컨대 결합 물질(3)은 상기 영역 내로 삽입되어 연장될 수 있다.
지지 몸체의 테두리에서 이와 같은 간격은 제조될 소자에서 봉지재를 위한 계류(anchoring) 요소와 같이 역할할 수 있으며, 상기 계류 요소를 이용하여 봉지재와 전기적 연결 도체의 박리(delamination) 위험이 현저히 감소할 수 있다. 또한 도 2에 도시된 연결 도체의 다른 구조는, 결합층(11)과 도체층(12) 사이에서 상기 각각의 갭이 적어도 부분적으로 봉지재로 채워지는 경우에, 봉지재를 위한 계류부로서 역할할 수 있다.
도 2에 도시된 결합층(11)의 얇아진 영역들(112, 113)은 관통홀(4)에 인접한다. 또한, 상기 영역들은 래터럴에서 도체층(12)의 얇아진 영역(112)의 일부보다 돌출한다. 이 사이에, 각각 갭이 있다. 또한, 지지 몸체(10)에 함몰부가 형성된다. 함몰부의 횡단면은 평면도에서 볼 때 결합층(11)의 외측으로부터 도체층(12)으로 가면서 확대된다.
이와 같은 함몰부는 예컨대 지지 몸체(10)를 위한 순수한 계류부로서 사용될 수 있고, 즉 함몰부는 반도체 소자에서 반도체칩을 포함하지 않을 수 있다. 그러나, 이와 같은 함몰부의 바닥은 반도체칩을 위한 실장면으로서도 사용될 수 있고, 상기 반도체칩은 이에 상응하여 함몰부에 배치되어 있다.
도 2에 따른 지지 몸체(10)의 중심에 다른 함몰부가 형성된다. 결합층의 얇아진 영역들(114, 115)은 상기 함몰부에서 관통홀(4)에 인접하고, 도체층(12)의 얇아진 영역(123)보다 래터럴에서 돌출한다. 결합층(11)의 얇아진 영역들(114, 115)과 도체층(12)의 얇아진 영역(123) 사이에 갭이 있다. 앞서 설명한 함몰부와 달리, 상기 함몰부는 다른 크기 변화를 가진 횡단면을 포함한다. 결합층(11)의 외측으로부터 시작하여 함몰부의 횡단면은 관통홀의 내부에서는 우선 작아지는데, 이는 도체층(12)의 영역에서 다시 확대되기 위함이다.
결합층에서 관통홀(4)에 인접한 얇아진 영역(114, 115)은 얇아진 영역(112, 113)과 달리 도체층(11)의 부분에 형성되며, 상기 도체층의 부분은 도체층(12)을 향해있고, 결합층(11)의 주요면을 형성하며, 상기 주요면에 의해 결합층(11)은 도체층(12)과 결합한다.
도 2에 도시된 지지 몸체의 실시예에서, 결합층(11)의 다른 얇아진 영역(116)이 존재하며, 상기 영역은 래터럴에서 도체층(12)의 일부보다 돌출한다. 그러나, 얇아진 영역(116)과 상기 얇아진 영역으로부터 돌출하는 도체층(12)의 부분 사이에 위치한 영역의 일부분만 지지 몸체(10)의 물질을 포함하지 않는다. 이러한 경우는, 도체층(12)의 얇아진 영역(124)이 얇아진 영역(116)과 부분적으로만 겹침으로써 구현된다. 도체층(12)의 얇아진 영역(124)은 상기 얇아진 영역(116)이 인접하는 또 다른 관통홀(4)과 부분적으로만 래터럴로 겹친다.
이와 같은 부분적 래터럴 겹침에 의해, 지지 몸체(10)에서 예컨대 돌출부 또는 개구부와 같이, 각각 층들(11, 12) 중 하나에 비해, 더 작은 구조 요소들이 효과적으로 형성될 수 있다. 예컨대 얇아진 영역 및 관통홀이 식각을 이용하여 금속 소재의 도체층에서 제조되는 경우에, 상기 얇아진 영역 및 관통홀의 래터럴 치수의 최소 크기는 구조화되지 않은 도체층의 최대 두께의 자릿수에 위치한다.
지지 몸체(10)의 제2 테두리에 결합층(11)은 얇아지지 않은 부분(118)을 포함하고, 상기 얇아지지 않은 부분은 도체층(12)의 부분(125)을 래터럴로 돌출하며, 이 때 상기 도체층(11, 12)의 부분들(118, 125) 사이에 갭이 존재한다. 이 갭은 봉지재를 위한 계류 요소로서 역할할 수 있다.
도 3 내지 6에는 각각 반도체 소자의 실시예가 도시되어 있다. 반도체 소자는 예컨대 광전 소자이고, 예컨대 발광다이오드소자이다. 이는 각각 지지 몸체(10)를 포함한다.
지지 몸체(10)는, 제1 부분에서 제1 전기 연결 도체(21) 및 제2 부분에서 제2 전기 연결 도체(22)를 형성하는 도체층(12)을 포함한다. 제1 전기 연결 도체(21)는 각각 칩 실장 영역(5)을 포함하고, 상기 칩 실장 영역상에 반도체칩(50)은 기계적 및 전기 전도적으로 실장되어 있다. 연결 도체(21, 22)는 전기적으로 서로 절연되며, 예컨대 래터럴로 서로 이격되어 있다.
지지 몸체(10)는 결합층(11)을 더 포함한다. 결합층은 예컨대 전기 연결 도체(21, 22)를 기계적으로 결합하나, 전기적으로 결합하지는 않는다.
반도체칩(50)은 예컨대 발광다이오드칩이다. 발광다이오드칩은 예컨대 에피택시얼 반도체 층시퀀스를 포함하고, 상기 층시퀀스는 활성층을 포함한다. 활성층은 특히 복수 개의 부분층으로 구성될 수 있으며, 상기 부분층은 특히 서로 상이한 물질 조성을 포함할 수 있다.
반도체 층시퀀스는 예컨대 III/V 화합물 반도체 물질을 포함한다. III/V 화합물 반도체 물질은 적어도, 예컨대 B, Al, Ga, In과 같은 제3 족의 원소 및 예컨대 N, P, As와 같은 제5족의 원소를 포함한다. 특히, "III/V 화합물 반도체 물질"이란 개념은, 적어도 하나의 제3 족의 원소 및 적어도 하나의 제5족의 원소를 함유한 2성분, 3성분 또는 4성분 화합물 군을 포함하며, 예컨대 질화물 화합물 반도체 및 인화물 화합물 반도체를 포함한다. 이러한 2성분, 3성분 또는 4성분 화합물은 예컨대 하나 이상의 도펀트 및 부가 성분을 포함할 수 있다.
바람직하게는, 활성층은 복사 생성을 위해 pn 접합, 이중이종구조, 단일 양자우물구조(SQW, single quantum well) 또는 더욱 바람직하게는 다중 양자우물구조(MQW, multi quantum well)를 포함한다. 이때, 양자우물구조란 명칭은 양자화의 차원성에 대한 정보를 담고 있지 않다. 따라서, 상기 명칭은 특히 양자상자, 양자선, 양자점 및 이러한 구조의 각 조합을 포괄한다. MQW 구조에 대한 예는 당업자에게 공지되어 있다.
도면에 도시된 실시예에서, 칩 실장 영역(5)은 각각 제1 지지 몸체(10)의 도체층(12)의 외부면에 형성된다. 결합층(11)은 칩 실장 영역(5)의 측에서 도체층(12)보다 뒤에 위치한다. 따라서, 반도체칩(50)은 각각 적어도 부분적으로 지지 몸체(10)의 물질에 의해 래터럴로 둘러싸인다. 다시 말하면, 반도체칩은 지지 몸체(10)의 함몰부에 배치되어 있다.
칩 실장 영역(5) 및 반도체칩(50)의 측에서 지지 몸체(10) 및 반도체칩(50)은 반도체 소자의 봉지재(9)를 구비한다. 봉지재(9)는 반도체칩(50)을 밀봉하고, 지지 몸체(10)에 성형된다. 칩 실장 영역(5)에 대향된 지지 몸체(10)의 측에서 상기 지지 몸체는 봉지재 및 그 외 전기 절연 물질을 포함하지 않는다. 지지 몸체의 외부면의 이 영역은 예컨대 제1 연결 도체(21)의 영역에서 반도체 소자의 제1 외부 전기 접촉면(81)으로서 역할하고, 제2 연결 도체(22)의 영역에서 제2 외부 전기 접촉면으로서 역할한다.
전기적 연결 도체들(21, 22) 사이에서 각각 도체층(12)의 관통홀(4)이 존재하고, 상기 관통홀은 전기적 연결 도체를 서로 분리시킨다. 도 3, 5 및 6에 따른 실시예에서, 관통홀(4)에는 도체층의 얇아진 영역들(123, 124)이 인접하며, 관통홀의 횡단면은 결합층(11)으로 가면서 작아진다. 외부에서, 전기적 연결 도체들(21, 22) 사이의 간격은 결합층의 근방에서보다 더 큼으로써, 반도체 소자의 전기적 실장 시 단락이 예방될 수 있고, 이 때 지지 몸체(10)의 안정성이 현저히 저하되는 일은 없다. 도 4에서 도체층(12)의 전체 관통홀(4)은 일정한 횡단면을 포함한다.
도 3, 5 및 6에 도시된 실시예에서, 칩 실장 영역(5)은 도체층(12)의 얇아진 영역(122)의 외부면에 형성된다.
칩 실장 영역(5)이 도체층(12)의 얇아진 영역(122)의 외부면에 형성되면, 칩 실장 영역(5)과 외부 전기 연결면(81) 사이의 간격은 유리하게도 매우 작게 구현될 수 있다. 이를 통해, 반도체칩(50)과 전기 연결면(81)사이의 열 저항이 매우 낮게 달성될 수 있고, 이는 반도체 소자의 구동, 출력 및 내구성에 긍정적으로 작용할 수 있다.
그러나, 매우 낮은 열 저항은 일반적으로, 항상, 칩 실장 영역(5)이 도체층(즉 주 방출 방향과 다른 방향의 "하부" 층)의 외부면에 형성된 경우에 구현될 수 있으며, 칩 실장 영역이 얇아지지 않은 영역 또는 얇아진 영역에 형성되는 가의 여부와 무관하다. 예컨대 도체층이 실질적으로 구리로 구성되면, 도체층의 두께는 열 저항을 위해 미미한 역할만을 한다.
도 4에 도시된 반도체 소자의 실시예에서, 칩 실장 영역(5)은 도체층(12)의 부분의 외부면에 형성되며, 상기 부분의 두께는 도체층의 최대 두께(23)에 상응한다.
도 4에 따른 반도체 소자는 예컨대 지지 몸체(10)의 도체층(12)을 포함하고, 상기 도체층은 얇아진 영역을 포함하지 않는다. 이 경우, 도체층(12)은 예컨대 실질적으로 일정한 두께를 가진 금속판으로 형성될 수 있다. 도 5에 도시된 실시예의 결합층(11)은 예컨대 마찬가지로 얇아진 영역을 포함하지 않는다. 상기 실시예에서, 두 층들 중 하나만 얇아진 영역을 구비해야 하며, 이는 제조를 간단히 할 수 있다.
도 3, 4 및 5에 도시된 실시예에서, 반도체칩(50)이 배치된 함몰부는 각각 계류 요소로서 형성되고, 상기 실시예에서 결합층(11)의 부분 및 상기 결합층의 부분으로부터 래터럴 돌출된 도체층(12)의 부분 사이에 갭이 존재하고, 상기 갭은 봉지재(9)로 채워져있다.
이와 달리, 도 6에 도시된 예시적 반도체 소자는 반사체 역할을 할 수 있는 테두리를 구비한 함몰부를 포함한다. 도 6에 따른 실시예에서, 칩 실장 영역(5)은 함몰부의 적어도 2개의 내벽에 의해 둘러싸이고, 상기 내벽의 주 연장면(51)은 상기 지지 몸체(10)의 주 연장면에 대해 경사지며, 지지 몸체(10)의 주 연장면에 비해 칩 실장 영역(5)쪽으로 기울어져 있다.
도 6에는 내벽이 도시되되, 상기 내벽이 복수 개의 직사각형 계단들로 형성되는 것이 도시되어 있다. 그러나, 이는 실제로 직사각형 계단이 아니라 부분적으로 아치형이며 둥글게 처리된 면들을 가리키는 것이 일반적이다. 오목한 아치부는 예컨대, 관통홀(4), 결합층의 얇아진 영역들(112, 113) 및 도체층(121)의 얇아진 영역들(122)을 실질적으로 일정한 두께의 금속판에서 식각을 이용하여 형성하는 경우에, 생성된다. 이와 같은 내벽 계단의 오목한 아치형상에 대한 개략적 예시 도면은 도 7에 일부분으로 도시되어 있다.
내벽은 다른 방식으로도 형성될 수 있다. 또한, 내벽을 매끄럽게 하기 위한 부가적인 처리가 있을 수 있다. 도 7에는 파선을 이용하여 예시적으로, 매끄러워진 내벽의 흐름 또는 형상이 어떻게 보일 수 있는가를 보여주고 있다. 모서리를 매끄럽게 하거나 제거하는 것은 예컨대 전해연마 또는 유사한 방법을 이용하여 실시할 수 있다. 내벽은 가능한 한, 상기 내벽에서 반도체칩(50)의 전자기 복사가 반도체 소자의 방출 방향으로 편향될 수 있도록 형성된다.
도 6 및 7에 예시적으로 도시된 바와 같이, 연결 도체(10)의 내벽이 반사체로 형성되면, 칩 실장 영역(50)이 형성된 함몰부의 바닥은 가능한 한 깊어서, 그로 인하여 "반사체"가 칩(5)상부에서 가능한 한 위에 있다. 예컨대, 도체층(12)의 얇아진 영역(122)은 도체층의 최대 두께에 비해 적어도 60%, 적어도 70% 또는 적어도 80%만큼 더 얇다. 부가적 또는 대안적으로, 전체 지지 몸체(10)의 총 두께는 예컨대 적어도 0.5 mm, 적어도 0.75 mm 또는 적어도 1 mm이다. 지지 몸체(10)의 총 두께는 전체적으로 예컨대 최대 1 mm일 수 있다.
봉지재(9)는 예컨대 실리콘을 포함하거나 적어도 대부분 실리콘으로 구성된다. 봉지재(9)의 일부는 예컨대 렌즈(91)로 형성된다. 도 4에 도시된 바와 같이, 봉지재(9)는 예컨대 지지 몸체(10) 및 제2 전기 연결 도체(20)를 각각 래터럴로 완전히 둘러싸고, 일 측으로부터 연결 도체(10, 20)를 완전히 덮는다.
또는, 봉지재(9)는 도체층(12)을 도 3에 도시된 바와 같이 래터럴로 둘러싸지 않거나, 도 5 및 6에 도시된 바와 같이 래터럴로 부분적으로만 둘러싼다. 이러한 예에서, 봉지재는 예컨대 외부 연결면(81, 82)으로부터 수직으로 이격되어 있다.
도면에 보이는 바와 반대로, 봉지재(9)는 예컨대 반도체칩(50)과 다른 방향을 향하는 지지 몸체의 측을 부분적으로 마찬가지로 덮을 수 있다. 그러나, 전기 연결 도체(21, 22)의 외부 연결면(81, 82)의 일부는 이 경우 봉지재(9)를 포함하지 않고, 제1 연결 도체(21)의 경우 전기 연결면(81)을 형성하고, 제2 전기 도체(22)의 경우에 전기 연결면(82)을 형성한다.
반도체칩(50)은 예컨대 본딩와이어(6)를 이용하여 제2 전기 연결 도체(22)의 내부 전기 연결면(7)과 전기 전도적으로 결합한다. 내부 전기 연결면(7)에 대향된 측에서 제2 전기 연결 도체는 외부 전기 연결면(82)을 포함하고, 상기 연결면은 절연 물질을 포함하지 않는다. 본딩와이어(6) 대신 기본적으로 다른 전기 결합 수단이 반도체칩(50)과 제2 전기 연결 도체(22)와의 전기 전도 결합을 위해 사용될 수 있다.
모든 실시예에서, 지지 몸체는 테두리에서 각각 결합층(11)의 부분(111, 131, 116, 134)를 포함하고, 상기 결합층의 부분은 래터럴에서 도체층(12)의 부분(121, 125, 141, 142)보다 돌출하며, 이 때 각각의 부분들 사이에는 갭이 있고, 상기 갭은 지지 몸체의 물질을 포함하지 않는다. 도 3, 5, 6에 따른 예에서, 도체층의 부분(121, 125)은 지지 몸체(10)의 테두리의 갭 영역에서 예컨대 부분적으로만 래터럴로 결합층(11)보다 돌출한다. 그에 반해, 도체층(12)의 다른 외부 부분은 결합층(11)에 대하여 래터럴로 어긋나 있다.
제2 연결 도체(22)의 영역에서 결합층(11)은 각각 관통홀(4)을 포함한다. 이를 통해, 내부 접촉면(7)은 결합층(11)의 측에서 접촉될 수 있다. 도 5 및 6에 도시된 실시예에서, 상기 관통홀(4)은 평면도에서 볼 때 예컨대 각각 일정한 횡단면을 가진다.
그러나, 도 3 및 4에 도시된 실시예에서, 함몰부는 제1 연결 도체(21)의 영역에 위치한 함몰부와 유사하게 봉지재(9)를 위한 계류 요소 또는 계류 요소로서 형성된다. 이 경우, 관통홀(4)의 횡단면은 도체층으로 가면서 확대된다. 결합층(11)의 부분(114, 115)은 래터럴에서 도체층(12)의 부분보다 돌출하며, 이러한 부분 사이에는 각각 갭이 존재하고, 상기 갭은 지지 몸체의 물질을 포함하지 않는다.
도 8에는 도 3에 도시된 반도체 소자의 평면도로 제1 실시예가 도시되어 있다. 상기 실시예에서, 반도체칩(50)은 결합층(11)에 의해 래터럴로 완전히 둘러싸이고, 그리고 경우에 따라서 도체층(12)의 부분에 의해 둘러싸인다. 다시 말하면, 지지 몸체(10)의 함몰부가 있고, 상기 지지 몸체에 반도체칩(50)이 배치되며, 상기 함몰부는 모든 측에서 내벽을 포함한다. 이러한 함몰부는 예컨대 제2 연결 도체(22) 영역에 존재한다.
이와 달리, 도 9에 도시된 평면도에서, 반도체칩(50)이 배치된 함몰부는 2개의 대향된 측에서 개방된 트렌치이다. 이는 예컨대 제2 연결 도체(22) 영역의 함몰부에도 동일하게 적용된다. 이와 같은 실시예에서, 도 3에 따른 단면도는 대안적으로 반도체 소자의 측면 평면도일 수 있는데, 이는 함몰부가 2개의 측에서 측면으로 개방되어 있기 때문이다. 또는, 함몰부는 일 측에서만 측면에서 개방되어 있을 수 있다.
모든 실시예에서, 도체층 및 결합층은 서로 다른 물질, 금속배선, 물질의 열처리 및/또는 표면 거칠기를 포함하여 형성될 수 있다. 예컨대, 결합층의 표면은 도체층의 표면에 비해 적어도 일부영역에서 최소 50%, 최소 100% 또는 최소 150%만큼 더 큰 거칠기를 포함한다.
도체층은 예컨대 금속 코팅을 포함하고, 예컨대 다양한 금속층을 구비한 층시퀀스를 포함한다. 층시퀀스는 예컨대 도체층의 기본 몸체로부터 시작하여 니켈층, 팔라듐층 및 금층을 순서대로 포함하고, 이때 각 층은 부가적으로 니켈, 팔라듐 및 금 외에 다른 물질을 포함할 수 있다. 특히, 합금도 가능하다. 이와 같은 금속 코팅은 예컨대 납땜 및 접착을 위해 잘 맞을뿐만 아니라 본딩와이어의 본딩을 위해서도 적합하다.
도체층은 예컨대 기본 몸체를 포함하고, 기본 몸체는 구리를 포함하거나 구리로 구성된다. 부가적 또는 대안적으로, 결합층은 대부분 구리를 포함하거나, 결합층은 완전히 구리로 구성된다. 구리의 표면은 신속하게 산화되며, 산화된 상태에서 봉지재에 양호하게 부착되는데, 예컨대 실리콘을 포함하거나 실리콘으로 구성된 봉지재와 마찬가지로 그러하다. 한편, 결합층도 마찬가지로, 앞서 설명한 도체층의 금속 코팅과 유사하게, 금속 코팅을 포함할 수 있다.
도 10, 11에 도시된 실시예에서, 반도체 소자는 각각 복수 개의 반도체칩(50, 51, 52, 53, 54)을 포함한다. 반도체 소자는 예컨대, 적어도 일부의 반도체칩 또는 모든 반도체칩이 외부에서 서로 무관하게 제어될 수 있도록 형성된다.
이는 예컨대, 도 10에 도시된 바와 같이, 도체층(12)이 전기적으로 서로 절연된 적어도 3개의 부분(21, 221, 222)을 포함함으로써 구현된다. 도체층(12)의 제1 부분(21)은 예컨대 제1 연결 도체로서 역할하며, 상기 제1 연결 도체상에서 반도체칩(50)은 기계적으로, 그리고 연결측에서는 전기 전도적으로 상기 제1 연결 도체(21)의 연결면(5)과 결합된다. 반도체칩(50)은 예컨대 제1 연결 도체(21)상에 납땜된다.
도체층(12)의 제2 부분(221)은 예컨대 제2 전기 연결 도체로서 역할하고, 도체층(12)의 제3 부분(222)은 예컨대 지지 몸체 및 소자의 제3 전기 연결 도체로서 역할한다. 반도체칩(50) 중 하나는 예컨대 제2 연결 도체(221)와 전기 전도적으로 결합하고, 예컨대 본딩와이어(6) 또는 다른 전기 결합 수단을 이용한다. 반도체칩(50) 중 제2 반도체칩은 예컨대 제3 연결 도체(222)와 전기 전도적으로 결합하며, 예컨대 마찬가지로 본딩와이어(6) 또는 다른 전기적 결합 수단을 이용한다.
도체층(12)의 모든 부분들은 예컨대 기계적으로 결합층(11)을 이용하여 상호간에 결합되어 있다.
반도체칩 중 적어도 일부는 기본적으로 결합층에 의해 간접적으로 지지 몸체의 전기적 연결 도체들과 전기 전도적으로 결합할 수 있다. 예컨대, 적어도 하나의 반도체칩은 결합층과 전기 전도적으로 결합하고, 결합층은 이에 대응되는 연결 도체와 전기 전도적으로 결합한다.
이에 대한 예는 도 11에 도시되어 있다. 반도체 소자는 예컨대 4개의 반도체칩(51, 52, 53, 54)을 포함하고, 상기 모든 반도체칩은 도체층(12)의 제1 연결 도체(21)상에 실장된다. 도체층(12)은 예컨대(5) 전기적으로 서로 절연된 전기 연결 도체(21, 221, 222, 223, 224)를 포함한다. 결합층은 예컨대 전기적으로 서로 절연된 2개의 전기 전도성 부분들(25, 26)을 포함한다. 결합층의 2개의 부분들(25, 26)은 연결 도체(21, 221, 222, 223, 224)를 기계적으로 서로 결합한다. 제1 연결 도체(21)는 결합층의 2개 부분들(25, 26)을 기계적으로 서로 결합하여, 소자의 지지 몸체는 하나의 연속한 부분이다.
제1 반도체칩(51)은 간접적으로 결합층(11)에 의해 도체층(12)의 제2 연결 도체(221)와 전기 전도적으로 결합한다. 결합층은 예컨대 본딩와이어(6)를 이용하여 제2 연결 도체(221)의 내부 연결면(71)과 전기적으로 결합할 수 있다. 그렇지 않으면, 결합층(11)과 제2 연결 도체(221) 사이에 전기 전도 결합 수단이 배치될 수 있고, 상기 결합 수단은 상기 결합층(11)의 부분(25) 및 연결 도체(224)를 전기 전도적으로 상호 결합한다. 이는 상기 제1 부분(25)에 대해 전기적으로 절연된 결합층의 제2 부분(26), 그리고 도체층(12)의 제5연결 도체(224)을 위해서도 유사하게 적용된다. 제4반도체칩(54)은 간접적으로 결합층(11)의 제2 부분(26)에 의해 제5연결 도체(224)와 전기 전도적으로 결합한다.
제2 반도체칩(52)은 직접적으로 본딩와이어(6)와 같은 결합 수단을 이용하여 제3 전기 연결 도체(222)와 전기적으로 결합한다. 제3 반도체칩(53)은 직접적으로 본딩 와이어(6)와 같은 결합 수단을 이용하여 도체층의 제4전기 연결 도체(223)와 전기적으로 결합한다.
제2 반도체칩(52)은 선택적으로 제2 연결 도체와 전기전도적으로 부가적 결합할 수 있고, 예컨대 간접적으로 결합층(11)의 제1 부분(25)을 거쳐 그러하다. 이를 통해, 제1 연결 도체(21)와 제2 연결 도체(221) 사이에 전기 전압이 인가되면, 제1 반도체칩(51)뿐만 아니라 제2 반도체칩(52)도 구동한다. 이와 무관하게, 제2 반도체칩만 독자적으로 제1 및 제3 연결 도체(21, 222)에 의해 구동할 수 있다.
전기적 회로와 관련하여, 기술된 특징의 임의적 조합이 가능하다. 반도체칩 및 연결 도체의 수는 한정되어 있지 않다. 또한, 결합층은 전기적으로 서로 절연된 2개보다 많은 수의 부분을 포함할 수 있다.
지지 몸체 및 반도체 소자의 모든 실시예는 기본적으로, 모두 얇아진 영역을 포함하지 않는 도체층 및 결합층을 포함하여 구현될 수 있다.
본 발명은 실시예에 의거한 설명에 의하여 상기 실시예에 한정되어 있지 않다. 오히려, 본 발명은 각각의 새로운 특징 및 특징의 각 조합을 포함하고, 이러한 점은 특히, 이러한 특징 또는 이러한 조합이 그 자체로 명백하게 특허청구범위 또는 실시예에 제공되지 않더라도, 특허청구범위에서의 특징의 각 조합을 포괄한다.

Claims (15)

  1. 반도체 소자를 위한 지지 몸체에 있어서,
    전기 전도 도체층 및 결합층을 구비하고,
    상기 도체층 및 상기 결합층은 서로를 향하는 주요면에 의해 상호 결합하며,
    상기 결합층은 전체적으로 전기 전도성이고 적어도 상기 도체층의 일부에 대해 전기적으로 절연되거나, 또는 상기 결합층은 적어도 일부가 전기 절연성이며,
    상기 도체층 및 상기 결합층은 각각 적어도 하나의 얇아진 영역을 포함하고, 상기 도체층의 상기 적어도 하나의 얇아진 영역에서의 층 두께는 상기 도체층의 최대 층 두께보다 얇고, 상기 결합층의 상기 적어도 하나의 얇아진 영역에서의 층 두께는 상기 결합층의 최대 층 두께보다 얇으며,
    상기 지지 몸체, 상기 도체층 및 상기 결합층은 그 자체가 자립형 부재이고,
    상기 지지 몸체는 제1 측을 포함하고, 상기 제1 측에서 실리콘을 함유한 봉지재가 상기 도체층 및 상기 결합층에 성형되고,
    상기 도체층의 얇아진 영역은 상기 결합층의 얇아진 영역과 측방으로 중첩하고,
    상기 도체층과 상기 결합층의 중첩하는 얇아진 영역들 사이에 갭이 존재하고, 상기 갭은 봉지재로 채워지는 것을 특징으로 하는 지지 몸체.
  2. 제 1 항에 있어서,
    상기 실리콘은 굴절률이 1.41 내지 1.57일 때 쇼어(shore) A =20 내지 D =90 범위의 경도를 갖는 것을 특징으로 하는 지지 몸체.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 측에 대향된 제2 측을 포함하며, 상기 제2 측에서 상기 도체층은 상기 제1 측에서 봉지재가 도체층에 성형되는 영역에서는 적어도 부분적으로 상기 봉지재 및 전기 절연 물질을 포함하지 않는 것을 특징으로 하는 지지 몸체.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 도체층은 전기적으로 서로 절연된 적어도 2개의 부분을 포함하고, 상기 적어도 2개의 부분은 반도체 소자를 위한 제1 및 제2 전기적 연결 도체를 형성하며, 상기 연결 도체들은 상기 결합층의 적어도 일부에 의해 기계적으로 서로 결합하는 것을 특징으로 하는 지지 몸체.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 도체층은 제1 리드프레임의 일부이며, 상기 결합층은 제2 리드프레임의 일부이고, 상기 제1 및 제2 리드프레임은 상호간에 전기 절연적으로 결합하는 것을 특징으로 하는 지지 몸체.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 결합층 및/또는 상기 도체층은 관통홀 및 상기 관통홀에 인접한 얇아진 영역을 포함하는 것을 특징으로 하는 지지 몸체.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 결합층은 관통홀을 포함하고, 상기 도체층은 얇아진 영역을 포함하며, 상기 관통홀은 상기 도체층의 얇아진 영역과 측방으로 중첩하는 것을 특징으로 하는 지지 몸체.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 결합층은 관통홀 및 상기 관통홀에 인접한 부분을 포함하고, 상기 인접한 부분은 상기 도체층의 부분과 측방으로 겹치며, 이들 부분들 사이의 영역은 상기 지지 몸체의 물질을 포함하지 않는 것을 특징으로 하는 지지 몸체.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 결합층의 부분은 테두리에 위치하고, 상기 결합층의 부분은 도체층의 부분과 측방으로 겹치며, 이들 부분들 사이의 영역은 상기 지지 몸체의 물질을 포함하지 않는 것을 특징으로 하는 지지 몸체.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 도체층의 일부상에 칩 실장 영역이 제공되고, 상기 결합층은 상기 칩 실장 영역의 측에서 상기 도체층의 뒤에 배치되며, 적어도 하나의 내벽이 제공되며, 상기 내벽의 주 연장면은 상기 지지 몸체 또는 전기적 연결 도체의 도체층의 주 연장면에 대해 경사지며, 상기 주 연장면에 비해 상기 칩 실장 영역을 향해 기울어져 있는 것을 특징으로 하는 지지 몸체.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 도체층 및 상기 결합층은 결합 수단에 의해 상호간에 결합되는 것을 특징으로 하는 지지 몸체.
  12. 제 1 항 또는 제 2 항에 따른 지지 몸체를 포함한 반도체 소자에 있어서,
    상기 도체층은 제1 측에서 반도체칩 및 상기 봉지재를 구비하며, 상기 봉지재는 상기 반도체칩을 둘러싸고 상기 지지 몸체에 성형되는 것을 특징으로 하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제1 측에 대향된 제2 측에서 상기 도체층은 상기 봉지재와 측방으로 중첩하는 영역에서, 또는 상기 봉지재 및 상기 반도체칩과 측방으로 중첩하는 영역에서, 상기 봉지재 및 전기 절연 물질을 포함하지 않는 것을 특징으로 하는 반도체 소자.
  14. 지지 몸체의 제조 방법에 있어서,
    서로 등지는 2개의 주요면을 각각 포함하는 도체층 및 결합층을 제공하는 단계;
    상기 도체층과 상기 결합층을 상기 2개의 주요면에 의해 상기 2개의 주요면이 서로를 향하도록 결합하는 단계로서, 상기 결합층은 전기 전도성이고 상기 도체층에 대해 전기적으로 절연되거나, 상기 결합층이 전기 절연성인 것인, 상기 도체층과 상기 결합층을 결합하는 단계;
    상기 도체층 및 상기 결합층에서 적어도 하나의 얇아진 영역을 형성하는 단계로서, 상기 도체층의 상기 적어도 하나의 얇아진 영역에서의 층 두께는 상기 도체층의 최대 층 두께보다 얇고, 상기 결합층의 상기 적어도 하나의 얇아진 영역에서의 층 두께는 상기 결합층의 최대 층 두께보다 얇으며, 상기 지지 몸체, 상기 도체층 및 상기 결합층은 그 자체가 자립형 부재이며, 상기 도체층의 얇아진 영역이 상기 결합층의 얇아진 영역과 측방으로 겹치는 것인, 적어도 하나의 얇아진 영역을 형성하는 단계; 및
    상기 지지 몸체의 제1 측에서 봉지재를 성형하는 단계로서, 상기 봉지재는 상기 도체층 및 상기 결합층에 성형되고 실리콘을 포함하며, 상기 도체층과 상기 결합층의 중첩하는 얇아진 영역들 사이에 갭이 존재하고, 상기 갭이 봉지재로 채워지는 것인, 봉지재를 성형하는 단계
    를 포함하는 것을 특징으로 하는 지지 몸체의 제조 방법.
  15. 삭제
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