KR101657852B1 - 더미 게이트 구조를 가지는 반도체 장치 및 그 제조방법 - Google Patents

더미 게이트 구조를 가지는 반도체 장치 및 그 제조방법 Download PDF

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쿠에이순 첸
무치 치앙
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Abstract

멀티 게이트 장치 구조 내부에 더미 게이트 구조를 구현시키기 위한 구조 및 방법은 제1 액티브 영역을 제2 액티브 영역으로부터 분리시키는 격리 영역을 포함하는 반도체 장치를 설명하고 있다. 제1 액티브 영역은 격리 영역의 제1 측에 인접하고, 제2 액티브 영역은 격리 영역의 제2 측에 인접한다. 소스, 드레인 및 게이트를 포함하는 장치는 제1 액티브 영역 내부에 형성될 수 있다. 소스 영역 및 드레인 영역은 격리 영역에 인접하게 배치된다. 더미 게이트는 적어도 일부가 격리 영역 위에 그리고 소스 영역 및 드레인 영역 중 어느 하나에 인접하여 형성된다. 다양한 예에서, 게이트는 제1 두께를 가지는 제1 유전체층을 포함하고, 더미 게이트는 제1 두께보다 큰 제2 두께를 가지는 제2 유전체층을 포함한다.

Description

더미 게이트 구조를 가지는 반도체 장치 및 그 제조방법 {A SEMICONDUCTOR DEVICE HAVING DUMMY GATE STRUCTURE AND METHODS THEREOF}
전자 산업은 어느 때 보다 소형이고 속도가 빠를 뿐만 아니라 다양한 개수의 보다 복잡하고 세련된 기능을 지원할 수 있는 전자 장치들에 대한 요구를 경험하고 있다. 따라서 반도체 산업에서는 저비용, 고성능 및 저전력의 집적 회로(IC)를 제조하는 경향이 지속되고 있다. 여태까지는 이러한 목표는 대부분 반도체 IC 치수(예컨대, 최소 피처 크기(minimum feature size))를 줄여 생산 효율을 향상시키고 관련 비용을 저감하는 것에 의해 달성되었다. 그렇지만, 그러한 크기 감소는 반도체 제조 공정에 복잡함을 더하는 결과를 가져왔다. 따라서 반도체 IC 및 장치에서의 계속된 혁신의 실현은 반도체 제조 공정 및 기술에서도 동등한 혁신을 요구하고 있다.
최근 게이트-채널 커플링(gate-channel coupling)을 증가시켜 게이트 제어를 향상시키고, 오프 상태 전류(OFF-state current)를 감소시키고, 단채널 효과(short-channel effects, SCEs)를 감소시키고자 하는 노력에서 멀티 게이트 장치들이 도입되었다. 도입된 멀티 게이트 장치 중 하나는 핀펫(fin field-effect transistor, FinFET)이다. 핀펫은 핀 형상 구조로부터 이름을 얻은 것인데, 이 핀 형상 구조는 핀 형상 구조가 형성된 기판으로부터 연장하여 FET 채널을 형성하는데 사용된다. 핀펫은 종래의 상보성 금속 산화막 반도체(CMOS) 공정과 호환가능하며, 핀펫의 3차원 구조는 게이트 제어를 유지하고 SCEs를 완화시키면서도 핀펫의 공격적인 크기 감소가 가능하도록 한다. 핀펫과 같은 진보된 반도체 장치의 제조시에는 예컨대 웨이퍼 표면에 걸쳐 균일한 처리 환경(예컨대, 균일한 지형)을 제공하기 위해 더미 구조(즉, 전기적 기능이 없는 구조)가 사용될 수 있다. 대안으로서 일부 예에서 반도체 장치 제조 공정의 후기 스테이지에서 액티브 게이트 구조가 더미 게이트 구조를 치환하는 "게이트-라스트" 공정의 일부로서 이와 같은 더미 구조가 사용될 수 있다. 특히 트랜지스터 장치가 계속하여 공격적으로 크기가 감소됨에 따라 진보된 트랜지스터 장치(예컨대, 핀펫 장치)에 더미 구조를 집적하는 것은 상당한 새로운 도전을 직면하게 하고 있다. 즉, 현재의 반도체 제조 기술은 모든 면에서 완전히 만족스럽지는 않다.
본 개시 사항은 첨부된 도면을 참조하여 아래의 상세한 설명을 읽음으로써 가장 잘 이해될 것이다. 당업계의 통상의 실무에 따라 다양한 특징부들이 축척에 맞게 도시되지는 아니하였음을 주의하여야 한다. 실제로 다양한 특징부들의 치수는 논의를 명확하게 하기 위해 임의적으로 확대 또는 축소되었다.
도 1a 및 1b는 복수의 더미 게이트가 사이에 배치된 제1 및 제2 멀티 게이트 장치를 포함하는 장치 구조의 상면도 및 단면도를 각각 도시한다.
도 2a 및 2b는 더미 게이트가 사이에 배치된 제1 및 제2 멀티 게이트 장치를 포함하는 장치 구조의 상면도 및 단면도를 각각 도시한다.
도 3은 본 개시의 하나 이상의 사항에 따라 멀티 게이트 장치 구조 내부에 더미 게이트를 제조하는 방법의 플로우 차트이다.
도 4a 및 4b는 본 개시의 하나 이상의 사항에 따라 더미 게이트가 사이에 배치된 제1 및 제2 멀티 게이트 장치를 포함하는 장치 구조의 상면도 및 단면도를 각각 도시한다.
도 44c 및 4d는 본 개시의 하나 이상의 사항에 따라 기판의 I/O 영역에 형성된 입력/출력(I/O) 장치 구조의 상면도 및 단면도를 각각 도시한다.
도 5는 일부 실시예에 따라 풋팅 영역(footing region) 위에 유전체층이 형성된 이후의 도 4b의 장치 일부의 단면도를 도시한다.
도 6은 일부 실시예에 따라 더미 게이트 및 액티브 게이트의 형성 이후의 도 4b의 장치 일부의 단면도를 도시한다.
도 7은 일부 실시예에 따라드레인 피처 및 소스 피처의 형성 이후의 도 4b의 장치 일부의 단면도를 도시한다.
도 8은 일부 실시예에 따라 유전체층의 형성 이후의 도 4b의 장치 일부의 단면도를 도시한다.
도 9는 일부 실시예에 따라 하나 이상의 더미 게이트 스택 피처의 제거 이후의 도 4b의 장치 일부의 단면도를 도시한다.
도 10은 일부 실시예에 따라 하이-케이/금속 게이트 스택(high-K/metal gate stack)의 형성 이후의 도 4b의 장치 일부의 단면도를 도시한다.
아래의 개시는 예컨대 제시된 대상물의 서로 다른 특징들을 실시하기 위한 서로 다른 다양한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 장치의 특정 예가 아래에서 설명된다. 물론 이들은 예일 뿐이고 한정하고자 하는 의도는 없다. 예컨대, 설명에서 제1 피처를 제2 피처 위에 또는 제2 피처 상에 형성하는 것은 제1 및 제2 피처가 직접 접촉하도록 형성되는 실시예를 포함할 수 있고, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성되어 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있는 실시예를 포함할 수도 있다. 또한 본 개시는 다양한 예에서 참조부호 및/또는 문자를 반복할 수 있다. 이와 같은 반복은 단순화 및 명확화의 목적을 위한 것이고 그 자체가 논의되는 구성 및/또는 다양한 실시예 사이의 관계를 나타내는 것은 아니다.
또한 "바로 아래에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간에 있어서 상대적인 용어는 도면에 도시된 바와 같이 어느 한 요소 또는 피처의 다른 요소 또는 피처와의 관계를 설명하도록 기재의 편의를 위해 사용될 수 있다. 공간에 있어서 상대적인 용어는 도면에서 도시된 방향 뿐만 아니라 사용중 또는 작동중인 장치의 서로 다른 방향을 포괄하도록 의도된다. 장치는 (90도 또는 다른 방향으로 회전하여) 다른 방향을 향할 수 있고 여기서 사용되는 공간에 있어서 상대적인 기술어 역시 마찬가지로 이에 따라 해석될 수 있다.
본 개시는 멀티 게이트 트랜지스터 또는 핀펫 장치로 언급되는 핀타입 멀티 게이트 트랜지스터 형태의 실시예를 제공하는 것을 주목하여야 한다. 이와 같은 장치는 P-타입 금속 산화막 반도체 핀펫 장치 또는 N-타입 금속 산화막 반도체 핀펫 장치를 포함할 수 있다. 핀펫 장치는 이중 게이트 장치, 3중 게이트 장치, 벌크 장치, 실리콘 온 인슐레이터(SOI) 장치 및/또는 기타 구성일 수 있다. 통상의 기술자라면 본 개시 사항으로부터 혜택을 볼 수 있는 반도체 장치의 기타 실시예를 인식할 수 있다. 예컨대 여기에서 설명되는 일부 실시예는 게이트 올 어라운드(GAA) 장치, 오메가 게이트(Ω-gate) 장치 또는 파이 게이트(Π-gate) 장치에 적용될 수 있다.
도 1a 및 도 1b에는 기판(103)(예컨대, 실리콘 기판) 상에 제조된 제1 멀티 게이트 장치(101) 및 제2 멀티 게이트 장치(102)를 포함하는 장치 구조(100)의 상면도 및 단면도가 각각 도시되어 있다. 일부 예에서, 제1 멀티 게이트 장치(101) 및 제2 멀티 게이트 장치(102) 각각은 핀펫 장치를 포함할 수 있다. 이어질 논의에 전후 관계 및 명확성을 제공하기 위해, 도 1a/1b를 참조하여, 장치 구조(100)를 간략히 설명한다. 다양한 예에서, 제1 멀티 게이트 장치(101)는 액티브 영역(104) 내부에 제조되고, 제2 멀티 게이트 장치(102)는 액티브 영역(106) 내부에 제조된다. 여기에서 사용되는 바와 같이, "액티브 영역"은 얕은 트렌치 격리 영역(shallow trench isolation (STI) region)과 같은 격리 영역(isolation region)을 포함하지 않는 영역을 정의한다. 사용될 수 있는 격리 영역의 다른 예로는 전계 산화물 영역(field oxide (FOX) region), 실리콘 국부 산화 영역(local oxidation of silicon (LOCOS) region), 또는 당업계에서 알려진 다른 타입의 격리 영역을 포함한다. 또한 "액티브 영역"은 트랜지스터 소스, 드레인 및/또는 게이트를 포함하는 영역을 정의하기 위해 사용될 수 있다. 예컨대, 액티브 영역(104) 내부의 장치(101)는 소스/드레인 영역(108, 110) 및 게이트(112)를 포함하고, 액티브 영역(106) 내부의 장치(102)는 소스/드레인 영역(114, 116) 및 게이트(118)를 포함한다. 도 1a/1b의 예에서, 장치(101, 102)는 액티브 영역(104, 106) 사이에 배치된 STI 영역(120)에 의해 서로 전기적으로 격리되어 있다.
장치 구조(100)는 복수개의 더미 게이트 스택(122)을 또한 포함할 수 있다. 여기에서 사용되는 바와 같이, 더미 게이트 또는 더미 게이트 스택과 같은 "더미" 구조는 다른 구조의 물리적 성질을 모사하기 위해(예컨대, 채널, 게이트 및/또는 다른 구조의 물리적 치수를 모사하기 위해) 사용되는 구조를 지칭하는 것으로 이해되어야 한다. 예컨대 여기에서 사용되는 "더미 게이트"는 전기적으로 아무런 기능을 하지 않는 게이트를 의미하는 것으로 이해된다. 일부 예에서, 더미 게이트의 사용은 웨이퍼에 걸쳐 실질적으로 균일한 처리 환경을 제공하고, 이는 어떠한 구체적인 장치 레이아웃에도 불구하고 (예컨대, 소스/드레인 영역(108, 110, 114, 116)의) 균일한 에피택셜 성장 프로파일을 제공한다. 대안으로서, 일부 예에서, 더미 구조는 반도체 장치 제조 공정의 후기 스테이지에서 액티브 게이트 구조가 더미 게이트 구조를 치환하는 "게이트-라스트" 공정의 일부로서 사용될 수 있다. 여기에서 사용되는 바와 같이, "액티브 게이트"는 완성된 트랜지스터 장치에서 기능을 하는 게이트를 나타내기 위해 사용된다. 예컨대 게이트(112, 118)는 반도체 장치(100) 제조 공정의 후기 스테이지에서 (예컨대, 하이-케이/금속 게이트 스택을 포함하는) 액티브 게이트 구조에 의해 치환되는 더미 게이트 스택(예컨대, 폴리실리콘 더미 게이트 스택)을 포함할 수 있다. 그러나, 일부 경우에, 게이트(112, 118)는, 예컨대 소스/드레인 영역의 형성 이전에 게이트(112, 118)가 형성되는 "게이트-퍼스트" 공정의 일부로서 형성되는 (예컨대, 하이-케이/금속 게이트 스택을 포함하는) 액티브 게이트 구조를 포함할 수 있다.
종래에, 더미 게이트 스택(122)은 게이트(112, 118) 제조에 사용되는 것과 동일한 공정을 이용하여 제조된다. 예컨대, 어떤 경우에, 더미 게이트 스택(122)은 게이트(112, 118)와 동일한 공정을 이용하여 동시에 제조되는 폴리실리콘 더미 게이트 스택을 포함할 수 있고, 게이트 역시 폴리실리콘 더미 게이트 스택을 포함하는데, 이는 이후 공정 단계에서 하이-케이/금속 게이트 스택에 의해 치환될 수 있다. 다양한 예에서 더미 게이트 스택(122) 및 게이트(112, 118) 각각은 유전체층 및 유전체층 위에 배치되는 전극층을 포함할 수 있다. 예컨대, 유전체층은 실리콘 이산화물, 실리콘 질화물, 하이-케이 유전체 재료 또는 이들의 조합을 포함할 수 있다. 상술한 바와 같이 폴리실리콘 더미 게이트 스택의 경우에 대하여는, 전극층이 다결정 실리콘(폴리실리콘) 전극층을 포함할 수 있다. 종래의 공정 기술에 따르면, 더미 게이트 스택(122) 및 게이트(112, 118) 각각에 사용되는 유전체층은 약 10 ~ 20 Å의 두께를 가지는 매우 얇은 산화층을 포함한다.
다양한 예에서, 풋팅 영역은 액티브 영역 및 격리 영역 사이의 계면에 형성된다. 도 1b의 예를 참조하면, 풋팅 영역(117)은 액티브 영역(106) 및 STI 영역(120) 사이에 형성되고, 풋팅 영역(119)은 액티브 영역(104) 및 STI 영역(120) 사이에 형성된다. 또한 다양한 예에서 적어도 하나의 더미 게이트(122)는 풋팅 영역(117) 및/또는 풋팅 영역(119) 위에 형성된다. 상술한 바와 같이 더미 게이트(122)가 게이트(112, 118)를 형성하기 위해 이용되는 것과 동일한 공정을 이용하여 형성될 수 있음을 고려하면, 더미 게이트 스택(122)의 (예컨대, 약 10 ~ 20 Å의) 얇은 산화층은 풋팅 영역(117) 및/또는 풋팅 영역(119) 위에 형성된다. 폴리실리콘 더미 게이트를 포함하는 예에서, 폴리실리콘 전극층은 더미 게이트 스택(122)의 얇은 산화층을 덮을 수 있다. 더미 게이트(122)는 전기적으로 기능을 하지 않도록 의도되나, 더미 게이트 스택(122)의 얇은 산화층은 장치 작동중에 충분한 전기적 격리를 제공하지 않을 수 있고, 따라서 소스 영역(114) 및 인접하는 더미 게이트(122) 사이에 (예컨대, 화살표 121로 지시되는 바와 같은) 누설 전류 경로가 발생할 수 있다. 어떤 경우에는, 드레인 영역(110) 및 인접하는 더미 게이트(122) 사이에 누설 전류 경로가 유사하게 발생할 수 있다. 보다 일반적으로, (예컨대, 약 10 ~ 20 Å의) 얇은 산화층 만이 격리로서 제공되는 임의의 소스/드레인 영역 및 이웃하는 더미 게이트(122) 사이에 누설 전류 경로가 발생할 수 있다. 소스/드레인 영역 및 인접하는 더미 게이트 스택 사이의 이와 같은 누설 전류는 (예컨대 장치(101, 102)와 같은) 장치의 성능 및 신뢰성에 치명적이다. 어떤 경우에는, (예컨대, 화살표(121)에 의해 지시되는 전류가 흐르는 더미 게이트와 같이) 종래의 공정 기술에 따라 제조될 때 누설 전류에 특별히 취약한 하나 이상의 더미 게이트가 "크리티컬 더미 게이트(critical dummy gate)"로 인식될 수 있다. 본 개시의 다양한 실시예는 특별히 이와 같은 "크리티컬 더미 게이트"를 통한 누설 전류를 감소시키는 것에 관한 것이며, 아래에서 보다 상세히 설명될 것이다.
도 2a 및 2b는 기판(203)(예컨대, 실리콘 기판) 상에 제조된 제1 멀티 게이트 장치(201) 및 제2 멀티 게이트 장치(202)를 포함하는 장치 구조(200)의 상면도 및 단면도를 도시한다. 일부 예에서, 제1 및 제2 멀티 게이트 장치(201, 202) 각각은 핀펫 장치를 포함한다. 액티브 영역(204, 206), 소스/드레인 영역(208, 210, 214, 216) 및 게이트(212, 218) 뿐만 아니라 STI 영역(220) 및 더미 게이트(222)를 포함하는 장치 구조(200)는 도 1a/1b의 장치 구조(100)를 참조하여 상술한 바와 실질적으로 동일할 수 있다. 논의를 명확하게 하기 위해, 여기에서는 차이점 만을 강조한다. 예컨대, 도 1b의 STI 영역(120)의 예와 유사하게, 액티브 영역(204, 206) 사이에 배치된 STI 영역(220)에 의해 장치(201, 202)가 서로 전기적으로 격리되지만, 장치(201)의 드레인 영역(210) 및 장치(202)의 소스 영역(214) 사이에는 단지 하나의 더미 게이트(222)가 형성된다. 도 2a/2b의 예는 예컨대 서로 이웃하는 장치 사이의 공간을 줄임으로써 장치가 차지하는 공간의 감소를 제공할 수 있다.
도 2b의 예를 참조하면, 풋팅 영역이 액티브 영역(204) 및 인접하는 STI 영역(220) 사이의 계면에 형성될 수 있고/있거나, 풋팅 영역이 액티브 영역(206) 및 인접하는 STI 영역(220) 사이에 형성될 수 있다. 일부 예에서, 풋팅 영역은 소스 영역(214) 및/또는 드레인 영역(210)과, 상기 소스 영역 및 드레인 영역(214, 210) 사이에 위치하는 STI 영역(221) 사이의 계면에 형성될 수 있다. 상술한 바와 같이, 더미 게이트(222)가 게이트(212, 218)를 제조하기 위해 이용되는 것과 동일한 공정을 이용하여 형성될 수 있음을 고려하면, 더미 게이트 스택(222)의 (예컨대, 약 10 ~ 20 Å의) 얇은 산화층이 이러한 풋팅 영역을 덮도록 형성될 수 있다. 더미 게이트(222)는 전기적으로 아무런 기능을 하지 않는 것으로 의도되지만, 더미 게이트 스택(222)의 얇은 산화층은 장치 작동중에 충분한 전기적 격리를 제공하지 않을 수 있고, 따라서 소스 영역(214) 및 인접하는 더미 게이트(222) 사이에 (예컨대, 화살표 221로 지시되는 바와 같은) 누설 전류 경로가 발생할 수 있다. 어떤 경우에는, 드레인 영역(210) 및 인접하는 더미 게이트(222) 사이에 누설 전류 경로가 유사하게 발생할 수 있다. 일부 예에서, 더미 게이트(222)는 풋팅 영역을 명백하게 덮지 않을 수 있다. 그러나, 그럼에도 불구하고 소스/드레인 영역 및 인접하는 더미 게이트(222)사이에서, 특히 더미 게이트 스택의 유전체층으로서 (예컨대, 약 10 ~ 20 Å의) 얇은 산화층 만이 제공되는 위치에서, (예컨대, 화살표(221)에 의해 도시되는) 누설 전류 경로가 발생할 수 있다. 상술한 바와 같이, 도 2b를 참조하면, 종래의 공정 기술에 따라 제조될 때 (예컨대, 화살표(2121)에 의해 지시되는) 누설 전류에 특별히 취약한 더미 게이트가 "크리티컬 더미 게이트"로 판정될 수 있다.
상술한 바와 같이, 더미 구조(예컨대, 더미 게이트(122, 222))는 종래에 예컨대 (소스/드레인 에피택셜 성장을 위한) 균일한 공정 환경을 제공하기 위해 및/또는 반도체 장치 제조 공정의 후기 스테이지에서 액티브 게이트 구조가 더미 게이트 구조를 치환하는"게이트-라스트 공정"의 일부로서 사용된다. 진보된 제조 공정에 그리고 이에 따라 진보된 트랜지스터 장치(예컨대, 핀펫 장치)에 더미 구조를 집적하는 것은 상당한 새로운 도전에 직면하게 하고 있다. 적어도 하나의 이와 같은 도전은 더미 게이트 구조(예컨대, 더미 게이트 스택(122, 222)) 및 게이트(112, 118, 212, 218) 양자를 제조하기 위해 동일한 제조 공정을 사용하는 것과 관련이 있다. 예컨대, 기능적 게이트 스택에 사용되는 것과 동일한 (예컨대, 약 10 ~ 20 Å의) 얇은 유전체층을 가지는 더미 게이트 스택의 제조는 더미 게이트 스택의 얇은 유전체층을 통해 소스/드레인 영역으로부터 인접하는 더미 게이트 스택으로의 누설 전류 경로를 형성시킬 수 있다. 이러한 문제는 악화되어, 상술한 바와 같이 (얇은 유전체층을 구비하는) 더미 게이트 구조가 풋팅 영역 위에 형성될 때 더미 게이트 스택으로/으로부터의 누설 전류가 증가할 수 있다.
본 개시의 실시예는 종래 기술에 비해 장점을 제공하지만, 다른 실시예들은 다른 장점을 제공할 수도 있고, 모든 장점이 반드시 여기에서 논의되지는 않으며, 모든 실시예에 대하여 특별한 장점이 요구되는 것도 아님을 이해하여야 한다. 예컨대, 여기에서 논의되는 실시예는 더미 게이트 구조 및 더미 게이트 구조를 멀티 게이트 장치 구조(예컨대, 핀펫 장치 구조) 내부에 구현하는 방법을 포함한다. 일부 실시예에서, (예컨대, 약 30 ~ 50 Å의) 두꺼운 게이트 유전체가 하나 이상의 "크리티컬 더미 게이트"를 형성하는데 사용될 수 있다. 다양한 실시예에서, 이러한 두꺼운 게이트 유전체는 기판의 I/O 영역에 형성되는 입력/출력(I/O) 트랜지스터를 위한 게이트 유전체를 형성하기 위해 사용되는 것과 동일한 유전체이다. 여기에서 사용되는 바와 같이, 크리티컬 더미 게이트는 종래의 공정 기술에 따라 제조될 때 높은 누설 전류에 영향을 받을 수 있는 더미 게이트(예컨대, 폴리실리콘 더미 게이트)를 포함한다. 종래의 공정 기술은 (액티브 게이트이거나 액티브 게이트가 될 수 있는) 게이트 및 더미 게이트 양자를 위해 (예컨대, 약 10 ~ 20 Å의) 얇은 유전체층을 형성하기 위하여 동일한 유전체 적층 공정을 동시에 사용할 수 있는데, 이는 소위 크리티컬 더미 게이트에서 과도한 누설 전류를 유발할 수 있다. 본 개시의 실시에는 크리티컬 더미 게이트를 위한 (예컨대, 약 30 ~ 50 Å의) 두꺼운 유전체층을 제조하기 위한 별개의 공정(즉, 기판의 I/O 영역에 I/O 트랜지스터 용의 게이트 유전체를 제조하기 위해 사용되는 유전체 적층 공정)을 사용하는 것을 제공하여, 크리티컬 더미 게이트를 위한 향상된 전기적 격리를 제공하고 장치 작동중에 크리티컬 더미 게이트가 전기적으로 기능을 하지 않는 것을 보장한다. 통상의 기술자라면 여기에서 설명한 방법 및 장치의 다른 장점 및 혜택을 인식할 수 있을 것이며, 설명된 실시예는 이어지는 특허청구범위에서 구체적으로 기재하고 있는 것 이상으로 한정하는 것을 의도하는 것은 아니다.
이제 도 3을 참조하면, 예컨대 핀펫 장치 내부에서 더미 게이트 구조를 제조하는 방법(300)이 도시되어 있다. 핀펫 장치의 맥락에서 기재되어 있지만, 방법(300)은 예컨대 평면 트랜지스터 또는 기타 멀티 게이트 트랜지스터를 포함하는 다른 구조의 트랜지스터에도 적용될 수 있음을 이해하여야 한다. 일부 실시예에서, 방법(300)은 도 4a/4b/4c/4d 및 5 내지 10을 참조하여 아래에서 기재되는 바와 같은 반도체 장치 구조(400)를 제조하기 위해 사용될 수 있다. 도 1a/1b 및 2a/2b의 장치 구조(100, 200)을 참조하여 위에서 논의된 하나 이상의 사항은 방법(300) 및 장치 구조(400)에도 적용될 수 있다. 추가적으로, 도 4a/4b/4c/4d 및 5 내지 10은 도 3의 방법(300)의 하나 이상의 단계에 따라 제조되는 예시적인 반도체 장치 구조(400)의 상면도 및/또는 단면도를 제공한다.
방법(300) 및/또는 장치 구조(400)의 부분은 공지의 상보성 금속 산화막 반도체(CMOS) 기술 공정 플로우에 의해 제조될 수 있고, 따라서 일부 공정들은 여기에서 단지 간략하게 기재됨을 이해하여야 한다. 또한 장치 구조(400)는 추가적인 트랜지스터, 바이폴라 접합 트랜지스터, 저항, 커패시터, 다이오드, 퓨즈 등과 같은 다양한 기타 장치 및 피처를 포함할 수 있지만, 본 개시에 따른 발명의 개념을 보다 잘 이해하도록 단순화되어 있다. 또한, 일부 실시예에서, 반도체 장치 구조(400)는 상호 접속될 수 있는 복수의 반도체 장치(예컨대, 트랜지스터)를 포함한다.
장치 구조(400)는 집적 회로의 공정 중에 제조되는 중간 단계의 장치이거나 그 일부일 수 있으며, 이는 스태틱 랜덤 액세스 메모리(SRAM) 및/또는 기타 로직 회로, 저항, 커패시터 및 인덕터와 같은 패시브 구성요소, P-채널 전계 효과 트랜지스터(PFETs), N-채널 전계 효과 트랜지스터(NFETs), 금속 산화막 반도체 전계 효과 트랜지스터(MOSFETs), 상보성 금속 산화막 반도체(CMOS), 바이폴라 트랜지스터, 고압 트랜지스터, 고주파 트랜지스터, 기타 메모리 셀 및/또는 이들의 조합과 같은 액티브 구성요소를 포함할 수 있다.
방법(300)의 상세를 논의하기 전에, 본 개시의 하나 이상의 사항과 관련하여 명확성을 제공하기 위해 방법(300)에 따라 제조된 반도체 장치 구조(400)(도 4a/4b에 도시)가 제시되어 논의된다. 특히, 도 4a/4b는 기판(403) 상에 제조된 제1 멀티 게이트 장치(401) 및 제2 멀티 게이트 장치(402)를 포함하는 반도체 장치 구조(400)의 상면도 및 단면도를 각각 도시한다. 일부 실시예에서, 제1 및 제2 멀티 게이트 장치(401, 402) 각각은 멀티 게이트 장치(예컨대, 핀펫 장치)를 포함할 수 있다. 도 4a/4b에 도시된 바와 같이, 장치 구조(400)의 부분은 장치 구조(100, 200)의 하나 이상의 사항과 유사할 수 있다. 하지만, 본 개시의 일부 실시예는 예컨대 종래의 제조 기술에 따라 처리된 장치 구조(예컨대, 장치구조(100, 200))에 대하여, 더미 게이트 구조를 진보된 반도체 장치에 통합하는 것과 관련된 하나 이상의 결점을 극복하는 사항들 역시 제공한다. 예컨대, 본 개시의 일부 실시예는 "크리티컬 더미 게이트"(즉, 누설 전류에 특히 영향을 받을 수 있는 종래의 공정 기술에 따라 제조된 더미 게이트)를 통한 누설 전류를 실질적으로 감소 및/또는 제거하기 위한 구조 및 방법을 제공한다. 상술한 바와 같이, 종래의 공정 기술은, 장치 구조(100, 200)의 더미 게이트(122, 222) 및 게이트(112, 118, 212, 218)는 동일한 공정에 의해 처리되어, (예컨대, 약 10 ~ 20 Å의) 얇은 유전체층이 더미 게이트(122, 222)(바람직하지 않은 경우) 및 게이트(112, 118, 212, 218)(바람직한 경우) 모두에 대해 형성되게 된다.
반면, 본 개시의 실시예는, 예컨대 액티브 게이트를 위해 사용되는 제조 공정과는 달리, 적어도 하나의 더미 게이트(예컨대, 적어도 하나의 크리티컬 더미 게이트)를 위해 상이한 제조 공정을 사용하는 것을 제공한다. 특히, 적어도 하나의 더미 게이트를 위해 사용되는 상이한 제조 공정은, (예컨대, 약 10 ~ 20 Å의) 액티브 게이트를 위해 사용되는 유전체층에 비해, (예컨대, 약 30 ~ 50 Å의) 보다 두꺼운 유전체층을 제공한다. 일부 실시예에서, 적어도 하나의 더미 게이트를 위해 사용되는 상이한 제조 공정은 기판의 I/O 영역의 I/O 트랜지스터를 위한 게이트 스택의 일부로서 게이트 유전체를 형성하기 위해 사용되는 유전체 적층 공정을 포함한다. 도 4c/4d의 예를 참조하면, 본 개시의 하나 이상의 사항에 따라, 기판의 I/O 영역에 형성된 입력/출력(I/O) 장치 구조의 상면도 및 단면도가 각각 도시되어 있다. 예컨대, 도 4c는 예컨대 반도체 기판(403)의 주변 부근에 적층될 수 있는 복수의 I/O 장치(451)를 포함하는 I/O 장치 영역(450)을 나타낸다. 다양한 예에서, I/O 장치 영역(450)은 멀티 게이트 장치(401, 402)가 형성되는 위치와는 상이한 기판(403)의 위치에 적층된다. 공지된 바와 같이, I/O 트랜지스터는 I/O트랜지스터 게이트 전극에 나타나는 전압 레벨을 견디기 위해, 코어 장치(예컨대, 멀티 게이트 장치(401, 402))에 비해 (예컨대, 약 30 ~ 50 Å의) 두꺼운 유전체층을 구비하는 게이트 스택을 포함한다. 도 4c/4d를 참조하면, 복수의 I/O 장치(451)는 복수의 게이트 스택(452)을 포함한다. 또한, 복수의 게이트 스택(452) 각각은 유전체층(453)을 포함하며, 이 유전체층(453)은 (예컨대, 약 30 ~ 50 Å의) 두꺼운 유전체층이다. 일부 예에서, 유전체층(453)은 SiO2를 포함할 수 있다. 일부 실시예에서, I/O 트랜지스터 유전체층은 실리콘 질화물, 하이-케이 유전체 재료 또는 이들의 조합을 포함할 수 있다. 다양한 예에서, 유전체층(453)은 크리티컬 더미 게이트의 유전체층(예컨대, 아래에서 논의되는 더미 게이트(424)의 유전체층(425))과 동일하고 동시에 제조된다. 따라서 크리티컬 더미 게이트는 I/O 트랜지스터 유전체층과 동일한 유전체층 재료를 포함할 수 있고, 두께도 동일할 수 있다.
예컨대 도 4a/4b에 도시된 실시예를 참조하면, 더미 게이트 스택(424)은 (종래의 공정 기술에 따라 제조될 때 누설 전류에 영향을 받을 수 있는) 크리티컬 더미 게이트로 식별될 수 있다. 일부 실시예에서, 더미 게이트 스택(424)는 두꺼운 유전체층(425)을 포함할 수 있다. 일부 실시예에 의하면, 유전체층(425)은 기판(403)의 I/O 영역(450)의 I/O 장치(451)를 위해 게이트 유전체(453)를 형성하기 위해 사용되는 유전체 적층 공정을 사용하여 제조될 수 있다. 따라서 다양한 실시예에서, 유전체층(425)은 약 30 ~ 50 Å의 두께를 가질 수 있다. 보다 두꺼운 유전체층(425)을 사용하는 것은 크리티컬 더미 게이트(424)에 대한 향상된 전기적 격리를 제공하여, 장치 작동중에 더미 게이트(424)가 전기적으로 기능을 하지 않는 것을 보장한다. 일부 실시예에서, 나머지 더미 게이트(422)(예컨대, "크리티컬 더미 게이트"로 식별되지 않은 것)과 게이트(412, 418) 각각은 실질적으로 동일한 공정을 이용하여 모두 제조될 수 있다. 따라서, 일부 실시예에서, 더미 게이트(422) 및 게이트(412, 418) 양자는 예컨대 약 10 ~ 20 Å의 얇은 유전체층을 포함할 수 있다. 일부 예에서, 하나 이상의 더미 게이트가 크리티컬 더미 게이트로 식별될 수 있고, 따라서 하나 이상의 더미 게이트 스택이 보다 두꺼운 유전체층(425)을 포함하도록 제조될 수 있다. 도 4b는 장치 구조(400)의 영역(430)을 또한 도시한다. 후속하는 방법(300)의 보다 상세한 논의를 위하여, 방법(300)의 하나 이상의 단계에 따른 공정의 다양한 스테이지에서 장치 구조(400)의 영역(430)을 도시하는 도 5-10을 참조하여 방법(300)이 논의된다. 논의의 명확성을 위해 아래에서는 단지 영역(430)만이 논의되지만, 아래에서 논의되는 하나 이상의 공정 및 관련 구조는 본 개시의 범위를 벗어나지 않은 채로 장치 구조(400)의 다른 부분의 제조에도 적용될 수 있음을 이해하여야 한다.
이제 도 3의 방법(300)을 참조하면, 방법(300)은 핀과 격리 영역을 포함하는 기판이 제공되는 블럭(302)에서 시작한다. 일부 실시예에서, 기판은 상술한 바와 같은 적어도 하나의 풋팅 영역도 포함하는데, 여기서 풋팅 영역은 격리 영역에 인접한다. 도 5의 예를 참조하면, 반도체 기판(403)을 포함하는 장치 구조(400)의 영역(430)이 도시되어 있다. 일부 실시예에서, 기판(403)은 기판(403)으로부터 연장하는 핀 요소 및 격리 영역(420)을 포함한다. 일부 실시예에서, 도 5의 예는 기판(403)으로부터 연장하는 개별 핀 요소를 따르는 단면도를 제공한다. 일부 실시예에서, 기판(403)은 실리콘 기판과 같은 반도체 기판일 수 있다. 일부 실시예에서 기판(403)은 반도체 기판 상에 형성된 전도성 또는 절연층을 포함하는 다양한 층을 포함할 수 있다. 일부 실시예에서, 기판(403)은 공지된 바와 같이 설계 요구에 따른 다양한 도핑 구성을 포함할 수 있다. 일부 실시예에서, 기판(403)은 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe) 또는 다이아몬드와 같은 다른 반도체를 포함할 수도 있다. 대안으로, 일부 실시예에서, 기판(403)은 화합물 반도체(compound semiconductor) 및/또는 혼정 반도체(alloy semiconductor)를 포함할 수 있다. 또한, 일부 실시예에서, 기판(403)은 에피택셜층(epi-layer)을 포함할 수 있고, 기판(403)은 성능 향상을 위해 변형될 수 있으며, 기판(403)은 실리콘 온 인슐레이터 구조(silicon-on-insulator (SOI) structure)를 포함할 수 있고/있거나, 기판(403)은 기타 적절한 인핸스먼트 피처(enhancement feature)를 구비할 수 있다.
핀 요소는, 기판(403)과 같이, 실리콘 또는 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 비화 갈륨, 인화 갈륨, 인화 인듐, 비화 인듐 및/또는 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP을 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 핀 요소는 포토리소그래피 및 에칭 공정을 포함하는 적절한 공정을 이용하여 제조될 수 있다. 포토리소그래피 공정은 기판(예컨대, 실리콘층) 위에 놓이도록 포토레지스터층(레지스트)를 형성하고, 레지스트를 패턴에 노광하며, 노광 후 베이킹 공정을 수행하고, 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소를 형성하는 것을 포함할 수 있다. 일부 실시예에서, 레지스트를 패터닝하여 마스킹 요소를 형성하는 것은 전자빔(e-beam) 리소그래피 공정을 이용하여 수행될 수 있다. 마스킹 요소는 에칭 공정이 실리콘층 내부로 리세스를 형성하는 동안 기판(403)의 영역을 보호하는데 사용될 수 있어, 연장하는 핀 요소를 남길 수 있다. 리세스는 건식 에칭(예컨대, 화학적 산화물 제거), 습식 에칭 및/또는 기타 적절한 공정을 이용하여 에칭될 수 있다. 기판(403) 상에 핀 요소를 형성하기 위한 방법의 기타 다양한 실시예 역시 사용될 수 있다.
격리 영역(420)은 얕은 트렌치 격리(STI) 피처를 포함할 수 있다. 대안으로서, 전계 산화물, LOCOS 피처 및/또는 다른 적절한 격리 피처가 기판(403) 상에 및/또는 내부에 구현될 수 있다. 격리 영역(420)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 불소 함유 실리케이트 유리(fluorine-doped silicate glass (FSG)), 로우-케이 유전체(low-k dielectric), 이들의 조합 및/또는 당업계의 다른 적절한 재료로 구성될 수 있다. 실시예에서, 격리 영역(420)은 STI 피처이고 기판(403) 내의 트렌치를 에칭함에 의해 형성된다. 그후 트렌치는 격리재료로 채워질 수 있고, 후속하여 화학적 기계적 연마(CMP) 공정에 의해 장치의 상면을 평면화한다. 그러나 다른 실시예도 가능하다. 일부 실시예에서, 격리 영역(420)은 예컨대 하나 이상의 라이너층을 구비하는 멀티층 구조를 포함할 수 있다.
일부 실시예에서, 핀 요소의 형성 이전에, 제1 유전체층이 기판(403) 위에 형성될 수 있고, 제2 유전체층이 제1 유전체층 위에 형성될 수 있다. 예컨대, 제1 유전체층은 패드 산화층(예컨대, SiO2)를 포함할 수 있고, 이 패드 산화층은 인접하는 층 사이에서 버퍼층으로 사용될 수 있다. 일부 실시예에서 , 제1 유전체층은 열 생성 산화물(thermally grown oxide), CVD 적층 산화물 및/또는 ALD 적층 산화물을 포함한다. 일부 실시예에서, 제2 유전체층은 패드 질화층(예컨대, Si3N4)을 포함하고, 제2 유전체층은 CVD 또는 다른 적절한 기술에 의해 적층될 수 있다.
일부 실시예에서, 핀 요소의 형성 및 격리 영역(42)의 형성 후에, 예컨대 이온주입 공정을 사용하고 적절한 N-타입 또는 P-타입 도펀트를 채용하여 웰 주입(well implant)이 수행될 수 있다. 따라서 웰 주입은 핀 요소 내부에 N- 또는 P-웰을 형성하기 위해 사용될 수 있다. 일부 실시예에서, N-타입 도펀트는 비소, 인, 안티몬 또는 기타 N-타입 도너 재료를 포함한다. 일부 실시예에서, P-타입 도펀트는 붕소, 알루미늄, 갈륨, 인듐 또는 기타 P-타입 억셉터 재료를 포함한다. 일부 실시예에서, 이와 같은 N- 또는 P-타입 도펀트는 고농도 도핑된 소스/드레인 영역 및/또는 기타 도핑된 익스텐션 및/또는 웰 영역을 형성하기 위해 사용될 수 있다. 일부 실시예에서, 예컨대 스레숄드 미만의 소스-투-드레인 누설(sub-threshold source-to-drain leakage) 및 드레인 전압에 의한 에너지 장벽의 저하 현상(drain-induced barrier lowering (DIBL))을 줄이기 위해 핀 요소를 통한 안티-펀치쓰루(anti-punch through(APT)) 이온주입을 수행하기 위해 유사한 N-타입 또는 P-타입 도펀트가 사용될 수 있다. 일부 실시예에서, 문턱 전압(Vt) 조정 이온주입(threshold voltage (Vt) adjust implant), 할로 이온주입(halo implant), 또는 기타 기타 이온주입 공정이 또한 사용될 수 있다. 이온주입 공정 후에, 결함을 제거하고 도펀트를 활성화하기 위해(즉, 도펀트를 치환 위치에 두기 위해) 반도체 장치 구조(400)는 예컨대 약 800 ℃ 보다 높은 고온 어닐링 하에 놓일 수 있다. 일부 예에서, 상술한 도핑된 영역은 하나 이상의 이온주입 공정에 의해, 열확산에 의해, 도핑된 에피택셜 성장에 의해, 또는 기타 적절한 기술에 의해 형성될 수 있다.
도 5의 예 역시 액티브 영역(406)과 격리 영역(420) 사이의 계면에 형성된 풋팅 영역(417) 및 액티브 영역(404)과 격리 영역(420) 사이의 계면에 형성된 풋팅 영역(419)을 도시한다. 상술한 바와 같이, 종래의 제조 공정을 이용하여 풋팅 영역(예컨대, 풋팅 영역(417, 419)) 위에 또는 부근에 형성된 더미 게이트는 (예컨대, 약 10 ~ 20 Å의) 얇은 산화층을 통해 더미 게이트 내부로 치명적인 누설 전류를 일으킬 수 있다. 본 개시의 실시예는 이러한 "크리티컬 더미 게이트"를 위해 (예컨대, 약 30 ~ 50 Å의) 보다 두꺼운 유전체층이 사용되어, 장치 작동중에 크리티컬 더미 게이트가 전기적으로 기능을 하지 않는 것을 제공한다. 일부 실시예에서, 크리티컬 더미 게이트가 풋팅 영역(417) 및/또는 풋팅 영역(419) 위에 및/또는 부근에 형성될 수 있다. 이어지는 논의를 위해, 크리티컬 더미 게이트(예컨대, 도 4a/4b의 더미 게이트(424))가 풋팅 영역(417) 위에 형성되는 것을 고려한다.
방법(300)은 입력/출력(I/O) 트랜지스터 유전체층이 기판 위에 적층되는 블럭(304)으로 이어진다. 일부 예에서, I/O 트랜지스터 유전체층(예컨대, 층(425))은 적어도 하나의 풋팅 역영(417, 419) 위에 적층된다. 더미 게이트(예컨대, 더미 게이트(424))가 풋팅 영역(417) 위에 형성되는 것을 것을 고려하면, 그리고 도 5를 참조하면, (예컨대, 약 30 ~ 50 Å의) 두꺼운 유전체층(425)이 풋팅 영역(417) 위에 형성된다. 다양한 실시예에서, 두꺼운 유전체층(425)은 크리티컬 더미 게이트(예컨대, 더미 게이트(42)) 및 인접하는 소스/드레인 영역(예컨대, 소스 영역(414)) 사이에 향상된 전기적 격리를 제공한다. 일부 실시예에서, 두꺼운 유전체층(425)은, 원하는 풋팅 영역(417) 위에 유전체층(425)을 형성하기 위해 (예컨대, 포토리소그래피 공정에 의한) 패터닝 및 (예컨대, 습식 또는 건식 에칭을 이용한) 에칭 공정에 의해 형성된다. 특히, 예컨대, 두꺼운 유전체층(425)은, I/O 장치(451)를 위한 복수의 게이트 스택(452)의 일부로서 형성되는 유전체층(453)을 패터닝하기 위해 사용되는 것과 동일한 공정에 의해 그리고 동시에 패터닝될 수 있다. 따라서 일부 실시예에서, 유전체층(425)은 I/O 장치 유전체층(453)과 동일할 수 있고, I/O 트랜지스터 유전체층으로서 동등하게 인용될 수 있다.
방법(300)은 더미 게이트 스택 및 게이트 스택이 형성되는 블럭(306)으로 이어진다. 일부 실시예에서, 블럭(306)은 복수의 더미 게이트 스택을 형성하는 것과, 복수의 게이트 스택을 형성는 것과, 더미 게이트 스택 및 게이트 스택 각각의 측벽에 배치되는 측벽 스페이서(sidewall spacer)를 형성하는 것을 포함할 수도 있다. 방법(300)의 일부 예에서, 하나 이상의 더미 게이트 스택 및/또는 게이트 스택은 하이-케이/금속 게이트 구조를 포함할 수 있다. 도 6을 참조하여 그리고 블럭(306)의 실시예에서, 게이트(412)는 액티브 영역(404) 내부에 형성되고, 게이트(418)은 액티브 영역(406) 내부에 형성되며, 그리고 크리티컬 더미 게이트(424)는 두꺼운 유전체층(425) 위에 형성된다. 다양한 실시예에서, 측벽 스페이서(421)는 액티브 및 더미 게이트 각각의 양측에 형성될 수도 있다. 상술한 바와 같이, 크리티컬 더미 게이트(424)(및 나머지 더미 게이트(422))와 게이트(412, 418)는, 균일하게 에피택셜 성장된 소스/드레인 영역을 형성하는 것을 바람직하게 제공하는 균일한 공정 환경을 제공한다. 일부 실시예에서, 게이트(412, 418)는 최초에 더미 게이트(예컨대, 폴리실리콘 더미 게이트)로서 형성되며, 이후 공정 단계에서 하이-케이/금속 게이트 스택에 의해 치환될 것이다.
여기에서 실시예는 예시적으로 게이트-라스트 공정를 통해 설명되고 있지만, 본 개시의 실시예는 그러한 공정에 국한되는 것은 아니라는 점이 이해되어야 한다. 일부 실시예에서, 본 개시의 다양한 사항이 게이트-퍼스트 공정에 적용될 수 있다. 일부 예에서, 게이트-퍼스트 공정은 소스/드레인 형성 또는 소스/드레인 도펀트 활성화 이전에 게이트 스택을 형성하는 것을 포함한다. 단지 예로서, 게이트-퍼스트 공정은 게이트 임계 치수(critical dimension (CD))를 형성하기 위해 게이트 유전체 및 폴리실리콘 또는 메탈 게이트 적층 및 이에 후속하는 게이트 스택 에칭 공정을 포함할 수 있다. 게이트-퍼스트 공정의 일부 실시예에서, 게이트 스택 형성에 후속하여 소스/드레인 영역의 도핑을 포함하는 소스/드레인 형성 및 일부 예에서 소스/드레인 도펀트 활성화를 위한 어닐링이 이어진다.
게이트-라스트 공정을 채용하는 실시예를 고려하면, 게이트(412, 718)은 더미 게이트 스택을 포함할 수 있는데, 이 더미 게이트 스택은 이후 공정 단계에서 하이-케이 유전체층(HK) 및 금속 게이트 전극(MG)에 의해 치환될 수 있다. 유사하게, 일부 실시예에서, 하나 이상의 크리티컬 더미 게이트(424) 또는 나머지 더미 게이트(422)(도 4a/4b)는 더미 게이트 스택을 포함할 수 있는데, 이 더미 게이트 스택은 이후 공정 단계에서 하이-케이 유전체층 및 금속 게이트 전극에 의해 치환될 수 있다. 도 6의 실시예에 도시된 바와 같이, 게이트(412, 418)는 기판(403) 위에 형성되고, 핀 요소 위에 적어도 부분적으로 배치된다. 일부 실시예에서, 게이트(412, 418)은 (예컨대, 약 10 ~ 20 Å의) 얇은 유전체층(423) 및 전극층(427)을 포함한다. 상술한 바와 같이 크리티컬 더미 게이트(424)는 (예컨대, 약 30 ~ 50 Å의) 두꺼운 유전체층(425)을 포함한다. 일부 실시예에서, 얇은 유전체층(423)과 같은 얇은 유전체층은 두꺼운 유전체층(425) 위에 적층될 수 있고, 후속하여 전극층(429)이 형성될 수 있다. 일부 예에서, 크리티컬 더미 게이트(424)의 전극층(429)은 두꺼운 유전체층(425) 위에 바로 형성될 수 있다. 다양한 실시예에서, 두꺼운 유전체층(425)을 위해 사용되는 재료는 I/O 트랜지스터 장치(451)의 유전체층(453)를 위해 사용되는 것과 동일한 재료이다. 일부 실시예에서, 두꺼운 유전체층(425) 및 얇은 유전체층(423) 각각을 위해 사용되는 재료는 동일할 수 있다. 또한, 일부 실시예에서, 전극층(429)을 위해 사용되는 재료는 전극층(427)을 위해 사용되는 재료와 동일할 수 있다.
일부 실시예에서, 게이트(412, 418) 및 크리티컬 더미 게이트(424)는 적층, 패터닝, 에칭 및 기타 적절한 공정 단계와 같은 다양한 공정 단계에 의해 형성된다. 일부 예에서, 적층 공정은 (저압 CVD 및 플라즈마-강화 CVD를 포함하는) CVD, PVD, ALD, 열 산화(thermal oxidation), 전자빔 증발(e-beam evaporation), 또는 기타 적절한 적층 기술, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 패터닝 공정은 리소그래피 공정(예컨대, 포토리소그래피 또는 전자빔 리소그래피)을 포함할 수 있고, 이는 포토레지스트 코팅(예컨대, 스핀-온 코팅(spin-on coating)), 소프트 베이킹(soft baking), 마스크 정렬(mask aligning), 노광, 노광후 베이킹, 포토레지스트 현상, 세척, 건조(예컨대, 스핀-건조(spin-drying) 및/또는 하드 베이킹(hard baking)), 기타 적절한 리소그래피 기술, 및/또는 이들의 조합을 더 포함할 수 있다. 일부 실시예에서, 에칭 공정은 건식 에칭(예컨대, RIE 또는 ICP 에칭), 습식 에칭, 및/또는 기타 에칭 방법을 포함할 수 있다. 일부 실시예에서, 두꺼운 유전체층(425)의 형성 이후에, 크리티컬 더미 게이트(424) 및 게이트(412, 418)의 나머지의 제조는 동시에 수행될 수 있다. 예컨대, 더미 게이트(424)가 두꺼운 유전체층(425) 위에 형성된 얇은 유전체층(423)을 포함하는 실시예에서, 유전체층(423)은 게이트(412, 418), 더미 게이트(422)(도 4a/4b) 및 크리니컬 더미 게이트(424)(즉, 별도의 공정에 의해 미리 형성된 유전체층(425)) 각각의 위에 동시에 형성될 수 있다. 일부 실시예에서, 얇은 유전체 층(423)은 게이트(412, 418) 위에만 (및 나머지 더미 게이트(422) 위에만) 형성되어, 크리티컬 더미 게이트(424)가 두꺼운 유전체층(425) 위에 형성된 얇은 유전체층(423)을 포함하지 않을 수 있다. 각각의 경우에, 액티브 및 더미 게이트(412, 418, 424) (및 나머지 더미 게이트(422)) 각각의 유전체층(423, 425), 전극층(427, 429)은 동시에 형성될 수 있다. 유사하게, 일부 실시예에서, 액티브 및 더미 게이트(412, 418, 422(도 4a/4b) 및 424) 각각의 측벽 스페이서(421)는 동시에 형성될 수 있다.
일부 실시예에서, 액티브 및 더미 게이트(412, 418, 422, 424)의 유전체층(423, 425)은 실리콘 산화물을 포함한다. 대안으로서 또는 추가적으로, 유전체층(423, 425)는 실리콘 질화물, 하이-케이 유전체 재료 또는 기타 적절한 재료를 포함한다. 일부 실시예에서, 액티브 및 더미 게이트(412, 418, 422, 424)의 전극층(427, 429)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다. 일부 실시예에서, (예컨대, 실리콘 질화물, 실리콘 산화질화물 또는 실리콘 탄화물과 같은 전극 재료를 포함하는) 하드 마스크가 게이트(412, 418), 크리티컬 더미 게이트(424) 및/또는 나머지 더미 게이트(422)(도 4a/4b) 위에 형성될 수 있다.
도 6을 참고하면, 측벽 스페이서(421)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물 또는 이들의 조합과 같은 실리콘 유전체 재료를 포함할 수 있다. 예컨대, 측벽 스페이서(421)는 유전체 재료를 게이트(412, 418), 크리티컬 더미 게이트(424) 및/또는 나머지 더미 게이트(422) 위에 적층하고, 유전체 재료를 이방성으로 에치-백(etch-back)함으로써 형성될 수 있다. 일부 실시예에서, (예컨대, 스페이서 형성을 위한) 에치-백 공정은 에칭 선택도(etch selectivity)를 향상시키고 오버-에치 제어를 제공하기 위해 다중-단계 에칭 공정을 포함할 수 있다. 일부 실시예에서, 측벽 스페이서(421)의 형성 이전에, 반도체 장치 내부에 저농도-도핑된 드레인(lightly-doped drain (LDD)) 피처를 형성하기 위해 이온주입 공정이 수행될 수 있다. 일부 실시예에서 이러한 LDD 피처는 측벽 스페이서(421)의 형성 이전에 인-시투 도핑(in-situ doping)에 의해 형성될 수 있다. 또 다른 예에서, LDD 피처를 형성하기 위해 측벽 스페이서(421)의 형성 이후에 이온주입 공정이 수행될 수 있다. 일부 실시예에서, 측벽 스페이서(504, 508)의 형성 이전 또는 이후에 고농도-도핑된 소스/드레인 영역 및/또는 기타 도핑된 익스텐션 및/또는 웰 영역을 형성하기 위해 인-시투 도핑 및/또는 이온주입이 사용될 수 있다. 일부 실시예에서, 하나 이상의 이온주입 공정 이후에, 결함을 제거하고 도펀트를 활성화하기 위해(즉, 도펀트를 치환 위치에 두기 위해) 반도체 장치 구조(400)는 높은 열 버짓 공정(high thermal budget process)(어닐링)하에 놓일 수 있다.
다시 방법(300)을 참조하면, 방법(300)은 소스/드레인 피처가 소스/드레인 영역에 형성되는 블럭(308)으로 이어진다. 도 7의 예를 참조하면, 장치(401)의 드레인 피처(410)(도 4a/4b) 및 장치(402)의 소스 피처(414)(도 4a/4b)는 각각 액티브 영역(404, 406)의 각각에 형성된다. 예컨대, 드레인 및 소스 피처(410, 414)(및 도 4a/4b의 소스/드레인 영역(408, 416))은 기판(403)으로부터 연장하는 핀 요소 내에, 상에 및/또는 이를 둘러싸도록 형성될 수 있다. 드레인 및 소스 피처(410, 414)(및 408, 416)은 액티브 영역(404, 406) 내부에서 하나 이상의 반도체 재료층을 에피택셜 성장시킴으로써 형성될 수 있다. 다양한 실시예에서, 드레인 및 소스 피처(410, 414)(및 408, 416)은 에피택셜 성장될 수 있고, 드레인 및 소스 피처(410, 414)(및 408, 416)를 위한 재료는 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP 또는 기타 적절한 재료를 포함할 수 있다. 일부 실시예에서, 드레인 및 소스 피처(410, 414)(및 408, 416)은 에피택셜 성장 공정 중에 인-시투 도핑될 수 있다. 예컨대, 일부 실시예에서, 에피택셜 성장된SiGe 드레인 및 소스 피처(410, 414)(및 408, 416)는 붕소로 도핑될 수 있다. 기타 실시예에서, 에피택셜 성장된 Si epi 드레인 및 소스 피처(410, 414)(및 408, 416)는 Si:C를 형성하기 위해 탄소로 도핑될 수 있거나, Si:P를 형성하기 위해 인으로 도핑될 수 있거나, SiCP를 형성하기 위해 탄소 및 인으로 도핑될 수 있다. 일부 실시예에서, 드레인 및 소스 피처(410, 414)(및 408, 416)는 인-시투 도핑되는 것이 아니라, 드레인 및 소스 피처(410, 414)(및 408, 416)를 도핑하기 위해 이온주입 공정이 수행된다. 일부 실시예에서, 드레인 및 소스 피처(410, 414)(및 408, 416)를 도핑하는데 사용되는 도핑량이 LDD 피처 또는 기타 도핑된 익스텐션 영역을 도핑하는데 사용되는 도핑량보다 크다.
일부 실시예에서, 소스/드레인 피처의 형성(블럭(308)) 이후에, 방법(300)은 유전체층이 적층되어 평탄화되는 블럭(310)으로 이어진다. 도 8의 예를 참조하면, 유전체층(431)(예컨대, 층간 유전체층)이 기판(403) 위에 형성된다. 일부 실시예에서, 유전체층(431)의 형성 이전에 에칭 방지층(etch stop layer)(예컨대, 컨택트 에칭 방치층)이 기판(403) 위에 형성될 수 있다. 일부 실시예에서, 유전체층(431)은 테트라에틸오소실리케이트 산화물(tetraethylorthosilicate (TEOS) oxide), 도핑되지 않은 실리케이트 유리(un-doped silicate glass), 또는 보로포스포실리케이트 유리(borophosphosilicate glass (BPSG)), 용융 실리카 유리(fused silica glass (FSG)), 포스포실리케이트 유리(phosphosilicate glass (PSG)), 붕소 도핑된 실리콘 유리(boron doped silicon glass (BSG))와 같은 도핑된 실리콘 산화물과 같은 재료 및/또는 기타 적절한 유전체 재료를 포함한다. 유전체층(431)은 감압 CVD(SACVD) 공정, 유동 CVD(flowable CVD) 공정 또는 기타 적절한 적층 기술에 의해 적층될 수 있다. 일부 실시예에서, 유전체층(431)의 형성 이후에, 반도체 장치 구조(400)는 예컨대 유전체층(431)의 어닐링을 위해 높은 열 버짓 공정 하에 놓일 수 있다.
일부 실시예에서, 역시 도 8을 참조하면, 유전체층(431)의 형성은 게이트(412, 418), 크리티컬 더미 게이트(424) 및 나머지 게이트(422)(도 4a/4b)의 상면을 노출하기 위해 평탄화 공정(예컨대, CMP 공정)을 포함하는데, 이는 (예컨대, 게이트-라스트 공정에서) 더미 게이트 스택의 상면을 노출하는 것을 포함한다. 예컨대, CMP 공정은 장치 구조(400)의 상면을 또한 평탄화하면서 액티브 및 더미 게이트(412, 418, 422, 424) 위에 놓이는 유전체층(431) 부분을 제거하기 위해 사용될 수 있다. 하드 마스크를 포함하는 실시예에서, CMP 공정은 액티브 및 더미 게이트(412, 418, 422, 424)를 덮는 하드 마스크를 또한 제거할 수 있다.
실시예에서, 방법(300)은 게이트(412, 418)의 피처(예컨대, 더미 게이트 스택 피처)가 기판(403)으로부터 제거되는 블럭(312)으로 이어진다. 게이트(412, 418)로부터의 더미 게이트 스택 피처(예컨대, 유전체층 및/또는 전극층)의 제거의 결과 트렌치가 생성되고, 후속하여 (예컨대, 하이-케이 유전체층 및 메탈 게이트 전극을 포함하는) 최종 게이트 스택이 트랜치 내에 형성될 수 있다. 더미 게이트 스택 피처의 제거는 선택적인 습식 에칭 또는 선택적인 건식 에칭을 포함하는 선택적인 에칭 공정을 포함할 수 있다. 도 8 및 9의 예를 참조하면, 게이트(412, 418)는 유전체층(423) 및 전극층(427)을 포함할 수 있는 더미 게이트 스택 피처를 포함하며, 이는 기판(403)으로부터 제거되어 트렌치(902)가 된다. 트렌치(902)는 아래에서 상세히 설명하는 바와 같이 최종 게이트 구조가 형성되는 영역을 형성할 수 있다.
방법(300)은 하이-케이/메탈 게이트 스택이 형성되는 블럭(314)으로 이어진다. 예컨대, 하이-케이/금속 게이트 스택은 게이트(412, 418)의 더미 게이트 스택 피처의 제거에 의해 형성된 트렌치(902)(도 9)에 형성될 수 있다. 도 10의 예를 참조하면, 하이-케이 메탈 게이트 스택(1012, 1018)이 장치 구조(400) 상에 형성된다. 일부 실시예에서, 하이-케이/메탈 게이트 스택(1012, 1018)은 액티브 영역(404, 406) 내에 형성된 장치 각각의 채널 영역 위에 형성된 유전체층(1004)을 포함할 수 있고, 여기서 채널 영역은 게이트(412, 418) 아래에서 핀 요소 내부에 배치된다. 일부 실시예에서, 유전체층(1004)은 계면층 및 계면층 위에 형성된 하이-케이 유전체층을 포함한다. 또한, 하이-케이 메탈 게이트 스택(1012, 1018)은 유전체층(1004) 위에 형성된 금속층(1006)을 포함한다. 여기서 사용되고 설명되는 하이-케이 게이트 유전체는, 예컨대 열 실리콘 산화물의 유전체 상수( ~ 3.9) 보다 큰 높은 유전체 상수를 가지는 유전체 재료를 포함한다. 하이-케이/금속 게이트 스택(1012, 1018) 내부에 사용되는 금속층(1006)은 금속, 금속 합금, 또는 금속 실리사이드(metal silicide)를 포함할 수 있다. 또한, 하이-케이/메탈 게이트 스택(1012, 1018)의 형성은 다양한 게이트 재료를 형성하기 위한 적층 및 잉여의 게이트 재료를 제거하여 반도체 장치 구조(400)의 상면을 평탄화하기 위한 하나 이상의 CMP 공정을 포함한다. 예컨대, 도 10의 예를 다시 참조하면, 금속층(1006)의 잉여의 재료를 제거하고, 장치 구조(400)의 상면을 평탄화하고, 게이트 스택(1012, 1018)의 형성을 완료하기 위해 CMP 공정이 수행된다.
일부 실시예에서, 유전체층(1004)의 계면층은 실리콘 산화물(SiO2), HfSiO 또는 실리콘 산화질화물(SiON)과 같은 유전체 재료를 포함할 수 있다. 이러한 계면층은 화학적 산화(chemical oxidation), 열적 산화(thermal oxidation), 원자층 증착(atomic layer deposition (ALD)), 화학적 기상 증착(chemical vapor deposition (CVD)) 및/또는 기타 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 유전체층(1004)의 하이-케이 게이트 유전체층은 하프늄 산화물(HfO2)과 같은 하이-케이 유전체층을 포함할 수 있다. 대안으로서, 하이-케이/금속 게이트 스택(1012, 1018)의 유전체층(1004)의 하이-케이 게이트 유전체층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산화질화물 (SiON), 이들의 조합 또는 기타 적절한 재료와 같은 하이-케이 유전체층을 포함할 수 있다. 하이-케이 게이트 유전체층은 ALD, 물리적 기상 증착(PVD), CVD, 산화 및/또는 기타 적절한 방법에 의해 형성될 수 있다.
일부 실시예에서, 하이-케이/금속 게이트 스택(1012, 1018)의 금속층(1006)은 단일층 구조를 포함하거나 또는 대안으로서 장비 성능을 향상시키기 위해 선택된 일함수를 가지는 금속층(일함수 금속층), 라이너층, 웨트층(wetting layer), 접착층, 금속 합금 또는 금속 실리사이드의 다양한 조합과 같은 다중층 구조를 포함할 수 있다. 예컨대, 하이-케이/금속 게이트 스택(1012, 1018)의 금속층(1006)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 기타 적절한 금속 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 금속층(1006)은 N-타입 장치를 위한 제1 금속 재료 및 P-타입 장치를 위한 제2 금속 재료를 포함할 수 있다. 따라서 장치 구조(400)는 이중 일함수 금속 게이트 구성을 포함할 수 있다. 예컨대, (예컨대, N-타입 장치를 위한) 제1 금속 재료는 기판 전도대(conduction band)의 일함수에 실질적으로 맞추어 조정되거나, 또는 핀의 채널 영역의 전도대의 일함수에 적어도 실질적으로 맞추어 조정된 일함수를 가지는 금속을 포함할 수 있다. 유사하게, 예컨대, (예컨대, P-타입 장치를 위한) 제2 금속 재료는 기판 가전자대(valence band)의 일함수에 실질적으로 맞추어 조정되거나, 또는 핀의 채널 영역의 가전자대의 일함수에 적어도 실질적으로 맞추어 조정된 일함수를 가지는 금속을 포함할 수 있다. 따라서, 금속층(1006)은 N-타입 장치 및 P-타입 장치를 포함하는 장치 구조(400)를 위한 게이트 전극을 제공할 수 있다. 일부 실시예에서, 금속층(1006)은 대안으로 폴리실리콘층을 포함할 수 있다. 하이-케이/금속 게이트 스택(1012, 1018)의 금속층(1006)은 ALD, PVD, CVD, 전자빔 증발 또는 기타 적절한 공정에 의해 형성될 수 있다. 또한 하이-케이/금속 게이트 스택(1012, 1018)의 금속층(1006)은 서로 다른 금속층을 사용할 수 있는 N-FET및 P-FET 트랜지스터를 위해 별개로 형성될 수 있다.
반도체 장치 구조(400)는 공지된 다양한 피처 및 영역을 형성하기 위해 추가적으로 처리될 수 있다. 예컨대, 후속 공정은 하나 이상의 핀펫 장치를 포함할 수 있는 다양한 기능 회로를 형성하기 위해 다양한 피처를 접속하도록 구성된 기판(403)상의 컨택트/비아/라인 및 다중층 상호 접속 피처(예컨대, 금속층 및 층간 유전체)를 형성할 수 있다. 추가적인 예로서, 다중층 상호 접속은 비아 또는 컨택트와 같은 수직 상호접속 및 금속 라인과 같은 수직 상호 접속을 포함한다. 다양한 상호 접속 피처가 구리, 텅스텐 및/또는 실리사이드를 포함하는 다양한 전도성 재료를 채용할 수 있다. 일 예에서, 구리 관련 다중층 상호 접속 구조를 형성하기 위해 다마신(damascene) 및/또는 이중 다마신 공정이 사용된다. 또한 방법(300) 이전, 도중 및 이후에 추가적인 공정 단계가 수행될 수 있고, 방법(300)의 다양한 실시예에 따라 상술한 일부 공정 단계가 치환되거나 생략될 수 있다.
여기에서 설명된 다양한 실시예는 종래의 기술에 비해 여러가지 장점을 제공한다. 모든 장점이 여기에서 논의된 것은 아니고, 모든 실시예에 대하여 특별한 장점이 요구되는 것도 아니며, 상이한 실시예는 상이한 장점을 제공할 수 있다는 점을 이해하여야 한다. 다양한 예에서, 여기서 논의된 실시예는 멀티 게이트 구조(예컨대, 핀펫 장치 구조) 내부에 더미 게이트 구조를 구현하기 위한 구조 및 방법을 포함한다. 일부 실시예에서, 상술한 바와 같이, 하나 이상의 크리티컬 더미 게이트를 형성하기 위해 (예컨대, 약 30 ~ 50 Å의) 두꺼운 게이트 유전체가 사용될 수 있다. 크리티컬 더미 게이트는 종래의 공정 기술에 따라 제조될 때 누설 전류에 취약할 수 있는 더미 게이트(예컨대, 폴리실리콘 더미 게이트)를 포함한다. 종래의 공정 기술은 (액티브 게이트이거나 액티브 게이트가 될 수 있는) 게이트 및 더미 게이트 양자 모두를 위한 (예컨대, 약 10 ~ 20 Å의) 얇은 유전체층을 동시에 형성하기 위하여 동일한 유전체 적층 공정을 사용할 수 있는데, 이는 크리티컬 더미 게이트 내에 과도한 누설 전류를 야기할 수 있다. 이에 비해, 본 개시의 실시예는 크리티컬 더미 게이트를 위한 두꺼운 유전체층을 형성하기 위해 별도의 공정(즉, 기판(403)의 I/O 영역(450) 내의 I/O 트랜지스터(451)를 위한 게이트 유전체(453)를 형성하기 위해 사용되는 유전체 적층 공정)을 사용하는 것을 제공하므로, 크리티컬 더미 게이트를 위한 향상된 전기적 격리를 제공하고 장치 작동중에 크리티컬 더미 게이트가 전기적으로 기능을 하지 않는 것을 보장한다
따라서, 본 개시의 일 실시예는 제1 액티브 영역을 제2 액티브 영역으로부터 분리시키는 격리 영역을 포함하는 반도체 장치를 설명하고 있다. 일부 실시예에서, 제1 액티브 영역은 격리 영역의 제1 측에 인접하고, 제2 액티브 영역은 격리 영역의 제2 측에 인접한다. 예컨대, 소스 영역, 드레인 영역 및 게이트를 포함하는 장치는 제1 액티브 영역 내부에 형성될 수 있다. 일부 실시예에서, 소스 영역 및 드레인 영역은 게이트의 양측에 인접하게 그리고 양측 상에 배치되고, 소스 영역 및 드레인 영역 중 어느 하나는 격리 영역의 제1 측에 인접하게 배치된다. 다양한 실시예에서, 더미 게이트는 적어도 일부가 격리 영역 위에 그리고 소스 영역 및 드레인 영역 중 어느 하나에 인접하여 형성된다. 게이트는 제1 두께를 가지는 제1 유전체층을 포함하고, 더미 게이트는 제1 두께보다 큰 제2 두께를 가지는 제2 유전체층을 포함한다.
다른 실시예에서, 제1 소스 영역, 제1 드레인 영역 및 제1 게이트를 포함하는 제1 장치를 갖는 제1 액티브 영역을 포함하는 반도체 구조가 논의된다. 제1 소스 영역과 제1 드레인 영역은 제1 게이트의 양측에 인접하여 양측 상에 배치된다. 일부 예에서, 제2 액티브 영역은 제2 소스 영역, 제2 드레인 영역 및 제2 게이트를 갖는 제2 장치를 포함한다. 제2 소스 영역과 제2 드레인 영역은 제2 게이트의 양측에 인접하게 그리고 양측 상에 배치된다. 다양한 실시예에서, 격리 영역은 제1 액티브 영역 및 제2 액티브 영역의 각각의 사이에 그리고 이들 각각과 인접하게 배치되고 더미게이트는 격리 영역 위에 형성된다. 일부 실시예에서, I/O 게이트 스택을 포함하는 입력/출력(I/O) 장치는 반도체 구조의 I/O 영역 내부에 형성된다. 다양한 실시예에서, 제1 소스 영역 및 제1 드레인 영역 중 어느 하나가 격리 영역의 제1 측에 인접하게 배치되고, 제2 소스 영역 및 제2 드레인 영역 중 어느 하나가 격리 영역의 제2 측에 인접하게 배치된다. 또한, 일부 실시예에서, 제1 및 제2 게이트는 제1 두께를 갖는 제1 유전체층을 포함하고, 더미 게이트와 I/O 게이트 스택은 제1 두께보다 큰 제2 두께를 갖는 제2 유전체층을 포함한다.
또 다른 실시예에서, 격리 영역이 제1 액티브 영역을 제2 액티브 영역으로부터 분리시키는 반도체 장치 제조 방법이 논의된다. 일부 예에서, 장치는 제1 액티브 영역 내부에 형성되고, 소스, 드레인 및 게이트를 포함한다. 게이트는 제1 두께를 갖는 제1 유전체층을 포함하고, 소스 영역 및 드레인 영역은 게이트의 양측에 인접하여 양측 상에 형성된다. 일부 예에서, 소스 영역 및 드레인 영역 중 어느 하나는 격리 영역에 인접하여 형성된다. 다양한 실시예에서, 제2 두께를 갖는 제2 유전체층은 제1 액티브 영역과 격리 영역 사이의 계면에서 풋팅 영역 위에 형성된다. 일부 예에서, 제2 두께는 제1 두께보다 크다. 또한, 일부 실시예에서, 제2 유전체층을 풋팅 영역 위에 형성하면서, 제2 유전체층이 I/O 장치 영역 위에 동시에 형성된다.
위에서는 다양한 실시예의 개요를 기술하였으므로 통상의 기술자가 본 개시의 사항을 보다 잘 이해할 수 있을 것이다. 통상의 기술자라면 본 개시를 기초로 하여 여기서 소개한 실시예와 동일한 목적을 수행하고/수행하거나 장점을 얻기 위해 다른 공정이나 구조를 설계하거나 변경하는데 사용할 수 있음을 인식할 수 있을 것이다. 통상의 기술자라면 이와 같은 균등한 구조가 본 개시의 핵심과 범위를 벗어나지 않다는 점과, 본 개시의 핵심과 범위를 벗어나지 않은 채로 여기에서 다양한 변경, 치환, 수정을 할 수 있다는 점을 인식할 것이다.

Claims (10)

  1. 제1 액티브 영역을 제2 액티브 영역으로부터 분리하는 격리 영역으로서, 상기 제1 액티브 영역은 상기 격리 영역의 제1 측에 인접하고, 상기 제2 액티브 영역은 상기 격리 영역의 제2 측에 인접하는 것인 격리 영역;
    상기 제1 액티브 영역 내부에 형성되고 소스 영역, 드레인 영역 및 게이트를 포함하는 장치로서, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트의 양측에 인접하게 그리고 양측 상에 배치되고 상기 소스 영역 및 상기 드레인 영역 중 어느 하나는 상기 격리 영역의 제1 측에 인접하게 배치되는 것인 장치; 및
    적어도 일부가 상기 격리 영역 위에 그리고 상기 소스 영역 및 상기 드레인 영역 중 어느 하나에 인접하여 형성되는 더미 게이트;
    를 포함하고,
    상기 게이트가 제1 두께를 가지는 제1 유전체층을 포함하고, 상기 더미 게이트가 상기 제1 두께보다 큰 제2 두께를 가지는 제2 유전체층을 포함하는 것인 반도체 장치.
  2. 청구항 1에 있어서, 상기 제2 유전체층이, 반도체 장치의 I/O 영역 내부에 형성되는 I/O 게이트 스택을 포함하는 입력/출력(I/O) 장치의 유전체층 두께와 동일한 두께를 갖는 것인 반도체 장치.
  3. 청구항 1에 있어서, 제1 유전체층은 10 ~ 20 Å의 두께를 갖는 것인 반도체 장치.
  4. 청구항 1에 있어서, 제2 유전체층은 30 ~ 50 Å의 두께를 갖는 것인 반도체 장치.
  5. 청구항 1에 있어서, 기판을 더 포함하고, 상기 기판은 상기 기판으로부터 연장하는 핀을 포함하며, 상기 제1 액티브 영역은 상기 핀의 제1 부분을 포함하고, 상기 제2 액티브 영역은 상기 핀의 제2 부분을 포함하는 것인 반도체 장치.
  6. 청구항 1에 있어서, 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이의 계면에 형성된 제1 풋팅 영역을 더 포함하고, 상기 더미 게이트는 상기 제1 풋팅 영역 위에 형성되는 것인 반도체 장치.
  7. 청구항 1에 있어서, 상기 더미 게이트는 상기 제2 유전체층 위에 형성된 폴리실리콘 게이트 전극을 포함하는 것인 반도체 장치.
  8. 제1 소스 영역, 제1 드레인 영역 및 제1 게이트를 갖는 제1 장치를 포함하는 제1 액티브 영역으로서, 상기 제1 소스 영역 및 상기 제1 드레인 영역은 상기 제1 게이트의 양측에 인접하게 그리고 양측 상에 배치되는 것인 제1 액티브 영역;
    제2 소스 영역, 제2 드레인 영역 및 제2 게이트를 갖는 제2 장치를 포함하는 제2 액티브 영역으로서, 상기 제2 소스 영역 및 상기 제2 드레인 영역은 상기 제2 게이트의 양측에 인접하게 그리고 양측 상에 배치되는 것인 제2 액티브 영역;
    상기 제1 액티브 영역 및 상기 제2 액티브 영역 각각의 사이에 그리고 이들 각각과 인접하게 배치되는 격리 영역 및 상기 격리 영역 위에 형성되는 더미 게이트; 및
    반도체 구조의 I/O 영역 내부에 형성되는 I/O 게이트 스택을 포함하는 입력/출력 (I/O) 장치;
    를 포함하고,
    상기 제1 소스 영역 및 상기 제1 드레인 영역 중 어느 하나가 상기 격리 영역의 제1 측에 인접하게 배치되고, 상기 제2 소스 영역 및 상기 제2 드레인 영역 중 어느 하나가 상기 격리 영역의 제2 측에 인접하게 배치되며,
    상기 제1 게이트 및 상기 제2 게이트는, 제1 두께를 갖는 제1 유전체층을 포함하고, 상기 더미 게이트와 상기 I/O 게이트 스택은 상기 제1 두께보다 큰 제2 두께를 갖는 제2 유전체층을 포함하는 것인 반도체 장치.
  9. 제1 액티브 영역을 제2 액티브 영역으로부터 분리시키는 격리 영역을 형성하는 단계;
    상기 제1 액티브 영역 내부에 장치를 형성하는 단계로서, 상기 장치는 소스 영역, 드레인 영역 및 게이트를 포함하고, 상기 게이트는 제1 두께를 갖는 제1 유전체층을 포함하며, 상기 소스 영역 및 상기 드레인 영역은 상기 게이트의 양측에 인접하게 그리고 양측 상에 형성되고, 상기 소스 영역 및 상기 드레인 영역 중 어느 하나가 상기 격리 영역에 인접하여 형성되는 것인 단계;
    상기 제1 액티브 영역과 상기 격리 영역 사이의 계면에서 풋팅 영역 위에 제2 두께를 갖는 제2 유전체층을 형성하는 단계로서, 상기 제2 두께는 상기 제1 두께보다 큰 것인 단계; 및
    상기 풋팅 영역 위에 상기 제2 유전체층을 형성하면서, 동시에 상기 제2 유전체층을 I/O 장치 영역 위에 형성하는 단계;
    를 포함하는 반도체 장치 제조 방법.
  10. 청구항 9에 있어서, 더미 게이트를 상기 풋팅 영역 위에 형성된 상기 제2 유전체층 위에 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
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