KR101653461B1 - 컨포멀 도핑을 이용한 반도체 소자 및 그 제조 방법 - Google Patents

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웬타이 루
리팅 왕
춘펭 니에
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Abstract

반도체 장치(arrangement)가 제공된다. 반도체 장치는 제1 반도체 소자를 포함한다. 제1 반도체 소자는, 제1 도핑 영역 및 제1 도핑 영역 위의 제2 도핑 영역을 갖는, 제1 활성 영역을 포함한다. 제2 도핑 영역은 제1 하부 영역 및 제1 측벽을 포함한다. 제1 하부 영역은, 제1 하부 영역 내부 표면, 제1 하부 영역 외부 표면, 제1 하부 영역 높이, 및 제1 하부 영역 폭을 포함한다. 제1 측벽은, 제1 측벽 내부 표면, 제1 측벽 외부 표면, 제1 측벽 폭, 및 제1 측벽 높이를 포함하고, 제1 측벽 높이는 제1 하부 영역 높이보다 크다. 반도체 장치를 제조하는 방법 또한 제공된다.

Description

컨포멀 도핑을 이용한 반도체 소자 및 그 제조 방법 {SEMICONDUCTOR DEVICE WITH CONFORMAL DOPING AND METHOD OF MAKING}
MUGFET 트랜지스터(multiple gate field effect transistor)와 같은 트랜지스터는, 소스 영역, 드레인 영역, 게이트, 및 소스 영역과 드레인 영역 사이의 채널 영역을 포함한다. MUGFET들은 종종 단일 소자(device)에 2개 이상의 게이트를 포함한다. 일부 MUGFET들에서, 다중 게이트들은, 다중 게이트 표면들이 단일 게이트처럼 전기적으로 행동하는 것인 단일 게이트 전극, 또는 독립 게이트 전극들에 의해 제어된다. 게이트는 트랜지스터를 작동시키기 위해 채널 영역을 제어한다. 게이트는 채널 영역의 하나 이상의 표면들 주변에 형성되며, 이는 게이트에 채널 영역에 대한 제어 증가를 제공한다.
반도체 장치(arrangement)가 제공된다. 반도체 장치는 제1 반도체 소자를 포함한다. 제1 반도체 소자는, 제1 도핑 영역 및 제1 도핑 영역 위의 제2 도핑 영역을 갖는, 제1 활성 영역을 포함한다. 제2 도핑 영역은 제1 하부 영역 및 제1 측벽을 포함한다. 제1 하부 영역은, 제1 하부 영역 내부 표면, 제1 하부 영역 외부 표면, 제1 하부 영역 높이, 및 제1 하부 영역 폭을 포함한다. 제1 측벽은, 제1 측벽 내부 표면, 제1 측벽 외부 표면, 제1 측벽 폭, 및 제1 측벽 높이를 포함하고, 제1 측벽 높이는 제1 하부 영역 높이보다 크다. 반도체 장치를 제조하는 방법 또한 제공된다.
도 1은 일부 실시예들에 따른, 반도체 장치를 제조하는 방법을 나타낸 흐름도이다.
도 2는 일부 실시예들에 따른, 제조 동안의 반도체 소자의 단면도이다.
도 3은 일부 실시예들에 따른, 제조 동안의 반도체 소자의 단면도이다.
도 4a는 일부 실시예들에 따른, 제조 동안의 반도체 소자의 단면도이다.
도 4b는 일부 실시예들에 따른, 제조 동안의 반도체 소자의 단면도이다.
도 5는 일부 실시예들에 따른, 제조 동안의 반도체 소자의 단면도이다.
도 6은 일부 실시예들에 따른, 제조 동안의 반도체 소자의 단면도이다.
도 7은 일부 실시예들에 따른, 제조 동안의 반도체 소자의 단면도이다.
도 8은 일부 실시예들에 따른, 제조 동안의 반도체 소자의 단면도이다.
도 9는 일부 실시예들에 따른, 제조 동안의 반도체 소자의 단면도이다.
도 10은 일부 실시예들에 따른, 반도체 장치(arrangement)의 단면도이다.
도 11은 일부 실시예들에 따른, 제조 동안의 반도체 소자의 단면도이다.
청구되는 발명은 이제 도면들을 참조하여 설명되며, 여기서 동일한 참조 번호들은 전체에 걸쳐서 동일한 요소들을 언급하는 데에 일반적으로 이용된다. 이하의 설명에서, 설명의 목적상, 청구되는 발명에 관한 이해를 제공하기 위해 많은 특정 세부사항들이 제시된다. 그러나, 청구되는 발명은 이러한 특정 세부사항들 없이도 구현될 수 있음이 명백하다. 다른 예시들에서, 청구되는 발명에 대한 설명을 용이하게 하기 위해 구조들 및 소자들이 블록도로 도시된다.
하나 이상의 반도체 소자들을 포함하는 하나 이상의 반도체 장치들, 및 그러한 반도체 소자들을 형성하는 하나 이상의 방법이 본원에서 제공된다. 일부 실시예들에서, 반도체 소자는, 다중 게이트 트랜지스터들 또는 핀형(fin-type) 다중 게이트 트랜지스터와 같은 MUGFET 소자를 포함한다. 일부 실시예들에서, 반도체 장치는, PMOS를 포함하는 제1 반도체 소자 또는 NMOS를 포함하는 제2 반도체 소자 중 적어도 하나를 포함한다.
도 1을 참조하면, 일부 실시예들에 따른, 반도체 소자(200)를 제조하는 방법(100)의 흐름도가 도시된다. 도 2 내지 도 9를 또한 참조하면, 도 1의 방법(100)과 같은 일부 실시예들에 따른, 여러 제조 단계들에서의 제1 반도체 소자(200)의 단면도가 도시된다. 일부 실시예들에서, 제1 반도체 소자(200)의 일부분이 CMOS 공정 흐름을 이용하여 제조된다. 일부 실시예에서, 도 1의 방법(100) 이전에, 그 동안에, 그리고 그 이후에 추가적인 공정들이 제공된다.
102에서, 도 2에 도시된 바와 같이, 초기(initial) 제1 도핑 영역(210)이 형성된다. 일부 실시예에서, 초기 제1 도핑 영역(210)은 기판(202)에 형성된다. 일부 실시예들에서, 초기 제1 도핑 영역(210)은 기판(202)의 제1 활성 영역(290)에 형성된다. 일부 실시예들에서, 초기 제1 도핑 영역(210)은 n형 또는 p형 도펀트(dopant) 중 적어도 하나를 포함한다. 일부 실시예들에서, n형 도펀트는 비소 또는 인(phosphorous) 중 적어도 하나를 포함한다. 일부 실시예들에서, p형 도펀트는 붕소를 포함한다. 일부 실시예들에서, 초기 제1 도핑 영역(210)은 에피택셜 성장된다. 일부 실시예들에서, 초기 제1 도핑 영역(210)은 고상 에피택시(solid-phase epitaxy; SPE) 또는 기상 에피택시(vapor-phase epitaxy) 중 적어도 하나에 의해 성장된다. 일부 실시예들에서, 인시튜(in-situ) 도핑을 통해 성장 공정 동안에 초기 제1 도핑 영역(210)에 불순물이 추가된다. 일부 실시예들에서, 불순물은, 비소, 인, 안티몬, 붕소, 또는 다이플루오라이드(di-fluoride) 붕소 중 적어도 하나를 포함한다. 일부 실시예들에서, 초기 제3 도핑 영역(212)은 제2 활성 영역(292)에 배치된다. 일부 실시예들에서, 개구(opening)(226)는 제2 활성 영역(292)에 이르기까지 연장된다. 일부 실시예들에서, 초기 제3 도핑 영역(212)은 초기 제1 도핑 영역(210)과 유사하다. 일부 실시예들에서, 초기 제1 도핑 영역(210) 및 초기 제3 도핑 영역(212)은 제1 전도성 유형(conductivity type)을 갖는다.
일부 실시예들에서, 기판(202)은 실리콘 기판이다. 일부 실시예들에서, 기판(202)은 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 안티몬화 인듐, 또는 다른 적절한 반도체 물질 중 적어도 하나를 포함한다. 일부 실시예들에서, 기판(202)은 실리콘 온 인슐레이터(silicon on insulator; SOI)와 같은 인슐레이터 상의 반도체이다.
일부 실시예들에서, 게이트 구조(214)는 기판(202) 위에 형성된다. 일부 실시예들에서, 게이트 구조(214)는, 게이트 유전층(216), 측벽 스페이서(218), 또는 게이트 전극층(220) 중 적어도 하나를 포함한다. 일부 실시예들에서, 게이트 유전층(216)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 하이-k(high-k) 유전 물질 중 적어도 하나를 포함한다. 일부 실시예들에서, 게이트 유전층(216)은 약 10 내지 30 옹스트롱(angstrom)의 두께를 갖는다. 일부 실시예들에서, 게이트 유전층(216)은, 원자층 증착(atomic layer deposition; ALD), 화학적 증기 증착(chemical vapor deposition; CVD), 물리적 증기 증착(physical vapor deposition; PVD), 또는 열적 산화 공정 중 적어도 하나를 이용하여 형성된다. 일부 실시예들에서, 측벽 스페이서(218)는, 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드, 또는 실리콘 산화질화물 중 적어도 하나를 포함한다. 일부 실시예들에서, 측벽 스페이서(218)는 약 12 내지 약 16㎚ 폭이다.
일부 실시예들에서, 게이트 전극층(220)은 단일층 또는 다중층 구조 중 적어도 하나를 포함한다. 일부 실시예들에서, 게이트 전극층(220)은 폴리실리콘을 포함한다. 일부 실시예들에서, 게이트 전극층(220)은 균일 또는 비균일 도핑 중 적어도 하나를 이용하여 도핑된 폴리실리콘을 포함한다. 일부 실시예들에서, 게이트 전극층(220)은 금속을 포함한다. 일부 실시예들에서, 게이트 전극층(220)은, Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, 또는 CoSi 중 적어도 하나를 포함한다. 일부 실시예들에서, 게이트 전극층(220)은 일 함수(work function)를 갖는 전도성 물질을 포함한다. 일부 실시예들에서, 게이트 전극층(220)은 약 10㎚ 내지 60㎚의 두께를 갖는다. 일부 실시예들에서, 게이트 전극층(220)은, ALD, CVD, PVD, 또는 도금(plating) 공정 중 적어도 하나를 이용하여 형성된다. 일부 실시예들에서, 제1 활성 영역(290)은 게이트 구조(214)의 제1 측에 위치하고, 제2 활성 영역(292)은 게이트 구조(214)의 제2 측에 위치한다.
일부 실시예들에서, 계면층(222)은 초기 제1 도핑 영역(210) 또는 기판(202) 중 적어도 하나 위에 형성된다. 일부 실시예들에서, 계면층(222)은 실리콘 산화물 또는 실리콘 산화질화물 중 적어도 하나를 포함한다. 일부 실시예들에서, 계면층(222)은 ALD, CVD, PVD, 또는 열적 산화 공정 중 적어도 하나에 의해 형성된다. 일부 실시예들에서, 계면층(222)은 게이트 구조(214)와 기판(202) 사이의 손상을 억제한다.
일부 실시예들에서, 층간 유전(interlayer dielectric; ILD)층(204)은 기판(202) 또는 게이트 구조(214) 중 적어도 하나 위에 형성된다. 일 실시예에서, ILD층(204)은 로우 k(low k) 물질을 포함한다. 일 실시예에서, ILD층(204)은 산화물을 포함한다. 일부 실시예들에서, ILD층은, 고세장비 공정(high aspect ratio process; HARP), 스핀온 공정(spin-on process), 박막증착(sputtering) 공정, CVD 공정, 또는 고밀도 플라즈마(high density plasma; HDP) 증착 공정 중 적어도 하나에 의해 형성된다. 일 실시예에서, ILD층(204)의 증착은 제1 반도체 소자(200)와 인접한 반도체 소자 사이의 갭(gap)을 채운다. 일부 실시예들에서, ILD층(204)은 두께(270)를 갖는다. 일부 실시예들에서, 두께(270)는 약 30 내지 약 110㎚이다.
일부 실시예들에서, 산화물층(206)은 ILD층(204) 또는 기판(202) 중 적어도 하나 위에 형성된다. 일부 실시예들에서, 산화물층(206)의 형성은, 증착, CVD, 또는 다른 적절한 공정 중 적어도 하나를 포함한다. 일부 실시예들에서, 산화물층(206)은, 산화물, 실리콘 산화물, 질화물들, 실리콘 질화물, 산화질화물들, 또는 SiO2 중 적어도 하나를 포함한다. 일부 실시예들에서, 산화물층(206)은 두께(272)를 갖는다. 일부 실시예들에서, 두께(272)는 약 30 내지 약 100㎚이다.
일부 실시예들에서, 제1 포토레지스트(photoresist)층(208)은 산화물층(206) 또는 기판(202) 중 적어도 하나 위에 형성된다. 일부 실시예들에서, 제1 포토레지스트층(208)은, 포토리소그래피, 액침 리소그래피, 이온빔 기법(ion-beam writing), 또는 다른 적절한 공정들 중 적어도 하나에 의해 형성된다. 일부 실시예들에서, 포토리소그래피 공정은, 스핀 코팅, 소프트베이킹(soft-baking), 노출, 포스트베이킹(post-baking), 성장(developing), 린싱(rinsing), 건조, 또는 다른 적절한 공정 중 적어도 하나를 포함한다.
104에서, 도 3에 도시된 바와 같이, 초기 제1 도핑 영역(210)에 제1 개구(224)가 형성된다. 일부 실시예들에서, 제1 개구(224)는, ILD층(204), 산화물층(206), 또는 포토레지스트층(208) 중 적어도 하나를 관통하여 연장된다. 일부 실시예들에서, 제1 개구(224)는 제1 공정(300)에 의해 형성된다. 일부 실시예들에서, 제1 공정(300)은 포토리소그래피 공정 또는 식각 공정 중 적어도 하나를 포함한다. 일부 실시예들에서, 포토리소그래피 공정은, 제1 포토레지스트층(208)을 패턴에 노출시키는 것, 포스트 노출 베이크 공정들을 수행하는 것, 및 제1 포토레지스트층(208)을 성장시켜서 포토레지스트층으로부터 마스킹 요소(element)를 형성하는 것을 포함한다. 일부 실시예들에서, 식각 공정은 마스킹 요소 및 노출 표면 위에 수행된다. 일부 실시예들에서, 식각 공정은 초기 제1 도핑 영역에 제1 개구(224)를 형성한다. 일부 실시예들에서, 제1 공정(300)은 초기 제3 도핑 영역(212)에 제2 개구(226)를 형성한다. 일부 실시예들에서, 제1 공정(300)은, 반응성 이온 식각(reactive ion etch; RIE), 플루오르화 수소산(hydrofluoric acid; HF) 식각, 또는 건식 식각 중 적어도 하나를 포함한다. 일부 실시예들에서, 건식 식각은, CF4, SF6, 또는 NF3 중 적어도 하나의 이용을 포함한다. 일부 실시예들에서, 제1 개구(224)는 제1 형태를 갖는다. 일부 실시예들에서, 제1 형태는 타원형이다.
106에서, 도 4a에 도시된 바와 같이, 초기 제2 도핑 영역(230)이 형성된다. 일부 실시예들에서, 초기 제2 도핑 영역은 공정(310)에 의해 형성된다. 일부 실시예들에서, 공정(310)은 컨포멀(conformal) 도핑 공정이다. 일부 실시예들에서, 공정(310)은 플라즈마 도핑 또는 단층(monolayer) 도핑 중 적어도 하나를 포함한다. 일부 실시예들에서, 공정(310)은 도펀트를 이용한다. 일부 실시예들에서, 도펀트는 붕소, 비소, 또는 인 중 적어도 하나를 포함한다. 일부 실시예들에서, 도펀트는 B2H6, BF3, AsH3, 또는 PH3 중 적어도 하나를 포함한다. 일부 실시예들에서, 도펀트는 약 1E15 내지 약 1E17㎝-2의 농도에서 적용된다.
일부 실시예들에서, 초기 제2 도핑 영역(230)은 초기 제1 도핑 영역(210) 위에 있다. 일부 실시예들에서, 초기 제2 도핑 영역(230)은 초기 제1 도핑 영역(210)을 도핑하는 것에 의해 형성된다. 일부 실시예들에서, 초기 제1 도핑 영역(210)의 일부분은 초기 제2 도핑 영역(230)의 형성에 의해 소모(consume)된다. 일부 실시예들에서, 도 4b에 도시된 바와 같이, 초기 제2 도핑 영역(230)은, 제1 하부 영역(232) 또는 제1 측벽(234) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제1 하부 영역(232)은, 제1 하부 영역 내부 표면(236), 제1 하부 영역 외부 표면(238), 제1 하부 영역 높이(240), 및 제1 하부 영역 폭(242) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제1 측벽(234)은 제1 하부 영역(232)에 인접한다. 일부 실시예들에서, 제1 측벽(234)은, 제1 측벽 내부 표면(244), 제1 측벽 외부 표면(246), 제1 측벽 폭(248), 또는 제1 측벽 높이(250) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제1 하부 영역 높이(240) 또는 제1 측벽 폭(248) 중 적어도 하나는 약 10 내지 약 20㎚이다. 일부 실시예들에서, 제1 측벽 높이(250)는 제1 하부 영역 높이(240)보다 크다. 일부 실시예들에서, 초기 제2 도핑 영역(230)은 제2 측벽(252)을 포함한다. 일부 실시예들에서, 초기 제2 도핑 영역(230)은 제1 개구(224)의 제1 형태에 의해 규정되는 제1 내부 표면(254)을 포함한다. 일부 실시예들에서, 제1 내부 표면(254)은 제1 하부 영역 내부 표면(236) 또는 제1 측벽 내부 표면(244) 중 적어도 하나를 포함한다.
일부 실시예들에서, 제1 하부 영역(232) 또는 제1 측벽(234) 중 적어도 하나는 도펀트 경사(gradient)를 포함한다. 일부 실시예들에서, 도펀트 경사는 제1 도펀트 농도 또는 제2 도펀트 농도 중 적어도 하나를 포함한다. 일부 실시예들에서, 도 4a에 도시된 바와 같이, 제1 도펀트 농도는 제1 내부 표면(254)에 가깝고, 제2 도펀트 농도는 제1 외부 표면(256)에 가깝다. 일부 실시예들에서, 제1 내부 표면(254)은 제1 측벽 내부 표면(244) 또는 제1 하부 영역 내부 표면(236) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제1 외부 표면(256)은 제1 하부 영역 외부 표면(238) 또는 제1 측벽 외부 표면(246) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제2 도펀트 농도는 제1 도펀트 농도보다 낮다. 일부 실시예들에서, 제1 도펀트 농도는 약 7e21㎝-3 내지 약 9e21㎝-3이다. 일부 실시예들에서, 제2 도펀트 농도는 약 1e21㎝-3 내지 약 6e21㎝-3이다.
일부 실시예들에서, 초기 제4 도핑 영역(258)은 초기 제3 도핑 영역(212) 위에 형성된다. 일부 실시예들에서, 초기 제4 도핑 영역(258)은 초기 제2 도핑 영역과 유사하다. 일부 실시예들에서, 초기 제4 도핑 영역(258)은 제2 하부 영역 또는 제3 측벽 중 적어도 하나를 포함한다. 일부 실시예들에서, 제2 하부 영역은, 제2 하부 영역 내부 표면, 제2 하부 영역 외부 표면, 제2 하부 영역 높이, 또는 제2 하부 영역 폭 중 적어도 하나를 포함한다. 일부 실시예들에서, 제3 측벽은 제2 하부 영역에 인접한다. 일부 실시예들에서, 제3 측벽은, 제3 측벽 내부 표면, 제3 측벽 외부 표면, 제3 측벽 폭, 또는 제3 측벽 높이 중 적어도 하나를 포함한다. 일부 실시예들에서, 제3 측벽 높이는 제2 하부 영역 높이보다 크다. 일부 실시예들에서, 초기 제2 도핑 영역(230) 또는 초기 제4 도핑 영역(258) 중 적어도 하나는 오목(concave)하다.
일부 실시예들에서, 도 5에 도시된 바와 같이, 초기 제2 도핑 영역(230) 또는 초기 제4 도핑 영역(258) 중 적어도 하나의 형성 이후에, 제1 포토레지스트층(208)이 제거된다. 일부 실시예들에서, 제1 포토레지스트층(208)은 공정(320)에 의해 제거된다. 일부 실시예들에서, 공정(320)은 스트리핑(stripping) 또는 회분화(ashing) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제2 포토레지스트층(미도시)은 초기 제2 도핑 영역(230), 초기 제4 도핑 영역(258), 제1 개구(224), 또는 제2 개구(226) 중 적어도 하나 위에 형성된다. 일부 실시예들에서, 제2 포토레지스트층은 제1 반도체 소자(200)를 다른 반도체 소자의 도핑으로부터 보호한다.
108에서, 도 6에 도시된 바와 같이, 제1 어닐링(annealing)(330)이 수행된다. 일부 실시예들에서, 제1 어닐링(330)은 초기 제2 도핑 영역(230)을 초기 제1 도핑 영역(210)에 몰아 넣는다. 일부 실시예들에서, 제1 어닐링(330)은 제1 도핑 영역(260) 또는 제2 도핑 영역(262) 중 적어도 하나를 형성한다. 일부 실시예들에서, 제1 어닐링(330)은 제1 하부 영역 높이(240) 또는 제1 측벽 폭(248) 중 적어도 하나를 증가시킨다. 일부 실시예들에서, 초기 제1 도핑 영역(210) 및 초기 제2 도핑 영역(230)은 각각, 제1 도핑 영역(260) 및 제2 도핑 영역(262)과 동일하다. 일부 실시예들에서, 제1 어닐링(330)은, 초기 제3 도핑 영역(212) 및 초기 제4 도핑 영역(258)으로부터 각각, 제3 도핑 영역(264) 및 제4 도핑 영역(266)을 형성한다. 일부 실시예들에서, 제1 어닐링(330)은 제2 도핑 영역(262)과 제4 도핑 영역(266) 사이의 거리를 감소시킨다. 일부 실시예들에서, 제2 도핑 영역(260) 또는 제4 도핑 영역(266) 중 적어도 하나는 오목하다. 일부 실시예들에서, 제1 어닐링(330)은, 급속 열 어닐링(rapid thermal anneal; RTA), 동적 스파이크 어닐링(dynamic spike anneal; DSA), 레이저 스파이크 어닐링(laser spike anneal; LSA), 또는 uSSA(ultra sub-second anneal) 중 적어도 하나이다. 일부 실시예들에서, 제1 어닐(330)은, 약 1 내지 약 3초 동안 약 550 내지 약 1300℃에서 수행되는 RTA, 약 1 밀리세컨(millisecond) 미만 동안 약 800 내지 약 1412℃에서 수행되는 DSA, 약 1 밀리세컨 미만 동안 약 1000 내지 약 1412℃에서 수행되는 LSA, 또는 약 0.2 내지 약 40 밀리세컨 동안 약 900 내지 약 1350℃에서 수행되는 uSSA 중 적어도 하나이다. 일부 실시예들에서, 제1 어닐링(330)은 수행되지 않는다.
110에서, 도 7에 도시된 바와 같이, 금속층(270)이 형성된다. 일부 실시예들에서, 금속층(270)은, 초기 제2 도핑 영역(230), 초기 제4 도핑 영역(258), 제2 도핑 영역(262), 또는 제4 도핑 영역(266) 중 적어도 하나 위에 형성된다. 일부 실시예들에서, 금속층(270)은 산화물층(206) 위에서, 그리고 제1 개구(224) 또는 제2 개구(226) 중 적어도 하나에 이르기까지 연장된다. 일부 실시예들에서, 금속층(270)은 실리사이드 금속을 포함한다. 일부 실시예들에서, 금속층(270)은, 코발트, 니켈, 텅스텐, 바나듐, 비스무스, 티타늄, 탄탈륨, 알루미늄, 플래티늄, 코발트 실리사이드, 니켈 실리사이드, 플래티늄 실리사이드, 팔라듐 실리사이드, 또는 텅스텐 실리사이드 중 적어도 하나를 포함한다. 일부 실시예들에서, 금속층(270)은, CVD, PECVD, PVD, ALD, 또는 전기도금 중 적어도 하나에 의해 형성된다.
112에서, 도 8에 도시된 바와 같이, 제2 어닐링(340)이 수행된다. 일부 실시예들에서, 제1 어닐링(330)은 수행되지 않고, 제2 어닐링(340)은 초기 제2 도핑 영역(230)을 초기 제1 도핑 영역(210)에 몰아 넣는다. 일부 실시예들에서, 제2 어닐링(340)은, 제1 도핑 영역(260), 제2 도핑 영역(262), 제3 도핑 영역(264), 또는 제4 도핑 영역(266) 중 적어도 하나를 형성한다. 일부 실시예들에서, 제2 어닐링(340)은 제1 하부 영역 높이(240) 또는 제1 측벽 폭(248) 중 적어도 하나를 증가시킨다. 일부 실시예들에서, 초기 제1 도핑 영역(210) 및 초기 제2 도핑 영역(230)은 각각, 제1 도핑 영역(260) 및 제2 도핑 영역(262)과 동일하다. 일부 실시예들에서, 제2 어닐링(340)은, 초기 제2 도핑 영역(230), 초기 제4 도핑 영역(258), 제2 도핑 영역(262), 또는 제4 도핑 영역(266) 중 적어도 하나에 금속층(270)을 몰아 넣는다. 일부 실시예들에서, 제2 어닐링(340)은, RTA, DSA, LSA, 또는 uSSA 중 적어도 하나이다. 일부 실시예들에서, 제2 어닐링(340)은, 약 1 내지 약 3초 동안 약 550 내지 약 800℃에서 수행되는 RTA, 약 1 밀리세컨 미만 동안 약 800 내지 약 1200℃에서 수행되는 DSA, 약 1 밀리세컨 미만 동안 약 1000 내지 약 1200℃에서 수행되는 LSA, 또는 약 0.2 내지 약 40 밀리세컨 동안 약 900 내지 약 1200℃에서 수행되는 uSSA 중 적어도 하나이다.
114에서, 도 9에 도시된 바와 같이, 접촉부(280)가 형성된다. 일부 실시예들에서, 접촉부(280)가 산화물층(206) 또는 ILD층(204) 중 적어도 하나를 관통하여 연장된다. 일부 실시예들에서, 접촉부(280)는 제1 활성 영역(290) 또는 제2 활성 영역(292) 중 적어도 하나에 접촉한다. 일부 실시예들에서, 접촉부(280)는 금속층(270)에 접촉한다. 일부 실시예들에서, 접촉부(280)는 소스 접촉부 또는 드레인 접촉부 중 적어도 하나이다. 일부 실시예들에서, 접촉부(280)는 산화물층(206) 위에서 연장되고, 제1 개구(224) 또는 제2 개구(226) 중 적어도 하나를 채운다. 일부 실시예들에서, 접촉부(280)는 금속을 포함한다. 일부 실시예들에서, 접촉부(280)는 텅스텐을 포함한다. 일부 실시예들에서, 접촉부(280)는 제1 활성 영역(290) 또는 제2 활성 영역(292) 중 적어도 하나에 대한 전기적 액세스를 제공한다. 일부 실시예들에서, 제2 도핑 영역 또는 제4 도핑 영역 중 적어도 하나는, 접촉부(280)에서의 접촉 영역을 확장하는 것에 의해 접촉부(280)에서의 저항을 억제한다.
일부 실시예들에서, 도 10에 도시된 바와 같이, 제1 반도체 소자(200)는 반도체 장치(1000)의 일부분이다. 일부 실시예들에서, 반도체 장치(1000)는 제1 반도체 소자(200) 또는 제2 반도체 소자(400) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제2 반도체 소자(400)는 방법(100) 또는 그와 유사한 것에 의해 형성된다. 일부 실시예들에서, 제2 반도체 소자(400)는 제3 활성 영역(402) 또는 제4 활성 영역(404) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제3 활성 영역(402)은 제5 도핑 영역(406) 또는 제6 도핑 영역(408) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제6 도핑 영역(408)은 제5 도핑 영역(406) 위에 있다. 일부 실시예들에서, 도 11에 도시된 바와 같이, 제6 도핑 영역(408)은 제3 하부 영역(420) 또는 제5 측벽(422) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제3 하부 영역(420)은, 제3 하부 영역 내부 표면(424), 제3 하부 영역 외부 표면(426), 제3 하부 영역 높이(428), 또는 제3 하부 영역 폭(430) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제5 측벽(422)은 제3 하부 영역(420)에 인접한다. 일부 실시예들에서, 제5 측벽(422)은, 제5 측벽 내부 표면(432), 제5 측벽 외부 표면(434), 제5 측벽 폭(436), 또는 제5 측벽 높이(438) 중 적어도 하나를 포함한다. 일부 실시예들에서, 제5 측벽 높이(438)는 제3 하부 영역 높이(428)보다 크다. 일부 실시예들에서, 제6 도핑 영역(408)은 오목하다. 일부 실시예들에서, 제4 활성 영역(404)은 제3 활성 영역과 유사하다.
일부 실시예들에서, 격리 구조(294)가 형성된다. 일부 실시예들에서, 격리 구조(294)는 제1 반도체 소자(200)와 제2 반도체 소자(400) 사이에 배치된다. 일부 실시예들에서, 격리 구조(294)는 기판(202)에 배치된다. 일부 실시예들에서, 격리 구조(294)는, 제1 활성 영역(290) 또는 제2 활성 영역(292) 중 적어도 하나를, 제3 활성 영역(402) 또는 제4 활성 영역(404) 중 적어도 하나로부터 격리한다. 일부 실시예들에서, 제1 반도체 소자(200)는 제2 반도체 소자(400)와는 상이한 전도성 유형을 갖는다. 일부 실시예들에서, 제1 반도체 소자(200) 또는 제2 반도체 소자(400) 중 적어도 하나는, NMOS 소자 또는 PMOS 소자 중 적어도 하나로서 구성된다. 일부 실시예들에서, 제1 반도체 소자(200)는 NMOS 소자를 포함하고, 제2 반도체 소자(400)는 PMOS 소자를 포함한다. 일부 실시예들에서, 격리 구조(294)는, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 플루오르 도핑 실리케이트 글라스(fluoride-doped silicate glass; FSG), 또는 로우 k 유전 물질 중 적어도 하나를 포함한다.
일부 실시예들에서, 제1 반도체 소자(200) 또는 제2 반도체 소자(400) 중 적어도 하나는, 구체적으로 도시되지 않은 다른 층들 또는 피쳐(feature)들을 포함한다. 일부 실시예들에서, 제1 반도체 소자(200) 또는 제2 반도체 소자(400) 중 적어도 하나 상에 다른 BEOL(back end of line) 공정들이 수행된다.
본원의 일부 양상들에 따르면, 반도체 장치가 제공된다. 반도체 장치는 제1 반도체 소자를 포함한다. 제1 반도체 소자는 제1 활성 영역을 포함한다. 제1 활성 영역은 제1 도핑 영역 및 제1 도핑 영역 위의 제2 도핑 영역을 포함한다. 제2 도핑 영역은 제1 하부 영역 및 제1 측벽을 포함한다. 제1 하부 영역은, 제1 하부 영역 내부 표면, 제1 하부 영역 외부 표면, 제1 하부 영역 높이, 및 제1 하부 영역 폭을 갖는다. 제1 하부 영역에 인접한 제1 측벽은, 제1 측벽 내부 표면, 제1 측벽 외부 표면, 제1 측벽 폭, 및 제1 측벽 높이를 가지며, 제1 측벽 높이는 제1 하부 영역 높이보다 크다.
본원의 일부 양상들에 따르면, 반도체 소자가 제공된다. 반도체 소자는, 게이트 구조, 게이트 구조의 제1 측에 배치된 제1 활성 영역, 게이트 구조의 제2 측에 배치된 제2 활성 영역, 및 제2 도핑 영역 또는 제4 도핑 영역 중 적어도 하나 위의 금속층을 포함한다. 제1 활성 영역은 제1 도핑 영역 및 제1 도핑 영역 위의 제2 도핑 영역을 포함한다. 제2 도핑 영역은 제1 하부 영역 및 제1 측벽을 포함한다. 제1 하부 영역은, 제1 하부 영역 내부 표면, 제1 하부 영역 외부 표면, 제1 하부 영역 높이, 및 제1 하부 영역 폭을 갖는다. 제1 하부 영역에 인접한 제1 측벽은, 제1 측벽 내부 표면, 제1 측벽 외부 표면, 제1 측벽 폭, 및 제1 측벽 높이를 가지며, 제1 측벽 높이는 제1 하부 영역 높이보다 크다. 제2 활성 영역은 제3 도핑 영역 및 제3 도핑 영역 위의 제4 도핑 영역을 포함한다. 제4 도핑 영역은 제2 하부 영역 및 제3 측벽을 포함한다. 제2 하부 영역은, 제2 하부 영역 내부 표면, 제2 하부 영역 외부 표면, 제2 하부 영역 높이, 및 제2 하부 영역 폭을 갖는다. 제2 하부 영역에 인접한 제3 측벽은, 제3 측벽 내부 표면, 제3 측벽 외부 표면, 제3 측벽 폭, 및 제3 측벽 높이를 가지며, 제3 측벽 높이는 제2 하부 영역 높이보다 크다.
본원의 일부 양상들에 따르면, 반도체 장치를 제조하는 방법이 제공된다. 방법은 제1 활성 영역을 형성하는 것을 포함한다. 제1 활성 영역을 형성하는 방법은, 기판에 초기 제1 도핑 영역을 형성하는 것, 제1 도핑 영역에 제1 형태를 갖는 개구를 형성하는 것, 개구의 제1 형태에 의해 규정되는 제1 내부 표면을 갖는 초기 제2 도핑 영역을 초기 제1 도핑 영역 위에 형성하는 것, 및 초기 제1 도핑 영역으로부터 제1 도핑 영역을 형성하고, 초기 제2 도핑 영역으로부터 제1 내부 표면을 갖는 제2 도핑 영역을 형성하기 위해, 어닐링을 수행하는 것을 포함한다.
본 발명이 구조적인 피쳐들 또는 방법적인 행위들에 특수한 언어로 설명되었지만, 첨부된 청구범위의 발명이 반드시 전술한 특정 피쳐들 또는 행위들에 한정되는 것은 아니라는 점을 이해할 것이다. 오히려, 전술한 특정 피쳐들 또는 행위들은 청구범위의 적어도 일부를 구현하는 것에 관한 예시적인 유형들로서 개시된다.
실시예들의 여러 동작들이 본원에서 제공된다. 일부 또는 모든 동작들이 설명된 순서는, 이러한 동작들이 반드시 순서에 의존한다는 것을 의미하는 것으로 해석되어서는 안 된다. 본원의 이점을 고려해 볼 때 대안의 순서 배치가 이해될 것이다. 또한, 본원에 제공된 각 실시예에 반드시 모든 동작들이 존재하는 것은 아니라는 점이 이해될 것이다. 또한, 일부 실시예들에서 모든 동작들이 필요한 것은 아니라는 점이 이해될 것이다.
또한, 다르게 명시되지 않는다면, "제1", "제2" 또는 그밖에 유사한 것은, 일시적인 측면, 공간적인 측면, 순서 배치 등을 의미하기 위한 것이 아니다. 오히려, 그러한 용어들은 단지 피쳐들, 요소들, 항목들 등에 대한 식별자들, 명칭들 등으로서 사용된 것이다. 예를 들어, 제1 채널 및 제2 채널은 일반적으로, 채널 A 및 채널 B, 또는 2개의 상이한 또는 2개의 똑같은 채널들, 또는 동일한 채널에 대응한다.
일부 실시예들에서, 본원에 도시된 층들, 피쳐들, 요소들 등은, 단순함과 이해의 용이함을 위해, 구조적인 치수(dimension)들 또는 방향들과 같은 서로에 관련된 특정 치수들과 함께 도시된다는 점과, 본원에 도시된 치수들과 동일한 것의 실제 치수들이 상당히 상이하다는 점이 이해될 것이다. 또한, 예를 들어, 주입(implanting) 기법들, 도핑 기법들, 스핀온 기법들, 박막증착 기법들, 열적 성장과 같은 성장 기법들, 또는 CVD와 같은 증착 기법들과 같이, 본원에서 언급된 층들, 영역들, 피쳐들, 요소들 등을 형성하기 위한 여러 기법들이 존재한다.
또한, "예시적인"은, 예시, 사례, 보기 등의 역할을 하는 것을 의미하기 위해 본원에서 사용되며, 반드시 유리하다는 의미는 아니다. 본원에서 사용된 바와 같이, "또는"은 배타적인(exclusive) "또는" 이라기보다는 오히려 포괄적인(inclusive) "또는"을 의미하기 위한 것이다. 또한, 다르게 명시되지 않거나 또는 단수형에 대한 것임이 문맥으로부터 명백하지 않다면, 본원에서 사용된 바와 같은 "일("a" and "an")은 일반적으로 "하나 이상"을 의미하는 것으로 해석된다. 또한, A 및 B 중 적어도 하나, 또는 그밖에 유사한 것은, 일반적으로 A 또는 B, 또는 A 및 B 양자 모두를 의미한다. 또한, 상세한 설명 또는 청구범위에서 "포함하는(includes)", "갖는(having)", "가진(has)", "있는(with)", 또는 이들의 변형들이 사용될 경우에, 그러한 용어들은 용어 "포함하는(comprising)"과 유사한 방식으로 포괄적이기 위한 것이다.
또한, 본원은 하나 이상의 구현예들에 관하여 도시 및 설명되었지만, 본 명세서 및 첨부된 도면들을 읽고 이해한 것에 기초하여 당업자는 동등한 변화들 또는 변경들을 발생시킬 것이다. 본원은 그러한 변경들 및 변화들을 모두 포함하며, 이하의 특허청구범위의 범위에 의해서만 제한된다. 특히 전술한 컴포넌트들(예를 들어, 요소들, 자원들 등)에 의해 수행되는 여러 기능들과 관련하여, 그러한 컴포넌트들을 설명하기 위해 사용된 용어들은, 다르게 표시되지 않는다면, 개시된 구조와 구조적으로 동등하지 않다 할지라도, (예를 들어, 기능적으로 동등한)설명된 컴포넌트의 명시된 기능을 수행하는 임의의 컴포넌트에 대응시키기 위한 것이다. 또한, 본원의 특정 피쳐가 여러 구현예들 중 하나에 관해서만 개시될 수 있긴 하지만, 그러한 피쳐는, 주어진 또는 특정한 적용예에 대하여 희망하며 유리할 수 있는 한, 다른 구현예들의 하나 이상의 다른 피쳐들과 결합될 수 있다.

Claims (20)

  1. 반도체 장치(arrangement)에 있어서,
    제1 반도체 소자(device)를 포함하고,
    상기 제1 반도체 소자는 제1 활성 영역(region)을 포함하고,
    상기 제1 활성 영역은
    제1 도핑 영역; 및
    상기 제1 도핑 영역 위의 제2 도핑 영역을 포함하고,
    상기 제2 도핑 영역은,
    제1 하부 영역(portion) 내부 표면, 제1 하부 영역 외부 표면, 제1 하부 영역 높이, 및 제1 하부 영역 폭을 갖는 제1 하부 영역; 및
    제1 측벽 내부 표면, 제1 측벽 외부 표면, 제1 측벽 폭, 및 제1 측벽 높이를 갖는, 상기 제1 하부 영역에 인접한 제1 측벽으로서, 상기 제1 측벽 높이는 상기 제1 하부 영역 높이보다 큰 것인, 상기 제1 측벽을 포함하고,
    상기 제1 하부 영역 또는 상기 제1 측벽 중 적어도 하나는 도펀트 경사(gradient)를 포함하고, 상기 도펀트 경사는,
    상기 제1 하부 영역 내부 표면 또는 상기 제1 측벽 내부 표면 중 적어도 하나에 가까운 제1 도펀트 농도; 및
    상기 제1 하부 영역 외부 표면 또는 상기 제1 측벽 외부 표면 중 적어도 하나에 가까운 제2 도펀트 농도로서, 상기 제2 도펀트 농도는 상기 제1 도펀트 농도보다 낮은 것인, 상기 제2 도펀트 농도를 포함하는 것인,
    반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 활성 영역 위의 층간 유전(interlayer dielectric; ILD)층;
    상기 ILD층 위의 산화물층; 및
    상기 산화물층 또는 상기 ILD층 중 적어도 하나를 관통하여 연장하고 상기 제1 활성 영역에 접촉하는, 접촉부(contact)를 포함하는, 반도체 장치.
  4. 제1항에 있어서,
    게이트 구조; 및
    상기 게이트 구조의 제2 측에 배치된 제2 활성 영역을 포함하고,
    상기 제1 활성 영역은 상기 게이트 구조의 제1 측에 배치되며,
    상기 제2 활성 영역은,
    제3 도핑 영역; 및
    상기 제3 도핑 영역 위의 제4 도핑 영역을 포함하고,
    상기 제4 도핑 영역은,
    제2 하부 영역 내부 표면, 제2 하부 영역 외부 표면, 제2 하부 영역 높이, 및 제2 하부 영역 폭을 갖는 제2 하부 영역; 및
    제3 측벽 내부 표면, 제3 측벽 외부 표면, 제3 측벽 폭, 및 제3 측벽 높이를 갖는, 상기 제2 하부 영역에 인접한 제3 측벽으로서, 상기 제3 측벽 높이는 상기 제2 하부 영역 높이보다 큰 것인, 상기 제3 측벽을 포함하는 것인,
    반도체 장치.
  5. 제4항에 있어서,
    상기 제2 도핑 영역 또는 상기 제4 도핑 영역 중 적어도 하나는 오목한(concave) 것인, 반도체 장치.
  6. 제1항에 있어서,
    제2 반도체 소자를 더 포함하고,
    상기 제2 반도체 소자는 제3 활성 영역을 포함하고,
    상기 제3 활성 영역은,
    제5 도핑 영역; 및
    상기 제5 도핑 영역 위의 제6 도핑 영역을 포함하고,
    상기 제6 도핑 영역은,
    제3 하부 영역 내부 표면, 제3 하부 영역 외부 표면, 제3 하부 영역 높이, 및 제3 하부 영역 폭을 갖는 제3 하부 영역; 및
    제5 측벽 내부 표면, 제5 측벽 외부 표면, 제5 측벽 폭, 및 제5 측벽 높이를 갖는, 상기 제3 하부 영역에 인접한 제5 측벽으로서, 상기 제5 측벽 높이는 상기 제3 하부 영역 높이보다 큰 것인, 상기 제5 측벽을 포함하는 것인,
    반도체 장치.
  7. 제6항에 있어서,
    상기 제1 반도체 소자는 제1 전도성 유형(conductivity type)을 가지며, 상기 제2 반도체 소자는 상기 제1 전도성 유형과는 상이한 제2 전도성 유형을 갖는 것인, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 반도체 소자는 MUGFET인 것인, 반도체 장치.
  9. 반도체 소자에 있어서,
    게이트 구조;
    상기 게이트 구조의 제1 측에 배치된 제1 활성 영역으로, 상기 제1 활성 영역은,
    제1 도핑 영역; 및
    상기 제1 도핑 영역 위의 제2 도핑 영역을 포함하고,
    상기 제2 도핑 영역은,
    제1 하부 영역 내부 표면, 제1 하부 영역 외부 표면, 제1 하부 영역 높이, 및 제1 하부 영역 폭을 갖는 제1 하부 영역; 및
    제1 측벽 내부 표면, 제1 측벽 외부 표면, 제1 측벽 폭, 및 제1 측벽 높이를 갖는, 상기 제1 하부 영역에 인접한 제1 측벽으로서, 상기 제1 측벽 높이는 상기 제1 하부 영역 높이보다 큰 것인, 상기 제1 측벽을 포함하고,
    상기 제1 하부 영역 또는 상기 제1 측벽 중 적어도 하나는 도펀트 경사(gradient)를 포함하고, 상기 도펀트 경사는,
    상기 제1 하부 영역 내부 표면 또는 상기 제1 측벽 내부 표면 중 적어도 하나에 가까운 제1 도펀트 농도; 및
    상기 제1 하부 영역 외부 표면 또는 상기 제1 측벽 외부 표면 중 적어도 하나에 가까운 제2 도펀트 농도로서, 상기 제2 도펀트 농도는 상기 제1 도펀트 농도보다 낮은 것인, 상기 제2 도펀트 농도를 포함하는 것인, 상기 제1 활성 영역; 및
    상기 게이트 구조의 제2 측에 배치된 제2 활성 영역으로서, 상기 제2 활성 영역은,
    제3 도핑 영역; 및
    상기 제3 도핑 영역 위의 제4 도핑 영역을 포함하고,
    상기 제4 도핑 영역은,
    제2 하부 영역 내부 표면, 제2 하부 영역 외부 표면, 제2 하부 영역 높이, 및 제2 하부 영역 폭을 갖는 제2 하부 영역; 및
    제3 측벽 내부 표면, 제3 측벽 외부 표면, 제3 측벽 폭, 및 제3 측벽 높이를 갖는, 상기 제2 하부 영역에 인접한 제3 측벽으로서, 상기 제3 측벽 높이는 상기 제2 하부 영역 높이보다 큰 것인, 상기 제3 측벽을 포함하는 것인, 상기 제2 활성 영역; 및
    상기 제2 도핑 영역 또는 상기 제4 도핑 영역 중 적어도 하나 위의 금속층을 포함하는, 반도체 소자.
  10. 제1 반도체 소자를 형성하는 방법에 있어서,
    제1 활성 영역을 형성하는 단계를 포함하고,
    상기 제1 활성 영역 형성 단계는,
    기판에 초기(initial) 제1 도핑 영역을 형성하는 단계;
    상기 초기 제1 도핑 영역에 제1 형태를 갖는 개구(opening)를 형성하는 단계;
    상기 초기 제1 도핑 영역 위에 초기 제2 도핑 영역을 형성하는 단계로서, 상기 초기 제2 도핑 영역은 상기 개구의 상기 제1 형태에 의해 규정되는 제1 내부 표면을 갖는 것인, 상기 초기 제2 도핑 영역 형성 단계; 및
    상기 초기 제1 도핑 영역으로부터 제1 도핑 영역을 형성하고 상기 초기 제2 도핑 영역으로부터 제2 도핑 영역을 형성하기 위해, 어닐링(annealing)을 수행하는 단계를 포함하고,
    상기 제2 도핑 영역은 제1 하부 영역 내부 표면 및 제1 하부 영역 외부 표면을 갖는 제1 하부 영역과, 제1 측벽 내부 표면 및 제1 측벽 외부 표면을 갖되, 상기 제1 하부 영역에 인접한 제1 측벽을 포함하고,
    상기 제1 하부 영역 또는 상기 제1 측벽 중 적어도 하나는 도펀트 경사(gradient)를 포함하고,
    상기 도펀트 경사는,
    상기 제1 하부 영역 내부 표면 또는 상기 제1 측벽 내부 표면 중 적어도 하나에 가까운 제1 도펀트 농도; 및
    상기 제1 하부 영역 외부 표면 또는 상기 제1 측벽 외부 표면 중 적어도 하나에 가까운 제2 도펀트 농도로서, 상기 제2 도펀트 농도는 상기 제1 도펀트 농도보다 낮은 것인, 상기 제2 도펀트 농도를 포함하는 것인,
    제1 반도체 소자를 형성하는 방법.
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