KR101643996B1 - 전기 불균형의 수량화 장치 및 상기 장치를 포함하는 터치 검출 시스템 - Google Patents

Abstract

제 1 및 제 2 전기 경로 (R,S;S,VPS) 사이의 불균형 (unbalance)를 검출 및 수량화하는 장치가 제공되는데, 상기 장치는 각 입력에서 상기 제 1 및 제 2 경로를 수신하는 비교 수단 (CC;CD); 상기 경로들 중 적어도 하나에 접속된 가변 트랜스퍼 커패시턴스 수단 (CPB;CPC); 및 상기 비교 수단 및 상기 가변 트랜스퍼 커패시턴스 수단 사이에 접속되어, 상기 가변 트랜스퍼 커패시턴스 수단의 가변 트랜스퍼 커패시턴스를 상기 비교 수단에 의해 생산되는 결과 (Q)의 함수로, 상기 불균형이 보상될 때까지 변화시키도록 적응된, 제어 유닛 (UC)을 포함한다.

Description

전기 불균형의 수량화 장치 및 상기 장치를 포함하는 터치 검출 시스템 {Device for quantifying an electric unbalance and touch detection system incorporating it}

본 발명은 전기 경로들 사이의 불균형을 검출 및 수량화하는 장치, 특히 터치 검색 시스템을 위한 장치에 관한 것이다.

본 발명은 특히 터치 패드라는 통상의 용어로 알려진 장치 분야, 즉 물체의 터치 또는 존재를 검출하기 위한 장치, 특히 패드로 이루어진 표면의 촉각적 접근을 위한 장치에 관한 것이며, 상기 장치는 패드, 즉 표면 아래에 다양한 정규 패턴 (라인, 어레이, 다이아몬드 형 패턴, 벌집, 나선형 회전, 미로 등)으로 배열된 도전 접촉 피스 (piece) 시리즈를 갖는, 태블렛이나 촉각 임프린트 (imprint)로 구성되거나 터치 스크린 분야, 손가락이나 펜, 보다 일반적으로는 작은 물체의 접근에 민감한 장치를 포함하는 스크린들의 분야에 속하는 스크린으로 구성될 수 있다.

전기적 그리고 주목할만하게는 용량 측정에 기반을 둔 촉각에 의한 임프린트의 획득 및 인식을 위한 공지의 장치 및 용량성 검출에 의해 기능하는 검출기 또는 용량성 검출, 따라서 정전 원칙에 기반을 둔 것으로 생각되는 용량 검출을 사용하는 근접 검출에 의해 기능하는 스위치들도 있다.

보통, 이와 같은 장치의 검출 원칙은 넓은 접촉 피스 (piece)나 배선 회로의 양 면의 트랙의 인식에 기반하는데, 이 때의 양 면은 면 대 면 (face-to-face) 전도면이며 따라서, 전자기적 관점에서, 배선 회로의 지지를 구성하는 유전체의 의해 이격된 2 개의 인접한 면 (plane) 커패시터의 플레이트이다. 손가락이 이 면에 접근하면, 이 접근이 전기장을 동요시키며 다양한 형태 및 변형으로 존재하는 적절한 전자 회로에 의해 검출될 수 있다.

이와 같은 장치들의 중요한 문제 중의 하나는 정전 변화 (동요)에 대한 감도이다. 무엇보다 이 커패시터들의 커패시턴스의 절대값이 보통 매우 작아서 (통상, 1 pF과 같은 피코 패럿 단위) 전자기적 측정이 매우 까다로운데, 왜냐하면 이 캐퍼시터들은 측정의 일부를 이루는 기생 용량과 전자기적 변화에 의해 동요 (perturb) 되기 때문이다. 이것은 문제가 되는데 왜냐하면 터치 패드의 커패시터 컨택 피스에 손가락이 접근하는 것이 커패시턴스 변화를 크게 변화시키지 않을 것이기 때문이다. 숫자로 나타낼 때, 1 피코 패럿 단위의 커패시턴스를 갖는 면 커패시터의 커패시터 판 뒤에 손가락을 대거나 물체가 존재한다고 해도 이것이 그 값을 겨우 10 % 정도 변화시킬 것인데, 이것은 커패시턴스 값은 0.9 pF 또는 1.1 pF로 만들뿐이다. 0.1 pF (또는 100 fF)의 커패시턴스 변화를 전자기적으로 측정하는 것은 특히 매우 까다로우며, 촉각에 의한 검출 장치는 특히 촉각에 의한 접촉이나 터치의 검출과 관련하여 변덕스러우며 불확실하다고 알려져 있다.

이런 장치들은 지지대의 2 면 상의 2개의 도전 컨택 피스로 이루어진 면 커패시터의 커패시터 판 뒤의 촉각에 의한 접근이 사실 커패시턴스 값의 매우 작은 변화, 즉, 커패시턴스의 전체 값과 관련하여 매우 작은 변화를 유도할 뿐인데, 왜냐하면, 커패시턴스는 커패시터 판의 내부 거리 외부의 물질 변화에 별로 영향을 받지 않기 때문이며, 그래서 절대 값으로는 매우 적은데, 왜냐하면 손가락의 크기보다 훨씬 작은 2개의 얇은 도전 트랙 사이의 커패시턴스 값은 그 자체로 매우 작은 절대 값을 갖기 때문이다. 전자기 환경에 보다 덜 민감한 터치 검출 장치를 만드는 것을 가능하게 하는 해결책은 터치 면이 컨덕터나 전극과 연결된 제 1 및 제 2 경로 간의 균형을 차이을 구하는 방법으로 (차동 방식으로) 검출하는 것이다. 이와 같은 차동 검출을 가능하게 하는 회로들이 WO 96/18179 및 US 2002/0039092에 기술되어 있다. 이 회로들은 입력에서 전기 경로를 수신하고 이 경로 간의 전위의 차이에 비례하는 신호를 출력하는 진폭기를 포함한다. 출력 신호는 아날로그적으로 취급되어 전기적 불균형을 수량화할 수 있도록 디지털화된다. 이 회로들은 구현이 비교적 어려우며 환경에 예민하며, (공급 전압의 안정성, 온도 등등) 노이즈를 생산한다. 본 발명은 이와 같은 단점을 극복한, 전기 경로 간의 불균형을 검출 및 수량화하는 장치를 제안하는 것을 목적으로 한다.

이 목적을 위해, 청구항 1항에 따른 장치가 제공된다. 즉, 제 1 및 제 2 전기 경로 상의 불균형을 검출 및 수량화하는 장치로서, 각 입력에서 상기 제 1 및 제 2 경로를 수신하는 비교 수단 (CC;CD); 상기 경로들 중 적어도 하나에 접속된 가변 트랜스퍼 커패시턴스 수단 (CPB;CPC); 및 상기 비교 수단 및 상기 가변 트랜스퍼 커패시턴스 수단 사이에 접속되어, 상기 가변 트랜스퍼 커패시턴스 수단의 가변 트랜스퍼 커패시턴스를 상기 불균형이 보상될 때까지 상기 비교 수단에 의해 생산되는 결과 (Q)의 함수로 변화시키도록 적응된, 제어 유닛 (UC)을 포함하는 장치가 제공된다. 상기 보상 수단은 출력으로서 상태 비트를 생산하는 단순한 보상기 일 수 있다. 상기 가변 트랜스퍼 커패시턴스 수단은 스위치들과 결합된 단순한 커패시터로 구성될 수 있다. 이 구성요소들은 낮은 소음을 생성하며, 환경에 덜 민감하며, 에너지 소비가 적다.

이 장치의 특정 실시예들은 첨부된 청구항 제 2 내지 7항에 의해 정의된다. 본 발명은 상기에 정의된 검출 및 수량화 장치를 포함하는, 표면 근처의 촉각에 의한 접근 또는 물체의 존재를 검출 및 위치 지우는 다양한 실시예들도 제안한다. 이 다양한 실시예들은 청구항 제 8 내지 24항에 정의된다.

본 발명의 다른 특징, 목적 및 장점들은 아래에 자세히 주어진 실시예의 설명 및 발명을 제한하지 않는 예로서 제공된 첨부 도면을 고려하면 명백해질 것이다.

첨부된 도면에서
도 1은 평행, 선형 도전 트랙을 포함하는 터치면을 결합한, 본 발명의 제 1 대안에 따른, 터치 검출 장치에 의해 형성된 전자 회로의 기능 원칙의 다이어그램이다;
도 2a는, 도 1의 패턴과 같은, 지지 위에 주입된 정규 (regular), 평행 트랙의 횡단면으로, 본 발명 구현의 제 1 대안에 따른 분극 (P), 참조 (R), 및 검출 (S)의 기능을 갖는 트랙을 도시하며, 인접 트랙들 간의 정전 커플링 효과의 출현을 간략 도시한다;
도 2b는 도 2a와 유사하되, 분극 트랙 (P) 및 검출 트랙 (S) 사이의 정전 균형의 깨는 터치를 도시하며, 여기서 상기 불균형은 본 발명에 따른 장치에 의해 검출 및 수량화될 수 있다;
도 3은 본 발명의 제 1 대안에 따른 터치 검출 장치에 의해 구현되는 분극 및 검출의 위상 및 레벨의 시간 다이어그램이다;
도 4는 4a 에서 4g의 시간 다이어그램의 시리즈인데, 본 발명의 제 1 대안에 따른, 분극 (PDW 및 PUP), 차동 검출기의 경로 (R/S)의 균형 테스트, 및 용량 불균형의 상쇄에 이를 때까지, 디지털 코드 (BLC)에 의한 연속 수량화 동작 연속 위상 및 싸이클을 도시한다;
도 5는 2개의 방향으로 주입된 도전 트랙을 포함하는 터치면을 결합한, 본 발명의 제 1 대안에 따른 터치 검출 장치의 한 변형의 전자 회로의 기능 원칙의 다이어그램이다;
도 6a는 본 발명에 따른, 가변 커패시턴스를 가지며 스위칭 가능한 커패시터 뱅크를 포함하는 가변 트랜스퍼 커패시턴스 회로의 다이어그램이다;
도 6b, 6c 및 6d는 본 발명에 따른 터치 검출 장치 안에 주입될 수 있는 전자 가변 트랜스퍼 커패시턴스 회로의 다이어그램이다;
도 7a는 본 발명에 따른 터치 검출 장치와 결합 가능한, 지지 또는 터치면 (터치 패드)에 주입된 평행, 선형 도전 라인의 정규 패턴의 평면도이다;
도 7b는 본 발명에 따른 터치 검출 장치와 결합 가능한, 지지 또는 터치면 (터치 패드)에 주입된 방사 컨덕터 트랙의 정규 패턴의 다른 예의 평면도이다;
도 8a, 8b, 8c, 및 9는 본 발명에 따른 참조 트랙 (R) 및 검출 트랙 (S)과 이것들의 결합의 상이한 구성들을 위한, 중간 축과 관련하여 터치 위치의 함수로서감도의 다어어그램이다;
도 1Oa, 1Ob, 및 1Oc는 본 발명에 따른 검출 장치의 구현의 다른 대안에 따라 실현된 터치 검출 원칙의 다어어그램으로, 양의 분극 (P+) 및 음의 분극 (P-)이 2개의 도전트랙에 인가되고, 정전 효과가 보정 (α) 및 테스팅 (β) 위상 동안에 검출 트랙에 모이며, 도 1Ob 및 1Oc는 트랙의 좌측 및 우측에 촉각에 의한 터치의 효과를 도시한다;
도 11은 본 발명에 따른 다른 검출 모드를 실행하며 2개의 방향으로 주입된 컨덕터 패턴과 결합된, 터치 검출 장치의 다른 구현에 따른 전자 회로의 기능 원칙의 다이어그램이다;
도 12a, 12b, 및 12c는 도 11의 대안에 따라 구현되는 검출 장치의 3개의 경로 (P+, P-, 및 S)를 밸런싱하기 위한 가변 트랜스퍼 커패시턴스 회로의 구현의 다수의 대안들의 다이어그램이다;
도 13은 도 1 내지 8 및 10, 1 1, 12a- c의 검출의 대안 모드를 결합하여 개선된 검출을 실현하기 위한, 양의 분극 (P+), 음의 분극 (P-), 참조 (R), 및 검출 (S)의 4개의 경로에 상응하는 도전 트랙 시리즈를 포함하는 지지의 단면도이다;
도 14는 공지된 타입의 평면 TFT 스크린의 평면 아래의 도전 열 및 행의 구조의 평면도이다;
도 15는 본 발명에 따른 터치 검출 장치의 TFT 디스플레이 스크린의 도전 열 (row) 상의 결합 (구현)의 다이어그램으로, 스크린을 본 발명에 따른 일차원 (1D 터치스크린)의 터치 검출 기능을 갖는 스크린으로 트랜스폼하기 위한 것이다;
도 16은 터치 검출 장치를 TFT 스크린의 도전 열 및 행 상에 접속 및 결합한 다이어그램으로, 이 스크린을 본 발명에 따른 2차원 (2D) 터치스크린으로 트랜스폼하기 위한 것이다;
도 17은 컨덕터 패턴을 결합한, 본 발명에 따른 터치 검출 장치의 다른 구현의 전자 회로 원칙의 기능 다이어그램이다;
도 18은 컨덕터 패턴을 결합한, 본 발명에 따른 터치 검출 장치의 또 다른 구현의 전자 회로 원칙의 기능 다이어그램이다;
도 19는 본 발명에 따른 다수 검출 모드의 구현이 가능한, 본 발명에 따른 터치 검출 장치의 또 다른 구현의 전자 회로 원칙의 기능 다이어그램이다;
도 20a는 단순 커패시턴스 속성을 갖는 소자의 전하 및 리드 (플레이트) 포텐셜을 도시하는 다이어그램이며;
도 2Ob는 트랜스퍼 커패시턴스 속성을 갖는 소자의 전하 및 리드 (플레이트) 포텐셜을 도시하는 다이어그램이다.

본원의 목적은 정전 원칙에 기반하며, 터치 또는 보다 일반적으로는 작은 물체 (펜 등)의 터치 면 근처의 존재를 오 검출 및 미세 변화에 대한 감도를 없애는 신뢰할만한 방식으로, 보다 정확하게 검출하는 것을 가능하게 만드는 터치 검출 장치를 구현하는 것이다. 보다 정확하게는, 참고 면 (면의 각 축에 따른)의 2개의 디멘젼 (dimension)과 관련하여, 임의의 터치 (손가락의 접근 또는 물체의 존재)의 정확한 위치이며, 이 목적은 이 참고 면에 대해 직교하는 존재를 위치시키는 것인데, 이것은 매우 정교하며 전자기적 동요가 없는 용량 측정을 포함한다.

나아가, 몇 년 동안에 디스플레이 또는 평면 스크린 텔레비젼이 매우 발전했으며, 전통적인 음극선 스크린을 대체하면서 광범위하게 배포되었다. 터치 검출 시스템을 갖는 음극선 스크린, 특히 사용자 손가락으로 이루어지는 명령과 이미지 스크린 사이의 인터 액티브 기능이 제공되는 터치 스크린 장치를 구성하는 투명 필름에 기반하는 음극선 스크린과 관련된 시도가 있어 왔다. 하지만, 이와 같은 터치 스크린은 보통 정확도가 떨어지며 사용자 터치에 대해 변덕스러운 감도를 갖는다는 문제가 있다.

새로우며 흥미있는 목적에 따라, 발명가들은 이제, 광범위하게 유통되는 평면 스크린에 터치 검출 기능을 부가하여 터치 검출 기능이 내장된 멋진 평면 디스플레이를 구성하도록 하는 것을 제안한다. 이제 발명가들은 가장 광범위하게 유통된 평면 스크린 중에서, TFT 유형 (박막 트랜지스터 기술에 따른)의 스크린들이 컬러 빛 스폿 (픽셀)을 전송하는 트랜지스터 셀의 어레이에 기반을 두고 있으며, 이 트랜지스터들이 투명 와이어나 컨덕터 물질로 구현된 도전 열과 행의 매트릭스 어레이에 의해 접속되며 전원 공급되도록 설정하였다. 이와 같은 스크린의 전도 트랙들을 기민하게 재사용하며 이 트랙들을 본 발명에 따른 터치 장치와 결합하는 것을 매우 독특한 방식으로 제안하며, 평면 터치 스크린을 얻을 수 있도록 터치 검출 기능에 제공된 디스플레이 스크린 시스템을 예상 밖의 방식으로 얻는 것을 목적으로 한다. 우선, 기존의 평면 TFT 스크린의 구조에, 이것의 수정 없이, 또는 가능한한 적게 변형하면서 구조를 결합 및 적응하는 것이 가능한 장치를 제공하는 것이 과제이다. 두번째로, 평면 TFT 스크린을, 그 산업 제조 공정을 가능한한 적게 수정하면서 새로운 터치 검출 장치의 기능과 통합하는 것이 과제이다.

여기서 부딪치게 되는 어려움은 TFT 유형의 스크린은 주기적인 형태로 배열된 평행 전도 라인의 어레이를 갖지만, 이것이 평면 스크린의 내측에 위치하는 평면에만 존재한다는 것이다. 문제는 TFT 스크린을 동요시키지 않으면서 이 스크린의 기존 구조를 재사용하는데 있으며, 전도 라인이 평면 TFT 스크린의 내측의, 단일 평면에 주입되어 있음에도 전도 라인이 터치 스크린은 얻기 위해 이 TFT 스크린에 검출 기능을 부가하는 것도 어려움의 하나이다.

전술한 바와 같이 이 문제들은 전자기적 동요에 대한 어떤 감도도 피하고, 스크린 근처의 손가락 또는 어떤 몸이 정확한 위치를 정확하고 확실하게 검출함으로써 해결되어야 한다. 특히, 즉 스크린 면의 2차원에 따라, 그리고 가능하다면 3차원으로 즉, TFT 스크린 표면에 대해 정상적인 위치의 거리에서의 검출로써.

간결하게, 이 목적들은 본 발명의 하나의 원칙에 따라 획득된다, 즉, 컨덕터 또는 도전 트랙의 정규 패털을 포함하는 도전 면을 배열함으로써 (바람직하게는 1차원 또는 2차원으로 주기적으로, 주입 면의 하나 또는 다수 레벨에 따라), 그리고 수개의 위상에서 컨덕터 쌍 사이의 용량 밸런스의 차동 검출을 행함으로써 획득된다. 한 쌍의 이웃하는 트랙 간의 정전 커플링을 다른 이웃하는 트랙간의 정전 커플링과 대면 및 비교함으로써 차동 측정의 원칙을 수행함으로써 (이 커플링들 사이에 어떤 컨택 없이 그리고 이들이 다른 하나를 필연적으로 따라하지 않으면서) 2개의 인접 전도 트랙들 사이의 커플링으 존재를 측정, 보다 정확히는 검출한 후 수량화하는 것이 계획된다. 보다 정확하게는, 본 발명에 따르면, 두개의 컨덕터 쌍 사이에 설정된 커플링 값 사이의 용량 밸런스가 테스트된다. 이 커플링들은 정전 또는 용량적이다. 이 2개의 커플링 각각은 하나의 트랙과 접 트랙 사이에 형성되는데, 이들은 터치 면의 컨덕터의 통상의 패턴에서 근접하거나 아닐 수 있고, 멀거나 가까울 수 있으며 서로 즉각 이어질 수 있거나 아닐 수 있다. 본 발명에 따르면, 한쌍의 인접 트랙들 간의 제 1 커플링과 다른 인접 트랙들 간의 제 2 커플링을 비교하는 것이 계획되는데, 이것의 특징은 이 2개의 커플링의 2쌍의 트랙들이 하나의 트랙을 공유할 수 있다는 것이며, 바람직하게는 공통된다. 보다 자세히는, 다수의 대안적 모드의 검출이 구현될 수 있다. 제 1 대안에 따르면, 공통되는 트랙은 하나는 참조 트랙 R로 또 다른 하나는 검출 트랙 (S)로 사용되며, 용량 밸런스가 테스트되어 가능한 용량 불균형이 측정, 보다 정확히는 수량화되는 2개의 트랙에 공통되는 분극 (P) 트랙이다. 다른 검출 모드에서, 상기 공통 트랙은 검출 (S)의 트랙으로 사용되며, 하나는 양의 포텐셜 점프를 2개의 나란히 놓인 트랙 중 하나에 적용하고 ( "양의 분극" P+으로 불린다), 음의 포텐셜 점프를 반대의 트랙에 (다른 쪽과 대칭이 되는) 적용함으로써 ('음의 분극' P-) 2개의 나란히 놓이 트랙에의 분극 (P+ 및 P-)이 수행된다.

본 발명의 실시예에 따르면, 통상 적어도 3개의 경로가 선택된다:

- 분극 (P)의 하나의 경로와 참조 (R)과 검출 (S)의 2개의 경로;

- 또는 분극, 양 (P+) 및 음 (P-)의 2개의 분극 경로와 하나의 검출 경로 (S);

- 또는, 전술한 대안들의 결합에 따르면, 3개의 경로를 갖기도 한다: '양의' P+ 및 '음의" P- 2개의 분극 경로 및 참조 (R)와 검출 S의 2개의 경로인데, 이것은 각각 4, 5, 6 또는 그 이상의 컨덕터에 적용되며 항상 컨덕터에 할당된 다양한 기능의 대칭 또는 비대칭 패턴을 추구한다 (예컨대, 6개의 경로 P+/S/P- 및 P+/R/P- 또는 5개의 경로 P+/S/P-/R/P+ 또는 4개 경로의 싸이클 .../P+/S/P-/R/...).

분극, 참조 및 검출의 기능은 각각 복수 전도 트랙에 즉시 적용될 수 있다는 것이 유념 되어야 한다. 보통의 방식으로, 각 분극 (P, 즉 P+ 또는 P-), 참조 (R) 또는 검출 (S)의 경로는 적어도 하나의 컨덕터 또는 수개 컨덕터 군과 결합될 것이다. 상이한 구성들이 이하의 상세한 설명에 설명 및 도시될 것이다. 나아가, 전체 터치 면 근처의 물체의 존재 및 촉각에 의한 접근을 정확하게 맵핑 (mapping) (검출, 위치화 및 기록)하기 위해, 각각의 연속적 스캔 동작 시에 상이한 컨덕터들의 트리오를 선택함으로써 전체 면을 스캔하는 것이 계획된다. 다양한 검출 구조들이 보다 정확한 (좁은) 해상도를 제공하거나 면이 이분 (dichotomic) 동작에 의해 매핑되는 것, 즉 면에의 가능한 터치를 연속적으로 검출한 후, 면의 각 1/2을, 다음에는 각 1/4을 검출하는 것이 가능하도록 하기 위해 부가적으로 결합되는 것이 유리하다.

통상의 용량 측정은 오직 2개의 커패시터 판 사이에서, 즉 2개의 터미널이나 2개의 경로 사이에서 이루어지지만, 본 발명의 일 실시예의 독창적 방식으로는, 면 상의 적어도 3개의 컨덕터에 어드레싱함으로써 선택적으로 결합 가능한 적어도 3개의 경로를 갖는 빔을 갖는 것이 계획된다. 여기서, 상기 빔은 이 컨덕터 트리로 또는 이 일군의 컨덕터의 트리오를 한편으로는 분극 회로에 다른 한편으로는 상기 경로 간의 용량 불균형의 테스팅, 검출, 보상 및 수량화와 연결한다.

원칙적으로, 상기 검출 측정이 차동적 성격을 가지며 각각 한 쌍의 경로와 다른 한 쌍의 경로 사이에 형성된 2개의 정전 또는 용량 커플링을 비교 및 보상함으로써 얻어진다는 것은 본 발명의 장점이다. 따라서, 하나의 트랙 및 옆의 인접 트랙 사이의 각 커플링이 통상 개방된 (open) 방식, 즉 모든 외부의 동요에 대해 노출된 방식으로 (2개의 커패시터 판 사이의 커플링과는 다르게) 이루어진다고 해도, 측정이 차동적이기 때문에, 커플링에 미치는 전자기적 동요의 효과는 인접 커플링에도 일어날 것이며 그래서 차이를 감하거나 비교함으로써 상쇄될 것이다. 이와 같은 차동 측정의 결과는 단지 탐색중인 현상, 즉, 2 개의 트랙 사이의 인터벌에 근접한 물체의 존재 또는 촉각에 의한 접근을 원래 이 터치에 의해 동요되지 않는 2개의 다른 트랙 간의 커플링을 참조함으로써 드러내는 것이다.

바람직하게는, 분극 및 검출의 효과와 따라서 2개의 나란한 커플링의 효과는 면의 관련 컨덕팅 트랙 영역에 어떤 터치가 없다면 원래 대칭적이며 균형을 이룬다. 다른 한편, 한 쌍의 트랙 근처에 촉각에 의한 접근 또는 물체가 존재하는 경우에, 이 2 트랙 사이의 해당 커플링이 동요되며 다른 한 쌍의 트랙 사이의 커플링과 관련하여 더 이상 균형을 이루지 않는다. 본 발명은 2개의 상이한 커플링 사이의 용량 균형을 정확하게 테스트하여 이들을 비교하는 것을 제안한다. 3개의 경로 간의 용량 불균형을 검출 또는 측정하는 것을 까다롭다. 개선된 방식으로, 본 발명은 가변 트랜스퍼 (transfer) 커패시턴스, 즉, 상기 경로들 중 하나 상에 평행으로 또는 2개의 경로 사이에 또는 2개의 경로와 제 3의 경로 사이에서 병렬로 가변 커패시턴스를 도입함으로써 이것을 보상하여, 용량 불균형을 디지털적으로 (digitally) 측정하는 것을 제안한다. 보다 놀랍게는, 본 발명은 다른 하나의 경로와 관련하여 한 경로의 용량 불균형의 값을 분산 값으로 수량화하며 디지털로 추정하는 것을 제안한다. 이 효과로, 본 발명은 용량 불균형이 보상되어야 하는 경로에 병렬 결합된, 스위칭 가능한 커패시터 뱅크에 의해 형성된 가변 용량 임피던스를 갖는 회로를 구현한다. 상기 회로는 적어도 하나의 병렬 결합된, 스위칭 가능한 커패시터의 뱅크를 포함하는데, 상기 뱅크의 각 브랜치는 디지털 제어 비트에 제어되는 스위치와 커패시터를 포함하며, 상기 커패시터는 2 곱하기 2 스태거 (stagger) 되는 커패시턴스를 포함한다. 따라서, 디지털 스위치 명령에 의해 회로에 놓이는 상기 커패시터의 커패시턴스는 이진 디지털 명령 웨이팅에 상응하는 누적 용량 임피던스를 생산하도록 가해질 것이다. 본 발명의 개념에서, 이와 같은 회로는 디지털/용량 변환 회로로 고려된다.

제 1 대안을 위해, 역으로 용량/디지털 변환 회로를 구현하는 것이 계획된다. 이와 같은 회로는 2개의 경로, 및 적어도 하나의 경로에 병렬 결합된 스위칭 가능한 커패시터 뱅크를 포함하는데, 상기 2개의 경로는 하나의 경로의 커패시턴스가 다른 하나에 비해 높은지 낮은지를 가리키는 상황 비트를 출력하는 비교기 또는 증폭기 회로의 차동 입력에 적용된다. 이 출력 상태는 상기 커패시터의 스위칭을 제어하는 이진 디지털 명령을 증가 또는 감소시킬 수 있는 피드백 제어 회로에 의해 사용되는데, 여기서 상기 커패시터의 커패시턴스의 합은 2개의 경로에 의해 보여지는 전체 커패시턴스가 동일하거나 밸런스에 가까운 포인트에 이를 때까지 디지털 명령에 대한 함수로서 (바람직하게는 비례하여) 변화한다.

유리하게는, 본 발명의 실시예의 상이한 대안들에 따라 제공되는 상기 터치 검출 장치는 면에 주입 (implant)된 도전 컨택 피스, 트랙 또는 라인에 의해 형성되는 통상의 컨덕터 패턴을 가는 모든 종류의 지지와 연결 또는 결합될 수 있다. 특히 유리한 방식으로, 상기 트랙들이 2개의 상이한 면에 주입될 필요는 없다. 어떤 어플리케이션에서는, 다수의 수직 트랙 또는 임의의 종류의 패턴으로 배열된 트랙의 시리즈 (평행, 동심, 방사상, 미로(maze), 중첩, 다이몬드 형태, 벌집 등)가 두 개의 별개의 면에 주입될 것이다. 하지만 기본적으로, 본 발명의 검출의 기본적인, 그리고 상이한 유리한 모드들에 따르면, 상기 도전 트랙은 단일 면에 주입되어 새겨진다 (inscribe) (또는 적어도 동일 평면 또는 굽은 면 즉, 단일 레벨에). 이런 방식으로, 유리하게, 터치패드 타입의 터치 검출 시스템이 얻어진다.

놀라운, 그리고 특히 유리한 방식으로, 상기 터치 검출 장치는 TFT 평면 스크린 타입, 즉, 평면 스크린 면 후방의 내부 면에 주입된 반투명 박막 트랜지스터를 갖는 스크린의 스크린 어드레싱 매트릭스의 픽셀들의 디스플레이를 위한 트랜지스터 어레이의 열 및/또는 행의 어드레싱 및 제어를 행하는 프레임과 연결 및 결합된다. 따라서, 디스플레이 스크린이 터치검출 기능에 의해 제공되는 스크린, 즉 터치 스크린으로 유리하게 전환될 수 있다.

따라서, 본 발명에 따른 어떤 실시예들은 적어도 하나의 평면에 분포된 일련의 컨덕터를 포함하는 면에 근접한 물체의 존재 또는 촉각에 의한 접근의 위치를 검출하는 방법을 구현한다. 이 방법은 다음과 같은 터치 검출 단계를 수행한다:

-이와 같은 복수의 컨덕터들 중에서 3개의 경로 (빔으로서)를 구성하는 또는 3개의 경로와 접속된 적어도 3개의 컨덕터의 빔을 선택하는 단계;

-적어도 하나의 분극을 상기 빔이 분극 경로의 상기 컨덕터 또는 컨덕터들에 적용하는 단계, 상기 단계는 적어도 하나의, 상기 빔의 적어도 한 쌍의 컨덕터 사이의 제 1 (정전 또는 용량성) 커플링 및 상기 빔의 적어도 하나의 다른 쌍 사이의 (정전 또는 용량성) 커플링을 설정하기 위한 것인 단계; 및

-적어도 하나의 검출 경로로부터, 상기 제 2 커플링에 대해 상기 제 1 커플링의 용량 밸런스를 차동 방식으로 테스트하는 단계, 상기 단계는 가능한 용량성 불균형을 검출하여 상기 컨덕터와 관련하여 물체의 존재 및 ,촉각에 의한 접근을 검출 및 위치 설정하기 위한 것이다.

또한, 본 발명의 이 실시예들은 면 근처의 촉각에 의한 접근 또는 물체의 존재를 검출 및 위치 설정하는 시스템으로 구현될 수 있는데, 여기서 상기 면은 정규 패턴에 따라 적어도 하나의 플레인 (그리고 적어도 하나의 차원) 상에 배치되는 컨덕터들의 적어도 하나의 시리즈를 포함하며, 이와 같은 복수의 컨덕터를 포함하는 상기 면은 다음을 포함하는 터치 검출 장치와 연결된다:

-상기 복수의 컨덕터들 중에서, 3개의 경로에 접속된 적어도 3개의 컨덕터들의 빔을 각각 선택하는 어드레싱 회로;

- 상기 빔의 적어도 하나의 컨덕터를 분극하는 수단으로서, 컨덕터 쌍 사이의 적어도 제 1 (정전 또는 용량) 커플링 및 상기 빔의 적어도 다른 컨덕터 쌍 사이의 제 2 (정전 또는 용량) 커플링을 설정하기 위한 수단; 및

- 상기 제 2 커플링과 관련하여 상기 제 1 커플링의 균형을 테스팅하는 차동 수단으로서, 상기 면의 상기 컨덕터와 관련하여 촉각에 의한 접근 또는 물체의 존재를 검출하고 위치 지우기 위한 수단.

보다 자세히는, 검출 모드를 위한 적어도 2개의 대안은 이미 명백하며, 이하에 보다 자세히 설명될 것이다.

제 1 대안에 따르면, 터치면에 주입된 복수의 컨덕터 중에서 3개의 컨덕터를 선택한 후에, 제 1 컨덕터에는 분극(자극 P) 역할이, 제 2 컨덕터에는 참조 (R) 역할이, 그리고 제 3 컨덕터에는 검출 (S) 역할이 할당된다. 전기 분극, 즉 포텐셜 점프가 포텐셜 레벨로의 저 임피턴스 결합에 의해 상기 제 1 분극 컨덕터 P에 인가되며, 보다 특별하게는 공급 포텐셜 (GND 또는 VDD)가 인가된다. 다른 2개의 컨덕터, (R 및 S)는 고 임피던스 상태로 들어간다. 하지만, 다른 2개의 경로, (R 및 S)는 차동 회로의 2개의 입력에 (비교기 또는 증폭기) 접속되어 정전 또는 용량 불균형을 검출한다. 나아가, 상기 2개의 경로 (R 및 S)는 3개의 경로 (R, S) 및 접지 각각 사이에 병렬 연결된 스위칭 가능한 커패시터의 뱅크에 접속되거나, 가변 커패시턴스를 갖는 다른 회로에 접속되거나 보다 일반적으로는 가변 트랜스퍼 커패시턴스를 갖는 다른 회로에 접속되어, 이 2개의 경로 (R 및 S) 사이의 용량 불균형을 보상 및 수량화한다. 이렇게 하기 위해, 분극 (P), 참조 (R), 및 검출 (S)의 3개의 경로에 의해 형성되는 3개의 도전 라인의 빔이 형성되며, 이 3개의 경로 (P, R, 및 S)는 스위치 뱅크 (즉, 트랜지스터-와이어드 (wired) 전자 스위치) 또는 멀티 플렉서에 의해 형성되는 어드레싱 및 선택 수단에 의해 선택되는 3개의 컨덕터에 결합된다. 상기 측정 동작, 즉 용량 균형 또는 불균형의 테스팅, 검출, 또는 수량화는 보정 및 검출 또는 수량화의 많은 단계에서 일어난다. 각 동작 후에, 상기 어드레싱 수단은 상기 빔의 3개의 경로 (P, R, S) (또는 아마도 3개의 경로 P, R, S에 접속된 다수 컨덕터의 3개의 그룹)에 접속된 터치 지지대의 3개의 컨덕터의 선택을 수정하는데, 이것은 상기 면의 모든 컨덕터들을 스캔하고 물체의 존재 내지 촉각에 의한 접근의 위치를 정하여 그 정확한 위치를 발견하기 위한 것이다.

다른 검출 모드에 따르면, 3개의 컨덕터 또는 3개의 컨덕터의 그룹이 상기 터치 면 상에 주입된 다수의 컨덕터들 중에서 선택된 후에, 중앙 또는 축을 이루는 (대칭면) 제 1 컨덕터 (X)에는 검출 (S)의 역할이 할당된다. 그 후에, 옆의 컨덕터 (XI)에 양의 포텐셜 점프 ('양의' 분극 (P+)으로 불리는 경로 상에 자극 △VP)가, 그리고 다른 면 상에서 대칭인, 다른 나란한 컨덕터 IX에는 반대의 음의 포텐셜 점프 △VN (자극P-. '음의' 분극)이 인가된다. 이 2개의 측면 컨덕터 (IX 및 XI)는 공급 포텐셜 (P- 및 P+)에 접속되며,그래서 저 임피던스이며, 검출 경로 (S) 상의 포텐셜 점프의 출현을 검출하도록 검출 회로 CD (비교기 또는 증폭기)의 차동 입력 (-)에 접속되지만, 검출 (S)의 제 1 컨덕터 (X) 는 고 임피던스로 남는다. 우선, 포텐셜 점프의 검출 단계 이전에, 제 2 검출 단계 중의 가능한 포텐셜 점프를 검출하도록 참조 포텐셜이 설정되는 보정 또는 참조 단계가 있다.

상기 제 1 또는 참조 단계 (α) 중에, 상기 검출 경로 (S)의 컨덕터 (X)는 단락 상기 검출 회로 (CD) (저 임피던스에서 S)의 입력 (-)에 인가된 참조 포텐셜 (전압 소스)와 단락된다; 2개의 측면의 컨덕터 (IX 및 XI)가 설정된 포텐셜 혹은 포텐셜들 (중성, 접지 (GND))로 세팅된다. 바람직하게는, 이들의 포텐셜들이 인버팅 (invert)된다. 즉. 상기 분극 (P+ 및 P-)가 교환된다. 상기 보다 높은 포텐셜 (VDD)은 컨덕터 (IX)에 인가되며, 상기 보다 낮은 포텐셜 (GND 또는 -VCC)은 다른 컨덕터 (XI)에 인가된다. 제 2의 또는 검출 단계 (β) 중에, 상기 비교기 회로 CD의 다른 차동 입력 (+)에 인가된 상기 검출 경로 (S)가 상기 참조 포텐셜 (고 임피던스 상태)로부터 끊어진다. 상기 끊어진 검출 경로 (S)의 컨덕터 (X)는 그 용량 전하를 컨버싱 (conversing) 한다. 양의 포텐셜 점프 △VP가 컨덕터 (XI)에 접속된 상기 분극경로 P+에 인가되며, 음의 포텐셜 점프 △VN가 컨덕터 (IX)에 접속된 다른 분극트랙 (P)에 인가된다. 그 후, 만일 손가락, 물체 또는 대상이 트랙 IX, X, 또는 XI 중의 하나에 접근하면, 검출 경로 (S) 에서 위상 전이 (α /β) 중에 포텐셜 급증이 이루어진다는 것이 발견된다. 상기 제 1 위상 (α) (포텐셜 점프 이전의) 중에, 축을 이루는 컨덕터 (X)와 접속된 검출 경로 (S)에서 얻어지는 포텐셜 레벨은 이 대안적 검출 모드에서 참조로 사용된다. 상기 검출 경로 (S)에 나타나는 상기 포텐셜 점프의 방향은 트랙 (X)의 어느 쪽, 즉 어디에 터치가 위치하는지를 가리킨다.

이와 같은 포텐셜 점프는 따라서 물체의 존재 또는 촉각에 의한 접근이 한편으로는, 컨덕터 (IX 및 X) 사이의 2개의 정전 또는 용량 커플링 중 하나를 동요시키며, 다른 한편, 컨덕터 (X 및 XI)를 동요시킨다는 것을 나타낼 수 있다. 본 발명에 따라, 위상 α 및 β 사이의 가능한 포텐셜 점프 (S) 를 검출하는 것이 제안되는데, 컨덕터 (IX-X 및 X-XI)의 2 쌍 사이에 커플링 불균형의 수량화에 적용된다면, 이것을 스위칭 가능한 커패시터 뱅크를 병렬 연결하여 입력 측에서 보상함으로써 그리고/또는 상기 분극경로 (P+ 및 P-)에 접속된 변동 포인트 (fluctuating point)들 사이의, 가변 커패시턴스 회로, 보다 일반적으로는 가변 트랜스퍼 커패시턴스 회로의 동등 커패시턴스를 변화시킴으로써 검출한다. 상기 가변 트랜스퍼 커패시턴스 회로 혹은 스위칭 가능한 커패시터 뱅크는 경로 (P+와 S) 사이 및 2개의 경로 (S 및 P-) 사이의 병렬 커패시턴스, 즉 상기 "입력" 경로들 사이에 병렬 접속된 커패시턴스를 포함한다. 상기 "출력"에서, 상기 검출 경로 (S)는 상기 2개의 정전 혹은 용량 커플링 사이의 균형이 재설정되면, 검출하는 차동 검출 (비교기 혹은 증폭기)의 회로에 인가된다. 이와 같은 재 밸런싱 (rebalancing)은 상기 3개의 빔 경로를 구성하는 상기 2개의 컨덕터 쌍 사이의 상기 2개의 커플링의 불균형을 수량화하는 것을 가능하게 하는데, 이것은 상기 가변 트랜스퍼 커패시턴스 회로의 커패시턴스의 디지털 값 또는 초기에 나타나는 불균형을 중성화하기 위해 추가되어야 하는 커패시터 뱅크에 기반하여 이루어진다.

유리하게, 상기 상이한 경로 사이의 정전 용량 불균형의 비교 수단은 스위칭 가능한 커패시터 뱅크로서 구현되는데, 이 커패시터 뱅크는 하나의 각 경로 및 하나의 중성 포인트 (neutral point) 사이에 병렬 접속된 커패시터들의 적어도 하나의 세트를 포함하는데, 여기서 상기 중성 포인트는 접지나 공급 포텐셜과 같은 안정 참조 포텐셜에 접속되거나 검출 경로 (S)와 같은 다른 경로에 접속된 변동 포인트를 형성할 수 있다. 스위칭 가능한 커패시터의 뱅크에서, 각 병렬 브랜치는 직렬로 스위치 (바람직하게는 전자기적, 트랜지스터 유형의) 및 결정된 커패시턴스 값을 갖는 커패시터를 포함한다. 바람직하게는, 상기 커패시턴스 값은 2 곱하기 2로 하나의 브랜치에서 다른 브랜치로 스태거 (stagger) 되고 (2 또는 1/2의 비), 한 세트의 스위치들은 디지털 명령의 상태 비트에 의해 제어된다. 따라서, 놀랄만한 방법으로, 디지털/용량 변환 회로, 즉 입력 이진 디지털 제어 값을 가지며, 용량 변환, 즉 이 이진 디지털 값을 이 가변 커패시턴스 회로 또는 스위칭 가능한 커패시터 뱅크의 출력의 2개의 경로 사이에 존재하는 용량 값으로의 변환을 수행하는 회로가 얻어진다. 나아가, 변형으로는, 이와 같은 회로는 제 1 경로 (P-) 또는 제 2 경로 (P+) 및 상기 경로 (S)의 변동 포인트 사이에 각각 직렬 결합된 2개의 스위칭 가능한 커패시터 세트를 포함할 수 있다. 이와 같은 가변 커패시터 회로는 신호화된 (signed) 이진 디지털 명령을 포함할 수 있으며, 상기 이진 신호에 따라, 제 1 경로 및 상기 중성 또는 변동 포인트 사이에 부가된 용량 임피던스를 변화시키는 제 1 세트의 커패시터를 스위치 하거나 또는 대칭적인 방법으로, 상기 제 2 경로와 상기 변동 포인트 (제 3 경로 S) 사이에 부가된 용량 임피던스를 변화시키는 제 2 세트의 커패시터를 스위치 한다.

디지털/아날로그 컨버터 방식으로, 이와 같은 디지털 명령에 따라 스위칭 가능한 커패시터 뱅크에 의해 형성되는 가변 커패시턴스 회로는 디지털/용량 컨버터로 고려될 수 있으며, 그 자체로 발명을 구성할 수 있다.

나아가, 이 제 1 검출 모드에서, 듀얼 (dual) 회로가 작업을 위해 투입되며, 이것은 상기 입력 경로 (R 및 S) 중 하나 또는 상기 입력 경로 (R 및 S) 모두에 병렬인 하나 또는 2개의 스위칭 가능한 커패시터 세트를 포함한다. 하지만, 이 2개의 경로 (R과 S)는 비교기 또는 증폭기 회로 2개의 차동 입력 (+ 및 -)에 인가되는데, 이회로는 정전 균형 또는 불균형의 함수로서 상기 2개의 입력 경로 사이에서 출력에서 상태 인디케이터 (indicator) (비트 (Q))를 제공하며, 이 상태 인디케이터는 루프에 의해 제어 및 명령 유닛으로 전달된어 상태 인디케이터 (Q)에 따라, 새로운 디지털 명령이 스위칭 가능한 커패시터의 뱅크의 입력에 인가되어 상기 커패시터가 해당 경로 상에 갖는, 누적 커패시턴스를 변화시켜야 할지를 결정한다. 이 피드백 루프는 이진 디지털 명령을 상기 2개의 경로 사이에서 정전 균형이 얻어지는 포인트까지 또는 상기 균형이 거의 도달되는 포인트까지 (수량화 한계점까지), 상기 이진 디지털 명령을 증가 또는 감소시킴으로써 상기 입력 경로 (R 또는 S)에 부가된 커패시턴스를 수정하도록 행동한다. 이 회로는 그러므로 하나 또는 2개의 경로 상에 병렬로 실장된 스위칭 가능한 커패시터 뱅크, 차동 비교 회로, 상기 뱅크 커패시터의 스위칭을 위한 디지털 명령을 상기 2개의 경로 사이의 회로의 비교 결과의 함수로서 인가하는 제어 유닛을 포함할 수 있으며, 이 제어 유닛은 하나의 경로 상의 값을 다른 경로 상의 커패시턴스 값과 비교하여 실질적으로 이퀄라이징 (equalizing) (재균형)하기 위한 것이다. 이와 같은 회로는 따라서, 하나의 경로 (하나의 경로와 안정 (stable) 참조 포텐셜: 접지 사이의) 상에 존재하는 커패시턴스 값의 상기 입력 경로에 나타나는 커패시턴스에 상응하는 디지털 값의 (바람직하게는 이진) 인디케이션으로의 변환을 수행한다. 이와 같은 회로는 전술한 상기 디지털/용량 회로의 듀얼 방식으로, 아날로그/디지털 변환 회로의 유사성을 확장하는 용량/디지털 컨버터로 생각될 수 있다.

통상, 본 발명에서는, 전압 및 포텐셜의 참조가 접지 (GND)에 대하여 이루어질 것이며, 때때로 이것이 어스 (earth)로 언급된다. 즉, 이것의 포텐셜은 "0"으로 고려된다.

나아가, 도면에 스위치로 간략 도시된 스위치에 의한 접속은 보통 어떤 유형의 기술일 수도 있는, 트랜지스터와 같은 전자 스위치로 이루어진다: 즉, 바이 폴라 (bipolar) 전계 효과 (FET), 터널 효과, 메탈 온 인슐레이팅 옥사이드의 게이트 (MOSFET), TFT 등의.

도 1의 전체도는 본 발명에 따른 검출 원칙을 구현하는 제 1 전자 회로의 제 1 기능 다이어그램을 도시한다.

본 발명에 따르면, 표준 패턴으로 배열된 컨덕터 시리즈 (series)를 포함하는 한 면이 (근처의) 상기 컨덕터로의 터치를 검출하기 위한 장치 또는 회로와 연결되어 있다. 도 1의 이 간략화된 예에서, 상기 컨덕터 주입 면은 병렬, 선형 도전 트랙들의 시리즈로 구성되는데, 이 트랙들은 상호 균등하게 이격되며 절연된다. 도전 트랙을 포함하는 이와 같은 면은 소위 단일 레벨에 주입된 표준 패턴이다. 트렌스레이션 (translation) (슬라이더)에 의해 보호되는 이와 같은 도전 트랙 패턴은, 비록 그것이 2 차원의 유니크 (unique) 평면을 차지한다고 해도, 1 차원으로 고려될 수 있다.

본 발명에 따른 터치 검출 장치의 제 1 구현 형태에서, 상기 도전 트랙과 결합된 상기 회로 또는 장치는:

- 3개의 경로를 구성하는, 적어도 3개의 도전 라인 (P, R, S)의 빔

o 제 1 분극 경로 (P), 여기 또는 자극,

o 제 2 참조 경로, (R), 및

o 제 3 검출 경로, (S);

- 복수의 스위칭 수단 또는 복수의 멀티 플렉서 회로에 의해 형성되는 어드레싱 회로 (ICX), 상기 회로는 개별적으로 각가 도전 트랙 (Ill, IV, V, VI, VII)을 하기의 어떤 경로에 접속시키기 위한 것이다:

o 분극 (자극) 경로 (P),

o 참조 경로 (R)

o 검출 경로 (S)

o 또는 상기 컨덕터 (II, III, ..., VII, ...)가 어드레싱 (SLC)에 의해 선택되지 않았을 때, 예컨대 공급 포텐셜 (VDD) 또는 접지 포텐셜 (GND)과 같은 설정된 포텐셜로;

o 또는 스위치되지 않은 상태, 이 스위치들은 고려되는 트랙(들) (..., Ill, ..., VII)를 접속하지 않을 수 있다. (고-임피던스 상태 HI);

o 바람직하게는, 상기 트랙들은 직접, 비-저항 접속에 의해 상응하는 경로에 접속되며, 특히 바이 폴라, 전계 효과 등 임의의 유형의 기술의 트랜지스터와 같은 약 저항의 전자 스위치에 접속된다;

- 분극 경로 (P) (자극)의 제 1 회로 (PUS, PDS);

- 참조 및 검출, (R, S)의 2개의 경로의 방전 기능을 수행하는 다른 분극 회로 (RGS/SGS/EQS);

- 스위칭 가능한 커패시터 뱅크 CPB 또는 경로 (R 및 S) 중 하나의 (재)균형에 가중 (weighted) 커패시턴스 값을 더하도록 하는 가변 트랜스퍼 커패시턴스 회로;

- 경로 (R 및 S)의 균형의 비교를 위한 차동 회로 (CC)로서, 예컨대, 경로 (R 및 S)에 인가되며 참조 및 검출 경로들 사이의 용량 또는 정전균형이 테스트되는, 증폭기 또는 비교기 (CMP)를 포함하는 차동회로; 및

- 예컨대 도 1의 예에 따른 마이크로 프로세서 회로 또는 하나 또는 경로 (S 및 R) 상의 하나 또는 다수의 가변 커패시턴스를 갖는 스위칭 가능한 커패시터 (CPB), 비교 회로 (CC), 분극 회로 (PUS/PDS 및 SGS/EQS/RGS)의 어드레싱 회로 (ICX)를 제어하는 마이크로 콘트롤러로 구성되는 중앙 유닛 (UC).

비교 회로 (CC)의 출력 (Q), 즉 비교 또는 균형 테스팅의 결과를 나타내는 상태 비트를 수신하는 상기 중앙 유닛 또는 콘트롤 유닛은 적절한 명령을 통해 장치의 상이한 회로들을 제어한다 (즉, 상기 어드레싱 및 분극 회로, 가변 커패시턴스 (CPB)를 갖는 스위칭 가능한 커패시터 뱅크 및 상기 용량 균형 테스팅을 수행하는 상기 차동 회로 (CC):

- 스위치의 어드레싱 및 선택 코드 (SLC);

- 분극 스위치 위상 명령 (표현되지 않은);

- 경로 (R 및 S) 사이의 불균형을 보상하거나 재균형을 위한 디지털 이진 코드 (BLC);

- 비교 회로 (CC) (AZ: 영 재 세팅; SPL: 샘플링)의 보정 및 샘플링을 위한 명령들.

이 제 1 대안에서, 상기 제 1 도전 라인 (P) 또는 분극경로는 터치에 대해 민감한 표면 패드의 도전트랙 또는 다수 도전 트랙의 그룹의 하나에 극성을 주는 (polarize) 역할을 한다 (즉, 손가락의 접근 또는 물체 또는 작은 물체의 존재).

빔의 다른 2개의 도전 라인 (R 및 S)은 참조 경로 (R) 및 검출 경로 (S)를 각각 구성한다.

본 발명의 제 1 대안에 따르면, 이 도전 라인 트리오를 구성하는 각 경로 (P, R, S)는 태블렛의 각각 상응하는 도전트랙 (..., IV, V, VI, ...) 과 접속된다.

단순하면서 장점이 많으며, 도 1의 제 1 예로 도시된 제 1 구성에서는, 상기 빔의 상기 제 1 도전라인 (P), 즉, 상기 분극경로 (P)가 패드의 지지의 선택된 트랙, 여기서는 중앙 도전트랙 (V)과 접속되어 있다. 이 트랙 (V)은 대칭 축을 위한 참조로 사용된다. 상기 빔의 상기 제 2 도전라인 또는 참조 경로 (R)은 인접 측면 트랙 (IV)과 접속되어 있다. 이것은 도 1에 도시된 단순 구성에서와 같이 인접 트랙 (IV)일 수 있으며 (접속되지 않으며, 직접 인접할 필요는 없다), 도 1에 도시된 단순 구성에서와 같이, 또는 III 또는 II와 같은 이어지는 트랙일 수 있다. 검출 빔의 상기 제 3 도전라인 (S) 또는 경로 (S)는 축을 이루는 트랙 (V)의 인접 트랙일 수 있는 제 3 트랙 (VI) 또는 다음 트랙 (VII, ...)과 접속되어 있다.

작동할 때, 상기 마이크로 콘트롤러는 어드레싱 버스 상에서 적절히 선택한 어드레싱 명령 (SLC)을 상기 어드레싱 및 커넥션 회로의 스위치의 세트로 보내는데, 상기 회로는 다음과 같이 커넥션을 커넥팅하거나 유발한다 (도 1의 구성예에 따라):

- 상기 빔의 상기 분극경로 (P)는 상기 도전트랙 V에 접속되어 있다;

- 상기 제 2 도전트랙 (IV)은 상기 참조 경로 (R)에 접속되어 있다;

- 상기 제 3 도전트랙 (VI)은 상기 검출 경로 (S)에 접속되어 있다.

상기 나중 2개의, 즉, 상기 검출 경로 (S) 및 상기 참조 경로 (R)는 상기 비교기 회로 (CMP)의 상기 2개의 차동 입력 (+ 및 -)에 접속되어 있으며, 2개의 커패시터 세트 (CSO, CSl, CS2, ... 및 CRO, CRl, CR2)와 접속되어 있고, 각 라인 (S 또는 R) 및 상기 접지 (GND) (또는 고정된 참조의 어떤 다른 설정된 포텐셜)에 병렬로 접속되어 있다.

상기 분극경로 (P)는 포텐셜을 보다 높은 (superior) 값, 또는 순간적으로 양의 공급 포텐셜 (VDD)로 올리는 풀 업 스위치 (PUS) 및 포텐셜을 파워 공급의 접지 (GND)와 같은 보다 낮은 값 (음의 또는 영)으로 낮추는 풀 다운 스위치 (PDS)를 포함하는 제 1 분극 회로에 접속되어 있다.

참조 (R) 및 검출의 다른 2개의 경로는 예컨대, 도 1의 예의 구현에 따른 2개의 또는 3개의 스위치를 포함하는 분극 또는 탈분극(방전)의 다른 회로들과 접속되어 있다. 접지 포텐셜을 설정하기 위한 제 1 스위치 (RGS)는 참조 경로 (R)를 접지와 같은 안정 포텐셜 레벨과 접속시킨다. 접지 포텔셜을 설정하기 위한 다른 스위치 (SGS)는 상기 검출 경로 (S)를 안정 포텐셜 레벨과 접속시키는데, 여기서는 동일하게 접지 포텐셜 (GND)이다. 나아가, 참조 (R) 및 검출 (S)의 상기 2개의 경로는 대안적으로 또는 점증적으로 포텐셜 레벨링 (leveling) 또는 단락 스위치 (EQS)에 의해 직접 상호 접속되며, 따라서 단락에 의해 이것들을 동일 포텐셜로 만들게 하는데, 이 포텐셜을 플로팅 (floating)할 수 있으며, 스위치들 (SGS 및/또는 RGS)를 폐쇄함으로써, 부과될 수 있는 다른 안정 포텐셜이나 접지와 상이할 수 있다.

작동시, 본 발명은 트랙을 스캐닝하고, 각 동작에서 터치 패드 또는 터치 스크린과 같은 지지 터치 스페이스의 도전 트랙의 상이한 트리오를 선택함으로써 리딩 (테스팅 또는 프로빙 (probing)) 동작의 전 시리즈를 수행한다.

각 리딩 (reading) 동작에서, 적어도 3개의 도전 트랙이 선택된다: 하나는 분극 (P)을 위해, 다른 하나는 참조 (R)를 위해, 또 다른 하나는 검출 (S)을 위해.

각 리딩 동작 중에, 도 4에 도시된 것 처럼, 위상 1, 위상 2, 및/또는 위상 3으로 불리는 다수의 (2개의 또는 3개의) 위상이 구별된다.

전체 리딩 (테스팅 또는 프로빙(probing)) 동작의 시작 시 또는 동작 중에, 상기 마이크로 콘트롤러의 어드레싱 버스는 도 1의 구성의 예에 따라, 선택 명령 (SLC)을 보내는데, 이 명령은 상기 분극경로 (P)가 상기 도전트랙 (V)과 접속되고, 상기 인접 트랙 (IV)이 상기 참조 경로 (R)와 접속되고, 다른 이웃 트랙 (VI)이 상기 검출 경로 (S)와 접속되도록 전자 스위치를 위치시킨다.

제 1 위상 (φl)에서, 상기 제 1 경로 (P)는 제 1 분극 회로 (PUS-PDS)에 의해 안정 참조 포텐셜 (VPl), 바람직하게는 접지 포텐셜 (GND)로 보내진다. 상기 풀 다운 전자 스위치 (PDS)는 순간적으로 폐쇄되어 상기 라인 (P)의 포텐셜 (U)을 접지 (GND) 포텐셜 0으로 보낸다.

동일한 위상 (φl) 중에, 포텐셜의 공지된 차 △VSR가 상기 제 2 경로 (R) 및 제 3 경로 (S) 사이, 따라서, 도전트랙 (IV 및 VI) (도 1의 예) 사이에 인가 (부과)된다. 바람직하게는, 이 포텐셜 또는 전압 차 △VSR = Us - UR는 영이다. 즉, 상기 2개의 참조 및 검출 경로 (R 및 S)의 도전 라인들이 동일한 포텐셜로 보내진다. 도 1의 예의 구현에 따라, 이렇게 부과된 분극은 다음과 같이 얻어진다:

- 빔의 도전라인 (R 및 S)을 단락하도록 전자 스위치 (EQS)를 폐쇄하고, 이에 의해 각 포텐셜을 이퀄라이징 (equalizing) 함으로써;

- 또는 2개의 풀 다운 스위치 (SGS 및 RGS)를 폐쇄하여, 각 도전라인 (S 또는 R)의 포텐셜을 접지 (GND) 포텐셜 0으로 보내어 참조 및 검출, (R 및 S)의 2개의 경로가 동일한 절대 포텐셜 0에 있도록 함으로써;

- 대안적으로, 상기 풀 다운 또는 풀 업스위치가 하나 또는 각 라인 (S 또는 R)을 개별적으로 논-제로 (non-zero) 포텐셜 (VSl 또는 VRl)와 접속하여, 간단한 방법으로 논 제로 포텐셜 차이 △VSR = VSl - VRl ≠ 0를 설정함으로써;

- 또는 이 3개의 스위치 (SGS, EQS, RGS)를 폐쇄하여, 상기 2개의 검출 및 참조 경로 (S 및 R)의 포텐셜을 접지 (GND)의 동일한 영 포텐셜 0로 확실히 보냄으로써.

뒤이어, 이 제 1 위상 (φl) 동안에, 상기 분극 경로 (P) 및 상기 도전트랙 (V)이 참조 포텐셜, 예컨대 0으로 보내지며, 상기 참조 및 검출 경로 (R 및 S)과 상기 도전트랙 (IV 및 VI)는 공지의 포텐셜 (또는 전압 = 포텐셜 차), 바람직하게는 영 0으로 보내진다.

그 후, 이 위상 중에, 공지의 포텐셜 또는 전압차, 바람직하게는 영 (0)이 상기 비교기 (CMP) 입력 (+/-)에 부과된다. 상기 마이크로 콘트롤러 (UC)는 제로 리세팅 (zero resetting) 명령 (AZ)을 상기 비교기 (CMP)로 보내어, 그 균형 또는 더 정확하게는 그 보정을 강화함으로써, 그 출력이 영이 되게 한다 (이것은 특히, 논 제로 포텐셜 차 △VSR ≠ 0이 경로 (S 및 R) 사이에서, 비교기 (CMP)의 입력 (+ 및 -)에 인가되는 대안에서는 반드시 이러한 것은 아니다). 선택적으로, 상기 비교기 회로 오류의 측정 또는 수량화가 이 경우에 측정 또는 설정될 수 있다. 선택적으로, 상기 도전트랙 (II, III, 및 VII)와 트랙 (V) 및 상기 분극경로 (P)와 같은 상기 비활성 컨덕터는 상기 접지 또는 좌측 플로팅 (floating), 즉, 접속되지 않은 좌측, 또는 환언하면 '고 임피던스' 레벨에 접속될 수 있다.

상기 동작의 이 제 1 위상 (φl)의 끝에서, 포텐셜 (R, S, 및/또는 P)를 풀 다운 또는 제거한 상기 풀 다운 스위치 (PDS, SGS, RGS 및/또는 EQS)가 릴랙스 되어 (relaxed) (스위치 개방), 포텐셜 (R 및 S)이 플로팅되거나 또는 "고- 임피던스" 상태에 놓인다.

상기 제 2 위상 (φ2) 동안, 포텐셜 △VP의 변화가 자극 경로로도 불리는 상기 분극경로 (P)에 부과된다. 이것은 상기 빔의 상기 분극경로 (P)에 어떤 포텐셜 Up을 인가함으로써, 주목할만하게는 공급 포텐셜 (VDD)와 같은 논 제로로 설정된 참조 포텐셜 레벨로 분극 (P) 라인을 단락함으로써 이루어진다. 따라서, 도 1의 구현 예에 따르면, 상기 분극경로 (P)의 포텐셜, 따라서 도 1의 예에서의 트랙 V의 포텐셜을 분극라인 (P)을 양의 공급 라인 (VDD)과 접속시키는 풀 업 또는 포텐셜 증가 스위치를 폐쇄함으로써, 올릴 수 있다.

그 결과, 이 제 2 위상 (φ2) 동안에, 상기 경로 (P) 및 상기 축을 이루는 트랙 (V)이 위상 1의 나머지 포텐셜 (VPl)과 다른 새로운 포텐셜 (VP2)로 된다. 동등한 방식으로, 제 1 분극 회로가 전압 점프(전압 점프 또는 구형 신호 또는 이행 프론트 (transition front)에 의해 분리되는 2개의 포텐셜의 연속)을 상기 분극 (P) 라인에 인가하도록 제공할 수 있다. 참조 φl (보정) 및 테스팅 φ2 (검출)의 연속 위상을 도시하는 도 4의 위상들 (φl , φ2, ..., φl. φ2)의 시간 다이어그램에 의해 제안되고, 본 발명의 제 1 대안에 따라 구현된 상기 참조 및 검출 경로 (R 및 S) (비교 및/또는 수량화) 사이의 용량 불균형의 수량화 (φ3)의 경우에서처럼.

이 제 2 위상 (φ2) 및 보다 정확하게는 샘플링 위상 (φ3) 동안, 용량 불균형, 즉, 전하의 불균형이 비교기 회로 (CMP)에 의해 검출 경로 (S)와 상기 참조 경로 (R) 사이의 포텐셜 차를 통해 검출되는데, 상기 비교기 회로의 입력 (+ 및 -)는 2개의 경로 (S 및 R)을 수신한다.

보다 자세히는, 본 발명의 제 1 대안 구현 동안에, 상기 참조 경로 (R) 및 상기 검출 경로 (S) 사이의 정전 불균형의 수량화가 계획된다.

보다 정확히, 이와 같은 검출 또는 물리적 측정 단계는 상기 2개의 경로 (S 및 R), 즉 참조 (IV) 및 검출 (VI)의 상기 도전트랙 (도 1의 예에 따라) 사이의 가능한 용량 불균형의 수량화로 이루어지거나 또는, 다른 경우, 상기 참조 경로 (R) 및 검출 경로 (S)가 균형을 이룬다 (평형 (equilibrium) 상태이다). 즉, 상기 트랙 (IV, VI) 정전 균형 상태임을 확인하는 것으로 이루어진다.

물리적 설명의 초두로서, 포텐셜 (P)로 보내진, 축이 되는 트랙 (V)과 각 인접 트랙들 (..., Ill, IV 및 VI, VII, ... ), 특히 최인접 측면 트랙들 (IV 및 VI)의 각 트랙들 사이에 전기 커플링이 설정된다는 것이 보여진다. 이 위상 (φ2)에서, 경로 (R 및 S)와 접속된 트랙들 (IV 및 VI)는 플로팅 (floating) 하거나, 또는 '고 임피던스' 상태에 있다. 정전 성격을 갖는, 보다 정확하게는 용량적 성격을 갖는, 상기 2개의 측면 커플링 참조 축이 되는 트랙 (V) 상의 분극전압 점프 △VP 효과 하에, 인접 도전트랙 (IV, VI0, 즉 경로 (R 및 S)의 각 트랙등의 포텐셜 변화를 유도한다.

만일 공기 또는 진공이 아닌 물체의 존재 (DG), 예컨대 손가락의 접근 (DG) 또는 펜이나 자 또는 탐침 (stylet)과 같은 물체, 금속 또는 비금속, 도전 또는 비도전의, 유전율 ε1의 투자율 μ1의 작은 물체, 즉 공기 또는 진공의 유전율 ε0의 투자율 μ0과 명백히 다른 유전율과 투자율의 물체가 존재에, 어떤 트랙, 예컨대 도 2 b에 도시된 트랙 (V-VI)의 환경이 동요되면, 축이 되는 트랙 (V) 및 상기 인접 트랙 VI이 이들의 존재에 의해 동요되거나 변한다.

보다 정확하게, 촉각에 의한 터치 (DG)는 그 값이 보통 2개의 트랙 사이의 기생 커패시턴스 또는 누설 컨덕턴스 (임피던스의 역)로 간주되던, 2개의 인접 트랙 (V 및 VI) 사이에 존재하는 정전 또는 용량 커플링의 값을 변화시키는 것으로 보인다. 이 현상은 감지가 힘들다.

이것을 검출하기 위해서, 본 발명은 독창적이며 이점이 많은 방법으로, 이와 같은 정전 커플링의 변화를 (VDD)와 같은 접지 (GND) 또는 다른 안정 포텐셜이 재균형을 이루도록 경로 (S 또는 R) 사이에 병렬 접속된, 카운터 웨이트 (counterweight) 커패시턴스의 부가에 의해 상쇄시킴으로써, 보상하는 것을 제안한다. 본 발명에 따른 통상의 방법으로, 상응하는 경로 (S 또는 R) 및 접지 (GND). 와 같은 설정된 포텐셜 사이에 병렬로 놓인 스위칭 가능한 커패시터 (CSO, CSl, CS2, ... 또는 CRO, CRl, CR2)의 뱅크 (CPB)를 각 검출 (S) 및 참조 (R) 경로 상에 도입함으로써 이것이 가능하다.

다수의 커패시터 (CSO, CSl, CS2 및 기타 등등)의 세트 및 빔의 검출 (S) 또는 참조 (R) 경로에 상응하는 도전 라인으로 구성된 각 스위칭 가능한 커패시터 뱅크는 상기 경로 (S 또는 R) 및 상기 안정 포텐셜 즉 접지 (GND) 사이에 놓인다. 각 션트는 상기 도전라인 (S) 및 상지 접지 참조 포텐셜 (GND) 사이의 전자 스위치 (KS0)과 직렬 결합되는 커패시터 (CSO)를 포함한다. 상기 스위치 (KSO)가 마이크로 콘트롤러 (UCD)의 적절한 제어 코드 (BLC)에 의해 개방되면, 커패시터 (CSO)가 상기 회로로부터 벗어나고, 그 커패시턴스는 접지 (GND)와 관련된 라인 (S)의 전체 커패시턴스에 포함되지 않는다. 만일 모든 스위치들 (KSO, KSl, KS2)이 상기 마이크로 콘트롤러 (UC)이 제어 코드 (BLC)의 밸런싱에 의해 개방되면, 접지 (GND)에 대한 라인 (S)의 그 자신의 커패시턴스 CSi에 커패시턴스가 부가되지 않는다. 만일 스위치 (KSO)가 제어 유닛으로부터의 적절한 재균형 제어 코드 (BLC)에 의해 폐쇄되면, 커패시터 (CSO)의 커패시턴스 값이 커패시턴스 (CSi) 라인 (S)의 자체 커패시턴스 (CSi) 및 경로 (S) 에 접속된 도전트랙 (VI)의 커패시턴스에 추가될 것이다. 만일 스위치들 (KSO) 및 (KSl)가 적절한 재균형 코드 (BLC)에 의해 폐쇄되면, 2개의 커패시터들 (CSO 및 CSl)가 라인 (S) 및 접지 포텐셜 (GND) 사이의 회로에 삽입되고, 2개의 커패시터 (CSO + CSl)의 커패시턴스의 누적 값이 경로 (S)의 자체 커패시턴스 (CSi)에 추가될 것이다. 만일 3개의 스위치들 (KSO, KSl, 및 KS2)이 적절한 재균형 코드 (BLC)에 의해 폐쇄되면, 3개의 커패시터 (CSO, CSl, CS2)가 라인 S 및 접지 (GND) 사이의 회로에 삽입되고, 커패시턴스 (CSO + CSl + CS2)의 누적 커패시턴스 값이 트랙 (S)의 자체 커패시턴스 (CSi) 값에 추가될 것이다 .

따라서,터치 면 도전트랙 (VI) (경로 S) 근처의 물체의 존재 및 특히 손가락의 접근이 그 용량 전하를 강화하면, 상기 마이크로 콘트롤러 (UC)는 제어 방식으로, 커패시터 (CSO, CSl 또는 CS2) 선택의 스위칭을 제어할 것이며, 이 커패시턴들의 커패시턴스 누적 값 (CSO 또는 CSO + CSl 또는 CSO + CSl + CS2)이 라인 (S)의 고유 커패시턴스 (CSi)에 부가되어 조정의 방식으로, 그 변화를 보상하고 균형을 재설정할 것이다.

이 효과를 위해서, 참조에 대해 비교를 행할 필요가 있는데, 정전 커플링 변화에 대한 이러한 종류의 용량 카운터 웨이트를 조정할 수 있기 위해서이다. 이것이 터치 지지 (터치 해드 또는 터치 스크린) 면의 다른 도전트랙 (IV)과 접속된 참조 경로 (R)의 역할이다. 참조 경로 (R)가 접속된 상기 도전트랙 (IV)은 검출 (S)의 도전트랙 IV에 대해 대칭이 되도록 선택되어, 분극 (P)의 도전 트랙 V을 갖는 각 정전 또는 용량 커플링의 값이 실질적으로 동일해진다. 터치면 위 또는 아래에 주입된 도전 트랙 (II, III, IV, V, VI, VII 또는 VIII, IX, X, XI, XII)의 정규 패턴을 선택할 수 있다. 나아가, 상기 제 1 위상 (φl) 동안, 상기 비교기 회로 (CMP)는 차동 회로 (CC)를 보정하는 영-리세팅 명령 (AZ)를 수신한다.

이 과정은 무게 측정 (weighing) 브리지를 갖은 이중 무게 측정 원칙과 어느 정도 유사한데, 무게 측정의 보정의 제 1 위상 동안, 전하가 스케일 (scale) 상에 놓이며, 로킹 (rocking) 포인트를 정확히 위치시키기 위해 연속적인 보정된 작은 무게를 부가함으로써, 카운터 웨이트와 재균형을 이루게 된다; 그 후에 무게 측정의 제 2 스테이지에서, 이 전하가 철수되며 (withdrawn) 이것의 부재를 보정된 작은 무게의 합으로 대체함으로써 보상하여, 로킹 포인트의 평형이 회복된다. 추가된 보정된 작은 무게의 합은 스케일이 정확한가 아닌가 (밸런스 되었는가 또는 불완전한가)와 상관없이 전하의 정확한 무게에 상응한다.

본 발명에 따르면, 상기 마이크로 콘트롤러 (UC)가 어느 정도 유사한 과정을 수행한다는 것이 예측된다. 즉 제 1 위상 (φl) 동안 우선, 동일 포텐셜 △VSR = 0을 참조 및 검출 경로 (R, S)에 부과함으로써 상기 비교기 회로를 먼저 보정하여, 도전트랙 (IV, V, VI) 근처의 물체의 존재에 의한 효과를 제거한 후; 제 2 위상 (φ2) 동안, 가능한 정전 또는 용량 불균형이 분극 (P) 효과 하에 검출 및 참조 경로 (S, R) 사이에서 검출된다. 이 경우, 이 불균형은 동요시키는 물체의 존재를 가리키며, 상기 마이크로 콘트롤러 (UC) 비교기 (CMP) 및 특히 그것의 사인의 출력 (Q)의 상태의 함수로서, (재)균형 코드 (BLC)의 증가 또는 감소의 과정을 트리거하여, 상기 회로 안에 커패시터 (CSO, CSl, CS2)의 세트 또는 어떤 다른 커패시터 (CRO, CRl, CR2, ..., CRn)세트를 균형이 재설정될 때까지, 무게 측정 브리지의 스케일의 판을 가중 또는 재균형 시키는 방법으로 삽입한다.

연속적 근사 (sucessive approximations)에 의해, 커패시터 (CSO)를 연속적으로 회로 내에 삽입하고, 그 후, 도 3에 도시된 것 처럼 하나의 동일 분극 시퀀스 동안에, 커패시턴스 (CSO + CSl)를 갖는 2개의 커패시터 (CSO 및 CSl), 그 후 커패시턴스 (CSO + CSl + CS2)를 갖는 3개의 커패시터를 삽입함으로써, 새로운 탈분극 (φl) 및 재분극 (φ2)의 시퀀스로의 진행 없이 균형의 재설정이 가능하다 (△VSR = 0 또는 새로운 자극 Up = VP2 없이, 그러나 상기 테스팅 위상 φ2 동안에, 상기 비교기의 다수의 연속적 샘플링 φ3, φ3'. φ3'' 등으로).

바람직하게는 수개의 싸이클에서, 각 싸이클의 제어 트랙들의 분극을 재 초기 설정 (initialize) 함으로써, 커패시터 (CPB) 뱅크의 제어 디지털 코드 (BLC)를 조정하는 것이 예견된다. 도 4a 에서 4g는 스위칭 가능한 커패시터 뱅크의 가변 커패시턴스 값의 조정 연속 싸이클 (A, B, C, D)을 상기 회로에 삽입된 커패시턴스 값의 조정의 연속적인 디지털 명령 (BLC)의 함수로서 간략 도시한다. 각 싸이클 (A-B-C-D)의 초기 위상 (φl) 동안, 상기 트랙 (IV, V, VI)에 상응하는 상기 빔의 3개의 경로 (P, R, S)가 방전된다. 재 초기화 펄스 (PDW)가 상기 도전트랙 (P, R, S)의 방전 및 초기 분극 값으로의 귀환을 명령한다. 이것은 스위치 (PDS) (풀 다운 스위치) (SGS, RGS, 및/또는 EQS)을 폐쇠하여, 상기 3개의 경로 (P, R, S)를 접지 (GND)의 제로 포텐셜과 같은 보다 낮은 참조 포텐셜로 다시 보냄으로써 이루어진다. 그 후에, 상기 각 싸이클 (A-B-C-D)의 제 2 위상 (φ2) 동안, 분극 또는 자극의 펄스 (PUP)가 인가되어 다시 한번 더 상기 스위치 (PUS)의 폐쇄를 명령하여, 상기 분극 경로 (P)의 포텐셜 (Up)을 보다 높은 포텐셜 (VDD)과 같은 설정된 참조 포텐셜 VP2로 설정한다. 스위칭 가능한 커패시터 뱅크의 커패시턴스 값의 조정을 위한, 이와 같은 방전 (φl) 및 재분극 (φ2) 의 연속 싸이클 (A-B-C-D)이 바람직한데, 왜냐하면, 유리하게는 이것이 전하 인젝션 현상의 방지를 가능하게 하기 때문이다. 이것은 상기 스위칭 가능한 커패시터 뱅크의 스위치의 폐쇄 및 개방이 중성 전하 균형을 갖지 않으며 평형으로의 귀환 및 용량/디지털 변환을 재빨리 교란하는 전하 트랜스퍼를 유도하기 때문이다. 보통, 검출 위상 (φ2)으로 넘어가기 전에 그리고, 분극 (Up) (자극 P) 포텐셜 점프 △VP의 이행 이전에 그리고 포텐셜 (UR 및 Us)의 비교 (CMP)으로 가기 이전에, 각 방전 위상 (φl)의 초기에 (탈분극 PDW의 위상 φl 시퀀스), 스위칭 가능한 커패시터 (CPB) 뱅크의 스위칭 명령 (BLC)의 임의의 수정을 수행하는 것이 바람직하다

특히, 바람직한 방법으로, 본 발명에 따르면, 2개의 커패시터 세트 (CSO, CSl, CS2, ..., CSn 및 CRO, CRl, CR2, ...,CRn)를 포함하는 스위칭 가능한 커패시터의 뱅크가 커패시턴스 값 값의 증가 및 감소를 스태거 하며, 바람직하게는 비율 q: CSO = q.CSl = q.q.CS2, 바람직하게는 CSO = 2 x CSl = 2 x 2 x CS2와 같은 2개의 비율의 지형적 연속을 감소시키도록 스태거한다. 따라서, 1 kg, 500 g, 250 g, 등의 하중의 샘플과 같이, 선택 및 참조 (S 및 R)의 2개의 경로 사이의 정전 불균형을 보상하고 용량 뱅크 회로에 의해 수행되는 용량 재 균형을 조정하기에 적합한 커패시턴스 (CSO, CSl, CS2, ..., CSn)의 결합을 발견할 수 있다.

따라서, 도 1의 구현의 별개 예에 따라서, 예컨대, 2개의, 3개의 , 4개, ..., 7개 또는 그 이상의 커패시터 (CSO, CSl , CS2, CS3, ..., CS6, ..., CSn)를 갖는 입력 라인 (S)에 병렬 접속된 제 1 커패시터 세트 CSb로 이루어진 스위칭 가능한 커패시터 뱅크 (CPB)를 상상하는 것이 가능한데, 여기서 이 커패시터들에는 다른 입력 라인 (R)에 병렬 접속되고, 2개, 3개 , 4개, ..., 7개, ..., 또는 n + 1 비트 상에 코드화된 디지털 재 균형 명령 (BLC) 코드를 제공하는 제 2 스위치된 커패시터 세트 CRb가 추가될 수 있으며, 이 커패시터 세트에는 다시 신호 (A+/- (바이트인 8 비트로, 또는 부터) AO, Al , A2, A3, ..., A6, ..., An 및 A+/-)의 비트가 추가될 수 있다 .

상기 제 1 비트 (AO, Al , A2, ...)는 커패시터 (CSO, CSl , CS2, ..., CSn)에 상응하는 스위칭과 회로 삽입의 선택을 트리거 한다. 유리하게는, 상기 커패시터 (CSO, CSl, CS2, ..., CSn)의 커패시턴스가 2개로 스태거되어, 이것들의 용량 웨이팅이 상응 하는 비트의 이진 웨이트 또는 웨이팅에 상응하게 된다.

따라서, 예컨대, 상기 명령 BLC = A이 0의 값을 가지면, 상기 이진 코드 AO-Al-A2-A3-...-An = 00000000는 모든 스위치들의 개방을 트리거하며 모든 커패시터에 회로의 오프 (OFF)를 전송하여, 상기 라인들에 존재하는 전체 커패시턴스가 CSb = 0의 값을 갖는다.

1의 값의 A를 위해, 또는 이진 코드 A0-Al-A2-A3-...-An = 10000000를 위해, 상기 명령 BLC = A 에서 커패시터 뱅크는 오직 하나의 스위치 (KSO) 만을 폐쇄하고 상기 회로는 라인 (S)에서 커패시턴스 (CSb = CSO)를 갖는다.

이진 코드 A0-Al -A2-A3-...-An = 01000000의 상응하는, 2의 A 값에 대하여, 상기 명령 BLC = A에 대한 상기 커패시터 뱅크는 단일 스위치 (KSl)를 폐쇄하며, 상기 회로는 (CSO)의 두 배 (또는 절반)인 라인 (S) 상에 커패시턴스 (CSB = CSl)를 갖는다.

A0-Al-A2-A3-...-An = 1 1000000의 이진 코드에 상응하는 3의 A 값에 대하여, 커패시터 뱅크에 대한 상기 명령 BLC = As에 스위치들 (KSO 및 KSl)를 폐쇄하며, 상기 회로는 라인 (S) 상에 CSO (또는 CSl)의 3배인 이전 값들의 합인 커패시턴스 CSb = CSO + CSl를 나타낸다 (exhibit).

기타 계속.

N개의 A 값, 또는 N 개의 이진 분해 (decomposition)에 상응하는 비트 코드 A0-Al-A2-A3-...-An에 대하여, 스위칭 가능한 커패시터 뱅크에 대한 명령 BLC = As 가 상응하는 비트 A0-Al-A2-A3-...-An의 상태, 0 또는 1에 따라 스위치들 (KSO, KSl , KS2, KS3, ..., KSn)를 폐쇄하던가 또는 폐쇄하지 않음으로써, 상기 회로는 라인 (S) 상에, 상기 회로 속에 효과적으로 삽입된 커패시터의 커패시턴스의 누적에 상응하는 CS= CSO +- CSl +- CS2 +- CS3 +- ... +- CSn를 가지며, 여기서 상기 누적 값은 실질적으로 N 곱하기 CSO (또는 N 곱하기 CSn)의 값 (CSB)을 갖는다.

옵션으로서, 신호 비트 (A±)가 1의 상태를 위한 상태를 변경하면, 예컨대, 서비스에 투입된 스위칭 가능한 커패시터 (CRO, CRl, CR2, CR3, ..., CRn)의 다른 세트이어서, 이 커패시터들의 각 커패시턴스가 예컨대 앞선 반복 관계에 따라 비트 AO-Al -A2-A3-... -An의 함수로서 다른 라인 (R)에 추가된다.

놀랍게도, 스위칭 가능한 커패시터의 하나 또는 2개의 뱅크(CSB 및 CRB)로 이루어진 가변 커패시턴스 뱅크 (CPB)를 포함하는 이와 같은 회로는 단독으로 디지털/아날로그 컨버터와 유사한 디지털/용량 변환 회로 (Cnc)를 구성하는데, 여기서 상기 스위치들은 디지털 균형 코드 (BLC)에 의해 명령을 받는다.

보완적이며 진보적인 방법 그 자체로서, 역으로, 상기 회로들 (CPB, CMP, UC)은 용량/디지털 변환 (CCN) 회로를 구현한다.

커패시턴스 (C) 값을 디지털 수량화 A로 변환하기에 적절한 이와 같은 회로는 커패시턴스 (C)의 값을 나타내며, 하나 또는 2개의 입력 경로들 (S/R), 하나 또는 2개의 스위칭 가능한 커패시터 (CSB/CRB) 세트로 구성된 가변 커패시턴스 (CPB) 뱅크, 비교 회로 (CC), 및 결정 회로 (UC)를 포함하는데, 여기서 상기 스위치들은 디지털 코드 (BLC) (명령, 제어, 선택, 또는 균형)에 의해 명령을 받으며, 상기 결정 회로 (US)는 회로에 삽입된 커패시터 (CS0, CS1, CS2, ..., CSn 또는 CRO, CRl, CR2, ..., CRn)의 수 및 랭크를 명령하는 명령 (BLC)에 인가되는 디지털 코드 A의 증가 또는 감소가 가능한 피드백을 수행한다.

본 발명에 따라, 다른 가변 커패시턴스 수단이 검출 및 참조 (S 및 R)의 2개의 경로의 재균형 및 상기 2개의 정전 커플링 간의 가능한 불균형의 출현을 보상하도록 수행될 수 있다. 보다 일반적으로, 단지 가변 커패시턴스에 대한 균등 효과를 갖는 다른 가변 트랜스퍼 커패시턴스 수단이 경로 (S 및 R)의 재균형을 이루도록 수행될 수 있다. 이하에 언급될 도 6a, 6b, 6c 및 6d은 접지 (GND)와 관련하여 참조 경로 (R) 상에 가변 트랜스퍼 커패시턴스를 제공하는 다른 회로의 구현을 간략 도시한다.

커패시턴스의 수용된 정의는 2개의 포텐셜 변화 △V1 및△V2를 전기 전하 변화 △Q와 결합시키는 비례 계수 (factor)이다 :

△Q = △V1 *c - △V2*c

가변 커패시턴스는 상기 전하 및 포텐셜 사이의 가변 비례 계수를 의미한다. 이 계수를 변화시키는 하나의 방법은 커패시터의 상호 결합 배열을 변화시키거나, 또는 배리캡 (varicap)으로 사용되는 다이오드의 바이어싱 포텐셜을 변화시키는 것이다. 하지만, 상기의 공식이 보여주는 것처럼, 포텐셜 변화 예컨대 △V1와 전기적 전화 변화 △Q 사이의 비를 변화시키는 다른 방법이 도 2Ob에 도시되어 있다 (단지 커패시턴스만을 도시하는 도 2Oa와 비교하여). 가변 이득 (증폭 또는 감쇠) 계수 k를 갖는 증폭기 장치의 부가가 포텐셜 변화 △V1 및 제 1 커패시터 리드 (lead)에 나타나는 실제 포텐셜 변화를 k△Vl으로 수정한다. 이득 계수 k는 포텐셜 변화 △V1 및 전하 변화 △Q 사이의 비례 계수를 효과적으로 수정하게 한다. 형식적으로, 상기 커패시터 요소의 커패시턴스는 상기 이득 k의 수정에 의해 수정되지 않는다. 나아가, 도 2Ob에 도시된 장치는 적어도 이득 계수 k의 의 정의를 가능하게 하도록, 참조 포텐셜을 위한 필요 때문에 적어도 삼극 (tripole) 장치이다. 하지만, 포텐셜 변화 △V1를 전하 변화 △Q와 연결시키는 비례 계수가 아직 존재하며 이득 계수 k 수단에 의해 수정 및 제어될 수 있다. 이와 같은 비례 계수는 보통 '트랜스퍼 커패시턴스' 또는 어떤 문헌에서는 "트랜스 커패시턴스" (예를 들어, 아르테크 하우스 출판사에서 2003년 출판된 "비 선형 마이크로 웨이브 및 RF 회로"라는 제목의 책의§2.2.7.2를 보라)로 지칭된다. 트랜스퍼 커패시턴스는 커패시턴스처럼 패럿 단위로 측정된다. 트랜스퍼 커패시턴스라는 개념은 단순 다이폴 커패시터로 구현된 커패시턴스 (도 20a에 도시된)를 포함한다. 하지만 단순 커패시턴스와 달리, 트랜스퍼 커패시턴스는 트랜스퍼 커패시턴스 회로의 노드에서 포텐셜 변화를 상기 회로의 다른 노드에서 전하 변화로 트랜스폼한다.

도 6a의 회로 다이어그램은 단일 세트 커패시터 (CRO, CRl, CR2, ...)를 포함하는 스위칭 가능한 커패시턴스의 뱅크인데, 이 커패시터 세트는 도 1의 스위칭 가능한 커패시터 (PB) 세트 중 하나와 유사하게 기능한다. 상기 검출 경로 (S)는 단순히, 경로 (S) 및 접지 (GND) 사이에 연결된 고정 커패시턴스 값을 갖는 커패시터를 포함한다. 상기 참조 경로 (R)은 경로 (R) 및 접지 (GND) 사이에 병렬 접속된 다수의 브랜치들에 결합되는데, 각 브랜치는 경로 (R) 및 접지 (GND) 사이에 각 스위치 (KRO, KRl , KR2, ..., 또는 KRn)와 직렬 접속된 커패시터 (CRO 또는 CRl 또는 CR2 ... 또는 CRn)을 포함한다. 작동에 있어,다수 비트 (AO, Al , A2, ..., 또는 An)의 밸런싱 코드 (미도시)는 각 스위치 (KRO, KRl , KR2, ..., KRn)의 개방 및 폐쇄를 명령한다. 따라서, 상기 접지 (GND)와 관련하여 경로 (R)에 의해 존재하는 전체 커패시턴스는 회로에 삽입된 커패시터 (CRl, CR2, CR2, ..., 및/또는 CRn)의 커패시턴스의 누적의 함수로서 변화한다.

도 6b는 팔로워 (follower)로 실장된 증폭기 (AMP)를 포함하는 가변 트랜스퍼 커패시턴스를 갖는 회로를 도시한다 (출력 인버팅 입력 - 상부의 루핑). 검출 경로 (S)에 의해 형성된 제 1 경로가 고정 커패시턴스의 참조 커패시터 (CS)를 통해 접지 (GND)에 접속된 다른 입력 (+, 논 인버팅 (noninverting))에 인가된다. 상기 증폭기 (AMP)의 출력은 가변 저항기 또는 분압기 (Zl + Z2)의 한 단자에 인가되며, 다른 단자는 접지에 접속된다. 분압기의 조절 (regulation) 포인트을 형성하는, (Zl 및 Z2) 사이의 중간 단자는 커플링 커패시터 (CR)를 통해 참조 경로 (R)에 의해 형성되는 다른 경로에 접속된다. 기능에 있어, 이와 같은 증폭기 팔로워 (follower) 회로는 참조 커패시턴스 CS, 및 커플링 커패시턴스 (CR)의 분압기 Z 1/(Zl + Z2)의 조절 비의 함수로서 상기 참조 경로와 병렬로 가변 트랜스퍼 커패시턴스를 생산한다.

도 6c는 경로 (R) 상에 가변 트랜스퍼 커패시턴스를 갖는, 다른 전자 회로를 도시한다. 가변용량 커플링을 갖는 이 회로는 분압기 (Zl - Z2)에 의해 조절되는 가변이득 (Z2 + Zl )/Zl으로 마운팅 (mounting)되는 증폭기 (AMP)를 갖는다. 상기 제 1 경로 (S)는 증폭기 (AMP)의 논 인버팅 입력(+)에 인가되는데, 이 증폭기 (AMP)는, 고정 커패시턴스의 커패시터 (CS)에 의해 접지에 접속된다. 다른 차동 입력 (-, 인버팅)은 3 포인트 분압기 (Zl + Z20의 중간 단자에 접속되는데, 상기 분압기의 2개의 말단 단자는 증폭기 접지 (GND)의 출력 사이에 접속된다. 상기 증폭기 (AMP) 출력은 커플링 커패시터 (Cr)를 통해, 참조 경로 (R)에 의해 형성되는 제 2 경로로 전송된다. 기능에 있어서, 가변이득 증폭기로 마운팅 되는 이와 같은 회로는 참조 경로 (R) 및 접지 (GND) 사이의 출력에 병렬로, 분압기 Z1/Z2 조절 비의 함수로서 가변하는 용량 커플링을 갖는다.

도 6d는 경로 (R) 및 접지 (GND) 사이에 가변 트랜스퍼 커패시턴스를 갖는 또 다른 회로를 간략 도시한다. 이 증폭기 회로는 소스-드레인 채널 (Sl-D1)이 직렬로 전류 소스 및 접지 (GND) 사이에 존재하는, 전계 효과 트랜지스터 (Tl) 배열을 포함하는 제 1 팔로워 스테이지를 갖는다. 상기 검출 경로 (S)는 트랜지스터 (Tl)의 게이트 (Gl)에 인가되며, 고정 커패시턴스 (CS)의 커패시터가 이 입력 경로 S/Gl를 접지 (GND)에 접속시킨다. 이와 같은 팔로워로 마운팅된 스테이지 (Tl)는 (Sl) 및 접지 (GND) 사이에 직렬로 가변 커패시터 (Cl + C2)를 포함하는 브랜치 상의 출력 Sl에서 입력 경로 (S)의 레벨을 재생산한다. 상기 참조 경로에 의해 형성되는 상기 제 2 경로는 커플링 커패시터 (Cr)에 의해, 가변 커패시터 (Cl - C2)인 2개의 커패시터사이의 조절 단자에 인가된다. 이와 같은 회로는 입력 경로 (S) 상에 고정 커패시턴스 (CS)를 가지며, 상기 참조 경로 (R) 및 접지 (GND) 사이에서 가변 트랜스퍼 커패시턴스를 생산한다.

도 1 및 도 6a에 도시된 회로 (CPB)와 관련하여, 도 6b, 6c 및 6d의 회로들은 간단히 병렬 커패시터의 접속 및 분리에 의해 가능한 것보다 작은 증가 또는 감소에 의해 변화될 수 있는 가변 트랜스퍼 커패시턴스를 가능하게 한다는 장점을 제공한다. 사실, 커패시터들은 제조 공정에 의해 허용되는 물리적 한계 이하의 물리적 크기로 제조될 수 없으며, 최소량의 기생 커패시턴스의 도입 없이는 접속 스위칭될 수 없다. 다른 한편, 이득 (증폭 또는 감쇠) 증폭기와 같은 수단에 의한 트랜스퍼 커패시턴스의 변화가 이와 같은 한계를 극복할 수 있게 한다.

따라서 기능에 있어서, 출력에 경로 (R)상에 병렬로 가변용량 임피던스 (CRB) 또는 가변 트랜스퍼 커패시턴스를 제공하는 회로의 도입은 이 경로 (R)의 고유 커패시턴스 (CRi) 값에 추가되며, 이 값을 변화시켜, 전체 커패시턴스 (CR = CRi + CRB)가 가변 커패시턴스 (CRB) 값의 제어 또는 조절에 의해 얻어지며, 민감한 면의 일련의 도전 트랙과 연관된 본 발명에 따른 터치 검출 장치의 검출 (S) 및 참조 (R) 경로 사이의 용량 불균형 (CS/Cr)의 보상에 도달할 수 있다. 따라서, 가변 커패시턴스 조절 또는 스위칭 가능한 커패시터 세트의 디지털 명령 값의 함수로서 상기 경로 (P 및 R)(참조)에 접속된 트랙 (IV-V)의 커플링과 관련하여 경로 (P 및 S) (검출)에 접속된 트랙 (V-VI) 커플링의 용량 불균형 (또는 정전 전하 불균형의 값의 수량화에 도달한다.

이와 같은 아날로그 측정 또는 디지털 수량화 (불연속 값, 특히 이진 값에 의한 추정)는 동요가 발생하는 곳을 적시하고 측정된 수량화된 값의 함수로서, 정말 손가락이나 물체인지 기생 동요는 아닌지를 식별할 수 있게 된다.

이에 더하여, 상기 면에 접근하는 물체의 위치 또는 정확한 윤곽이 무엇인지가 정확하게 정의될 수 있으며, 스크린 면으로부터의 거리도 정의될 수 있는데. 왜냐하면 어떤 물체가 멀어지면 정전 필드 라인 및 민감 면의 컨덕터들 간의 커플링을 보다 적게 동요시킬 것이기 때문이다.

정규 패턴에 따라 분포된 복수의 컨덕터를 포함하는 면에 인가된 본 발명에 따른 터치 검출 원칙은 특정 감도 프로필을 보여주는데, 이것은 나아가 유리한 방법으로, 컨덕터에 할당된 경로 (R, P, S)의 구성의 함수로서 변화한다.

도 8a는 예컨대 도면 오른쪽에 도시된, 도 1의 단순 구성의 제 1 예로 얻어지는 감도 프로필을 도시한다. 상기를 위해, 단순하며 응축된, 대칭 또는 비대칭의 이 구성에서, 중간 트랙 (V)은 분극 경로와 접속되며, 오른쪽 및 왼쪽의 이웃한 2개의 트랙 (IV 및 VI)은 각각, 참조 (R) 및 검출 (S)에 접속된다.

도 8a의 다이어그램은 중앙 트랙 V의 중간 축과 관련하여 축 거리 (Xx)의 함수로서 얻어지는 감도 다이어그램을 도시한다. 감도 프로필이 사인 싸이클 양상을 갖는다는 것을 발견할 수 있는데 (다이어그램 평면의 나머지), 이 싸인 사이클에서 감도의 최고점은 주기적인 패텅의 피치에 상응하는 약 Xx = 1의 거리에 있으며 따라서, 트랙 (VI)의 탑 (TOP)을 향한다. 프로필 피크는 (Ss) (통상 최대치/√2에서 측정되고 컨덕터의 주기적 패턴의 주기적 피치의 단위로 표현되는 피크 폭) 약 1 내지 2 피치, 통상 p ~ 1.5 피치에 상응하는 폭에 해당하는 해상도 (resolution)을 갖는다.

도 8a의 프로필 (Ss)는 약 Xx = -1 거리에서 상기 참조 경로 (R)와 접속된 상기 도전트랙 (IV)의 탑을 향해 반대의 감도 최대치를 보인다. 절대적으로 이 감도 프로필 (Ss)은 트랙 (IV) 및 트랙 (VI) 상부에서 물체의 존재를 검출한다.

도 8b는 도면 우측에 도시된 다른, 비대칭 구성에 의해 얻어지는 감도 프로필의 다른 예를 도시하는데, 이 도면에서는 복수의 도전 트랙 (II-IV-VI-VIII)에 의해 형성되는 그룹이 참조 및 검출, (R 및 S)의 2개의 경로에 접속되어 있다. 도시된 것과 같은 순서에서, (II 및 IV)의 위치의 2개의 트랙이 분극 경로에 접속된 트랙들 (I, III, V)과 교대로 상기 참조 경로 (R)에 접속된다. (VI 및 VIII) 위치의 2개의 분극 경로와 접속된 트랙 (V, VII, IX)과 교대로 상기 검출 경로 (S)에 접속된다. 도 8b의 좌측 다이어그램 참조 (R), 분극, 및 검출 (S) 트랙의 구성에 의해 얻어지는 감도 프로필을 보여준다. 도 8b의 상기 감도 프로필은 1 부터 3까지의 거리 범위에서, 따라서 (VI 및 VIII) (약 Xx = 1 및 Xx = 3의 거리)의 위치에서의 검출 트랙 상에서 고원 모양의 감도 최대치를 보여준다. 상기 프로필은 비대칭의 방식으로, Xx = -1 에서 Xx = -3 거리 범위에서 반대의 감도 고원을 갖는다. 이와 같은 감도 프로필을 갖는 구성은 트랙 (VI-VII-VIII-IX) 인터벌 위에서 물체 또는 손가락의 존재를 검출하지만, 트랙 (I-II-III- IV) 상의 반대 측에서도 검출하는데,이것은 높은 해상도를 보여주지는 않지만 큰 물체나 신체가 검출되도록 할 것이다.

도 8c은 하나는 참조 경로 (R)와 접속된 II 및 VIII의 위치에서, 다른 하나는 검출 경로 (S)와 접속된 IV 및 VI의 위치에서 2개의 도전 트랙 그룹을 갖는 또 다른 대칭 구성에 의해 얻어지는 다른 감도 프로필을 도시한다. 얻어진 상기 감도 프로필은 덜 중요한 음의 감도 리바운드 (rebound) (4의 값, 최대치 6과 비교해서)를 갖는 2 및 3 사이의 피치, 통상 p ~ 2.8의 피치를 갖는 해상도 폭 p을 갖는 문 (door) 모양을 갖는다.

유리한 방식으로, 바람직하게는 마이크로 콘트롤러 또는 마이크로 프로세서인 콘트롤 유닛이 이와 같은 구성 및 그 감도 프로필은 결합하여 특히 흥미로우며 예측할 수 없는 새로운 검출 프로필을 얻는다는 것이 발견된다.

단지 지시적 예로서, 도 9는 도 8a, 8b, 및 8c의 감도 프로필의 선형 결합에 의해 얻어지는 감도 프로필을 도시한다. 도 8 a의 감도 프로필은 Sa, 도 8b의 감도 프로필은 SB, 도 8c의 감도 프로필은 Sc라 하고, 도 9의 감도 프로필은 Sd라 하자. 이 예의 가중, 선형 결합의 공식은 설명을 위해서만, 다음과 같다:

Sd = Sc - 1.5 x Sa.

지시적 예에 따르면, 도 9의 상기 감도 프로필 Sd는 도8c의 구성의 감도 프로필 Sc을 결합하고 거기에서 도 8a의 감도 프로필 Sa에 1.5를 곱한 값을 뺌으로써 구해진다.

유리한 방식으로, 상기 도 9의 감도 프로필 (Sd)는 동일한 절대값의 음의 카운터 파트를 갖지 않는 좁은 감도 피크를 갖는다. 놀라운 방법으로, 그 해상도는 1 피치 및 1. 5 피치 사이에 포함되며, 통상 p ~ 1.3 피치인 폭을 보여준다. 유리한 방식으로, 선형 결합에 의해 얻어지는 이와 같은 해상도 p ~ 1.5 이하 피치이며 따라서, 이 해상도가 도출되는 도 8 a 및 8 c의 2개의 감도 보다 좁다는 것을 알 수 있다. 나아가, 이와 같은 감도 프로필은 동일 진폭을 얻는 반대의 피크를 보여주지 않으며 (절대 값), 따라서 절대 최대 감도의 단일 피크를 보여준다.

다수의, 심지어 무한대의 상이한 감도 프로필은 그들 단독으로 유리하며 각 모양, 크기, 벌키성 (bulkiness) 및 모양 윤곽 (contour)에 적용하기에 좋은데, 이 감도 프로필들은 덧셈, 뺄셈, 곱셈, 가중 또는 다른 기본 수학 연산을 수행함으로써 감도 프로필의 구성의 선형 결합에 의해 얻어질 수 있다는 것이 이해될 것이다.

본 발명에 따른 상이한 유리한 구성 및 감도 프로필들은 주로 동적 감도 구성 및 프로필이다. 즉, 시간에 있어 상호 연속되며, 하나 또는 수개의 이동 포인트에 중심을 두는 별개 구성의 연속은 하나 또는 수개의 신체의 이동, 주로 다수의 손가락 또는 물체의 운동 및 서로에 대한 이동이 검출 및 식별될 수 있게 한다. 도시된 예로서, 2 개의 손가락이 멀어지는 것 또는 회전 운동을 검출할 수 있다.

주로 디지털로, 바람직하게는 이진으로 수량화된 밸런싱 명령의 용량의 함수로,하나 또는 2개의 경로에 병렬로 인가되는 하나의 용량 임피던스, 또는 2개의 용량 임피던스를 변화시키는 스위칭 가능한 커패시터 뱅크 회로로 돌아가면, 대안에 따르면, 적어도 3개의 컨덕터 또는 3개의 컨덕터 그룹과 접속된 적어도 3개의 경로의 빔 중에서 정의된 하나 또는 2개의 분극경로에 전술한 원칙에 따라 적용할 수 있다.

본 발명의 이 대안 구현에 따라, 상기 검출 장치가 이번에는 제 1 분극 경로, 제 2 분극 경로 및 제 3 검출 경로 중의 적어도 3개의 경로를 포함하는 빔을 갖는다.

바람직하게는, 상기 제 1 분극경로는 양의 분극경로 (P+) 및이며, 상기 제 2 분극경로는 음의 분극경로 (P-)이며, 이 2개의 분극경로는 양의 전압 소스 (PSB) 및 음의 전압 소스 (NSB)에 접속되어 있는데 (도 11을 보라), 이 소스들은 스위칭 가능하거나 또는 교환 가능하다. 분극 (P+ 및 P-)의 전압은 반대값 또는 상이한 절대 값을 가질 수 있으며, 그 값을 다르게 만들도록 제공된 동일한 사인 값을 갖는다.

도 1Oa는 이와 같은 양(P+) 및 음의 (P-) 분극을 상기 검출 경로 (S)에 할당 및 접속된 중앙 트랙 (X) (대칭 축을 형성하는) 2개의 변 상의 2개의 측면 트랙 (IX 및 XI)에 적용한 것을 도시한다.

이 검출 동작은 앞에서와 같이, 빔의 3개의 각 경로와 선택된 트랙들 (X, X1, 및 IX), 즉 양 (P+) 및 음의 (P-) 분극의 검출 (S) 경로의 스캐닝, 어드레싱, 멀티 플렉싱, 및 결합에 의해 일어난다.

각 터치검출 동작에서, 2개의 위상을 구분한다: 제 1 위상 (α) 및 제 2 위상 (β)로.

제 1 위상 (α)에서, 상기 검출 경로 (S)는, 예컨대 접지 (GND) 또는 스위치 (CCS) (도 11을 보라)에 의해 이것에 접속되는 전압 소스 (VPS)의 포텐셜 (예컨대, 전압 (P+ 및 P-), 이상적으로는 0인 전압 (VPS) 사이의 중간의 전압 (VPS)과 같은 설정된 참조 포텐셜로 설정되지 않는다. 상기 컨덕터 (X) 및 상기 검출 경로의 상기 도전 라인 (S)는 저 임피던스 LI로 고려되는 상태에 있다 (설정된 포텐셜에 대해 비교적 작은 저항). 양 (P+) 및 음의 (P) 분극 라인은 접지 (GND)에 접속된 설정된 포텔셜로 설정될 수 있으며, 포텐셜 0으로 설정되거나, 또는 대안적으로 도1Oa의 크로토그램에 의해 제안된 것 처럼, 인버터에 의해 상호 교환되어, 보다 낮은 포텐셜로 세팅된 경로 (P+) 의 컨덕터 보다 (P)에 접속된 상기 컨덕터 (IX)가 더 높게 설정된다.

이 제 1 위상 (α)에서, 검출 경로 (S)의 컨덕터 (X)의 포텐셜은 예컨대 비교기 또는 증폭기 회로 (CC) (도 11을 보라)에 의해 샘플링 및 측정되며 나중에 참조 포텐셜 레벨로 사용될 것이다.

제 2 위상 (β)에서, 양의 포텐셜 점프 (△VP)가 분극경로 (P+)의 컨덕터 (XI)에 인가되며 음의 포텐셜 점프 (△VN)가 다른 분극경로 (P)의 컨덕터 (IX)에 인가된다.

상기 검출 경로 (S)는 그후에, 고 임피던스 (HI)로 고려되는 상태에 놓이며, 상기 스위치 (CCS)는 제 2 위상 (β) 동안 개방된다.

도 1Oa는 동요가 없는 경우의 (손가락 또는 물체가 상기 면 상에 존재하지 않음) 검출 경로 (S)에 접속된 축이 되는 도전 트랙 (X) 상에서 모아진 포텐셜 레벨이 안정되게 유지되며 실질적으로 제 1 위상 (α) 동안에 이미 설정된 포텐셜 레벨과 동일하다는 것을 보여준다. 그러므로, 음의 분극 (P-)의 컨덕터 (IX) 및 상기 검출 (S) 컨덕터 (X) 사이에 설정된 상기 제 1 정전 커플링이 양의 분극(P+)의 컨덕터 (XI) 및 검출 (S)의 컨덕터 (X) 사이에 설정된 제 2 정전 커플링에 대하여 균형을 이룬다.

도 1Ob는 음의 분극 (P-)의 트랙 (IX) 및 경로 (P) 및 (S)에 접속된 도전트랙 (IX-X) 사이의 정전 커플링에 근접한 촉각에 의한 접근의 경우를 도시한다. 검출 (S)의 축이 되는 트랙 X에서 관찰되는 포텐셜이 위상 (α 및 β) 사이에서 포텐셜 점프를 만든다. 이와 같은 전이 중에, 검출 경로 (S)가 설정된 포텐셜 (VPS)로부터 끊어져서 상대적 저 임피던스 (LI)의 상태로부터 고 임피던스 (HI)의 상태로 넘어간다. 검출 라인 (S)에 출현하는 상기 포텐셜 점프는 문제되는 분극경로 (P)의 포텐셜 △VN의 음의 변화의 방향으로 움직인다. 보다 자세하게, 검출 경로 (S) 상의 포텐셜 점프의 진폭은 제 1 커플링 (P-/S) 및 상기 제 2 커플링 (P+/S) 사이의 용량 또는 정전불균형의 진폭에 상응하는 것으로 나타난다.

도 1Oc는 양의 분극 (P+)의 다른 트랙 (XI) 및 경로 (S) 및 (P+)에 접속된 도전트랙 (X 및 XI) 사이의 정전 커플링에 인접한 촉각에 의한 접근의 다른 케이스를 도시한다. 검출 (S)의 축이 되는 트랙 X에서 관찰되는 포텐셜은 도 1Ob에 반대되는 양의 방향 및 문제되는 분극경로 (P+)의 양의 포텐셜 변화 (△VP)의 방향으로 포텐셜 점프를 수행한다. 경로 (S)의 이 포텐셜 점프의 진폭은 제 2 커플링 (P+/S) 및 상기 제 1 커플링 (P-/S) 사이의 용량 또는 정전 불균형에 상응한다.

도 11은 제 2 대안에 상응하는 터치 검출 장치의 전자 회로의 기능 다이어그램이다.

이 검출 장치의 회로는 지지 (MAT)와 결합되는데, 이 지지의 면은 여기서 2개의 컨덕터 (..., V, VI, ... 및..., X, XI) 시리즈를 가지며, 각 시리즈는 정규 패턴에 따라 한 평면 내의 2개의 수직 방향을 따라 배열된다. 상기 도전 라인들 (..., V, VI, ... 및..., X, XI, ...)은 어드레싱 (SLC) 및 선택 (LCX)의 2개의 시스템 중의 하나에 접속되며, 이것은 도 1과 관련하여 전술한 원칙에 따라 빔의 3개의 경로 (P+, P-, S)에 개별적으로 각 컨덕터 (..., V, VI, ..., X, XI, ..)를 접속하게 한다. (또는 가능한, 열 및 행의 개별 어드레싱을 위한 2개의 독립된 수직 또는 수평 빔).

상기 2 개의 분극경로 (P+ 및 P-)는 각각 2개의 전압 소스 (PSB 및 NSB)에 접속되는데, 이 소스들은 각각 양의 분극(P+) 및 음의 분극 (P-)의 구형 전압 신호를 제공한다. 상기 포텐셜 레벨 (P+ 및 P-)는 주로 팔로워 또는 로직 게이트를 갖는 인버터 배열에 의해 제공되며, 스위칭 또는 교환될 수 있다.

상기 빔의 상기 검출 경로 (S)는 비교기 또는 증폭기 회로 (CD)의 차동 입력 (여기서 +)에 인가되며, 이것의 다른 차동 입력 (여기서, 인버팅 입력 -)은 전압 소스에 접속된다. 상기 2개의 차동 입력 (+ 및-)는 스위치 (CCS) (전자 트랜지스터 유형 스위치)에 의해 상호 접속된다.

비교 및 검출 경로 (S)의 차동 회로 CD의 출력 (Q)은 설정된 참조 전압 (VPS)과 관련하여 제어 유닛의 입력 (IN)에 인가되는데, 상기 제어 유닛은 콘트롤 회로, 마이크로 프로세서 또는 바람직하게는 마이크로 콘트롤러 (UC)에 의해 구성될 수 있다. 상기 제어 유닛 (UC)은 보정 명령 AZ (제로 세팅) 및 샘플링 SPL 명령을 차동 비교 회로 CD에 인가한다.

도 1 내지 5의 제 1 검출 및 구현 모드와 달리, 제어 유닛 (UC)에 의해 제어되는 스위칭 가능한 커패시터 CPC 뱅크에 의해 형성되는 가변 커패시턴스의 회로 CPC가 하나 또는 2개의 분극경로 (P+ 및 P-) 및 제 2 검출 경로 (S) 각각 사이에 인가된다.

보다 자세하게는, 도 1 및 5의 스위칭 가능한 커패시터 (CPB) 뱅크와 달리, 가변 커패시턴스 및/또는 스위칭 가능한 커패시터의 세트를 갖는 회로 (CPC)가 분극 (P+ 또는 P-) 및 상기 참조 경로 (S) 사이에 병렬 접속된다는 것이 도 11에 도시되고, 도 12에 자세히 나타난다. 가변 용량 임피던스 (바람직하게는,디지털 스위칭에 의해 수량화된 커패시턴스)를 갖는 이 회로는 따라서, 음의 분극 (P-) 및 상기 검출 경로 (S) 사이의 제 2 커플링에 대하여, 양의 분극 (P+) 및 상기 검출 경로 (S) 경로 사이의 제 1 커플링의 용량 (재)균형을 설정한다.

보다 자세하게는, 상기 회로 (CPC)는 적어도 하나 및 바람직하게는 2개의 스위칭 가능한 커패시터의 배터리를 포함하는 스위칭 가능한 커패시터 뱅크에 의해 형성될 수 있으며, 상기 배터리들은 각각 하나 또는 2개의 경로 분극 (P+, P-) 경로 및 검출 경로 (S) 각각 사이에 병렬로 접속된다. 도 1, 5, 및 6a의 스위칭 가능한 커패시터 (CPB) 뱅크와 달리, 도 12a에 도시된 바와 같이, 스위칭 가능한 커패시터 세트에 의해 형성되는 가변 커패시턴스의 새로운 회로 (CPC)는 분극경로 (P+) 중의 하나를 상기 검출 경로 (S)와 접속시키는데, 여기서 커패시터 세트의 각 브랜치는 병렬로 스위치 (KPl, KP2, KP3, ...) 및 커패시터 (CPl , CP2, CP3, ...)을 포함한다. 상기 디지털 (재)균형 명령 (BCC)은 따라서, 분극경로 (P+) 및 검출 경로 (S) 사이에 병렬로 추가되는 용량 임피던스를 수정한다.

그 후, 제 1 위상 (α)에서 상기 제 2 위상 (β)으로의 전이 동안, 만일 차동 검출 회로 CD가 검출 경로 (S) 상에서 참조 포텐셜 (VPS)과 관련하여 포텐셜 점프를 검출하면, 포텐셜 점프의 방향 및 진폭에 따라, 상기 제어 유닛 (UC)이 스위칭 가능한 커패시터 (CPl, CP2, CP3, 등)의 세트를 스위칭하는 디지털 명령 (BCC)을 수정하여, 경로 (P- 및 S) 사이의 제 2 커플링에 대하여 경로 (P+ 및 S) 사이의 커플링의 용량 또는 정전균형의 재설정이 이루어진다.

차동 검출 회로 (CD)에 의한 보정 및 테스팅의 2개의 위상 (α, β)의 2개의 싸이클은 경로 (P+/S 및 P-/S)의 쌍 간의 용량 또는 정전 불균형을 상쇄할 때까지 및 2개의 위상 (α 및 β) 사이의 포텐셜 점프가 사라질 때까지 반복될 것이다.

상기 제어 유닛은 유리하게, 상기 검출 경로 (S) 및 상기 경로 (P+ 및/또는 아마도 P-) 사이에 추가된 용량 임피던스의 변화를 제어할 수 있다. 이 효과에 의해, 전술한 바와 같이 상기 제어 유닛 (UC)은 제어 유닛 (UC)의 입력 (IN)에 인가된 이진 디지털 (재)균형을 증가 또는 감소시킨다 .

도 12b는 경로 (P+ 및 S) 사이에 가변 트랜스퍼 커패시턴스 (Cv) 값을 제공하고 경로 (P- 및 S) 사이에 고정 커패시턴스 (Cn)를 제공하는 회로의 다른 기능 다이어그램을 도시한다. 경로 (P+ 및 S) 사이의 병렬 브랜치가 중간 단자가 커플링 커패시터 CP에 의해 검출 경로 (S)에 접속되는 분압기 및 반달 단자가 접지 및 경로 (P+) 사이에 접속되는 분압기에 의해 형성된다.

도 12c는 경로 (P+ 및 S) 사이의 가변 커패시턴스 및 경로 (P- 및 S) 사이의 고정 커패시턴스의 회로의 또 다른 다이어그램을 도시한다. 경로 (P+ 및 S) 사이의 브랜치는 경로 (S) 및 가변 커패시터 (Cl + C2)의 중간 단자 사이에 접속된 커패시터 (CP)를 포함하는데, 이 가변 캐퍼시터의 말단 플레이트는 접지 (GND) 및 경로 (P+)에 각각 접속된다.

따라서, 상기 차동 검출 회로 및 상기 제어 유닛이 위상 (α 및 β) 사이의 포텐셜의 출현을 검출하면, 상기 제어 유닛은 가변 커패시턴스 또는 트랜스퍼 커패시턴스 회로를 조절하여 경로 (P+/S 및 P-/S) 쌍 사이의 정전 불균형을 이 불균형이 상쇄될 때까지 보상한다. 가변 커패시턴스 또는 트랜스퍼 커패시턴스 또는 경로 (P+ 및/또는 P-) 상에 제어 유닛에 의해 도입된 수량화 가능한 용량 임피던스를 갖는 스위칭 가능한 커패시터 세트의 이진 명령의 디지털 값의 조절 명령은 터치 면의 컨덕터 사이의 인터벌 상에 나타나는 정전 동요를 위치시키고 수량화하게 한다. 이런 방법으로, 유리하게, 촉각에 의한 접근 또는 물체의 존재의 효과와 관련하여, 기생 현상을 식별할 수 있다. 수량화는 따라서, 존재하는 신체의 위치 설정 및 인식을 가능하게 한다. 선택적으로, 용량 불균형의 수량적 측정은 물체, 손가락 또는 대상의 거리를 터치 지지 면의 수직 방향으로 위치시킬 수 있다.

검출 모드의 다른 대안이 도 13의 다이어그램에 의해 도시된다. 도 13의 대안적 구현예는 제 1 및 제 2 대안의 2개의 검출 모드를 결합한다. 이 검출 모드에서는, 양의 분극(P+) 및 음의 분극 (P-)의 함수와 검출 (S) 및 참조 (R)의 함수가 터치 검출 면의 적어도 4, 5, 또는 6개의 컨덕터에 할당하는 것이 예견된다.

도 13에 도시된 예의 구성에 따라, 3개의 제 1 컨덕터가 각각 양의 분극 (P+)의 경로, 검출 (S) 경로, 및 음의 분극 (P-)의 경로에 접속된다. 3개의 다른 컨덕터들은 양의 분극 (P+)의 경로, 참조 (R) 경로, 음의 분극 (P-)의 경로와 각각 접속된다. 양 및 음의 분극 (P+ 및 P-)의 경로들은 각각 앞의 대안에서처럼, 2개의 전압 소스 (PSB 및 NSB)에 의해 분극된다. 2개의 검출 (S) 및 참조 (R) 경로는 차동 비교기 또는 증폭기 회로 (CC)에 인가되어 검출 경로 (S 및 R) 사이의 정전 균형을 테스트하고, 경로 (R/P+ 및 P-)의 커플링에 대하여 경로 (S/P+ 및 P-)의 커플링의 용량 불균형을 검출한다.

상기 분극 (P+ 및 P-)의 경로는 고정 커패시턴스의 2개의 커패시터 (CP 및 Cn)에 의해 검출 경로에 결합된다. 상기 양의 분극 (P+) 경로 및 상기 참조 (R) 경로는 고정 커패시턴스의 커패시터 Cr에 의해 결합된다. 음의 분극 (P-)의 경로 및 상기 참조 (R) 경로는 제어 유닛 (미도시)에 의해 제어되는 가변 커패시턴스의 커패시터 (Cv)에 의해 결합된다. 기능할 때, 경로 (S 및 R)을 비교하는 차동 회로 (CC)가 용량 불균형을 검출하면, 상기 제어 유닛은 가변 커패시턴스 (Cv) 상에서 동작하여, 이와 같은 용량 불균형을 보상하고 불균형이 상쇄된 때, 그 값을 수량화한다.

유리한 방식으로, 4개의 경로를 갖는 이와 같은 개선된 검출 모드는 3개의 경로 (P+, S, P-) 세트에 대하여 완전한 대칭을 설정 또는 변환하는데 사용될 수 있다. 이와 같은 대칭은 검출 및 참조 (S 및 R) 경로에 공통되는 동요, 예컨대, 선척적으로 (S 및 R)처럼 상대적으로 가까운 트랙에 동일한 효과를 갖는, 50 또는 60 Hz 주파수에서의 전기 공급 회로의 방사 및 래디오 일렉트릭 (radioeleCTric) 간섭의 보다 개선된 거부를 보장한다. (트랙들 간의 공통의 노이즈의 유리한 삭감).

이제 본 발명은 매트릭스 디스플레이 스크린의 터치검출 장치를 매트릭스 어드레싱 회로, 특히 박막 트랜지스터 TFT와 결합하는 것을 가능하게 한다 .

도 14 어드레싱 회로는 이와 같은 매트릭스 스크린의 TFT 어드레싱 회로의 매트릭스 구조를 간략하게 보여준다.

상기 회로는 타임 콘트롤러 (TC) 및 도전 행 (..., IX, X, XI, XII, ...) 및 열 (..., IV, V, VI, ...) 을 갖는데, 상기 열과 행은 접촉 없이 2개의 레벨에 수직 또는 수평으로 엮여 있다. 이 라인들 사이에 금속 산화물 반도체 전계 효과 트랜지스터 (MOSFET)가 상호 결합된다. 보다 정확하게, 상기 행들은 소스 어드레싱의 도전 행을 구성하는, 즉 트랜지스터 소스의 선택을 제어하는 투명 컨덕터 물질로 이루어진다. 상기 수평 도전 행은 게이트 어드레싱 라인으로 나뉘며, 즉, 이 행들이 이 행의 트랜지스터 게이트의 선택 및 활성화를 제어하여, 이들을 지나 드레인 라인으로 가게 한다. 트랜지스터의 드레인들은 전하 저장 커패시턴스 (메모리 포인트)를 통해 개별적으로 상응하는 공통 드레인 라인과 접속된다.

TFT 스크린의 기본 패널도 수직 도전 라인 행 (., IX, X, XI, XII) 세트를 제어하는 소스 어드레싱 드라이버 (SDR)를 포함한다. 이 소스 드라이버 (SDR)는 시프트 레지스터 (register) (DRS)를 포함하는데, 이 레지스터는 디스플레이될 데이터 (DAT)를 일렬로 (in series) 수신하여 이 데이터를 병렬 포트를 통해 병렬 데이터 버퍼 (DAM)로 보내며, 상기 데이터 버퍼는 각 클럭 (clock) 스트로크 (stroke) (DCK)에서 증폭기 회로 (FLIX, FLX, FLXI)를 포함하는 팔로워 스테이지 FLW를 통해 행의 도전 라인으로 돌려 준다 (restore).

상기 도전라인 (..., IV, V, VI, ...) 의 시리즈도 역시 게이트 드라이버(어드레싱, 선택 및 활성화)를 갖는다.

기능에 있어, 레지스터 (DRS)에 의해 각 클럭 스트로크 (DCK)에서 천이되고 회로 (DRS, DAM, DAC, 및 FLW)에 의해 각 행에 재전송된다. 어드레싱 드라이버에 의한 게이트의 라인 (...IV. V 또는 VI..)의 활성화는 상기 트랜지스터가 지나가 지도록 하며 커패시턴스에 상응하는 플레이트에 데이터 비트의 상태, 즉 디스플레이될 픽셀의 상태가 저장되게 한다. 모든 드레인 라인에 공통되는 공급 라인 (VCOM)이 다른 커패시터 플레이트의 포텐셜을 상승된 포텐셜로 보낸다. 각 커패시터 플레이트의 포텐셜 차가 액정 디스플레이 셀에 인가된다. 상기 액정 디스플레이 셀에 인가된 포텐셜이 이 액정을 횡단하는 빛의 분극에 영향을 미친다. 병렬 플레인에 위치하는 하나 또는 다수의 분극 필터를 횡단함으로써, 각 셀에서 전송되는 상기 광 빔이 그 강도를 수정하고 꺼질 수 있으며, 그 분극의 함수로 스위칭될 수 있다. 트랜지스터 및 각 셀의 커패시터에 인가되는 포텐셜은 이 셀을 다소 반 투명 또는 불투명으로 만들고 컬러 광의 픽셀이 전송 또는 전송되지 않게 한다.

이제, 본 발명에 따라, 터치 검출 장치가 이와 같은 TFT 스크린의 매트릭스 어드레싱 장치와 결합되며, 이에 의해 놀라운 방법으로, 디스플레이 스크린의 외부면 근처의 촉각에 의한 접근 또는 물체의 존재를 검출하게 하는 터치 검출 기능을 가진 새로운 디스플레이 스크린이 형성된다.

도 15는 본 발명에 따른, 터치 검출 장치 (TDS)와 이와 같은 TFT 스크린의 게이트 라인의 매트릭스 어드레싱 회로와의 결합을 도시하며, 이에 의해 라인들에 걸쳐 그 위치를 보여줌으로써 손가락의 접근, 물체 또는 대상의 접근을 검출하는 촉각에 의한 스크린 시스템이 형성된다. (디스플레이 스크린 전체의 2 차원 표현에 걸쳐 일어난다고 해도, 1 차원으로 간주되는 수직 좌표 검출). 본 발명에 따른 상기 터치 검출 장치의 경로는 트랜지스터 (..., T39, T40, T41, ..., T62)의 게이트 제어 라인 (..., IV, V, VI, ...)에 접속되어, 스크린 매트릭스 그리드에 인가된 본 발명의 검출 모드에 따른, 전술한 분극, 참조, 및 검출 (P, R, S) 및/또는 (P+, S, P) 기능을 인가한다, 도 15의 예에서, 상기 빔 (FSC)은 단순히, 비교 회로 (CC)의 차동 입력 (+ 및-)에 접속된 2개의 참조 및 검출, (R 및 S) 경로를 가질 수 있으며, 2개의 포텐셜 레벨 VPl 및VP2 (위의 도 3을 보라) 사이의 분극 P 경로의 스위칭은 유리한 방법으로, 원래 게이트 드라이버 (GDR)에 존재하는 인버저 (inverser) 회로 (INIV, INV, INVI)를 사용한다. (크로노그램 4b 및 4의 역 위상 φl 및φ2를 보라) 다수의 경로 (S 및/또는 R 및/또는 P및/또는 P+ 및P-) (2개의, 3개의, 4개, 5개, 또는 6개 경로를 갖는 빔들)을 갖는 다른 배열들도 예상될 수 있다. 본 발명에 따른 장치 (TDS)의 3개의 경로를 위한 어드레싱 또는 멀티플렉싱 회로 (ICX)의 단자 (센싱 핀) (..., SP4, SP5, SP6, ...) (도 1, 5, 및 11 비교)가 게이트 드라이버 (GDR)의 하류로 인버터 및 팔로워 배열 (..., INIV, INV, INVI, ...)과 접속되는데, 여기서 상기 배열들은 게이트 라인 (..., IV, V, VI, ...)을 제어한다. 상기 빔 (FSC)의 경로 (R 및 S)가 하나 또는 2개의 가변 커패시턴스 (Cv) 회로와 접속되며 경로들 사이의 커플링의 용량 불균형 검출의 차동 회로 (CC)의 차동 입력 (+ 및-)과 접속된다. 상기 제어 유닛 (UC)L은 상기 차동 회로 (CC)의 출력 (Q)을 수신하며, 빔 (FSC)의 경로와 접속된 도전라인 (..., IV, V, VI, ....)의 선택 및 멀티플렉싱 회로 (LSX)의 어드레싱 (SCL)을 제어한다.

이 어플리케이션의 예 및 터치 검출 장치의 결합에서, 터치 검출 기능을 갖추고 놀라운 방식으로, 터치 스크린으로 전환되는 TFT 타입 매트릭스 디스플레이 스크린을 얻을 수 있다. 이와 같은 스크린 시스템은 촉각에 의한 접근 또는 물체의 존재, 일반적으로는 작은 물체의 존재를 검출하며, 게이트 라인을 횡단하는 방향으로 감도를 갖는다.이런 방법으로, 도 15의 수직 방향 또는 도면을 보는 사람을 향한 시트 (sheet)에 수직한 방향을 따라, 손가락, 물체 또는 작은 물체를 찍어서 정확히 위치시킬 수 있다.

도 16의 매트릭스 디스플레이 스크린 구현의 제 2 예에서, 보다 놀라운 방법으로, 스크린의 면 (surface)/ 플레인 (plane)의 2개의 차원과 관련하여 촉각에 의한 접근 또는 물체의 존재의 위치 및 도 16의 플레인과 수직한 제 3의 방향으로 그 거리도 검출할 수 있는 촉각 스크린을 얻을 수 있다.

이 목적을 위해, 도 15에 도시된 바와 같이, 매트릭스 스크린의 게이트 라인 (..., IV, V, VI, ...)의 시리즈가 본 발명에 따른 제 1 검출 장치 (TDS)의 어드레싱 / 멀티플렉싱 회로 (ICX)의 각 단자 (..., SP4, SP5, SP6, ...)과 결합 및 접속되어, 적어도 1차원 (1D 또는 2D)으로, 라인 (FV, V, VI)에 대해 횡 방향으로 (도 16 및 통상 스크린의 수직) 검출을 수행한다. 제 2 터치검출 장치 (TDS)가 TFT 매트릭스 스크린의 트랜지스터의 트랜지스터 소스 제어의 행 (..., IX, X, XI, XII, ... )의 라인들과 결합 및 접속된다. 이 제 2 터치검출 장치 (TDS2)의 기능은 트랜지스터 (..., T39, ..., T40, T50, T60, ...) 소스 제어의 행 (..., IX, X, XI, XII, ...)의 라인을 횡단하는 하나 또는 2개의 방향으로 (도 16의 플레인 및 통상 스크린에 대해 수평 또는 수직 방향으로), 손가락, 물체, 보다 일반적으로는 작은 물체의 검출 및 위치 적시하는 것이다. 이 제 2 검출 장치 (TDS2)는 제 1 검출 장치 (TDS)와 별개 또는 이와 공통되는, 제어 유닛 (UCC)을 갖는다. TFT 트랜지스터 소스의 제어 행들의 이 도전라인들 (..., IX, X, XI, XII, ...)은 본 발명에 따른 각 터치검출 장치의 어드레싱 및 멀티플렉싱 회로 (CSX)의 각 단자들 (..., SP9, SPlO, SPl 1 , SP12, ...)과 접속된다.

도 17은 본 발명의 다른 실시예에 따른 터치검출 장치 (TDS)를 도시한다. 이 장치는, 분극 경로 (P) 및 이에 상응하는, 어드레싱 회로 (ICX)의 스위치들이 생략되어 있다는 점에서 도 1의 장치와 상이한데, 상기 스위치들은 분극 경로를 터치면 패드의 컨덕터 또는 전극 (... II ... VII ...)와 접속시키는 것이다. 따라서, 도 17의 실시예에서, 상기 분극 (P) 경로는 노드 또는 분극 (P) 포인트로 축소되는데, 이것들의 포텐셜은 하나의 고정 포텐셜 (예컨대 영, GND) 에서 다른 고정 포텐셜 ((VDD)) 및 그 반대로 바뀔 수 있으며, 이들은 컨덕터 (... II ... VII ...)에 직접 접속되지는 않지만, 커패시터 (CAl)를 통해 참조 (R) 경로에 접속되며 다른 커패시터 (CA2)를 통해 검출 (S) 경로에 접속된다. 도 17의 상기 장치 (TDS)는 도 1에 도시된 것과 동일한 방식으로 기능하는데, 각 검출 조작 시에 (터치면 패드의 스캔 중에) 경로 (R 및 S)와 접속시킴으로써, 상기 어드레싱 회로 (ICR에 의해 디자인된)가 오직 2개의 컨덕터들 (IV 및 VI, 도시된 구성에서) 또는 2개의 컨덕터 그룹만을 선택한다는 점에서 다르다. 특히, 상기 분극 노드 (P)는 도 1에 도시된 장치의 분극경로 (P)와 동일한 방식으로 분극되며, 제어 유닛 (UC), 가변 커패시턴스 회로 (CPB) 또는 다른 가변 트랜스퍼 커패시턴스 회로를 갖는 상기 비교 회로 (CMP)는 분극 노드 (P) 및 터치면 패드의 컨덕터 근처의 손가락 또는 물체의 존재에 의해 유발되는, 경로 (R 및 S) 사이의 불균형을 검출 및 수량화할 것이다.

도 18은 본 발명의 또 다른 실시예에 따른 터치검출 장치 (TDS)를 도시한다. 이 장치는 참조 (R) 경로를 컨덕터 (... II ... VII ...)에 접속시키게 하는, 어드레싱 회로 (ICR)의 스위치들이 없다 (suppressed)는 점에서 도 17에 도시된 장치와 다르다. 환언하면, ICS에 의해 디자인된 어드레싱 회로는 하나의 컨덕터 (도시된 구성에서 컨덕터 (VI)) 컨덕터들의 그룹을 상기 검출 경로 (S)와 접속시킴으로써 선택할 것이다. 이런 차이에 불구하고, 도 18에 도시된 상기 장치 (TDS)는 도 1 및 17에 도시된 것과 동일한 방식으로 기능한다. 특히, 커패시터 (CAl) 및 커패시터 (CA2)를 통해 상기 경로 (R)에 접속된 분극 (P) 노드는 도 1에 도시된 장치의 분극 (P) 경로와 동일한 방식으로 분극되고, 상기 제어 유닛 (UC) 및 가변 커패시턴스 회로 (CPB) 또는 다른 가변트랜스퍼 커패시턴스 회로를 갖는 비교 회로 (CMP)는 분극 노드 (P) 및 터치면 패드의 컨덕터 근처의 손가락 또는 물체의 존재에 의해 유발되는, 경로 (R 및 S) 사이의 불균형을 검출 및 수량화한다.

도 19는 본 발명의 또 다른 실시예에 따른 터치검출 장치 (TDS)를 도시한다. 이 장치에, 4개의 경로, 즉 2개의 분극 (P+ 및 P-) 경로, 하나의 참조 (R) 경로, 및 하나의 선택 (S) 경로가 제공된다. 어드레싱 회로 (ISX)가 이 경로들 (P+, P-, R, 및 S)를 앞의 도면에 도시되었던 면 패드 타입의 터치 면과 접속시킬 수 있다. 이 경로들 (P+, P-, R, 및 S)은 가변 커패시턴스 회로 (CPD)와 접속된다. 상기 가변 커패시턴스 회로 (CPD)는 예컨대, 커패시터들 (CTl , CT2, CT3, ...,)들과 접속되는데, 각 커패시터 (CTi)는 경로 (R) 스위치 (IRi)에 의해 경로 (R)에 접속되며, 스위치 (ISi)에 의해 경로 (S)에 접속된 제 1 단자 및 스위치 (IPi+)에 의해 스위치 (IPi-)에 의해 경로 (P-)에 접속된 제 2 단자를 갖는다. 이 경로 (P+)는 스위치 (PUSl)에 의해 분극 포텐셜 (VDD)에 접속되며, 스위치 PDSl에 의해 접지 (GND)에 접속된다. 상기 경로 (P)는 스위치 (PUS2)에 의해 분극 포텐셜 (VDD)에 접속되고 스위치 PDS2에 의해 접지 (GND)에 접속된다. 상기 경로 (R)는 비교기 (CMP)의 제 1 입력 (여기서는, 입력 -)에 접속되고 스위치 (ITR)에 의해 접지 (GND)에 접속된다. 상기 경로 (S)는 비교기 (CMP)의 제 2 입력 (여기서는 입력 +)에 접속되고, 스위치 ITS를 통해 접지 (GND)에 접속된다. 상기 경로 (R)는 제 1 스위칭 가능한 용량 수단 (CCOl)에 의해 경로 (P+)에 접속되는데, 여기서 상기 용량 수단 (CCOl)은 예컨대 스위치와 직렬 결합된 커패시터 또는 스위치와 직렬 결합된 커패시터의 다수의, 병렬 세트로 구성된다. 상기 경로 (S)는 제 2 스위칭 가능한 용량 수단 (CCO2)에 의해 경로 (P+)에 접속되는데, 상기 용량 수단 (CCO2)은 예컨대 스위치와 직렬 결합된 커패시터 또는 스위치와 직렬 결합된 커패시터의 다수의, 병렬 세트로 구성된다. 마지막으로, 앞의 실시예에서처럼, 상기 비교기 (CMP)의 출력 (Q)은 제어 유닛 (UC)과 접속된다. 상기 제어 유닛 (UC)은 가변 커패시턴스 회로 CPD, 어드레싱 회로 (ISX), 분극 수단 (PUS 1 및 PDS 1), 분극 수단 (PUS2 및 PDS2), 용량 수단 (CCOl 및 CCO2)의 스위치들, 및 스위치들 (ITR 및 ITS)를 제어한다.

도 19에 도시된 장치는 제어 유닛 (UC)에 의해 선택될 수 있는 상이한 모드들에 따라 동작할 것이다. 즉:

- 경로 P가 영구히 접지 (스위치 (PDS2) 닫힘, 스위치 PUS2 열림)에 접속되고, 경로 (P+)는 분극의 유니크 (unique) 경로이며, 용량 수단 (CCOl 및 CCO2)의 스위치들이 개방된 제 1 모드에서. 이 제 1 모드에서, 상기 장치 (TDS)는 도 1에 도시된 것과 동일한 터치 검출 원칙을 사용한다. 각 검출 동작에서, 3개의 컨덕터 또는 터치 면 패드의 컨덕터 그룹들은 어드레싱 회로 (ISX)에 의해 선택되는데, 이 어드레싱 회로는 이 컨덕터들을 각각 경로 (P+, R, 및 S)에 접속시킨다. 여기서, 상기 분극 수단 (PUSl , PDS 1)은 경로 (P+)를 설정하는데 사용되며, 따라서 경로 (P+)가 접속된 상기 컨덕터(들)을 제 1 위상 φl 중에는 포텐셜 0으로, 제 2 위상 φ2 중에는 분극(VDD) 포텐셜로 설정한다. 상기 스위치들 ITR 및 ITS은 여기서 경로 (R 및 S)를 설정하는데 사용된다, 따라서, 이 경로와 접속된 컨덕터들을 위상 φl 중에는 이들 사이의 포텐셜 차 0으로 하고, 경로 (R 및 S)의 포텐셜, 따라서 상응하는 컨덕터의 포텐셜을 제 2 위상 φ2 (도 3 및 4 참조) 중에는 플로팅하게 둔다. 제어 유닛 (UC) 및 가변 커패시턴스 회로 CPD를 갖는 상기 비교 회로 (CMP)는 분극 경로 (P+) (위상 φ2) 및 터치 면의 컨덕터 근처에 손가락이나 물체의 존재에 의해 야기되는 경로 (R 및 S) 사이의 포텔셜 간의 불균형을 검출 및 수량화한다.

- 경로 (R)가 영구히 접지 (스위치 ITR 폐쇄)에 접속되고, 용량 수단 (CCOl 및 CCO2)의 수단이 개방된 제 2 모드. 이 제 2 모드에서, 상기 장치 (TDS) 도 11에 도시된 장치에서의 터치 검출 원칙과 동일한 원칙을 사용한다. 각 검출 동작에서, 상기 어드레싱 회로 (ISX) 3개의 컨덕터 또는 컨덕터들의 그룹을, 이 컨덕터들을 각각의 경로 (P+, P-, 및 S)와 접속시킴으로써 선택한다. 분극 (PUSl, PDSl) 수단들은 여기서 경로 (P+), 및 따라서 상응하는 컨덕터(들)을 제 1 위상 (α) 동안 포텐셜 0으로 가져오고, 제 2 위상 (β) 동안 분극(VDD) 포텐셜로 가져오도록 사용된다. 분극 (PUS2, PDS2) 수단은 여기서 경로 (P) 및 따라서, 상응하는 컨덕터(들)을 제 1 위상 (α) 동안 분극(VDD) 포텐셜로 가져오고 제 2 위상 (β) 동안 포텐셜 0으로 가져오도록 사용된다. 스위치 ITS는 여기서 경로 (S), 및 따라서 상응하는 컨덕터(들)을, 제 1 위상 (α) 동안 포텐셜 0으로 가져오고, 제 2 위상 (β) 동안 경로 (S) 및 상응하는 컨덕터의 포텐셜을 플로팅하도록 두도록 사용된다. 제어 유닛 (UC) 및 가변 커패시턴스 회로 CPD를 갖는 비교 회로 (CMP)는 터치 면의 컨덕터 근처에 손가락이나 물체의 존재에 의해 야기되는 경로 (S) 및 경로 (R)의 포텐셜 0 사이의 포텔셜 간의 불균형을 검출 및 수량화한다.

- 경로 (P)이 접지 (스위치 PDS2 폐쇄, 스위치 PUS2 개방)에 영구히 접속되고, 경로 (P+)는 분극의 유니크 경로이며, 용량 수단 (CCOl 및 CCO2)의 스위치들이 폐쇄된 제 3 모드. 이 제 3 모드에서, 상기 장치 (TDS)는 도 17에 도시된 장치의 터치 검출과 동일한 원칙을 사용한다. 따라서, 터치면의 오직 2개의 컨덕터 또는 컨덕터 그룹만이 각 검출 동작에서, 이 컨덕터들을 각각 경로 (R 및 S) 접속시킴으로써 선택한다. 상기 장치 (TDS)의 동작은 제 1 모드에서와 동일한데, 터치면의 오직 2개의 컨덕터 또는 컨덕터 그룹만이 선택된다는 것, 용량 수단 (CCOl 및 CCO2)의 스위치들이 폐쇄된다는 것이 차이이다. 이 제 3 모드의 변형에서, 상기 장치 (TDS)는 도 18에 사용된 터치 검출 원칙과 동일한 원칙을 사용한다. 이 경우 터치면의 오직 하나의 컨덕터 또는 컨덕터 그룹만이 각 검출 동작에서, 이 컨덕터를 경로 S에 접속시킴으로써 선택된다. 터치면의 오직 하나의 컨덕터 또는 컨덕터 그룹만이 선택되고, 용량 수단 (CCOl 및 CCO2)의 스위치들이 폐쇄됨에도, 장치 (TDS)의 동작은 이 제 3 모드의 변형에서 제 1 모드와 동일하다.

상기 가변 커패시턴스 회로 CPD의 스위치들 (IRi, ISi, IPi+, 및 IPi-)은 상기의 장치 (TDS)의 3개의 동작 모드에 적응된 상이한 구성들을 취하여 회로 (CPD)의 커패시턴스를 변화시키게 한다.

장치 (TDS)의 제 1 및 제 3 동작 모드에서, 상기 스위치들은 (IPi-) 계속 폐쇄되어 있으며, 상기 스위치들은 (IPi+) 계속 개방되어 있음으로써, 커패시터 (CTi)의 상응하는 단자들은 계속 접지에 접속된다. 상기 스위치들 (ISi)을 개방해두고, 하나 또는 수개의 스위치들 (IRi)을 폐쇄해둠으로써, 경로 (R) 및 상기 접지 사이에 커패시턴스가 추가되는데, 이 커패시턴스는 그 스위치 (IRi)가 폐쇄되는 상기 커패시터 (CTi)의 각 커패시턴스의 합과 동일하다. 따라서, 경로 (R 및 S) 사이에 불균형이 나타나면, 상기 경로 (R)와 상기 접지 사이의 또는 경로 (S) 및 상기 접지 사이의 커패시턴스가 불균형을 보상할 때까지 비교기 (CMP)에 의해 생산되는 결과의 함수로서 변화된다.

장치 (TDS)의 제 2 동작 모드에서, 상기 스위치들은 (IRi)은 항상 개방되어 있고, 상기 스위치들 (ISi)은 항상 폐쇄되어 있다. 하나 또는 수개의 스위치들 (IPi+) 및 /또는 하나 또는 수개의 스위치들 (IPi-)을 폐쇄함으로써, 경로 (S)와 적어도 하나의 경로 (P+ 및 P-) 사이에 커패시턴스를 추가할 수 있는데, 이 커패시턴스는 닫힌 스위치 (IPi+ 및/또는 IPi-)의 수에 좌우되는 값을 갖는다. 따라서, 접지에 접속된 경로 (R) 및 경로 (S)에 사이에 불균형이 나타나면, 경로 (S)와 적어도 하나의 경로 (P+ 및 P-) 사이의 커패시턴스가 불균형을 보상할 때까지 비교기 (CMP)에 의해 생산되는 결과의 함수로서 변화된다. 도 19에 도시된 장치는 그러므로 터치 검출이 수행되어야 하는 조건 및 요구되는 검출 정확도에 따라 가장 적합한 검출 모드를 선택할 수 있게 한다.

전술한 모든 실시예에서, 상기 컨덕터들은 바람직하게는 정규 패턴에 따라 터치면 상에 배치된다. 하지만 이것은 필수는 아니다. 당업자에게는 다른 어플리케이션, 사용, 결합, 변형 구현 모드 및 개선들도 본 발명의 틀을 벗어나지 않고 자명할 것이다. 본 발명의 보호 범위는 아래의 청구항에 의해 정의된다.

Claims (25)

1. 적어도 하나의 평면 (plane)에 배열된 컨덕터들 (II, III, IV, V, VI, VII 및 VIII, IX, X, XI, XII)의 적어도 하나의 시리즈를 포함하는 면 (surface) (PAD, TCH)에 근접한, 촉각에 의한 접근 또는 물체의 존재를 검출 및 위치 결정하는 시스템에 있어서,
   복수의 컨덕터들을 포함하는 상기 면 (surface)은 터치 검출 장치 (TDS)와 결합되는 것을 특징으로 하며, 상기 터치 검출 장치는:
   - 분극 경로(P), 참조 경로 (R) 및 검출 경로 (S) ;
   - 상기 복수의 컨덕터들 (..., IV, V, VI, ..., IX, X, XI, ...) 중에서, 적어도 하나의 제 1 컨덕터(V)를 상기 분극 경로 (P)와 접속시킴으로써 상기 적어도 하나의 제 1 컨덕터(V)를 선택하고, 적어도 하나의 제 2 컨덕터 (IV)를 상기 참조 경로 (R)와 접속시킴으로써 상기 적어도 하나의 제 2 컨덕터 (IV)를 선택하며, 적어도 하나의 제 3 컨덕터 (VI)를 상기 검출 경로 (S)와 접속시킴으로써 상기 적어도 하나의 제 3 컨덕터 (VI)를 선택하는 어드레싱 수단 (ICX) ;
   - 상기 분극 경로 (P)를 분극하는 수단 (PUS, PDS) ; 및
   - 상기 촉각에 의한 접근 또는 물체의 존재를 검출 및 위치 결정하기 위해, 상기 분극 경로 (P)의 분극 및 상기 촉각에 의한 접근 또는 물체의 존재에 의해 야기되는, 상기 참조 경로 (R) 및 상기 검출 경로 (S) 사이의 불균형(unbalance)을 검출 및 수량화하는 장치를 포함하는 것을 특징으로 하고,
   상기 불균형을 검출 및 수량화하는 상기 장치는 :
   - 각 입력에서 상기 참조 경로 (R) 및 상기 검출 경로 (S)를 수신하는 비교 수단 (CC);
   -상기 참조 경로 및 상기 검출 경로 중 적어도 하나에 접속된 가변 트랜스퍼 커패시턴스 수단 (CPB); 및
   -상기 비교 수단 및 상기 가변 트랜스퍼 커패시턴스 수단 사이에 접속되어, 상기 가변 트랜스퍼 커패시턴스 수단의 가변 트랜스퍼 커패시턴스를 상기 비교 수단에 의해 생산되는 결과 (Q)의 함수로, 상기 불균형이 보상될 때까지 변화시키도록 적응된, 제어 유닛 (UC)을 포함하는 것을 특징으로 하는, 시스템.
2. 제 1항에 있어서,
   상기 터치 검출 장치 (TDS)는 :
   a) 상기 분극 경로(P)를 설정된 포텐셜 (GND)로 세팅하고, 상기 참조 경로 및 상기 검출 경로 (R, S)를 이 경로들 간에 설정된 포텐셜 차, 예컨대 0으로 세팅하는 단계;
   b) 분극 (VDD)을 상기 분극 경로 (P)에 인가하여 상기 분극 경로의 포텐셜을 변화시키는 단계;
   c) 상기 참조 경로 및 검출 경로 (R, S)의 포텐셜들을 비교하여, 상기 분극 경로 (P)의 분극 및 상기 촉각에 의한 접근 또는 물체의 존재에 의해 야기되는 상기 포텐셜들의 차이의 변화를 검출하는 단계;
   d) 상기 비교의 결과 (Q)의 함수로서, 상기 참조 및 검출 경로 (R, S) 사이의 포텐셜 차의 상기 변화를 보상할 때까지, 상기 가변 트랜스퍼 커패시턴스 수단의 상기 가변 트랜스퍼 커패시턴스를 변화시키는 단계를 수행하도록 적응된 것을 특징으로 하는, 시스템.
3. 적어도 하나의 평면 (plane)에 배열된 컨덕터들 (II, III, IV, V, VI, VII 및 VIII, IX, X, XI, XII)의 적어도 하나의 시리즈를 포함하는 면 (surface) (PAD, TCH)에 근접한 촉각에 의한 접근 또는 물체의 존재를 검출 및 위치 결정하는 시스템에 있어서,
   복수의 컨덕터들을 포함하는 상기 면 (surface)은 터치 검출 장치 (TDS)와 결합되는 것을 특징으로 하며, 상기 터치 검출 장치는:
   - 제 1 분극 경로 (P+), 제 2 분극 경로 (P-) 및 검출 경로 (S);
   - 상기 복수의 컨덕터들 (..., IV, V, VI, ..., IX, X, XI, ...) 중에서, 적어도 하나의 제 1 컨덕터를 상기 제 1 분극 경로 (P+)와 접속시킴으로써 상기 적어도 하나의 제 1 컨덕터를 선택하고, 적어도 하나의 제 2 컨덕터를 상기 제 2 분극 경로 (P-)와 접속시킴으로써 상기 적어도 하나의 제 2 컨덕터를 선택하며, 적어도 하나의 제 3 컨덕터를 상기 검출 경로 (S)와 접속시킴으로써 상기 적어도 하나의 제 3 컨덕터를 선택하는 어드레싱 수단 (LCX) ;
   - 상기 분극 경로들 (P+, P-)을 분극하는 수단 (PSB, NSB); 및,
   - 상기 촉각에 의한 접근 또는 물체의 존재를 검출 및 위치 결정하기 위해, 상기 분극 경로들 (P+, P-)의 분극 및 상기 촉각에 의한 접근 또는 물체의 존재에 의해 야기되는, 상기 검출 경로 (S) 및 참조 포텐셜 경로 (VPS) 사이의 불균형을 검출 및 수량화하는 장치를 포함하는 것을 특징으로 하고,
   상기 불균형 (unbalance)을 검출 및 수량화하는 상기 장치는 :
   - 각 입력에서 상기 검출 경로 (S) 및 상기 참조 포텐셜 경로(VPS)를 수신하는 비교 수단 (CD);
   - 하나 또는 2개의 상기 분극 경로 (P+, P-) 및 상기 검출 경로(S) 각각 사이에 접속된 가변 트랜스퍼 커패시턴스 수단 (CPC); 및
   - 상기 비교 수단 및 상기 가변 트랜스퍼 커패시턴스 수단 사이에 접속되어, 상기 가변 트랜스퍼 커패시턴스 수단의 가변 트랜스퍼 커패시턴스를 상기 비교 수단에 의해 생산되는 결과 (Q)의 함수로, 상기 불균형이 보상될 때까지 변화시키도록 적응된, 제어 유닛 (UC)을 포함하는 것을 특징으로 하는, 시스템.
4. 제 3항에 있어서,
   상기 터치 검출 장치 (TDS)는 :
   a) 상기 분극 경로들 (P+, P-)을 각 포텐셜들로 세팅하고, 상기 검출 경로 ( S)를 상기 참조 포텐셜 (VPS)로 세팅하는 단계;
   b) 상기 분극 경로들 (P+, P-)에 반대 방향의 포텐셜 변화를 인가하여 상기 분극 경로들(P+, P-)을 분극하는 단계;
   c) 상기 검출 경로 (S)의 포텐셜을 상기 참조 포텐셜 (VPS)과 비교하여 상기 분극 경로들 (P+, P-)의 분극 및 상기 촉각에 의한 접근 또는 물체의 존재에 의해 야기되는, 상기 검출 경로 (S) 상의 가능한 포텐셜 점프를 검출하는 단계;
   d) 상기 비교의 결과 (Q)에 따라, 상기 검출 경로 (S) 상의 상기 포텐셜 점프를 보상할 때까지, 상기 가변 트랜스퍼 커패시턴스 수단 (CPC)의 상기 가변 트랜스퍼 커패시턴스를 변화시키는 단계를 수행하도록 적응된 것을 특징으로 하는, 시스템.
5. 제 4항에 있어서, 상기 터치 검출 장치 (TDS)는 싸이클들을 수행하도록 적응되며, 각 싸이클은 상기 a) 에서 c)까지의 단계 및 상기 가변 트랜스퍼 커패시턴스 변화 단계를 포함하며, 이 싸이클들은 상기 검출 경로 (S) 상의 상기 포텐셜 점프가 보상될 때까지 수행되는 것을 특징으로 하는, 시스템.
6. 적어도 하나의 표면 (plane)에 배열된 적어도 하나의 시리즈의 컨덕터들 (II, III, IV, V, VI, VII 및 VIII, IX, X, XI, XII)을 포함하는 면 (surface) (PAD, TCH)에 근접한 촉각에 의한 접근 또는 물체의 존재를 검출 및 위치 결정하는 시스템에 있어서,
   복수의 컨덕터들을 포함하는 상기 면 (surface)은 터치 검출 장치 (TDS)와 결합되는 것을 특징으로 하며, 상기 터치 검출 장치 (TDS)는 :
   - 분극 노드 (P), 참조 경로 (R) 및 검출 경로 (S) ;
   - 상기 복수의 컨덕터들 (..., IV, V, VI, ..., IX, X, XI, ...) 중에서, 적어도 하나의 제 1 컨덕터를 상기 참조 경로 (R)와 접속시킴으로써 상기 적어도 하나의 제 1 컨덕터를 선택하고, 적어도 하나의 제 2 컨덕터를 상기 검출 경로 (S)와 접속시킴으로써 상기 적어도 하나의 제 2 컨덕터를 선택하는 어드레싱 수단 (ICR);
   - 상기 분극 노드(P)를 분극하는 수단 (PUS, PDS); 및
   - 상기 촉각에 의한 접근 또는 물체의 존재를 검출 및 위치 설정하기 위해, 상기 분극 노드 (P)의 분극 및 상기 촉각에 의한 접근 또는 물체의 존재에 의해 야기되는, 상기 참조 경로 (R) 및 상기 검출 경로 (S) 사이의 불균형을 검출 및 수량화하는 장치를 포함하는 것을 특징으로 하고,
   상기 분극 노드 (P) 및 상기 참조 경로 (R)는 제 1 용량 수단 (CAl)에 의해 상호 접속되며, 상기 분극 노드 (P) 및 상기 검출 경로 (S)는 제 2 용량 수단 (CA2)에 의해 상호 접속되고,
   상기 불균형 (unbalance)을 검출 및 수량화하는 상기 장치는 :
   - 각 입력에서 상기 참조 경로 (R) 및 상기 검출 경로 (S)를 수신하는 비교 수단 (CC);
   - 상기 참조 경로 및 상기 검출 경로 중 적어도 하나에 접속된 가변 트랜스퍼 커패시턴스 수단 (CPB); 및
   - 상기 비교 수단 및 상기 가변 트랜스퍼 커패시턴스 수단 사이에 접속되어, 상기 가변 트랜스퍼 커패시턴스 수단의 가변 트랜스퍼 커패시턴스를 상기 비교 수단에 의해 생산되는 결과 (Q)의 함수로, 상기 불균형이 보상될 때까지 변화시키도록 적응된, 제어 유닛 (UC)을 포함하는 것을 특징으로 하는, 시스템.
7. 적어도 하나의 평면 (plane)에 배열된 적어도 하나의 시리즈의 컨덕터들 (II, III, IV, V, VI, VII 및 VIII, IX, X, XI, XII)을 포함하는 면 (surface) (PAD, TCH)에 근접한, 촉각에 의한 접근 또는 물체의 존재를 검출 및 위치 결정하는 시스템에 있어서,
   복수의 컨덕터들을 포함하는 상기 면 (surface)은 터치 검출 장치 (TDS)와 결합되는 것을 특징으로 하며, 상기 터치 검출 장치 (TDS)는 :
   - 분극 노드 (P), 참조 경로 (R) 및 검출 경로 (S) ;
   - 상기 복수의 컨덕터들 (..., IV, V, VI, ..., IX, X, XI, ...) 중에서, 적어도 하나의 컨덕터를 상기 검출 경로 (S)와 접속시킴으로써 상기 적어도 하나의 컨덕터를 선택하는 어드레싱 수단 (ICS) ;
   - 상기 분극 노드(P)를 분극하는 수단 (PUS, PDS); 및
   - 상기 촉각에 의한 접근 또는 물체의 존재를 검출 및 위치 결정하기 위해, 상기 분극 노드 (P)의 분극 및 상기 촉각에 의한 접근 또는 물체의 존재에 의해 야기되는, 상기 참조 경로 (R) 및 상기 검출 경로 (S) 사이의 불균형을 검출 및 수량화하는 장치를 포함하며,
   상기 분극 노드 (P) 및 상기 참조 경로 (R)는 제 1 용량 수단 (CAl)에 의해 상호 접속되며, 상기 분극 노드 (P) 및 상기 검출 경로 (S)는 제 2 용량 수단 (CA2)에 의해 상호 접속되는 것을 특징으로 하고,
   상기 불균형 (unbalance)을 검출 및 수량화하는 상기 장치는 :
   - 각 입력에서 상기 참조 경로 (R) 및 상기 검출 경로 (S)를 수신하는 비교 수단 (CC);
   - 상기 참조 경로 및 상기 검출 경로 중 적어도 하나에 접속된 가변 트랜스퍼 커패시턴스 수단 (CPB); 및
   - 상기 비교 수단 및 상기 가변 트랜스퍼 커패시턴스 수단 사이에 접속되어, 상기 가변 트랜스퍼 커패시턴스 수단의 가변 트랜스퍼 커패시턴스를 상기 비교 수단에 의해 생산되는 결과 (Q)의 함수로, 상기 불균형이 보상될 때까지 변화시키도록 적응된, 제어 유닛 (UC)을 포함하는 것을 특징으로 하는, 시스템.
8. 제 6항 또는 제 7항에 있어서,
   상기 터치 검출 장치 (TDS)는 :
   a) 상기 분극 노드를 (P) 설정된 포텐셜 (GND)로 세팅하고, 상기 참조 경로 및 검출 경로 (R, S)를 이 경로들 간에 설정된 포텐셜 차, 예컨대 0으로 세팅하는 단계;
   b) 분극 (VDD)을 상기 분극 노드 (P)에 인가하여 포텐셜을 변화시키는 단계;
   c) 상기 참조 경로 및 검출 경로 (R, S)의 포텐셜들을 비교하여 상기 분극 노드 (P)의 분극 및 상기 촉각에 의한 접근 또는 물체의 존재에 의해 야기되는 이 포텐셜들의 차이의 변화를 검출하는 단계; 및
   d) 상기 비교의 결과 (Q)에 따라, 상기 참조 경로 및 검출 경로 (R, S) 사이의 포텐셜 차의 상기 변화를 보상할 때까지, 상기 가변 트랜스퍼 커패시턴스 수단의 상기 가변 트랜스퍼 커패시턴스를 변화시키는 단계를 수행하도록 적응된 것을 특징으로 하는, 시스템.
9. 제 2항에 있어서,
   상기 터치 검출 장치 (TDS)는 싸이클들(A, B, C, D, E)을 수행하도록 적응되며, 각 싸이클은 상기 a) 내지 c)까지의 단계 및 상기 가변 트랜스퍼 커패시턴스의 변화 단계를 포함하며, 이 싸이클들은 상기 참조 경로 및 상기 검출 경로 (R, S) 사이의 포텐셜 차의 변화가 보상될 때까지 수행되는 것을 특징으로 하는, 시스템.
10. 제 2항 또는 제 4항에 있어서,
    상기 시스템은 제로-재세팅 (zero-resetting) 명령 (AZ)을 상기 비교 수단에 인가하여 상기 단계 b) 이전에 포텐셜 차를 보정 (calibrate)하는 수단 (UC)를 포함하는 것을 특징으로 하는, 시스템.
11. 제 5항 또는 제 9항에 있어서,
    상기 시스템은 제로-재세팅 (zero-resetting) 명령 (AZ)을 상기 비교 수단에 인가하여 상기 단계 b) 이전에 각 싸이클에서 포텐셜 차를 보정 (calibrate)하는 수단 (UC)를 포함하는 것을 특징으로 하는, 시스템.
12. 제 1항 내지 제 7항 및 제 9항 중 어느 한 항에 있어서,
    상기 제어 유닛 (UC)은 상기 터치 검출 장치를 제어하여, 상기 면 (surface)의 복수의 컨덕터들 중에서 선택된 컨덕터들의 다수의 구성에 따라, 다수의 터치 검출을 수행하며 덧셈, 뺄셈, 가중, 선형 결합 또는 다른 연산 동작에 의해 터치 검출을 결합하도록 적응된 것을 특징으로 하는, 시스템.
13. 적어도 하나의 평면 (plane)에 배열된 적어도 하나의 컨덕터들 (II, III, IV, V, VI, VII 및 VIII, IX, X, XI, XII)의 시리즈를 포함하는 면 (surface) (PAD, TCH)에 근접한 촉각에 의한 접근 또는 물체의 존재를 검출 및 위치 결정하는 시스템에 있어서,
    복수의 컨덕터들을 포함하는 상기 면 (surface)은 터치 검출 장치 (TDS)와 결합되는 것을 특징으로 하며, 상기 터치 검출 장치는:
    - 제 1 분극 경로 (P+), 제 2 분극 경로 (P-), 참조 경로 (R) 및 검출 경로 (S) ;
    - 상기 제 2 분극 경로 (P-)가 설정된 포텐셜(GND)에 접속되는 제 1 모드, 또는 상기 참조 경로 (R)가 설정된 포텐셜 (GND)에 접속되는 제 2 모드에 따라 상기 터치 검출 장치를 동작시키는 선택 수단 ;
    - 상기 복수의 컨덕터들 (..., IV, V, VI, ..., IX, X, XI, ...) 중에서, 상기 제 1 모드에서, 적어도 하나의 제 1 컨덕터 (V)를 상기 제 1 분극 경로 (P+)와 접속시킴으로써 상기 적어도 하나의 제 1 컨덕터 (V)를 선택하고, 적어도 하나의 제 2 컨덕터 (IV)를 상기 참조 경로 (R)과 접속시킴으로써 상기 적어도 하나의 제 2 컨덕터 (IV)를 선택하며, 적어도 하나의 제 3 컨덕터 (VI)를 상기 검출 경로 (S)와 접속시킴으로써 상기 적어도 하나의 제 3 컨덕터를 선택하고, 상기 제 2 모드에서, 적어도 하나의 제 1 컨덕터를 상기 제 1 분극 경로 (P+)와 접속시킴으로써 상기 적어도 하나의 제 1 컨덕터를 선택하고, 적어도 하나의 제 2 컨덕터를 상기 제 2 분극 경로 (P-)와 접속시킴으로써 상기 적어도 하나의 제 2 컨덕터를 선택하며, 적어도 하나의 제 3 컨덕터를 상기 검출 경로 (S)와 접속시킴으로써 상기 적어도 하나의 제 3 컨덕터를 선택하는 어드레싱 수단 (ISX) ;
    - 상기 제 1 분극 경로 (P+)를 상기 제 1 모드에서, 상기 제 1 및 제 2 분극 경로들 (P+, P-)을 상기 제 2 모드에서 분극하는 수단 (PUS 1 , PDS 1 , PUS2, PDS2); 및
    - 상기 촉각에 의한 접근 또는 물체의 존재를 검출 및 위치 결정하기 위해, 상기 제 1 분극 경로 (P+) 또는 상기 제 1 분극 경로 및 제 2 분극 경로 (P+, P-)의 분극 및 상기 촉각에 의한 접근 또는 물체의 존재에 의해 야기되는, 상기 검출 경로 (S) 및 참조 경로 (R) 사이의 불균형을 검출 및 수량화하는 장치를 포함하는 것을 특징으로 하고,
    상기 불균형 (unbalance)을 검출 및 수량화하는 상기 장치는 :
    - 각 입력에서 상기 참조 경로 (R) 및 상기 검출 경로 (S)를 수신하는 비교 수단 (CMP);
    - 상기 제 1 모드에서는, 상기 참조 경로(R) 및 상기 검출 경로(S) 중 적어도 하나에 접속되며, 그리고 상기 제2 모드에서는, 하나 또는 2개의 상기 분극 경로 (P+, P-) 및 상기 검출 경로(S) 각각 사이에 접속되는, 가변 트랜스퍼 커패시턴스 수단 (CPD); 및
    - 상기 비교 수단 및 상기 가변 트랜스퍼 커패시턴스 수단 사이에 접속되어, 상기 가변 트랜스퍼 커패시턴스 수단의 가변 트랜스퍼 커패시턴스를 상기 비교 수단에 의해 생산되는 결과 (Q)의 함수로, 상기 불균형이 보상될 때까지 변화시키도록 적응된, 제어 유닛 (UC)을 포함하는 것을 특징으로 하는, 시스템.
14. 제 13항에 있어서, 상기 검출 및 수량화 장치의 상기 가변 트랜스퍼 커패시턴스 수단은 스위치들 (IRl , IR2, ..., ISl, IS2, ..., IPl+, IP2+, ..., IPl-, IP2-, ...)을 통해, 제 1 분극 경로 및 제 2 분극 경로 (P+, P-), 상기 참조 경로 (R) 및 상기 검출 경로 (S)에 접속된 적어도 하나의 커패시터 (CTl , CT2, ...) 세트를 포함하는 것을 특징으로 하는, 시스템.
15. 제 13항 또는 제 14항에 있어서,
    상기 터치 검출 장치는 상기 제 1 분극 경로 (P+) 및 상기 참조 경로 (R) 사이에 제 1 스위칭 가능한 용량 수단 (CCOl), 그리고 상기 제 1 분극 경로 (P+) 및 상기 검출 경로 (S) 사이에 제 2 스위칭 가능한 용량 수단 (CCO2)을 더 포함하며, 상기 제 1 모드 및 상기 제 2 모드에서, 상기 제 1 용량 수단 (CCOl)은 상기 제 1 분극 경로 (P+)를 상기 참조 경로 (R)에 접속시키지 않으며, 상기 제 2 스위칭 가능한 용량 수단 (CCO2)은 상기 제 1 분극 경로 (P+)를 상기 검출 경로 (S)에 접속시키지 않고, 상기 터치 검출 장치는 상기 선택 수단에 의해 선택되어질 수 있는 제 3 모드에 따라 동작할 수 있으며, 상기 제 3 모드에서는 상기 제 1 용량 수단 (CCOl)이 상기 제 1 분극 경로 (P+)를 상기 참조 경로 (R)에 접속시키며, 상기 제 2 스위칭 가능한 용량 수단 (CCO2)은 상기 제 1 분극 경로 (P+)를 상기 검출 경로 (S)에 접속시키며, 상기 어드레싱 수단은 적어도 하나의 제 1 컨덕터를 상기 검출 경로 (S)에 접속시킴으로써 상기 적어도 하나의 제 1 컨덕터를 선택하는 것을 특징으로 하는, 시스템.
16. 제 15항에 있어서,
    상기 제 3 모드에서, 상기 어드레싱 수단은 적어도 하나의 제 1 컨덕터를 상기 검출 경로 (S)에 접속시킴으로써 상기 적어도 하나의 제 1 컨덕터를 선택하며, 상기 제 2 컨덕터를 상기 참조 경로 (R)에 접속시킴으로써 상기 적어도 하나의 제 2 컨덕터를 선택하는 것을 특징으로 하는, 시스템.
17. 제 1항 내지 제 7항, 제 9항, 제 13항 및 제 14항 중 어느 한 항에 있어서,
    상기 컨덕터들은 정규 패턴 (regular pattern)으로 배열되어 있는 것을 특징으로 하는, 시스템.
18. 제 1항 내지 제 7항, 제 9항, 제 13항 및 제 14항 중 어느 한 항에 있어서,
    상기 비교 수단에 의해 생산되는 결과 (Q)는 비트 (bit) 형태인 것을 특징으로 하는, 시스템.
19. 제 1항 내지 제 7항, 제 9항, 제 13항 및 제 14항 중 어느 한 항에 있어서,
    상기 제어 유닛은 상기 불균형의 상쇄 (neutralization) 포인트의 한계 (bounding)까지 연속적인 근사치에 의해 상기 가변 트랜스터 커패시턴스를 변화시키는 것을 특징으로 하는, 시스템.
20. 제 1항 내지 제 7항, 제 9항, 제 13항 및 제 14항 중 어느 한 항에 있어서,
    상기 가변 트랜스퍼 커패시턴스 수단 (CPB;CPC)은 상기 제어 유닛 (UC)에 생산되는 디지털 명령 (BLC;BCC)에 의해 제어되며, 이 디지털 명령 (BLC)은 상기 불균형이 보상될 때까지 상기 비교 수단에 의해 생산되는 결과의 함수로서, 상기 제어 유닛에 의해 증가 또는 감소하는 것을 특징으로 하는, 시스템.
21. 제 1항 내지 제 7항, 제 9항, 제 13항 및 제 14항 중 어느 한 항에 있어서,
    상기 가변 트랜스퍼 커패시턴스 수단은 가변 커패시턴스를 갖는 용량 회로 (CPB)를 포함하는 것을 특징으로 하는, 시스템.
22. 제 21항에 있어서,
    상기 가변 용량 회로 (CPB)는 병렬로 놓인 스위칭 가능한 커패시터 (CS0, CS1, CS2, CR0, CR1, CR2)의 적어도 하나의 세트 (CRB, CSB)를 포함하는 것을 특징으로 하는, 시스템.
23. 제 1항 내지 제 7항, 제 9항, 제 13항 및 제 14항 중 어느 한 항에 있어서,
    상기 가변 트랜스퍼 커패시턴스 수단은 가변 전압 이득 회로 (AMP, Z1, Z2) 및 커패시터 (Cr)을 포함하는 것을 특징으로 하는, 시스템.
24. 제 8 항에 있어서, 상기 터치 검출 장치 (TDS)는 싸이클들(A, B, C, D, E)을 수행하도록 적응되며, 각 싸이클은 상기 a) 내지 c)까지의 단계 및 상기 가변 트랜스퍼 커패시턴스의 변화 단계를 포함하며, 이 싸이클들은 상기 참조 및 검출 경로 (R, S) 사이의 포텐셜 차의 변화가 보상될 때까지 수행되는 것을 특징으로 하는, 시스템.
25. 삭제

Images