KR101630037B1 - Multi-layered ceramic capacitor, array-type multi-layered ceramic capacitor, manufacturing method for the same and board having the same mounted thereon - Google Patents
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Abstract
본 발명은, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되게 배치된 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 양 단부를 덮도록 형성된 제1 및 제2 외부 전극; 및 상기 세라믹 본체의 실장 면에 상기 제1 및 제2 외부 전극의 일부를 덮도록 형성된 제1 및 제2 범프(Bump) 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.The present invention relates to a ceramic body comprising a ceramic body in which a plurality of dielectric layers are stacked in a thickness direction; A plurality of first and second inner electrodes disposed alternately in the ceramic body through both end faces of the ceramic body with the dielectric layer interposed therebetween; First and second external electrodes formed to cover both ends of the ceramic body; First and second bump electrodes formed on a mounting surface of the ceramic body to cover a part of the first and second external electrodes; And a second electrode formed on the second electrode.
Description
본 발명은 적층 세라믹 커패시터, 어레이형 적층 세라믹 커패시터, 그 제조 방법 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor, an array type multilayer ceramic capacitor, a manufacturing method thereof, and a mounting substrate therefor.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
Multi-layered ceramic capacitors (MLCC), which is one of the multilayer chip electronic components, can be used in various electronic devices because of their small size, high capacity and easy mounting.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
For example, the multilayer ceramic capacitor may be applied to a display device such as a liquid crystal display (LCD) and a plasma display panel (PDP), a computer, a personal digital assistant (PDA) And can be used in a chip type capacitor which is mounted on a substrate of various electronic products and plays a role of charging or discharging electricity.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
Such a multilayer ceramic capacitor may have a structure in which a plurality of dielectric layers and internal electrodes of different polarities are alternately arranged between the dielectric layers.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
At this time, since the dielectric layer has piezoelectricity, when a direct current or an alternating voltage is applied to the multilayer ceramic capacitor, a piezoelectric phenomenon occurs between the internal electrodes, thereby expanding and contracting the volume of the ceramic body according to the frequency, .
이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
Such vibration may be transmitted to the substrate through the external electrode of the multilayer ceramic capacitor and the solder connecting the external electrode and the substrate, so that the entire substrate may be an acoustic reflection surface and generate a noisy vibration noise.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
Such a vibration sound may correspond to an audible frequency in the range of 20 to 20,000 Hz which is uncomfortable to a person, and an unpleasant vibration sound is called an acoustic noise.
상기 외부 전극과 기판을 연결하는 솔더는 세라믹 본체의 양 측면 또는 양 단면에서 상기 외부 전극의 표면을 따라 일정한 높이로 경사지게 형성된다.
The solder connecting the external electrode and the substrate is formed to be inclined at a constant height along the surface of the external electrode at both sides or both end faces of the ceramic body.
이때, 상기 솔더의 부피 및 높이가 커질수록 상기 적층 세라믹 커패시터의 진동이 상기 기판으로 보다 용이하게 전달되어 발생되는 어쿠스틱 노이즈의 크기가 심화되는 문제점이 있었다.
In this case, as the volume and height of the solder become larger, the vibration of the multilayer ceramic capacitor is more easily transmitted to the substrate, which increases the magnitude of the acoustic noise generated.
최근 전자 기기는 부품의 저소음화로 인해 이러한 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있다.In recent electronic devices, acoustic noise generated in such a multilayer ceramic capacitor may appear more conspicuously due to low noise of the parts.
당 기술 분야에서는, 적층 세라믹 커패시터의 어쿠스틱 노이즈를 효과적으로 저감시킬 수 있는 새로운 방안이 요구되어 왔다.
There is a need in the art for a new method for effectively reducing the acoustic noise of a multilayer ceramic capacitor.
본 발명의 일 측면은, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 단면을 통해 번갈아 노출되게 배치된 복수의 제1 및 제2 내부 전극; 상기 세라믹 본체의 양 단부를 덮도록 형성된 제1 및 제2 외부 전극; 및 상기 세라믹 본체의 실장 면에 상기 제1 및 제2 외부 전극의 일부를 덮도록 형성된 제1 및 제2 범프(Bump) 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.One aspect of the present invention is a ceramic body comprising: a ceramic body in which a plurality of dielectric layers are stacked in a thickness direction; A plurality of first and second inner electrodes disposed alternately in the ceramic body through both end faces of the ceramic body with the dielectric layer interposed therebetween; First and second external electrodes formed to cover both ends of the ceramic body; First and second bump electrodes formed on a mounting surface of the ceramic body to cover a part of the first and second external electrodes; And a second electrode formed on the second electrode.
본 발명의 다른 측면은, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체의 양 측면에 서로 대향되게 형성되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제1 외부 전극; 상기 제1 외부 전극과 이격된 위치에서 상기 세라믹 본체의 양 측면에 서로 대향되게 형성되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제2 외부 전극; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 서로 대향되게 배치되며, 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제1 외부 전극과 접속된 한 쌍의 제1 리드부를 갖는 복수의 제1 내부 전극 및 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제2 외부 전극과 접속된 한 쌍의 제2 리드부를 갖는 복수의 제2 내부 전극; 상기 세라믹 본체의 실장 면에 상기 한 쌍의 제1 외부 전극의 일부를 동시에 덮도록 형성된 제1 범프 전극; 및 상기 세라믹 본체의 실장 면에 상기 한 쌍의 제2 외부 전극의 일부를 동시에 덮도록 형성된 제2 범프(Bump) 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.
Another aspect of the present invention is a ceramic body comprising: a ceramic body in which a plurality of dielectric layers are stacked in a thickness direction; A pair of first external electrodes formed to be opposite to each other on both sides of the ceramic body and each extending to a part of the mounting surface of the ceramic body; A pair of second external electrodes formed to be opposite to each other on both side surfaces of the ceramic body at a position spaced apart from the first external electrode and each extending to a part of the mounting surface of the ceramic body; And a pair of first lead portions which are exposed through both side surfaces of the ceramic body and connected to the pair of first external electrodes in the ceramic body so as to face each other with the dielectric layer interposed therebetween, A plurality of second internal electrodes exposed through both side surfaces of the ceramic body and having a pair of second lead portions connected to the pair of second external electrodes; A first bump electrode formed on the mounting surface of the ceramic body so as to simultaneously cover a part of the pair of first external electrodes; A second bump electrode formed on the mounting surface of the ceramic body so as to simultaneously cover a portion of the pair of second external electrodes; And a second electrode formed on the second electrode.
본 발명의 일 실시 예에서, 상기 제1 및 제2 범프 전극은, 상기 세라믹 본체의 실장 면에 형성된 제1 및 제2 도전성 수지층과, 상기 제1 및 제2 도전성 수지층 상에 형성된 제1 및 제2 도금층을 포함할 수 있다.In one embodiment of the present invention, the first and second bump electrodes include first and second conductive resin layers formed on mounting surfaces of the ceramic body, first and second conductive resin layers formed on the first and second conductive resin layers, And a second plating layer.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도금층은, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.In an embodiment of the present invention, the first and second plating layers include first and second nickel (Ni) plating layers, first and second tin (Sn) layers formed on the first and second nickel plating layers, Plating layer.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도금층은, 제1 및 제2 구리(Cu) 도금층과, 상기 제1 및 제2 구리 도금층 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.In an embodiment of the present invention, the first and second plating layers include first and second copper (Cu) plating layers, first and second nickel (Ni) coating layers formed on the first and second copper plating layers, A plated layer, and first and second tin (Sn) plating layers formed on the first and second nickel plating layers, respectively.
본 발명의 일 실시 예에서, 상기 제1 및 제2 범퍼 전극은 50㎛ 이상의 두께를 가질 수 있다.In one embodiment of the present invention, the first and second bumper electrodes may have a thickness of 50 탆 or more.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 세라믹 본체의 양 단면에 형성되며 상기 제1 및 제2 내부 전극과 각각 접속된 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 제1 및 제2 단자부를 포함하며, 상기 제1 및 제2 범프 전극이 상기 제1 및 제2 단자부의 일부를 덮도록 형성될 수 있다.In one embodiment of the present invention, the first and second external electrodes include first and second connecting portions formed on both end faces of the ceramic body and connected to the first and second internal electrodes, respectively, And first and second terminal portions extending from the second connection portion to a part of the mounting surface of the ceramic body, wherein the first and second bump electrodes are formed to cover a part of the first and second terminal portions .
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극 상에 제3 및 제4 도금층이 형성될 수 있다.In an embodiment of the present invention, third and fourth plating layers may be formed on the first and second external electrodes.
본 발명의 일 실시 예에서, 상기 제3 및 제4 도금층은, 제3 및 제4 니켈(Ni) 도금층과, 상기 제3 및 제4 니켈 도금층 상에 각각 형성된 제3 및 제4 주석(Sn) 도금층을 포함할 수 있다.In an embodiment of the present invention, the third and fourth plating layers include third and fourth nickel (Ni) plating layers, third and fourth tin (Sn) layers formed on the third and fourth nickel plating layers, Plating layer.
본 발명의 일 실시 예에서, 상기 제3 및 제4 도금층은, 제3 및 제4 구리(Cu) 도금층과, 상기 제3 및 제4 구리 도금층 상에 각각 형성된 제3 및 제4 니켈(Ni) 도금층과, 상기 제3 및 제4 니켈 도금층 상에 각각 형성된 제3 및 제4 주석(Sn) 도금층을 포함할 수 있다.In one embodiment of the present invention, the third and fourth plating layers include third and fourth copper (Cu) plating layers, third and fourth nickel (Ni) layers formed on the third and fourth copper plating layers, A plated layer, and third and fourth tin (Sn) plated layers formed on the third and fourth nickel plated layers, respectively.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 양 단부에 상기 제1 및 제2 외부 전극의 일부를 덮도록 제1 및 제2 절연층이 형성될 수 있다.
In one embodiment of the present invention, first and second insulating layers may be formed on both ends of the ceramic body to cover a part of the first and second external electrodes.
본 발명의 또 다른 측면은, 복수의 유전체층이 적층된 세라믹 본체; 상기 세라믹 본체의 양 측면에 서로 대향되게 형성되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성되며, 상기 세라믹 본체의 길이 방향으로 복수의 쌍이 이격되게 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향되게 배치되며, 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되어 상기 제1 및 제2 외부 전극과 각각 접속된 복수의 제1 및 제2 내부 전극; 및 상기 세라믹 본체의 실장 면에 서로 대향되게 형성된 제1 및 제2 외부 전극의 일부를 동시에 덮도록 형성되며, 상기 세라믹 본체의 길이 방향으로 복수의 쌍이 이격되게 형성된 범프 전극; 을 포함하는 어레이형 적층 세라믹 커패시터를 제공한다.
Another aspect of the present invention is a ceramic body comprising: a ceramic body having a plurality of dielectric layers stacked; First and second external electrodes formed on both sides of the ceramic body so as to face each other and extending to a part of the mounting surface of the ceramic body and having a plurality of pairs spaced apart in the longitudinal direction of the ceramic body; A plurality of first and second internal electrodes disposed opposite to each other with the dielectric layer interposed therebetween in the ceramic body and alternately exposed through both side surfaces of the ceramic body and connected to the first and second external electrodes respectively; And a bump electrode formed on the mounting surface of the ceramic body so as to simultaneously cover part of the first and second external electrodes formed opposite to each other, wherein a plurality of pairs of the bump electrodes are spaced apart from each other in the longitudinal direction of the ceramic body; The present invention provides an array type multilayer ceramic capacitor including:
본 발명의 또 다른 측면은, 제1 및 제2 내부 전극이 각각 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 번갈아 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 상기 제1 및 제2 내부 전극이 세라믹 본체의 양 단면을 통해 번갈아 노출되는 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 양 단부에 상기 제1 및 제2 내부 전극과 전기적으로 연결되도록 제1 및 제2 외부 전극을 형성하는 단계; 및 상기 세라믹 본체의 실장 면에 상기 제1 및 제2 외부 전극의 노출된 일부를 덮도록 도전성 수지 페이스트를 도포하고 이어서 전기 도금을 실시하여 제1 및 제2 범프 전극을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
According to another aspect of the present invention, a plurality of ceramic sheets each having first and second internal electrodes formed thereon are alternately stacked and pressed so that the first and second internal electrodes are disposed to face each other with the ceramic sheet interposed therebetween, Providing a sieve; Providing a ceramic body in which the laminate is cut and fired for each region corresponding to one capacitor to alternately expose the first and second internal electrodes through both end faces of the ceramic body; Forming first and second external electrodes on both ends of the ceramic body so as to be electrically connected to the first and second internal electrodes; Applying a conductive resin paste to a mounting surface of the ceramic body so as to cover a part of the exposed portions of the first and second external electrodes, and then performing electroplating to form first and second bump electrodes; The present invention also provides a method of manufacturing a multilayer ceramic capacitor.
본 발명의 또 다른 측면은, 세라믹 시트의 양 측면을 통해 노출된 한 쌍의 제1 리드부를 갖는 제1 내부 전극과 세라믹 시트의 양 측면을 통해 노출되되 상기 제1 리드부와 오버랩되지 않는 한 쌍의 제2 리드부를 갖는 제2 내부 전극이 각각 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 상기 제1 및 제2 내부 전극이 서로 번갈아 배치되도록 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 상기 한 쌍의 제1 및 제2 리드부가 세라믹 본체의 양 측면을 통해 노출되는 세라믹 본체를 마련하는 단계; 상기 세라믹 본체의 양 측면에서 상기 세라믹 본체의 실장 면의 일부까지 연장되게 형성하되, 상기 제1 및 제2 리드부와 각각 전기적으로 연결되도록 각 한 쌍의 제1 및 제2 외부 전극을 형성하는 단계; 및 상기 한 쌍의 제1 및 제2 외부 전극의 노출된 실장 면 중 일부를 각각 동시에 덮도록 도전성 수지 페이스트를 도포하고 이어서 전기 도금을 실시하여 제1 및 제2 범프 전극을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
Another aspect of the present invention is a ceramic sheet comprising a first internal electrode having a pair of first lead portions exposed through both side surfaces of a ceramic sheet and a pair of second internal electrodes exposed through both sides of the ceramic sheet but not overlapping with the first lead portion A plurality of ceramic sheets each having second internal electrodes each having a second lead portion are stacked and pressed so that the first and second internal electrodes alternate with each other with the ceramic sheet interposed therebetween; Providing a ceramic body in which the laminate is cut and fired for each region corresponding to one capacitor so that the pair of first and second lead portions are exposed through both sides of the ceramic body; Forming a pair of first and second external electrodes so as to extend from both sides of the ceramic body to a part of the mounting surface of the ceramic body and electrically connected to the first and second lead portions, ; Applying a conductive resin paste so as to simultaneously cover a part of the exposed mounting surfaces of the pair of first and second external electrodes, respectively, and then performing electroplating to form first and second bump electrodes; The present invention also provides a method of manufacturing a multilayer ceramic capacitor.
본 발명의 일 실시 예에서, 상기 제1 및 제2 범프 전극을 형성하는 단계에서, 상기 전기 도금은, 니켈 도금과 주석 도금이 순서대로 수행될 수 있다.In one embodiment of the present invention, in the step of forming the first and second bump electrodes, the electroplating may be performed in the order of nickel plating and tin plating.
본 발명의 일 실시 예에서, 상기 제1 및 제2 범프 전극을 형성하는 단계에서, 상기 전기 도금은, 구리 도금, 니켈 도금 및 주석 도금이 순서대로 수행될 수 있다.In one embodiment of the present invention, in the step of forming the first and second bump electrodes, the electroplating may be performed in the order of copper plating, nickel plating and tin plating.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극을 전기 도금하는 단계가 더 수행될 수 있다.
In one embodiment of the present invention, electroplating of the first and second external electrodes may be further performed.
본 발명의 또 다른 측면은, 상부에 제1 및 제2 전극 패드를 갖는 기판; 및 상기 기판 상에 설치된 적어도 하나의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
Yet another aspect of the present invention provides a plasma display panel comprising: a substrate having first and second electrode pads on top; And at least one multilayer ceramic capacitor mounted on the substrate; The present invention also provides a mounting substrate for a multilayer ceramic capacitor.
본 발명의 일 실시 형태에 따르면, 외부 전극의 실장 면에 범프 전극을 형성하여, 적층 세라믹 커패시터를 기판에 실장할 때 상기 범프 전극이 상기 외부 전극에서 상기 기판으로 전달되는 진동을 흡수함으로써, 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
According to an embodiment of the present invention, a bump electrode is formed on a mounting surface of an external electrode to absorb vibration transmitted from the external electrode to the substrate when the multilayer ceramic capacitor is mounted on the substrate, Can be reduced.
도 1은 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터를 실장 면이 위로 오도록 하여 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3a 내지 도 3c는 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터를 제조하는 방법을 순서대로 나타낸 사시도이다.
도 4는 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
도 5는 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터에서 범프 전극의 길이를 세라믹 본체의 폭 보다 짧게 하여 개략적으로 나타낸 사시도이다.
도 6은 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터를 실장 면이 위로 오도록 하여 개략적으로 나타낸 사시도이다.
도 7은 본 발명의 제3 실시 형태에 따른 적층 세라믹 커패시터를 실장 면이 위로 오도록 하여 개략적으로 나타낸 사시도이다.
도 8은 도 7의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
도 9는 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터에서 범프 전극의 길이를 세라믹 본체의 폭 보다 짧게 하여 개략적으로 나타낸 사시도이다.
도 10a 내지 도 10c는 본 발명의 제3 실시 형태에 따른 적층 세라믹 커패시터를 제조하는 방법을 순서대로 나타낸 사시도이다.
도 11은 본 발명의 제3 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
도 12는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터를 범프 전극을 생략하고 개략적으로 나타낸 사시도이다.
도 13은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to a first embodiment of the present invention with its mounting surface facing upward.
2 is a sectional view taken along the line A-A 'in Fig.
FIGS. 3A to 3C are perspective views sequentially illustrating a method of manufacturing a multilayer ceramic capacitor according to a first embodiment of the present invention.
4 is a side sectional view schematically showing a mounting substrate of a multilayer ceramic capacitor according to a first embodiment of the present invention.
5 is a perspective view schematically showing the length of the bump electrode in the multilayer ceramic capacitor according to the first embodiment of the present invention, which is shorter than the width of the ceramic body.
6 is a perspective view schematically showing a multilayer ceramic capacitor according to a second embodiment of the present invention with its mounting surface facing upward.
7 is a perspective view schematically showing a multilayer ceramic capacitor according to a third embodiment of the present invention with its mounting surface facing upward.
8 is an exploded perspective view showing the internal electrode structure of the multilayer ceramic capacitor of FIG.
9 is a perspective view schematically showing the length of the bump electrode in the multilayer ceramic capacitor according to the second embodiment of the present invention, which is shorter than the width of the ceramic body.
10A to 10C are perspective views sequentially showing a method of manufacturing a multilayer ceramic capacitor according to a third embodiment of the present invention.
11 is a side cross-sectional view schematically showing a mounting substrate of a multilayer ceramic capacitor according to a third embodiment of the present invention.
12 is a perspective view schematically showing an array type multilayer ceramic capacitor according to an embodiment of the present invention in which a bump electrode is omitted.
13 is a perspective view schematically showing an array type multilayer ceramic capacitor according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.
도 1은 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터를 실장 면이 위로 오도록 하여 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이다.
FIG. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to a first embodiment of the present invention with its mounting surface facing upward, and FIG. 2 is a sectional view taken along line A-A 'of FIG.
도 1 및 도 2 를 참조하면, 본 제1 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122), 제1 및 제2 외부 전극(131, 132), 및 제1 및 제2 범프(bump) 전극을 포함한다.
1 and 2, a multilayer
세라믹 본체(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것이다.The
세라믹 본체(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.The
또한, 세라믹 본체(110)는 욱면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.In addition, the
본 실시 형태에서는 설명의 편의를 위해, 세라믹 본체(110)의 유전체층(111)이 적층되는 상하 방향의 서로 대향하는 두께 방향의 면을 상하 면으로, 그 중에서 제1 및 제2 범프 전극(151, 152)이 형성된 면을 실장 면으로, 상기 상하 면을 연결하며 서로 대향하는 길이 방향의 면을 양 단면으로, 상기 양 단면과 수직으로 교차하며 서로 대향하는 폭 방향의 면을 양 측면으로 정의하기로 한다.In this embodiment, for convenience of explanation, the upper and lower surfaces of the
또한, 세라믹 본체(110)는 그 치수에 특별히 제한은 없으나, 예를 들어 1.0 mm × 0.5 mm 등의 크기로 구성하여 고용량의 적층 세라믹 커패시터(100)를 구성할 수 있다.The dimensions of the
또한, 세라믹 본체(110)의 최외곽면인 상하 면에는 필요시 소정 두께의 커버층(112, 113)을 형성할 수 있다.
On the upper and lower surfaces, which are the outermost surfaces of the
유전체층(111)은 1 층의 두께를 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 유전체층(11) 1 층의 두께는 소성 후 1.0 ㎛ 정도가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The thickness of one layer of the
또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.In addition, the
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.The BaTiO 3 based ceramic powder, for example, BaTiO 3 Ca, Zr, etc., some employ a (Ba 1 -x Ca x) TiO 3, Ba (Ti 1 - y Ca y) O 3, (Ba 1 - x Ca x ) (Ti 1 - y Zr y ) O 3 or Ba (Ti 1 - y Zr y ) O 3 , and the present invention is not limited thereto.
한편, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.In addition, a ceramic additive, an organic solvent, a plasticizer, a binder, a dispersant and the like may be further added to the
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등을 사용할 수 있다.
The ceramic additive may be, for example, a transition metal oxide or a carbide, a rare earth element, magnesium (Mg), or aluminum (Al).
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 본체(110) 내부에 번갈아 배치된다.The first and second
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second
제1 및 제2 내부 전극(121, 122)은 그 일단이 세라믹 본체(110)의 양 단면을 통하여 각각 노출된다.One end of each of the first and second
이렇게 세라믹 본체(110)의 양 단면을 통해 번갈아 노출된 제1 및 제2 내부 전극(121, 122)의 단부는 세라믹 본체(110)의 양 단면에서 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.The end portions of the first and second
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The first and second
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.When a predetermined voltage is applied to the first and second
이때, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
At this time, the capacitance of the multilayer
제1 및 제2 외부 전극(131, 132)은 양호한 전기 특성을 가지면서 우수한 내히트사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 구리(Cu)를 포함하는 외부 전극용 도전성 페이스트의 소성에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second
이러한 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 접속부와, 제1 및 제2 단자부를 포함할 수 있다.The first and second
상기 제1 및 제2 접속부는 세라믹 본체(110)의 양 단면에 각각 형성되며, 제1 및 제2 내부 전극(121, 122)의 노출된 단부와 각각 접속되어 전기적으로 연결되는 부분이다.The first and second connection portions are respectively formed on both end surfaces of the
상기 제1 및 제2 단자부는 상기 제1 및 제2 접속부에서 세라믹 본체(110)의 실장 면의 일부까지 각각 연장되게 형성된 부분이다.The first and second terminal portions are portions extending from the first and second connection portions to a portion of the mounting surface of the
한편, 제1 및 제2 외부 전극(131, 132)은 필요시 세라믹 본체(110)의 상면에 상기 제1 및 제2 단자부와 대향되게 단자부를 더 형성하여 상하 대칭 구조의 칩으로 구성할 수 있다.On the other hand, the first and second
위와 같이 단자부를 세라믹 본체(110)의 상하 면에 상하 대칭 구조로 구성하게 되면, 적층 세라믹 커패시터(100)를 기판 등에 실장할 때 상하 방향의 구분을 고려하지 않아도 되는 이점이 있다.
When the terminal portions are formed in the vertically symmetrical structure on the upper and lower surfaces of the
한편, 제1 및 제2 외부 전극(131, 132) 상에는 제3 및 제4 도금층(141, 142)이 형성될 수 있다.On the other hand, third and fourth plating layers 141 and 142 may be formed on the first and second
제3 및 제4 도금층(141, 142)은 일 예로서, 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.The third and fourth plating layers 141 and 142 include first and second nickel (Ni) plating layers respectively formed on the first and second
또한, 제3 및 제4 도금층(141, 142)은 다른 예로서, 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 구리(Cu) 도금층과, 상기 제1 및 제2 구리 도금층 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.As another example, the third and fourth plating layers 141 and 142 may include first and second copper (Cu) plating layers respectively formed on the first and second
세라믹 본체(110)의 실장 면에는 제1 및 제2 외부전극(131, 132)의 일부를 덮도록 제1 및 제2 범프 전극이 형성된다.
On the mounting surface of the
상기 제1 및 제2 범프 전극은 제1 및 제2 외부 전극(131,132)의 일부를 덮는 것만으로 전기적 연결요소로서의 기능을 할 수 있다.The first and second bump electrodes may function as an electrical connection element only by covering a part of the first and second
이때, 상기 제1 및 제2 범프 전극은 세라믹 본체(110)의 하면에 형성된 제1 및 제2 도전성 수지층(151, 152)과, 제1 및 제2 도전성 수지층(151, 152) 상에 형성된 제1 및 제2 도금층(161, 162)을 포함할 수 있다.The first and second bump electrodes may include first and second conductive resin layers 151 and 152 formed on the lower surface of the
제1 및 제2 도전성 수지층(151, 152)은 구리나 은 등의 금속 물질과 에폭시 또는 페놀 수지 등의 열경화성 수지와 용제를 혼합시킨 도전성 수지 페이스트로 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second conductive resin layers 151 and 152 may be formed of a conductive resin paste obtained by mixing a metal material such as copper or silver and a thermosetting resin such as epoxy or phenol resin with a solvent. It is not.
제1 및 제2 도금층(161, 162)은 상기 제1 및 제2 범프 전극과 제1 및 제2 외부 전극(131, 132) 간의 접합이 전기적으로 안정되도록 하기 위한 것이며, 예를 들어 Cu나 Ni막 등을 이용하여 이루어질 수 있다.The first and second plating layers 161 and 162 are for electrically stabilizing the bonding between the first and second bump electrodes and the first and second
예컨대, 제1 및 제2 도금층(161, 162)은, 제1 및 제2 도전성 수지층(151, 152) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
For example, the first and second plating layers 161 and 162 may include first and second nickel (Ni) plating layers respectively formed on the first and second conductive resin layers 151 and 152, And a first and a second tin (Sn) plating layers respectively formed on the nickel plating layer.
이때, 상기 제1 및 제2 범퍼 전극은 바람직하게 50㎛ 이상의 두께를 가질 수 있다.
At this time, the first and second bumper electrodes may preferably have a thickness of 50 mu m or more.
하기 표 1은 제1 및 제2 범프 전극의 두께에 따른 어쿠스틱 노이즈를 나타낸 것이다.Table 1 below shows the acoustic noise according to the thickness of the first and second bump electrodes.
여기서, 사용된 적층 세라믹 커패시터의 사이즈는 길이×폭×두께가 1.0mm×0.5mm×0.5mm이며, 각각의 시료의 어쿠스틱 노이즈는 DC 4V, AC 1 Vrms@4Khz에서 측정된 것이다.
Here, the size of the multilayer ceramic capacitor used was 1.0 mm x 0.5 mm x 0.5 mm in length x width x thickness, and the acoustic noise of each sample was measured at DC 4 V, AC 1 Vrms @ 4 KHz.
(범프 전극 없음)-
(Without bump electrode)
상기 표 1을 참조하면, 범프 전극이 없는 시료 1의 적층 세라믹 커패시터의 경우 어쿠스틱 노이즈가 34dB로 높게 나타났다.Referring to Table 1, in the case of the multilayer ceramic capacitor of the sample 1 having no bump electrode, the acoustic noise was as high as 34 dB.
이에 대해서, 본 실시 형태에 의해 범프 전극을 포함하는 시료 2 내지 5의 적층 세라믹 커패시터의 경우 어쿠스틱 노이즈가 30dB 미만으로 시료 1에 비해 감소되는 것을 알 수 있다.On the contrary, according to the present embodiment, it can be seen that the acoustic noise of the multilayer ceramic capacitors of the samples 2 to 5 including the bump electrodes is less than 30 dB, as compared with the sample 1.
특히, 범프 전극의 두께가 50 ㎛ 이상인 시료 3 내지 5의 경우 적층 세라믹 커패시터의 어쿠스틱 노이즈가 20 dB 미만으로 현저히 감소되는 것을 알 수 있다.Particularly, in the case of the samples 3 to 5, in which the thickness of the bump electrode is 50 m or more, the acoustic noise of the multilayer ceramic capacitor is remarkably reduced to less than 20 dB.
예컨대, 범프 전극의 높이가 50㎛인 시료 3의 경우 시료 1에 비해 어쿠스틱 노이즈를 약 15dB 저감시킬 수 있었다. 위와 같이 범프 전극의 높이가 50㎛ 이상일 때 현저한 효과가 얻어지는 것으로부터, 범프 전극의 두께는 50㎛ 이상으로 형성시키는 것이 바람직하다.
For example, in the case of the sample 3 in which the height of the bump electrode is 50 μm, the acoustic noise can be reduced by about 15 dB as compared with the sample 1. Since a remarkable effect can be obtained when the height of the bump electrode is 50 占 퐉 or more as described above, the thickness of the bump electrode is preferably 50 占 퐉 or more.
한편, 상기 제1 및 제2 범프 전극의 제1 및 제2 도금층(161, 162)은 일 예로서, 제1 및 제2 도전성 수지층(151, 152) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.The first and second plating layers 161 and 162 of the first and second bump electrodes may include first and second nickel layers 151 and 152 formed on the first and second conductive resin layers 151 and 152, (Ni) plating layer, and first and second tin (Sn) plating layers respectively formed on the first and second nickel plating layers.
또한, 상기 제1 및 제2 범프 전극의 제1 및 제2 도금층(161, 162)은 다른 예로서, 제1 및 제2 도전성 수지층(151, 152) 상에 각각 형성된 제1 및 제2 구리(Cu) 도금층과, 상기 제1 및 제2 구리 도금층 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
As another example, the first and second plating layers 161 and 162 of the first and second bump electrodes may include first and second copper layers 151 and 152 formed on the first and second conductive resin layers 151 and 152, respectively, (Cu) plating layer formed on the first and second nickel plating layers, first and second nickel (Ni) plating layers respectively formed on the first and second copper plating layers, first and second tin ) Plating layer.
도 3a 내지 도 3c는 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터를 제조하는 방법을 순서대로 나타낸 사시도이다.
FIGS. 3A to 3C are perspective views sequentially illustrating a method of manufacturing a multilayer ceramic capacitor according to a first embodiment of the present invention.
이하, 도 3a 내지 도 3c를 참조하여, 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
Hereinafter, a method of manufacturing the multilayer ceramic capacitor according to the first embodiment of the present invention will be described with reference to FIGS. 3A to 3C.
먼저, 복수의 세라믹 시트를 마련한다.First, a plurality of ceramic sheets are provided.
상기 세라믹 시트는 세라믹 소체(110)의 유전체층(111)을 형성하기 위한 것이다.The ceramic sheet is for forming the
상기 세라믹 시트는 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
The ceramic sheet may be prepared by mixing a ceramic powder, a polymer and a solvent to prepare a slurry, and the slurry may be formed into a sheet having a thickness of several micrometers by a method such as a doctor blade.
다음으로, 상기 각각의 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다.Next, conductive paste is printed on at least one surface of each of the ceramic sheets to a predetermined thickness to form first and second
이때, 제1 및 제2 내부 전극(121, 122)은 그 단부가 상기 세라믹 시트의 대향되는 양 단면을 통해 각각 노출되도록 형성한다.At this time, the first and second
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The conductive paste may be printed by a screen printing method or a gravure printing method, but the present invention is not limited thereto.
다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 복수의 세라믹 시트를 제1 및 제2 내부 전극(121, 122)의 단부가 적층체의 양 단면을 통해 각각 노출되도록 번갈아 적층한다.Next, a plurality of ceramic sheets on which the first and second
이후, 적층된 복수의 세라믹 시트를 적층 방향으로부터 가압하여 복수의 세라믹 시트 및 그 세라믹 시트에 형성된 제1 및 제2 내부 전극(121, 122)을 압착시켜 적층체를 형성한다.
Thereafter, a plurality of stacked ceramic sheets are pressed from the stacking direction to press the plurality of ceramic sheets and the first and second
다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화한다.
Next, the stacked body is cut into chips for each region corresponding to one capacitor.
다음으로, 상기 칩화된 적층체를 고온에서 소성하여 복수의 제1 및 제2 내부 전극(121, 122)이 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되게 배치된 세라믹 본체(110)를 완성한다.
Next, the chip-stacked body is fired at a high temperature to complete a
다음으로, 세라믹 본체(110)의 양 단부에 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 전기적으로 연결될 수 있도록 구리(Cu) 등을 포함하는 도전성 페이스트를 도포하고 소성하여, 도 3a에 도시된 바와 같이 세라믹 본체(110)의 양 단면에서 실장 면의 일부까지 연장되게 형성된 제1 및 제2 외부 전극(131, 132)을 형성한다.
Next, a conductive paste including copper (Cu) or the like is applied and fired at both ends of the
다음으로, 도 3b에 도시된 바와 같이, 세라믹 본체(110)의 실장 면에 제1 및 제2 외부 전극(131, 132)의 노출된 일부를 덮도록 도전성 수지 페이스트를 도포하여 제1 및 제2 도전성 수지층(151, 152)를 형성한다.Next, as shown in FIG. 3B, a conductive resin paste is applied to the mounting surface of the
상기 도전성 수지 페이스트는 구리-에폭시를 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The conductive resin paste may be copper-epoxy, but the present invention is not limited thereto.
다음으로, 도 3c에 도시된 바와 같이, 제1 및 제2 도전성 수지층(151, 152)에 전기 도금을 실시하여 제1 및 제2 도금층(161, 162)을 형성하여 제1 및 제2 범프 전극을 형성한다.Next, as shown in FIG. 3C, the first and second conductive resin layers 151 and 152 are electroplated to form first and second plating layers 161 and 162, Thereby forming an electrode.
상기 제1 및 제2 범프 전극은 바람직하게 50㎛ 이상의 두께로 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The first and second bump electrodes may preferably be formed to a thickness of 50 탆 or more, but the present invention is not limited thereto.
또한, 제1 및 제2 도금층(161, 162)은, 일 예로서, 제1 및 제2 도전성 수지층(151, 152) 상에 니켈을 전기 도금하고 이어서 주석을 전기 도금하여 형성할 수 있다.The first and second plating layers 161 and 162 may be formed, for example, by electroplating nickel on the first and second conductive resin layers 151 and 152 and then electroplating tin.
또한, 제1 및 제2 도금층(161, 162)은, 다른 예로서, 제1 및 제2 도전성 수지층(151, 152) 상에 구리를 전기 도금하고, 이어서 니켈을 전기 도금하고, 이어서 주석을 전기 도금하여 형성할 수 있다.
As another example, the first and second plating layers 161 and 162 may be formed by electroplating copper on the first and second conductive resin layers 151 and 152, followed by electroplating nickel, It can be formed by electroplating.
도 4는 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
4 is a side sectional view schematically showing a mounting substrate of a multilayer ceramic capacitor according to a first embodiment of the present invention.
도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 실장되는 기판(210), 및 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
4, the mounting
적층 세라믹 커패시터(100)는 세라믹 본체(110)의 실장 면인 하면에 형성된 제1 및 제2 범프 전극이 각각 기판(210)의 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 접합되어 전기적으로 연결될 수 있다.
The first and second bump electrodes formed on the lower surface of the
이때, 상기 제1 및 제2 범프 전극은 표면에 주석을 도금한 경우에는, 적층 세라믹 커패시터(100)를 기판(210)에 실장할 때 상기 제1 및 제2 범프 전극의 표면에 형성된 주석 성분이 녹으면서 제1 및 제2 전극 패드(221, 222)와 접합될 수 있다.
In this case, when tin is plated on the surface of the first and second bump electrodes, tin components formed on the surfaces of the first and second bump electrodes when the multilayer
위와 같이 적층 세라믹 커패시터(100)가 기판(210)에 실장된 상태에서 적층 세라믹 커패시터(100)의 양 단부에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다. If voltages having different polarities are applied to the first and second
이러한 수축과 팽창은 진동을 발생시키게 된다. 또한, 상기 진동은 제 1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
Such contraction and expansion cause vibration. In addition, the vibration is transmitted from the first and second
본 실시 형태에 따르면, 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 압전 진동을 상기 제1 및 제2 범프 전극의 탄성을 이용하여 흡수함으로써, 어쿠스틱 노이즈를 저감시킬 수 있다..
According to the present embodiment, the piezoelectric vibrations transmitted to the substrate through the first and second
또한, 본 실시 예에 따른 적층 세라믹 커패시터의 실장 기판(200)은 상기 제1 및 제2 범프 전극에 의해 세라믹 본체(110)가 기판(210)의 제1 및 제2 전극 패드(221, 222)로부터 소정 거리 이격되게 형성된다.The
본 실시 형태에 따르면, 솔더(231, 232)를 사용하는 경우에도, 종래의 적층 세라믹 커패시터와는 달리 솔더(231, 232)가 상기 제1 및 제2 범프 전극의 실장 면과 그 둘레 면 등 최소한의 높이로 한정되어 형성될 수 있다.According to this embodiment, unlike the conventional multilayer ceramic capacitor, even when the
따라서, 본 실시 형태의 적층 세라믹 커패시터(100)는, 솔더(231, 232)의 높이가 최소화되면서 상기 제1 및 제2 범프 전극의 탄성력이 효율적으로 작용하게 되고, 이에 적층 세라믹 커패시터(100)로부터 발생하는 진동이 기판(210)에 전달되는 것을 감소시킴으로써 어쿠스틱 노이즈를 저감시킬 수 있다.
Therefore, in the multilayer
한편, 최근 전자 제품의 소형화 및 박형화로 인해 기판의 축소화가 진행되어 전자 부품의 고밀도 실장이 요구되고 있다.On the other hand, in recent years, due to miniaturization and thinning of electronic products, miniaturization of substrates has progressed, and high-density packaging of electronic components has been demanded.
특히 범용 수동 부품은 탑재 수량이 많으면 실장 면적이 많이 소비된다는 점에서 고밀도 실장에 대한 대응이 더욱 증가하고 있다.Particularly, the general-purpose passive components have a larger mounting area than the conventional passive components.
본 실시 형태에 따르면, 외부 전극의 실장 면을 세라믹 본체의 변위가 적고 진동이 잘 전달되지 않는 두께 방향의 일 면에 형성하여 실장부의 면적을 감소시킬 수 있다.According to this embodiment, the mounting surface of the external electrode can be formed on one surface in the thickness direction in which the displacement of the ceramic body is small and the vibration is not transmitted well, thereby reducing the area of the mounting portion.
또한, 범프 전극에 의해 외부 전극의 둘레 면에 솔더를 사용하지 않거나 솔더를 사용하더라도 그 부피를 최소한으로 줄여 기판에 형성된 랜드 패턴(land pattern)의 면적을 줄임으로써, 외부 전극의 고착 강도 등 기계적 강도를 손상하지 않고 고밀도 실장을 가능하게 할 수 있다.Further, even if the solder is not used on the peripheral surface of the external electrode by the bump electrode, the volume of the land pattern formed on the substrate is reduced by minimizing the volume of the solder, so that the mechanical strength High-density mounting can be performed without damaging the semiconductor device.
또한, 기판 상에 좁은 피치(pitch)로 복수의 적층 세라믹 커패시터를 실장 하더라도 각각의 적층 세라믹 커패시터를 연결하는 솔더브릿지(solder bridge)가 생기지 않아 부품의 신뢰성을 향상시킬 수 있는 효과가 있다.
Further, even when a plurality of multilayer ceramic capacitors are mounted on the substrate at a narrow pitch, there is no solder bridge connecting the multilayer ceramic capacitors, thereby improving the reliability of the components.
한편, 범프 전극의 길이가 세라믹 본체의 폭과 동일하게 되면, 기판에 실장시 솔더가 범프 전극의 뒤쪽으로 흐르면서 솔더가 외부 전극 전체에 균일하게 퍼지는 것이 방해될 수 있다.On the other hand, if the length of the bump electrode is equal to the width of the ceramic body, the solder may flow to the back of the bump electrode when mounted on the substrate, and the solder may be prevented from spreading uniformly over the entire outer electrode.
이에, 본 실시 예에서는 도 5에 도시된 바와 같이, 필요시 상기 제1 및 제2 범프 전극의 길이를 세라믹 본체(110)의 폭 보다 짧게 형성할 수 있다.5, the length of the first and second bump electrodes may be shorter than the width of the
이 경우, 상기 범프 전극의 단차진 부분에 솔더가 유동할 수 있는 공간이 마련되면서 솔더가 외부 전극 전체에 균일하게 퍼지는 효과를 기대할 수 있다.In this case, a space for allowing solder to flow in the stepped portion of the bump electrode is provided, and the effect that the solder uniformly spreads over the entire outer electrode can be expected.
이렇게 솔더가 외부 전극 전체에 균일하게 퍼지게 되면 종래의 세라믹 본체(110)를 타고 두꼐 방향으로 형성되는 솔더의 높이를 낮출 수 있으며, 이와 같이 솔더의 높이를 낮추는 경우 어쿠스틱 노이즈의 저감 효과를 가져오게 된다.
When the solder uniformly spreads over the entire outer electrode, the height of the solder formed in the longitudinal direction of the conventional
도 6은 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터를 실장 면이 위로 오도록 하여 개략적으로 나타낸 사시도이다.
6 is a perspective view schematically showing a multilayer ceramic capacitor according to a second embodiment of the present invention with its mounting surface facing upward.
여기서, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 외부 전극(131, 132)이 형성된 구조는 앞서 설명한 일 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 절연층(171, 172)을 도시하여 이를 토대로 구체적으로 설명하기로 한다.
The structure in which the
도 6을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100')는, 세라믹 본체(110)의 양 단부에 제1 및 제2 외부 전극(131, 132)의 일부를 덮도록 제1 및 제2 절연층(171, 172)이 형성될 수 있다.6, the multilayer ceramic capacitor 100 'according to the present embodiment includes first and second
제1 및 제2 절연층(171, 172)은 비전도성의 절연 수지와 같은 재료로 이루어질 수 있으며, 바람직하게는 에폭시 레지스트(epoxy resist) 등으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The first and second insulating
또한, 제1 및 제2 절연층(171, 172)은 비전도성의 절연 수지와 같은 재료로 이루어질 수 있으며, 바람직하게는 에폭시, 페놀계 열경화성수지, 폴리프로필렌, 아크릴계 열가소성수지 등으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
The first and second insulating
이러한 제1 및 제2 절연층(171, 172)은 적층 세라믹 커패시터(100')를 기판에 실장할 때 세라믹 본체(110)의 둘레 면 및 제1 및 제2 외부 전극(131, 132)의 둘레 면에 솔더가 형성되는 것을 억제하는 역할을 할 수 있다.The first and second insulating
또한, 좁은 기판 위에 복수의 칩을 실장하는 경우, 실장된 칩들이 서로 접촉하더라도 쇼트가 발생하는 것을 방지하여 제품 전체의 회로 안정성을 높이는 역할을 할 수 있다.
In addition, when a plurality of chips are mounted on a narrow substrate, it is possible to prevent a short circuit from occurring even when the mounted chips are in contact with each other, thereby enhancing the circuit stability of the entire product.
도 7은 본 발명의 제3 실시 형태에 따른 적층 세라믹 커패시터를 실장 면이 위로 오도록 하여 개략적으로 나타낸 사시도이고, 도 8은 도 7의 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
FIG. 7 is a perspective view schematically showing a multilayer ceramic capacitor according to a third embodiment of the present invention with its mounting surface facing upward, and FIG. 8 is an exploded perspective view showing an internal electrode structure of the multilayer ceramic capacitor of FIG.
여기서, 세라믹 본체(310)의 구조와 같이, 앞서 설명한 일 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 부분에 대해서 구체적으로 설명하기로 한다.
Here, as for the structure of the
도 7 및 도 8을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(300)는, 세라믹 본체(310), 각 한 쌍의 제1 및 제2 외부 전극(331-334), 복수의 제1 및 제2 내부 전극(321, 322), 제1 및 제2 범프 전극을 포함한다.7 and 8, the multilayer
세라믹 본체(310)는 복수의 유전체층(311)이 두께 방향으로 적층되어 형성된다.The
한 쌍의 제1 외부 전극(331, 332)은 세라믹 본체(310)의 양 측면에 서로 대향되게 형성되며, 세라믹 본체(310)의 실장 면의 일부까지 각각 연장되게 형성된다.The pair of first
한 쌍의 제2 외부 전극(333, 334)은 세라믹 본체(310)의 길이 방향을 따라 제1 외부 전극(331, 332)과 이격된 위치에서 세라믹 본체(310)의 양 측면에 서로 대향되게 형성되며, 세라믹 본체(310)의 실장 면의 일부까지 각각 연장되게 형성된다.
The pair of second
이러한 제1 및 제2 외부 전극(331-334) 상에는 필요시 제3 및 제4 도금층(341-344)가 형성될 수 있다.The third and fourth plating layers 341 - 344 may be formed on the first and second external electrodes 331 - 334 if necessary.
제3 및 제4 도금층(341-344)은 일 예로서, 제1 및 제2 외부 전극(331-334) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.The third and fourth plating layers 341-344 include, by way of example, first and second nickel (Ni) plating layers respectively formed on the first and second external electrodes 331-334, And a first and a second tin (Sn) plating layers respectively formed on the nickel plating layer.
또한, 제3 및 제4 도금층(341-344)은 다른 예로서, 제1 및 제2 외부 전극(331-334) 상에 각각 형성된 제1 및 제2 구리(Cu) 도금층과, 상기 제1 및 제2 구리 도금층 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
As another example, the third and fourth plating layers 341-344 may include first and second copper (Cu) plated layers respectively formed on the first and second external electrodes 331-334, First and second nickel (Ni) plating layers respectively formed on the second copper plating layer, and first and second tin (Sn) plating layers respectively formed on the first and second nickel plating layers.
제1 및 제2 내부 전극(321, 322)은 세라믹 본체(310) 내에서 유전체층(311)을 사이에 두고 서로 대향되게 배치된다.The first and second
제1 내부 전극(321)은 세라믹 본체(310)의 양 측면을 통해 노출되어 한 쌍의 제1 외부 전극(331, 332)과 접속된 한 쌍의 제1 리드부(321a, 321b)를 가질 수 있다.The first
제2 내부 전극(322)은 세라믹 본체(310)의 양 측면을 통해 노출되어 한 쌍의 제2 외부 전극(333, 334)과 접속된 한 쌍의 제2 리드부(322a, 322b)를 가질 수 있다.The second
상기 제1 범프 전극은 세라믹 본체(310)의 실장 면에 한 쌍의 제1 및 외부 전극(331, 332)의 적어도 일부를 동시에 덮도록 형성될 수 있다.The first bump electrode may be formed to simultaneously cover at least a portion of the pair of first and
상기 제2 범프 전극은 세라믹 본체(310)의 실장 면에 한 쌍의 제2 외부 전극(333, 334)의 적어도 일부를 동시에 덮도록 형성될 수 있다.The second bump electrode may be formed to cover at least a portion of the pair of second
또한, 상기 제1 및 제2 범프 전극은 세라믹 본체(310)의 실장 면에 형성된 제1 및 제2 도전성 수지층(351, 352)과, 제1 및 제2 도전성 수지층(351, 352) 상에 형성된 제1 및 제2 도금층(361, 362)을 포함할 수 있다.The first and second bump electrodes include first and second conductive resin layers 351 and 352 formed on the mounting surface of the
이때, 상기 제1 및 제2 범퍼 전극은 50㎛ 이상의 두께를 가질 수 있다.At this time, the first and second bumper electrodes may have a thickness of 50 mu m or more.
한편, 상기 제1 및 제2 점프 전극의 제1 및 제2 도금층(361, 362)와 제1 및 제2 외부 전극(331-334)의 제3 및 제4 도금층(341-344)은 필요시 단일 전기 도금에 의해 형성될 수 있다.
The first and second plating layers 361 and 362 of the first and second jump electrodes and the third and fourth plating layers 341 and 344 of the first and second
한편, 본 실시 예에서는 도 9에 도시된 바와 같이, 필요시 상기 제1 및 제2 범프 전극의 길이를 세라믹 본체(110)의 폭 보다 짧게 형성할 수 있다.
9, the lengths of the first and second bump electrodes may be shorter than the width of the
도 10a 내지 도 10c는 본 발명의 제3 실시 형태에 따른 적층 세라믹 커패시터를 제조하는 방법을 순서대로 나타낸 사시도이다.
10A to 10C are perspective views sequentially showing a method of manufacturing a multilayer ceramic capacitor according to a third embodiment of the present invention.
여기서, 앞서 설명한 일 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 부분에 대해서 구체적으로 설명하기로 한다.
Here, to avoid duplication, a detailed description thereof will be omitted, and a portion having a structure different from that of the above-described embodiment will be concretely described.
먼저 복수의 세라믹 시트를 마련한다.
First, a plurality of ceramic sheets are prepared.
다음으로, 상기 각각의 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(321, 322)을 형성한다.Next, the first and second
이때, 제1 내부 전극(321)은 상기 세라믹 시트의 양 측면을 통해 노출된 한 쌍의 제1 리드부(321a, 321b)를 갖도록 하며, 제2 내부 전극(322)은 상기 세라믹 시트의 양 측면을 통해 노출되되 제1 리드부(321a, 321b)와 오버랩되지 않는 한 쌍의 제2 리드부(322a, 322b)를 갖도록 한다.
The first
다음으로, 제1 및 제2 내부 전극(321, 322)이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 제1 및 제2 내부 전극(321, 322)이 서로 번갈아 배치되도록 적층하고 가압하여 적층체를 형성한다.
Next, a plurality of ceramic sheets on which the first and second
다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 고온에서 소성하여 한 쌍의 제1 리드부(321a, 321b) 및 제2 리드부(322a, 322b)가 세라믹 본체(310)의 양 측면을 통해 번갈아 노출되는 세라믹 본체(310)를 완성한다.
Next, the laminate is cut for each region corresponding to one capacitor and fired at a high temperature to form a pair of
다음으로, 세라믹 본체(310)의 양 측면에 각 한 쌍의 제1 및 제2 외부 전극(331-334)를 형성한다.Next, a pair of first and second external electrodes 331 - 334 are formed on both sides of the
이때, 제1 및 제2 외부 전극(331-334)은 세라믹 본체(310)의 실장 면의 일부까지 연장되게 형성하되, 제1 리드부(321a, 321b) 및 제2 리드부(322a, 322b)와 각각 전기적으로 연결되도록 형성한다.
The first and second external electrodes 331-334 are formed to extend to a part of the mounting surface of the
다음으로, 한 쌍의 제1 및 제2 외부 전극(331-334)의 노출된 실장 면 중 일부를 각각 동시에 덮도록 도전성 수지 페이스트를 도포하고, 이어서 전기 도금을 실시하여 제1 및 제2 범프 전극을 형성한다.
Next, a conductive resin paste is applied so as to simultaneously cover a part of the exposed mounting surfaces of the pair of first and second external electrodes 331-334, respectively, and then electroplating is performed to form the first and second bump electrodes .
도 11는 본 발명의 제3 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판을 개략적으로 나타낸 측단면도이다.
11 is a side cross-sectional view schematically showing a mounting substrate of a multilayer ceramic capacitor according to a third embodiment of the present invention.
여기서, 앞서 설명한 일 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 부분에 대해서 구체적으로 설명하기로 한다.
Here, to avoid duplication, a detailed description thereof will be omitted, and a portion having a structure different from that of the above-described embodiment will be concretely described.
적층 세라믹 커패시터(300)는 세라믹 본체(310)의 실장 면인 하면에 형성된 제1 및 제2 범프 전극이 각각 기판(210)의 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)가 기판(210)과 접합되어 전기적으로 연결될 수 있다.
The first and second bump electrodes formed on the bottom surface of the
이때, 상기 제1 및 제2 범프 전극은 표면에 주석을 도금한 경우 기판(210)에 실장할 때 상기 제1 및 제2 범프 전극의 표면에 형성된 주석 성분이 녹으면서 제1 및 제2 전극 패드(221, 222)와 접합될 수 있다.
In this case, when the tin is plated on the surface of the first and second bump electrodes, tin components formed on the surfaces of the first and second bump electrodes melt when mounted on the
도 12는 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터를 범프 전극을 생략하고 개략적으로 나타낸 사시도이고, 도 13은 본 발명의 일 실시 형태에 따른 어레이형 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
FIG. 12 is a perspective view schematically showing an array type multilayer ceramic capacitor according to an embodiment of the present invention, with the bump electrodes omitted, and FIG. 13 is a perspective view schematically showing an array type multilayer ceramic capacitor according to an embodiment of the present invention .
여기서, 앞서 설명한 일 실시 형태와 유사한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 부분에 대해서 구체적으로 설명하기로 한다.
Here, to avoid duplication, a detailed description thereof will be omitted, and a portion having a structure different from that of the above-described embodiment will be concretely described.
본 실시 형태에 따른 어레이형 적층 세라믹 커패시터(1000)는, 세라믹 본체(1100), 세라믹 본체(1100)의 길이 방향으로 복수의 쌍이 이격되게 형성된 제1 및 제2 외부 전극(1331-1338), 제1 및 제 외부 전극(1331-1338)과 각각 접속된 제1 및 제2 내부 전극(미도시) 및 범프 전극(1351-1354)을 포함한다.
The array type
세라믹 본체(1100)는 복수의 유전체층(미도시)이 적층되어 형성될 수 있다.
The
제1 및 제2 외부 전극(1331-1338)은 세라믹 본체(1100)의 양 측면에 서로 대향되게 형성되며, 세라믹 본체(1100)의 실장 면의 일부까지 각각 연장되게 형성될 수 있다.
The first and second external electrodes 1331-1338 may be formed on both sides of the
상기 제1 및 제2 내부 전극은, 세라믹 본체(1100) 내에서 상기 유전체층을 사이에 두고 서로 대향되게 배치되며, 세라믹 본체(1100)의 양 측면을 통해 번갈아 노출되어 제1 및 제2 외부 전극(1331-1338)과 각각 접속될 수 있다.
The first and second internal electrodes are disposed opposite to each other with the dielectric layer interposed therebetween in the
범프 전극(1351-1354)은 세라믹 본체(1100)의 길이 방향으로 복수의 쌍이 이격되게 형성되며, 세라믹 본체(1100)의 실장 면에서 서로 대향되게 형성된 제1 및 제2 외부 전극의 일부를 동시에 덮도록 형성될 수 있다.
The bump electrodes 1351-1354 are formed so that a plurality of pairs of the bump electrodes 1351-1354 are spaced apart from each other in the longitudinal direction of the
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the scope of the present invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. And will be apparent to those skilled in the art.
100, 100', 300, 1000 ; 적층 세라믹 커패시터
110, 310, 1100 ; 세라믹 본체 111, 311 ; 유전체층
112, 113 ; 커버층 121, 321 ; 제1 내부 전극
122, 322 ; 제2 내부 전극
131, 331, 332, 1331, 1332, 1333, 1334 ; 제1 외부 전극
132, 333, 334, 1335, 1336, 1337, 1338 ; 제2 외부 전극
141, 142, 341, 342, 343, 344 ; 제3 및 제4 도금층
151, 152, 351, 352 ; 제1 및 제2 도전성 수지층
161, 162, 361, 362 ; 제1 및 제2 도금층
171, 172 ; 제1 및 제2 절연층
210 ; 기판
221, 222 ; 제1 및 제2 전극 패드
231, 232 ; 솔더
321a, 321b ; 제1 리드부
322a, 322b ; 제2 리드부
1351, 1352, 1352, 1354 ; 범프 전극100, 100 ', 300, 1000; Multilayer Ceramic Capacitors
110, 310, 1100;
112, 113; Cover layers 121 and 321; The first internal electrode
122, 322; The second internal electrode
131, 331, 332, 1331, 1332, 1333, 1334; The first outer electrode
132, 333, 334, 1335, 1336, 1337, 1338; The second outer electrode
141, 142, 341, 342, 343, 344; The third and fourth plated layers
151, 152, 351, 352; The first and second conductive resin layers
161, 162, 361, 362; The first and second plating layers
171, 172; The first and second insulating layers
210; Board
221, 222; The first and second electrode pads
231, 232; Solder
321a, 321b; The first lead portion
322a, 322b; The second lead portion
1351, 1352, 1352, 1354; Bump electrode
Claims (53)
상기 세라믹 본체의 양 측면에 서로 대향되게 형성되며, 상기 세라믹 본체의 실장 면의 일부와 상기 세라믹 본체의 일 단면의 일부까지 각각 연장되게 형성된 한 쌍의 제1 외부 전극;
상기 제1 외부 전극과 이격된 위치에서 상기 세라믹 본체의 양 측면에 서로 대향되게 형성되며, 상기 세라믹 본체의 실장 면의 일부와 상기 세라믹 본체의 타 단면의 일부까지 각각 연장되게 형성된 한 쌍의 제2 외부 전극;
상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제1 외부 전극과 접속된 한 쌍의 제1 리드부를 갖는 복수의 제1 내부 전극 및 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제2 외부 전극과 접속된 한 쌍의 제2 리드부를 갖는 복수의 제2 내부 전극;
상기 세라믹 본체의 실장 면에 상기 한 쌍의 제1 외부 전극의 일부를 동시에 덮도록 형성된 제1 범프(Bump) 전극; 및
상기 세라믹 본체의 실장 면에 상기 한 쌍의 제2 외부 전극의 일부를 동시에 덮도록 형성된 제2 범프 전극; 을 포함하는 적층 세라믹 커패시터.
A ceramic body in which a plurality of dielectric layers are stacked in a thickness direction;
A pair of first external electrodes formed on both sides of the ceramic body so as to face each other and extending to a part of a mounting surface of the ceramic body and a part of one end surface of the ceramic body;
And a pair of first and second external electrodes formed to face each other on both sides of the ceramic body at a position spaced apart from the first external electrode and extend to a portion of the mounting surface of the ceramic body and a portion of the other end surface of the ceramic body, External electrodes;
A plurality of first internal electrodes exposed through both side surfaces of the ceramic body with the dielectric layer interposed therebetween and having a pair of first lead portions connected to the pair of first external electrodes in the ceramic body, A plurality of second internal electrodes exposed through both side surfaces of the main body and having a pair of second lead portions connected to the pair of second external electrodes;
A first bump electrode formed on the mounting surface of the ceramic body so as to simultaneously cover a part of the pair of first external electrodes; And
A second bump electrode formed on the mounting surface of the ceramic body so as to simultaneously cover a part of the pair of second external electrodes; And a capacitor.
상기 제1 및 제2 범프 전극은,
상기 세라믹 본체의 실장 면에 형성된 제1 및 제2 도전성 수지층과, 상기 제1 및 제2 도전성 수지층 상에 형성된 제1 및 제2 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second bump electrodes are made of a metal,
A first and a second conductive resin layers formed on a mounting surface of the ceramic body; and first and second plating layers formed on the first and second conductive resin layers.
상기 제1 및 제2 도금층은, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
3. The method of claim 2,
Wherein the first and second plating layers include first and second nickel (Ni) plating layers and first and second tin (Sn) plating layers respectively formed on the first and second nickel plating layers Multilayer Ceramic Capacitors.
상기 제1 및 제2 도금층은, 제1 및 제2 구리(Cu) 도금층과, 상기 제1 및 제2 구리 도금층 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
3. The method of claim 2,
Wherein the first and second plating layers comprise first and second copper (Cu) plating layers, first and second nickel (Ni) plating layers respectively formed on the first and second copper plating layers, And a first and a second tin (Sn) plating layers respectively formed on the two nickel plating layers.
상기 제1 및 제2 범프 전극은 50㎛ 이상의 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second bump electrodes have a thickness of 50 占 퐉 or more.
상기 제1 및 제2 범프 전극의 길이는 상기 세라믹 본체의 폭 보다 짧게 형성되는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein a length of the first and second bump electrodes is shorter than a width of the ceramic body.
상기 제1 및 제2 외부 전극은, 상기 세라믹 본체의 양 측면에 형성되며 상기 제1 및 제2 내부 전극의 제1 및 제2 리드부와 각각 접속된 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 제1 및 제2 단자부를 포함하며,
상기 제1 및 제2 범프 전극이 상기 제1 및 제2 단자부의 일부를 덮도록 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second external electrodes are formed on both side surfaces of the ceramic body and include first and second connection portions respectively connected to the first and second lead portions of the first and second internal electrodes, And first and second terminal portions extending from the second connecting portion to a part of the mounting surface of the ceramic body,
And the first and second bump electrodes are formed to cover a part of the first and second terminal portions.
상기 제1 및 제2 외부 전극 상에 형성된 제3 및 제4 도금층을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
And third and fourth plating layers formed on the first and second external electrodes. ≪ RTI ID = 0.0 > 11. < / RTI >
상기 제3 및 제4 도금층은, 제3 및 제4 니켈(Ni) 도금층과, 상기 제3 및 제4 니켈 도금층 상에 각각 형성된 제3 및 제4 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
9. The method of claim 8,
Wherein the third and fourth plating layers include third and fourth nickel (Ni) plating layers, and third and fourth tin (Sn) plating layers respectively formed on the third and fourth nickel plating layers Multilayer Ceramic Capacitors.
상기 제3 및 제4 도금층은, 제3 및 제4 구리(Cu) 도금층과, 상기 제3 및 제4 구리 도금층 상에 각각 형성된 제3 및 제4 니켈(Ni) 도금층과, 상기 제3 및 제4 니켈 도금층 상에 각각 형성된 제3 및 제4 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
9. The method of claim 8,
Wherein said third and fourth plating layers comprise third and fourth copper (Cu) plating layers, third and fourth nickel (Ni) plating layers respectively formed on said third and fourth copper plating layers, And a third and a fourth tin (Sn) plated layer respectively formed on the fourth nickel plated layer.
상기 세라믹 본체의 양 단부에 상기 제1 및 제2 외부 전극의 일부를 덮도록 형성된 제1 및 제2 절연층을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
The method according to claim 1,
Further comprising first and second insulating layers formed on both ends of the ceramic body to cover a portion of the first and second external electrodes.
상기 세라믹 본체의 양 측면에 서로 대향되게 형성되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제1 외부 전극;
상기 제1 외부 전극과 이격된 위치에서 상기 세라믹 본체의 양 측면에 서로 대향되게 형성되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제2 외부 전극;
상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 서로 대향되게 배치되며, 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제1 외부 전극과 접속된 한 쌍의 제1 리드부를 갖는 복수의 제1 내부 전극 및 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제2 외부 전극과 접속된 한 쌍의 제2 리드부를 갖는 복수의 제2 내부 전극;
상기 세라믹 본체의 실장 면에 상기 한 쌍의 제1 외부 전극의 일부를 동시에 덮도록 형성된 제1 범프 전극; 및
상기 세라믹 본체의 실장 면에 상기 한 쌍의 제2 외부 전극의 일부를 동시에 덮도록 형성된 제2 범프(Bump) 전극; 을 포함하는 적층 세라믹 커패시터.
A ceramic body in which a plurality of dielectric layers are stacked in a thickness direction;
A pair of first external electrodes formed to be opposite to each other on both sides of the ceramic body and each extending to a part of the mounting surface of the ceramic body;
A pair of second external electrodes formed to be opposite to each other on both side surfaces of the ceramic body at a position spaced apart from the first external electrode and each extending to a part of the mounting surface of the ceramic body;
And a pair of first lead portions which are exposed through both side surfaces of the ceramic body and connected to the pair of first external electrodes in the ceramic body so as to face each other with the dielectric layer interposed therebetween, A plurality of second internal electrodes exposed through both side surfaces of the ceramic body and having a pair of second lead portions connected to the pair of second external electrodes;
A first bump electrode formed on the mounting surface of the ceramic body so as to simultaneously cover a part of the pair of first external electrodes; And
A second bump electrode formed on the mounting surface of the ceramic body so as to simultaneously cover a part of the pair of second external electrodes; And a capacitor.
상기 제1 및 제2 범프 전극은,
상기 세라믹 본체의 실장 면에 형성된 제1 및 제2 도전성 수지층과, 상기 제1 및 제2 도전성 수지층 상에 형성된 제1 및 제2 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
13. The method of claim 12,
Wherein the first and second bump electrodes are made of a metal,
A first and a second conductive resin layers formed on a mounting surface of the ceramic body; and first and second plating layers formed on the first and second conductive resin layers.
상기 제1 및 제2 도금층은, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
14. The method of claim 13,
Wherein the first and second plating layers include first and second nickel (Ni) plating layers and first and second tin (Sn) plating layers respectively formed on the first and second nickel plating layers Multilayer Ceramic Capacitors.
상기 제1 및 제2 도금층은, 제1 및 제2 구리(Cu) 도금층과, 상기 제1 및 제2 구리 도금층 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
14. The method of claim 13,
Wherein the first and second plating layers comprise first and second copper (Cu) plating layers, first and second nickel (Ni) plating layers respectively formed on the first and second copper plating layers, And a first and a second tin (Sn) plating layers respectively formed on the two nickel plating layers.
상기 제1 및 제2 범퍼 전극은 50㎛ 이상의 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
13. The method of claim 12,
Wherein the first and second bumper electrodes have a thickness of 50 占 퐉 or more.
상기 제1 및 제2 범프 전극의 길이는 상기 세라믹 본체의 폭 보다 짧게 형성되는 적층 세라믹 커패시터.
13. The method of claim 12,
Wherein a length of the first and second bump electrodes is shorter than a width of the ceramic body.
상기 제1 및 제2 외부 전극은, 상기 세라믹 본체의 양 측면에 형성되며 상기 제1 및 제2 내부 전극의 제1 및 제2 리드부와 각각 접속된 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 제1 및 제2 단자부를 포함하며,
상기 제1 및 제2 범프 전극이 상기 제1 및 제2 단자부의 일부를 덮도록 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
13. The method of claim 12,
Wherein the first and second external electrodes are formed on both side surfaces of the ceramic body and include first and second connection portions respectively connected to the first and second lead portions of the first and second internal electrodes, And first and second terminal portions extending from the second connecting portion to a part of the mounting surface of the ceramic body,
And the first and second bump electrodes are formed to cover a part of the first and second terminal portions.
상기 제1 및 제2 외부 전극 상에 형성된 제3 및 제4 도금층을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
13. The method of claim 12,
And third and fourth plating layers formed on the first and second external electrodes. ≪ RTI ID = 0.0 > 11. < / RTI >
상기 제3 및 제4 도금층은, 제3 및 제4 니켈(Ni) 도금층과, 상기 제3 및 제4 니켈 도금층 상에 각각 형성된 제3 및 제4 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
20. The method of claim 19,
Wherein the third and fourth plating layers include third and fourth nickel (Ni) plating layers, and third and fourth tin (Sn) plating layers respectively formed on the third and fourth nickel plating layers Multilayer Ceramic Capacitors.
상기 제3 및 제4 도금층은, 제3 및 제4 구리(Cu) 도금층과, 상기 제3 및 제4 구리 도금층 상에 각각 형성된 제3 및 제4 니켈(Ni) 도금층과, 상기 제3 및 제4 니켈 도금층 상에 각각 형성된 제3 및 제4 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
20. The method of claim 19,
Wherein said third and fourth plating layers comprise third and fourth copper (Cu) plating layers, third and fourth nickel (Ni) plating layers respectively formed on said third and fourth copper plating layers, And a third and a fourth tin (Sn) plated layer respectively formed on the fourth nickel plated layer.
상기 세라믹 본체의 양 측면에 서로 대향되게 형성되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성되며, 상기 세라믹 본체의 길이 방향으로 복수의 쌍이 이격되게 형성된 제1 및 제2 외부 전극;
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향되게 배치되며, 상기 세라믹 본체의 양 측면을 통해 번갈아 노출되어 상기 제1 및 제2 외부 전극과 각각 접속된 복수의 제1 및 제2 내부 전극; 및
상기 세라믹 본체의 실장 면에 서로 대향되게 형성된 제1 및 제2 외부 전극의 일부를 동시에 덮도록 형성되며, 상기 세라믹 본체의 길이 방향으로 복수의 쌍이 이격되게 형성된 범프 전극; 을 포함하는 어레이형 적층 세라믹 커패시터.
A ceramic body in which a plurality of dielectric layers are stacked;
First and second external electrodes formed on both sides of the ceramic body so as to face each other and extending to a part of the mounting surface of the ceramic body and having a plurality of pairs spaced apart in the longitudinal direction of the ceramic body;
A plurality of first and second internal electrodes disposed opposite to each other with the dielectric layer interposed therebetween in the ceramic body and alternately exposed through both side surfaces of the ceramic body and connected to the first and second external electrodes respectively; And
A bump electrode formed on the mounting surface of the ceramic body so as to cover a part of the first and second external electrodes facing each other at a same time and having a plurality of pairs spaced apart in the longitudinal direction of the ceramic body; Wherein the first and second electrodes are electrically connected to each other.
상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 상기 한 쌍의 제1 및 제2 리드부가 세라믹 본체의 양 측면을 통해 노출되는 세라믹 본체를 마련하는 단계;
상기 세라믹 본체의 양 측면에서 상기 세라믹 본체의 실장 면의 일부와 상기 세라믹 본체의 일 단면의 일부까지 각각 연장하여 상기 한 쌍의 제1 리드부와 각각 전기적으로 연결되도록 한 쌍의 제1 외부 전극을 형성하고, 상기 세라믹 본체의 양 측면 중 상기 제1 외부 전극과 이격된 위치에서 상기 세라믹 본체의 실장 면의 일부와 상기 세라믹 본체의 타 단면의 일부까지 각각 연장하여 상기 한 쌍의 제2 리드부와 각각 전기적으로 연결되도록 한 쌍의 제2 외부 전극을 형성하는 단계; 및
상기 한 쌍의 제1 및 제2 외부 전극의 노출된 실장 면 중 일부를 각각 동시에 덮도록 도전성 수지 페이스트를 도포하고 이어서 전기 도금을 실시하여 제1 및 제2 범프 전극을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법.
A first internal electrode having a pair of first lead portions exposed through both sides of the ceramic sheet and a second internal electrode exposed through both sides of the ceramic sheet and having a pair of second lead portions which do not overlap with the first lead portion, Stacking a plurality of ceramic sheets each having internal electrodes formed thereon such that the first and second internal electrodes alternate with each other with the ceramic sheet interposed therebetween;
Providing a ceramic body in which the laminate is cut and fired for each region corresponding to one capacitor so that the pair of first and second lead portions are exposed through both sides of the ceramic body;
A pair of first external electrodes extending from both sides of the ceramic body to a part of the mounting surface of the ceramic body and a part of one end surface of the ceramic body so as to be electrically connected to the pair of first lead parts, And extending to a portion of a mounting surface of the ceramic body and a portion of the other end surface of the ceramic body at a position spaced apart from the first external electrode on both sides of the ceramic body, Forming a pair of second external electrodes to be electrically connected to each other; And
Forming a first and a second bump electrodes by applying a conductive resin paste so as to simultaneously cover a part of the exposed mounting surfaces of the pair of first and second external electrodes, respectively, and then performing electroplating; And a step of forming the capacitor.
상기 제1 및 제2 범프 전극을 형성하는 단계에서,
상기 전기 도금은, 니켈 도금과 주석 도금이 순서대로 수행되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
24. The method of claim 23,
In the step of forming the first and second bump electrodes,
Wherein the electroplating is performed in the order of nickel plating and tin plating.
상기 제1 및 제2 범프 전극을 형성하는 단계에서,
상기 전기 도금은, 구리 도금, 니켈 도금 및 주석 도금이 순서대로 수행되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
24. The method of claim 23,
In the step of forming the first and second bump electrodes,
Wherein the electroplating is performed in the order of copper plating, nickel plating, and tin plating.
상기 제1 및 제2 범퍼 전극은 50㎛ 이상의 두께로 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
24. The method of claim 23,
Wherein the first and second bumper electrodes are formed to a thickness of 50 mu m or more.
상기 제1 및 제2 외부 전극을 전기 도금하는 단계가 더 수행되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
24. The method of claim 23,
Wherein the step of electroplating the first and second outer electrodes is further performed. ≪ Desc / Clms Page number 20 >
상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하고 소성하여 상기 한 쌍의 제1 및 제2 리드부가 세라믹 본체의 양 측면을 통해 노출되는 세라믹 본체를 마련하는 단계;
상기 세라믹 본체의 양 측면에서 상기 세라믹 본체의 실장 면의 일부까지 연장되게 형성하되, 상기 제1 및 제2 리드부와 각각 전기적으로 연결되도록 각 한 쌍의 제1 및 제2 외부 전극을 형성하는 단계; 및
상기 한 쌍의 제1 및 제2 외부 전극의 노출된 실장 면 중 일부를 각각 동시에 덮도록 도전성 수지 페이스트를 도포하고 이어서 전기 도금을 실시하여 제1 및 제2 범프 전극을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법.
A first internal electrode having a pair of first lead portions exposed through both sides of the ceramic sheet and a second internal electrode exposed through both sides of the ceramic sheet and having a pair of second lead portions which do not overlap with the first lead portion, Stacking a plurality of ceramic sheets each having internal electrodes formed thereon such that the first and second internal electrodes alternate with each other with the ceramic sheet interposed therebetween;
Providing a ceramic body in which the laminate is cut and fired for each region corresponding to one capacitor so that the pair of first and second lead portions are exposed through both sides of the ceramic body;
Forming a pair of first and second external electrodes so as to extend from both sides of the ceramic body to a part of the mounting surface of the ceramic body and electrically connected to the first and second lead portions, ; And
Forming a first and a second bump electrodes by applying a conductive resin paste so as to simultaneously cover a part of the exposed mounting surfaces of the pair of first and second external electrodes, respectively, and then performing electroplating; And a step of forming the capacitor.
상기 제1 및 제2 범프 전극을 형성하는 단계에서,
상기 전기 도금은, 니켈 도금과 주석 도금이 순서대로 수행되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
29. The method of claim 28,
In the step of forming the first and second bump electrodes,
Wherein the electroplating is performed in the order of nickel plating and tin plating.
상기 제1 및 제2 범프 전극을 형성하는 단계에서,
상기 전기 도금은, 구리 도금, 니켈 도금 및 주석 도금이 순서대로 수행되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
29. The method of claim 28,
In the step of forming the first and second bump electrodes,
Wherein the electroplating is performed in the order of copper plating, nickel plating, and tin plating.
상기 제1 및 제2 범프 전극은 50㎛ 이상의 두께로 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
29. The method of claim 28,
Wherein the first and second bump electrodes are formed to a thickness of 50 mu m or more.
상기 제1 및 제2 외부 전극을 전기 도금하는 단계가 더 수행되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
29. The method of claim 28,
Wherein the step of electroplating the first and second outer electrodes is further performed. ≪ Desc / Clms Page number 20 >
상기 기판 상에 설치된 적어도 하나의 적층 세라믹 커패시터; 를 포함하며,
상기 적층 세라믹 커패시터는, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체의 양 측면에 서로 대향되게 형성되며, 상기 세라믹 본체의 실장 면의 일부와 상기 세라믹 본체의 일 단면의 일부까지 각각 연장되게 형성된 한 쌍의 제1 외부 전극; 상기 제1 외부 전극과 이격된 위치에서 상기 세라믹 본체의 양 측면에 서로 대향되게 형성되며, 상기 세라믹 본체의 실장 면의 일부와 상기 세라믹 본체의 타 단면의 일부까지 각각 연장되게 형성된 한 쌍의 제2 외부 전극; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제1 외부 전극과 접속된 한 쌍의 제1 리드부를 갖는 복수의 제1 내부 전극 및 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제2 외부 전극과 접속된 한 쌍의 제2 리드부를 갖는 복수의 제2 내부 전극; 상기 세라믹 본체의 실장 면에 상기 한 쌍의 제1 외부 전극의 일부를 동시에 덮도록 형성된 제1 범프 전극; 및 상기 세라믹 본체의 실장 면에 상기 한 쌍의 제2 외부 전극의 일부를 동시에 덮도록 형성된 제2 범프 전극; 을 포함하는 적층 세라믹 커패시터의 실장 기판
A substrate having first and second electrode pads on the top; And
At least one multilayer ceramic capacitor disposed on the substrate; / RTI >
The multilayer ceramic capacitor includes: a ceramic body having a plurality of dielectric layers stacked in a thickness direction; A pair of first external electrodes formed on both sides of the ceramic body so as to face each other and extending to a part of a mounting surface of the ceramic body and a part of one end surface of the ceramic body; And a pair of first and second external electrodes formed to face each other on both sides of the ceramic body at a position spaced apart from the first external electrode and extend to a portion of the mounting surface of the ceramic body and a portion of the other end surface of the ceramic body, External electrodes; A plurality of first internal electrodes exposed through both side surfaces of the ceramic body with the dielectric layer interposed therebetween and having a pair of first lead portions connected to the pair of first external electrodes in the ceramic body, A plurality of second internal electrodes exposed through both side surfaces of the main body and having a pair of second lead portions connected to the pair of second external electrodes; A first bump electrode formed on the mounting surface of the ceramic body so as to simultaneously cover a part of the pair of first external electrodes; A second bump electrode formed on the mounting surface of the ceramic body so as to simultaneously cover a part of the pair of second external electrodes; The mounting substrate of the multilayer ceramic capacitor
상기 제1 및 제2 범프 전극은,
상기 세라믹 본체의 실장 면에 형성된 제1 및 제2 도전성 수지층과, 상기 제1 및 제2 도전성 수지층 상에 형성된 제1 및 제2 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
34. The method of claim 33,
Wherein the first and second bump electrodes are made of a metal,
A first and a second conductive resin layers formed on mounting surfaces of the ceramic body; and first and second plating layers formed on the first and second conductive resin layers.
상기 제1 및 제2 도금층은, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
35. The method of claim 34,
Wherein the first and second plating layers include first and second nickel (Ni) plating layers and first and second tin (Sn) plating layers respectively formed on the first and second nickel plating layers A mounting substrate of a multilayer ceramic capacitor.
상기 제1 및 제2 도금층은, 제1 및 제2 구리(Cu) 도금층과, 상기 제1 및 제2 구리 도금층 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
35. The method of claim 34,
Wherein the first and second plating layers comprise first and second copper (Cu) plating layers, first and second nickel (Ni) plating layers respectively formed on the first and second copper plating layers, And a first and a second tin (Sn) plated layers respectively formed on the two nickel plated layers.
상기 제1 및 제2 범프 전극은 50㎛ 이상의 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
34. The method of claim 33,
Wherein the first and second bump electrodes have a thickness of 50 占 퐉 or more.
상기 제1 및 제2 범프 전극의 길이는 상기 세라믹 본체의 폭 보다 짧게 형성되는 적층 세라믹 커패시터의 실장 기판.
34. The method of claim 33,
Wherein a length of the first and second bump electrodes is shorter than a width of the ceramic body.
상기 제1 및 제2 외부 전극은, 상기 세라믹 본체의 양 측면에 형성되며 상기 제1 및 제2 내부 전극의 제1 및 제2 리드부와 각각 접속된 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 제1 및 제2 단자부를 포함하며,
상기 제1 및 제2 범프 전극이 상기 제1 및 제2 단자부의 일부를 덮도록 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
34. The method of claim 33,
Wherein the first and second external electrodes are formed on both side surfaces of the ceramic body and include first and second connection portions respectively connected to the first and second lead portions of the first and second internal electrodes, And first and second terminal portions extending from the second connecting portion to a part of the mounting surface of the ceramic body,
Wherein the first and second bump electrodes are formed to cover a part of the first and second terminal portions.
상기 제1 및 제2 외부 전극 상에 형성된 제3 및 제4 도금층을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
34. The method of claim 33,
Further comprising third and fourth plating layers formed on the first and second external electrodes.
상기 제3 및 제4 도금층은, 제3 및 제4 니켈(Ni) 도금층과, 상기 제3 및 제4 니켈 도금층 상에 각각 형성된 제3 및 제4 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
41. The method of claim 40,
Wherein the third and fourth plating layers include third and fourth nickel (Ni) plating layers, and third and fourth tin (Sn) plating layers respectively formed on the third and fourth nickel plating layers A mounting substrate of a multilayer ceramic capacitor.
상기 제3 및 제4 도금층은, 제3 및 제4 구리(Cu) 도금층과, 상기 제3 및 제4 구리 도금층 상에 각각 형성된 제3 및 제4 니켈(Ni) 도금층과, 상기 제3 및 제4 니켈 도금층 상에 각각 형성된 제3 및 제4 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
41. The method of claim 40,
Wherein said third and fourth plating layers comprise third and fourth copper (Cu) plating layers, third and fourth nickel (Ni) plating layers respectively formed on said third and fourth copper plating layers, And a third and a fourth tin (Sn) plated layer respectively formed on the fourth nickel plated layer.
상기 세라믹 본체의 양 단부에 상기 제1 및 제2 외부 전극의 일부를 덮도록 형성된 제1 및 제2 절연층을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
34. The method of claim 33,
Further comprising first and second insulating layers formed on both ends of the ceramic body to cover a part of the first and second external electrodes.
상기 기판 상에 설치된 적어도 하나의 적층 세라믹 커패시터; 를 포함하며,
상기 적층 세라믹 커패시터는, 복수의 유전체층이 두께 방향으로 적층된 세라믹 본체; 상기 세라믹 본체의 양 측면에 서로 대향되게 형성되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제1 외부 전극 상기 제1 외부 전극과 이격된 위치에서 상기 세라믹 본체의 양 측면에 서로 대향되게 형성되며, 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 한 쌍의 제2 외부 전극; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 서로 대향되게 배치되며, 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제1 외부 전극과 접속된 한 쌍의 제1 리드부를 갖는 복수의 제1 내부 전극 및 상기 세라믹 본체의 양 측면을 통해 노출되어 상기 한 쌍의 제2 외부 전극과 접속된 한 쌍의 제2 리드부를 갖는 복수의 제2 내부 전극; 상기 세라믹 본체의 실장 면에 상기 한 쌍의 제1 외부 전극의 일부를 동시에 덮도록 형성된 제1 범프 전극; 및 상기 세라믹 본체의 실장 면에 상기 한 쌍의 제2 외부 전극의 일부를 동시에 덮도록 형성된 제2 범프(Bump) 전극; 을 포함하는 적층 세라믹 커패시터의 실장 기판.
A substrate having first and second electrode pads on the top; And
At least one multilayer ceramic capacitor disposed on the substrate; / RTI >
The multilayer ceramic capacitor includes: a ceramic body having a plurality of dielectric layers stacked in a thickness direction; A pair of first external electrodes formed to be opposite to each other on both side surfaces of the ceramic body and each extending to a part of the mounting surface of the ceramic body; A pair of second external electrodes which are formed to face each other and extend to a part of the mounting surface of the ceramic body; And a pair of first lead portions which are exposed through both side surfaces of the ceramic body and connected to the pair of first external electrodes in the ceramic body so as to face each other with the dielectric layer interposed therebetween, A plurality of second internal electrodes exposed through both side surfaces of the ceramic body and having a pair of second lead portions connected to the pair of second external electrodes; A first bump electrode formed on the mounting surface of the ceramic body so as to simultaneously cover a part of the pair of first external electrodes; A second bump electrode formed on the mounting surface of the ceramic body so as to simultaneously cover a portion of the pair of second external electrodes; And a capacitor connected to the capacitor.
상기 제1 및 제2 범프 전극은,
상기 세라믹 본체의 실장 면에 형성된 제1 및 제2 도전성 수지층과, 상기 제1 및 제2 도전성 수지층 상에 형성된 제1 및 제2 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
45. The method of claim 44,
Wherein the first and second bump electrodes are made of a metal,
A first and a second conductive resin layers formed on mounting surfaces of the ceramic body; and first and second plating layers formed on the first and second conductive resin layers.
상기 제1 및 제2 도금층은, 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
46. The method of claim 45,
Wherein the first and second plating layers include first and second nickel (Ni) plating layers and first and second tin (Sn) plating layers respectively formed on the first and second nickel plating layers A mounting substrate of a multilayer ceramic capacitor.
상기 제1 및 제2 도금층은, 제1 및 제2 구리(Cu) 도금층과, 상기 제1 및 제2 구리 도금층 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
46. The method of claim 45,
Wherein the first and second plating layers comprise first and second copper (Cu) plating layers, first and second nickel (Ni) plating layers respectively formed on the first and second copper plating layers, And a first and a second tin (Sn) plated layers respectively formed on the two nickel plated layers.
상기 제1 및 제2 범퍼 전극은 50㎛ 이상의 두께를 갖는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
45. The method of claim 44,
Wherein the first and second bumper electrodes have a thickness of 50 占 퐉 or more.
상기 제1 및 제2 범프 전극의 길이는 상기 세라믹 본체의 폭 보다 짧게 형성되는 적층 세라믹 커패시터의 실장 기판.
45. The method of claim 44,
Wherein a length of the first and second bump electrodes is shorter than a width of the ceramic body.
상기 제1 및 제2 외부 전극은, 상기 세라믹 본체의 양 단면에 형성되며 상기 제1 및 제2 내부 전극과 각각 접속된 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 세라믹 본체의 실장 면의 일부까지 각각 연장되게 형성된 제1 및 제2 단자부를 포함하며,
상기 제1 및 제2 범프 전극이 상기 제1 및 제2 단자부의 일부를 덮도록 형성된 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
45. The method of claim 44,
Wherein the first and second external electrodes are formed on both end faces of the ceramic body and have first and second connection portions respectively connected to the first and second internal electrodes, The first and second terminal portions being formed to extend to a portion of the mounting surface of the semiconductor device,
Wherein the first and second bump electrodes are formed to cover a part of the first and second terminal portions.
상기 제1 및 제2 외부 전극 상에 형성된 제3 및 제4 도금층을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
45. The method of claim 44,
Further comprising third and fourth plating layers formed on the first and second external electrodes.
상기 제3 및 제4 도금층은, 제3 및 제4 니켈(Ni) 도금층과, 상기 제3 및 제4 니켈 도금층 상에 각각 형성된 제3 및 제4 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.
52. The method of claim 51,
Wherein the third and fourth plating layers include third and fourth nickel (Ni) plating layers, and third and fourth tin (Sn) plating layers respectively formed on the third and fourth nickel plating layers A mounting substrate of a multilayer ceramic capacitor.
상기 제3 및 제4 도금층은, 제3 및 제4 구리(Cu) 도금층과, 상기 제3 및 제4 구리 도금층 상에 각각 형성된 제3 및 제4 니켈(Ni) 도금층과, 상기 제3 및 제4 니켈 도금층 상에 각각 형성된 제3 및 제4 주석(Sn) 도금층을 포함하는 것을 특징으로 하는 적층 세라믹 커패시터의 실장 기판.52. The method of claim 51,
Wherein said third and fourth plating layers comprise third and fourth copper (Cu) plating layers, third and fourth nickel (Ni) plating layers respectively formed on said third and fourth copper plating layers, And a third and a fourth tin (Sn) plated layer respectively formed on the fourth nickel plated layer.
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