KR101614775B1 - Electrolytic copper plating method - Google Patents

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KR101614775B1
KR101614775B1 KR1020150036464A KR20150036464A KR101614775B1 KR 101614775 B1 KR101614775 B1 KR 101614775B1 KR 1020150036464 A KR1020150036464 A KR 1020150036464A KR 20150036464 A KR20150036464 A KR 20150036464A KR 101614775 B1 KR101614775 B1 KR 101614775B1
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이민형
이동열
이유진
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한국생산기술연구원
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Abstract

The present invention provides an electrolytic copper plating method with excellent step coverage in a through silicon via. The electrolytic copper plating method includes a step of forming a copper (Cu) seed layer on a substrate having a via; a step of adsorbing a precious metal nanoparticle included in colloid by using an electrophoresis method on a substrate comprising the via having the Cu seed layer; a step of forming a Cu seed reinforcement layer by electroless copper plating on the adsorbed precious metal nanoparticle; and a step of forming a Cu plating layer on the substrate having the via having the Cu seed reinforcement layer.

Description

구리 도금 방법{Electrolytic copper plating method}[0001] Electrolytic copper plating method [0002]

본 발명은 구리 도금 방법에 관한 것으로, 더욱 상세하게는 실리콘관통전극을 형성함에 있어서, 구리 씨드층을 보강하여, 종횡비가 큰 실리콘관통전극에서 구리 씨드층의 단차피복성을 개선하는 구리 도금 방법에 관한 것이다.More particularly, the present invention relates to a copper plating method for improving the step coverage of a copper seed layer in a silicon penetrating electrode having a high aspect ratio by reinforcing a copper seed layer in forming a silicon penetrating electrode .

최근에 실리콘관통전극(Through Silicon Via, 이하, TSV) 내 구리 씨앗층을 형성하는데 있어 PVD(Physical Vapor Deposition) 공정을 사용하고 있다. 상기 PVD 공정은 재질에 상관없이 박막을 형성하는데 있어서는 뛰어난 공정이지만 TSV와 같이 큰 종횡비를 갖는 웨이퍼에서는 패턴 바닥까지 연속적이고 균일한 두께를 갖는 박막을 형성하기 어렵다. 따라서 PVD 공정만으로는 TSV 패턴의 씨앗층을 형성하는 것에는 한계가 있다.Recently, a PVD (Physical Vapor Deposition) process has been used to form a copper seed layer in a through silicon vias (TSV). The PVD process is an excellent process for forming a thin film regardless of the material, but it is difficult to form a thin film having a continuous and uniform thickness to the bottom of a pattern in a wafer having a large aspect ratio such as TSV. Therefore, there is a limit to forming the seed layer of the TSV pattern only by the PVD process.

일본공개특허 제 2002-110784A호 (2002.04.12.)Japanese Patent Application Laid-Open No. 2002-110784A (Apr. 12, 2002)

본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 실리콘관통전극 비아에서 단차피복성이 우수한 구리 도금 방법을 제공하는 것을 목적으로 한다. 그러나, 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.It is an object of the present invention to solve the above problems and to provide a copper plating method which is excellent in step coverage in a silicon via electrode via. However, these problems are illustrative and do not limit the scope of the present invention.

본 발명의 일 관점에 따르면, 구리 도금 방법이 제공된다. 상기 구리 도금 방법은 비아를 구비하는 기판 상에 구리 씨드층(Cu seed layer)을 형성하는 단계; 상기 구리 씨드층이 형성된 상기 비아를 구비하는 기판 상에 전기영동(electrophoresis) 방법을 이용하여 콜로이드 내에 포함된 귀금속 나노입자를 흡착시키는 단계; 흡착된 상기 귀금속 나노입자 상에 무전해 도금을 통해 구리 씨드보강층을 형성하는 단계; 및 상기 구리 씨드보강층이 형성된 상기 비아를 구비하는 기판 상에 구리 도금층을 형성하는 단계;를 포함할 수 있다.According to one aspect of the present invention, a copper plating method is provided. The copper plating method includes: forming a copper seed layer on a substrate having a via; Adsorbing noble metal nanoparticles contained in the colloid on the substrate having the via formed with the copper seed layer using an electrophoresis method; Forming a copper seed reinforcing layer on the adsorbed noble metal nanoparticles through electroless plating; And forming a copper plating layer on the substrate including the via formed with the copper seed reinforcing layer.

상기 귀금속 나노입자의 표면전하는 -55㎷ 내지 +55㎷의 값을 가질 수 있다.The surface charge of the noble metal nanoparticles may have a value of -55 to +55.

상기 귀금속 나노입자의 직경은 100㎚ 미만의 크기를 가질 수 있다.The diameter of the noble metal nanoparticles may have a size of less than 100 nm.

상기 콜로이드는 상기 귀금속 나노입자의 안정화제로 폴리비닐피롤리돈(Poly vinyl-pyrrolidone(PVP)), 알킬황산나트륨(sodium alkyl sulfate), 폴리(아미도-아민) 덴드리머(Poly(amido-amine) dendrimer), 키토산(chitosan), 3-(1-도데실-3-이미다졸리오)프로판 술폰산염(3-(1-dodecyl-3-imidazolio)propane sulfonate), 구연산나트륨(sodium citrate dihydrate) 중 적어도 어느 하나 또는 둘 이상을 혼합하여 제조할 수 있다.The colloid may be a stabilizer for the noble metal nanoparticles such as polyvinylpyrrolidone (PVP), sodium alkyl sulfate, poly (amido-amine) dendrimer, At least one of chitosan, 3- (1-dodecyl-3-imidazolio) propane sulfonate and sodium citrate dihydrate One or two or more of them may be mixed.

상기 콜로이드는 수소이온농도지수(pH)가 6.5 내지 10.5의 값을 가질 수 있다.The colloid may have a hydrogen ion concentration index (pH) of 6.5 to 10.5.

상기 콜로이드 내 상기 귀금속 나노입자의 농도는 45ppm 내지 550ppm의 값을 가질 수 있다.The concentration of the noble metal nanoparticles in the colloid may have a value of 45 ppm to 550 ppm.

상기 콜로이드 내 상기 귀금속 나노입자는 팔라듐, 금, 은 및 백금 중 적어도 어느 하나를 포함할 수 있다.The noble metal nanoparticles in the colloid may include at least one of palladium, gold, silver and platinum.

상기 전기영동 방법은 교류(AC) 전압을 인가하고, 상기 교류 전압의 주파수는 1㎐ 내지 50㎐의 크기를 가질 수 있다.The electrophoresis method applies an alternating current (AC) voltage, and the frequency of the alternating voltage may have a magnitude of 1 Hz to 50 Hz.

또한, 상기 구리 씨드보강층은 흡착된 상기 귀금속 나노입자 상에 염기성 무전해 구리 도금을 이용함으로써 형성할 수 있다.The copper seed reinforcing layer may be formed on the noble metal nanoparticles adsorbed using basic electroless copper plating.

상기 구리 도금층은 염기성 구리전해도금 또는 산성 구리전해도금 중 어느 하나를 이용함으로써 형성될 수 있다.The copper plating layer may be formed by using any one of basic copper electroplating or acidic copper electroplating.

상기 비아를 구비하는 기판 상에 구리 씨드층을 형성하는 단계 이전에 확산방지층을 형성하는 단계를 더 포함하고, 상기 확산방지층은 티타늄(Ti), 탄탈(Ta), 질화티탄(TiN), 질화탄탈(TaN), 산화티탄(TiO2) 및 산화탄탈(TaO) 중 적어도 어느 하나를 포함할 수 있다.The method of claim 1, further comprising forming a diffusion barrier layer prior to forming the copper seed layer on the substrate having the vias, wherein the diffusion barrier layer is selected from the group consisting of titanium (Ti), tantalum (Ta), titanium nitride (TiN) (TaN), titanium oxide (TiO 2 ), and tantalum oxide (TaO).

상기 비아는 실리콘관통전극(Through Silicon Via)을 포함할 수 있다.The via may include a silicon through electrode (Through Silicon Via).

상기 비아는 종횡비(aspect ratio)가 5:1 이상의 값을 가질 수 있다.The vias may have an aspect ratio of 5: 1 or greater.

본 발명의 다른 관점에 따르면, 구리 도금 방법이 제공된다. 상기 구리 도금 방법은 팔라듐 나노입자를 포함한 콜로이드를 제조하는 단계; 비아를 구비하는 기판 상에 물리기상증착(PVD)에 의하여 구리 씨드층을 형성하는 단계; 상기 구리 씨드층이 형성된 상기 비아를 구비하는 기판 상에 전기영동(electrophoresis) 방법을 이용하여 콜로이드 내에 포함된 귀금속 나노입자를 흡착시키는 단계; 상기 흡착된 귀금속 나노입자 상에 무전해 도금을 통해 구리 씨드보강층을 형성하는 단계; 및 상기 구리 씨드보강층이 형성된 상기 비아를 구비하는 기판 상에 전해 구리도금을 이용하여 구리 도금층을 형성하는 단계;를 포함할 수 있다.According to another aspect of the present invention, a copper plating method is provided. The copper plating method includes the steps of: preparing a colloid containing palladium nanoparticles; Forming a copper seed layer by physical vapor deposition (PVD) on a substrate having a via; Adsorbing noble metal nanoparticles contained in the colloid on the substrate having the via formed with the copper seed layer using an electrophoresis method; Forming a copper seed reinforcing layer on the adsorbed noble metal nanoparticles through electroless plating; And forming a copper plating layer on the substrate including the via formed with the copper seed reinforcing layer using electrolytic copper plating.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 실리콘관통전극 비아에 구리 씨드층을 보강하여, 후공정 진행시 발생하는 보이드(void)를 제거해 실리콘관통전극의 결함을 최소화할 수 있는 구리 도금 방법을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to one embodiment of the present invention as described above, the copper seed layer is reinforced in the silicon through-via vias to remove voids generated in the subsequent process, thereby minimizing defects in the silicon through- Method can be provided. Of course, the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 구리 도금 방법을 개략적으로 도시한 공정순서도이다.
도 2a 내지 도 2c는 종래의 구리 도금 방법으로 제조된 실리콘관통전극을 형성하는 단계를 개략적으로 나타낸 도면이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 구리 도금 방법으로 제조된 실리콘관통전극을 형성하는 단계를 개략적으로 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 구리 도금 방법에서 교류 전압의 주파수에 따른 샘플들의 주사전자현미경 사진 및 증착된 입자의 크기를 분석한 결과이다.
도 5는 본 발명의 실시예에 따른 구리 도금 방법으로 구현한 샘플 바닥면의 주사전자현미경 사진이다.
도 6은 본 발명의 실험예에 따른 구리 도금 방법으로 구현한 샘플들의 주사전자현미경 사진이다.1 is a process flow diagram schematically showing a copper plating method according to an embodiment of the present invention.
FIGS. 2A to 2C are views schematically showing a step of forming a silicon penetrating electrode manufactured by a conventional copper plating method.
FIGS. 3A to 3H are views schematically showing a step of forming a silicon penetrating electrode manufactured by a copper plating method according to an embodiment of the present invention.
FIG. 4 is a graph showing the results of scanning electron microscopic photographs and sizes of deposited particles according to frequency of an AC voltage in a copper plating method according to an embodiment of the present invention.
5 is a scanning electron microscope (SEM) image of a bottom surface of a sample realized by a copper plating method according to an embodiment of the present invention.
6 is a scanning electron microscope (SEM) image of samples embodied by a copper plating method according to an experimental example of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, Is provided to fully inform the user. Also, for convenience of explanation, the components may be exaggerated or reduced in size.

명세서 전체에 걸쳐서, 막, 영역 또는 기판과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접합하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.It is to be understood that throughout the specification, when an element such as a film, region or substrate is referred to as being "on", "connected to", "laminated" or "coupled to" another element, It is to be understood that elements may be directly "on", "connected", "laminated" or "coupled" to another element, or there may be other elements intervening therebetween. On the other hand, when one element is referred to as being "directly on", "directly connected", or "directly coupled" to another element, it is interpreted that there are no other components intervening therebetween do. Like numbers refer to like elements. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, a first member, component, region, layer or section described below may refer to a second member, component, region, layer or section without departing from the teachings of the present invention.

또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.Also, relative terms such as "top" or "above" and "under" or "below" can be used herein to describe the relationship of certain elements to other elements as illustrated in the Figures. Relative terms are intended to include different orientations of the device in addition to those depicted in the Figures. For example, in the figures the elements are turned over so that the elements depicted as being on the top surface of the other elements are oriented on the bottom surface of the other elements. Thus, the example "top" may include both "under" and "top" directions depending on the particular orientation of the figure. If the elements are oriented in different directions (rotated 90 degrees with respect to the other direction), the relative descriptions used herein can be interpreted accordingly.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.

이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing ideal embodiments of the present invention. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention should not be construed as limited to the particular shapes of the regions illustrated herein, but should include, for example, changes in shape resulting from manufacturing.

도 1은 본 발명의 일 실시예에 따른 구리 도금 방법을 개략적으로 도시한 공정순서도이다.1 is a process flow diagram schematically showing a copper plating method according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 구리 도금 방법은 비아를 구비하는 기판 상에 구리 씨드층을 형성하는 단계(S100), 구리 씨드층이 형성된 비아를 구비하는 기판 상에 전기영동 방법을 이용하여 귀금속 나노입자를 포함하는 콜로이드를 흡착시키는 단계(S200), 흡착된 귀금속 나노입자 상에 무전해 구리 도금을 통해 구리 씨드보강층을 형성하는 단계(S300) 및 구리 씨드보강층이 형성된 비아를 구비하는 기판 상에 구리 도금층을 형성하는 단계(S400)를 포함할 수 있다. 상기 구리 도금 방법에 대한 각 단계별 상세한 설명은 도 2a 내지 도 2c 및 도 3a 내지 도 3h를 참조하여 후술한다.Referring to FIG. 1, a copper plating method according to an embodiment of the present invention includes forming a copper seed layer on a substrate having a via (S100), forming a copper seed layer on the substrate, A step (S300) for forming a copper seed reinforcing layer by electroless copper plating on the adsorbed noble metal nanoparticles (S300), and a step for forming a copper seed reinforcing layer And forming a copper plating layer on the substrate (S400). Details of each step of the copper plating method will be described later with reference to FIGS. 2A to 2C and FIGS. 3A to 3H.

도 2a 내지 도 2c는 종래의 구리 도금 방법으로 제조된 실리콘관통전극을 형성하는 단계를 개략적으로 나타낸 도면이고, 도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 구리 도금 방법으로 제조된 실리콘관통전극을 형성하는 단계를 개략적으로 나타낸 도면이다.FIGS. 2A to 2C are schematic views showing a step of forming a silicon penetration electrode manufactured by a conventional copper plating method, and FIGS. 3A to 3H are cross-sectional views illustrating a process of forming a silicon penetration electrode made by a copper plating method according to an embodiment of the present invention. And schematically illustrating steps of forming electrodes.

먼저, 도 2a를 참조하면, 종래의 구리 도금 방법은 다음과 같다. 예를 들면, 비아(60)를 구비하는 기판(10)을 준비할 수 있다. 준비된 기판(10) 상에 절연층(20)을 형성할 수 있다. 비아(60)의 종횡비(aspect ratio)는 약 5:1 이상일 수 있다. 여기서, 비아(60)는 실리콘관통전극(Through Silicon Via)을 포함할 수 있으며, 비아(60)의 종횡비는 비아(60)의 직경에 대한 깊이의 비이다. 즉, 비아(60)의 직경이 고정되었을 경우, 비아(60)의 깊이가 더 깊어지면 그 값의 차이는 더 커질 수 있다.First, referring to FIG. 2A, a conventional copper plating method is as follows. For example, the substrate 10 having the vias 60 can be prepared. The insulating layer 20 can be formed on the prepared substrate 10. The aspect ratio of the vias 60 may be greater than about 5: 1. Here, the via 60 may include a through silicon via, and the aspect ratio of the via 60 is the ratio of the depth to the diameter of the via 60. That is, when the diameter of the via 60 is fixed, the difference in the value can be larger if the depth of the via 60 becomes deeper.

절연층(20)은 예를 들어, 이산화규소(SiO2)를 사용할 수 있다. 절연층(20) 상에 물리기상증착(Phsical Vapor Deposition) 방법을 이용하여 구리의 확산을 방지하기 위한 확산방지층(30)을 형성할 수 있다. 또, 확산방지층(30) 상에 구리 씨드층(40)을 추가적으로 형성할 수 있다. 확산방지층(30)은 예를 들어, 티타늄(Ti), 탄탈(Ta), 질화티탄(TiN), 질화탄탈(TaN), 산화티탄(TiO2) 및 산화탄탈(TaO) 중 적어도 어느 하나를 포함할 수 있다. 구리 씨드층(40)은 인-시튜(in-situ) 방식으로 확산방지층(30)을 형성할 때와 동일한 진공챔버 내에서 진공을 유지하면서 물리기상증착 방법을 이용하여 연속해서 구리 씨드층(40)을 증착할 수 있다.Insulating layer 20 is, for example, it is possible to use a silicon dioxide (SiO 2). A diffusion preventing layer 30 for preventing diffusion of copper may be formed on the insulating layer 20 by using a physical vapor deposition (PMV) method. In addition, a copper seed layer 40 may be additionally formed on the diffusion preventing layer 30. [ The diffusion preventive layer 30 includes at least one of, for example, titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), titanium oxide (TiO 2 ), and tantalum oxide can do. The copper seed layer 40 is successively deposited on the copper seed layer 40 using a physical vapor deposition method while maintaining a vacuum in the same vacuum chamber as that in which the diffusion barrier layer 30 is formed in- ) Can be deposited.

도 2b 및 도 2c를 참조하면, 구리 씨드층(40)이 형성된 비아를 구비하는 기판 상에 산성 분위기를 갖는 구리전해도금액을 이용하여 구리 도금을 수행할 수 있다. 산성 분위기를 갖는 구리전해도금액은 예를 들어, 황산(H2SO4)을 포함할 수 있다.Referring to FIGS. 2B and 2C, copper plating may be performed using a copper electrolytic plating solution having an acidic atmosphere on a substrate having a via formed with a copper seed layer 40 thereon. The copper electrolytic solution having an acidic atmosphere may include, for example, sulfuric acid (H 2 SO 4 ).

한편, 상기 물리기상증착(PVD) 방법을 이용한 구리 씨드층(40) 증착 공정은 기판(10)의 위치별로 구리 씨드층(40)이 불균일하게 증착될 수 있다. 비아(60)의 내부에서도 비아(60)의 입구가 좁아 단차 피복성(step coverage)이 좋지 않을 수도 있다. 그로 인해 구리 씨드층(40)이 완벽하게 형성되지 않아 구리 도금층(80)을 형성할 때, 비아(60)의 하단부까지 구리 도금액이 고르게 반응하지 못해 구리 도금층(80)이 제대로 형성되지 않을 수 있으며, 비아(60)의 하단부에 보이드(70)가 형성될 수 있다. 또, 기판(10)의 중앙과 엣지(edge) 부분의 증착 불균일 현상도 발생할 수 있어 기판(10)의 엣지 부분에서 기판(10)의 중앙 부분보다 상대적으로 더 많은 기공이 발생할 수 있다.Meanwhile, in the copper seed layer 40 deposition process using the physical vapor deposition (PVD) method, the copper seed layer 40 may be deposited unevenly according to the position of the substrate 10. Inside the via 60, the entrance of the via 60 may be too narrow to provide good step coverage. The copper seed layer 40 may not be completely formed and the copper plating solution may not be uniformly formed to the lower end of the via 60 when the copper plating layer 80 is formed, A void 70 may be formed at the lower end of the via 60. In addition, deposition non-uniformity may occur at the center and edge portions of the substrate 10, and more pores may be generated at the edge portion of the substrate 10 than at the center portion of the substrate 10. [

또한, 구리 도금층(80)을 형성하기 위한 산성 구리전해도금 공정 진행시 구리 씨드층(40)에 포함된 구리가 녹아나고 확산방지층(30) 상에 핵생성이 잘 되지 않아 구리 씨드층(40)이 제대로 형성되지 않을 수 있다. 이에 따라, 비아(60)의 내부를 구리 도금층(80)으로 완전히 매립할 수가 없으며, 비아(60)의 하단부에 보이드(70)가 형성될 수 있다.In addition, the copper contained in the copper seed layer 40 may melt during the acidic copper electroplating process for forming the copper plating layer 80, and nucleation may not be performed on the diffusion preventing layer 30, May not be properly formed. Accordingly, the inside of the via 60 can not be completely filled with the copper plating layer 80, and the void 70 can be formed at the lower end of the via 60.

이를 해결하기 위해 본 발명은 귀금속 나노입자를 포함한 콜로이드를 이용함으로써 보이드(70)가 없는 실리콘관통전극을 제조할 수 있다.In order to solve this problem, the present invention can produce a silicon through electrode without voids 70 by using a colloid containing noble metal nanoparticles.

도 3a를 참조하면, 비아(60)가 형성된 기판(10)을 준비할 수 있다. 기판(10)은 예를 들어, 실리콘, 실리콘 게르마늄, 실리콘 카본, 갈륨 비소, Ⅲ-Ⅴ 화합물 반도체 물질 등으로 이루어진 웨이퍼를 포함할 수 있다. 본 발명에서는, 실리콘웨이퍼를 예를 들어 설명한다. 패터닝된 비아(60)들의 종횡비는 약 5:1 이상일 수 있다.Referring to FIG. 3A, the substrate 10 on which the vias 60 are formed can be prepared. The substrate 10 may include wafers made of, for example, silicon, silicon germanium, silicon carbon, gallium arsenide, III-V compound semiconductor materials, and the like. In the present invention, a silicon wafer will be described as an example. The aspect ratio of the patterned vias 60 may be greater than about 5: 1.

도 3b 및 도 3c를 참조하면, 비아(60)가 형성된 기판(10) 상에 절연층(20)을 형성할 수 있다. 절연층(20)은 예를 들어, 이산화규소(SiO2)를 사용할 수 있다. 절연층(20)이 형성된 기판(10) 상에 물리기상증착(PVD) 방법을 이용하여 확산방지층(30)을 형성할 수 있다. 예를 들어, 확산방지층(30)은 티타늄(Ti), 탄탈(Ta), 질화티탄(TiN), 질화탄탈(TaN), 산화티탄(TiO2) 및 산화탄탈(TaO) 중 적어도 어느 하나를 포함할 수 있다. 여기서 상기 물리기상증착 방법은 예를 들어, 스퍼터링(sputtering) 방법을 포함할 수 있다.Referring to FIGS. 3B and 3C, the insulating layer 20 may be formed on the substrate 10 on which the vias 60 are formed. Insulating layer 20 is, for example, it is possible to use a silicon dioxide (SiO 2). The diffusion preventing layer 30 may be formed on the substrate 10 on which the insulating layer 20 is formed by a physical vapor deposition (PVD) method. For example, the diffusion preventing layer 30 may include at least any one of titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), titanium oxide (TiO 2 ), and tantalum oxide can do. Here, the physical vapor deposition method may include, for example, a sputtering method.

도 3d를 참조하면, 확산방지층(30)이 형성된 기판(10) 상에 구리 씨드층(40)을 형성할 수 있다. 구리 씨드층(40)은 상기 물리기상증착 방법을 이용하여 확산방지층(30) 형성 이후에 연속적으로 동일한 진공챔버 내에서 증착할 수 있다. 구리 씨드층(40)은 확산방지층(30) 전면에 얇게 형성될 수 있다. 그리고 구리 씨드층(40)은 구리(Cu)나 구리합금(Cu alloy)을 포함할 수 있고, 텅스텐(W), 금(Au), 은(Ag), 알루미늄(Al) 및 상기 금속들의 조합으로 이루어진 합금을 포함할 수 있다.Referring to FIG. 3D, the copper seed layer 40 may be formed on the substrate 10 on which the diffusion preventing layer 30 is formed. The copper seed layer 40 may be continuously deposited in the same vacuum chamber after forming the diffusion barrier layer 30 using the physical vapor deposition method. The copper seed layer 40 may be formed thin on the entire surface of the diffusion barrier layer 30. The copper seed layer 40 may comprise copper (Cu) or a copper alloy and may be formed of a combination of tungsten (W), gold (Au), silver (Ag) Based alloy.

도 3e 내지 도 3g를 참조하면, 귀금속 나노입자를 이용한 무전해 도금을 통해 구리 씨드층(40)을 보강한 후 후공정을 수행할 경우, 실리콘관통전극 내부의 공동을 제거하여 빈틈없이 채울 수 있다. 일반적으로, 무전해 도금 공정의 전처리 공정인 주석(Sn) 민감화 및 팔라듐(Pd) 활성화 공정을 사용할 경우, 전처리 공정 용액의 산성분위기로 인해 구리 씨드층(40)이 오히려 녹아날 뿐만 아니라 종횡비가 큰 실리콘관통전극 내부 바닥면까지 균일하게 촉매의 입자가 형성되기 어려운 문제점이 있다.3E to 3G, when the copper seed layer 40 is reinforced through the electroless plating using the noble metal nanoparticles and then the post-process is performed, the cavity inside the silicon through electrode can be removed to fill the gap . Generally, when a tin (Sn) sensitization and a palladium (Pd) activation process are used as the pretreatment process of the electroless plating process, the copper seed layer 40 is rather melted due to the acidic atmosphere of the pretreatment process solution, There is a problem that the catalyst particles are not uniformly formed to the inner bottom surface of the silicon penetrating electrode.

한편, 귀금속 나노입자(45)를 사용할 경우, 염기성인 콜로이드 용액을 사용함으로써 구리 씨드층(40)이 녹아나지 않는다. 또, 전기영동(electrophoresis) 방법을 이용하여 실리콘관통전극(TSV) 내부 바닥까지 작은 입자 크기로 균일하게 증착되는 귀금속 나노입자(45)로 인해 후속 무전해 구리도금을 통해 도금된 구리 씨드보강층(50)은 더욱 고르게 형성되는 이점이 있다. 여기서, 귀금속 나노입자(45)는 팔라듐(Pd), 금(Au), 은(Ag) 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 상기 전기영동 방법은 예를 들면, 염기성 콜로이드 용액 내에서 주파수가 약 1㎐ 내지 50㎐의 크기를 갖는 교류(AC) 전압을 인가하여 실리콘관통전극(TSV) 내부 바닥까지 작은 입자 크기로 균일하게 귀금속 나노입자(45)를 증착할 수 있다.On the other hand, when the noble metal nanoparticles 45 are used, the copper seed layer 40 is not melted by using a basic colloid solution. Further, the copper seed reinforcing layer (50) plated through the subsequent electroless copper plating due to the noble metal nano particles (45) uniformly deposited in a small particle size to the inner bottom of the silicon penetration electrode (TSV) by electrophoresis ) Is advantageously formed evenly. Here, the noble metal nanoparticles 45 may include at least one of palladium (Pd), gold (Au), silver (Ag), and platinum (Pt). For example, the electrophoresis may be performed by applying an AC voltage having a frequency of about 1 Hz to 50 Hz in a basic colloid solution to a bottom of the silicon penetration electrode (TSV) Nanoparticles 45 can be deposited.

또한, 본 발명의 일 실시예에 의한 염기성 콜로이드의 제조에 있어서, 상기 염기성 콜로이드 내에 구성하는 귀금속 나노입자(45)의 표면전하인 제타전위는 약 -55㎷ 내지 +55㎷의 값을 가질 수 있다. 귀금속 나노입자(45)의 직경은 약 100㎚ 미만의 크기를 가질 수 있다. 여기서, 귀금속 나노입자(45)의 크기는 약 20㎚ 미만인 것을 이용할 때, 좀 더 큰 귀금속 나노입자(45)를 사용할 때보다 상대적으로 더 균일하게 구리 씨드층(40) 상에 흡착될 수 있다.Further, in the production of the basic colloid according to an embodiment of the present invention, the zeta potential, which is the surface charge of the noble metal nanoparticles 45 constituting the basic colloid, may have a value of about -55 to +55 . The diameter of the noble metal nanoparticles 45 may have a size of less than about 100 nm. Here, when the noble metal nanoparticles 45 having a size of less than about 20 nm are used, the noble metal nanoparticles 45 can be adsorbed on the copper seed layer 40 relatively more uniformly than when the larger noble metal nanoparticles 45 are used.

또한, 상기 콜로이드는 상기 귀금속 나노입자의 안정화제로 폴리비닐피롤리돈(Poly vinyl-pyrrolidone(PVP)), 알킬황산나트륨(sodium alkyl sulfate), 폴리(아미도-아민) 덴드리머(Poly(amido-amine) dendrimer), 키토산(chitosan), 3-(1-도데실-3-이미다졸리오)프로판 술폰산염(3-(1-dodecyl-3-imidazolio)propane sulfonate), 구연산나트륨(sodium citrate dihydrate) 중 적어도 어느 하나 또는 둘 이상을 혼합하여 제조할 수 있다.The colloid may be a stabilizer for the noble metal nanoparticles such as polyvinyl-pyrrolidone (PVP), sodium alkyl sulfate, poly (amido-amine) dendrimer, dendrimer, chitosan, 3- (1-dodecyl-3-imidazolio) propane sulfonate, sodium citrate dihydrate, At least one or two or more of them may be mixed.

상기 염기성 콜로이드는 수소이온농도지수(pH)가 6.5 내지 10.5의 값을 가질 수 있다. 또한, 상기 염기성 콜로이드 용액 내에 구비된 귀금속 나노입자(45)의 농도는 45ppm 내지 550ppm의 값을 가질 수 있다.The basic colloid may have a pH value of 6.5 to 10.5. In addition, the concentration of the noble metal nanoparticles 45 provided in the basic colloid solution may have a value of 45 ppm to 550 ppm.

도 3h를 참조하면, 구리 도금층(80)은 염기성 구리전해도금 또는 산성 구리전해도금 중 어느 하나를 이용함으로써 형성할 수 있다. 즉, 염기성 콜로이드 용액에 전기영동 방법을 이용함으로써 구리 씨드층(40) 상에 귀금속 나노입자(45)를 흡착시키고 무전해 구리 씨드보강층을 형성한 뒤, 이후에 갭필(gap-fill) 공정을 수행하여 비아(60)를 구리로 매립하여 보이드(void)가 없는 구리 도금층(80)을 형성할 수 있다.Referring to FIG. 3H, the copper plating layer 80 can be formed by using any one of basic copper electrolytic plating and acidic copper electrolytic plating. That is, the noble metal nanoparticles 45 are adsorbed on the copper seed layer 40 by using an electrophoresis method in the basic colloid solution to form an electroless copper seed reinforcement layer, and then a gap-fill process is performed So that the via 60 is filled with copper to form a void-free copper plating layer 80.

이하, 본 발명의 이해를 돕기 위해서 실험예를 제공한다. 다만, 하기의 실험예들은 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 아래의 실험예들에 의해서 한정되는 것은 아니다.Hereinafter, experimental examples are provided to facilitate understanding of the present invention. It should be understood, however, that the following examples are for the purpose of promoting understanding of the present invention and are not intended to limit the scope of the present invention.

[실시예][Example]

패턴(pattern)의 종횡비가 5:1 이상인 실리콘관통전극(TSV) 및 팔라듐 나노입자를 포함하는 콜로이드 용액을 준비한다. 준비된 실리콘관통전극 상에 이산화규소(SiO2)를 증착하고, 상기 이산화규소 상에 티타늄(Ti) 확산방지층을 증착한다. 이후에 상기 티타늄 상에 구리 씨드층을 물리기상증착 방법을 이용하여 증착하고, 준비된 콜로이드 용액에 주파수가 각각 47.6㎐, 41.67㎐, 2.38㎐, 2.08㎐ 의 값을 가지는 교류(AC) 전압을 인가함으로써 티타늄 확산방지층 상에 귀금속 나노입자를 흡착시키고, 흡착된 귀금속 나노입자 위에 무전해 구리 도금을 통해 구리 씨드보강층을 형성한다. 마지막으로 실리콘관통전극 내에 형성된 구리 씨드보강층 상에 구리 도금층을 형성한다.A colloidal solution containing a silicon penetration electrode (TSV) and palladium nanoparticles having an aspect ratio of a pattern of 5: 1 or more is prepared. Silicon dioxide (SiO 2 ) is deposited on the prepared silicon penetrating electrode, and a titanium (Ti) diffusion preventing layer is deposited on the silicon dioxide. Thereafter, a copper seed layer was deposited on the titanium layer using a physical vapor deposition method, and an AC voltage having a frequency of 47.6 Hz, 41.67 Hz, 2.38 Hz, and 2.08 Hz was applied to the prepared colloid solution The noble metal nanoparticles are adsorbed on the titanium diffusion preventing layer and the copper seed reinforcing layer is formed on the adsorbed noble metal nanoparticles through electroless copper plating. Finally, a copper plating layer is formed on the copper seed reinforcing layer formed in the silicon penetrating electrode.

[비교예][Comparative Example]

패턴(pattern)의 종횡비가 5:1 이상인 실리콘관통전극(TSV) 및 팔라듐 나노입자를 포함하는 콜로이드 용액을 준비한다. 준비된 실리콘관통전극 상에 이산화규소(SiO2)를 증착하고, 상기 이산화규소 상에 티타늄(Ti) 확산방지층을 증착한다. 이후에 무전해 구리 도금을 통해 실리콘관통전극 내에 형성된 구리 씨드층 및 티타늄 확산방지층 상에 구리 도금층을 형성한다.A colloidal solution containing a silicon penetration electrode (TSV) and palladium nanoparticles having an aspect ratio of a pattern of 5: 1 or more is prepared. Silicon dioxide (SiO 2 ) is deposited on the prepared silicon penetrating electrode, and a titanium (Ti) diffusion preventing layer is deposited on the silicon dioxide. Thereafter, a copper plating layer is formed on the copper seed layer and the titanium diffusion preventing layer formed in the silicon penetrating electrode through electroless copper plating.

도 4는 본 발명의 실시예에 따른 구리 도금 방법에서 교류 전압의 주파수에 따른 샘플들의 주사전자현미경 사진 및 증착된 입자의 크기를 분석한 결과이다.FIG. 4 is a graph showing the results of scanning electron microscopic photographs and sizes of deposited particles according to frequency of an AC voltage in a copper plating method according to an embodiment of the present invention.

도 4의 (a) 및 (e)는 주파수가 47.6㎐의 값의 교류 전압을 인가하였을 경우의 팔라듐 나노입자의 표면 및 팔라듐 나노입자의 크기를 분석한 결과이다. 도 4의 (b) 및 (f)는 주파수가 41.67㎐의 값의 교류 전압을 인가하였을 경우의 팔라듐 나노입자의 표면 및 팔라듐 나노입자의 크기를 분석한 결과이다. 도 4의 (c) 및 (g)는 주파수가 2.38㎐의 값의 교류 전압을 인가하였을 경우의 팔라듐 나노입자의 표면 및 팔라듐 나노입자의 크기를 분석한 결과이다. 도 4의 (d) 및 (h)는 주파수가 2.08㎐의 값의 교류 전압을 인가하였을 경우의 팔라듐 나노입자의 표면 및 팔라듐 나노입자의 크기를 분석한 결과이다.4 (a) and 4 (e) are the results of analyzing the surface of the palladium nanoparticles and the size of the palladium nanoparticles when an AC voltage having a frequency of 47.6 Hz is applied. FIGS. 4 (b) and 4 (f) show the results of analysis of the surface of the palladium nanoparticles and the size of the palladium nanoparticles when an alternating voltage having a frequency of 41.67 Hz was applied. 4 (c) and 4 (g) show the results of analysis of the surface of the palladium nanoparticles and the size of the palladium nanoparticles when an alternating voltage having a frequency of 2.38 Hz was applied. 4 (d) and 4 (h) are the results of analysis of the surface of the palladium nanoparticles and the size of the palladium nanoparticles when an alternating voltage having a frequency of 2.08 Hz was applied.

도 4의 (a) 내지 (d)를 참조하면, 팔라듐 나노입자가 고르게 증착되어 있음을 확인할 수 있다. 특히, 교류 전압의 주파수가 커짐에 따라 팔라듐 증착입자의 크기가 영향을 받으며, 교류 전압의 주파수가 커짐에 따라 팔라듐 나노입자를 점차 작고 고르게 증착할 수 있다.Referring to FIGS. 4 (a) to 4 (d), it is confirmed that the palladium nanoparticles are uniformly deposited. Particularly, as the frequency of the AC voltage increases, the size of the palladium deposited particles is influenced. As the frequency of the AC voltage increases, the palladium nanoparticles can be gradually and uniformly deposited.

도 5는 본 발명의 실시예에 따른 구리 도금 방법으로 구현한 샘플 바닥면의 주사전자현미경 사진이다.5 is a scanning electron microscope (SEM) image of a bottom surface of a sample realized by a copper plating method according to an embodiment of the present invention.

도 5의 (a) 및 (b)를 참조하면, 도 4의 (a)와 같이, 주파수가 47.6Hz인 교류 전압을 인가하여 종횡비 5 이상의 실리콘관통전극 패턴 내에 팔라듐 나노입자를 흡착시킨 후 찍은 실리콘관통전극 바닥면의 주사전자현미경 사진이다. 도면에서 볼 수 있는 바와 같이 실리콘관통전극의 바닥면까지 팔라듐 나노입자가 균일하게 흡착된 것을 확인할 수 있다.5 (a) and 5 (b), an AC voltage having a frequency of 47.6 Hz is applied as shown in FIG. 4 (a) to adsorb palladium nanoparticles in a silicon through- A scanning electron microscope photograph of the bottom surface of the penetrating electrode. As can be seen from the figure, it can be confirmed that the palladium nanoparticles are uniformly adsorbed to the bottom surface of the silicon penetrating electrode.

도 6은 본 발명의 실험예에 따른 구리 도금 방법으로 구현한 샘플들의 주사전자현미경 사진이다.6 is a scanning electron microscope (SEM) image of samples embodied by a copper plating method according to an experimental example of the present invention.

도 6의 (a) 및 (c)를 참조하면, 본 발명의 비교예에 의한 구리 도금 방법으로 구현한 샘플의 주사전자현미경 분석 결과이고, 도 6의 (b) 및 (d)를 참조하면, 본 발명의 실시예에 의한 구리 도금 방법으로 구현한 샘플의 주사전자현미경 분석 결과이다. 실리콘관통전극에 팔라듐 나노입자를 흡착시킨 후 무전해 구리 도금을 실시하는 구리 씨드보강층 공정 유무에 따른 실리콘관통전극의 바닥-모서리(bottom corner)에서의 구리 씨드층의 단차피복도(Step Coverage)를 비교한 주사전자현미경 사진이다.6 (a) and 6 (c) are SEM micrographs of a sample obtained by a copper plating method according to a comparative example of the present invention. Referring to FIGS. 6 (b) and 6 (d) FIG. 5 is a scanning electron microscope analysis result of a sample obtained by a copper plating method according to an embodiment of the present invention. FIG. Comparison of Step Coverage of Copper Seed Layer at the Bottom Corner of Silicon Penetrating Electrode with and without Copper Seed Strengthening Process for Electroless Copper Plating after Palladium Nanoparticles are Attached to Silicon Penetrating Electrode It is a scanning electron microscope photograph.

본 발명의 비교예에 의한 샘플의 경우, 구리 씨드층의 두께는 약 1㎚이며, 본 발명의 실시예에 의한 샘플의 경우, 구리 씨드층의 두께는 약 105.5㎚로 증가되는 것을 확인할 수 있다. 도 6에서 볼 수 있는 바와 같이 본 발명의 비교예에 의한 샘플의 경우, 공동이 발생한 것을 확인할 수 있으며, 본 발명의 실시예에 의한 샘플의 경우, 공동이 없이 채워진 것을 확인할 수 있다.In the case of the sample according to the comparative example of the present invention, the thickness of the copper seed layer is about 1 nm, and in the case of the sample according to the embodiment of the present invention, the thickness of the copper seed layer is increased to about 105.5 nm. As can be seen from FIG. 6, it can be seen that a cavity is formed in the sample according to the comparative example of the present invention. In the sample according to the embodiment of the present invention, it is confirmed that the sample is filled without cavities.

상술한 바와 같이, TSV 충전시 기공발생을 억제시키기 위해 팔라듐 나노입자를 포함한 콜로이드를 제조하는 단계, 비아를 구비하는 기판 상에 물리기상증착(PVD)에 의하여 구리 씨드층을 형성하는 단계, 상기 구리 씨드층이 형성된 상기 비아를 구비하는 기판 상에 전기영동(electrophoresis) 방법을 이용하여 콜로이드 내에 포함된 귀금속 나노입자를 흡착시키는 단계, 흡착된 귀금속 나노입자 상에 무전해 도금을 통해 구리 씨드보강층을 형성하는 단계 및 상기 구리 씨드보강층이 형성된 상기 비아를 구비하는 기판 상에 무전해 구리도금을 이용하여 구리 도금층을 형성하는 단계를 포함하는, 구리 도금 방법을 개발했다.As described above, there is provided a method of manufacturing a semiconductor device, comprising the steps of: preparing a colloid containing palladium nanoparticles to inhibit generation of pores during TSV charging; forming a copper seed layer by physical vapor deposition (PVD) Adsorbing noble metal nanoparticles contained in the colloid on the substrate having the seed layer formed thereon by electrophoresis; forming a copper seed reinforcing layer on the adsorbed noble metal nanoparticles through electroless plating; And forming a copper plating layer on the substrate including the via formed with the copper seed reinforcing layer using electroless copper plating.

전기영동시 고주파의 교류 전압을 인가하여 팔라듐 나노입자를 증착할 경우, 상기 팔라듐 나노입자의 크기가 작고, 고르게 증착할 수 있다. 또한, 전기영동법을 이용해 팔라듐 나노입자를 증착한 후 구리 도금막을 성장시킨 경우 팔라듐 이온 촉매를 이용한 경우와 비교해 구리 도금막의 밀착력이 현저히 증가할 수 있다.When palladium nanoparticles are deposited by applying AC voltage at high frequency during electrophoresis, the size of the palladium nanoparticles is small and uniform deposition is possible. In addition, when the copper plating film is grown after depositing palladium nanoparticles using the electrophoresis method, the adhesion of the copper plating film can be remarkably increased as compared with the case of using the palladium ion catalyst.

또한, 전기영동 도금법을 적용해 팔라듐 나노입자를 TSV에 증착한 후 씨앗층 보강 공정을 적용한 결과 PVD 공정에 비해 TSV 바닥과 바닥모서리에서 구리 씨앗층의 단차피복도가 개선되었으며, 그 결과 TSV 충전시 기공 발생을 억제할 수 있었다.As a result of applying the seed layer reinforcement process to the palladium nanoparticles by applying the electrophoretic plating method, the step coverage of the copper seed layer at the bottom and the bottom of the TSV was improved as compared with the PVD process. As a result, It was possible to suppress the occurrence.

본 발명에 의하면, 종횡비가 큰 트렌치(trench)나 홀(hole) 등의 미세한 비아(via)의 안쪽까지 구리(Cu) 도금층을 균일하게 매립할 수 있다. 또, 상기 구리 도금층의 구조도 치밀하고, 미세한 기공의 발생 위험도 피할 수 있다. 따라서 종횡비가 큰 패턴을 갖는 웨이퍼 상에 미세 배선 회로를 쉽게 형성할 수 있다.According to the present invention, it is possible to uniformly fill the copper (Cu) plating layer to the inside of fine vias such as trenches and holes having a large aspect ratio. In addition, the structure of the copper plating layer is also dense and the risk of fine pores can be avoided. Therefore, a fine wiring circuit can be easily formed on a wafer having a pattern with a large aspect ratio.

또한, 기공이 없는 실리콘관통전극이 형성된 후 웨이퍼를 시닝(wafer thinning)하여 상기 웨이퍼를 얇게 가공할 수 있다. 상기 웨이퍼를 서로 본딩하여 적층되는 반도체 칩을 상호 연결하거나 재배선층을 이용하여 고집적의 반도체 모듈을 제공할 수도 있다.In addition, after the silicon penetrating electrode having no pores is formed, the wafer can be thinned by thinning the wafer. The wafers may be bonded to each other to interconnect the semiconductor chips to be laminated, or a highly integrated semiconductor module may be provided using the re-wiring layer.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

10 : 기판
20 : 절연층
30 : 확산방지층
40 : 구리 씨드층
45 : 귀금속 나노입자
50 : 구리 씨드보강층
60 : 비아
70 : 보이드
80 : 구리 도금층10: substrate
20: Insulation layer
30: diffusion preventing layer
40: copper seed layer
45: noble metal nanoparticles
50: copper seed reinforcing layer
60: Via
70: Boyd
80: Copper plated layer

Claims (14)

비아를 구비하는 기판 상에 구리 씨드층(Cu seed layer)을 형성하는 단계;
상기 구리 씨드층이 형성된 상기 비아를 구비하는 기판 상에 전기영동(electrophoresis) 방법을 이용하여 콜로이드 내에 포함된 귀금속 나노입자를 흡착시키는 단계;
흡착된 상기 귀금속 나노입자 상에 무전해 도금을 통해 구리 씨드보강층을 형성하는 단계; 및
상기 구리 씨드보강층이 형성된 상기 비아를 구비하는 기판 상에 구리 도금층을 형성하는 단계;
를 포함하는,
구리 도금 방법.Forming a copper seed layer on a substrate having a via;
Adsorbing noble metal nanoparticles contained in the colloid on the substrate having the via formed with the copper seed layer using an electrophoresis method;
Forming a copper seed reinforcing layer on the adsorbed noble metal nanoparticles through electroless plating; And
Forming a copper plating layer on a substrate having the via formed with the copper seed reinforcing layer;
/ RTI >
Copper plating method. 제 1 항에 있어서,
상기 귀금속 나노입자의 표면전하는 -55㎷ 내지 +55㎷의 값을 가지는,
구리 도금 방법.The method according to claim 1,
Wherein the surface charge of the noble metal nanoparticles has a value of -55 to +55,
Copper plating method. 제 1 항에 있어서,
상기 귀금속 나노입자의 직경은 100㎚ 미만의 크기를 가지는,
구리 도금 방법.The method according to claim 1,
Wherein the noble metal nanoparticles have a diameter of less than 100 nm,
Copper plating method. 제 1 항에 있어서,
상기 콜로이드는 상기 귀금속 나노입자의 안정화제로 폴리비닐피롤리돈(Poly vinyl-pyrrolidone(PVP)), 알킬황산나트륨(sodium alkyl sulfate), 폴리(아미도-아민) 덴드리머(Poly(amido-amine) dendrimer), 키토산(chitosan), 3-(1-도데실-3-이미다졸리오)프로판 술폰산염(3-(1-dodecyl-3-imidazolio)propane sulfonate), 구연산나트륨(sodium citrate dihydrate) 중 적어도 어느 하나 또는 둘 이상을 혼합하여 제조하는, 구리 도금 방법.The method according to claim 1,
The colloid may be a stabilizer for the noble metal nanoparticles such as polyvinylpyrrolidone (PVP), sodium alkyl sulfate, poly (amido-amine) dendrimer, At least one of chitosan, 3- (1-dodecyl-3-imidazolio) propane sulfonate and sodium citrate dihydrate And one or more of them are mixed. 제 1 항에 있어서,
상기 콜로이드는 수소이온농도지수(pH)가 6.5 내지 10.5의 값을 가지는, 구리 도금 방법.The method according to claim 1,
Wherein the colloid has a hydrogen ion concentration index (pH) of 6.5 to 10.5. 제 1 항에 있어서,
상기 콜로이드 내 상기 귀금속 나노입자의 농도는 45ppm 내지 550ppm의 값을 가지는, 구리 도금 방법.The method according to claim 1,
Wherein the concentration of the noble metal nanoparticles in the colloid has a value of 45 ppm to 550 ppm. 제 1 항에 있어서,
상기 콜로이드 내 상기 귀금속 나노입자는 팔라듐, 금, 은 및 백금 중 적어도 어느 하나를 포함하는,
구리 도금 방법.The method according to claim 1,
Wherein the noble metal nanoparticles in the colloid comprise at least one of palladium, gold, silver and platinum.
Copper plating method. 제 1 항에 있어서,
상기 전기영동 방법은 교류(AC) 전압을 인가하고, 상기 교류 전압의 주파수는 1㎐ 내지 50㎐의 크기를 가지는, 구리 도금 방법.The method according to claim 1,
Wherein the electrophoresis method applies an alternating current (AC) voltage and the frequency of the alternating voltage has a magnitude of 1 Hz to 50 Hz. 제 1 항에 있어서,
상기 구리 씨드보강층은 흡착된 상기 귀금속 나노입자 상에 무전해 구리 도금을 이용함으로써 형성되는, 구리 도금 방법.The method according to claim 1,
Wherein the copper seed reinforcing layer is formed by using electroless copper plating on the adsorbed noble metal nanoparticles. 제 1 항에 있어서,
상기 구리 도금층은 염기성 구리전해도금 또는 산성 구리전해도금 중 어느 하나를 이용함으로써 형성되는, 구리 도금 방법.The method according to claim 1,
Wherein the copper plating layer is formed by using any one of basic copper electroplating or acidic copper electroplating. 제 1 항에 있어서,
상기 비아를 구비하는 기판 상에 구리 씨드층을 형성하는 단계 이전에 확산방지층을 형성하는 단계를 더 포함하고,
상기 확산방지층은 티타늄(Ti), 탄탈(Ta), 질화티탄(TiN), 질화탄탈(TaN), 산화티탄(TiO2) 및 산화탄탈(TaO) 중 적어도 어느 하나를 포함하는, 구리 도금 방법.The method according to claim 1,
Further comprising forming a diffusion barrier layer prior to forming the copper seed layer on the substrate having the vias,
Wherein the diffusion preventing layer comprises at least one of titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), titanium oxide (TiO 2 ), and tantalum oxide (TaO). 제 1 항에 있어서,
상기 비아는 실리콘관통전극(Through Silicon Via)을 포함하는, 구리 도금 방법.The method according to claim 1,
Wherein the via comprises a silicon through electrode (Through Silicon Via). 제 1 항에 있어서,
상기 비아는 종횡비(aspect ratio)가 5:1 이상의 값을 갖는, 구리 도금 방법.The method according to claim 1,
Wherein the vias have an aspect ratio of at least 5: 1. 팔라듐 나노입자를 포함한 콜로이드를 제조하는 단계;
비아를 구비하는 기판 상에 물리기상증착(PVD)에 의하여 구리 씨드층을 형성하는 단계;
상기 구리 씨드층이 형성된 상기 비아를 구비하는 기판 상에 전기영동(electrophoresis) 방법을 이용하여 콜로이드 내에 포함된 귀금속 나노입자를 흡착시키는 단계;
흡착된 상기 귀금속 나노입자 상에 무전해 도금을 통해 구리 씨드보강층을 형성하는 단계; 및
상기 구리 씨드보강층이 형성된 상기 비아를 구비하는 기판 상에 전해 구리도금을 이용하여 구리 도금층을 형성하는 단계;
를 포함하는,
구리 도금 방법.Preparing a colloid containing palladium nanoparticles;
Forming a copper seed layer by physical vapor deposition (PVD) on a substrate having a via;
Adsorbing noble metal nanoparticles contained in the colloid on the substrate having the via formed with the copper seed layer using an electrophoresis method;
Forming a copper seed reinforcing layer on the adsorbed noble metal nanoparticles through electroless plating; And
Forming a copper plating layer on the substrate including the via formed with the copper seed reinforcing layer by electrolytic copper plating;
/ RTI >
Copper plating method.
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