KR101614029B1 - Capacitor and method of manufacturing the same - Google Patents

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Abstract

본 발명은 캐패시터 및 그 제조 방법에 관한 것으로, 반도체 기판의 소정 영역이 노출되도록 반도체 기판 상에 형성된 희생막과, 희생막 측벽 및 상부, 반도체 기판 상에 형성된 하부 전극과, 상기 하부 전극 상에 적층 형성된 유전체막 및 상부 전극을 포함하며, 희생막은 카본 함유 막 및 실리콘 함유 막이 적층 형성되고, 하부 전극은 그래핀막으로 형성된 캐패시터 및 그 제조 방법이 제시된다.The present invention relates to a capacitor and a method of manufacturing the same, and more particularly, to a capacitor and a method of manufacturing the same, which includes a sacrificial layer formed on a semiconductor substrate so as to expose a predetermined region of the semiconductor substrate, a sacrificial layer side wall and an upper portion, a lower electrode formed on the semiconductor substrate, A sacrificial film formed of a carbon-containing film and a silicon-containing film laminated, and a lower electrode formed of a graphene film, and a manufacturing method thereof.

Description

캐패시터 및 그 제조 방법{Capacitor and method of manufacturing the same}[0001] CAPACITOR AND METHOD FOR MANUFACTURING THE SAME [0002]

본 발명은 반도체 소자에 관한 것으로, 특히 캐패시터 및 그 제조 방법에 관한 것이다.
The present invention relates to a semiconductor device, and more particularly, to a capacitor and a manufacturing method thereof.

최근, DRAM의 디자인 룰(Design Rule)이 작아짐에 따라 셀 사이즈(Cell size)가 감소되고 있고, 그에 따라 정보를 저장하는 캐패시터의 면적 또한 축소되고 있다. 따라서, 소자의 동작에 요구되는 캐패시터의 정전 용량을 확보하기 위한 여러 방안들이 제시되고 있는데, 유전층의 두께를 줄이는 방안과, 캐패시터의 유효 표면적(effective surface area)을 증가시키는 방안 등이 있다. 또한, 캐패시터의 유효 표면적을 증가시키기 위해 실린더(cylinder) 구조, 핀(fin) 구조, 반구형 그레인(HSG : HemiSpherical Grain) 구조 등과 같은 3차원 구조의 하부 전극(storage node)을 도입하는 방안 등이 제시되고 있다.2. Description of the Related Art In recent years, as a design rule of a DRAM has become smaller, a cell size has been reduced, and accordingly, an area of a capacitor for storing information has also been reduced. Accordingly, various measures for securing the capacitance of the capacitor required for the operation of the device have been proposed, including a method of reducing the thickness of the dielectric layer and a method of increasing the effective surface area of the capacitor. In order to increase the effective surface area of the capacitor, a method of introducing a three-dimensional storage node such as a cylinder structure, a fin structure, a hemispherical grain (HSG) structure, .

실린더 구조의 캐패시터는 하부 전극의 표면적을 증가시키기 위해 하부 전극의 높이를 약 15000Å 이상으로 형성한다. 이렇게 하부 전극의 높이를 확보하기 위해 TEOS막 또는 PSG막과 TEOS막을 이용한 희생막을 15000Å 이상의 두께로 형성한다. 그리고, 희생 절연막의 소정 영역을 식각하여 하부 전극이 형성될 영역을 오픈시킨다. 그런데, TEOS막은 플라즈마를 이용하여 식각하는데, 식각 시 오픈되는 영역이 하부로 갈수록 좁아지는 현상이 발생한다. 또한, PSG막과 TEOS막을 적층한 경우 TEOS막은 플라즈마를 이용하여 식각하고 PSG막은 식각 용액을 이용하여 식각하는데, TEOS막은 오픈 영역이 하부로 갈수록 좁아지고, PSG막은 TEOS막과 PSG막과의 밀도(Density) 차이로 인해 오픈 영역이 넓어지는 현상이 발생한다. 그리고, PSG막과 TEOS막의 계면 접착성이 좋지 않아 습식 식각 시 진행하는 초음파(Ultrasonic)에 의해 무너지는 현상이 발생한다. 또한, 습식 식각 시 PSG막과 TEOS막 사이에 식각률 차이로 인해 버즈빅(Bird Beak) 현상이 발생한다. 이렇게 오픈되는 영역이 하부로 갈수록 좁아지는 현상과 하부가 넓어지는 현상은 후속 공정인 유전체막 증착 시 보이드를 형성하게 되어 DRAM 소자의 신뢰성을 저하시키게 된다.The capacitor of the cylinder structure has a height of the lower electrode of about 15000 ANGSTROM or more to increase the surface area of the lower electrode. In order to secure the height of the lower electrode, a TEOS film or a sacrifice film using a PSG film and a TEOS film is formed to a thickness of 15000 ANGSTROM or more. Then, a predetermined region of the sacrificial insulating film is etched to open a region where the lower electrode is to be formed. However, the TEOS film is etched using a plasma, and the area opened at the time of etching becomes narrower as it goes downward. In addition, when the PSG film and the TEOS film are laminated, the TEOS film is etched using plasma, and the PSG film is etched using the etching solution. The TEOS film becomes narrower as the open area becomes lower, and the PSG film has a density of TEOS film and PSG film Density), the open area is widened. In addition, since the interfacial adhesion between the PSG film and the TEOS film is poor, the phenomenon of collapse is caused by the ultrasonic wave propagated during the wet etching. Also, a Bird Beak phenomenon occurs due to a difference in etch rate between the PSG film and the TEOS film during wet etching. The phenomenon that the open region becomes narrower toward the lower portion and the lower portion spreads form voids in the subsequent dielectric film deposition, thereby lowering the reliability of the DRAM device.

한편, 실린더 구조에 저항이 낮은 하부 전극을 형성하기 위해 폴리실리콘막을 두껍게 형성하거나 Ti/TiN막을 이용한다. Ti/TiN을 하부 전극으로 이용하는 실린더 구조의 캐패시터는 한국등록특허 제10-0695497호에 제시되어 있다. 그러나, 이 경우에 유전체막이 얇게 형성되어 적정 정전 용량, 약 15pF 이상을 확보하기 위해 다시 실린더의 높이가 증가하게 된다. 따라서, 하부 전극을 위한 새로운 물질이 필요하다.
On the other hand, in order to form a lower electrode having a low resistance in a cylinder structure, a polysilicon film is formed thick or a Ti / TiN film is used. A capacitor having a cylindrical structure using Ti / TiN as a lower electrode is disclosed in Korean Patent No. 10-0695497. However, in this case, the dielectric film is formed thin and the height of the cylinder increases again in order to secure an adequate capacitance of about 15 pF or more. Therefore, a new material for the lower electrode is needed.

본 발명은 실린더 구조의 캐패시터 및 그 제조 방법을 제공한다.The present invention provides a capacitor having a cylindrical structure and a manufacturing method thereof.

본 발명은 희생막을 수직 프로파일(profile)로 형성할 수 있는 캐패시터 및 그 제조 방법을 제공한다.The present invention provides a capacitor capable of forming a sacrificial film with a vertical profile and a method of manufacturing the same.

본 발명은 전극을 얇게 형성하면서도 충분한 정전 용량을 확보할 수 있는 캐패시터 및 그 제조 방법을 제공한다.
The present invention provides a capacitor capable of securing a sufficient capacitance while forming an electrode thin, and a method of manufacturing the same.

본 발명의 일 양태에 따른 캐패시터는 반도체 기판의 소정 영역이 노출되도록 상기 반도체 기판 상에 형성된 희생막; 상기 희생막 측벽 및 상부, 상기 반도체 기판 상에 형성된 하부 전극; 및 상기 하부 전극 상에 적층 형성된 유전체막 및 상부 전극을 포함하며, 상기 희생막은 카본 함유 막 및 실리콘 함유 막이 적층 형성되고, 상기 하부 전극은 그래핀막으로 형성된다.According to an aspect of the present invention, there is provided a capacitor comprising: a sacrificial layer formed on a semiconductor substrate to expose a predetermined region of the semiconductor substrate; A sidewall and an upper portion of the sacrificial film; a lower electrode formed on the semiconductor substrate; And a dielectric film formed on the lower electrode and an upper electrode, wherein the sacrificial film is formed by stacking a carbon-containing film and a silicon-containing film, and the lower electrode is formed of a graphene film.

상기 카본 함유 막은 a-C:H막 또는 SOC(Spin On Carbon)막을 포함하고, 상기 실리콘 함유 막은 실리콘 옥사이드를 포함한다.The carbon-containing film includes an a-C: H film or a SOC (Spin On Carbon) film, and the silicon-containing film includes silicon oxide.

상기 희생막 측벽과 상기 하부 전극 사이에 형성된 시드막을 더 포함하고, 상기 시드막은 실리콘 나이트라이드막을 포함한다.And a seed film formed between the sidewall of the sacrificial film and the lower electrode, wherein the seed film includes a silicon nitride film.

상기 유전체막은 NO(Nitride-Oxide), ONO(Oxide-Nitride-Oxide), ZAZ(ZrO2-Al2O3-ZrO2) 또는 ZZA(ZrO2-ZrO2-Al2O3)으로 형성된다.The dielectric film is formed of NO (Nitride-Oxide), ONO (Oxide-Nitride-Oxide), ZAZ (ZrO 2 -Al 2 O 3 -ZrO 2 ), or ZZA (ZrO 2 -ZrO 2 -Al 2 O 3 ).

본 발명의 다른 양태에 따른 캐패시터 제조 방법은 반도체 기판 상에 카본 함유 막 및 실리콘 함유 막을 적층하여 희생막을 형성하는 단계; 상기 희생막의 소정 영역을 식각하여 상기 반도체 기판을 노출시키는 실린더 홀을 형성하는 단계; 상기 실린더 홀 측벽에 시드막을 형성하는 단계; 상기 시드막 측벽 및 상기 반도체 기판 상에 그래핀막을 형성하는 단계; 및 상기 그래핀막 상부에 유전체막 및 상부 전극을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor, including: forming a sacrificial layer by laminating a carbon containing film and a silicon containing film on a semiconductor substrate; Etching a predetermined region of the sacrificial layer to form a cylinder hole exposing the semiconductor substrate; Forming a seed film on the sidewall of the cylinder hole; Forming a seed film side wall and a graphene film on the semiconductor substrate; And forming a dielectric film and an upper electrode on the graphene film.

상기 희생막 상부에 복수의 하드 마스크막을 형성하는 단계를 더 포함하며, 상기 복수의 하드 마스크막은 제 1 실리콘 함유 막, 카본 함유막 및 제 2 실리콘 함유 막을 적층하여 형성한다. 또한, 상기 제 1 실리콘 함유 막은 실리콘 나이트라이드를 포함하고, 상기 카본 함유막은 a-C:H막 또는 SOC(Spin On Carbon)를 포함하며, 상기 제 2 실리콘 함유막은 실리콘 옥사이드 또는 실리콘 나이트라이드를 포함한다. 그리고, 상기 제 1 및 제 2 실리콘 함유 막은 불소 함유 가스를 이용하여 식각하고, 상기 카본 함유 막은 산소 함유 가스를 이용하여 식각한다.Forming a plurality of hard mask films on the sacrificial film, wherein the plurality of hard mask films are formed by laminating a first silicon containing film, a carbon containing film, and a second silicon containing film. In addition, the first silicon-containing film includes silicon nitride, and the carbon-containing film includes an aC: H film or SOC (Spin On Carbon), and the second silicon-containing film includes silicon oxide or silicon nitride. The first and second silicon-containing films are etched using a fluorine-containing gas, and the carbon-containing film is etched using an oxygen-containing gas.

상기 카본 함유 막은 a-C:H막 또는 SOC(Spin On Carbon)막을 포함하고, 상기 실리콘 함유 막은 실리콘 옥사이드를 포함한다. 상기 실리콘 함유 막은 불소 함유 가스를 이용하여 식각하고 상기 카본 함유 막은 산소 함유 가스를 이용하여 식각한다. 상기 실리콘 함유 막 및 카본 함유 막은 플라즈마를 발생시켜 식각한다.The carbon-containing film includes an a-C: H film or a SOC (Spin On Carbon) film, and the silicon-containing film includes silicon oxide. The silicon-containing film is etched using a fluorine-containing gas, and the carbon-containing film is etched using an oxygen-containing gas. The silicon-containing film and the carbon-containing film are etched by generating a plasma.

상기 그래핀막은 CxHy의 탄화수소 화합물을 이용하고, 1000 내지 1300℃ 이상의 온도와 10 내지 100mTorr의 압력에서 형성한다.The graphene film is formed using a hydrocarbon compound of CxHy at a temperature of 1000 to 1300 DEG C or higher and a pressure of 10 to 100 mTorr.

상기 그래핀막은 CxHy의 탄화수소 화합물을 이용하고, 25℃ 내지 400℃의 온도와 0.5mTorr 내지 20mTorr의 압력에서 2000W 내지 5000W 또는 500W 내지 2000W로의 플라즈마 소오스와 1W 내지 3000W의 바이어스 파워를 인가하여 형성하는 캐패시터 제조 방법.
The graphene film is formed by applying a plasma source of 2000W to 5000W or 500W to 2000W and a bias power of 1W to 3000W at a temperature of 25 ° C to 400 ° C and a pressure of 0.5mTorr to 20mTorr, Gt;

본 발명의 실시 예들에 따른 캐패시터는 폴리실리콘 또는 Ti/TiN보다 저항 및 도전성이 우수한 그래핀막을 하부 전극으로 이용한다. 따라서, 하부 전극의 높이를 높이지 않고 얇은 두께로 형성하더라도 충분한 정전 용량을 확보할 수 있다.The capacitor according to embodiments of the present invention uses a graphene film having superior resistance and conductivity than polysilicon or Ti / TiN as a lower electrode. Therefore, even if the thickness of the lower electrode is made thin without increasing the height, a sufficient electrostatic capacity can be secured.

또한, 카본 함유 막과 실리콘 함유 막을 적층하여 희생막을 형성하고, 실리콘 함유 막은 불소 함유 가스를 이용하여 식각하고 카본 함유 막은 산소 함유 가스를 이용하여 식각함으로써 적층 구조의 희생막을 수직 프로파일로 형성할 수 있다. 따라서, 셀의 면적이 축소되어도 작은 실린더 홀을 형성할 수 있다.Further, a sacrificial film can be formed by stacking a carbon-containing film and a silicon-containing film, etching the silicon-containing film using a fluorine-containing gas, and etching the carbon-containing film using an oxygen-containing gas, . Therefore, even if the area of the cell is reduced, a small cylinder hole can be formed.

결과적으로, 작은 실린더 홀을 형성할 수 있고, 그 내부에 하부 전극을 얇게 형성할 수 있어 유전체막 형성 시 보이드 발생을 억제할 수 있고, 그에 따라 DRAM 소자의 신뢰성을 향상시킬 수 있다.
As a result, a small cylinder hole can be formed, a lower electrode can be formed thinly therein, voids can be suppressed in forming a dielectric film, and reliability of the DRAM device can be improved accordingly.

도 1 내지 도 9는 본 발명의 일 실시 예에 따른 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 단면도.1 to 9 are sectional views sequentially illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but is capable of other various forms of implementation, and that these embodiments are provided so that this disclosure will be thorough and complete, It is provided to let you know completely. In the drawings, the thickness is enlarged to clearly illustrate the various layers and regions, and the same reference numerals denote the same elements in the drawings. Also, where a portion such as a layer, film, region, or the like is referred to as being "on top" or "on" another portion, it is not necessarily the case that each portion is "directly above" And the case where there is another part between the parts.

도 1 내지 도 9는 본 발명의 일 실시 예에 따른 캐패시터의 제조 방법을 설명하기 위해 순서적으로 도시한 단면도이다.1 to 9 are sectional views sequentially illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.

도 1을 참조하면, 소정의 하부 구조가 형성된 반도체 기판(100) 상부에 제 1 희생막(110) 및 제 2 희생막(120)을 형성한다. 반도체 기판(100)에는 DRAM 소자를 구현하기 위해 트랜지스터, 비트라인 등이 형성되며, 트랜지스터와 비트라인은 절연막에 의해 분리된다. 즉, 반도체 기판(100) 상에 게이트가 형성되고, 게이트 전극 양측의 반도체 기판(100)에 소오스 및 드레인이 형성되어 트랜지스터가 제조된다. 그리고, 트랜지스터를 포함한 전체 상부에 층간 절연막이 형성된 후 층간 절연막 상부에 트랜지스터의 소정 영역, 즉 드레인과 연결되는 비트라인이 형성된다. 한편, 제 1 희생막(110)은 식각 주반응물(Etching Main Reactant)인 불소(F)에 식각이 잘 되지 않는 a-C:H막 또는 SOC(Spin On Carbon)막 등의 카본막을 이용하여 형성한다. 또한, 제 2 희생막(120)은 카본막 식각 시 이용되는 식각 반응물인 산소(O)기에 식각이 잘 되지 않는 물질로 형성하는데, 예를 들어 실리콘 옥사이드막을 이용하여 형성한다. 여기서, 제 1 및 제 2 희생막(110, 120)은 실린더형 하부 전극이 형성될 영역을 마련하기 위해 하부 전극의 높이로 형성하는데, 예를 들어 15000Å 이상의 두께로 형성한다.Referring to FIG. 1, a first sacrificial layer 110 and a second sacrificial layer 120 are formed on a semiconductor substrate 100 having a predetermined bottom structure. A transistor, a bit line, or the like is formed on the semiconductor substrate 100 to implement a DRAM device, and the transistor and the bit line are separated by an insulating film. That is, a gate is formed on the semiconductor substrate 100, and a source and a drain are formed on the semiconductor substrate 100 on both sides of the gate electrode, thereby manufacturing a transistor. After the interlayer insulating film is formed on the entire upper surface including the transistor, a bit line connected to a predetermined region of the transistor, that is, the drain, is formed on the interlayer insulating film. On the other hand, the first sacrificial layer 110 is formed using a carbon film such as an a-C: H film or a SOC (Spin On Carbon) film which does not easily etch fluorine (F) as an etching main reactant. In addition, the second sacrificial layer 120 is formed of a material which is not easily etched in an oxygen (O) group, which is an etching reactant used in etching the carbon layer, and is formed using, for example, a silicon oxide layer. The first sacrificial layer 110 and the second sacrificial layer 120 are formed at a height of the lower electrode to form a region where the cylindrical lower electrode is to be formed.

도 2를 참조하면, 제 2 희생막(120) 상부에 제 1 하드 마스크막(130), 제 2 하드 마스크막(140) 및 제 3 하드 마스크막(150)을 순차적으로 형성한 후 그 상부에 감광막 패턴(160)을 형성한다. 제 1 하드 마스크막(130)은 특정 식각 반응물에 대하여 제 1 희생막(110)과 식각률이 다르고 제 2 희생막(120)과 식각률이 같거나 거의 유사한 물질로 형성하는데, 예를 들어 실리콘 나이트라이드막으로 형성할 수 있다. 제 2 하드 마스크막(140)은 특정 식각 반응물에 대해 제 1 하드 마스크막(130)과 식각률이 다른 물질로 형성하는데, 예를 들어 a-C:H막 또는 SOC(Spin On Carbon) 등의 카본막으로 형성한다. 또한, 제 3 하드 마스크막(150)은 특정 식각 반응물에 대해 제 2 하드 마스크막(140)과 식각률이 다른 물질로 형성하는데, 예를 들어 실리콘 옥사이드막 또는 실리콘 나이트라이드막으로 형성한다. 제 3 하드 마스크막(150) 상부에 감광막을 도포한 후 소정의 마스크를 이용한 사진 및 현상 공정으로 패터닝하여 감광막 패턴(160)을 형성한다. 감광막 패턴(160)은 실린더 구조의 하부 전극이 형성되는 영역이 노출되도록 형성된다.Referring to FIG. 2, a first hard mask layer 130, a second hard mask layer 140, and a third hard mask layer 150 are sequentially formed on the second sacrificial layer 120, A photoresist pattern 160 is formed. The first hard mask layer 130 is formed of a material having an etch rate different from that of the first sacrificial layer 110 and a material having a similar etch rate to the second sacrificial layer 120 for a specific etchant, Film can be formed. The second hard mask layer 140 may be formed of a material having a different etch rate than that of the first hard mask layer 130 with respect to the specific etchant. For example, the second hard mask layer 140 may be formed of a carbon film such as an aC: H film or a SOC . In addition, the third hard mask layer 150 is formed of a material having a different etching rate from the second hard mask layer 140, for example, a silicon oxide layer or a silicon nitride layer for a specific etching reactant. A photoresist layer is coated on the third hard mask layer 150 and patterned by a photolithography process using a predetermined mask to form a photoresist pattern 160. The photoresist pattern 160 is formed to expose a region where the lower electrode of the cylinder structure is formed.

도 3을 참조하면, 감광막 패턴(160)을 식각 마스크로 제 3 하드 마스크막(150)을 식각한다. 여기서, 제 3 하드 마스크막(150)은 제 2 하드 마스크막(140)과 식각률이 차이나는 물질로 식각하는데, 예를 들어 SF6, NF3, CxFy 또는 CxHyFz 가스를 이용하여 식각한다. 이때, 플라즈마 활성화 가스인 O2, N2, Ar, He 중 하나 이상을 첨가하여 제 3 하드 마스크막(150)을 식각할 수도 있다. 즉, 제 3 하드 마스크막(150)은 불소 함유 가스를 플라즈마화하여 식각한다.Referring to FIG. 3, the third hard mask layer 150 is etched using the photoresist pattern 160 as an etch mask. Here, the third hard mask layer 150 is etched with a material having a different etching rate from the second hard mask layer 140, for example, SF 6 , NF 3 , CxFy, or CxHyFz gas. At this time, the third hard mask layer 150 may be etched by adding at least one of O 2 , N 2 , Ar, and He as a plasma activation gas. That is, the third hard mask film 150 is formed by plasma-etching the fluorine-containing gas.

도 4를 참조하면, 패터닝된 제 3 하드 마스크막(150)을 식각 마스크로 제 2 하드 마스크막(140)을 식각한다. 여기서, 제 2 하드 마스크막(140)은 제 3 하드 마스크막(150) 및 제 1 하드 마스크막(130)과 식각률이 차이나는 물질로 식각하는데, 예를 들어 O2 또는 O3 가스를 이용하여 식각한다. 이때, 플라즈마 활성화 가스인 N2, Ar, He 중 하나 이상을 첨가하여 제 2 하드 마스크막(140)을 식각할 수도 있다. 즉, 제 2 하드 마스크막(140)은 산소 함유 가스를 플라즈마화하여 식각할 수 있다. 이때, 폴리머(Polymer) 계열인 감광막 패턴(160)은 제 2 하드 마스크막(140) 식각 시 함께 제거된다.Referring to FIG. 4, the second hard mask layer 140 is etched using the patterned third hard mask layer 150 as an etch mask. Here, the second hard mask layer 140 is etched with a material having a different etching rate from the third hard mask layer 150 and the first hard mask layer 130, for example, using O 2 or O 3 gas Etch. At this time, the second hard mask layer 140 may be etched by adding at least one of N 2 , Ar, and He as the plasma activation gas. That is, the second hard mask film 140 can etch the oxygen-containing gas into plasma. At this time, the polymer film 160 is removed together with the second hard mask layer 140.

도 5를 참조하면, 패터닝된 제 2 하드 마스크막(140)을 식각 마스크로 제 1 하드 마스크막(130) 및 제 2 희생막(120)을 식각한다. 여기서, 제 1 하드 마스크막(130) 및 제 2 희생막(120)은 SF6, NF3, CxFy 또는 CxHyFz 중 하나 이상의 가스를 이용하여 식각한다. 이때, 플라즈마 활성화 가스인 O2, N2, Ar, He 중 하나 이상을 첨가하여 제 1 하드 마스크막(130) 및 제 2 희생막(120)을 식각할 수도 있다. 즉, 제 1 하드 마스크막(130) 및 제 2 희생막(120)은 불소 함유 가스를 플라즈마화하여 식각할 수 있다. 이때, 제 3 하드 마스크막(150)은 제 1 하드 마스크막(130) 및 제 2 희생막(120) 식각 시 함께 제거된다. 한편, 제 1 하드 마스크막(130) 및 제 2 희생막(120)을 식각할 때 식각 가스의 직진성을 향상시키기 위해 챔버 압력은 0.5mTorr∼20mTorr 범위에서 조절한다. 또한, 플라즈마 소오스는 반도체 기판(100)이 플라즈마에 의한 데미지를 받지 않도록 2000W∼5000W를 인가하여 헬리콘 플라즈마와 같은 리모트 플라즈마를 형성할 수도 있고, 500W∼2000W를 인가하여 다이렉트(Direct) 플라즈마를 사용할 수도 있다. 그리고, 플라즈마에 의해 분해된 이온의 직진성의 향상시켜 반도체 기판(100)에서 반응할 수 있도록 바이어스(Bias) 파워는 1W∼3000W로 인가하며, 이때 반도체 기판(100)에서 반응을 더욱 활성화시키기 위해 기판 온도는 25℃∼400℃로 조절한다. 여기서, 플라즈마에 의해 분해된 이온의 직진성을 더욱 향상시키기 위해서 정전척을 사용할 수도 있다. 즉, 정전척 상에 반도체 기판(100)을 위치시킨 후 공정을 진행할 수 있다.Referring to FIG. 5, the first hard mask layer 130 and the second sacrificial layer 120 are etched using the patterned second hard mask layer 140 as an etch mask. Here, the first hard mask layer 130 and the second sacrificial layer 120 are etched using at least one of SF 6 , NF 3 , CxFy, and CxHyFz. At this time, the first hard mask layer 130 and the second sacrificial layer 120 may be etched by adding at least one of O 2 , N 2 , Ar, and He as a plasma activation gas. That is, the first hard mask layer 130 and the second sacrificial layer 120 may be etched by plasma-forming the fluorine-containing gas. At this time, the third hard mask layer 150 is removed together with the first hard mask layer 130 and the second sacrificial layer 120. Meanwhile, when the first hard mask layer 130 and the second sacrificial layer 120 are etched, the chamber pressure is adjusted in the range of 0.5 mTorr to 20 mTorr to improve the linearity of the etching gas. In addition, the plasma source may form a remote plasma such as a helicon plasma by applying 2000W to 5000W so that the semiconductor substrate 100 is not damaged by the plasma, or may apply a direct plasma by applying 500W to 2000W. It is possible. Bias power is applied in the range of 1 W to 3000 W so that the ions can be reacted in the semiconductor substrate 100 by improving the linearity of the ions decomposed by the plasma. In order to further activate the reaction in the semiconductor substrate 100, The temperature is adjusted to 25 ° C to 400 ° C. Here, an electrostatic chuck may be used to further improve the linearity of the ions decomposed by the plasma. That is, after the semiconductor substrate 100 is placed on the electrostatic chuck, the process can be performed.

도 6을 참조하면, 패터닝된 제 1 하드 마스크막(130)을 식각 마스크로 제 1 희생막(110)을 식각한다. 여기서, 제 1 희생막(110)은 O2 또는 O3 가스를 이용하여 식각하며, 이때 플라즈마 활성화 가스인 N2, Ar, He 중 하나 이상을 첨가하여 식각할 수 있다. 즉, 제 1 희생막(110)은 산소 함유 가스를 플라즈마화하여 식각할 수 있다. 이렇게 하여, 반도체 기판(100)의 소정 영역을 노출시키는 캐패시터의 하부 전극을 형성하기 위한 실린더 홀(170)이 형성된다. 이때, 제 2 희생막(120)은 산소 함유 가스에 의해 식각되지 않으므로 제 1 희생막(110) 식각 시 제 2 희생막(120)은 수직 프로파일을 그대로 유지하게 된다. 따라서, 실린더 홀(170)은 수직 프로파일을 유지하게 된다. 한편, 제 2 하드 마스크막(140)은 제 1 희생막(110) 식각 시 함께 제거된다. 이렇게 실린더 홀(170)을 형성하기 위해 서로 다른 식각 반응물(Etching Reactant), 즉 실리콘 함유 막을 식각하기 위해 불소 함유 가스를 이용하고, 카본 함유 막을 식각하기 위해 산소 함유 가스를 이용함으로써 실린더 홀(170)의 상단부와 하단부의 프로파일을 각각 제어할 수 있고, 그에 따라 수직 프로파일로 형성할 수 있다.Referring to FIG. 6, the first sacrificial layer 110 is etched using the patterned first hard mask layer 130 as an etch mask. Here, the first sacrificial layer 110 may be etched using O 2 or O 3 gas, and at this time, one or more of plasma activating gases N 2 , Ar, and He may be added and etched. That is, the first sacrificial layer 110 may be etched by plasma-forming an oxygen-containing gas. Thus, a cylinder hole 170 for forming a lower electrode of a capacitor that exposes a predetermined region of the semiconductor substrate 100 is formed. At this time, since the second sacrificial layer 120 is not etched by the oxygen-containing gas, the second sacrificial layer 120 maintains the vertical profile at the time of etching the first sacrificial layer 110. Therefore, the cylinder hole 170 maintains the vertical profile. Meanwhile, the second hard mask layer 140 is removed together with the first sacrificial layer 110. In order to form the cylinder hole 170, a different etching reagent, that is, a fluorine-containing gas is used to etch the silicon-containing film, and an oxygen-containing gas is used to etch the carbon- It is possible to control the profile of the upper end portion and the lower end portion of each of the light emitting diodes 1 and 2, respectively.

도 7을 참조하면, 실린더 홀(170)의 측벽을 포함한 전면에 시드막(180)을 형성한다. 즉, 시드막(180)은 실린더 홀(170)의 측벽과 제 1 하드 마스크막(130) 및 반도체 기판(100)의 상부에 형성된다. 이러한 시드막(180)은 후속으로 성장시킬 그래핀막과 실린더 홀(170)의 측벽을 절연하고 그래핀막의 시드로 이용하기 위해 형성하며, 예를 들어 실리콘 나이드라이드막을 이용하여 형성한다. 여기서, 시드막(180)을 형성하기 위해 기판 온도는 700℃ 이상을 유지하며, 시드막(180)이 실린더 홀(170)의 하부 측면까지 원활히 증착될 수 있도록 100mTorr 이하의 낮은 압력에서 증착을 진행하며, N2 분위기에서 SiH4와 NH3를 적절한 비율로 증착시킨다. 또한, 증착 온도를 낮추기 위해 챔버 압력은 0.5mTorr∼20mTorr로 조절하며, 플라즈마 소오스는 기판이 플라즈마에 의한 데미지를 입지 않도록 2000W∼5000W로 인가하여 헬리콘 플라즈마와 같은 리모트 플라즈마를 형성할 수도 있고, 500W∼2000W로 인가하여 다이렉트(Direct) 플라즈마를 형성할 수도 있다. 또한, 플라즈마에 의해 분해된 이온의 직진성의 향상시켜 기판에서 반응할 수 있도록 바이어스(Bias) 파워는 1W∼3000W로 조절하며, 이때 기판에서 반응을 더욱 활성화시키기 위해서 기판 온도는 25℃∼400℃로 조절한다. 여기서, 플라즈마에 의해 분해된 이온의 직진성을 더욱 향상시키기 위해서 정전척을 사용할 수도 있다. Referring to FIG. 7, a seed film 180 is formed on the entire surface including the side wall of the cylinder hole 170. That is, the seed film 180 is formed on the sidewall of the cylinder hole 170, the first hard mask film 130, and the upper portion of the semiconductor substrate 100. The seed film 180 is formed to insulate the sidewall of the cylinder hole 170 and the graphene film to be grown subsequently and to use it as a seed of the graphene film. For example, the seed film 180 is formed using a silicon nitride drift film. In order to form the seed film 180, the deposition is performed at a low pressure of 100 mTorr or lower so that the substrate temperature is maintained at 700 ° C. or higher and the seed film 180 can be smoothly deposited to the lower side surface of the cylinder hole 170 And SiH 4 and NH 3 are deposited in an appropriate ratio in an N 2 atmosphere. In order to lower the deposition temperature, the chamber pressure is adjusted to 0.5 mTorr to 20 mTorr. The plasma source may be applied at 2000 W to 5000 W to form a remote plasma such as a helicon plasma to prevent the substrate from being damaged by the plasma, To 2000 W to form a direct plasma. In order to improve the linearity of the ions decomposed by the plasma and to react on the substrate, the bias power is adjusted to 1 W to 3000 W. In order to further activate the reaction at the substrate, the substrate temperature is set to 25 ° C. to 400 ° C. . Here, an electrostatic chuck may be used to further improve the linearity of the ions decomposed by the plasma.

도 8을 참조하면, 시드막(180)을 블랭킷 식각하여 실린더 홀(170)의 측벽에만 시드막(180)을 잔류시키고 반도체 기판(100) 및 제 1 하드 마스크막(130) 상에 형성된 시드막(180)을 제거한다. 이어서, 캐패시터의 하부 전극으로 이용되는 그래핀막(190)을 시드막(180) 및 제 1 하드 마스크막(130)을 포함한 전체 상부에 형성한다. 즉, 그래핀막(190)은 시드막(180) 및 제 1 하드 마스크막(130)을 시드로 형성된다. 그래핀막(190)은 CxHy의 탄화수소 화합물을 이용하고, 열 CVD 공정을 이용하는 경우 그래핀막(190)을 실린더 홀(170)의 측벽 및 하부, 그리고 제 1 하드 마스크막(130) 상에 고르게 형성하기 위해 1000℃ 이상, 예를 들어 1000∼1300℃의 기판 온도와 100mTorr 이하, 예를 들어 10mTorr∼100mTorr의 챔버 압력을 유지한다. 또한, 플라즈마 CVD를 이용하는 경우 증착 온도를 낮추기 위해 챔버 압력은 0.5mTorr∼20mTorr 범위에서 조절하며, 플라즈마 소오스는 기판에 플라즈마 데미지를 주지 않도록 2000W∼5000W로 인가하여 헬리콘 플라즈마와 같은 리모트 플라즈마를 형성할 수도 있고, 500W∼2000W로 인가하여 다이렉트 플라즈마를 형성할 수도 있다. 또한, 플라즈마에 의해 분해된 이온의 직진성의 향상시켜 기판에서 반응할 수 있도록 바이어스 파워는 1W∼3000W 범위에서 조절하며, 이때 기판에서 반응을 더욱 활성화시키기 위해서 기판 온도는 25℃∼400℃로 조절한다. 8, the seed film 180 is blanket etched to leave the seed film 180 only on the sidewall of the cylinder hole 170 and to seal the seed film 180 formed on the semiconductor substrate 100 and the first hard mask film 130, (180) is removed. Next, a graphene film 190 used as a lower electrode of the capacitor is formed on the entire upper surface including the seed film 180 and the first hard mask film 130. That is, the graphene film 190 is formed by seeding the seed film 180 and the first hard mask film 130. The graphene film 190 uses a hydrocarbon compound of CxHy. When a thermal CVD process is used, the graphene film 190 is uniformly formed on the sidewalls and the bottom of the cylinder hole 170 and on the first hard mask film 130 For example, a substrate temperature of 1000 ° C to 1300 ° C and a chamber pressure of 100 mTorr or less, for example, 10 mTorr to 100 mTorr is maintained. Further, in the case of using plasma CVD, the chamber pressure is adjusted in the range of 0.5 mTorr to 20 mTorr in order to lower the deposition temperature, and the plasma source is applied in the range of 2000 W to 5000 W to prevent plasma damage to the substrate to form a remote plasma such as a helicon plasma Or may be applied at 500 W to 2000 W to form a direct plasma. Further, the bias power is controlled in the range of 1 W to 3000 W so that the ions can be reacted on the substrate by improving the linearity of the ions decomposed by the plasma. In order to further activate the reaction on the substrate, the substrate temperature is adjusted to 25 ° C. to 400 ° C. .

도 9를 참조하면, 그래핀막(190) 상에 유전체막(200)을 형성하고, 실린더 홀(170)이 매립되도록 유전체막(200) 상에 상부 전극(210)을 형성한다. 유전체막(200)은 옥사이드 계열, 나이트라이드 계열 또는 복수의 적층 구조를 이용할 수 있다. 예를 들어 유전체막(200)은 하프늄 옥사이드(HfO2), 지르코늄 옥사이드(ZrO3), 라듐 옥사이드(La2O5), 탄탈륨 옥사이드(Ta2O5) 및 스트론튬티타늄 옥사이드(SrTiO3)를 포함하는 적어도 하나의 물질이나, NO(Nitride-Oxide) 적층, ONO(Oxide-Nitride-Oxide) 적층, ZAZ(ZrO2-Al2O3-ZrO2) 적층 또는 ZZA(ZrO2-ZrO2-Al2O3) 적층을 사용할 수 있다. 또한, 상부 전극(210)은 폴리실리콘막, 금속막 등의 도전 물질로 형성할 수 있다. 그러나, 상부 전극(210)을 그래핀막으로 형성할 수도 있는데, 이 경우 유전체막(200) 상에 예를 들어 실리콘 나이트라이드를 이용하여 시드막을 형성한 후 그래핀막을 형성할 수도 있다. 이때, 상부 전극(210)으로 이용되는 그래핀막은 하부 전극으로 이용되는 그래핀막(190)과 동일 조건으로 형성할 수도 있다.
9, a dielectric film 200 is formed on a graphene film 190, and an upper electrode 210 is formed on a dielectric film 200 so that a cylinder hole 170 is embedded. The dielectric film 200 may be an oxide-based, a nitride-based or a stacked-layer structure. For example, the dielectric film 200 includes hafnium oxide (HfO 2 ), zirconium oxide (ZrO 3 ), radium oxide (La 2 O 5 ), tantalum oxide (Ta 2 O 5 ), and strontium titanium oxide (SrTiO 3 ) at least one substance or, NO (Nitride-Oxide) stack, ONO (Oxide-Nitride-Oxide ) stack, ZAZ that (ZrO 2 -Al 2 O 3 -ZrO 2) laminated or ZZA (ZrO 2 -ZrO 2 -Al 2 O 3 ) lamination may be used. The upper electrode 210 may be formed of a conductive material such as a polysilicon film or a metal film. However, the upper electrode 210 may be formed of a graphene film. In this case, a seed film may be formed on the dielectric film 200 using, for example, silicon nitride, and then a graphene film may be formed. At this time, the graphene film used as the upper electrode 210 may be formed under the same condition as the graphene film 190 used as the lower electrode.

상술한 바와 같이 본 발명에 따른 캐패시터 및 그 제조 방법은 하부 전극으로 그래핀막을 이용함으로써 얇은 두께로 하부 전극을 형성하면서도 정전 용량을 증가시킬 수 있다. 이는 그래핀막의 저항 또는 도전율이 실리콘 또는 금속보다 우수하기 때문이다. 예를 들어, P+ 도핑된 폴리실리콘의 저항은 500×10-6Ω-㎝이며, Ti/TiN의 저항은 90∼300×10-6Ω-㎝인 반면 그래핀의 저항은 금속보다 낮은 저항, 예를 들어 구리보다 35% 이상 낮은 저항을 가져 하부 전극과 상부 전극 사이의 유전체막에 전자가 충전될 때 저항에 의한 손실없이 충전된다. 따라서, 폴리실리콘 또는 Ti/TiN보다 더 얇게 형성하여도 전극의 역할이 가능하며, 임계치수(Critical Dimension; CD)의 마진이 높아 유전체막의 증착을 원활하게 할 수 있을 뿐만 아니라 높게 증착할 수 있어 캐패시터의 높이를 낮출 수 있다.
As described above, the capacitor according to the present invention and the method for fabricating the same can increase capacitance by forming a lower electrode with a thin thickness by using a graphene film as a lower electrode. This is because the resistance or conductivity of the graphene film is superior to that of silicon or metal. For example, the resistance of P + doped polysilicon is 500 × 10 -6 Ω-cm, the resistance of Ti / TiN is 90-300 × 10 -6 Ω-cm, while the resistance of graphene is lower than that of metal, For example, 35% lower than that of copper, so that when electrons are charged in the dielectric film between the lower electrode and the upper electrode, they are charged without loss due to resistance. Therefore, even if the thickness is thinner than polysilicon or Ti / TiN, it can serve as an electrode, and the critical dimension (CD) margin is high, so that the deposition of the dielectric film can be smoothly performed, Can be reduced.

한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the embodiments are for the purpose of illustration only and are not to be construed as limitations. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

100 : 반도체 기판 110, 120 : 제 1 및 제 2 희생막
130, 140, 150 : 하드 마스크막 160 : 감광막 패턴
170 : 실린더 홀 180 : 시드막
190 : 그래핀막 200 : 유전체막
210 : 상부 전극100: semiconductor substrate 110, 120: first and second sacrificial films
130, 140, 150: hard mask film 160: photosensitive film pattern
170: Cylinder hole 180: Seed film
190: Graphene film 200: Dielectric film
210: upper electrode

Claims (16)

반도체 기판의 소정 영역이 노출되도록 상기 반도체 기판 상에 형성된 희생막;
상기 희생막 측벽 및 상부, 상기 반도체 기판 상에 형성된 하부 전극; 및
상기 하부 전극 상에 적층 형성된 유전체막 및 상부 전극을 포함하며,
상기 희생막은 카본 함유 막 및 실리콘 함유 막이 적층 형성되고,
상기 하부 전극은 그래핀막으로 형성되며,
상기 그래핀막은 CxHy의 탄화수소 화합물을 이용하고 1000℃ 내지 1300℃의 온도와 10 내지 100mTorr의 압력에서 형성하거나, CxHy의 탄화수소 화합물을 이용하고 25℃ 내지 400℃의 온도와 0.5mTorr 내지 20mTorr의 압력에서 2000W 내지 5000W 또는 500W 내지 2000W의 플라즈마 소오스와 1W 내지 3000W의 바이어스 파워를 인가하여 형성하는 캐패시터.
A sacrificial layer formed on the semiconductor substrate to expose a predetermined region of the semiconductor substrate;
A sidewall and an upper portion of the sacrificial film; a lower electrode formed on the semiconductor substrate; And
A dielectric film formed on the lower electrode, and an upper electrode,
Wherein the sacrificial layer is formed by laminating a carbon-containing film and a silicon-
The lower electrode is formed of a graphene film,
The graphene film may be formed using a hydrocarbon compound of CxHy at a temperature of 1000 ° C to 1300 ° C and a pressure of 10 to 100 mTorr or a hydrocarbon compound of CxHy at a temperature of 25 ° C to 400 ° C and a pressure of 0.5 mTorr to 20 mTorr A capacitor formed by applying a plasma source of 2000 W to 5000 W or 500 W to 2000 W and a bias power of 1 W to 3000 W.
제 1 항에 있어서, 상기 카본 함유 막은 a-C:H막 또는 SOC(Spin On Carbon)막을 포함하고, 상기 실리콘 함유 막은 실리콘 옥사이드를 포함하는 캐패시터.
The capacitor according to claim 1, wherein the carbon containing film comprises an aC: H film or a SOC (Spin On Carbon) film, and the silicon containing film comprises silicon oxide.
제 1 항에 있어서, 상기 희생막 측벽과 상기 하부 전극 사이에 형성된 시드막을 더 포함하는 캐패시터.
The capacitor of claim 1, further comprising a seed film formed between the sidewall of the sacrificial film and the lower electrode.
제 3 항에 있어서, 상기 시드막은 실리콘 나이트라이드막을 포함하는 캐패시터.4. The capacitor of claim 3, wherein the seed film comprises a silicon nitride film. 제 1 항에 있어서, 상기 유전체막은 NO(Nitride-Oxide), ONO(Oxide-Nitride-Oxide), ZAZ(ZrO2-Al2O3-ZrO2) 또는 ZZA(ZrO2-ZrO2-Al2O3)으로 형성된 캐패시터.
The dielectric film according to claim 1, wherein the dielectric film is formed of at least one selected from the group consisting of NO (Nitride-Oxide), ONO (Oxide-Nitride-Oxide), ZAZ (ZrO 2 -Al 2 O 3 -ZrO 2 ), or ZZA (ZrO 2 -ZrO 2 -Al 2 O 3 ).
제 1 항에 있어서, 상기 상부 전극은 폴리실리콘, 금속 또는 그래핀막으로 형성된 캐패시터.
The capacitor of claim 1, wherein the upper electrode is formed of a polysilicon, metal, or graphene film.
반도체 기판 상에 카본 함유 막 및 실리콘 함유 막을 적층하여 희생막을 형성하는 단계;
상기 희생막의 소정 영역을 식각하여 상기 반도체 기판을 노출시키는 실린더 홀을 형성하는 단계;
상기 실린더 홀 측벽에 시드막을 형성하는 단계;
상기 시드막 측벽 및 상기 반도체 기판 상에 그래핀막을 형성하는 단계; 및
상기 그래핀막 상부에 유전체막 및 상부 전극을 형성하는 단계를 포함하고,
상기 그래핀막은 CxHy의 탄화수소 화합물을 이용하고 1000℃ 내지 1300℃의 온도와 10 내지 100mTorr의 압력에서 형성하거나, CxHy의 탄화수소 화합물을 이용하고 25℃ 내지 400℃의 온도와 0.5mTorr 내지 20mTorr의 압력에서 2000W 내지 5000W 또는 500W 내지 2000W의 플라즈마 소오스와 1W 내지 3000W의 바이어스 파워를 인가하여 형성하는 캐패시터 제조 방법.
Forming a sacrificial film by laminating a carbon-containing film and a silicon-containing film on a semiconductor substrate;
Etching a predetermined region of the sacrificial layer to form a cylinder hole exposing the semiconductor substrate;
Forming a seed film on the sidewall of the cylinder hole;
Forming a seed film side wall and a graphene film on the semiconductor substrate; And
And forming a dielectric film and an upper electrode on the graphene film,
The graphene film may be formed using a hydrocarbon compound of CxHy at a temperature of 1000 ° C to 1300 ° C and a pressure of 10 to 100 mTorr or a hydrocarbon compound of CxHy at a temperature of 25 ° C to 400 ° C and a pressure of 0.5 mTorr to 20 mTorr A plasma source of 2000 W to 5000 W or a power of 500 W to 2000 W and a bias power of 1 W to 3000 W.
제 7 항에 있어서, 상기 희생막 상부에 복수의 하드 마스크막을 형성하는 단계를 더 포함하는 캐패시터 제조 방법.
8. The method of claim 7, further comprising forming a plurality of hard mask films over the sacrificial layer.
제 8 항에 있어서, 상기 복수의 하드 마스크막은 제 1 실리콘 함유 막, 카본 함유막 및 제 2 실리콘 함유 막을 적층하여 형성하는 캐패시터 제조 방법.
9. The method of claim 8, wherein the plurality of hard mask films are formed by laminating a first silicon containing film, a carbon containing film, and a second silicon containing film.
제 9 항에 있어서, 상기 제 1 실리콘 함유 막은 실리콘 나이트라이드를 포함하고, 상기 카본 함유막은 a-C:H막 또는 SOC(Spin On Carbon)를 포함하며, 상기 제 2 실리콘 함유막은 실리콘 옥사이드 또는 실리콘 나이트라이드를 포함하는 캐패시터 제조 방법.
10. The method of claim 9 wherein the first silicon containing film comprises silicon nitride and the carbon containing film comprises an aC: H film or a Spin On Carbon (SOC), the second silicon containing film comprising silicon oxide or silicon nitride ≪ / RTI >
제 10 항에 있어서, 상기 제 1 및 제 2 실리콘 함유 막은 불소 함유 가스를 이용하여 식각하고, 상기 카본 함유 막은 산소 함유 가스를 이용하여 식각하는 캐패시터 제조 방법.
11. The method of claim 10, wherein the first and second silicon-containing films are etched using a fluorine-containing gas, and the carbon-containing film is etched using an oxygen-containing gas.
제 7 항에 있어서, 상기 카본 함유 막은 a-C:H막 또는 SOC(Spin On Carbon)막을 포함하고, 상기 실리콘 함유 막은 실리콘 옥사이드를 포함하는 캐패시터 제조 방법.
8. The method of claim 7, wherein the carbon containing film comprises an aC: H film or a SOC (Spin On Carbon) film, and the silicon containing film comprises silicon oxide.
제 12 항에 있어서, 상기 실리콘 함유 막은 불소 함유 가스를 이용하여 식각하고 상기 카본 함유 막은 산소 함유 가스를 이용하여 식각하는 캐패시터 제조 방법.
13. The method of claim 12, wherein the silicon containing film is etched using a fluorine containing gas and the carbon containing film is etched using an oxygen containing gas.
제 13 항에 있어서, 상기 실리콘 함유 막 및 카본 함유 막은 플라즈마를 발생시켜 식각하는 캐패시터 제조 방법.
14. The method of claim 13, wherein the silicon containing film and the carbon containing film are generated by plasma.
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