KR101609926B1 - Method and Apparatus of Fine Multi-Sampling Time-to-Digital Converter for All-Digital Phase-Locked Loop - Google Patents

Abstract

올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법 및 장치가 제시된다.
올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 장치에 있어서, 입력되는 두 신호의 위상 차이를 디지털 값으로 변환하는 시간-디지털 변환기; 상기 시간-디지털 변환기에서 변환되지 않은 나머지는 다중 위상 발생기를 통해 다중 위상을 생성하고, 상기 다중 위상을 입력 신호로 하여 위상 차이를 상기 디지털 값으로 변환하는 다중 샘플링 시간-디지털 변환기를 포함한다.A fine multisample time-to-digital conversion method and apparatus for all-digital phase lock loops are presented.
A fine multi-sampling time-to-digital converter for an all-digital phase-locked loop, comprising: a time-to-digital converter for converting a phase difference between two input signals into a digital value; The remainder of the time-to-digital converter includes a multiple-sampling time-to-digital converter that generates multiple phases through a multi-phase generator and converts the phase difference to the digital value using the multi-phase as an input signal.

Description

올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법 및 장치{Method and Apparatus of Fine Multi-Sampling Time-to-Digital Converter for All-Digital Phase-Locked Loop}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fine multi-sampling time-to-digital converter for an all-digital phase-locked loop,

본 발명은 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법 및 장치에 관한 것이다. 더욱 상세하게는 미세 해상도의 다중 위상과 시간-디지털 변환기를 얻을 수 있는 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법 및 장치에 관한 것이다. The present invention relates to a fine multiplexed sampling time-to-digital conversion method and apparatus for an all-digital phase-locked loop. More particularly, to a fine multi-sampling time-to-digital conversion method and apparatus for an all-digital phase-locked loop capable of obtaining multi-phase and time-to-digital converters with fine resolution.

시간-디지털 변환기(Time-to-Digital Converter; TDC)는 저전압 환경에서의 데이터 변환 기술로 두 신호의 에지(edge) 간격을 디지털로 변환하는 회로이다. 여기서, 기본적인 시간-디지털 변환기는 버퍼 체인과 다수의 플립플롭(또는 래치)로 이루어질 수 있다.Time-to-Digital Converter (TDC) is a circuit that converts the edge interval of two signals to digital by a data conversion technique in a low-voltage environment. Here, the basic time-to-digital converter can consist of a buffer chain and a number of flip-flops (or latches).

그리고, 올-디지털 위상 잠금 루프(All-Digital Phase-Locked Loop, ADPLL)는 PVT (Process, Voltage, Temperature) 변화(variation)에 둔감하고, 디지털 회로의 프로그래밍(programmability)이 용이하다는 장점을 가지고 있다. 또한, 올-디지털 위상 잠금 루프(ADPLL)는 디지털 루프 필터를 사용하기 때문에 공정 향상에 따른 누설전류에 의한 지터 성능 저하도 해소 가능하다. 이러한 장점들 때문에 올-디지털 위상 잠금 루프(ADPLL)은 통신 기기 및 휴대 장비의 어플리케이션으로서 많이 활용되고 있다. In addition, all-digital phase-locked loop (ADPLL) has the advantage of being insensitive to variations in PVT (Process, Voltage, Temperature) and being easy to programmability of digital circuits . In addition, since the all-digital phase-locked loop (ADPLL) uses a digital loop filter, degradation of jitter performance due to leakage current due to process improvement can be eliminated. Because of these advantages, the all-digital phase-locked loop (ADPLL) is widely used as an application of communication equipment and portable equipment.

하지만, 위상 오차의 디지털 변환에서 발생하는 양자화 잡음은 올-디지털 위상 잠금 루프(ADPLL)의 지터 성능에 있어서 해결해야만 하는 중요한 과제이다. 이를 위해서는, 고해상도의 시간-디지털 변환기(TDC)의 설계가 요구된다. However, the quantization noise generated in the digital conversion of the phase error is an important task to be solved in the jitter performance of the all-digital phase-locked loop (ADPLL). For this, a high-resolution time-to-digital converter (TDC) design is required.

본 발명이 이루고자 하는 기술적 과제는 다중 위상 발생기를 이용하여 시간 증폭기 없이 ADPLL 맞춤형 고해상도 TDC를 구현함으로써, 미세 해상도의 다중 위상과 시간-디지털 변환기를 얻을 수 있는 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법 및 장치를 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide an ADPLL customized high-resolution TDC without a time amplifier using a multi-phase generator, thereby providing a fine multi- - digital conversion method and apparatus.

일 측면에 있어서, 본 발명에서 제안하는 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 장치에 있어서, 입력되는 두 신호의 위상 차이를 디지털 값으로 변환하는 시간-디지털 변환기; 및 상기 시간-디지털 변환기에서 변환되지 않은 미세 위상 차이는 다중 위상 발생기를 통해 다중 위상을 생성하고, 상기 다중 위상과 상기 시간-디지털 변환기에 입력되는 상기 두 신호 중 지연이 발생하지 않는 신호를 입력 신호로 하여 위상 차이를 상기 디지털 값으로 변환하는 다중 샘플링 시간-디지털 변환기를 포함한다.According to an aspect of the present invention, there is provided a fine multiplexing sampling time-to-digital conversion apparatus for an all-digital phase-locked loop proposed by the present invention, comprising: a time-to-digital converter for converting a phase difference between two input signals into a digital value; And a fine phase difference not converted in the time-to-digital converter generates a plurality of phases through a multi-phase generator, and outputs a signal that does not cause a delay in the multi-phase and the two signals input to the time- And a multi-sampling time-to-digital converter for converting the phase difference to the digital value.

상기 다중 위상 발생기는 상기 다중 위상의 생성 시 보조 다중 위상을 생성하고, 다중 주기 잠금 감지 회로부가 구성되어, 입력 신호를 2 분주하여 각각의 상기 보조 다중 위상을 샘플링하고, 상기 샘플링에 의해 출력된 값을 순차적으로 재 샘플링하여 잠금 클럭을 1로 만들 수 있다.The multi-phase generator generates an auxiliary multi-phase in the generation of the multi-phases, and a multi-period lock detection circuit unit divides the input signal by two to sample each of the auxiliary multi-phases, The lock clock can be made to be one.

다른 측면에 있어서, 본 발명에서 제안하는 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법에 있어서, 시간-디지털 변환기(TDC)를 통해 입력되는 두 신호의 위상 차이를 디지털 값으로 변환하는 단계; 상기 시간-디지털 변환기에서 변환되지 않은 미세 위상 차이는 다중 위상 발생기를 통해 다중 위상을 생성하는 단계; 및 상기 다중 위상과 상기 시간-디지털 변환기에 입력되는 상기 두 신호 중 지연이 발생하지 않는 신호를 입력 신호로 하여 시간-디지털 변환기(TDC)를 통해 상기 디지털 값으로 변환하는 단계를 포함한다.In another aspect of the present invention, there is provided a fine multi-sampling time-to-digital conversion method for an all-digital phase lock loop, comprising: converting a phase difference between two signals inputted through a time- step; Wherein the untransformed fine phase difference in the time-to-digital converter comprises generating a multi-phase through a multi-phase generator; And converting the multi-phase signal and the non-delayed signal, which are input to the time-to-digital converter, into an input signal through a time-to-digital converter (TDC).

상기 다중 위상 발생기를 통해 보조 다중 위상을 생성하고, 다중 주기 잠금 감지 회로를 구현하고, 상기 보조 다중 위상을 이용하여 잠금 클럭을 1로 만드는 단계를 더 포함할 수 있다.Generating an auxiliary multi-phase through the multi-phase generator, implementing a multi-period lock detection circuit, and making the lock clock 1 using the auxiliary multi-phase.

다중 주기 잠금 감지 회로를 구현하고, 상기 보조 다중 위상을 이용하여 잠금 클럭을 1로 만드는 단계는 입력 신호를 2 분주하여, 각각의 상기 보조 다중 위상을 샘플링하는 단계; 상기 샘플링을 통해 출력된 값을 순차적으로 재 샘플링하는 단계; 및 상기 재 샘플링을 통해 잠금 클럭을 1로 만드는 단계를 포함할 수 있다.Implementing a multi-period lock detection circuit, and using the auxiliary multi-phase to make the lock clock 1, dividing the input signal by two, sampling each of the auxiliary multi-phases; Sequentially sampling the values output through the sampling; And resetting the lock clock to 1 through the resampling.

상기 재 샘플링을 통해 잠금 클럭을 1로 만드는 단계는 상기 재 샘플링을 통해 상기 잠금 클럭이 0이 된 경우, 강압적인 업/다운 신호를 위상 검출기에 입력하여 상기 잠금 클럭을 1로 만들 수 있다. The step of resetting the lock clock to 1 through the resampling may include inputting a coercive up / down signal to the phase detector to make the lock clock 1 when the lock clock is zeroed through the resampling.

본 발명의 실시예들에 따르면 다중 위상 발생기를 이용하여 시간 증폭기 없이 ADPLL 맞춤형 고해상도 TDC를 구현함으로써, 미세 해상도의 다중 위상과 시간-디지털 변환기를 얻을 수 있는 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법 및 장치를 제공할 수 있다.According to embodiments of the present invention, by implementing an ADPLL customized high resolution TDC using a multi-phase generator without a time amplifier, a fine multi-sampling time for an all-digital phase lock loop capable of obtaining a multi-phase and a time- - digital conversion method and apparatus.

도 1은 본 발명의 일 실시예에 따른 기본적인 시간-디지털 변환기를 나타낸 구조도이다.
도 2는 본 발명의 일 실시예에 따른 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 장치를 나타낸 구조도이다.
도 3은 본 발명의 일 실시예에 따른 DLL기반의 다중 위상 발생기의 구조를 나타낸 도이다.
도 4는 본 발명의 일 실시예에 따른 미세 간격 다중 위상의 생성 및 다중 샘플링 시간-디지털 변환기의 원리를 나타낸 도이다.
도 5는 본 발명의 일 실시예에 따른 8 주기 잠금 감지 회로를 나타낸 도이다.
도 6은 본 발명의 일 실시예에 따른 8 주기 잠금 감지의 동작 과정을 나타낸 도이다.
도 7은 본 발명의 일 실시예에 따른 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법을 나타낸 흐름도이다.1 is a block diagram illustrating a basic time-to-digital converter according to an embodiment of the present invention.
2 is a block diagram illustrating a fine multi-sampling sampling time-to-digital converter for an all-digital phase-locked loop according to an embodiment of the present invention.
3 is a diagram illustrating a structure of a DLL-based multiphase generator according to an embodiment of the present invention.
FIG. 4 is a diagram illustrating the principle of generation of a fine interval multiphase and a multiple sampling time-to-digital converter according to an embodiment of the present invention.
5 is a diagram illustrating an 8-period lock detection circuit according to an embodiment of the present invention.
6 is a flowchart illustrating an operation of 8-period lock detection according to an exemplary embodiment of the present invention.
7 is a flow diagram illustrating a fine multiplexed sampling time-to-digital conversion method for an all-digital phase-locked loop in accordance with an embodiment of the present invention.

이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 기본적인 시간-디지털 변환기를 나타낸 구조도이다.1 is a block diagram illustrating a basic time-to-digital converter according to an embodiment of the present invention.

도 1을 참조하면, 기본적인 시간-디지털 변환기의 구조를 확인할 수 있다.Referring to FIG. 1, the structure of a basic time-to-digital converter can be confirmed.

올-디지털 위상 잠금 루프(All-Digital Phase-Locked Loop; ADPLL)는 PVT (Process, Voltage, Temperature) 변화(variation)에 둔감하고, 디지털 회로의 프로그래밍(programmability)이 용이하다는 장점을 가지고 있다. 또한, 올-디지털 위상 잠금 루프(ADPLL)는 디지털 루프 필터를 사용하기 때문에 공정 향상에 따른 누설전류에 의한 지터 성능 저하도 해소 가능하다. 이러한 장점들 때문에 올-디지털 위상 잠금 루프(ADPLL)은 통신 기기 및 휴대 장비의 어플리케이션으로서 많이 활용되고 있다. All-Digital Phase-Locked Loop (ADPLL) is insensitive to variations in PVT (Process, Voltage, Temperature) and has the advantage of easy programmability of digital circuits. In addition, since the all-digital phase-locked loop (ADPLL) uses a digital loop filter, degradation of jitter performance due to leakage current due to process improvement can be eliminated. Because of these advantages, the all-digital phase-locked loop (ADPLL) is widely used as an application of communication equipment and portable equipment.

하지만, 위상 오차의 디지털 변환에서 발생하는 양자화 잡음은 올-디지털 위상 잠금 루프(ADPLL)의 지터 성능에 있어서 해결해야만 하는 중요한 과제이다. 이를 위해서는, 고해상도의 시간-디지털 변환기(TDC)를 설계해야 한다. However, the quantization noise generated in the digital conversion of the phase error is an important task to be solved in the jitter performance of the all-digital phase-locked loop (ADPLL). To do this, a high-resolution time-to-digital converter (TDC) must be designed.

여기서, 시간-디지털 변환기(Time-to-Digital Converter; TDC)는 저전압 환경에서의 데이터 변환 기술로 두 신호(클럭)의 에지(edge) 간격을 디지털로 변환하는 회로이다. 여기서, 기본적인 시간-디지털 변환기는 버퍼 체인과 다수의 플립플롭(또는 래치)로 이루어질 수 있다.Here, a time-to-digital converter (TDC) is a circuit for converting the edge interval of two signals (clock) into digital by a data conversion technique in a low voltage environment. Here, the basic time-to-digital converter can consist of a buffer chain and a number of flip-flops (or latches).

그러나, 이러한 구조의 시간-디지털 변환기(TDC)는 버퍼의 지연에 따라 해상도의 제약을 받을 수 있다. 이에 따라, 시간-디지털 변환기에서 더 높은 해상도를 얻기 위해서 다양한 방안이 연구되고 있는데, 그 중 하나로 시간 증폭기(Time Amplifier; TA)를 사용한 다중 단계 시간-디지털 변환기(Multi-step TDC)를 이용할 수 있다. However, the time-to-digital converter (TDC) of such a structure can be limited in resolution depending on the delay of the buffer. Accordingly, various schemes have been studied in order to obtain a higher resolution in a time-to-digital converter, and a multi-step TDC using a time amplifier (TA) can be used as one of them. .

이러한, 다중 단계 시간-디지털 변환기는 다중 단계 아날로그-디지털변환기(Multi-step Analog-Digital Converter; Multi-step ADC) 또는 파이프 라인 아날로그-디지털변환기(Analog-Digital Converter; ADC)를 모티브로 한 방식으로, 기본적인 시간-디지털 변환기(TDC) 동작에서 1차적으로 데이터 변환을 한 다음, 나머지 잔여 시간 차를 선형적으로 증폭시켜 같은 변환과정을 반복하는 방식으로 이루어질 수 있다.Such a multi-stage time-to-digital converter can be implemented by a multi-step analog-to-digital converter (ADC) or a pipelined analog-to-digital converter , The data may be primarily converted in a basic time-digital converter (TDC) operation, and the remaining time difference may be linearly amplified to repeat the same conversion process.

하지만, 이러한 다중 단계(multi-step)를 위해 사용되는 시간 증폭기(Time Amplifier; TA)는 이득 오차가 심하고 상당한 지연을 요구하기 때문에 시간-디지털 변환기(TDC)의 선형성 및 변환 속도에 악영향을 줄 수 있다. 따라서, 시간 증폭기(TA)를 사용하지 않고 해상도를 향상시키는 방법이 요구된다.
However, the Time Amplifier (TA) used for such a multi-step has a large gain error and requires a significant delay, which can adversely affect the linearity and the conversion speed of the time-to-digital converter (TDC) have. Therefore, a method of improving the resolution without using the time amplifier TA is required.

도 2는 본 발명의 일 실시예에 따른 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 장치를 나타낸 구조도이다.2 is a block diagram illustrating a fine multi-sampling sampling time-to-digital converter for an all-digital phase-locked loop according to an embodiment of the present invention.

도 2를 참조하면, 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 장치(200)는 시간-디지털 변환기(210)와 다중 샘플링 시간-디지털 변환기(220)를 포함할 수 있다.Referring to FIG. 2, a fine multi-sampling time-to-digital converter 200 for an all-digital phase lock loop may include a time-to-digital converter 210 and a multiple sampling time-to-digital converter 220.

시간-디지털 변환기(Time-to-Digital Converter; TDC)(210)는 두 신호의 위상 차이를 그에 상응하는 디지털 값으로 변환시키는 회로로써, 기준 신호와 시간 도메인 상의 궤환 신호의 위상 차이를 측정하여 디지털 신호로 변환할 수 있다. 그리고, 시간-디지털 변환기(TDC)는 입력 위상 차이나 시간 간격을 디지털화하는 과정에서 양자화 에러(Quantization error)가 발생될 수 있다. 따라서, 양자화 에러를 줄이기 위해 높은 해상도를 가진 시간-디지털 변환기의 설계가 매우 중요하다.A time-to-digital converter (TDC) 210 converts a phase difference between two signals into a corresponding digital value. The TDC 210 measures a phase difference between a reference signal and a feedback signal in the time domain, Signal. In addition, the time-to-digital converter (TDC) may generate a quantization error in the process of digitizing the input phase difference or the time interval. Therefore, the design of a high-resolution time-to-digital converter is very important to reduce the quantization error.

다중 샘플링 시간-디지털 변환기(220)는 시간-디지털 변환기(210)에서 변환되지 않은 나머지(residue)인 미세 위상 차이(a[0])를 다중 위상 발생기(221)를 통해 다중 위상을 생성하고, 다중 위상과 상기 시간-디지털 변환기에 입력되는 상기 두 신호(Start, Stop) 중 지연이 발생하지 않는 신호(Stop)를 입력 신호로 하여 위상 차이를 디지털 값으로 변환할 수 있다. 여기서, 적절한 다중 위상(Multiphase) 생성을 위한 DLL 잠금 과정이 필요하므로, 첫 번째 단계의 시간-디지털 변환기에서 변환되지 않은 나머지(residue)의 미세 측정은 a[0]~a[N]까지 중 1개의 영역에 대해서만 가능하다. 하지만, 올-디지털 위상 잠금 루프(ADPLL)의 경우 시간-디지털 변환기(TDC)의 사용용도가 위상 오차의 측정이기 때문에 모든 영역에 걸쳐 고해상도를 가질 필요가 없고, 미세해상도가 필요한 영역이 잠금 위치 인근으로 국한되기 때문에, Start = a[0] 신호를 레퍼런스(REF)로 사용하면 의도된 해상도 수준의 지터 성능을 가질 수 있다. 즉, 다중 샘플링 시간-디지털 변환기(220)는 Start = a[0] 신호를 레퍼런스(REF)로 사용하여 다중 위상 발생기를 통해 다중 위상을 생성하여 하나의 입력 신호로 사용하고, 지연이 발생하지 않는 신호인 Stop 신호를 또 다른 입력 신호로 사용하여 미세 위상 차이를 디지털 값으로 변환할 수 있다. The multi-sampling time-to-digital converter 220 generates a multi-phase through a multi-phase generator 221 on the fine phase difference a [0], which is an unconverted residue in the time-to-digital converter 210, A phase difference can be converted into a digital value by using a multi-phase signal and a signal (Stop) in which no delay occurs among the two signals (Start, Stop) input to the time-to-digital converter as an input signal. Since the DLL locking process is required for proper multiphase generation, the fine measurement of the unconverted residue in the first stage of the time-to-digital converter is performed in a range of a [0] to a [N] It is only possible for the number of regions. However, in the case of the all-digital phase lock loop (ADPLL), since the use of the time-digital converter (TDC) is a measurement of phase error, there is no need to have a high resolution over all areas, , The use of the Start = a [0] signal as a reference (REF) can have jitter performance at the intended resolution level. That is, the multi-sampling time-to-digital converter 220 uses the Start = a [0] signal as a reference (REF) to generate multiple phases through a multi-phase generator to use as one input signal, The stop signal, which is a signal, can be used as another input signal to convert the fine phase difference to a digital value.

다시 말하면, 기존 2-단계 시간-디지털 변환기와 마찬가지로, 1번째 단계(step)에서 데이터 변환 후, 남은 나머지(residue)를 2번째 단계를 통해 변환해 줄 수 있다. 여기서, 다중 샘플링 시간-디지털 변환기(220)는 다중 위상 발생기(Multiphase Generator)(221)가 추가될 수 있으며, 다중 위상 발생기(221)에서 생성되는 다중 위상(Multiphase)은 2번째 단계의 시간-디지털 변환의 입력신호인 레퍼런스로 사용되고, 이를 통해 디지털 값을 얻을 수 있다. In other words, as in the conventional two-step time-to-digital converter, after the data conversion in the first step, the remaining residue can be converted through the second step. Here, the multisample time-to-digital converter 220 may include a multiphase generator 221, and the multiphase generated by the multiphase generator 221 may be added to a time- It is used as a reference, which is the input signal of the conversion, through which a digital value can be obtained.

예를 들어, 다중 위상 발생기(221)가 포함된 다중 샘플링 시간-디지털 변환기(220)를 통해 미세(fine) 3bit code를 얻을 수 있다. 여기서, 각각의 다중 위상(Multiphase) M[1:8]이 서로 한 주기 이상의 차이를 가지기 위해서는, 최소 4개의 버퍼를 각각의 간격에서 가지도록 하는 것이 바람직하다. 따라서, M[1:8]의 생성 과정서 추가로 S[J-K] (J=1~8, K=1~4)의 보조 다중 위상(Sub-multiphase)을 얻을 수 있다.For example, a fine 3-bit code can be obtained through a multi-sampling time-to-digital converter 220 including a multi-phase generator 221. Here, in order for each of the multi-phase M [1: 8] to have a difference of more than one period from each other, it is preferable to have at least four buffers at respective intervals. Therefore, a sub-multiphase of S [J-K] (J = 1 to 8, K = 1 to 4) can be obtained in the process of generating M [1: 8].

즉, 다중 위상 발생기는 다중 위상의 생성 시 보조 다중 위상을 생성할 수 있다. 그리고, 다중 주기 잠금 감지 회로부가 구성되어, 입력 신호를 2 분주하여 각각의 보조 다중 위상을 샘플링하고, 샘플링에 의해 출력된 값을 순차적으로 재 샘플링하여 잠금 클럭을 1로 만들 수 있다. 이는, 아래에서 더 구체적으로 설명하기로 한다.
That is, a multi-phase generator can generate an auxiliary multi-phase when generating multi-phases. In addition, the multi-period lock detection circuit unit may divide the input signal by two, sample each of the auxiliary multi-phases, and serially resample the values output by sampling to make the lock clock 1. This will be described in more detail below.

도 3은 본 발명의 일 실시예에 따른 DLL기반의 다중 위상 발생기의 구조를 나타낸 도이다.3 is a diagram illustrating a structure of a DLL-based multiphase generator according to an embodiment of the present invention.

도 3을 참조하면, DLL기반의 다중 위상 발생기의 구조를 통해 미세 간격 다중 위상(Multiphase) 생성 및 이를 이용한 시간-디지털 변환기(TDC) 원리를 확인할 수 있다. 여기서, 미세 해상도를 얻는 방법이 중요하다. Referring to FIG. 3, the principle of generating a fine interval multiphase and a time-digital converter (TDC) using the structure of the DLL-based multiphase generator can be confirmed. Here, a method of obtaining a fine resolution is important.

먼저, 기본적인 시간-디지털 변환기(TDC) 구조에서 각 버퍼의 지연을 T_B라고 가정할 수 있다. 이때, T_B의 지연을 각 버퍼가 동등하게 나누어 가질 수 있다면, 원하는 추가 해상도 또는 미세 해상도를 얻을 수 있다. 이를 위해, 지연 고정 루프(Delay-Locked Loop; DLL)의 원리를 사용할 수 있다. 예를 들어, 8개의 동일한 간격을 가지는 다중 위상지연 고정 루프(Multiphase Delay-Locked Loop; 다중 위상 DLL)를 형성할 수 있다. 여기서, 다중 위상 DLL이 레퍼런스 신호(REF)의 8주기만큼 지연 고정된다면, 각각의 다중 위상(Multiphase) 사이의 지연 차(T_d)는 다음과 같이 표현할 수 있다.First, it can be assumed that the delay of each buffer in the basic time-digital converter (TDC) structure is T _B. At this time, if the delay of T _B can be divided equally among the buffers, desired additional resolution or fine resolution can be obtained. For this, the principle of a delay-locked loop (DLL) can be used. For example, a multiphase delay locked loop (multiphase DLL) having eight equal intervals can be formed. Here, if the multiphase DLL is delay-fixed by 8 cycles of the reference signal REF, the delay difference T _d between the respective multiphases can be expressed as follows.

그리고, 도 3에 도시된 바와 같이, DLL에 오프셋(T_off)을 줄 수 있다. 그러면, T_d는 다음과 같이 정의될 수 있다.Then, as shown in FIG. 3, an offset (T _off ) may be given to the DLL. Then, T _d can be defined as follows.

여기서, 1주기인 T_REF를 제외하면, 각각의 다중 위상(Multiphase) 사이의 해상도는 T_OFF/8를 가질 수 있다.
Here, with the exception of T _REF , which is one period, the resolution between each multiphase can have T _OFF / 8.

도 4는 본 발명의 일 실시예에 따른 미세 간격 다중 위상의 생성 및 다중 샘플링 시간-디지털 변환기의 원리를 나타낸 도이다.FIG. 4 is a diagram illustrating the principle of generation of a fine interval multiphase and a multiple sampling time-to-digital converter according to an embodiment of the present invention.

도 4를 참조하면, 미세 간격 다중 위상(Multiphase) 생성 및 이를 이용한 시간-디지털 변환기의 원리를 더 구체적으로 확인할 수 있다.Referring to FIG. 4, the principle of the generation of the fine interval multiphase and the time-to-digital converter using the same is more specifically confirmed.

앞에서 설명한 바와 같이, 1주기인 T_REF를 제외하면, 각각의 다중 위상(Multiphase) 사이의 해상도는 T_OFF/8를 가질 수 있다. 이때, T_OFF = T_B가 충족되는 경우에는, 도 4에 도시된 바와 같이, 2번째 단계의 시간-디지털 변환을 통해 확장된 3bit를 얻을 수 있다.
As described above, except for one cycle of T _REF , the resolution between each multiphase can have T _OFF / 8. At this time, if T _OFF = T _B is satisfied, as shown in FIG. 4, the extended 3 bits can be obtained through the time-digital conversion of the second stage.

도 5는 본 발명의 일 실시예에 따른 8 주기 잠금 감지 회로를 나타낸 도이다.5 is a diagram illustrating an 8-period lock detection circuit according to an embodiment of the present invention.

도 5를 참조하면, 다중 샘플링 시간-디지털 변환기의 다중 위상 발생기는 다중 위상의 생성 시 보조 다중 위상을 생성할 수 있고, 다중 주기 잠금 감지 회로부가 구성되어, 입력 신호를 2 분주하여 각각의 보조 다중 위상을 샘플링하고, 샘플링에 의해 출력된 값을 순차적으로 재 샘플링하여 잠금 클럭을 1로 만들 수 있다.Referring to FIG. 5, a multi-phase generator of a multi-sampling time-to-digital converter can generate an auxiliary multi-phase in the generation of multi-phases and a multi-period lock detection circuit unit is configured to divide the input signal into two, The phases can be sampled, and the values output by sampling can be sequentially resampled to make the lock clock 1.

다시 말하면, 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 장치는 다중 잠금을 어떻게 감지할지에 대한 방안도 뒷받침 되는 것이 바람직하다. 아래에서는, 다중 주기 잠금 감지 회로 구현(Multi-period lock detection)의 일 실시예인 8 주기 잠금 감지(8 period lock detection) 회로를 중심으로 설명하기로 한다.In other words, it is desirable that a fine multisample time-to-digital conversion device for all-digital phase lock loops be supported as well as how to sense multiple locks. Hereinafter, an 8 periodic lock detection circuit, which is an embodiment of a multi-period lock detection circuit, will be described.

각각의 보조 다중 위상(Sub-multiphase)을 S[J-K] 형태로 나타낼 수 있으며, 그 예로 다중 위상인 M[1]과 M[2] 사이 중 첫 번째 보조 다중 위상(Sub-multiphase)는 S[2-1]로 명명할 수 있다.Each sub-multiphase can be represented in the form of S [JK], for example, the first sub-multiphase between M [1] and M [2] 2-1].

여기서, 임의의 다중 위상(Multiphase)들이 모두 1T_REF 이하의 지연을 가지는 경우에는, 이들은 1T_REF 안에 순차적으로 정렬되어 있을 것이다. 즉, 다중 위상인 M[1]과 M[2]사이의 보조 다중 위상(Sub-multiphase)들이 순차적으로 정렬되는 경우에, M[1]과 M[2]는 (4/3)*T_REF 이하의 지연 차를 가질 수 있다. 이와 마찬가지로, 보조 다중 위상인 S[2-1], S[4-2], S[6-3]과 S[6-1], S[7-2], S[8-3]이 각각 순차적으로 정렬되는 경우에는, S[8-4](=M[8])가 약 8*T_REF+(1/3)*T_REF 이하의 지연을 가진다고 짐작할 수 있다. 이러한 순차성은, 보조 다중 위상(Sub-multiphase) 간격이 서로 1T_REF 이상 이라는 것 또한 함축하고 있다. 따라서, S[8-4]가 약 8*T_REF-(8/29)*T_REF 이상의 지연을 가진다고 할 수 있다.
Here, if any of the multiphases has a delay of 1T _REF or less, they will be sequentially arranged in a 1T _REF . That is, M [1] and M [2] are (4/3) * T _REF (4/3) when sub-multiphase between M [1] and M [ The following delay difference can be obtained. Similarly, S [2-1], S [4-2], S [6-3] and S [6-1], S [7-2], and S [8-3] It can be inferred that S [8-4] (= M [8]) has a delay of about 8 * T _REF + (1/3) * T _REF . This sequencing also implies that the sub-multiphase spacing is more than 1 T _REF to each other. Therefore, it can be said that S [8-4] has a delay of about 8 * T _REF - (8/29) * T _REF .

도 6은 본 발명의 일 실시예에 따른 8 주기 잠금 감지의 동작 과정을 나타낸 도이다.6 is a flowchart illustrating an operation of 8-period lock detection according to an exemplary embodiment of the present invention.

도 6을 참조하면, 2분주된 REF_DIV2를 각 보조 다중 위상(Sub-multiphase)이 샘플링(sampling)될 수 있다. 이를 통해, 출력된 Q[1:3]과 Q[4:6]을 순차적으로 다시 한번 더 샘플링하면 D[1:4]를 얻을 수 있다. 여기서, 각각의 보조 다중 위상(Sub-multiphase)들이 의도한 대로 순차적인 경우에 잠금 클락(C_lock) = 1이 될 수 있다. 이러한 원리로, M[8]이 8T_REF 인근에 위치해 있는지를 판별할 수 있다. 이를 다음의 식으로 표현할 수 있다.Referring to FIG. 6, each sub-multiphase can be sampled by dividing the frequency-divided REF_DIV2. Thus, by sequentially sampling the output Q [1: 3] and Q [4: 6] one more time, D [1: 4] can be obtained. Here, if each sub-multiphase is sequential as intended, the lock clock (C_lock) = 1 can be obtained. With this principle, it can be determined whether M [8] is located near 8T _REF . This can be expressed by the following equation.

한편, 잠금 클락(C_lock) = 0인 경우에는, M[8]이 8T_REF 인근에 위치해 있지 않다는 것을 의미할 수 있다. 즉, M[8]의 8T_REF 이상/이하 지연 여부는 M[1]의 1T_REF 이상/이하 지연 여부를 파악하여 결정할 수 있다. 이에 따라, 강압적인 업(up)/다운(down) 신호인 UX/DX를 따로 위상 검출기(Phase Detector)에 입력함으로써 잠금 클락(C_lock) = 1인 상태로 만들 수 있다.
On the other hand, when the lock clock (C_lock) = 0, it can mean that M [8] is not located near 8T _REF . That is, whether or not a delay of 8T _REF or less of M [8] can be determined by determining whether or not delay of M [1] is greater than or less than 1T _REF . Accordingly, the lock clock (C_lock) can be set to 1 by inputting a coercive up / down signal UX / DX to the phase detector separately.

도 7은 본 발명의 일 실시예에 따른 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법을 나타낸 흐름도이다.7 is a flow diagram illustrating a fine multiplexed sampling time-to-digital conversion method for an all-digital phase-locked loop in accordance with an embodiment of the present invention.

도 7을 참조하면, 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법은 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 장치를 이용할 수 있다. 여기서, 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 장치에 설명된 반복되는 설명은 생략하기로 한다.Referring to FIG. 7, a fine multi-sampling time-to-digital conversion method for all-digital phase lock loops can use a fine multi-sampling time-to-digital conversion device for all-digital phase lock loops. Here, the repeated description of the fine multi-sampling time-to-digital conversion device for the all-digital phase lock loop will be omitted.

단계(710)에서, 시간-디지털 변환기(TDC)는 입력되는 두 신호의 위상 차이를 측정하여 그에 상응하는 디지털 값으로 변환할 수 있다.In step 710, the time-to-digital converter (TDC) may measure the phase difference of the two input signals and convert them to corresponding digital values.

단계(720)에서, 시간-디지털 변환기(TDC)를 통해 변환되지 않은 나머지(residue)인 미세 위상 차이는 다중 위상 발생기를 통해 다중 위상을 생성할 수 있다.In step 720, a fine phase difference, which is a residue not transformed through a time-to-digital converter (TDC), can generate multiple phases through a multi-phase generator.

단계(730)에서, 다중 위상 발생기는 다중 위상 발생기를 통해 다중 위상을 생성 시, 별도로 보조 다중 위상을 생성할 수 있다. 그리고, 다중 위상 발생기는 다중 주기 잠금 감지 회로를 구현하고, 보조 다중 위상을 이용하여 잠금 클럭을 1로 만들 수 있다.In step 730, a multi-phase generator may generate auxiliary multi-phases separately when generating multiple phases through the multi-phase generator. And, the multi-phase generator implements the multi-period lock detection circuit, and the auxiliary multi-phase can be used to make the lock clock 1.

단계(740)에서, 다중 위상과 상기 시간-디지털 변환기에 입력되는 상기 두 신호(Start, Stop) 중 지연이 발생하지 않는 신호(Stop)를 입력 신호로 하여 시간-디지털 변환기(TDC)를 통해 디지털 값으로 변환함으로써, 미세한 디지털 코드를 얻을 수 있다. 예를 들면, 미세한 3bit code를 획득할 수 있다.
In step 740, a signal (Stop) in which no delay occurs among the two signals (Start, Stop) input to the time-to-digital converter is input to the digital-to-analog converter Value, a fine digital code can be obtained. For example, a fine 3-bit code can be obtained.

도 8은 본 발명의 일 실시예에 따른 다중 잠금을 감지하기 위한 미세 다중 샘플링 시간-디지털 변환 방법을 나타낸 흐름도이다.8 is a flowchart illustrating a fine multiplexing sampling time-to-digital conversion method for detecting multiple locks according to an embodiment of the present invention.

도 8을 참조하면, 다중 위상 발생기는 다중 주기 잠금 감지 회로를 구현하고, 보조 다중 위상을 이용하여 잠금 클럭을 1로 만들 수 있다.Referring to FIG. 8, a multi-phase generator may implement a multi-period lock detection circuit, and an auxiliary multi-phase may be used to make the lock clock 1.

단계(731)에서, 다중 위상 발생기는 입력 신호를 2 분주하여, 각각의 보조 다중 위상을 샘플링할 수 있다.In step 731, the multiphase generator may divide the input signal by two and sample each auxiliary multiphase.

단계(732)에서, 다중 위상 발생기는 샘플링을 통해 출력된 값을 순차적으로 재 샘플링할 수 있다.In step 732, the multi-phase generator may sequentially resample the values output through sampling.

단계(733)에서, 다중 위상 발생기는 재 샘플링을 통해 잠금 클럭을 1로 만들 수 있다. 이때, 재 샘플링을 통해 잠금 클럭을 1로 만드는 단계에서 재 샘플링을 통해 잠금 클럭이 0이 된 경우, 강압적인 업/다운 신호를 위상 검출기에 입력하여 잠금 클럭을 1로 만들 수 있다.
At step 733, the multi-phase generator may resume the lock clock to one via resampling. At this time, if the lock clock is 0 through resampling in the step of making the lock clock to 1 through resampling, a coercive up / down signal can be input to the phase detector to make the lock clock 1.

따라서, 미세 해상도의 다중 위상(Multiphase)와 시간-디지털 변환기(TDC)를 얻을 수 있다. 다만, 적절한 다중 위상(Multiphase) 생성을 위한 DLL 잠금 과정이 필요하므로, 나머지(residue)의 미세 측정은 a[0]~a[N]까지 중 1개의 영역에 대해서만 가능하다. 하지만, 올-디지털 위상 잠금 루프(ADPLL)의 경우 시간-디지털 변환기(TDC)의 사용용도가 위상 오차의 측정이기 때문에 모든 영역에 걸쳐 고해상도를 가질 필요가 없다. 미세해상도가 필요한 영역이 잠금 위치 인근으로 국한되기 때문에, Start = a[0]을 레퍼런스(REF)로 사용하면 의도된 해상도 수준의 지터 성능을 가질 수 있다. 따라서, 이러한 시간-디지털 변환기(TDC)는 올-디지털 위상 잠금 루프(ADPLL)에 맞춤형이라 볼 수 있다.Thus, a multiphase and time-to-digital converter (TDC) with fine resolution can be obtained. However, since the DLL locking process is required for proper multiphase generation, fine measurement of the residue is possible only for one of a [0] to a [N]. However, in the case of the all-digital phase-locked loop (ADPLL), since the use of the time-to-digital converter (TDC) is a measure of the phase error, there is no need to have a high resolution over all areas. Using Start = a [0] as a reference (REF) can have jitter performance at the intended resolution level, since the area requiring fine resolution is localized to the lock position. Thus, this time-to-digital converter (TDC) can be thought of as tailored to an all-digital phase lock loop (ADPLL).

그리고, 본 발명은 기존 다중 단계 시간-디지털 변환기(Multi-step TDC)와는 달리 시간-증폭기 없이 미세 해상도를 얻는 시간-디지털 변환기(TDC)를 설계할 수 있다. 이러한 방식은 기존 시간-증폭기로 인한 선형성 저하 및 변환 속도 저하문제를 가지고 있지 않다. 그리고, 제안된 방식은 빠른 변환속도(500Msps 이상)를 기대할 수 있지만, 모든 영역에 대해 동시에 단위 버퍼 이하의 해상도를 제공할 수 없다. 하지만, 올-디지털 위상 잠금 루프(ADPLL)의 경우에는 잠금 영역 인근의 해상도가 지터 성능에 큰 영향을 주기 때문에, 이러한 영향을 받지 않는다.
The present invention can design a time-to-digital converter (TDC) that obtains a fine resolution without a time-amplifier, unlike a conventional multi-step TDC. This method does not have the problems of linearity degradation and conversion speed degradation due to the conventional time-amplifier. Also, the proposed method can expect a fast conversion speed (over 500Msps), but can not provide a resolution lower than the unit buffer for all areas at the same time. However, in the case of an all-digital phase-locked loop (ADPLL), the resolution near the lock region has a large influence on the jitter performance, and thus is not affected by this.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 컨트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 컨트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The apparatus described above may be implemented as a hardware component, a software component, and / or a combination of hardware components and software components. For example, the apparatus and components described in the embodiments may be implemented within a computer system, such as, for example, a processor, controller, arithmetic logic unit (ALU), digital signal processor, microcomputer, field programmable array (FPA) A programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications running on the operating system. The processing device may also access, store, manipulate, process, and generate data in response to execution of the software. For ease of understanding, the processing apparatus may be described as being used singly, but those skilled in the art will recognize that the processing apparatus may have a plurality of processing elements and / As shown in FIG. For example, the processing apparatus may comprise a plurality of processors or one processor and one controller. Other processing configurations are also possible, such as a parallel processor.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of the foregoing, and may be configured to configure the processing device to operate as desired or to process it collectively or collectively Device can be commanded. The software and / or data may be in the form of any type of machine, component, physical device, virtual equipment, computer storage media, or device , Or may be permanently or temporarily embodied in a transmitted signal wave. The software may be distributed over a networked computer system and stored or executed in a distributed manner. The software and data may be stored on one or more computer readable recording media.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to an embodiment may be implemented in the form of a program command that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like, alone or in combination. The program instructions to be recorded on the medium may be those specially designed and configured for the embodiments or may be available to those skilled in the art of computer software. Examples of computer-readable media include magnetic media such as hard disks, floppy disks and magnetic tape; optical media such as CD-ROMs and DVDs; magnetic media such as floppy disks; Magneto-optical media, and hardware devices specifically configured to store and execute program instructions such as ROM, RAM, flash memory, and the like. Examples of program instructions include machine language code such as those produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI > or equivalents, even if it is replaced or replaced.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다. Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (6)

삭제delete 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 장치에 있어서,
입력되는 두 신호의 위상 차이를 디지털 값으로 변환하는 시간-디지털 변환기(Time-to-Digital Converter; TDC); 및
상기 시간-디지털 변환기에서 변환되지 않은 미세 위상 차이는 다중 위상 발생기(Multiphase Generator)를 통해 다중 위상(Multiphase)을 생성하고, 상기 다중 위상과 상기 시간-디지털 변환기에 입력되는 상기 두 신호 중 지연이 발생하지 않는 신호를 입력 신호로 하여 위상 차이를 상기 디지털 값으로 변환하는 다중 샘플링 시간-디지털 변환기
를 포함하고,
상기 다중 위상 발생기는
상기 다중 위상의 생성 시 보조 다중 위상(Sub-multiphase)을 생성하고,
다중 주기 잠금 감지 회로부가 구성되어, 입력 신호를 2 분주하여 각각의 상기 보조 다중 위상을 샘플링하고, 상기 샘플링에 의해 출력된 값을 순차적으로 재 샘플링하여 잠금 클럭을 1로 만드는 것
을 특징으로 하는 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 장치.A fine multiple-sampling time-to-digital converter for an all-digital phase-locked loop,
A time-to-digital converter (TDC) for converting a phase difference between two input signals into a digital value; And
The microphase difference not converted in the time-to-digital converter generates a multiphase signal through a multiphase generator, and a delay of the two signals input to the multiphase and the time-to-digital converter occurs Sampling time-to-digital converter for converting a phase difference into the digital value by using a signal
Lt; / RTI >
The multi-
Generates a sub-multiphase when the multi-phase is generated,
A multi-period lock detection circuit unit is configured to divide the input signal by two to sample each of the auxiliary multi-phases, sequentially resampling the values output by the sampling to make the lock clock 1
Digital phase-locked loop. ≪ RTI ID = 0.0 > A < / RTI > 삭제delete 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법에 있어서,
시간-디지털 변환기(Time-to-Digital Converter; TDC)를 통해 입력되는 두 신호의 위상 차이를 디지털 값으로 변환하는 단계;
상기 시간-디지털 변환기에서 변환되지 않은 미세 위상 차이는 다중 위상 발생기(Multiphase Generator)를 통해 다중 위상(Multiphase)을 생성하는 단계; 및
상기 다중 위상과 상기 시간-디지털 변환기에 입력되는 상기 두 신호 중 지연이 발생하지 않는 신호를 입력 신호로 하여 시간-디지털 변환기를 통해 상기 디지털 값으로 변환하는 단계
를 포함하고,
상기 다중 위상 발생기를 통해 보조 다중 위상(Sub-multiphase)을 생성하고, 다중 주기 잠금 감지 회로를 구현하고, 상기 보조 다중 위상을 이용하여 잠금 클럭을 1로 만드는 단계
를 더 포함하는 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법.A fine multisample time-to-digital conversion method for an all-digital phase-locked loop,
Converting a phase difference between two signals inputted through a time-to-digital converter (TDC) into a digital value;
The fine phase difference not converted in the time-to-digital converter may include generating a multiphase signal through a multiphase generator; And
Converting the multi-phase signal and the non-delayed signal of the two signals input to the time-to-digital converter into an input signal through a time-to-digital converter
Lt; / RTI >
Generating a sub-multiphase through the multi-phase generator, implementing a multi-period lock detection circuit, and converting the lock clock to 1 using the auxiliary multi-phase
Digital phase-locked loop. ≪ RTI ID = 0.0 > A < / RTI > 제4항에 있어서,
다중 주기 잠금 감지 회로를 구현하고, 상기 보조 다중 위상을 이용하여 잠금 클럭을 1로 만드는 단계는
입력 신호를 2 분주하여, 각각의 상기 보조 다중 위상을 샘플링하는 단계;
상기 샘플링을 통해 출력된 값을 순차적으로 재 샘플링하는 단계; 및
상기 재 샘플링을 통해 잠금 클럭을 1로 만드는 단계
를 포함하는 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법.5. The method of claim 4,
Implementing the multi-period lock detection circuit and making the lock clock to 1 using the auxiliary multi-phase
Dividing the input signal by two, sampling each of the auxiliary multiple phases;
Sequentially sampling the values output through the sampling; And
A step of making the lock clock 1 through the resampling
/ RTI > A method for fine-multiplexing sampling time-to-digital conversion for an all-digital phase-locked loop. 제5항에 있어서,
상기 재 샘플링을 통해 잠금 클럭을 1로 만드는 단계는
상기 재 샘플링을 통해 상기 잠금 클럭이 0이 된 경우, 강압적인 업/다운 신호를 위상 검출기(Phase Detector)에 입력하여 상기 잠금 클럭을 1로 만드는 것
을 특징으로 하는 올-디지털 위상 잠금 루프용 미세 다중 샘플링 시간-디지털 변환 방법.6. The method of claim 5,
The step of re-sampling the lock clock to 1
When the lock clock becomes 0 through the resampling, a coercive up / down signal is inputted to a phase detector to make the lock clock 1
/ RTI > The method of claim 1,

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