KR101602340B1 - 디스플레이 디바이스 - Google Patents

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Abstract

본 발명은 각 픽셀의 휘도 변화를 보정하기 위한 보정 데이터를 저장하는 불일치 보정 함수가 제공되고, 디스플레이시, 입력신호와 저장된 보정신호를 이용해 계산을 수행해 휘도 불일치 보정을 실행하는 디스플레이 디바이스로서, 각 픽셀에 대한 보정계산은 매 프레임마다 변하는 디스플레이 디바이스에 관한 것이다.

Description

디스플레이 디바이스{DISPLAY DEVICE}
본 발명은 디스플레이 디바이스에서 휘도 불규칙의 보정에 관한 것이다.
도 1은 기본 액티브 유기 EL 디스플레이 디바이스의 한 픽셀부(픽셀회로)에 대한 회로의 구조를 도시한 것이고, 도 2는 디스플레이 디바이스의 구조 및 입력신호를 도시한 것이다.
데이터 신호는 n채널 셀렉션(TFT 2)을 온시키게 수평방향으로 뻗어 있는 게이트 라인(Gate)을 하이 레벨로 설정하고, 이 상태에서 수직방향으로 뻗어 있는 데이터 라인(Data)에 디스플레이 휘도에 해당하는 전압을 갖는 데이터 신호(이미지 데이터)를 배속함으로써 스토리지 커패시터(C)에 라이팅된다. 이런 식으로, p채널 드라이버(TFT 1)의 게이트는 데이터 신호에 해당하는 전압으로 설정되고, 데이터 신호에 해당하는 드라이브 전류가 유기 EL소자에 제공되며, 유기 EL소자가 광을 방출한다.
도 2에서, 픽셀 데이터, 수평동기신호(HD), 픽셀 클록 및 다른 드라이브 신호가 소스 드라이버에 공급된다. 픽셀 데이터 신호는 픽셀 클록과 동기로 소스 드라이버에 전송되고, 픽셀들의 단일 수평라인이 획득된 후 내부래치회로에 보유되며, 해당 행의 데이터 라인(Data)에 공급되도록 동시에 모두 D/A 변환된다. 또한, 수평동기신호(HD), 다른 드라이브 신호, 및 수직동기신호(VD)가 게이트 드라이버에 제공된다. 게이트 드라이브는 각 라인을 따라 수평으로 배열된 게이트 라인(Gate)을 순차적으로 온시키도록 컨트롤을 수행해, 이미지 데이터가 해당 라인의 픽셀들에 제공된다. 도 1의 픽셀회로는 매트릭스 형태로 배열된 픽셀 섹션들에 제공된다. 또한, 전원라인(PVDD)은 픽셀 행을 따라 수직방향으로 배열되고, CV는 유기 EL소자의 양극이 모든 픽셀들에 공통으로 제공된 전원(CV)에 연결된다.
이런 타입의 구조의 결과, 데이터는 수평라인 유닛에 있는 각 픽셀에 순차적으로 라이팅되고, 라이팅된 데이터에 따라 디스플레이가 각 픽셀에 수행되어 패널로서 이미지 디스플레이를 수행한다.
여기서, 발광량과 유기 EL소자의 전류는 실질적으로 비례관계에 있다. 통상적으로, 전압(Vth)이 드라이브 TFT 및 PVdd의 게이트 양단에 제공되어 픽셀의 블랙 레벨동안 게이트에 접근한 드레인 전류가 흐르기 시작한다. 또한, 이미지 신호의 진폭은 화이트레벨에 가까운 기설정된 휘도를 제공하도록 하는 진폭이다.
도 3은 드라이브 TFT의 입력신호전압(데이터 라인(Data)의 전압)에 대해 유기 EL소자에 흐르는 (휘도에 해당하는) 전류 "CV 전류"에 대한 관계를 도시한 것이다. Vb가 블랙레벨 전압으로서 제공되고 Vw가 화이트레벨 전압으로서 제공되도록 데이터 신호를 결정함으로써 유기 EL소자에 대한 적절한 계조신호를 실행할 수 있다.
특히, 픽셀이 특별 신호전압에서 구동될 때의 휘도는 드라이브 TFT의 임계전압(Vth)에 따라 다르며, PVdd(전원전압) - Vth(임계전압)에 가까운 입력전압은 블랙을 디스플레이할 때의 신호전압에 해당한다. 또한, TFT의 V-I 곡선의 기울기(μ)는 유사한 방식으로 변하며, 이 경우, 도 4에 도시된 바와 같이, 동일한 휘도를 출력하기 위한 입력진폭(Vp-p)도 또한 다르다.
패널 내의 TFT의 Vth와 μ에서 변화가 있으면, 주로 휘도에서 불일치가 있게 된다. 이들 휘도 불일치를 보정할 목적으로, 많은 신호레벨들에서 각 픽셀을 비출때 흐르는 패널 전류가 측정되어, 개개의 TFTs에 대한 V-I 곡선을 얻는다.
보정 데이터 계산방법이 도 5에 도시되어 있다. 먼저, 많은 픽셀들에 대한 전압 대 전류 특징을 측정함으로써 패널의 표준 픽셀들에 대한 V-I 특징 곡선이 얻어진다. 이 곡선은 Id=f(a(Vgs-b))와 같은 식으로 표현되고 함수 f(x)가 결정되는 것으로 추정한다. 패널의 모든 픽셀들에 대한 특징은 이 f(x)에 의해 표현되고, 계수(a)와 계수(b) 사이의 차로 인해 특징의 변화가 있는 것으로 추정되면, 2이상의 입력전압 레벨에 해당하는 픽셀 전류를 측정함으로써 각 픽셀에 대한 a 및 b가 얻어질 수 있다.
픽셀(p)의 V-I 특징이 Id=f(a'(Vgs-b'))로 표현되면, 앞서 얻은 a 및 b의 평균 픽셀을 이용해 오프세트=k(b'-ab/a') 및 이득=a/a'를 먼저 얻음으로써 보정이 수행되고, k는 D/A 변환계수이며, 그런 후 이미지 데이터는 얻은 이득이 곱해지고 오프세트에 더해진다.
도 6에 도시된 바와 같이, 이런 타입의 처리를 수행할 경우, 이미지 데이터(R 신호, G 신호 및 B 신호)에 대한 픽셀 데이터와 픽셀 전류 사이의 관계를 비교하기 위해 첫번째 γ보정은 γ룩업테이블(LUT)에서 수행되고 γ 보정된 이미지 데이터가 얻어진다. 다음, γ보정후 이미지 데이터는 보정계산부(12)에서 보정이득이 곱해지고 보정 오프세트를 추가함으로써 불규칙이 보정된다.
불규칙이 보정된 이미지 데이터(R,G,B)가 디스플레이 패널(14)에 제공되며, 여기서 디스플레이된다. 여기서, 모든 픽셀에 대한 보정 이득과 보정 오프세트가 RAM과 같은 메모리부에 저장되고, 이미지 데이터와 동기로 판독되며, 이미지 데이터의 보정에 사용된다.
종래 기술의 참조문헌
특허 공개공보
특허참조문헌 1: JP No. 3887826B
특허참조문헌 2: JP No. 2004-264793A
특허참조문헌 3: JP No. 2005-284172A
특허참조문헌 4: JP No. 2007-86678A
여기서, VGA 크기의 패널을 구동할 경우가 고려되면, RAM 저장 보정데이터로부터 읽는 데이터 속도는 다음과 같이 계산될 수 있다.
먼저, 피디스플레이 이미지의 총 도트 개수는
총 도트 개수 = 길이×폭×RGB=480×640×3=921,600.
따라서, 스크린이 60Hz로 업데이트되면, 한 프레임에 또는 초당 1/60로 921,600 도트들에 대한 보정 데이터를 전송할 필요가 있다. 그러므로, 보정 데이터의 데이터속도는 921,600×60=55,296,999=55.296 MHz 이상이 된다. 보정 오프세트 및 보정 이득에 대한 값들이 각각 8 비트가 되면, 16비트 폭의 RAM을 이용할 경우 55.296 MHz 이상의 리딩속도로 데이터를 읽을 필요가 있다. 또한, 더 큰 해상도의 디스플레이에는 더 빠른 리딩속도가 요구된다.
회로의 단가와 간략화를 고려하면, 픽셀 데이터와 동기로 플래시 메모리와 같은 비휘발성 메모리로부터 데이터를 직접 판독하는 것이 바람직하며, 이때 표준 플래시 메모리의 리딩상태는 상기 요구를 충족할 수 없고, RAM 생략이 어렵다. 리딩속도를 줄이기 위해, 단가 및 기판 면적 등에 영향을 주는 비트폭 등의 증가를 실행하는 것이 필요하다.
소비적인 복사문제와 전력소비 관점에서 메모리 리딩의 빈도를 낮추는 것이 바람직하다. 특허 참조문헌 4에서, 고속 시리얼 인터페이스를 갖는 플래시 메모리로부터 직접 데이터를 읽는 것이 실행된다.
본 발명은 각 픽셀에 대한 휘도에서의 변화를 정정하기 위해 보정 데이터를 저장하고, 디스플레이시, 입력신호와 저장된 보정 데이터를 이용해 계산을 수행하며, 휘도 불일치의 보정을 수행하기 위한 불일치 보정 기능을 갖는 디스플레이 디바이스를 특징으로 한다.
본 발명은 또한 복수의 프레임들에 대해 단 한번만 각 픽셀에 대한 보정 계산을 수행하는 것이 바람직하다.
또한 매 프레임에 대해 보정의 대상인 픽셀들의 위치를 바꾸는 것이 바람직하다.
또한, 디스플레이 영역을 n(n은 2 이상의 정수)개의 픽셀 유닛들의 작은 영역들로 나누고, 매 한 프레임마다 각 작은 영역내 n/m(m은 2 이상의 정수) 픽셀들을 보정하며, m 프레임들에서 디스플레이 픽셀을 보정하는 것이 바람직하다.
또한, 디스플레이 영역을 n(n은 2 이상의 정수)개의 픽셀 유닛들의 작은 영역들로 나누고, 작은 영역의 n개 픽셀들에 대한 보정값의 평균치 Av와 작은 영역내 각 픽셀에 대한 보정값 y을 각각 저장하기 위해 메모리를 제공하며, 평균치 Av를 이용해 각 픽셀에 대한 보정계산이 수행되는 프레임들과 보정값 y를 이용해 각 픽셀에 대한 보정계산이 수행되는 프레임들을 갖는 것이 바람직하다.
또한, 디스플레이 영역을 n(n은 2 이상의 정수)개의 픽셀 유닛들의 작은 영역들로 나누고, 작은 영역의 n개 픽셀들에 대한 보정값의 평균치 Av와 n개 픽셀들에 대한 보정값들의 평균치 Av의 계산으로부터 도출된 z와 작은 영역내 각 픽셀에 대한 보정값 y을 저장하기 위한 메모리를 제공하며, 평균치 Av를 이용해 각 픽셀에 대한 보정계산이 수행되는 프레임들과 평균치 Av 및 z 계산의 역계산으로 도출된 보정값 y를 이용해 각 픽셀에 대한 보정계산이 수행되는 프레임들을 갖는 것이 바람직하다.
또한 작은 영역은 수평 스캐닝 라인 상에 복수의 픽셀들을 갖는 것이 바람직하다.
본 발명에 따르면, 보정 방식은 매 프레임마다 변한다. 그 결과, 보정은 복수의 프레임들에서 완료되고 보정 데이터의 리딩 빈도가 낮춰질 수 있다.
도 1은 픽셀회로의 구조를 도시한 도면이다.
도 2는 디스플레이 패널의 구조를 도시한 도면이다.
도 3은 데이터 전압 및 구동전류 간의 관계를 도시한 도면이다.
도 4는 드라이브 트랜지스터에 대한 드라이브 전류차를 도시한 도면이다.
도 5는 픽셀에 대해 V-I 특성을 도시한 도면이다.
도 6은 이미지 데이터의 보정을 위한 구조를 도시한 도면이다.
도 7은 보정이 수행된 픽셀의 일예를 도시한 도면이다.
도 8은 보정이 수행된 픽셀의 또 다른 예를 도시한 도면이다.
도 9는 실시예의 구조를 도시한 블록도이다.
도 10은 또 다른 실시예의 구조를 도시한 블록도이다.
도 11은 작은 영역들을 설명한 도면이다.
도 12는 작은 영역들의 보정을 기술한 도면이다.
도 13은 또 다른 실시예의 구조를 도시한 블록도이다.
도 14는 이중 버퍼(32-1)의 구조를 도시한 도면이다.
도 15는 이중 버퍼(32-2)의 구조를 도시한 도면이다.
도 16은 각 섹션의 신호상태를 도시한 타이밍 도표이다.
본 발명의 실시예는 도면을 바탕으로 하기에 기술된다. 가장 간단한 예로서, 이미지 데이터의 보정은 모든 픽셀들에 대해 매 프레임마다 수행되지 않고 대신 픽셀들은 복수의 그룹들(m)로 나누어지며, 매 프레임동안 순차적으로 각 그룹에 대해 보정이 수행된다. 이 경우, 보정값은 각 픽셀의 m 프레임에 대한 평균 휘도가 타겟 휘도가 되도록 결정된다. 예컨대, 전체 패널에 걸쳐 정해진 휘도 레벨의 이미지가 디스플레이되는 경우, 각 픽셀의 휘도는 m 프레임에서 단 한번만 변하지만, m이 작은 경우, 혹은 단지 약간 휘도가 불일치할 경우, 매 프레임마다 사람의 눈은 휘도 변화를 감지할 수 없어 균일하게 보인다. 특히, m이 작은 경우, 보정이 모든 프레임에 수행되는 관련된 기술과는 시각적 겉보기에 어떤 상당한 차이가 없어, 메모리 리딩속도를 1/m으로 낮출 수 있다.
도 7 및 도 8은 m이 각각 2 및 4인 경우 각 프레임에서 그레이로 보정된 픽셀의 위치를 나타낸 도면이다. 도시된 바와 같이, 프레임에 따라 보정된 픽셀의 위치를 가변시킴으로써, 명멸(明滅)이 보이기 어렵게 된다.
도 9는 m=3인 디스플레이 디바이스의 구조를 도시한 블록도이다. 이미지 데이터인 R 신호, G 신호 및 B 신호가 각각 γ룩업테이블(10)에 입력된다(γ LUT: 10R,10G,10B). 이 γ룩업테이블(10)은 픽셀 데이터와 픽셀 전류 라이너 간의 관계를 형성하기 위해 γ 보정을 수행하며, γ룩업테이블(10)을 이용해 γ보정된 이미지 데이터가 얻어진다. 이 γ 보정 후에 이미지 데이터가 보정계산부(12)(보정계산블록(12R,12G,12B))에 제공되고, 여기서 RGB 이미지 데이터에 대해 각각의 보정계산이 수행되며 보정 후 RGB 이미지 데이터가 출력된다.
이 실시예에서, 4개 픽셀들내 단 하나의 픽셀에 대해 이런 타입의 보정이 수행되고, 나머지 3개 픽셀들의 픽셀 데이터는 보정계산 되지 않고 불변인 채로 통과된다. 그런 후, 보정이 수행되는 픽셀들은 매 프레임마다 변하며 모든 픽셀들의 보정은 4 프레임에 수행된다.
이런 식으로, 불일치가 보정된 결과적으로 발생한 단속적 처리로 이미지 데이터(R,G,B)가 데이터 래치(16a)와 D/A 컨버터(16b)를 포함한 소스 드라이버(16)에 의해 디스플레이되는 디스플레이 패널에 제공된다. 게이트 드라이버(18)는 디스플레이 패널(14)에 연결되고, 이 게이트 드라이버(18)는 이미지 데이터가 제공되는 디스플레이 패널(14)의 어떤 라인을 제어한다.
디스플레이 패널(14)은 도 2에 도시된 바와 같은 구조를 가지며, 각 픽셀은 도 1에 도시된 바와 같은 구조를 갖는다. 따라서, 각 픽셀의 유기 EL소자는 D/A 컨버터(16)로부터 제공된 아날로그 데이터를 기반으로 광을 방출하고 디스플레이 패널(14)상에 디스플레이가 수행된다.
여기서, 타이밍 신호 발생부(20)는 픽셀 클록으로부터 다양한 타이밍 신호와 수평 및 수직 동기신호들을 발생하고, 보정 데이터가 저장되는 RAM(22)의 어드레스를 발생한다. 이 RAM(22)은 고속으로 읽고 쓸 수 있는 SDRAM 또는 DRAM으로 구성되고, 전원이 온되면, 보정데이터(게인, 오프세트)가 외부 비휘발성 메모리(24) 등으로부터 전송된다. 플래시 메모리 등이 비휘발성 메모리(24)로서 사용되고, 비용 및 크기 관점에서 시리얼 출력 타입이 종종 사용된다. 모든 픽셀에 대한 이미지 데이터에 따라, 타이밍 발생 섹션(20)은 픽셀의 보정데이터가 저장된 어드레스를 발생하고, 픽셀에 대한 보정 데이터가 RAM(22)으로부터 읽어지고, 이 보정 데이터가 보정 계산부(12)에 제공된다. 이 실시예에서, 이 보정계산은 상술한 바와 같이 4 프레임에 한번 수행된다. 따라서, RAM(22)으로부터 리딩은 매 프레임마다 보정을 수행할 때에 비해 1/4 빈도로 수행된다. m=2인 보정 데이터가 읽어질 경우, 보정계산은 2 프레임에 한 번만 수행되고, 이는 유사한 구조로 처리될 수 있다.
다음, 보정계산부(12)에서의 보정 계산에 대해 설명한다. 평균 픽셀의 특징 계수가 a 및 b이 되고, 특정 픽셀의 특징 계수가 a1 및 b1이 되면, 보정값은 각각 M=2 및 4의 경우에 대해 다음과 같이 된다.
m=2인 경우
특정 픽셀이 2프레임에 한번 보정되는 경우, 평균 휘도를 표준 픽셀 휘도와 같게 하기 위해, 수학식 1에 포함된 바와 같이 Vgs2를 패널에 입력하는 것이 바람직하다. 여기서, Vgs1은 보정되지 않은 드라이브 트랜지스터의 소스 및 드레인 양단의 전압이고, Vgs2는 보정된 전압이다. 드라이브 트랜지스터의 소스 및 드레인 양단의 보정되지 않은 전압 Vgs1은 대상 픽셀의 이미지 데이터에 해당하며, 드라이브 트랜지스터의 소스 및 드레인 양단의 보정된 전압 Vgs2는 보정 후 이미지 데이터에 해당한다.
Figure 112011088331379-pct00001
여기서, f(x)=xc로 표현될 경우, 수학식 1은 수학식 2로 표현된다.
Figure 112011088331379-pct00002
이로부터, 수학식 3이 도출된다.
Figure 112011088331379-pct00003
m=4인 경우
특정 픽셀이 4프레임에 한번 보정되는 경우, 평균 휘도를 표준 픽셀 휘도와 같게 하기 위해, 수학식 4에 포함된 바와 같이 Vgs2를 패널에 입력하는 것이 바람직하다.
Figure 112011088331379-pct00004
여기서, f(x)=xc로 표현될 경우, 수학식 4는 수학식 5로 표현된다.
Figure 112011088331379-pct00005
이로부터, 수학식 6이 도출된다.
Figure 112011088331379-pct00006
이들 수학식에 따라 m 프레임마다 이미지 데이터를 보정함으로써, 휘도 불일치를 줄일 수 있다.
특히, 이 실시예에서, 이미지 데이터는 보정 계산부(12)에서 개개의 픽셀들에 대해 m 프레임마다 한번만 수행된다. 따라서, 이 보정은 m 프레임에 대한 평균 보정량이 통상적인 경우의 보정량에 해당한다. 특히, m 프레임들에 대한 보정량을 이용해 m 프레임에 한번 보정을 수행함으로써, m 프레임에 대한 평균으로서 필요한 보정이 수행된다.
예컨대, 60 프레임에 대한 디스플레이가 1분 동안 수행되는 경우, 2 프레임에 한번의 보정으로 사람의 눈이 평균 휘도를 인식하며, 거의 명멸감이 없게 된다. 따라서, 이 실시예에 따르면, 보정의 발생빈도가 줄어들고, 보정 데이터의 리딩속도를 줄일 수 있는 한편 충분한 보정효과가 얻어진다.
다른 실시예
상기 식에서, 계수(c)는 통상적으로 2 내지 3 사이의 값을 가지며 식(3에서 3)을 실행하는 하드웨어가 꽤 복잡해진다. 따라서, 회로는 보정값을 비교적 작게하고 하기와 같이 테일러 전개된 수학식의 첫째항까지 계산해 얻은 근사 보정계수를 이용해 간단해질 수 있다. 불균일 레벨이 크지 않을 경우, 불일치는 이런 타입의 대략적인 근사로도 상당히 향상될 수 있다.
m=2의 경우
Vgs2={2a(Vgs1-b)-a1(Vgs1-b1)}/a1+b1 = Vgs1(2a-a1)/a1 - s(ab-a1b1)/a1
이 경우, 도 10의 회로구조로는, 다음을 이용해 보정이 수행되는 것이 바람직하다:
Figure 112011088331379-pct00007
Figure 112011088331379-pct00008
m=4의 경우
Vgs2={4a(Vgs1-b)3a1(Vgs1-b1)}/a1+b1 = Vgs1(4a+3a1)/a1 - 4(ab-a1b1)/a1
이 경우, 도 10의 회로구조로는, 다음을 이용해 보정이 수행되는 것이 바람직하다:
Figure 112011088331379-pct00009
Figure 112011088331379-pct00010
일반적으로, 오프세트와 이득은 다음 수학식에 의해 얻어진다:
Figure 112011088331379-pct00011
Figure 112011088331379-pct00012
도 10은 m=4일 때 플래시 메모리(30)로부터 보정데이터를 직접 판독할 경우의 블록도를 도시한 것이다.
이런 식으로, 타이밍 발생회로(28)로부터 어드레스 신호와 픽셀 클록(fc)의 1/4 주파수인 타이밍 신호(fc/4)에 따라, 각 픽셀에 대한 보정 데이터가 플래시 메모리(30)로부터 출력된다. 보정계산부(12)는 보정 이득발생회로(12a), 보정 오프세트 발생회로(12b), 멀티플라이어(12c) 및 가산기(12d)로 구성되며, 이득은 보정 이득 발생회로(12a)에서 계산되고, 오프세트는 보정 오프세트 발생회로(12b)에서 계산된다. 룩업테이블로부터 데이터의 보정은 멀티플라이어(12c)에서 이득을 곱하고, 가산기(12d)에서 오프세트를 더함으로써 수행된다.
m 값이 커지면, 보정되는 프레임들과 보정되지 않는 프레임들 간에 휘도 차가 커지고 명멸이 눈에 띄게 된다. 특히, 광범위한 디스플레이 영역에 걸쳐 약간 변하는 휘도 불일치가 있는 경우, 전반적으로 스크린의 평균 휘도와는 휘도가 매우 다른 프레임들을 스크린내 소정 부분에 삽입할 필요가 있어, 명멸이 너무나 눈에 띈다.
이를 개선하기 위해, 스크린 상에 어떤 위치에 있더라도 매 프레임마다 휘도 변화 차를 가능한 한 작게 만들기 위한 계산 과정이 수행된다.
m=4인 상술한 경우가 예로써 기술된다. 도 11에 도시된 바와 같이, 디스플레이 영역은 가령 4×4 픽셀의 작은 영역으로 나누어진다. 이들 작은 영역들에 대한 보정값의 평균은 Av(p,q)로서 메모리에 저장된다. 여기서, p와 q는 작은 영역의 위치를 나타낸다. 또한, 작은 영역내 픽셀들에 대한 보정값 y(i,j)이 얻어지고, 마찬가지로 메모리에 저장된다. 기본적으로, 오프세트와 이득에 대해, 이들은 다음가 같이 별개로 계산된다.
Figure 112011088331379-pct00013
Figure 112011088331379-pct00014
여기서, y오프세트(i,j)와 Av오프세트(p,q)는 각각 좌표(i,j)를 갖는 픽셀의 오프세트에 대한 보정값(y)과 작은 영역의 보정값에 대한 평균 Av인 반면, 이득(i,j)과 Av이득(p,q)는 각각 좌표(i,j)를 갖는 픽셀의 이득에 대한 보정값(y)과 작은 영역의 보정값에 대한 평균 Av이다. 오프세트(i,j)와 이득(i,j)는 각각 좌표(i,j)를 갖는 픽셀에 대한 수학식 9 및 수학식 10에서 얻은 오프세트와 이득과 같다.
도 12에 도시된 바와 같이, 프레임 1에서는 y(i,j), y(i+2,j), y(i,j+2), 및 y(i+2,j+2)가 보정값으로 사용되고, 프레임 2에서는 y(i+l,j), y(i+3,j), y(i+2,j+2), 및 y(i+3,j+2)가 보정값으로 사용되며, 프레임 3에서는 y(i,j+l), y(i+2,j+l), y(i,j+3), 및 y(i+2,j+3)가 보정값으로 사용되고, 프레임 4에서는 y (i+1, j+1), y (i+2, j+1), y (i+1, j+3), 및 y(i+3,j+3)가 보정값으로 사용된다. 각 프레임에서, Av(p,q)는 또 다른 픽셀에 사용된다.
특히, 디스플레이 스크린상의 넓은 범위에 걸친 휘도 불일치가 매우 작은 영역에 대한 평균치의 보정 데이터로 프레임마다 보정된다.
이는 작은 영역내 픽셀들 간의 휘도 불일치만이 4 프레임마다 보정되는 것을 의미한다. 이 경우, 전체 픽셀 개수가 N이면, 저장될 보정 데이터 항의 개수는 Av(p,q)를 저장함으로써 N/16만큼 증가되나, 증가 범위는 원래 데이터량에 비해 무시될 수 있다.
도 13은 이것의 구조적 예이다. 플래시 메모리(30-1)는 각 픽셀에 대해 보정데이터 y(i,j)를 저장하고, 플래시 메모리(30-2)는 작은 영역들에 대해 평균 보정 데이터 Av(p,q)를 저장한다. 그런 후, 플래시 메모리(30-1, 30-2)로부터 보정 데이터는 보정값 발생블록(12e)을 통해 보정 계산부(12R, 12G 및 12B)에 제공된다.
fc/4의 클록속도로 플래시 메모리(30-1)로부터 도 14에 도시된 이중버퍼(32-1)로의 보정데이터 y(i,j)가 읽어지는 반면, 보정값 y(i,j)은 fc/2의 클록속도로 이중버퍼(32-1)로부터 보정값 발생블록(12e)으로 전송된다. 또한, fc/16의 클록속도로 플래시 메모리(30-21)로부터 도 15에 도시된 이중버퍼(32-2)로의 작은 영역들에 대한 평균 보정데이터 Av(p,q)가 읽어지는 반면, 보정값 Av(p,q)은 fc/2의 클록속도로 이중버퍼(32-2)로부터 보정값 발생블록(12e)으로 전송된다. 보정값 발생블록(12e)에서, y(i,j) 및 Av(p,q)는 수평 스캐닝 라인을 따라 보정 계산부(12R, 12G 및 12B)로 번갈아 보내진다. 도 16은 제 1 프레임 라인(1)을 디스플레이할 때 도 13에서 점 a에서 e에 대한 데이터 타이밍 관계를 도시한 것이다.
수평라인(j)의 시작 픽셀로부터 수평라인(j+1)의 최종픽셀까지 디스플레이하기 위한 2개의 수평 스캐닝 주기에서, fc/4의 클록속도로 플래시 메모리(30-1)로부터 이중버퍼(32-1)내에 있는 버퍼(B12)로의 수평라인(j+2)에 대한 보정데이터 y(i,j)가 읽어진다. 이는 도 16에 d로 도시된 라인에 해당하며, 이 예에서 j=1로, 제 1 및 제 2 라인들의 2개 수평 스캐닝 주기들에서, 제 3 라인의 픽셀들에 대한 보정 데이터 y(l,3), y(3,3), t(5,3), y(7,3),...가 순차적으로 하나씩 걸러 읽어지고 버퍼(B12)에 라이팅된다.
한편, 수평라인 (j-2) 및 (j-1)의 디스플레이 시간에 라이팅된 y(l,l), y(3,l), y(5,l), y(7,l), y(9,l),...가 버퍼(B11)에 라이팅되고, 수평라인(j) 및 수평라인(j+1)의 디스플레이 시간에서 이 버퍼(B11)에 저장된 보정값들은 순차적으로 y(1,1)에서 시작해, fc/2의 클록속도로, 버퍼(B11)로부터 보정값 발생블록(12e)으로 보내진다. 이때, 버퍼(B11)의 데이터는 라인(j)에만 사용되며, 라인(j+1)에는 사용되지 않는다.
다음 라인(j+2) 및 (j+3)을 디스플레이할 때, R/W 신호가 변하고, 버퍼(B11)가 라이팅되며, 버퍼(B12)는 리딩모드로 들어가고, 동시에 SW11 및 SW12가 각각 변한다. 마찬가지로, 그때부터 R/W 신호는 매 2개의 수평라인마다 변하고, 각각의 버퍼(B11 및 B12)가 반복해서 라이팅되고 리딩된다.
한편, 수평라인(j)의 시작 픽셀로부터 수평라인(j+3)의 마지막 픽셀까지 디스플레이하기 위한 4 수평 스캐닝 주기 동안, 수평라인(j+4)부터 수평라인(j+7)까지에 포함된 작은 영역에 대한 평균 보정데이터, 즉, Av(1,q+1), Av(2,q+1), ..., Av(p,q+1)가 플래시 메모리(30-2)로부터 읽어지고, fc/16의 클록속도로 이중버퍼(32-2)내에 있는 버퍼(B22)에 라이팅된다. 이 예에서, q=1이므로, Av (1,1), Av (2,1), Av (3,1)이 읽어진다. P는 수평방향으로 작은 영역들의 개수이다.
또한, 수평라인(j)으로부터 수평라인(j+3)까지 디스플레이하는 시간에서, 버퍼(B21)에 이미 라이팅된 Av(1,q+1)로부터 Av(p,q)에 대한 데이터가 fc/4의 클록속도로 보정값 발생블록(12e)으로 보내진다. 특히, 버퍼(B21)의 데이터는 4 라인들을 가로질러 반복해서 사용된다. 라인(j+4)로부터 다음 라인(j+7)을 디스플레이할 때, R/W 신호가 변하고, 버퍼(B21)가 라이팅되며, 버퍼(B22)는 리딩모드로 들어가고, 동시에 SW21 및 SW22가 각각 변한다. 마찬가지로, 그때부터 R/W 신호는 매 4개의 수평라인마다 변하고, 각각의 버퍼(B21 및 B22)가 반복해서 라이팅되고 읽어진다.
이 예에서, 2개의 플래시 메모리가 사용되나, 한 플래시 메모리에 Av 및 y를 저장하여 메모리 개수를 줄일 수 있다. 이 경우, 메모리의 비트 폭이 동일하게 유지되면, 데이터량의 증가에 따라 리딩 클록 주파수를 올리는 것이 필요하다. 상술한 예로, y가 읽어지는 매 4회마다 한번 Av를 읽는 것이 필요하며, 이는 리딩 클록 주파수가 가장 최저로 fc/16이 되는 것을 의미한다.
본 명세서에 기술된 작은 영역들은 각각 수평라인들 또는 수평라인상의 복수의 픽셀들일 수 있다. 이 경우, 라인 버퍼가 필요없는 이점이 있으며, 이는 회로를 간략히 할 수 있다.
또한, 디스플레이 영역을 n(n은 2 이상의 정수) 유닛 픽셀들의 작은 영역들로 나누고, n 픽셀들에 대한 보정 데이터의 평균치 Av과 n 픽셀들에 대한 보정 데이터의 평균치 Av의 계산으로 인해 도출된 z, 및 작은 영역내 각 픽셀에 대한 보정값 y를 각각 저장하기 위한 메모리를 제공하는 것이 바람직하다. 예컨대, 평균치(Av) 및 각 픽셀 데이터에 대한 보정값(y) 간의 차를 표시함으로써, 피저장 데이터량인 각 픽셀에 대한 z가 줄어들 수 있다. 따라서, z를 읽어내기 위해, Av를 이용한 역계산(예컨대 덧셈)을 수행함으로써 각 픽셀에 대해 y를 계산해 보정에 사용할 수 있다.

Claims (7)

  1. 각 픽셀의 휘도 변화를 보정하기 위한 보정 데이터를 저장하는 불일치 보정 함수가 제공되고, 디스플레이시, 입력신호와 저장된 보정신호를 이용해 계산을 수행해 휘도 불일치 보정을 실행하는 디스플레이 디바이스로서,
    각 픽셀에 대한 보정계산은 매 프레임마다 변하며,
    디스플레이 영역은 n(n은 2 이상의 정수)개의 픽셀 유닛들의 작은 영역들로 나누어지고, 작은 영역의 n개 픽셀들에 대한 보정값의 평균치 Av와 작은 영역내 각 픽셀에 대한 보정값 y을 저장하기 위해 메모리가 제공되며,
    Av를 이용해 각 픽셀에 대한 보정계산이 수행되는 프레임들과 보정값 y를 이용해 각 픽셀에 대한 보정계산이 수행되는 프레임들이 있는 디스플레이 디바이스.
  2. 제 1 항에 있어서,
    각 픽셀에 대한 보정계산은 복수의 프레임들 동안 한번 실행되는 디스플레이 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    보정 대상인 픽셀의 위치가 매 프레임마다 변하는 디스플레이 디바이스.
  4. 제 1 항에 있어서,
    디스플레이 영역은 n(n은 2 이상의 정수)개의 픽셀 유닛들의 작은 영역들로 나누어지고, 각 작은 영역내 n/m(m은 2 이상의 정수) 픽셀들은 매 한 프레임마다 보정되며, 디스플레이 픽셀은 m 프레임들에서 보정되는 디스플레이 디바이스.
  5. 삭제
  6. 제 1 항에 있어서,
    디스플레이 영역은 n(n은 2 이상의 정수)개의 픽셀 유닛들의 작은 영역들로 나누어지고, 작은 영역의 n개 픽셀들에 대한 보정값의 평균치 Av와 n개 픽셀들에 대한 보정값들의 평균치 Av의 계산으로부터 도출된 z와 작은 영역내 각 픽셀에 대한 보정값 y을 저장하기 위해 메모리가 제공되며, 평균치 Av를 이용해 각 픽셀에 대한 보정계산이 수행되는 프레임들과 평균치 Av 및 z 계산의 역계산으로 도출된 보정값 y를 이용해 각 픽셀에 대한 보정계산이 수행되는 프레임들이 있는 디스플레이 디바이스.
  7. 제 1 항 또는 제 6 항에 있어서,
    작은 영역들은 수평 스캐닝 라인 상의 복수의 픽셀들인 디스플레이 디바이스.
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