KR101594171B1 - method for avoiding crack of epi-film grown on semiconductor substrate and manufacturing method of semiconductor devices thereby - Google Patents
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Abstract
본 발명은 반도체 기판 상에 이종 반도체를 에피성장함에 있어서, 반도체 기판 상에 미리 패턴을 형성하여 에피박막의 갈라짐 배열이 이 패턴에 의해 제어되도록 하는 것으로서, 반도체 기판 상에 이종 물질의 에피박막을 형성하고, 상기 에피박막의 갈라짐(crack)을 회피하기 위한 방법에 있어서, 상기 반도체 기판 상에 상기 에피박막의 갈라짐 배열(crack array)을 결정짓는 패턴을 형성하는 것을 특징으로 하는 반도체 기판 상에 성장된 에피박막의 갈라짐 회피 방법을 기술적 요지로 한다. 이에 의해 본 발명은 반도체 기판 상에 미리 패턴을 형성하여 에피박막의 갈라짐 배열이 이 패턴에 의해 제어되도록 하여, 실제로 소자로 동작하는 부분에서는 갈라짐에 의한 영향으로부터 회피할 수 있도록 하거나 줄일 수 있도록 하여 소자의 특성을 향상시키는 이점이 있다. Disclosed herein is a method for epitaxially growing a hetero semiconductor on a semiconductor substrate by forming a pattern on a semiconductor substrate in advance so that the cracks of the epitaxial film are controlled by the pattern. An epitaxial film of a heterogeneous material is formed on a semiconductor substrate And forming a pattern for determining a crack array of the epilayed film on the semiconductor substrate, the method comprising the steps of: A method for avoiding cracking of an epilayed film is a technical point. Accordingly, in the present invention, a pattern is formed in advance on a semiconductor substrate so that the cracks of the epilayed film are controlled by the pattern, so that it is possible to avoid or reduce the effect of cracking in the part actually operating as an element, Thereby improving the characteristics of the semiconductor device.
Description
본 발명은 반도체 기판 상에 이종 반도체를 에피성장함에 있어서, 반도체 기판 상에 미리 패턴을 형성하여 에피박막의 갈라짐 배열이 이 패턴에 의해 제어되도록 하여, 실제로 소자로 동작하는 부분에서는 갈라짐에 의한 영향으로부터 회피할 수 있도록 하거나 줄일 수 있도록 하는 반도체 기판 상에 성장된 에피박막의 갈라짐 회피 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.In the epitaxial growth of a heterogeneous semiconductor on a semiconductor substrate, a pattern is formed in advance on a semiconductor substrate so that the cracks of the epilayed film are controlled by the pattern, and in the portion actually operating as a device, To a method of avoiding cracking of an epilayed film grown on a semiconductor substrate and to a method of manufacturing a semiconductor device using the method.
화합물 반도체의 고성능 특성(direct band, 전하의 고이동도) 및 밴드갭 엔지니어링의 용이성에 기인하여 다양한 전자전기 소자, 광소자, 광전소자 등에 이용되고 있으나, 소자 제조를 위한 화합물 반도체의 에피 성장 시 사용되는 화합물 반도체 기판(GaAs, InP, GaSb, InAs, InSb)이 대구경화가 어렵고 또한 이에 따른 고가의 기판을 사용함에 따라 제조된 소자의 단가가 높은 단점이 있다.Optical devices and photoelectric devices due to the high performance characteristics of compound semiconductors (direct band (high mobility of charge) and bandgap engineering), but they are used for epitaxial growth of compound semiconductors for device manufacture (GaAs, InP, GaSb, InAs, and InSb), which are difficult to be cured by a large amount, and have a high manufacturing cost due to the use of expensive substrates.
또한, 화합물 반도체 재료를 기반으로 하는 소자를 실리콘 기반의 CMOS에 집적(integration)하는 방법에 있어서, 도 1과 같이 열팽창계수 차이에 따른 갈라짐(crack)이 나타나게 된다.In addition, in the method of integrating a device based on a compound semiconductor material in a silicon-based CMOS, a crack due to a difference in thermal expansion coefficient is generated as shown in FIG.
이와 같이 기존의 실리콘 기판을 활용한 화합물 반도체를 이용한 소자는 기판과 그 위에 성장되는 에피박막의 열팽창계수 차이에 의해 갈라짐(crack)이 형성된다. 이러한 갈라짐 형성은 성장온도에서의 격자상수와 상온에서의 격자상수가 서로 상이하며 이에 따른 탄성변형(elastic strain)에 의해서 생성되는 것이다.As described above, in a device using a conventional semiconductor substrate using a compound semiconductor, a crack is formed due to a difference in thermal expansion coefficient between the substrate and the epi-thin film grown thereon. These cracks are formed by the elastic strain which is different from the lattice constant at the growth temperature and the lattice constant at the normal temperature.
또한, 이러한 갈라짐 배열은 [110], [1-10] 방향으로 형성되는데, 갈라짐이 관찰되는 시점은 기판 위에 성장된 에피박막의 두께가 임계두께(critical)를 넘어서게 될 때 나타나게 된다. 이것은 에피박막의 두께가 증가함에 따라서 열팽창계수 차이에 따른 탄성변형에 따른 에너지가 증가하기 때문이다.The cracks are formed in the [110] and [1-10] directions. The cracks are observed when the thickness of the epitaxial layer grown on the substrate exceeds the critical thickness. This is because the energy due to the elastic deformation due to the difference in thermal expansion coefficient increases as the thickness of the epi thin film increases.
여기서, 임계두께는 에피박막의 성장온도와 성장된 에피 박막의 갈라짐 에너지(fracture energy)에 의해 결정된다. 즉, 에피박막의 두께가 증가함에 따라 탄성변형이 증가하게 되며, 이에 따른 에너지가 에피박막의 갈라짐 에너지를 넘어서게 되는 시점이 임계두께로 정의된다.Here, the critical thickness is determined by the growth temperature of the epi-film and the fracture energy of the grown epi-film. That is, the critical thickness is defined as the point at which the elastic deformation increases as the thickness of the epi thin film increases and the energy exceeds the crack energy of the epi thin film.
이러한, 갈라짐 현상은 소자의 특성을 악화시키는 원인이 되고 있다.Such cracking causes deterioration of characteristics of the device.
종래 기술로서 실리콘 기판 상에 GaAs 에피박막을 성장함에 있어 InGaAs와 같은 압축 응력(compressive stress)을 줄 수 있는 물질을 에피 성장함으로써 열팽창계수 차이에 따른 인장 응력(tensile stress)를 경감하고자 하는 기술이 있으나, 완전한 갈라짐 프리(crack free) 영역을 얻지 못하고 있다.(Appl. Phys. Lett., Vol. 78, No.1 2001)As a prior art, there is a technique for reducing the tensile stress due to the difference in thermal expansion coefficient by epitaxially growing a material capable of imparting compressive stress such as InGaAs in growing a GaAs epilayer on a silicon substrate , A complete crack free region is not obtained (Appl. Phys. Lett., Vol. 78, No. 1, 2001)
또한, 종래 기술로서, 기판 패터닝에 대한 갈라짐 배열(crack array) 형성에 대한 거동은 참고문헌(Appl. Phys. Lett., Vol. 55, 2187(1989))에서 보고되고 있다. 종래 기술은 패턴의 형태나 방향, 기판 우선 패턴에 따른 갈라짐 배열 형성 거동과, 갈라짐 형성 자체를 억제하기 위한 기술에 대하여 보고하고 있다.Also, as a conventional technique, the behavior for forming a crack array for substrate patterning has been reported in a reference (Appl. Phys. Lett., Vol. 55, 2187 (1989)). The prior art reports a crack formation formation behavior according to the shape and direction of a pattern, a substrate priority pattern, and a technique for suppressing crack formation itself.
그러나, 실제로 갈라짐을 완벽히 억제할 수 있는 연구 결과 및 기술은 현재까지 나타나 있지 않고 있다.However, research results and techniques that can completely suppress cracking have not been shown to date.
본 발명은 반도체 기판 상에 미리 패턴을 형성하여 에피박막의 갈라짐 배열이 이 패턴에 의해 제어되도록 하여, 소자로 동작하는 부분에서는 갈라짐에 의한 영향으로부터 회피할 수 있도록 하거나 줄일 수 있도록 하는 반도체 기판 상에 성장된 에피박막의 갈라짐 회피 방법 및 이를 이용한 반도체 소자의 제조 방법의 제공을 그 목적으로 한다.The present invention relates to a method of forming a pattern on a semiconductor substrate in which a pattern is formed in advance on a semiconductor substrate so that a cracking arrangement of the epilayer is controlled by the pattern so as to avoid or reduce the influence of cracking A method of avoiding cracking of a grown epitaxial film, and a method of manufacturing a semiconductor device using the same.
상기 목적을 달성하기 위해 본 발명은, 반도체 기판 상에 이종 물질의 에피박막을 형성하고, 상기 에피박막의 갈라짐(crack)을 회피하기 위한 방법에 있어서, 상기 반도체 기판 상에 상기 에피박막의 갈라짐 배열(crack array)을 결정짓는 패턴을 형성하는 것을 특징으로 하는 반도체 기판 상에 성장된 에피박막의 갈라짐 회피 방법을 기술적 요지로 한다.According to an aspect of the present invention, there is provided a method for forming an epitaxial film of a heterogeneous material on a semiconductor substrate and avoiding cracking of the epitaxial film, the method comprising the steps of: and forming a pattern for determining a crack array on the semiconductor substrate. The present invention is directed to a method for avoiding cracking of an epilayed film grown on a semiconductor substrate.
또한, 본 발명은, 반도체 기판 상에 갈라짐이 회피된 이종 물질의 에피박막을 형성하여 반도체 소자를 제작하기 위한 방법에 있어서, 상기 반도체 기판 상에 상기 에피박막의 갈라짐 배열(crack array)을 결정짓는 패턴을 형성하는 단계와, 상기 패턴이 형성된 반도체 기판 상에 에피박막을 성장시키는 단계와, 상기 패턴에 대응하여 에피박막에 갈라짐 배열(crack array)이 형성되면, 상기 갈라짐 배열을 따라 셀 단위 소자로의 분리 공정을 진행하는 단계를 포함하여 이루어지는 것을 특징으로 하는 에피박막의 갈라짐이 회피된 반도체 소자의 제조방법을 또 다른 기술적 요지로 한다.The present invention also provides a method for fabricating a semiconductor device by forming an epitaxial film of a dissimilar material on a semiconductor substrate, the method comprising the steps of: determining a crack array of the epitaxial film on the semiconductor substrate; Forming an epitaxial layer on the semiconductor substrate on which the pattern is formed; and forming a crack array in the epilayed film corresponding to the pattern, The present invention also provides a method of manufacturing a semiconductor device in which cracking of an epi-thin film is avoided.
여기에서, 상기 반도체 기판은, 실리콘, GaN, GaAs 및 SiC 중 어느 하나인 것이 바람직하다.Here, the semiconductor substrate is preferably any one of silicon, GaN, GaAs, and SiC.
또한, 상기 반도체 기판에 형성된 패턴은, 상기 반도체 기판과 그 위에 성장되는 에피박막의 격자상수 차이에 의해 발생하는 응력에 대해 방향성이 있는 형태로 형성하는 것이 바람직하며, 또한, 상기 반도체 기판에 형성된 패턴은, 특정 결정 방향으로 응력을 받을 수 있는 형태로 형성하는 것이 바람직하다.It is preferable that the pattern formed on the semiconductor substrate is formed in a directional form with respect to the stress caused by the difference in lattice constant between the semiconductor substrate and the epitaxial film grown thereon, Is preferably formed in a form capable of receiving stress in a specific crystal direction.
한편, 상기 반도체 기판 상에 형성된 패턴에 의한 상기 에피박막의 갈라짐 배열은, 어레이(array) 형태의 소자 제작시 고립(isolation) 공정을 대체할 수 있는 것이 바람직하다.Meanwhile, it is preferable that the cracks of the epilayed film formed by the pattern formed on the semiconductor substrate can replace the isolation process when fabricating an array type device.
본 발명은 반도체 기판 상에 미리 패턴을 형성하여 에피박막의 갈라짐 배열이 이 패턴에 의해 제어되도록 하여, 실제로 소자로 동작하는 부분에서는 갈라짐에 의한 영향으로부터 회피할 수 있도록 하거나 줄일 수 있도록 하여 소자의 특성을 향상시키는 효과가 있다.The present invention forms a pattern in advance on a semiconductor substrate so that the cracks of the epilayer can be controlled by this pattern so that it is possible to avoid or reduce the effect of cracking in a part actually operating as an element, .
또한, 본 발명에 따라 기판에 형성된 패턴에 의해 형성된 에피박막의 갈라짐 배열은 각 소자 간의 고립(isolation) 공정에 적용함으로써 공정단계의 단순화와 공정에 대한 안정성을 높일 수 있는 효과가 있다.In addition, according to the present invention, the cracking of the epilayed film formed by the pattern formed on the substrate has an effect of simplifying the process steps and enhancing the stability of the process by applying it to the isolation process between the devices.
도 1 - 종래의 실리콘 기판과 화합물반도체 간의 열팽창계수 차이에 따른 갈라짐을 나타낸 도.
도 2 - 본 발명의 일실시예에 따른 반도체 기판 상에 패턴을 형성한 것을 나타낸 단면도(a) 및 사시도(b).
도 3 - 종래의 에피박막 상의 갈라짐 배열이 소자의 영역까지 침투한 경우에 대한 모식도(a) 및 본 발명에 따른 에피박막 상의 갈라짐 배열을 제어하여 소자의 영역으로부터 갈라짐이 회피될 수 있음을 나타낸 모식도(b).
도 4 - 본 발명에 따라 갈라짐이 회피된 에피박막을 이용한 반도체 소자의 제조 방법에 대한 모식도.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a view showing a crack according to a difference in thermal expansion coefficient between a conventional silicon substrate and a compound semiconductor. FIG.
FIG. 2 is a cross-sectional view (a) and a perspective view (b) showing a pattern formed on a semiconductor substrate according to an embodiment of the present invention.
FIG. 3 is a schematic view (a) of a case where a cracked array on a conventional epilayed film penetrates into a region of the device and a schematic diagram showing that cracking from the region of the device can be avoided by controlling the cracking arrangement on the epilayed film according to the present invention (b).
4 is a schematic diagram of a method of manufacturing a semiconductor device using an epilayed film in which cracking is avoided according to the present invention.
본 발명은 반도체 기판 상에 이종 반도체를 에피성장함에 있어서, 기판과 에피박막 간의 열팽창계수 차이에 의해 에피박막의 갈라짐 현상을 회피하기 위한 것이다. 특히, 반도체 기판 상에 미리 패턴을 형성하여 에피박막의 갈라짐 배열이 이 패턴에 의해 제어되도록 하여, 실제로 소자로 동작하는 부분에서는 갈라짐에 의한 영향으로부터 회피할 수 있도록 하거나 줄일 수 있도록 하는 것이다.
DISCLOSURE OF THE INVENTION The present invention is to avoid cracking of an epilayed film due to a difference in thermal expansion coefficient between a substrate and an epilayed film in epitaxially growing a hetero semiconductor on a semiconductor substrate. Particularly, a pattern is formed in advance on a semiconductor substrate so that the cracking arrangement of the epilayed film is controlled by this pattern, so that it can be avoided or reduced from being affected by cracking in a part actually operating as an element.
이하에서는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하고자 한다. 도 2는 본 발명의 일실시예에 따른 반도체 기판 상에 패턴을 형성한 것을 나타낸 단면도(a) 및 사시도(b)이고, 도 3은 종래의 에피박막 상의 갈라짐 배열이 소자의 영역까지 침투한 경우에 대한 모식도(a) 및 본 발명에 따른 에피박막 상의 갈라짐 배열을 제어하여 소자의 영역으로부터 갈라짐이 회피될 수 있음을 나타낸 모식도이다. 도 4는 본 발명에 따라 갈라짐이 회피된 에피박막을 이용한 반도체 소자의 제조 방법에 대한 모식도이다.
Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. FIG. 2 is a sectional view (a) and a perspective view (b) showing a pattern formed on a semiconductor substrate according to an embodiment of the present invention. FIG. 3 is a cross- (A) and a schematic view showing that cracking from the region of the device can be avoided by controlling the cracking arrangement on the epilayed film according to the present invention. 4 is a schematic view showing a method of manufacturing a semiconductor device using an epilayed film in which cracking is avoided according to the present invention.
도시된 바와 같이 본 발명에 따른 반도체 기판 상에 성장된 에피박막의 갈라짐 회피 방법은 반도체 기판(100) 상에 이종 물질의 에피박막(200)을 형성하고, 상기 에피박막(200)의 갈라짐(crack)을 회피하기 위한 방법에 있어서, 상기 반도체 기판(100) 상에 상기 에피박막(200)의 갈라짐 배열(crack array)(L)을 결정짓는 패턴을 형성하는 것을 그 특징으로 한다.As shown in the figure, the method for avoiding cracking of an epilayed film grown on a semiconductor substrate according to the present invention includes the steps of forming an
여기에서, 상기 반도체 기판(100)은 실리콘, GaN, GaAs 및 SiC 중 어느 하나를 사용하며, 상기 반도체 기판(100) 상에 증착되는 에피박막(200)은 기판과는 다른 이종 물질로 형성된다.Here, the
일반적으로 반도체 기판(100) 상에 이종 물질의 에피박막(200)을 형성하고자 하는 경우에 반도체 기판(100)과 그 위에 성장되는 에피박막(200)의 열팽창계수 차이에 의해 갈라짐(crack)이 형성된다.Generally, when an
이러한 갈라짐 형성은 성장온도에서의 격자상수와 상온에서의 격자상수가 서로 상이하여 이에 따른 탄성변형(elastic strain)에 의해서 생성되며, 에피박막(200)의 두께가 증가함에 따라서 열팽창계수 차이에 따른 탄성변형에 따른 에너지가 점차로 증가하게 되고, 이 에너지는 결정 내에서 응력이 집중되는 곳으로 전파되면서 에피박막(200) 내에 갈라짐이 형성되게 되는 것이다.This crack formation is caused by the elastic strain due to the lattice constant at the growth temperature and the lattice constant at the room temperature being different from each other, and as the thickness of the epi-
따라서, 상기 갈라짐은 반도체 기판(100) 및 에피박막(200)의 종류에 따라 응력이 집중되는 방향으로 형성되므로, 반도체 기판(100) 상에 패턴을 형성하고자 할 때 이러한 점을 고려하여 형성하게 된다.Accordingly, the cracks are formed in a direction in which stress is concentrated depending on the types of the
즉, 상기 반도체 기판에 형성된 패턴(110)은 상기 반도체 기판(100)과 그 위에 성장되는 에피박막(200)의 격자상수 차이에 의해 발생하는 응력에 대해 방향성이 있는 형태로 형성하는 것이 바람직하다.That is, it is preferable that the
특히, 이러한 응력은 특정 결정 방향으로 집중되는 것이 일반적이므로, 상기 반도체 기판에 형성된 패턴(110)은 반도체 기판(100) 및 에피박막(200)의 종류에 따라 특정 결정 방향으로 형성한다.Since the stress is generally concentrated in a specific crystal direction, the
예컨대 상기 반도체 기판(100)이 실리콘 또는 GaAs인 경우에는 [110] 방향과 [1-10] 방향으로 갈라짐이 형성되므로, 반도체 기판(100) 상에 이 방향으로 패턴을 형성하면, 에피박막(200)에 형성되는 갈라짐 배열(crack array)(L)은 이 패턴의 방향에 제어되어 [110] 방향과 [1-10] 방향으로 형성되는 것이다.For example, when the
이와 같이 본 발명은 반도체 기판(100) 상에 상기 갈라짐의 방향을 고려하여 패턴을 형성함으로써, 에피박막(200)에서의 갈라짐 배열(L)이 반도체 기판(100) 상에 형성된 패턴에 의해 그 방향 및 위치가 제어되도록 하는 것이다. As described above, according to the present invention, a pattern is formed on the
즉, 반도체 기판(100) 상에 소정의 패턴을 형성함으로써, 그 상층에 형성된 에피박막(200)의 갈라짐 배열(L)을 제어하여 소자로서 작동하는 영역 상에서는 갈라짐이 발생하지 않도록 갈라짐이 회피되도록 하는 것이다.That is, by forming a predetermined pattern on the
따라서, 본 발명에 따른 반도체 기판(100)에서 에피박막(200)의 갈라짐 배열(L) 방향에 따라 반도체 기판(100) 상에 응력이 집중될 수 있는 특정 결정 방향에 대해 패턴을 형성함으로써 그 패턴 주변으로 응력이 집중되도록 하고 유도되도록 하는 것이다.
Therefore, in the
도 2는 본 발명의 일실시예인 반도체 기판(100)으로 실리콘을 사용한 경우에 패턴의 형태를 나타낸 것으로서, 도시된 바와 같이 패턴은 [110] 방향과 [1-10] 방향으로 일정한 패턴을 형성한다.FIG. 2 shows a pattern shape when silicon is used as the
여기에서, 상기 반도체 기판에 형성된 패턴(110)은 기판 하측으로 식각된 형태이며, 모서리에서 응력이 집중되면서 [110] 방향과 [1-10] 방향으로 응력이 전달되도록 응력에 대해 방향성을 띄는 형태를 가진다.Here, the
따라서, 에피막막의 두께가 임계두께를 넘어가는 순간 도 2의 에피박막(200) 표면상의 패턴 모서리에서부터 응력이 집중되기 시작하면서 갈라짐이 시작되고 최인접하게 위치한 [110] 방향 또는 [1-10] 방향에 형성된 패턴의 모서리에서 발생한 갈라짐과 만나면서, 갈라짐 배열(L)은 [110] 방향 또는 [1-10] 방향으로 형성된 기판 상의 패턴의 형태에 의해 형성되게 되며, 제어되게 되는 것이다.Therefore, as soon as the thickness of the epi-film exceeds the critical thickness, the stress begins to be concentrated from the edge of the pattern on the surface of the epi-
또한, 상기 반도체 기판에 형성된 패턴(110)은, 상기 갈라짐 배열(L)의 형태에 따라 방향성이 있는 다각형 또는 타원형으로 형성될 수도 있다.In addition, the
여기에서, 셀(cell) 단위로 반도체 소자를 제작하는 경우 상기 갈라짐 배열(L)이 소자로서 작동하지 않는 영역으로 형성되도록 상기 반도체 기판(100) 상에 형성된 패턴의 간격과 배열 형태를 결정짓는다.Here, when a semiconductor device is fabricated in units of cells, the spacing and arrangement pattern of the pattern formed on the
도 3은 종래의 에피박막(200) 상의 갈라짐 배열(L)이 소자의 영역까지 침투한 경우에 대한 모식도(a) 및 본 발명에 따른 에피박막(200) 상의 갈라짐 배열(L)을 제어하여 소자의 영역으로부터 갈라짐이 회피될 수 있음을 나타낸 모식도(b)를 나타낸 것이다.3 shows a schematic view (a) of a case where a cracking arrangement L on a
이와 같이 본 발명은 반도체 기판(100) 상에 소정의 패턴을 형성함으로써, 갈라짐 배열(L) 형태를 제어할 수 있으며, 이를 이용하여 실제로 소자로서 작동하는 영역에서는 갈라짐 배열(L)의 전파를 회피하게 되는 것이다.As described above, according to the present invention, by forming a predetermined pattern on the
이러한 반도체 기판(100) 상에 형성된 패턴에 의해 상기 에피박막(200)의 갈라짐 배열(L)은, 소자로서 작동하는 영역이 아닌 그 주변으로 갈라짐 배열(L)이 형성되게 되므로, 어레이(array) 형태의 소자 제작시 고립(isolation) 공정을 대체할 수 있어, 고립 공정이 필요없게 되어 공정의 단순화와 공정에 대한 안정성을 높일 수 있게 된다.
The cracks L of the
한편, 이러한 갈라짐이 회피된 에피박막(200)을 이용하여 반도체 소자로서 제작할 수 있다. 도 4는 이를 도시한 것이다.On the other hand, the semiconductor device can be fabricated using the
본 발명에 따른 반도체 소자의 제작방법은, 반도체 기판(100) 상에 갈라짐이 회피된 이종 물질의 에피박막(200)을 형성하여 반도체 소자를 제작하기 위한 방법에 있어서, 상기 반도체 기판(100) 상에 상기 에피박막(200)의 갈라짐 배열(crack array)(L)을 결정짓는 패턴을 형성하는 단계와, 상기 패턴이 형성된 반도체 기판(100) 상에 에피박막(200)을 성장시키는 단계와, 상기 패턴에 대응하여 에피박막(200)에 갈라짐 배열(crack array)(L)을 형성하는 단계와 상기 갈라짐 배열(L)을 따라 셀 단위 소자로의 고립(isolation) 공정을 진행하는 단계를 포함하여 이루어지는 것이다.A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device by forming an
먼저, 상기 반도체 기판(100) 상에 상기 에피박막(200)의 갈라짐 배열(L)을 결정짓는 패턴을 형성한다.(도 4(a))First, a pattern for determining the slit arrangement L of the
예컨대, 실리콘 기판의 경우 상기 실리콘 기판의 표면에 산화막(SiOx) 또는 질화막(SiNx)을 형성한 다음 포토마스크에 의한 패터닝에 의한 건식 식각 또는 습식 식각에 의해 소정 형태로 실리콘 기판 상에 패턴을 형성한다.For example, in the case of a silicon substrate, an oxide film (SiO x) or a nitride film (SiN x) is formed on the surface of the silicon substrate, and then a pattern is formed on the silicon substrate in a predetermined form by dry etching or wet etching by patterning with a photomask .
그리고, 상기 패턴이 형성된 반도체 기판(100) 상에 에피박막(200)을 성장시킨다.(도 4(b)) 상기 에피박막(200)은 단일접합, 이중접합 또는 다중접합 형태로 화합물 반도체로 형성되며, 각 소자의 용도(MOSFET 또는 태양전지)에 따라 일반적인 증착법으로 형성한다.The epi-
그리고, 상기 패턴에 대응하여 에피박막(200)에 갈라짐 배열(crack array)(L)이 형성되면, 상기 갈라짐 배열(L)을 따라 셀 단위 소자로의 분리 공정을 진행한다.(도 4(c), (d))
When a crack array L is formed in the
본 발명에 의한 반도체 기판(100) 상에 형성된 패턴에 의한 상기 에피박막(200)의 갈라짐 배열(L)은 태양전지와 같은 어레이(array) 형태의 소자 제조시에는 갈라짐 배열(L)이 각 단위 셀 간의 고립 공정을 대체할 수 있으며, MOSFET과 같은 화합물 반도체 소자 제조시에는 상기 갈라짐 배열(L)을 따라 분리 공정을 진행함으로써, 독립적으로 작동하는 화합물 반도체 단위 소자를 제공할 수 있도록 하여 공정의 단순화와 안정성을 도모할 수 있다.
The cracking arrangement L of the
이와 같이 본 발명은 갈라짐(crack) 형성 자체를 억제하는 것이 아니라, 갈라짐이 형성되는 위치를 제어할 수 있음을 이용하여 소자 간의 고립(isolation) 공정에 적용함으로써 공정단계의 단순화와 공정에 대한 안정성을 높일 수 있을 뿐만 아니라, 또한 갈라짐 배열(L)의 위치를 반도체 기판에 형성된 패턴(110)으로 조정 가능하므로 실제로 소자로 동작하는 부분에서는 갈라짐에 의한 영향으로부터 회피할 수 있도록 하는 것이다.As described above, the present invention can be applied not only to suppress crack formation itself but also to the isolation process between elements by utilizing the fact that the position where the cracks are formed can be controlled, thereby simplifying the process steps and stabilizing the process. Since the position of the cracked array L can be adjusted by the
100 : 반도체 기판 110 : 반도체 기판에 형성된 패턴
200 : 에피박막
L : 갈라짐 배열100: semiconductor substrate 110: pattern formed on a semiconductor substrate
200: Epi Thin Film
L: Arrangement
Claims (10)
상기 반도체 기판 상에 상기 에피박막의 갈라짐 배열(crack array)을 결정짓는 패턴을 형성하되,
상기 반도체 기판에 형성된 패턴은,
특정 결정 방향으로 응력을 받을 수 있는 형태로 상기 반도체 기판과 에피박막의 격자상수 차이에 의해 발생하는 응력에 대해 방향성이 있는 형태로 형성하며,
상기 반도체 기판 하측으로 식각된 형태로 상기 갈라짐 배열의 형태에 따라 방향성이 있는 다각형 또는 타원형으로 형성되고,
상기 반도체 기판에 형성된 패턴에 의한 상기 에피박막의 갈라짐 배열은, 어레이(array) 형태의 소자 제작시 고립(isolation) 공정을 대체할 수 있는 것을 특징으로 하는 반도체 기판 상에 성장된 에피박막의 갈라짐 회피 방법.A method for forming an epilayed film of a heterogeneous material on a semiconductor substrate and avoiding cracking of the epilayed film,
A pattern for determining a crack array of the epilayed film is formed on the semiconductor substrate,
Wherein the pattern formed on the semiconductor substrate includes:
The semiconductor substrate and the epi-thin film are formed in a directional form with respect to a stress generated by a difference in lattice constant between the semiconductor substrate and the epi-thin film,
Wherein the semiconductor substrate is formed in a polygonal shape or an elliptic shape having a direction according to the shape of the cracks in an etched manner on the lower side of the semiconductor substrate,
The method of manufacturing a semiconductor device according to any one of claims 1 to 3, wherein the step of dividing the epi-thin film by a pattern formed on the semiconductor substrate is an alternative to an isolation process when an array- Way.
실리콘, GaN, GaAs 및 SiC 중 어느 하나인 것을 특징으로 하는 반도체 기판 상에 성장된 에피박막의 갈라짐 회피 방법.The semiconductor device according to claim 1,
Silicon, GaN, GaAs, and SiC.
상기 반도체 기판 상에 상기 에피박막의 갈라짐 배열(crack array)을 결정짓는 패턴을 형성하는 단계;
상기 패턴이 형성된 반도체 기판 상에 에피박막을 성장시키는 단계;
상기 패턴에 대응하여 에피박막에 갈라짐 배열(crack array)이 형성되면, 상기 갈라짐 배열을 따라 셀 단위 소자로의 분리 공정을 진행하는 단계;를 포함하여 이루어지되,
상기 반도체 기판 상에 형성된 패턴은,
특정 결정 방향으로 응력을 받을 수 있는 형태로 상기 반도체 기판과 에피박막의 격자상수 차이에 의해 발생하는 응력에 대해 방향성이 있는 형태로 형성하고,
상기 반도체 기판 상에 형성된 패턴에 의한 상기 에피박막의 갈라짐 배열은, 어레이(array) 형태의 소자 제작시 고립(isolation) 공정을 대체할 수 있는 것을 특징으로 하는 에피박막의 갈라짐이 회피된 반도체 소자의 제조방법.A method for manufacturing a semiconductor device by forming an epitaxial film of a dissimilar material on a semiconductor substrate,
Forming a pattern for determining a crack array of the epilayer on the semiconductor substrate;
Growing an epitaxial film on the semiconductor substrate on which the pattern is formed;
And forming a crack array in the epilayed film corresponding to the pattern to perform a separation process to the cell unit device along the cracking arrangement,
Wherein the pattern formed on the semiconductor substrate comprises:
The semiconductor substrate and the epi-thin film are formed in a directional form with respect to the stress generated by the difference in lattice constant between the semiconductor substrate and the epi-thin film,
Wherein a crack of the epi-thin film by a pattern formed on the semiconductor substrate can replace an isolation process when an element of an array type is fabricated. Gt;
실리콘, GaN, GaAs 및 SiC 중 어느 하나인 것을 특징으로 하는 에피박막의 갈라짐이 회피된 반도체 소자의 제조방법.7. The semiconductor device according to claim 6,
Silicon, GaN, GaAs, and SiC.
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