KR102034175B1 - Semicondutor device with horizontally aligned semiconductor channels and method for manufacturing the same - Google Patents

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Abstract

반도체 소자의 제조 방법은, 제1 기판상에, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 제1 반도체 특성을 가지는 제1 채널층을 형성하는 단계; 상기 제1 채널층상에, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 상기 제1 반도체 특성과 상이한 제2 반도체 특성을 가지는 제2 채널층을 형성하는 단계; 상기 제2 채널층상에, 산화물을 포함하는 접합층을 형성하는 단계; 상기 접합층을 제2 기판에 접합시킴으로써, 상기 접합층, 상기 제2 채널층, 상기 제1 채널층 및 상기 제1 기판을 포함하는 구조체를 상기 제2 기판상에 적층하는 단계;상기 제2 기판상에 적층된 상기 제1 기판을 제거하는 단계; 및 상기 제2 기판상에 적층된 상기 구조체의 일 영역으로부터 상기 제1 채널층을 제거하는 단계를 포함할 수 있다. 상기 방법에 의하면, 반도체 특성이 상이한 III-V족 화합물 채널을 하나의 기판상에 수직으로 에피택셜(epitaxial) 적층하고, 이를 다른 기판에 전사 후 식각을 통해 반도체 특성이 상이한 채널들이 수평적으로 분리된 구조를 형성할 수 있다. A method of manufacturing a semiconductor device includes: forming a first channel layer of a III-V compound or germanium (Ge) on a first substrate, the first channel layer having first semiconductor characteristics; Forming a second channel layer of the III-V compound or germanium (Ge) on the first channel layer and having a second semiconductor property different from the first semiconductor property; Forming a bonding layer comprising an oxide on the second channel layer; Stacking a structure including the bonding layer, the second channel layer, the first channel layer, and the first substrate on the second substrate by bonding the bonding layer to a second substrate; Removing the first substrate deposited on the; And removing the first channel layer from one region of the structure stacked on the second substrate. According to the method, a group III-V compound channel having different semiconductor properties is epitaxially stacked vertically on one substrate, and the channels having different semiconductor properties are horizontally separated by etching after transferring to another substrate. Structure can be formed.

Description

수평 배열된 반도체 채널을 가지는 반도체 소자 및 이의 제조 방법{SEMICONDUTOR DEVICE WITH HORIZONTALLY ALIGNED SEMICONDUCTOR CHANNELS AND METHOD FOR MANUFACTURING THE SAME}A semiconductor device having a horizontally arranged semiconductor channel and a method of manufacturing the same {SEMICONDUTOR DEVICE WITH HORIZONTALLY ALIGNED SEMICONDUCTOR CHANNELS AND METHOD FOR MANUFACTURING THE SAME}

실시예들은 수평 배열된 반도체 채널을 가지는 반도체 소자 및 이의 제조 방법에 대한 것으로, 보다 구체적으로는 반도체 특성이 상이한 III-V족 화합물 반도체와 저마늄(Ge) 채널을 하나의 기판상에 수직으로 에피택셜(epitaxial) 적층하고, 이를 다른 기판에 전사 후 식각을 통해 반도체 특성이 상이한 채널들을 수평적으로 분리하는 반도체 소자의 제조 기술에 대한 것이다. Embodiments are directed to a semiconductor device having a horizontally arranged semiconductor channel and a method of manufacturing the semiconductor device. More specifically, the III-V compound semiconductor and the germanium (Ge) channel having different semiconductor characteristics are vertically epitaxially on one substrate. The present invention relates to a technology for fabricating a semiconductor device that vertically stacks and horizontally separates channels having different semiconductor characteristics through etching after transfer to another substrate.

트랜지스터(transistor)와 같은 반도체 소자는 기존에는 실리콘(Si) 기반 재료로 이루어졌으나, 최근에는 실리콘 기반 소자의 소형화에 따른 물리적 한계를 극복하기 위해 전자 및 정공의 이동도(mobility)가 높은 다른 종류의 채널 재료에 대한 연구가 진행되고 있다. 이 중 III-V족 화합물 반도체와 저마늄(Ge)은, 실리콘 대비 전자 및 정공의 이동도가 월등히 높기 때문에 초고속의 금속 산화물 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET)를 실현하기 위한 재료로 주목을 받고 있다. Semiconductor devices, such as transistors, have traditionally been made of silicon (Si) -based materials, but recently, other types of high mobility of electrons and holes have been developed to overcome the physical limitations of miniaturization of silicon-based devices. Research on channel materials is underway. Among them, Group III-V compound semiconductors and germanium (Ge) have much higher electron and hole mobility compared to silicon, and thus, to realize ultra-fast metal oxide semiconductor field effect transistors (MOSFETs). It is attracting attention as a material.

III-V족 화합물 반도체와 저마늄(Ge)을 채널 재료로 이용하여 MOSFET을 형성할 경우, 실리콘 기반의 MOSFET에 비하여 드레인(drain) 전압이 작아 소비 전압의 감소를 기대할 수 있고, 이를 실리콘 기판상에 전사(transfer)하여 기존의 대규모 실리콘 재료 기반 설비를 활용할 수 있고 공정 단가를 낮출 수 있는 이점이 있으며, III-V족 화합물의 직접천이(direct bandgap) 특성으로 인하여 전기광학적 특성이 우수하여 관련 응용 분야의 기술이 이미 성숙되어 있는 등 다양한 장점이 있다. In the case of forming a MOSFET using a III-V compound semiconductor and germanium (Ge) as a channel material, the drain voltage is smaller than that of a silicon-based MOSFET, and thus the consumption voltage can be reduced. It has the advantage of utilizing the existing large-scale silicon material-based equipment by transferring to and lowering the process cost, and the excellent electro-optical properties due to the direct bandgap of group III-V compounds, so that related applications There are many advantages, such as the technology in the field is already mature.

그런데, 최종적으로 MOSFET을 구성하고 논리 동작이 가능하게 하려면, n-형 금속 산화물 반도체(MOS)와 p-형 금속 산화물 반도체가 하나의 기판상에 존재하여야 한다. 실리콘의 경우에는 이온주입공정(ion implantation)을 통하여 n-MOS와 p-MOS를 형성하지만, III-V족 화합물 반도체와 저마늄(Ge)의 경우에는 이온주입공정 시 단결정이 치명적 손상을 입기 때문에 이온주입공정을 이용할 수 없고, n-MOS와 p-MOS를 별개로 형성 후 실리콘 기판상에 전사시키는 과정이 필요하다. However, in order to finally configure the MOSFET and enable logic operation, an n-type metal oxide semiconductor (MOS) and a p-type metal oxide semiconductor must be present on one substrate. In the case of silicon, n-MOS and p-MOS are formed through ion implantation, but in the case of group III-V compound semiconductor and germanium (Ge), single crystals are fatally damaged during ion implantation. An ion implantation process cannot be used, and a process of transferring n-MOS and p-MOS separately and then transferring them onto a silicon substrate is necessary.

도 1a 내지 1e는 종래의 III-V족 화합물을 이용한 반도체 소자의 제조 방법을 나타내는 단면도이다. 1A to 1E are cross-sectional views showing a method for manufacturing a semiconductor device using a conventional group III-V compound.

도 1a를 참조하면, 종래의 방법에서는 먼저 III-V족 화합물로 이루어진 기판(100)상에 마찬가지로 III-V족 화합물로 이루어진 희생층(101)과 채널층(102)을 순차적으로 에피택시(epitaxy) 방식으로 성장시키게 된다. 이후, 도 1b에 도시된 것과 같이 채널층(102)을 실리콘 기판(110)상에 웨이퍼 접합(wafer bonding) 방식으로 접합한다.Referring to FIG. 1A, in the conventional method, the sacrificial layer 101 and the channel layer 102 made of the III-V compound are sequentially epitaxially sequentially on the substrate 100 made of the III-V compound. ) To grow in a way. Thereafter, as shown in FIG. 1B, the channel layer 102 is bonded to the silicon substrate 110 by a wafer bonding method.

다음으로, 도 1c에 도시된 것과 같이 희생층(101)을 식각함으로써 희생층(101)을 에피텍셜 리프트-오프(Epitaxial Lift-Off; ELO) 방식으로 제거함으로써 기판(100)을 분리하여 제거할 수 있다. 최종적으로 도 1d에 도시된 것과 같이 실리콘 기판(110) 상에 III-V족 화합물 채널층(102)이 적층된 구조가 얻어진다. Next, by removing the sacrificial layer 101 by the epitaxial lift-off (ELO) method by etching the sacrificial layer 101 as shown in Figure 1c to separate and remove the substrate 100 Can be. Finally, as shown in FIG. 1D, a structure in which the III-V compound channel layer 102 is stacked on the silicon substrate 110 is obtained.

그러나, 이상에 도시한 종래의 방법에 따르면 n-MOS와 p-MOS 구성을 위하여 III-V족 화합물 반도체와 저마늄(Ge) 채널층을 실리콘 기판상에 수평적으로 나란히 전사시키는 과정이 적어도 두 차례 필요하므로 공정이 효율적이지 못하고, 서로 다른 공정에서 전사되는 n-MOS와 p-MOS의 위치를 정확하게 정렬시켜야 하는 문제점이 있다. 또한, n-MOS와 p-MOS 가 각각 상대적으로 전자 이동도가 높은 III-V족 화합물(예컨대, 인듐갈륨비소(InGaAs)) 및 상대적으로 정공 이동도가 높은 III-V족 화합물(예컨대, 인듐갈륨안티모니(InGaSb) 또는 저마늄(Ge))으로 서로 상이한 물질일 경우에는, 종래의 반도체 소자 제조 방법을 이용할 경우에는 스케일링(scaling)에 한계가 있다. However, according to the conventional method described above, at least two processes of horizontally transferring a group III-V compound semiconductor and a germanium (Ge) channel layer on a silicon substrate in parallel for n-MOS and p-MOS configurations are performed. Since the turn is necessary, the process is not efficient, and there is a problem in that the positions of n-MOS and p-MOS transferred in different processes must be aligned correctly. In addition, group III-V compounds (e.g., indium gallium arsenide (InGaAs)) having relatively high electron mobility, respectively, and n-MOS and p-MOS groups (e.g., indium, respectively) In the case of materials different from each other as gallium antimony (InGaSb) or germanium (Ge), there is a limitation in scaling when using a conventional semiconductor device manufacturing method.

공개특허공보 제10-2014-0143869호Published Patent Publication No. 10-2014-0143869

"III-V/Ge CMOS Device Technologies for High Performance Logic Applications", ECS Transactions, 53 (3) 85-96 (2013) "III-V / Ge CMOS Device Technologies for High Performance Logic Applications", ECS Transactions, 53 (3) 85-96 (2013)

본 발명의 일 측면에 따르면, 반도체 특성이 상이한 III-V족 화합물 및 저마늄(Ge) 채널을 하나의 기판상에 수직으로 에피택셜(epitaxial) 적층하고, 이를 다른 기판에 전사 후 식각을 통해 반도체 특성이 상이한 채널들이 수평적으로 분리된 반도체 소자를 제조할 수 있는 반도체 소자의 제조 방법과, 이에 의해 형성된 반도체 소자를 제공할 수 있다.According to an aspect of the present invention, a group III-V compound and a germanium (Ge) channel having different semiconductor characteristics are epitaxially stacked vertically on one substrate, and transferred to another substrate, followed by etching through the semiconductor. It is possible to provide a semiconductor device manufacturing method capable of manufacturing a semiconductor device in which channels having different characteristics are horizontally separated, and a semiconductor device formed thereby.

일 실시예에 따른 반도체 소자의 제조 방법은, 제1 기판상에, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 제1 반도체 특성을 가지는 제1 채널층을 형성하는 단계; 상기 제1 채널층상에, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 상기 제1 반도체 특성과 상이한 제2 반도체 특성을 가지는 제2 채널층을 형성하는 단계; 상기 제2 채널층상에, 산화물을 포함하는 접합층을 형성하는 단계; 상기 접합층을 제2 기판에 접합시킴으로써, 상기 접합층, 상기 제2 채널층, 상기 제1 채널층 및 상기 제1 기판을 포함하는 구조체를 상기 제2 기판상에 적층하는 단계; 상기 제2 기판상에 적층된 상기 제1 기판을 제거하는 단계; 및 상기 제2 기판상에 적층된 상기 구조체의 일 영역으로부터 상기 제1 채널층을 제거하는 단계를 포함한다.According to one or more exemplary embodiments, a method of manufacturing a semiconductor device includes: forming a first channel layer formed of a group III-V compound or germanium (Ge) on a first substrate and having first semiconductor characteristics; Forming a second channel layer of the III-V compound or germanium (Ge) on the first channel layer and having a second semiconductor property different from the first semiconductor property; Forming a bonding layer comprising an oxide on the second channel layer; Stacking a structure including the bonding layer, the second channel layer, the first channel layer, and the first substrate on the second substrate by bonding the bonding layer to a second substrate; Removing the first substrate stacked on the second substrate; And removing the first channel layer from one region of the structure stacked on the second substrate.

일 실시예에서, 상기 제1 채널층을 형성하는 단계는, 상기 제1 기판상에 희생층을 형성하는 단계를 포함한다. 이때, 상기 제1 채널층은 상기 희생층상에 위치하고, 상기 제1 기판을 제거하는 단계는, 상기 희생층을 식각에 의해 제거하는 단계를 포함한다.In one embodiment, forming the first channel layer includes forming a sacrificial layer on the first substrate. In this case, the first channel layer is disposed on the sacrificial layer, and the removing of the first substrate includes removing the sacrificial layer by etching.

일 실시예에서, 상기 희생층은 알루미늄비소(AlAs) 또는 인듐알루미늄비소(InAlAs)로 이루어진다.In one embodiment, the sacrificial layer is made of aluminum arsenic (AlAs) or indium aluminum arsenic (InAlAs).

일 실시예에 따른 반도체 소자의 제조 방법은, 상기 제2 채널층을 형성하는 단계 전에, 상기 제1 채널층상에 배리어(barrier)층을 형성하는 단계를 더 포함한다.The method of manufacturing a semiconductor device according to an exemplary embodiment may further include forming a barrier layer on the first channel layer before forming the second channel layer.

일 실시예에서, 상기 배리어층은 상기 제1 채널층 또는 상기 제2 채널층 중 하나 이상과 상이한 격자 상수를 갖는다. 또한 일 실시예에서, 상기 배리어층은 알루미늄갈륨비소(AlGaAs) 또는 인듐알루미늄비소(InAlAs)로 이루어진다. In one embodiment, the barrier layer has a lattice constant different from at least one of the first channel layer or the second channel layer. In one embodiment, the barrier layer is made of aluminum gallium arsenide (AlGaAs) or indium aluminum arsenide (InAlAs).

일 실시예에 따른 반도체 소자의 제조 방법은, 상기 제2 기판상에 적층하는 단계 전에, 상기 제2 기판상에 추가적인 접합층을 형성하는 단계를 더 포함한다.The method of manufacturing a semiconductor device according to an embodiment further includes forming an additional bonding layer on the second substrate before the stacking on the second substrate.

일 실시예에서, 상기 제1 채널층을 형성하는 단계 및 상기 제2 채널층을 형성하는 단계는 복수 회 반복 수행되어, 상기 구조체는 상기 제1 채널층 및 상기 제2 채널층이 서로 교번하여 복수 회 적층된 구조를 갖는다. In an embodiment, the forming of the first channel layer and the forming of the second channel layer may be repeated a plurality of times, so that the structure includes the plurality of first channel layers and the second channel layers alternately with each other. It has a structure laminated twice.

일 실시예에 따른 반도체 소자의 제조 방법은, 상기 일 영역과 상이한 상기 구조체의 다른 영역으로부터 상기 제2 채널층을 제거하는 단계를 더 포함한다.The method of manufacturing a semiconductor device according to an exemplary embodiment may further include removing the second channel layer from another region of the structure different from the one region.

일 실시예에서, 상기 제1 채널층은 갈륨비소(GaAs) 또는 인듐갈륨비소(InGaAs)로 이루어지며, 상기 제2 채널층은 저마늄(Ge) 또는 갈륨비소(GaAs)로 이루어진다.In one embodiment, the first channel layer is made of gallium arsenide (GaAs) or indium gallium arsenide (InGaAs), and the second channel layer is made of germanium (Ge) or gallium arsenide (GaAs).

일 실시예에 따른 반도체 소자는, 기판; 상기 기판상에 위치하며 산화물을 포함하는 접합층; 상기 접합층에 의해 상기 기판상에 접합되며, III-V족 화합물 또는 저마늄(Ge)으로 이루어지고 제1 반도체 특성을 가지는 제1 채널층; 및 상기 기판의 표면으로부터 상기 제1 채널층보다 더 높이 위치하고, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 상기 제1 반도체 특성과 상이한 제2 반도체 특성을 가지는 제2 채널층을 포함한다.In one embodiment, a semiconductor device includes: a substrate; A bonding layer on the substrate and comprising an oxide; A first channel layer bonded on the substrate by the bonding layer, the first channel layer comprising a III-V compound or germanium (Ge), and having a first semiconductor characteristic; And a second channel layer located higher than the first channel layer from the surface of the substrate, the second channel layer comprising a III-V compound or germanium (Ge) and having a second semiconductor property different from the first semiconductor property. .

일 실시예에서, 상기 제1 채널층 및 상기 제2 채널층 사이에 위치하는 배리어층을 더 포함한다.In an embodiment, the semiconductor device may further include a barrier layer positioned between the first channel layer and the second channel layer.

일 실시예에서, 상기 배리어층은 상기 제1 채널층 또는 상기 제2 채널층 중 하나 이상과 상이한 격자 상수를 갖는다. 또한 일 실시예에서, 상기 배리어층은 알루미늄갈륨비소(AlGaAs) 또는 인듐알루미늄비소(InAlAs)로 이루어진다. In one embodiment, the barrier layer has a lattice constant different from at least one of the first channel layer or the second channel layer. In one embodiment, the barrier layer is made of aluminum gallium arsenide (AlGaAs) or indium aluminum arsenide (InAlAs).

일 실시예에 따른 반도체 소자는, 상기 제1 채널층상에 위치하는 하나 이상의 추가적인 제1 채널층 및 상기 제2 채널층상에 위치하는 하나 이상의 추가적인 제2 채널층을 더 포함한다. 이때, 상기 하나 이상의 추가적인 제1 채널층 및 상기 하나 이상의 추가적인 제2 채널층은 서로 교번하여 적층된다. The semiconductor device may further include one or more additional first channel layers positioned on the first channel layer and one or more additional second channel layers positioned on the second channel layer. In this case, the one or more additional first channel layers and the one or more additional second channel layers are alternately stacked.

일 실시예에서, 상기 제1 채널층은 갈륨비소(GaAs) 또는 인듐갈륨비소(InGaAs)로 이루어지며, 상기 제2 채널층은 저마늄(Ge) 또는 갈륨비소(GaAs)로 이루어진다. In one embodiment, the first channel layer is made of gallium arsenide (GaAs) or indium gallium arsenide (InGaAs), and the second channel layer is made of germanium (Ge) or gallium arsenide (GaAs).

일 실시예에 따른 전계 효과 트랜지스터(Field Effect Transistor; FET)는, 전술한 실시예들에 따른 반도체 소자를 포함한다. A field effect transistor (FET) according to an embodiment includes a semiconductor device according to the above embodiments.

본 발명의 일 측면에 따른 반도체 소자의 제조 방법에 의하면, 반도체 특성이 상이한 III-V족 화합물 및 저마늄(Ge) 채널들, 예컨대, n-형 금속 산화물 반도체(Metal Oxide Semiconductor; MOS)와 p-형 MOS를 하나의 기판상에 수직으로 에피택셜(epitaxial) 적층하고, 이를 다른 기판에 전사(transfer)한 후 식각을 통해 반도체 특성이 상이한 채널들이 수평적으로 분리된 형태로 반도체 소자를 제조할 수 있다. According to a method of manufacturing a semiconductor device according to an aspect of the present invention, a group III-V compound and germanium (Ge) channels having different semiconductor characteristics, for example, n-type metal oxide semiconductor (MOS) and p A semiconductor device may be manufactured by vertically epitaxially stacking a MOS-type MOS on one substrate, transferring it to another substrate, and horizontally separating channels having different semiconductor characteristics through etching. Can be.

본 발명의 일 측면에 따른 반도체 소자의 제조 방법에 따르면, 한 번의 전사 공정에 의해 반도체 특성이 상이한 III-V족 화합물 및 저마늄(Ge) 채널들이 실리콘(Si) 기반위에 적층되므로, 종래의 III-V족 화합물와 저마늄(Ge)을 이용한 반도체 제작 공정에서와 같이 n-MOS와 p-MOS를 서로 다른 공정에서 정렬시켜 적층하여야 하는 문제점이 없다. According to the method of manufacturing a semiconductor device according to an aspect of the present invention, III-V compound and germanium (Ge) channels having different semiconductor characteristics are stacked on a silicon (Si) base by one transfer process. As in the semiconductor fabrication process using a -V group compound and germanium (Ge), there is no problem in that n-MOS and p-MOS are aligned and stacked in different processes.

또한, 본 발명의 일 측면에 따른 반도체 소자의 제조 방법에 의하면, 에피텍시(epitaxy) 성장 과정에서 다양한 격자 상수를 가지는 III-V족 화합물 기판과 그에 따른 III-V족 화합물 채널의 다양한 조합을 적용할 수 있다. 나아가, 반도체 채널 사이의 배리어(barrier)층 또는 어느 하나의 반도체 채널층을 이용하여 다른 반도체 채널층에 변형(strain)을 가할 수 있다. 이러한 변형은 웨이퍼(wafer) 접합 및 ELO 공정 후에도 GeOI 구조상에서 유지되므로, 변형의 종류에 따라 전자 및 정공의 이동도를 향상시킬 수 있다. In addition, according to the method of manufacturing a semiconductor device according to an aspect of the present invention, various combinations of group III-V compound substrates having various lattice constants and group III-V compound channels according to the epitaxial growth process may be used. Applicable In addition, strain may be applied to another semiconductor channel layer using a barrier layer between semiconductor channels or any one semiconductor channel layer. Since the deformation is maintained on the GeOI structure even after wafer bonding and ELO processes, the mobility of electrons and holes can be improved depending on the type of deformation.

도 1a 내지 1e는 종래의 III-V족 화합물을 이용한 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 2a 내지 2d는 일 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다.
도 3a는 도 2d에 도시된 반도체 소자의 평면도이다.
도 3b는 도 3a에 도시된 반도체 소자가 어레이(array) 형태로 배열된 장치의 평면도이다.
도 4a는 일 실시예에 따른 반도체 소자를 포함하는 상보적 금속 산화물 반도체(Complementary Metal Oxide Semiconductor; CMOS) 인버터(inverter)의 평면도이다.
도 4b는 도 4a에 도시된 CMOS 인버터의 단면도이다.
도 5a 내지 5c는 다른 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다.
도 6a 및 6b는 또 다른 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다.
도 6c 및 6d는 도 6b에 도시된 반도체 소자에 있어서 채널의 패터닝 형상에 따른 변형(strain) 특성을 설명하기 위한 평면도이다.
도 7a 내지 7d는 또 다른 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다.
도 7e는 도 7d에 도시된 반도체 소자의 평면도이다. 1A to 1E are cross-sectional views showing a method for manufacturing a semiconductor device using a conventional group III-V compound.
2A to 2D are cross-sectional views illustrating respective steps of a method of manufacturing a semiconductor device according to one embodiment.
3A is a plan view of the semiconductor device illustrated in FIG. 2D.
FIG. 3B is a plan view of an apparatus in which the semiconductor devices illustrated in FIG. 3A are arranged in an array.
4A is a plan view of a Complementary Metal Oxide Semiconductor (CMOS) inverter including a semiconductor device according to one embodiment.
4B is a cross-sectional view of the CMOS inverter shown in FIG. 4A.
5A to 5C are cross-sectional views illustrating respective steps of a method of manufacturing a semiconductor device according to another embodiment.
6A and 6B are cross-sectional views illustrating respective steps of a method of manufacturing a semiconductor device according to still another embodiment.
6C and 6D are plan views illustrating strain characteristics according to patterning patterns of channels in the semiconductor device illustrated in FIG. 6B.
7A to 7D are cross-sectional views illustrating respective steps of a method of manufacturing a semiconductor device according to still another embodiment.
FIG. 7E is a plan view of the semiconductor device illustrated in FIG. 7D.

이하에서, 도면을 참조하여 본 발명의 실시예들에 대하여 상세히 살펴본다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

어느 부분이 다른 부분의 "위에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 "바로 위에" 있다고 언급하는 경우, 그 사이에 다른 부분이 수반되지 않는다.When a portion is referred to as being "above" another portion, it may be just above the other portion or may be accompanied by another portion in between. In contrast, when a part is mentioned as "directly above" another part, no other part is involved between them.

제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 본 발명의 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.Terms such as first, second, and third are used to describe various parts, components, regions, layers, and / or sections, but are not limited to these. These terms are only used to distinguish one part, component, region, layer or section from another part, component, region, layer or section. Accordingly, the first portion, component, region, layer or section described below may be referred to as the second portion, component, region, layer or section without departing from the scope of the invention.

여기서 사용되는 전문 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.The terminology used herein is for reference only to specific embodiments and is not intended to limit the invention. As used herein, the singular forms “a,” “an,” and “the” include plural forms as well, unless the phrases clearly indicate the opposite. As used herein, the meaning of "comprising" embodies a particular characteristic, region, integer, step, operation, element and / or component, and the presence of other characteristics, region, integer, step, operation, element and / or component It does not exclude the addition.

"아래", "위" 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 보다 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면중의 장치를 뒤집으면, 다른 부분들의 "아래"에 있는 것으로 설명된 어느 부분들은 다른 부분들의 "위"에 있는 것으로 설명된다. 따라서 "아래"라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90° 회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다.Terms indicating relative space such as "below" and "above" may be used to more easily explain the relationship of one part to another part shown in the drawings. These terms are intended to include other meanings or operations of the device in use with the meanings intended in the figures. For example, turning the device in the figure upside down, some parts described as being "below" of the other parts are described as being "above" the other parts. Thus, the exemplary term "below" encompasses both up and down directions. The device can be rotated 90 degrees or at other angles, the terms representing relative space being interpreted accordingly.

다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms including technical and scientific terms used herein have the same meaning as commonly understood by one of ordinary skill in the art. Commonly defined terms used are additionally interpreted to have a meaning consistent with the related technical literature and the presently disclosed contents, and are not interpreted in an ideal or very formal sense unless defined.

도 2a 내지 2d는 일 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다. 2A to 2D are cross-sectional views illustrating respective steps of a method of manufacturing a semiconductor device according to one embodiment.

도 2a를 참조하면, 먼저 기판(또는, 제1 기판이라고도 지칭함)(200)상에 희생층(201), 제1 채널층(202) 및 제2 채널층(204)을 순차적으로 형성할 수 있다. 기판(200)은 전자 수송 특성이 우수한 III-V족 화합물로 이루어진다. 예를 들어, 기판(200)은 갈륨비소(GaAs) 또는 인화인듐(InP)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 희생층(201), 제1 채널층(202) 및 제2 채널층(204)은 에피택시(epitaxy) 성장 방식으로 기판(200)상에 형성된다. Referring to FIG. 2A, first, a sacrificial layer 201, a first channel layer 202, and a second channel layer 204 may be sequentially formed on a substrate (or also referred to as a first substrate) 200. . The substrate 200 is made of a III-V group compound having excellent electron transport characteristics. For example, the substrate 200 may be made of gallium arsenide (GaAs) or indium phosphide (InP), but is not limited thereto. The sacrificial layer 201, the first channel layer 202, and the second channel layer 204 are formed on the substrate 200 in an epitaxial growth manner.

제1 채널층(202)과 제2 채널층(204)은 서로 상이한 반도체 특성을 갖는다. 예를 들어, 제1 채널층(202)은 n-형 금속 산화물 반도체(Metal Oxide Semiconductor; MOS)에 해당하는 부분으로서 갈륨비소(GaAs)로 이루어지며, 제2 채널층(204)은 p-형 MOS에 해당하는 부분으로서 저마늄(Ge)으로 이루어질 수 있다. 그러나, 제1 채널층(202)과 제2 채널층(204)의 물질 조합은 이에 한정되는 것은 아니다. 예를 들어, 제1 채널층(202)은 인듐갈륨비소(InGaAs) 또는 다른 상이한 III-V족 화합물로 이루어질 수 있다. 또한, 제2 채널층(204)은 갈륨비소(GaAs) 또는 다른 상이한 III-V족 화합물로 이루어질 수 있다. The first channel layer 202 and the second channel layer 204 have different semiconductor characteristics. For example, the first channel layer 202 is made of gallium arsenide (GaAs) as a portion corresponding to an n-type metal oxide semiconductor (MOS), and the second channel layer 204 is p-type. The portion corresponding to the MOS may be made of germanium (Ge). However, the material combination of the first channel layer 202 and the second channel layer 204 is not limited thereto. For example, the first channel layer 202 may be made of indium gallium arsenide (InGaAs) or other different group III-V compound. In addition, the second channel layer 204 may be made of gallium arsenide (GaAs) or other different Group III-V compounds.

일 실시예에서는, 제1 채널층(202)의 성장 후 제2 채널층(204)을 성장시키기 전에 배리어(barrier)층(203)을 형성할 수 있다. 배리어층(203)은 제1 채널층(202)과 제2 채널층(204) 사이의 절연을 위한 부분이며, 제1 채널층(202) 및 제2 채널층(204)과 마찬가지로 기판(200)상에서 에피택시 성장 방식으로 형성될 수 있다. 예를 들어, 배리어층(203)은 알루미늄갈륨비소(AlGaAs) 또는 인듐알루미늄비소(InAlAs)로 이루어질 수 있으나, 이에 한정되는 것은 아니다. In an embodiment, the barrier layer 203 may be formed after the growth of the first channel layer 202 but before the growth of the second channel layer 204. The barrier layer 203 is a portion for insulation between the first channel layer 202 and the second channel layer 204, and similarly to the first channel layer 202 and the second channel layer 204, the substrate 200. Phase in the epitaxy growth manner. For example, the barrier layer 203 may be made of aluminum gallium arsenide (AlGaAs) or indium aluminum arsenide (InAlAs), but is not limited thereto.

도 2b를 참조하면, 이상과 같이 제1 기판(200), 제1 채널층(202) 및 제2 채널층(204)을 포함하는 구조체 상에 산화물을 포함하는 접합층(205)을 형성하고, 접합층(205)이 제2 기판(300)과 접합되도록 상기 구조체를 제2 기판(300)상에 적층할 수 있다. 제2 기판(300)은 바람직하게는 실리콘(Si)으로 이루어진다. 이때, 제2 기판(300)상에도 접합층(305)이 형성될 수도 있다. 접합층(205, 305)은 제1 기판(200)상에 형성된 III-V족 화합물 구조체와 제2 기판(200)의 웨이퍼 본딩(wafer bonding)을 위한 부분으로서, 예컨대, 산화이트륨(Y2O3) 등으로 이루어지는 매립산화(Buried Oxide; BOX)층일 수 있으나, 이에 한정되는 것은 아니다. Referring to FIG. 2B, the bonding layer 205 including the oxide is formed on the structure including the first substrate 200, the first channel layer 202, and the second channel layer 204 as described above. The structure may be stacked on the second substrate 300 such that the bonding layer 205 is bonded to the second substrate 300. The second substrate 300 is preferably made of silicon (Si). In this case, the bonding layer 305 may also be formed on the second substrate 300. The bonding layers 205 and 305 are portions for wafer bonding between the group III-V compound structure formed on the first substrate 200 and the second substrate 200, for example, yttrium oxide (Y 2 O). 3 ) but may be a buried oxide (BOX) layer consisting of, but is not limited thereto.

도 2c를 참조하면, 다음으로 제1 기판(200)을 제거하기 위해 희생층(201)을 식각한다. 식각은 희생층(201)을 식각하면서 III-V족 화합물 채널층(202, 204)은 식각하지 않도록 식각 용액의 선택성(selectivity)을 조절하면서 이루어진다. 희생층(201)의 식각에 사용되는 식각 용액은 불화수소(HF)를 포함하는 친수성 용액일 수 있으며, 기체 버블링(gas bubbling)을 억제하기 위한 이소프로필 알코올(isopropyl　alcohol; IPA)　및/또는 아세톤(acetone)을 더 포함할 수 있으나, 이에 한정되는 것은 아니다. 이상의 제1 기판(200) 제거 과정은 에피텍셜 리프트-오프(Epitaxial Lift-Off; ELO)으로부터 용이하게 이해될 수 있다. Referring to FIG. 2C, the sacrificial layer 201 is etched to remove the first substrate 200. The etching is performed while controlling the selectivity of the etching solution so that the sacrificial layer 201 is etched while the III-V compound channel layers 202 and 204 are not etched. The etching solution used to etch the sacrificial layer 201 may be a hydrophilic solution containing hydrogen fluoride (HF), and isopropyl alcohol (IPA) and / or to suppress gas bubbling. Acetone may be further included, but is not limited thereto. The process of removing the first substrate 200 may be easily understood from epitaxial lift-off (ELO).

도 2d를 참조하면, 희생층이 모두 제거되고 나면 제1 기판을 분리함으로써 ELO 공정이 완료되고, 이후 수직 적층 구조체의 노출된 표면 중 일부 영역(1)에서 제2 채널층(204)을 식각에 의하여 제거하여 반도체 소자를 형성한다. 이때, 배리어층(203)이 있을 경우에는 함께 제거할 수 있다. 그 결과, 반도체 소자의 일부 영역(1)에서는 제1 채널층(202)이 노출되고 다른 일부 영역(2)에서는 제1 채널층(202)과 반도체 특성이 상이한 제2 채널층(204)이 노출된다. 이때, 전술한 두 영역(1, 2)이 수평적으로 이격되도록 두 영역(1, 2) 사이에 위치하는 영역(3)에서는 제1 채널층(202) 및 제2 채널층(204) 모두를 제거할 수도 있다. Referring to FIG. 2D, after all of the sacrificial layer is removed, the ELO process is completed by separating the first substrate, and then etching the second channel layer 204 into the etch in some region 1 of the exposed surface of the vertical stack structure. Removal to form a semiconductor device. In this case, when the barrier layer 203 is present, it may be removed together. As a result, the first channel layer 202 is exposed in some regions 1 of the semiconductor device, and the second channel layer 204 having different semiconductor characteristics from the first channel layer 202 is exposed in the other partial regions 2. do. At this time, in the region 3 located between the two regions 1 and 2 such that the two regions 1 and 2 are horizontally spaced apart, both the first channel layer 202 and the second channel layer 204 are formed. You can also remove it.

도 3a는 도 2d에 도시된 반도체 소자의 평면도이며, 도 3b는 도 3a에 도시된 반도체 소자가 어레이(array) 형태로 배열된 장치의 평면도이다.3A is a plan view of the semiconductor device illustrated in FIG. 2D, and FIG. 3B is a plan view of an apparatus in which the semiconductor devices illustrated in FIG. 3A are arranged in an array form.

도 2a 내지 2d를 참조하여 전술한 공정의 결과, 도 3a에 도시된 것과 같이 서로 상이한 반도체 특성을 가지는 III-V족 화합물 채널, 예컨대, n-MOS 및 p-MOS가 각 영역(1, 2)에서 수평적으로 이격하여 배열된 반도체 소자를 제조할 수 있다. 또한, 도 3b에 도시된 것과 같이 이러한 반도체 소자(4)를 평면상에 어레이 형태로 배열하여 장치를 구성할 수 있다. 이상의 반도체 소자의 제조 방법에 의하면, 각 영역(1, 2)의 반도체 채널층(202, 204)이 한 번의 웨이퍼 접합에 의해 실리콘 기판(300)상에 옮겨지므로 종래와 같은 반도체 채널층의 정렬 문제가 발생하지 않는 이점이 있다. As a result of the process described above with reference to FIGS. 2A to 2D, as shown in FIG. 3A, the group III-V compound channels having different semiconductor characteristics, for example, n-MOS and p-MOS, are shown in the respective regions 1 and 2. The semiconductor devices arranged horizontally spaced apart from can be manufactured. In addition, as shown in FIG. 3B, the semiconductor device 4 may be arranged in an array on a plane to constitute a device. According to the above-described method for manufacturing a semiconductor device, since the semiconductor channel layers 202 and 204 of the respective regions 1 and 2 are transferred onto the silicon substrate 300 by one wafer bonding, the alignment problem of the semiconductor channel layer is similar to the conventional method. There is an advantage that does not occur.

도 4a는 일 실시예에 따른 반도체 소자를 포함하는 상보적 금속 산화물 반도체(Complementary Metal Oxide Semiconductor; CMOS) 인버터(inverter)의 평면도이며, 도 4b는 도 4a에 도시된 CMOS 인버터의 단면도이다. FIG. 4A is a plan view of a Complementary Metal Oxide Semiconductor (CMOS) inverter including a semiconductor device, and FIG. 4B is a cross-sectional view of the CMOS inverter shown in FIG. 4A.

도 4a 및 4b를 참조하면, 도 2d에 도시된 것과 같은 반도체 소자에서 각 채널층(202, 204)에 전압을 인가하기 위한 하나 이상의 전극(400-403)을 형성함으로써 소자를 완성할 수 있다. 전극은 접지 전극(400), 입력 전압(Vin)이 인가되는 제1 전극(401), 출력 전압(Vout)이 인가되는 제2 전극(402) 및 드레인(drain) 전압(Vdd)이 인가되는 제3 전극(403)으로 구성될 수 있으나, 이에 한정되는 것은 아니다. 4A and 4B, the device may be completed by forming one or more electrodes 400-403 for applying a voltage to each channel layer 202 and 204 in the semiconductor device as shown in FIG. 2D. The electrode may include a ground electrode 400, a first electrode 401 to which an input voltage V in is applied, a second electrode 402 to which an output voltage V out is applied, and a drain voltage V dd . It may be configured as an applied third electrode 403, but is not limited thereto.

도 5a 내지 5c는 다른 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다. 본 실시예는, III-V족 화합물 기판의 표면 방향을 적절히 결정함으로써 III-V족 화합물 채널에서의 전자 또는 정공 이동도(mobility)를 향상시키며, 또한 격자 상수의 차이에 의하여 III-V족 화합물 채널에 변형(strain)을 가하도록 구성된다. 5A to 5C are cross-sectional views illustrating respective steps of a method of manufacturing a semiconductor device according to another embodiment. This embodiment improves the electron or hole mobility in the group III-V compound channel by appropriately determining the surface direction of the group III-V compound substrate, and also the group III-V compound due to the difference in lattice constant. It is configured to apply strain to the channel.

도 5a를 참조하면, III-V족 화합물로 이루어진 제1 기판(400)상에, 에피택시 성장 방식으로 희생층(401), 제1 반도체층(402), 제1 배리어층(405), 제2 배리어층(403) 및 제2 반도체층(404)을 형성할 수 있다. III-V족 화합물의 경우 표면 방향에 따라 전자 이동도가 상이한데, 에피택시 성장 방식으로 층들(401-405)을 형성하게 되면, 예컨대, 표면 방향이 (110)인 제1 기판(400)을 이용하여 제1 기판(400)상에 형성되는 모든 층들(401-405)의 표면 방향 역시 (110)이 되고, 표면 방향이 (111)인 제1 기판(400)을 이용하여 형성된 제1 기판(400)상의 모든 층들(401-405)의 표면 방향 역시 (111)이 된다. 따라서, 적절한 표면 방향을 가진 III-V족 화합물 기판(400)을 사용함으로써 반도체 소자의 성능을 극대화할 수 있다. 예를 들어, 제1 기판(400)은 (100), (110), 또는 (111) 표면 방향을 가지는 인화인듐(InP) 기판일 수 있으나, 이에 한정되는 것은 아니다. Referring to FIG. 5A, the sacrificial layer 401, the first semiconductor layer 402, the first barrier layer 405, and the first layer 400 are formed on the first substrate 400 formed of the III-V compound. The second barrier layer 403 and the second semiconductor layer 404 may be formed. In the case of the group III-V compound, the electron mobility is different depending on the surface direction. When the layers 401-405 are formed by the epitaxial growth method, for example, the first substrate 400 having the surface direction (110) may be formed. The surface direction of all the layers 401-405 formed on the first substrate 400 is also 110, and the first substrate formed using the first substrate 400 having the surface direction (111) ( The surface orientation of all layers 401-405 on 400 also becomes (111). Therefore, by using the III-V compound substrate 400 having an appropriate surface direction, it is possible to maximize the performance of the semiconductor device. For example, the first substrate 400 may be an indium phosphide (InP) substrate having a (100), (110), or (111) surface direction, but is not limited thereto.

이때, 제1 기판(400)상에 형성되는 층들(401-405)은 제1 채널층(402) 및/또는 제2 채널층(404)에 변형을 가할 수 있는 물질로 이루어질 수 있다. 에피택시 성장 방식에 있어서 격자 상수가 인접한 물질상에 III-V족 화합물 채널을 형성하게 되면 채널에 변형이 가해지며, 이때 가해지는 변형은 소성 변형(plastic strain)에 의해 전위(dislocation) 등의 원자구조 결함이 발생하지 않고 탄성 변형(elastic strain)만이 가해지는 정도의 변형이며, 변형은 웨이퍼(wafer) 접합 및 ELO 공정 후에도 유지되어, 변형의 종류에 따라 전자 및 정공의 이동도를 향상시킬 수 있다. 인접한 층과의 격자 상수의 차이에 따라 제1 채널층(402) 및/또는 제2 채널층(404)에 가해지는 변형의 종류, 즉, 압축(compressive) 변형 또는 인장(tensile) 변형, 및 정도가 결정된다. In this case, the layers 401-405 formed on the first substrate 400 may be made of a material capable of modifying the first channel layer 402 and / or the second channel layer 404. In the epitaxy growth method, when the lattice constant forms a group III-V compound channel on an adjacent material, strain is applied to the channel, and the strain is applied to atoms such as dislocations by plastic strain. It is a degree of deformation in which only elastic strain is applied without structural defects, and deformation is maintained even after wafer bonding and ELO processes, thereby improving electron and hole mobility according to the type of deformation. . The type of deformation applied to the first channel layer 402 and / or the second channel layer 404, i.e., compressive deformation or tensile deformation, and the degree according to the difference in the lattice constant from the adjacent layer. Is determined.

예를 들어, 인화인듐(InP) 기판이 제1 기판(400)으로 사용된 경우, 희생층(401)은 인듐알루미늄비소(InAlAs)로 이루어지며, 제1 채널층(402)은 인듐갈륨비소(InGaAs)로 이루어지고, 제1 배리어층(405)은 그레이딩된(graded) 인듐알루미늄비소(InAlAs)로 이루어지며, 제2 배리어층(403)은 알루미늄갈륨비소(AlGaAs)로 이루어지고, 제2 채널층(404)은 저마늄(Ge)으로 이루어질 수 있다. 이 경우, 배리어 층들(403, 405)이 변형을 가하는 스트레서(stressor)의 기능을 함으로써 이의 상부에 위치한 제2 채널층(404)에 변형이 가해진다. 이때, 그레이딩된 제1 배리어층(405)은 제1채널층(402)과 2채널층(405)사이의 격자상수 차이가 너무 커서 생기는 전위(dislocation)의 밀도를 낮추고 절연을 달성하는 역할을 한다.For example, when an indium phosphide (InP) substrate is used as the first substrate 400, the sacrificial layer 401 is made of indium aluminum arsenide (InAlAs), and the first channel layer 402 is made of indium gallium arsenide (InP). InGaAs, the first barrier layer 405 is made of graded indium aluminum arsenide (InAlAs), the second barrier layer 403 is made of aluminum gallium arsenide (AlGaAs), and the second channel The layer 404 may be made of germanium (Ge). In this case, strain is applied to the second channel layer 404 located thereon by acting as a stressor that the barrier layers 403 and 405 apply strain. In this case, the graded first barrier layer 405 serves to lower the density of dislocations and achieve insulation because the difference in lattice constant between the first channel layer 402 and the two channel layer 405 is too large. .

한편, 본 실시예에서는 스트레서에 해당하는 층을 두 개의 층(403, 405)으로 구성하였으나, 다른 실시예에서는 층 두께의 조절 등을 통해 하나의 층만을 사용할 수도 있다.Meanwhile, in the present embodiment, the layer corresponding to the stressor is composed of two layers 403 and 405. However, in another embodiment, only one layer may be used by adjusting the layer thickness.

이때, 배리어 층들(403, 405)의 두께는 제2 채널층(404)에 변형을 가할 수 있을 정도로 두꺼워야 하며, 제2 채널층(404)의 두께는 변형이 수직적으로 균일하게 발생할 정도로 얇아야 한다. 제2 채널층(404)과 그 하부의 층간의 격자 상수 차이가 클수록 얇은 제2 채널층(404)에 가해지는 변형의 크기도 증가하기 때문에, 제2 채널층(404)에 전위와 같은 결함이 생기는 소성 변형(plastic strain)이 발생하는 임계 두께보다 얇아서 탄성변형(elastic strain)을 유지해야 한다. 이와 같이 가해진 변형은 이후의 ELO 공정 후에도 유지되므로, 변형된 III-V족 화합물 채널을 가진 반도체 소자를 제조할 수 있다.In this case, the thicknesses of the barrier layers 403 and 405 should be thick enough to deform the second channel layer 404, and the thickness of the second channel layer 404 should be thin enough to cause the vertically uniform deformation. do. As the difference in lattice constant between the second channel layer 404 and the layer below it increases, the magnitude of the strain applied to the thin second channel layer 404 also increases, so that defects such as dislocations may occur in the second channel layer 404. The resulting plastic strain must be thinner than the critical thickness at which it occurs to maintain the elastic strain. Since the strain thus applied is maintained even after the subsequent ELO process, a semiconductor device having a modified group III-V compound channel can be manufactured.

한편, 실시예들에 따른 각 층(401-405) 재료는 전술한 물질들로 한정되는 것은 아니다. 예컨대, 각 층(401-405)을 구성하는 물질의 조성을 조절함으로써 제2 채널층(404)과 그 하부의 층들의 격자 상수의 차이를 소정의 문턱값 이하로 조절할 수 있고, 이를 통해 제2 채널층(404)에 가해지는 변형을 조절할 수 있다. 상기 문턱값은, 인접한 층들 중 격자 상수가 큰 층의 격자 상수의 5%, 바람직하게는 2% 내지 3%일 수 있다. 또한 각 층 물질의 조성비를 조절함으로써 격자 상수를 문턱값 이하로 조절할 수도 있다. Meanwhile, the material of each of the layers 401-405 according to the embodiments is not limited to the above materials. For example, by adjusting the composition of the material constituting each of the layers 401-405, the difference between the lattice constants of the second channel layer 404 and the layers below it can be adjusted below a predetermined threshold, thereby allowing the second channel to be adjusted. The strain applied to layer 404 can be controlled. The threshold value may be 5%, preferably 2% to 3%, of the lattice constant of the layer having the larger lattice constant among the adjacent layers. It is also possible to adjust the lattice constant below the threshold by adjusting the composition ratio of each layer material.

예를 들어, 제2 채널층(404)이 저마늄(Ge)으로 이루어지며, 제1 배리어층(405)이 인듐알루미늄비소(InxAl1-xAs)로 이루어지는 경우, x의 크기에 따라 제2 채널층(404)에 가해지는 변형의 정도가 결정된다. 예를 들어, x가 0일 경우 인듐알루미늄비소(InxAl1-xAs)는 알루미늄비소(AlAs)이며, 알루미늄비소(AlAs)의 격자 상수는 약 5.6606이므로, 알루미늄비소(AlAs)와 저마늄(Ge)의 격자 상수의 차이 비율인 (5.6605-5.64613)/5.6605 = 0.2% 에 해당하는 인장 변형이 제2 채널층(404)에 가해진다. 반면, 예를 들어 x가 0.52일 경우 인듐알루미늄비소(In0.52Al0.48As)의 격자 상수는 약 5.8686이므로, 인듐알루미늄비소(In0.52Al0.48As)와 저마늄(Ge)의 격자 상수의 차이 비율인 (5.8686-5.64613)/5.8686 = 3.8% 에 해당하는 변형이 제2 채널층(404)에 가해진다.For example, when the second channel layer 404 is made of germanium (Ge), and the first barrier layer 405 is made of indium aluminum arsenide (In x Al 1-x As), according to the size of x The degree of deformation applied to the second channel layer 404 is determined. For example, when x is 0, indium aluminum arsenide (In x Al 1-x As) is aluminum arsenic (AlAs), and the lattice constant of aluminum arsenic (AlAs) is about 5.6606, so aluminum arsenic (AlAs) and germanium Tensile strain corresponding to (5.6605-5.64613) /5.6605 = 0.2%, which is the difference ratio of the lattice constants of (Ge), is applied to the second channel layer 404. On the other hand, for example, when x is 0.52, the lattice constant of indium aluminum arsenide (In 0.52 Al 0.48 As) is about 5.8686, and thus, the ratio of the difference between the lattice constants of indium aluminum arsenide (In 0.52 Al 0.48 As) and germanium (Ge) A strain corresponding to phosphorus (5.8686-5.64613) /5.8686 = 3.8% is applied to the second channel layer 404.

다음으로, 도 5b 및 5c를 참조하면, 도 2b 및 2c를 참조하여 전술한 것과 동일한 방식으로 도 5a의 구조체를 산화물을 포함하는 접합층(305)을 이용하여 실리콘(Si) 재질의 제2 기판(300)상에 웨이퍼 접합하며, 이후 희생층(401)의 식각에 의하여 희생층(401)과 제1 기판(400)을 제거할 수 있다. 또한, 도 2d를 참조한 것과 동일한 방식으로 제1 채널층(402) 및 제2 채널층(404)이 수평적으로 배열된 반도체 소자를 제조할 수 있다. Next, referring to FIGS. 5B and 5C, a second substrate made of silicon (Si) may be formed using the bonding layer 305 including oxide in the structure of FIG. 5A in the same manner as described above with reference to FIGS. 2B and 2C. The sacrificial layer 401 and the first substrate 400 may be removed by etching the sacrificial layer 401 after etching the wafer 300. In addition, a semiconductor device in which the first channel layer 402 and the second channel layer 404 are horizontally arranged may be manufactured in the same manner as with reference to FIG. 2D.

도 6a 및 6b는 또 다른 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이다. 본 실시예에서는, III-V족 화합물 의 패터닝(patterning)을 통하여 III-V족 화합물 채널에 변형을 가하며, 변형의 종류를 일축이방성(uniaxial) 또는 등방성(biaxial)으로 조절한다. 6A and 6B are cross-sectional views illustrating respective steps of a method of manufacturing a semiconductor device according to still another embodiment. In this embodiment, the group III-V compound channel is modified through patterning of the group III-V compound, and the type of modification is controlled to be uniaxial or biaxial.

도 6a를 참조하면, 제1 기판(500)상에 에피택시 성장 방식으로 희생층(501), 제1 채널층(502), 제1 배리어층(505) 및 제2 채널층(504)을 형성할 수 있다. 예를 들어, 제1 기판(500)은 인화인듐(InP)으로 이루어지고, 희생층(501)은 인듐알루미늄비소(InAlAs)로 이루어지며, 제1 채널층(502)은 인듐갈륨비소(InGaAs)로 이루어지고, 제1 배리어층(505)은 인듐알루미늄비소(InAlAs)로 이루어지며, 제2 채널층(504)은 저마늄(Ge)으로 이루어질 수 있다. Referring to FIG. 6A, the sacrificial layer 501, the first channel layer 502, the first barrier layer 505, and the second channel layer 504 are formed on the first substrate 500 by epitaxial growth. can do. For example, the first substrate 500 is made of indium phosphide (InP), the sacrificial layer 501 is made of indium aluminum arsenide (InAlAs), and the first channel layer 502 is made of indium gallium arsenide (InGaAs). The first barrier layer 505 may be made of indium aluminum arsenide (InAlAs), and the second channel layer 504 may be made of germanium (Ge).

도 5a 내지 5c를 참조하여 전술한 실시예에서는, 제2 채널층(404)에 응력을 가하기 위하여 그레이딩된 인듐알루미늄비소(InAlAs)로 된 제1 배리어층(405)이 이용되었다. 반면 본 실시예에서는, 제1 배리어층(505)이 제1 채널층(502)와 제2 채널층(504) 사이의 격자상수를 갖도록 조절함으로써 제2 채널층(504)에 응력을 가한다. 예를 들어, 제1 채널층(502)이 인듐갈륨비소(InGaAs)로 이루어지고 제2 채널층(504)이 저마늄(Ge)으로 이루어진 경우, 제1 배리어층(505)은 인듐갈륨비소(InGaAs)와 저마늄(Ge) 사이의 격자상수를 갖도록 조성이 조절된 인듐알루미늄비소(InAlAs)(예컨대, In0 . 3Al0 . 7As)로 구성되어 제2 채널층(504)에 응력이 가해지도록 할 수 있다.In the embodiment described above with reference to FIGS. 5A-5C, a first barrier layer 405 made of graded indium aluminum arsenide (InAlAs) was used to stress the second channel layer 404. On the other hand, in this embodiment, the first barrier layer 505 is stressed to the second channel layer 504 by adjusting to have a lattice constant between the first channel layer 502 and the second channel layer 504. For example, when the first channel layer 502 is made of indium gallium arsenide (InGaAs) and the second channel layer 504 is made of germanium (Ge), the first barrier layer 505 may be formed of indium gallium arsenide (InGaAs). the stress in InGaAs) and germanium (Ge), the composition is adjusted indium aluminum arsenide have a lattice constant (InAlAs) (e.g., in 0. 3 Al 0. 7 is composed of as) the second channel layer 504 between Can be added.

그러나, 전술한 각 층 재료는 단지 예시적인 것으로서, 실시예들에 따른 각 층(501-505) 재료는 전술한 물질들로 한정되는 것은 아니다. However, each of the layer materials described above is merely exemplary, and each layer 501-505 material in accordance with embodiments is not limited to the materials described above.

다음으로, 도 6b를 참조하면, 도 2b를 참조하여 전술한 것과 동일한 방식으로 도 6a의 구조체를 산화물을 포함하는 접합층(305)을 이용하여 실리콘(Si) 재질의 제2 기판(300)상에 웨이퍼 접합한다. 이후, 희생층(501)의 식각에 의하여 희생층(501)과 제1 기판(500)을 제거하고, 일부 영역의 식각을 통해 제1 채널층(502) 및 제2 채널층(504)이 수평적으로 배열된 반도체 소자를 제조할 수 있다.Next, referring to FIG. 6B, the structure of FIG. 6A is formed on the second substrate 300 made of silicon (Si) using the bonding layer 305 including oxide in the same manner as described above with reference to FIG. 2B. The wafer is bonded to the wafer. Subsequently, the sacrificial layer 501 and the first substrate 500 are removed by etching the sacrificial layer 501, and the first channel layer 502 and the second channel layer 504 are horizontal through etching of some regions. It is possible to manufacture a semiconductor device arranged in a row.

도 6c 및 6d는 도 6b에 도시된 반도체 소자에 있어서 채널의 패터닝 형상에 따른 변형 특성을 설명하기 위한 평면도이다.6C and 6D are plan views illustrating deformation characteristics according to patterning patterns of channels in the semiconductor device illustrated in FIG. 6B.

도 6c에 도시된 것과 같이, 일 실시예에서 제1 채널층(502) 및 제2 채널층(504)은 일 방향으로 연장되는 복수 개의 띠(stripe) 형상으로 패터닝된다. 이 경우, 제2 채널층(504)에는 그 하부의 층들과의 격자 상수의 차이로 인하여 일축이방성의 변형이 가해진다. 도 6d를 참조하면, 다른 실시예에서 제1 채널층(502) 및 제2 채널층(504)은 2차원 어레이(array) 형태로 배열된 복수 개의 패턴을 가진 형상, 예컨대, 사각형 패턴이 xy 평면상에서 x축 및 y축 각각의 방향으로 서로 이격되어 배열된 형상으로 패터닝된다. 이 경우 제2 채널층(504)에는 그 하부의 층들과의 격자 상수의 차이로 인한 등방성 변형이 가해진다. As shown in FIG. 6C, in one embodiment, the first channel layer 502 and the second channel layer 504 are patterned into a plurality of stripe shapes extending in one direction. In this case, deformation of uniaxial anisotropy is applied to the second channel layer 504 due to a difference in lattice constant from the layers below it. Referring to FIG. 6D, in another embodiment, the first channel layer 502 and the second channel layer 504 have a shape having a plurality of patterns arranged in a two-dimensional array, for example, a square pattern having an xy plane. Are patterned in a shape arranged spaced apart from each other in the respective directions of the x and y axes. In this case, an isotropic strain is applied to the second channel layer 504 due to a difference in lattice constant from the layers below it.

변형의 종류에 따라 제2 채널층(504)에서의 전자 및 정공 이동도가 상이하므로, 적절한 형상의 패터닝을 통하여 제2 채널층(504)의 변형을 제어할 수 있다. 특히, 일축이방성 변형을 가하는 경우, 패터닝의 장축 방향에 따라 전자 및 정공의 이동도가 달라지므로 이를 이용하여 패터닝 방향을 적절히 결정할 수 있다. 예를 들어, 각각 [100] 또는 [110] 격자 방향으로 연장되는 복수의 띠 형상으로 제2 채널층(504)을 패터닝하여 전자 및 정공 이동도를 높일 수 있다. 또한, 제2 채널층(504)의 표면 방향 (100), (110), (111)에 따라 각각 가능한 인-플레인(in-plane) 방향이 상이할 수도 있다. 제2 채널층(504)이 압축 변형되는 경우와 인장 변형되는 경우 모두 동일한 방식으로 변형의 특성을 일축이방성 또는 등방성으로 제어할 수 있다.Since the electron and hole mobility in the second channel layer 504 are different according to the type of deformation, the deformation of the second channel layer 504 can be controlled through patterning of an appropriate shape. In particular, when uniaxial anisotropic deformation is applied, the mobility of electrons and holes varies according to the long axis direction of the patterning, so that the patterning direction may be appropriately determined using the same. For example, the second channel layer 504 may be patterned in a plurality of band shapes extending in the [100] or [110] lattice directions, respectively, to increase electron and hole mobility. Also, the possible in-plane directions may be different depending on the surface directions 100, 110, and 111 of the second channel layer 504. In the case where the second channel layer 504 is compressively deformed or tensilely deformed, the property of the deformation may be controlled to be uniaxially or isotropic in the same manner.

도 7a 내지 7d는 또 다른 실시예에 따른 반도체 소자의 제조 방법의 각 단계를 나타내는 단면도이며, 도 7e는 도 7d에 도시된 반도체 소자의 평면도이다. 7A to 7D are cross-sectional views illustrating respective steps of a method of manufacturing a semiconductor device according to still another embodiment, and FIG. 7E is a plan view of the semiconductor device illustrated in FIG. 7D.

도 7a를 참조하면, 본 실시예에서는 도 2a를 참조하여 전술한 구조체에서 제1 채널층(202) 및 제2 채널층(204)의 상부에 하나 이상의 추가적인 제1 채널층(202', 202'') 및 하나 이상의 추가적인 제2 채널층(204', 204'')이 더 형성된다. 추가적인 제1 채널층(202', 202'') 및 추가적인 제2 채널층(204', 204'')은 서로 교번하여 위치하며, 그 결과 구조체는 제1 채널층(202, 202', 202'') 및 제2 채널층(202, 204', 204'')이 복수 회 반복하여 교대로 적층된 구조를 갖는다. 도면에 도시된 제1 채널층 및 제2 채널층의 개수는 단지 예시적인 것이며 실시예를 한정하는 것이 아니라는 점이 통상의 기술자에게 용이하게 이해될 것이다. Referring to FIG. 7A, in this embodiment one or more additional first channel layers 202 ′ and 202 ′ on top of the first channel layer 202 and the second channel layer 204 in the structure described above with reference to FIG. 2A. ') And one or more additional second channel layers 204', 204 '' are further formed. The additional first channel layers 202 ′, 202 ″ and the additional second channel layers 204 ′, 204 ″ are alternately positioned so that the structure results in the first channel layers 202, 202 ′, 202 ′. ') And the second channel layers 202, 204', and 204 '' are alternately stacked a plurality of times. It will be readily understood by those skilled in the art that the number of the first channel layer and the second channel layer shown in the figures are merely exemplary and not limiting of embodiments.

추가적인 제1 채널층(202', 202'') 및 제2 채널층(204', 204'')은, 제1 채널층(202) 및 제2 채널층(20)과 마찬가지로 에피택시 성장 방식으로 형성될 수 있다. 또한, 제1 채널층(202, 202', 202'')과 제2 채널층(202, 204', 204'')은 격자 상수의 차이가 없거나 아주 적은 물질로 이루어질 수 있다. 에를 들어, 제1 채널층(202, 202', 202'')은 갈륨비소(GaAs)로 이루어지며, 제2 채널층(202, 204', 204'')은 저마늄(Ge)으로 이루어질 수 있다. The additional first channel layers 202 ′ and 202 ″ and the second channel layers 204 ′ and 204 ″ may be epitaxially grown in the same manner as the first channel layer 202 and the second channel layer 20. Can be formed. In addition, the first channel layers 202, 202 ′ and 202 ″ and the second channel layers 202, 204 ′ and 204 ″ may be made of a material having little or no difference in lattice constant. For example, the first channel layers 202, 202 ′, and 202 ″ may be made of gallium arsenide (GaAs), and the second channel layers 202, 204 ′, and 204 ″ may be made of germanium (Ge). have.

다음으로, 도 7b 및 7c를 참조하면, 도 2b 및 2c를 참조하여 전술한 것과 동일한 방식으로 도 7a의 구조체를 산화물을 포함하는 접합층(205, 305)을 이용하여 실리콘(Si) 재질의 제2 기판(300)상에 웨이퍼 접합하며, 이후 ELO 공정을 통한 희생층(201)의 식각에 의하여 희생층(201)과 제1 기판(200)을 제거할 수 있다. Next, referring to FIGS. 7B and 7C, the structure of FIG. 7A may be formed of silicon (Si) material using the bonding layers 205 and 305 including oxides in the same manner as described above with reference to FIGS. 2B and 2C. After the wafer is bonded onto the second substrate 300, the sacrificial layer 201 and the first substrate 200 may be removed by etching the sacrificial layer 201 through the ELO process.

다음으로, 도 7d 및 7e를 참조하면, 제2 기판(300)상에 수직 적층된 구조체의 노출된 표면 중 일부 영역(1)에서 각각의 제2 채널층(202, 204', 204'') 사이의 제1 채널층(202, 202') 및 구조체 최상부 표면의 제1 채널층(202'')을 제거한다. 이 과정은 제2 채널층(202, 204', 204'')에 영향을 미치지 않으면서 제1 채널층(202, 202', 202'')만을 제거하는 선택성이 있는 식각 용액을 이용하여 수행될 수 있다. 동일한 방식으로, 구조체의 다른 일부 영역(2)에서는 각각의 제1 채널층(202, 202', 202'') 사이의 제2 채널층(202, 204') 및 제1 채널층(202)과 기판(300) 사이의 제2 채널층(204'')을 식각 용액을 이용하여 제거한다. Next, referring to FIGS. 7D and 7E, each second channel layer 202, 204 ′, 204 ″ in some region 1 of the exposed surface of the structure stacked vertically on the second substrate 300. Remove the first channel layer 202, 202 'between and the first channel layer 202' 'of the top surface of the structure. This process can be performed using a selective etching solution that removes only the first channel layer 202, 202 ', 202' 'without affecting the second channel layer 202, 204', 204 ''. Can be. In the same manner, in other partial regions 2 of the structure, the second channel layer 202, 204 ′ and the first channel layer 202 between each first channel layer 202, 202 ′, 202 ″ and The second channel layer 204 ″ between the substrates 300 is removed using an etching solution.

이때, 제1 채널층(202, 202', 202'')만 남겨진 영역(2)과 제2 채널층(202, 204', 204'')만 남겨진 영역(1)이 수평적으로 이격되도록 두 영역(1, 2) 사이의 영역(3)에서는 제1 채널층(202, 202', 202'') 및 제2 채널층(202, 204', 204'') 모두를 제거할 수도 있다. 그 결과, 영역(1)에서는 복수 개의 제2 채널층(202, 204', 204'')이 공중에 지지된 나노플레이트(nanoplate) 또는 나노와이어(nanowire) 형태의 채널이 형성되며, 다른 영역(2)에서는 마찬가지로 복수 개의 제1 채널층(202, 202', 202'')에 의한 나노플레이트 또는 나노와이어 형태의 채널이 형성된다.At this time, the area 2 leaving only the first channel layers 202, 202 ′ and 202 ″ and the area 1 leaving only the second channel layers 202, 204 ′ and 204 ″ are horizontally spaced apart. In the region 3 between the regions 1, 2, both the first channel layers 202, 202 ′, 202 ″ and the second channel layers 202, 204 ′, 204 ″ may be removed. As a result, in the region 1, a channel in the form of nanoplates or nanowires in which the plurality of second channel layers 202, 204 ', and 204' 'are supported in the air is formed, and the other regions ( In 2), a channel in the form of nanoplates or nanowires is formed by a plurality of first channel layers 202, 202 ', and 202' '.

도 7d의 단면도는 도 7e의 A-A'를 잇는 선분을 따른 단면을 나타내는 것으로서, 나노플레이트 또는 나노와이어 형태의 채널이 위치하는 영역(1, 2)을 제외한 양 옆의 인접 영역(1', 2')에서는 각각의 제1 채널층(202, 202', 202'') 사이의 제2 채널층(202, 204', 204'') 또는 각각의 제2 채널층(202, 204', 204'') 사이의 제1 채널층(202, 202')을 제거하지 않고, 다만 영역(1)에서 구조체 최상부 표면의 제1 채널층(202'')만을 제거한다. 그 결과, 상기 인접 영역(1', 2')은 그 사이의 영역(1, 2)의 나노플레이트 또는 나노와이어 형태의 채널을 지지하는 지지 구조체의 기능을 할 수 있다. FIG. 7D is a cross-sectional view taken along line A-A 'of FIG. 7E, and adjacent adjacent regions 1', except for regions 1 and 2, in which a nanoplate or nanowire-shaped channel is located. 2 '), second channel layers 202, 204', 204 " between each first channel layer 202, 202 ', 202 " or respective second channel layers 202, 204', 204. Rather than removing the first channel layers 202 and 202 'between " ", only the first channel layer 202 " of the top surface of the structure in region 1 is removed. As a result, the adjacent regions 1 ′, 2 ′ may function as a support structure for supporting the nanoplate or nanowire shaped channels of the regions 1, 2 therebetween.

본 실시예에 의하면, 반도체 소자가 차지하는 면적(footprint)의 손실 없이 제1 채널층(202, 202', 202'')과 제2 채널층(202, 204', 204'')의 반복 적층 수에 의하여 CMOS 등 장치에서의 전류 매칭(current matching)이 가능한 이점이 있다.According to the present embodiment, the number of repetitive stacks of the first channel layers 202, 202 ′, and 202 ″ and the second channel layers 202, 204 ′, and 204 ″ without losing a footprint occupied by the semiconductor device. This has the advantage that current matching in devices such as CMOS is possible.

이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해서 정해져야 할 것이다.Although the present invention described above has been described with reference to the embodiments illustrated in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and variations may be made therefrom. However, such modifications should be considered to be within the technical protection scope of the present invention. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

Claims (18)

제1 기판상에, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 제1 반도체 특성을 가지는 제1 채널층을 형성하는 단계;
상기 제1 채널층상에 배리어층을 형성하는 단계
상기 배리어층상에, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 상기 제1 반도체 특성과 상이한 제2 반도체 특성을 가지는 제2 채널층을 형성하는 단계;
상기 제2 채널층상에, 산화물을 포함하는 접합층을 형성하는 단계;
상기 접합층을 제2 기판에 접합시킴으로써, 상기 접합층, 상기 제2 채널층, 상기 제1 채널층 및 상기 제1 기판을 포함하는 구조체를 상기 제2 기판상에 적층하는 단계;
상기 제2 기판상에 적층된 상기 제1 기판을 제거하는 단계; 및
상기 제2 기판상에 적층된 상기 구조체의 일 영역으로부터 상기 제1 채널층을 제거함으로써 상기 제1 채널층과 제2 채널층을 수평적으로 분리하는 단계를 포함하되,
상기 배리어층은 상기 제1 채널층 또는 상기 제2 채널층 중 하나 이상과 상이한 격자 상수를 가지며,
상기 배리어층은 상기 격자 상수의 차이에 의해 상기 제1 채널층 또는 제2 채널층에 변형을 가하여 전자 및 정공의 이동도를 향상시키도록 구성되고,
상기 격자 상수의 차이는 각 층 물질의 조성비를 조절함으로써 소정의 값 이하로 조정되며, 상기 물질의 조성비에 따라 상기 배리어층이 가하는 변형의 정도가 결정되는 것을 특징으로 하는 반도체 소자의 제조 방법.
Forming a first channel layer of a III-V compound or germanium (Ge) on the first substrate, the first channel layer having first semiconductor properties;
Forming a barrier layer on the first channel layer
Forming a second channel layer on the barrier layer, the second channel layer comprising a III-V compound or germanium (Ge) and having a second semiconductor characteristic different from the first semiconductor characteristic;
Forming a bonding layer comprising an oxide on the second channel layer;
Stacking a structure including the bonding layer, the second channel layer, the first channel layer, and the first substrate on the second substrate by bonding the bonding layer to a second substrate;
Removing the first substrate stacked on the second substrate; And
Horizontally separating the first channel layer and the second channel layer by removing the first channel layer from a region of the structure stacked on the second substrate,
The barrier layer has a lattice constant different from at least one of the first channel layer or the second channel layer,
The barrier layer is configured to apply deformation to the first channel layer or the second channel layer by the difference of the lattice constant to improve the mobility of electrons and holes,
The difference in the lattice constant is adjusted to a predetermined value or less by adjusting the composition ratio of each layer material, and the degree of deformation applied by the barrier layer is determined according to the composition ratio of the material.
제1항에 있어서,
상기 제1 채널층을 형성하는 단계는, 상기 제1 기판상에 희생층을 형성하는 단계를 포함하며,
상기 제1 채널층은 상기 희생층상에 위치하고,
상기 제1 기판을 제거하는 단계는, 상기 희생층을 식각에 의해 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
The method of claim 1,
Forming the first channel layer includes forming a sacrificial layer on the first substrate,
The first channel layer is located on the sacrificial layer,
The removing of the first substrate may include removing the sacrificial layer by etching.
제2항에 있어서,
상기 희생층은 알루미늄비소(AlAs) 또는 인듐알루미늄비소(InAlAs)로 이루어지는 반도체 소자의 제조 방법.
The method of claim 2,
The sacrificial layer is a method of manufacturing a semiconductor device consisting of aluminum arsenic (AlAs) or indium aluminum arsenide (InAlAs).
삭제delete 삭제delete 제1항에 있어서,
상기 배리어층은 알루미늄갈륨비소(AlGaAs) 또는 인듐알루미늄비소(InAlAs)로 이루어지는 반도체 소자의 제조 방법.
The method of claim 1,
The barrier layer is made of aluminum gallium arsenide (AlGaAs) or indium aluminum arsenide (InAlAs).
제1항에 있어서,
상기 제2 기판상에 적층하는 단계 전에, 상기 제2 기판상에 추가적인 접합층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
The method of claim 1,
And forming an additional bonding layer on the second substrate before the laminating on the second substrate.
제1항에 있어서,
상기 제1 채널층을 형성하는 단계 및 상기 제2 채널층을 형성하는 단계는 복수 회 반복 수행되어, 상기 구조체는 상기 제1 채널층 및 상기 제2 채널층이 서로 교번하여 복수 회 적층된 구조를 갖는 반도체 소자의 제조 방법.
The method of claim 1,
The forming of the first channel layer and the forming of the second channel layer are repeatedly performed a plurality of times, so that the structure has a structure in which the first channel layer and the second channel layer are alternately stacked and stacked a plurality of times. The manufacturing method of the semiconductor element which has.
제1항에 있어서,
상기 일 영역과 상이한 상기 구조체의 다른 영역으로부터 상기 제2 채널층을 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
The method of claim 1,
And removing the second channel layer from another region of the structure that is different from the one region.
제1항에 있어서,
상기 제1 채널층은 갈륨비소(GaAs) 또는 인듐갈륨비소(InGaAs)로 이루어지며, 상기 제2 채널층은 저마늄(Ge) 또는 갈륨비소(GaAs)로 이루어지는 반도체 소자의 제조 방법.
The method of claim 1,
The first channel layer is made of gallium arsenide (GaAs) or indium gallium arsenide (InGaAs), the second channel layer is a method of manufacturing a semiconductor device made of germanium (Ge) or gallium arsenide (GaAs).
기판;
상기 기판상에 위치하며 산화물을 포함하는 접합층;
상기 접합층에 의해 상기 기판상에 접합되며, III-V족 화합물 또는 저마늄(Ge)으로 이루어지고 제1 반도체 특성을 가지는 제1 채널층;
상기 기판의 표면으로부터 상기 제1 채널층보다 더 높이 위치하여 수평적으로 분리되고, III-V족 화합물 또는 저마늄(Ge)으로 이루어지며 상기 제1 반도체 특성과 상이한 제2 반도체 특성을 가지는 제2 채널층; 및
상기 제1 채널층과 제2 채널층 사이에 위치하는 배리어층을 포함하되,
상기 배리어층은 상기 제1 채널층 또는 상기 제2 채널층 중 하나 이상과 상이한 격자 상수를 가지며,
상기 배리어층은 상기 격자 상수의 차이에 의해 상기 제1 채널층 또는 제2 채널층에 변형을 가하여 전자 및 정공의 이동도를 향상시키도록 구성되고,
상기 격자 상수의 차이는 각 층 물질의 조성비를 조절함으로써 소정의 값 이하로 조정되며, 상기 조성비에 따라 상기 배리어층이 가하는 변형의 정도가 결정되는 것을 특징으로 하는 반도체 소자.
Board;
A bonding layer on the substrate and comprising an oxide;
A first channel layer bonded on the substrate by the bonding layer, the first channel layer comprising a III-V compound or germanium (Ge), and having a first semiconductor characteristic;
A second layer positioned higher than the first channel layer and horizontally separated from the surface of the substrate, the second semiconductor layer being made of a group III-V compound or germanium (Ge) and having a second semiconductor property different from the first semiconductor property; Channel layer; And
A barrier layer positioned between the first channel layer and the second channel layer,
The barrier layer has a lattice constant different from at least one of the first channel layer or the second channel layer,
The barrier layer is configured to apply deformation to the first channel layer or the second channel layer by the difference of the lattice constant to improve the mobility of electrons and holes,
The difference in the lattice constant is adjusted to a predetermined value or less by adjusting the composition ratio of each layer material, and the degree of deformation applied by the barrier layer is determined according to the composition ratio.
제11항에 있어서,
상기 제1 채널층은 상기 기판과 상기 제2 채널층 사이에 위치하는 부분을 포함하는 반도체 소자.
The method of claim 11,
The first channel layer includes a portion positioned between the substrate and the second channel layer.
삭제delete 삭제delete 제11항에 있어서,
상기 배리어층은 알루미늄갈륨비소(AlGaAs) 또는 인듐알루미늄비소(InAlAs)로 이루어지는 반도체 소자.
The method of claim 11,
The barrier layer is made of aluminum gallium arsenide (AlGaAs) or indium aluminum arsenide (InAlAs).
제11항에 있어서,
상기 제1 채널층상에 위치하는 하나 이상의 추가적인 제1 채널층 및 상기 제2 채널층상에 위치하는 하나 이상의 추가적인 제2 채널층을 더 포함하되, 상기 하나 이상의 추가적인 제1 채널층 및 상기 하나 이상의 추가적인 제2 채널층은 서로 교번하여 적층되는 반도체 소자.
The method of claim 11,
One or more additional first channel layers located on the first channel layer and one or more additional second channel layers located on the second channel layer, wherein the one or more additional first channel layers and the one or more additional agents The two channel layers are stacked alternately with each other.
제11항에 있어서,
상기 제1 채널층은 갈륨비소(GaAs) 또는 인듐갈륨비소(InGaAs)로 이루어지며, 상기 제2 채널층은 저마늄(Ge) 또는 갈륨비소(GaAs)로 이루어지는 반도체 소자.
The method of claim 11,
The first channel layer is made of gallium arsenide (GaAs) or indium gallium arsenide (InGaAs), the second channel layer is a semiconductor device made of germanium (Ge) or gallium arsenide (GaAs).
제11항 내지 제12항 및 제15항 내지 제17항 중 어느 한 항에 따른 반도체 소자를 포함하는 전계 효과 트랜지스터.A field effect transistor comprising the semiconductor element according to any one of claims 11 to 12 and 15 to 17.
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