KR101591517B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 실시예에 따른 반도체 소자는 제 1 도전형의 웰이 형성된 기판; 및 게이트 전극을 포함하고, 상기 기판에 형성되는 LDMOS 소자로서, 상기 게이트 전극 하측에 형성되는 게이트 옥사이드와, 상기 게이트 전극 일측의 기판에 형성되는 소스 영역과, 상기 게이트 전극 타측의 기판에 형성되는 드레인 영역을 포함하고, 상기 게이트 옥사이드는 서로 다른 두께를 갖는 제 1 게이트 옥사이드와 제 2 게이트 옥사이드를 갖는다.
반도체 소자

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 실시예는 반도체 소자 및 이의 제조 방법에 대해서 개시한다.
일반적으로, 반도체 소자는 소비전력의 감소 및 그 신뢰성 확보를 위하여 3.3V 또는 그 이하의 낮은 전원을 공급 전원으로 이용하지만, 하나의 시스템 내에서 다른 주변 장치들과 상호 연결되고, 이 때, 상기 주변 장치들이 5V 이상의 고전압을 공급 전원으로 이용하는 것과 관련해서 그 회로 내에 외부에서 공급되는 고전압의 입력 전압을 지원하기 위한 고전압 트랜지스터를 구비한다.
이러한 고전압 트랜지스터는 통상의 모스 트랜지스터, 즉, 저전압 트랜지스터와 유사한 구조를 가지며, 아울러, 일련의 공정을 통해 저전압 트랜지스터와 함께 형성된다.
그리고, 이러한 저전압과 고전압이 혼재된 회로에서 저전압으로 구동되는 회로부와 고전압으로 구동되는 회로부를 중간에서 인터페이스하기 위하여 레벨 시프터가 사용되고 있다.
이러한 레벨 시프터에 대한 예시가 도 1에 도시된다.
최근에는 VLSI 시스템 내에서 아날로그와 디지털 기능을 원-칩화 시켜 소자 성능 및 칩 사이즈를 개선시킬 수 있는 BCDMOS 공정을 이용한 전력 칩들의 요구가 증가되고 있다. 전력 트랜지스터를 구동시키는 LDMOS 고전압 소자와 디지털의 고속 연산을 구동시키는 CMOS 소자 간의 인터페이스에서 트랜지스터간의 게이트 전압 레벨이 달라 이에 대해서 전압 버퍼 역할을 하는 레벨 시프터 회로를 도 1과 같이 구성하여 고속 데이터 인터페이스를 가능하게 한다.
그러나, 레벨 시프터 회로를 거치면, 전력 칩의 사이즈가 증가하게 되며, 내부 신호들에 딜레이가 발생하게 되므로, 고속 데이터 통신에는 많은 제약이 있을 가능성이 있다.
본 실시예는 상기되는 문제점을 개선하기 위하여 제안되는 것으로서, 고전압 영역의 LDMOS 소자일 경우라도, 저전압으로 구동될 수 있으면서 기존의 고전압 소자의 특성을 그대로 유지할 수 있는 반도체 소자 및 이의 제조 방법을 제안하는 것을 목적으로 한다.
예를 들어, 고전압 소자 영역의 게이트 전압을 고전압(ex, 12V)에서 CMOS 소자(3.3.V 또는 5V) 레벨로 낮출 수 있도록 하여, 직접적으로 CMOS와 LDMOS 간의 인터페이스가 가능하게 함으로써, 레벨 시프터 회로를 구비할 필요가 없는 반도체 소자를 제안한다.
본 실시예에 따른 반도체 소자는 제 1 도전형의 웰이 형성된 기판; 및 게이트 전극을 포함하고, 상기 기판에 형성되는 LDMOS 소자로서, 상기 게이트 전극 하측에 형성되는 게이트 옥사이드와, 상기 게이트 전극 일측의 기판에 형성되는 소스 영역과, 상기 게이트 전극 타측의 기판에 형성되는 드레인 영역을 포함하고, 상기 게이트 옥사이드는 서로 다른 두께를 갖는 제 1 게이트 옥사이드와 제 2 게이트 옥사이드를 갖는다.
본 실시예에 따른 반도체 소자의 제조 방법은 제 2 도전형의 기판에 제 1 도전형의 딥 웰을 형성하는 단계; 상기 제 1 도전형의 딥 웰 내에 제 2 도전형의 바디와 드레인 영역 형성을 위한 제 1 도전형 웰을 형성하는 단계; 상기 기판 상에 이중 구조의 게이트 옥사이드를 형성하고, 상기 게이트 옥사이드 상에 게이트 전극을 형성하는 단계; 및 상기 제 2 도전형의 바디 내에 소스 영역을 형성하고, 상기 제 1 도전형 웰 내에 드레인 영역을 형성하는 단계;를 포함한다.
제안되는 바와 같은 실시예의 반도체 소자 및 이의 제조 방법에 의해서, 고전압 영역의 LDMOS 소자에 있어서 낮은 게이트 전압이 인가되는 경우에도 고전압 소자로서 그 성능을 발휘할 수 있도록 하여, 저전압 영역과 고전압 영역 사이에 레벨 시프터 회로를 구비할 필요가 없는 장점이 있다.
또한, 이러한 레벨 시프터 회로가 구비되지 않아도 되므로, 칩 사이즈를 줄일 수 있으며, 나아가 LDMOS 소자를 기존보다 좀 더 용이하게 제조할 수 있는 장점이 있다.
이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경등의 실시변형을 포함한다고 할 것이다.
그리고, 이하의 설명에서, 단어 '포함하는'은 열거된 것과 다른 구성요소들 또는 단계들의 존재를 배제하지 않는다. 그리고, 첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전 체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에"있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 2는 본 실시예에 따른 반도체 소자의 구성을 보여주는 도면이고, 도 3은 본 실시예에 따른 이중 구조의 게이트 옥사이드를 보여주는 도면이다.
도 2 및 도 3을 참조하면, 실시예에 따른 LDMOS 소자는 제 2 도전형인 P형의 반도체 기판(200)에는 내부 깊숙이 제 1 도전형의 고농도 N형 매몰층(201)이 형성되고, 또한, 도시되어 있지는 않지만, 상기 매몰층(201) 상에는 P형의 에피층(epitaxial layer)이 형성된다.
이때, N형 매몰층은 N+형 드레인 영역(251)에 전압이 가해졌을 때, P형 바디(230)로부터 확장되는 공핍 영역(depletion region)의 너비를 감소시켜 실질적으로 펀치스루 전압을 올려주는 역할을 한다.
그리고, P형 에피층은 기판 역할을 담당하는 단결정 웨이퍼 위에 가스 상태의 반도체 결정을 석출시키면, P형 기판의 결정축을 따라서 결정이 성장되어 형성되며, P형 기판의 저항성을 감소시키는 역할을 한다.
또한, 반도체 기판(200)에는 N형 딥 웰(210)이 형성되어 있으며, P형 바디(230)와 N형 딥 웰(210)이 접촉하는 접촉면과 N+형 소스 영역(231)과의 사이에 존재하는 P형 바디(230) 표면 근방에는 게이트 전극(283)에 인가되는 바이어스 전압에 따라 채널 영역이 형성된다.
한편, 기판(200) 상부의 소정 부분에는 이중 구조로서 그 두께가 상이하게 형성되는 게이트 옥사이드들(281,282)과 게이트 전극(283)이 형성되어 있으며, 게이트 전극(283)의 양측벽에는 스페이서가 공지의 방법으로 형성되어 있다.
특히, 상기 게이트 옥사이드는 P형 바디(230)에 인접한 제 1 게이트 옥사이드(281)와, N형 웰 (250)에 인접한 제 2 게이트 옥사이드(282)로 이루어지고, 상기 제 2 게이트 옥사이드(282)는 기존의 LDMOS 소자에서 드레인 측에 과도한 일렉트리컬 필드(electrical field)가 형성되는 특성을 개선하기 위하여 상기 제 1 게이트 옥사이드(281) 보다는 두께운 두께를 갖는다.
즉, 드레인 측에 형성되는 과도한 일렉트리컬 필드를 저감시키기 위해서는 게이트와 드레인 간의 거리를 증가시키는 방법이 있을 수 있으나, 이러한 경우는 결국 칩 사이즈를 증가시키는 결과를 초래한다. 따라서, 본 발명에서는 게이트와 드레인 사이의 거리를 증대시키지 않고도, 드레인 측의 과도한 일렉트리컬 필드 형성을 분산시켜주는 역할을 수행하는 것으로서 제 2 게이트 옥사이드(282)가 개시된다. 그 형성 두께가 다른 제 1 게이트 옥사이드와 제 2 게이트 옥사이드의 이중 구조가 개시된다.
따라서, 드레인 측(즉, N형 웰(250))에 보다 가깝게 형성된 제 2 게이트 옥사이드(282)는 그 두께가 제 1 게이트 옥사이드(281)보다 두껍게 형성되며, 상기 제 1 게이트 옥사이드(281)보다 160Å 내지 200Å 더 두껍게 형성될 수 있다. 예를 들면, 상기 제 1 게이트 옥사이드(281)가 120Å의 두께로 형성될 경우에, 상기 제 2 게이트 옥사이드(282)는 280Å 내지 320Å의 두께로 형성될 수 있다.
이러한 제 2 게이트 옥사이드(282)는 LDMOS 소자에 있어서의 구동 전압을 낮 추는 역할을 수행하며, 또한 드레인 측에 과도한 일렉트리컬 필드가 형성되는 것을 분산시킬 수 있다.
이러한 본 실시예에 따른 이중 구조의 게이트 옥사이드가 형성되는 경우와 그렇지 않은 경우에 나타나는 전기적인 특성이 도 10 및 도 11에 도시되어 있다.
도 10은 동일한 두께의 게이트 옥사이드를 갖는 소자에 있어서의 전기적인 특성을 실험한 도면이고, 도 11은 본 실시예에 따른 이중 구조의 게이트 옥사이드를 갖는 소자에 있어서의 전기적인 특성을 실험한 도면이다.
도 10에 도시된 바와 같이, 균일한 두께로 게이트 옥사이드가 형성되는 경우에는, 게이트 전극을 기준으로 N형 웰(N+형 드레인 영역)에 인접한 드레인 측에 과도한 일렉트리컬 필드(10A)가 형성되는 것을 알 수 있다. 이렇게 드레인측에 과도한 일렉트리컬 필드가 형성되는 경우에는, 소자 동작 특성을 저감시키며, 또한 저전압의 CMOS 영역과의 인터페이스를 위하여 레벨 시프터가 필요하게 된다.
반면에, 도 11에 도시된 바와 같이, 실시예에 따른 이중 구조의 게이트 옥사이드가 형성될 경우에는, 저전압으로 구동되면서도 드레인측에 일렉트리컬 필드가 분산되는 결과를 얻을 수 있다.
한편, 이러한 이중 구조로 이루어지는 게이트 옥사이드 상에는 게이트 전극(283)이 형성되고, 상기 게이트 전극(283)은 제 1 게이트 옥사이드(281) 및 제 2 게이트 옥사이드(282)에 걸쳐 형성된다.
게이트 전극(283)의 일측 기판(200)에는 P형 바디(230)가 형성되고, P형 바디(230) 내에는 N형 소스 영역(231) 및 P+형 컨택 영역(232)이 형성된다. 이때, P 형 바디(230)는 LDMOS의 펀치스루 현상을 개선하기 위하여 비교적 고농도로 형성될 수 있다.
또한, 게이트 전극(283)의 타측 기판(200)에는 상기 게이트 전극(283) 일부의 하측에 위치하는 소자 분리막(220)과, N형 웰(250)이 형성되어 있으며, 상기 N형 웰(250)내에는 N+형 드레인 영역(251)이 형성된다.
또한, 상기 반도체 기판(200) 상에는 층간 절연막(270)이 형성되며, 층간 절연막(270)을 관통하는 컨택 플러그(291)들 각각이 N+형 소스 영역(231)과 N+형 드레인 영역(251)에 연결된다. 그리고, 상기 층간 절연막(270)상에는 컨택 플러그(291)과 연결되는 메탈 패턴(292)들이 형성된다.
이하에서는, 본 실시예에 따른 반도체 소자의 제조 방법을 설명하도록 한다.
도 4 내지 도 9는 본 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면이다.
도 4를 참조하면, 반도체 기판에 대해 LDMOS 소자형성 영역을 정의하고, LDMOS 소자의 기판(200)에 고농도의 제 1 도전형인 N+형 매몰층(201)을 형성한다.
그리고, 도시되어 있지는 않지만, LDMOS 소자의 기판(200)에 대해 에피텍시얼 성장을 수행하여, P형의 에피층을 형성할 수 있다.
그리고, 기판(200)의 매몰층(201) 상에 N형 딥 웰(210)을 형성하고, 상기 N형 딥 웰(210) 내에 제 2 도전형으로 이루어진 P형 바디(230)를 형성한다.
그 다음, 도 5를 참조하면, 기판에 복수의 소자 분리막(220)들을 형성한다.
그 다음, 도 6을 참조하면, 드레인 영역의 하측의 N형 웰(250)을 형성하기 위한 이온 주입 공정을 수행한다.
그 다음, 도 7을 참조하면, 실시예에 따른 이중 구조의 게이트 옥사이드를 형성하기 위하여, 제 1 게이트 옥사이드가 형성될 영역을 오픈시키도록 질화막(미도시)을 기판 상에 형성하고, 질화막을 성장 마스크로 이용하여 기판 표면을 기설정된 두께로 성장시킴으로써 제 1 게이트 옥사이드(281)를 형성한다.
앞서 설명한 바와 같이, 제 1 게이트 옥사이드(281)는 후속되는 공정에 의하여 형성되는 제 2 게이트 옥사이드 보다 160Å 내지 200Å만큼의 두께가 더 작도록 형성된다.
그리고, 상기 제 1 게이트 옥사이드(281)가 성장된 일측의 영역에 대해서 오픈하는 질화막을 형성시킨 다음에, 상기 제 1 게이트 옥사이드(281)의 일측과 연결되는 제 2 게이트 옥사이드(282) 형성 공정을 수행한다.
즉, 상기 제 1 게이트 옥사이드(281)의 일측과 연결되면서 상기 제 1 게이트 옥사이드(281)의 두께보다는 160Å 내지 200Å만큼 더 두꺼운 제 2 게이트 옥사이드(282)를 성장시킨다.
이로써, 도 8에 도시된 바와 같이, 이중 구조의 게이트 옥사이드를 형성시킨다. 이러한 이중 구조를 구성하는 제 2 게이트 옥사이드(282)는 소자의 드레인측에 형성되며, 예를 들면, N형 웰 또는 N+형 드레인 영역에 인접한 게이트 옥사이드가 보다 두꺼운 구조를 갖는다.
그리고, 이러한 이중 구조의 게이트 옥사이드 상에 폴리실리콘을 이용하여 게이트 전극(283)을 형성한다.
그 다음, 도 9를 참조하면, 게이트 옥사이드와 게이트 전극을 형성한 다음에는, 기판에 대한 불순물 주입 공정을 실시하여 기판 내에 N+형 소스 영역(231)과, P+형 컨택 영역(232)과, N+형 드레인 영역(251)을 형성한다
그리고, 기판(200)상에 층간 절연막(270)을 형성하고, 상기 층간 절연막(270)을 관통하여 소스 및 드레인 영역에 접하는 컨택 플러그들(291)을 형성한다. 그리고, 상기 층간 절연막(270) 상에 상기 컨택 플러그(291)와 전기적으로 연결되는 메탈 패턴(292)을 형성한다.
도 1은 종래의 레벨 시프터의 구성을 개략적으로 도시한 도면.
도 2는 본 실시예에 따른 반도체 소자의 구성을 보여주는 도면.
도 3은 본 실시예에 따른 이중 구조의 게이트 옥사이드를 보여주는 도면.
도 4 내지 도 9는 본 실시예에 따른 반도체 소자의 제조 방법을 설명하는 도면.
도 10은 동일한 두께의 게이트 옥사이드를 갖는 소자에 있어서의 전기적인 특성을 실험한 도면.
도 11은 본 실시예에 따른 이중 구조의 게이트 옥사이드를 갖는 소자에 있어서의 전기적인 특성을 실험한 도면.

Claims (8)

  1. 제 1 도전형 매몰층과, 상기 제 1 도전형 매몰층 상에 형성되는 제 1 도전형의 딥 웰과, 상기 제 1 도전형의 딥 웰 내에서 서로 이격되도록 형성되는 제 2 도전형 바디와 제 1 도전형 웰을 갖는 기판;
    상기 기판 상에 형성된 게이트 전극을 포함하고, 상기 기판에 형성되는 LDMOS 소자로서,
    상기 게이트 전극과 상기 기판 사이에 형성되는 게이트 옥사이드와, 상기 게이트 전극의 일측에서 상기 제 2 도전형 바디 내에 형성되는 소스 영역과, 상기 게이트 전극의 타측에서 상기 제 1 도전형 웰 내에 형성되는 드레인 영역과, 상기 제 2 도전형 바디와 상기 제 1 도전형 웰의 양측에 형성되는 소자 분리막들을 포함하고, 상기 게이트 옥사이드는 서로 다른 두께를 갖는 제 1 게이트 옥사이드와 제 2 게이트 옥사이드를 포함하며,
    상기 제 2 게이트 옥사이드는 상기 제 1 게이트 옥사이드 보다 160Å 내지 200Å 범위로 더 두껍게 형성되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 2 게이트 옥사이드의 일측면은 상기 제 1 게이트 옥사이드의 일측면과 접하여 연결된 구조인 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제 2 게이트 옥사이드는 상기 제 1 게이트 옥사이드 보다 상기 드레인 영역에 더 인접하게 형성되는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 전극은
    상기 제 1 게이트 옥사이드의 상면 및 상기 제2 게이트 옥사이드의 상면에 형성되는 반도체 소자.
  5. 제 2 도전형의 기판에 제 1 도전형 매몰층을 형성하는 단계;
    상기 제 1 도전형 매몰층 상에 제1 도전형 딥 웰을 형성하는 단계;
    상기 제 1 도전형 딥 웰 내에 제 2 도전형 바디와 드레인 영역 형성을 위한 제 1 도전형 웰을 형성하는 단계;
    상기 제 2 도전형 바디와 상기 제 1 도전형 웰의 양측에 소자 분리막들을 형성하는 단계;
    상기 기판 상에 이중 구조의 게이트 옥사이드를 형성하고, 상기 게이트 옥사이드 상에 게이트 전극을 형성하는 단계; 및
    상기 제 2 도전형의 바디 내에 소스 영역을 형성하고, 상기 제 1 도전형 웰 내에 드레인 영역을 형성하는 단계;를 포함하며,
    상기 게이트 옥사이드를 형성하는 단계는,
    상기 기판 상에 제 1 게이트 옥사이드를 형성하는 단계와, 상기 제 1 게이트 옥사이드의 일측에서 그 두께가 상이한 제 2 게이트 옥사이드를 형성하는 단계 포함하며,
    상기 제 2 게이트 옥사이드는 상기 제 1 게이트 옥사이드의 일측에 인접하면서, 상기 제 1 게이트 옥사이드 보다 160Å 내지 200Å 범위로 더 두껍게 형성하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 제 2 게이트 옥사이드의 일측면은 상기 제 1 게이트 옥사이드의 일측면과 접하여 연결된 구조인 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 게이트 전극은
    상기 제 1 게이트 옥사이드의 상면 및 상기 제2 게이트 옥사이드의 상면에 형성되는 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제 2 게이트 옥사이드는 상기 제 1 게이트 옥사이드 보다 상기 드레인 영역에 더 인접한 영역에 형성하는 반도체 소자의 제조 방법.
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