KR101580399B1 - 칩 전자부품 및 그 제조방법 - Google Patents
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Abstract
본 발명은 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서, 상기 자성체 본체는 상기 내부 코일부를 포함하는 코어층; 및 상기 코어층의 상부 및 하부에 배치된 상부 및 하부 커버층;을 포함하며, 상기 코어층은 상기 상부 및 하부 커버층 중 적어도 하나와 다른 투자율을 갖는 칩 전자부품에 관한 것이다.
Description
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 인덕터는 내부 코일부를 형성한 후, 자성체 분말 및 수지를 혼합시켜 형성한 자성체 시트를 적층, 압착 및 경화하여 제조한다.
본 발명은 인덕턴스 및 Q 특성(quality factor)이 향상된 칩 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서, 상기 자성체 본체는 서로 투자율이 다른 제 1 자성체층 및 제 2 자성체층을 포함한다.
상기 자성체 본체는 상기 내부 코일부를 포함하는 코어층; 및 상기 코어층의 상부 및 하부에 배치된 상부 및 하부 커버층;을 포함하며, 상기 코어층은 상기 상부 및 하부 커버층 중 적어도 하나와 다른 투자율을 갖는다.
본 발명의 일 실시형태에 따르면, 고 인덕턴스를 확보하고, 우수한 Q 특성을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 4는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 6은 본 발명의 일 실시형태의 칩 전자부품의 제조공정을 나타내는 공정도이다.
도 7a 내지 도 7d는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조공정을 설명하는 도면이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 4는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 6은 본 발명의 일 실시형태의 칩 전자부품의 제조공정을 나타내는 공정도이다.
도 7a 내지 도 7d는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조공정을 설명하는 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터(100)가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50), 상기 자성체 본체(50)의 내부에 매설된 내부 코일부(42, 44) 및 상기 자성체 본체(50)의 외측에 배치되어 상기 내부 코일부(42, 44)와 전기적으로 연결된 외부전극(80)을 포함한다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
상기 자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 예를 들어, 페라이트 또는 금속자성입자를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니고, 자기 특성을 나타내는 재료라면 제한되지 않고 포함할 수 있다.
상기 금속자성입자로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속 입자를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 금속자성입자는 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.
상기 자성체 본체(50)의 내부에 배치되는 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 절연 기판(20)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 페라이트 또는 금속자성입자 등의 자성체로 충진되어 중심부(55)를 형성한다. 자성체로 충진되는 중심부(55)를 형성함에 따라 인덕턴스(Inductance, L)를 향상시킬 수 있다.
상기 절연 기판(20)의 일면에 코일 형상의 패턴을 가지는 내부 코일부(42)가 형성되며, 상기 절연 기판(20)의 반대 면에도 코일 형상의 패턴을 가지는 내부 코이일부(44)가 형성된다.
상기 내부 코일부(42, 44)는 스파이럴(spiral) 형상으로 코일 패턴이 형성될 수 있으며, 상기 절연 기판(20)의 일면과 반대 면에 형성되는 내부 코일부(42, 44)는 상기 절연 기판(20)에 형성되는 비아 전극(46)을 통해 전기적으로 접속된다.
상기 내부 코일부(42, 44) 및 비아 전극(46)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
절연 기판(20)의 일면에 형성되는 내부 코일부(42)의 일 단부는 자성체 본체(50)의 길이 방향의 일 단면으로 노출될 수 있으며, 절연 기판(20)의 반대 면에 형성되는 내부 코일부(44)의 일 단부는 자성체 본체(50)의 길이 방향의 타 단면으로 노출될 수 있다.
상기 자성체 본체(50)의 길이 방향의 양 단면으로 노출되는 상기 내부 코일부(42, 44)와 접속하도록 길이 방향의 양 단면에는 외부 전극(80)이 형성된다.
상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시형태에 따른 자성체 본체(50)는 금속자성입자(11, 12, 13)을 포함하며, 투자율이 서로 다른 제 1 자성체층 및 제 2 자성체층으로 구분되어 형성된다.
예를 들어, 상기 자성체 본체(50)는 내부 코일부(42, 44)를 포함하는 코어층(51)과, 상기 코어층(51)의 상부 및 하부에 배치된 상부 커버층(52) 및 하부 커버층(53)으로 이루어진다.
이때, 상기 코어층(51)은 상기 상부 및 하부 커버층(52, 53) 중 적어도 하나와 다른 투자율을 갖는다.
상기 코어층(51)과, 상부 및 하부 커버층(52, 53)은 금속자성입자(11, 12, 13)의 충진율을 달리하여 투자율을 다르게 조절할 수 있다. 그러나 반드시 이에 제한되는 것은 아니고, 투자율을 다르게 조절할 수 있는 방안이라면 적용 가능하다.
예를 들어, 상기 코어층(51)과, 상부 또는 하부 커버층(52, 53)의 비투자율(relative permeability)의 차는 10 내지 40일 수 있다.
본 발명의 일 실시형태에 따르면, 코어층(51)은 상부 커버층(52) 및 하부 커버층(53)보다 큰 투자율을 갖는다.
도 2에 도시된 바와 같이, 코어층(51)은 조분인 제 1 금속자성입자(11)와, 상기 제 1 금속자성입자(11)보다 평균 입경이 작은 미분인 제 2 금속자성입자(12)가 혼합되어 포함될 수 있다.
평균 입경이 큰 제 1 금속자성입자(11)는 고투자율을 구현하며, 조분인 제 1 금속자성입자(11)와 미분인 제 2 금속자성입자(12)를 함께 혼합함으로써 충진율을 향상시켜 투자율을 더욱 향상시키고, Q 특성을 향상시킬 수 있다.
상부 및 하부 커버층(52, 53)은 미분인 제 3 금속자성입자(13)를 포함할 수 있다.
상부 및 하부 커버층(52, 53)에 포함되는 미분인 제 3 금속자성입자(13)는 저투자율을 나타내기는 하나, 저손실 재료이기 때문에 코어층(51)에서의 고투자율 재료를 사용함에 따라 증가되는 코어 로스(core loss)를 보완하는 역할을 할 수 있다.
즉, 자속이 집중되는 중심부(55)가 위치한 코어층(51)에 고투자율 재료를 사용하고, 고투자율 재료에 의한 코어 로스(core loss)의 증가는 상부 및 하부 커버층(52, 53)에 저손실 재료를 사용하여 완화할 수 있다. 이에 따라, 인덕턴스 및 Q 특성을 향상시킬 수 있다.
또한, 상부 및 하부 커버층(52, 53)을 미분인 제 3 금속자성입자(13)로 형성함으로써 자성체 본체(50) 표면의 조도를 개선하고, 조분에 의한 도금 번짐 현상을 개선할 수 있다.
고투자율을 구현하기 위하여 조분인 금속자성입자를 사용하는 경우 자성체 본체(50)의 표면에 조분의 금속자성입자가 노출되고, 외부전극을 형성하는 도금 공정 시 상기 조분의 금속자성입자의 노출 부위에 도금층이 형성되는 불량이 발생하는 문제가 있었다.
그러나, 본 발명의 일 실시형태는 코어층(51)에는 고투자율 구현을 위해 조분인 제 1 금속자성입자(11)를 포함하고, 상부 및 하부 커버층(52, 53)은 미분인 제 3 금속자성입자(13)로 형성함으로써 투자율을 향상시키면서도 도금 번짐 불량을 개선하는 효과가 있다.
상기 코어층(51)의 조분인 제 1 금속자성입자(11)의 입경은 11㎛ 내지 53㎛일 수 있으며, 미분인 제 2 금속자성입자(12)의 입경은 0.5㎛ 내지 6㎛일 수 있다.
상기 코어층(51)의 충진율은 70% 내지 85%일 수 있다.
상기 상부 및 하부 커버층(52, 53)의 미분인 제 3 금속자성입자(13)의 입경은 0.5㎛ 내지 6㎛일 수 있으며, 상부 및 하부 커버층(52, 53)의 충진율은 55% 내지 70%일 수 있다.
상기 코어층(51)의 두께(tcore)는 상기 상부 커버층(52) 또는 하부 커버층(53)의 두께(tcover1 또는 tcover2)에 대하여 0.5배 내지 10배일 수 있다.
코어층(51)과, 상부 커버층(52) 또는 하부 커버층(53)이 상기 두께 비를 만족함으로써 인덕턴스 및 Q 특성이 향상될 수 있다.
도 3 내지 도 5는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
본 발명의 다른 일 실시형태에 따르면, 코어층(51)은 상부 커버층(52) 및 하부 커버층(53)보다 작은 투자율을 갖는다.
도 3을 참조하면, 코어층(51)은 미분인 제 3 금속자성입자(13)를 포함하고, 상부 및 하부 커버층(52, 53)은 조분인 제 1 금속자성입자(11)와, 상기 제 1 금속자성입자(11)보다 평균 입경이 작은 미분인 제 2 금속자성입자(12)가 혼합되어 포함된다.
평균 입경이 큰 제 1 금속자성입자(11)는 고투자율을 구현하며, 조분인 제 1 금속자성입자(11)와 미분인 제 2 금속자성입자(12)를 함께 혼합함으로써 충진율을 향상시켜 투자율을 더욱 향상시키고, Q 특성을 향상시킬 수 있다.
미분인 제 3 금속자성입자(13)는 저투자율을 나타내기는 하나, 저손실 재료이기 때문에 조분의 고투자율 재료를 사용함에 따라 증가되는 코어 로스(core loss)를 보완하는 역할을 할 수 있다.
상기 코어층(51)의 미분인 제 3 금속자성입자(13)의 입경은 0.5㎛ 내지 6㎛일 수 있으며, 코어층(51)의 충진율은 55% 내지 70%일 수 있다.
상기 상부 및 하부 커버층(52, 53)의 조분인 제 1 금속자성입자(11)의 입경은 11㎛ 내지 53㎛일 수 있으며, 미분인 제 2 금속자성입자(12)의 입경은 0.5㎛ 내지 6㎛일 수 있다.
상기 상부 및 하부 커버층(52, 53)의 충진율은 70% 내지 85%일 수 있다.
본 발명의 다른 일 실시형태에 따르면, 코어층(51)은 상부 커버층(52) 또는 하부 커버층(53)보다 큰 투자율을 갖는다.
도 4를 참조하면, 코어층(51)과 하부 커버층(53)은 조분인 제 1 금속자성입자(11)와, 상기 제 1 금속자성입자(11)보다 평균 입경이 작은 미분인 제 2 금속자성입자(12)가 혼합되어 포함되고, 상부 커버층(52)은 미분인 제 3 금속자성입자(13)를 포함한다.
이와 같이 본 발명의 일 실시형태는 상부 및 하부 커버층(52, 53)이 모두 코어층(51)과 투자율이 다른 구조로 제한되는 것은 아니며, 코어층(51)이 상부 커버층(52) 및 하부 커버층(53) 중 적어도 하나와 투자율이 다른 구조를 포함할 수 있다.
도 4는 코어층(51)이 상부 커버층(52)보다 투자율이 큰 구조를 도시하였으나, 이에 제한되는 것은 아니며, 코어층(51)이 하부 커버층(53)보다 투자율이 큰 구조, 코어층(51)이 상부 커버층(52) 또는 하부 커버층(53)보다 투자율이 작은 구조로 형성될 수 있다.
도 5를 참조하면, 코어층(51)은 조분인 제 1 금속자성입자(11)를 포함하고, 상부 및 하부 커버층(52, 53)은 미분인 제 3 금속자성입자(13)를 포함한다.
평균 입경이 큰 제 1 금속자성입자(11)는 고투자율을 구현하며, 미분인 제 3 금속자성입자(13)는 저투자율을 나타내기는 하나, 저손실 재료이기 때문에 코어층(51)에서의 고투자율 재료를 사용함에 따라 증가되는 코어 로스(core loss)를 보완하는 역할을 할 수 있다.
코어층(51)에 미분인 금속자성입자를 함께 혼합하면 충진율을 향상시켜 보다 고투자율을 구현할 수 있으나, 이에 제한되지 않으며, 도 5에 도시된 바와 같이 조분인 제 1 금속자성입자(11)만을 포함할 수 있다.
칩 전자부품의 제조방법
도 6은 본 발명의 일 실시형태의 칩 전자부품의 제조공정을 나타내는 공정도이며, 도 7a 내지 도 7d는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조공정을 설명하는 도면이다.
도 6을 참조하면, 먼저, 투자율이 다른 제 1 자성체 시트 및 제 2 자성체 시트를 마련한다.
상기 제 1 및 제 2 자성체 시트는 자성체 분말, 예를 들어, 금속자성입자와 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film)상에 수십 ㎛의 두께로 도포한 후 건조하여 시트(sheet)형으로 제작할 수 있다.
이때, 상기 제 1 및 제 2 자성체 시트는 금속자성입자의 충진율을 달리하여 투자율을 다르게 조절할 수 있다. 그러나 반드시 이에 제한되는 것은 아니고, 투자율을 다르게 조절할 수 있는 방안이라면 적용 가능하다.
본 발명의 일 실시형태에 따르면, 상기 제 1 자성체 시트는 조분인 제 1 금속자성입자(11)와, 상기 제 1 금속자성입자(11)보다 평균 입경이 작은 미분인 제 2 금속자성입자(12)을 혼합하여 형성하고, 상기 제 2 자성체 시트는 미분인 제 3 금속자성입자(13)로 형성할 수 있다.
이 경우, 제 1 자성체 시트는 평균 입경이 큰 제 1 금속자성입자(11)가 고투자율을 구현하며, 조분인 제 1 금속자성입자(11)와 미분인 제 2 금속자성입자(12)를 함께 혼합함으로써 충진율을 향상시켜 더욱 고투자율을 나타낸다. 즉, 미분인 제 3 금속자성입자(13)로 형성된 제 2 자성체 시트보다 상기 제 1 자성체 시트가 큰 투자율을 갖는다.
상기 제 1 자성체 시트의 조분인 제 1 금속자성입자(11)의 입경은 11㎛ 내지 53㎛일 수 있으며, 미분인 제 2 금속자성입자(12)의 입경은 0.5㎛ 내지 6㎛일 수 있다. 상기 제 2 자성체 시트의 미분인 제 3 금속자성입자(13)의 입경은 0.5㎛ 내지 6㎛일 수 있다.
본 발명의 다른 일 실시형태에 따르면, 상기 제 1 자성체 시트는 미분인 제 3 금속자성입자(13)로 형성하고, 상기 제 2 자성체 시트는 조분인 제 1 금속자성입자(11)와, 상기 제 1 금속자성입자(11)보다 평균 입경이 작은 미분인 제 2 금속자성입자(12)을 혼합하여 형성할 수 있다.
이 경우, 상기 제 1 자성체 시트는 상기 제 2 자성체 시트보다 작은 투자율을 갖는다.
상기 제 1 자성체 시트의 미분인 제 3 금속자성입자(13)의 입경은 0.5㎛ 내지 6㎛일 수 있다. 상기 제 2 자성체 시트의 조분인 제 1 금속자성입자(11)의 입경은 11㎛ 내지 53㎛일 수 있으며, 미분인 제 2 금속자성입자(12)의 입경은 0.5㎛ 내지 6㎛일 수 있다.
다음으로, 내부 코일부(42, 44)의 상부 및 하부에 제 1 자성체 시트를 적층하여 코어층(51)을 형성한다.
도 7a를 참조하면, 먼저, 절연 기판(20)의 일면 및 반대 면에 내부 코일부(42, 44)를 형성한다.
내부 코일부(42, 44)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만, 이에 제한되지는 않으며, 내부 코일부(42, 44)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.
도 7b를 참조하면, 상기 내부 코일부(42, 44)의 상부 및 하부에 복수의 제 1 자성체 시트(51a, 51b, 51c, 51d, 51e, 51f)를 적층한다.
복수의 제 1 자성체 시트(51a, 51b, 51c, 51d, 51e, 51f)를 적층하고, 라미네이트법이나 정수압 프레스법을 통해 압착하여 코어층(51)을 형성할 수 있다.
도 7b에서는 제 1 자성체 시트(51a, 51b, 51c, 51d, 51e, 51f)가 조분인 제 1 금속자성입자(11)와, 상기 제 1 금속자성입자(11)보다 평균 입경이 작은 미분인 제 2 금속자성입자(12)을 혼합하여 포함한 실시형태를 도시하였으나, 이에 제한되는 것은 아니며, 상술한 다른 실시형태일 수 있다.
다음으로, 상기 코어층(51)의 상부 및 하부 중 적어도 하나에 상기 제 2 자성체 시트를 적층하여 상부 또는 하부 커버층(52, 53)을 형성한다.
도 7c를 참조하면, 상기 코어층(51)의 상부 및 하부에 제 2 자성체 시트(52a, 53a)를 적층한다.
제 2 자성체 시트(52a, 53a)를 적층하고, 라미네이트법이나 정수압 프레스법을 통해 압착하여 상부 및 하부 커버층(52, 53)을 형성할 수 있다.
도 7c에서는 제 2 자성체 시트(52a, 53a)가 미분인 제 3 금속자성입자(13)을 혼합하여 포함한 실시형태를 도시하였으나, 이에 제한되는 것은 아니며, 상술한 다른 실시형태일 수 있다. 또한, 코어층(51)의 상부 또는 하부에 각각 복수의 제 2 자성체 시트가 적층될 수 있으며, 코어층(51)의 상부 또는 하부 중 어느 하나에만 제 2 자성체 시트가 적층될 수도 있다.
도 7d를 참조하면, 코어층(51)과, 상부 및 하부 커버층(52, 53)을 포함하는 자성체 본체(50)를 형성하였으며, 이와 같이 형성된 자성체 본체(50)는 코어층(51)과, 상부 및 하부 커버층(52, 53)이 다른 투자율을 갖는다.
투자율이 다른 제 1 자성체 시트 및 제 2 자성체 시트를 마련하고, 투자율이 다른 자성체 시트를 각각 적층하여 자성체 본체를 형성하는 공정을 통해, 투자율이 서로 다른 자성체층으로 구분되어 형성되는 자성체 본체를 용이하게 구현할 수 있다.
상기 코어층(51)의 두께(tcore)는 상기 상부 커버층(52) 또는 하부 커버층(53)의 두께(tcover1 또는 tcover2)에 대하여 0.5배 내지 10배가 되도록 상기 제 1 자성체 시트(51a, 51b, 51c, 51d, 51e, 51f) 및 제 2 자성체 시트(52a, 53a)를 적층할 수 있다.
코어층(51)과, 상부 커버층(52) 또는 하부 커버층(53)이 상기 두께 비를 만족함으로써 인덕턴스 및 Q 특성이 향상될 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 칩 전자부품
11, 12, 13 : 제 1, 2, 3 금속자성입자
20 : 절연 기판
42, 44 : 내부 코일부
46 : 비아 전극
50 : 자성체 본체
51 : 코어층
52, 53 : 상부 및 하부 커버층
80 : 외부전극
11, 12, 13 : 제 1, 2, 3 금속자성입자
20 : 절연 기판
42, 44 : 내부 코일부
46 : 비아 전극
50 : 자성체 본체
51 : 코어층
52, 53 : 상부 및 하부 커버층
80 : 외부전극
Claims (18)
- 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서,
상기 자성체 본체는 상기 내부 코일부를 포함하는 코어층; 및
상기 코어층의 상부 및 하부에 배치된 상부 및 하부 커버층;을 포함하며,
상기 코어층은 상기 상부 및 하부 커버층 중 적어도 하나와 금속자성입자의 충진율을 달리하여 이보다 큰 투자율을 가지며,
상기 코어층은 제 1 금속자성입자 및 상기 제 1 금속자성입자보다 평균 입경이 작은 제 2 금속자성입자가 혼합되며,
상기 상부 및 하부 커버층 중 상기 코어층보다 투자율이 작은 적어도 하나는 상기 제 1 금속자성입자보다 평균 입경이 작은 제 3 금속자성입자를 포함하는 칩 전자부품.
- 삭제
- 삭제
- 제 1항에 있어서,
상기 코어층과, 상기 상부 또는 하부 커버층의 비투자율(relative permeability)의 차는 10 내지 40인 칩 전자부품.
- 삭제
- 제 1항에 있어서,
상기 제 1 금속자성입자는 입경이 11㎛ 내지 53㎛이고, 상기 제 2 금속자성입자는 입경이 0.5㎛ 내지 6㎛이며,
상기 제 3 금속자성입자는 입경이 0.5㎛ 내지 6㎛인 칩 전자부품.
- 삭제
- 제 1항에 있어서,
상기 코어층의 금속자성입자의 충진율은 70% 내지 85%이며, 상기 상부 또는 하부 커버층의 금속자성입자의 충진율은 55% 내지 70%인 칩 전자부품.
- 제 1항에 있어서,
상기 코어층의 금속자성입자의 충진율은 55% 내지 70%이며, 상기 상부 또는 하부 커버층의 금속자성입자의 충진율은 70% 내지 85%인 칩 전자부품.
- 제 1항에 있어서,
상기 코어층의 두께는 상기 상부 또는 하부 커버층의 두께의 0.5배 내지 10배인 칩 전자부품.
- 삭제
- 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품의 제조방법에 있어서,
금속자성입자의 충진율을 달리하여 투자율이 서로 다른 제 1 자성체 시트 및 제 2 자성체 시트를 마련하는 단계; 및
내부 코일부의 상부 및 하부에 상기 제 1 자성체 시트 및 제 2 자성체 시트를 적층하여 자성체 본체를 형성하는 단계;를 포함하며,
상기 자성체 본체를 형성하는 단계는,
상기 내부 코일부의 상부 및 하부에 상기 제 1 자성체 시트를 적층하여 코어층을 형성하고, 상기 코어층의 상부 및 하부 중 적어도 하나에 상기 제 2 자성체 시트를 적층하여 상기 코어층보다 투자율이 낮은 상부 또는 하부 커버층을 형성하며,
상기 제 1 자성체 시트는 제 1 금속자성입자 및 상기 제 1 금속자성입자보다 평균 입경이 작은 제 2 금속자성입자가 혼합되며,
상기 제 2 자성체 시트는 상기 제 1 금속자성입자보다 평균 입경이 작은 제 3 금속자성입자를 포함하는 칩 전자부품의 제조방법.
- 삭제
- 삭제
- 삭제
- 제 12항에 있어서,
상기 제 1 금속자성입자는 입경이 11㎛ 내지 53㎛이고, 상기 제 2 금속자성입자는 입경이 0.5㎛ 내지 6㎛이며,
상기 제 3 금속자성입자는 입경이 0.5㎛ 내지 6㎛인 칩 전자부품의 제조방법.
- 삭제
- 제 12항에 있어서,
상기 코어층의 두께는 상기 상부 또는 하부 커버층의 두께의 0.5배 내지 10배를 만족하도록 상기 제 1 자성체 시트 및 제 2 자성체 시트를 적층하는 칩 전자부품의 제조방법.
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