KR101579548B1 - Passivated upstanding nanostructures and methods of making the same - Google Patents

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Abstract

본 발명은 기판; 기판에 기본적으로 수직으로 확장되는 하나 이상의 나노구조물을 포함하고, 여기서 나노구조물은 도핑된 반도체의 코어, 코어 위에 배치된 첫 번째 층, 및 첫 번째 층 위에 배치되고 코어와 반대 유형의 두 번째 층을 포함하는 장치이다. The present invention relates to a substrate; Wherein the nanostructure comprises a core of a doped semiconductor, a first layer disposed on the core, and a second layer disposed on the first layer and opposite to the core, .

Description

패시베이션된 기립 나노구조물 및 이의 제조 방법{PASSIVATED UPSTANDING NANOSTRUCTURES AND METHODS OF MAKING THE SAME}≪ Desc / Clms Page number 1 > PASSIVATED UPSTANDING NANOSTRUCTURES AND METHODS OF MAKING THE SAME < RTI ID =

관련 출원의 상호 참조Cross reference of related application

본 출원은 미국 특허 출원 번호 61/266,064, 61/357,429, 61/306,421, 12/204,686 (미국 특허 번호 7,646,943으로 등록), 12/270,233, 12/472,264, 12/472,271, 12/478,598, 12/633,297, 12/621,497, 12/648,942, 12/910,664, 12/966,514, 12/573,582, 12/575,221, 12/633,323, 12/633,318, 12/633,313, 12/633,305, 12/982,269, 12/966,573, 12/967,880, 12/974,499, 12/945,492, 13/047,392, 13/048,635 및 12/966,535에 관련되고, 이들 출원의 공개는 전체 참조로 본 명세서에 포함된다.This application is a continuation-in-part of U.S. Patent Application No. 61 / 266,064, 61 / 357,429, 61 / 306,421, 12 / 204,686 (registered as U.S. Patent No. 7,646,943), 12 / 270,233, 12 / 472,264, 12 / 472,271, 12 / 478,598, 12 / 621,497, 12 / 648,942, 12 / 910,664, 12 / 966,514, 12 / 573,582, 12 / 575,221, 12 / 633,323, 12 / 633,318, 12 / 633,313, 12 / 633,305, / 967,880, 12 / 974,499, 12 / 945,492, 13 / 047,392, 13 / 048,635 and 12 / 966,535, the disclosures of which are hereby incorporated by reference in their entirety.

반도체 표면은 종종 반도체의 전기, 광학적, 및 화학적 특성에 불리한 영향을 미치는 결함의 원천이다. 적절한 패시베이션 기술은 결함을 제거하거나 또는 결함의 악영향을 방지한다.Semiconductor surfaces are often the source of defects that adversely affect the electrical, optical, and chemical properties of semiconductors. Proper passivation techniques eliminate defects or prevent adverse effects of defects.

본 발명은 기판; 기판에 기본적으로 수직으로 확장되는 하나 이상의 나노구조물을 포함하는 장치를 제공하고, 여기서 나노구조물은 도핑된 반도체의 코어, 상기 코어 위에 배치된 진성 비정질 반도체 층, 및 상기 진성 비정질 반도체 층 위에 배치된 코어와 반대 유형의 고농도로 도핑된 비정질 반도체 층을 포함한다. The present invention relates to a substrate; There is provided an apparatus comprising one or more nanostructures that extend essentially perpendicular to a substrate, wherein the nanostructure comprises a core of a doped semiconductor, an intrinsic amorphous semiconductor layer disposed over the core, and a core disposed over the intrinsic amorphous semiconductor layer, And a highly doped amorphous semiconductor layer of the opposite type.

또한, 본 발명은 기판; 기판에 기본적으로 수직인 하나 이상의 나노구조물을 포함하는 장치를 제공하고, 여기서 나노구조물은 코어 및 패시베이션 층을 포함하고, 비정질 물질을 포함하는 패시베이션 층은 적어도 코어의 표면을 패시베이션하며, 코어와 p-i-n 접합을 형성하기 위하여 배치된다. In addition, the present invention provides a semiconductor device comprising a substrate; Wherein the nanostructure comprises a core and a passivation layer, wherein the passivation layer comprising an amorphous material passivates at least the surface of the core, and wherein the core and the pin junction / RTI >

본원에서 사용된 용어 "패시베이션(passivation)" 및 "페시베이트(passivate)"는 불포화 결합(dangling bond)(즉, 고정된 원자들의 불만족된 원자가)을 제거하는 과정을 의미한다. 본원에서 사용된 용어 "이미지 센서(image sensor)"는 광학 이미지를 전기적 신호로 전환하는 장치를 의미한다. 본원에서 사용된 용어 "컬러 이미지 센서(color image sensor)"는 가시 스펙트럼에서의 광학 이미지(즉, 컬러 이미지)를 전기적 신호로 전환할 수 있는 이미지 센서를 의미한다. 본원에 사용된 용어 "투명한(transparent)"은 적어도 70%의 투과율을 의미한다. 본원에서 사용된 용어 "편광(polarized light)"은 편광을 가진 빛을 의미한다. 본원에서 사용된 "선형 편광(linear polarization)"은 빛의 전계가 빛의 전파 방향을 따라 소정의 평면에 한정되는 것을 의미한다. 본원에서 사용된 "원 편광(circular polarization)"은 빛의 전계가 강도를 변하지는 않지만 회전형 방식으로 오직 방향을 변화시키는 것을 의미한다. 본원에서 사용된 "타원형 편광(elliptical polarization)"은 빛의 전계가 빛의 전파 방향에 수직이고, 교차하는 임의의 고정된 면에서의 타원을 설명하는 것을 의미한다. 본원에 사용된 용어 "광전변환 장치(photovoltatic device)"는 태양 복사와 같은 빛을 전기로 변환하여 전력을 생성할 수 있는 장치를 의미한다. 본원에서 사용된 구조물이 단결정이라는 것은 전체 구조물의 결정 격자가 연속적이고, 그 안에 어떠한 결정 입계(grain boundary) 없이 전체 구조물을 통해서 깨지지 않았다는 것을 의미한다. 전기 전도성 물질은 근본적으로 제로(zero) 밴드 갭을 가진 물질일 수 있다. 전기 전도성 물질의 전기 전도도는 일반적으로 103 S/cm 이상이다. 반도체는 약 3eV 까지의 유한한 밴드 갭을 가진 물질일 수 있고, 일반적으로 103 내지 10-8 S/cm 범위의 전기 전도도를 가진다. 전기적 절연체는 약 3eV 보다 더 큰 밴드 갭을 가진 물질일 수 있고, 일반적으로 10-8 S/cm 이하의 전기 전도도를 가진다. 본원에서 사용된 용어 "기판에 기본적으로 수직인 구조물(structure essentially perpendicular to the substrate)"은 구조물과 기판 사이의 각도가 0보다 더 크거나, 바람직하게는 5°보다 더 크거나, 더 바람직하게는 85°내지 90°인 것을 의미한다. 본원에서 사용된 용어 "리세스(recess)"는 기판에 있는 빈(hollow) 공간을 의미하며, 기판 외부 공간에 열려 있다. 본원에서 사용된 Ⅲ-Ⅴ족 화합물 물질은 Ⅲ족 원소 및 Ⅴ족 원소로 구성된 화합물을 의미한다. Ⅲ족 원소는 B, Al, Ga, In, Tl, Sc, Y, 란탄족 원소 및 악티늄족 원소일 수 있다. Ⅴ족 원소는 V, Nb, Ta, Db, N, P, As, Sb 및 Bi일 수 있다. 본원에서 사용된 Ⅱ-Ⅵ족 화합물 물질은 Ⅱ족 원소 및 Ⅵ족 원소로 구성된 화합물을 의미한다. Ⅱ족 원소는 Be, Mg, Ca, Sr, Ba, 및 Ra일 수 있다. Ⅵ족 원소는 Cr, Mo, W, Sg, O, S, Se, Te 및 Po일 수 있다. 4차 물질은 4개의 원소로 구성된 화합물이다. 본원에서 사용된 용어 "메시(mesh)"는 망(web)-같은 패턴 또는 양식을 의미한다. 본원에서 사용된 용어 "돌출된 부분(overhanging portion)"은 리세스의 측면 벽에 대해 투영되는 구조물의 일 부분을 의미한다. 본원에서 사용된 용어 "구조물의 상부 표면의 윤곽(contour of a top surface of the structure)"은 구조물의 상부 표면의 가장자리를 의미한다. 본원에서 사용된 용어 "전극(electrode)"은 광전 변환 장치와 전기적 접촉을 위해 이용되는 전도체를 의미한다. 본원에서 사용된 용어 "연속적인(continuous)"은 어떠한 간격, 구멍, 틈을 갖지 않는 것을 의미한다. 본원에서 사용된 용어 "p-i-n 접합(p-i-n junction)"은 p-형 반도체 영역 및 n-형 반도체 영역 사이에 샌드위치된 저농도로 도핑되거나 진성인 반도체의 구조물을 의미한다. p-형 및 n-형 영역은 옴 접촉(ohmic contact)을 위해 고농도로 도핑될 수 있다. 본원에서 사용된 용어 "p-n 접합(p-n junction)"은 서로 접촉하는 p-형 반도체 영역 및 n-형 반도체 영역을 가진 구조물을 의미한다. 본원에서 사용된 용어 "게이트 전극(gate electrode)"은 게이트 전극에 인가된 전압에 의하여 전류 흐름을 조절할 수 있는 전극을 의미한다. 본원에서 사용된 용어 "나노기둥(nanopillar)"는 다른 차원에서는 비제한적이고, 2차원에서는 기껏해야 1000 nm로 제한된 크기를 가지는 구조물을 의미한다. 또한, 용어 "나노기둥"은 다른 차원에서는 비제한적이고, 2차원에서는 기껏해야 100 마이크론으로 제한된 크기를 가지는 구조물을 의미할 수도 있다. 본원에서 사용된 용어 "게이트 선(gate line)"은 게이트 전극에 전기 신호를 전송하도록 작동하는 전극 또는 전도체 선을 의미한다. 본원에서 사용된 용어 "다중화기(multiplexer)"는 다중화하는 장치를 의미하는 것으로, 많은 아날로그 또는 디지털 입력 신호 중의 하나를 선택하고, 그 선택된 입력을 하나로 선으로 전달한다. 아날로그-디지털 변환기(약칭 ADC, A/D 또는 A 에서 D)는 연속적인 양을 비연속적인 수치 값으로 변환하는 장치이다. 디지털-아날로그 변환기(약칭 DCA 또는 D 에서 A)는 디지털 코드(일반적으로 이진수)를 아날로그 신호(전류, 전압, 또는 전하)로 변환하는 장치이다. 본원에서 사용된 용어 "앞 광학(foreoptics)"은 이미지 센서 전의 광학 통로에 배치된 광학 구성요소들(예로, 렌즈, 거울)을 의미한다. As used herein, the terms "passivation" and "passivate" refer to the process of removing a dangling bond (i.e., unsatisfied valence of fixed atoms). The term "image sensor " as used herein means an apparatus for converting an optical image into an electrical signal. The term "color image sensor " as used herein means an image sensor capable of converting an optical image (i.e., a color image) in the visible spectrum into an electrical signal. As used herein, the term "transparent" means a transmittance of at least 70%. The term "polarized light" as used herein means light with polarization. As used herein, "linear polarization" means that the electric field of light is confined to a predetermined plane along the propagation direction of light. As used herein, "circular polarization" means that the electric field of light does not change its intensity but only changes direction in a rotational manner. As used herein, "elliptical polarization" means to describe an ellipse in any fixed plane where the electric field of light is perpendicular to the direction of propagation of light and intersects. As used herein, the term "photovoltaic device" refers to a device capable of generating electricity by converting light, such as solar radiation, into electricity. The term " single crystal " as used herein means that the crystal lattice of the whole structure is continuous and is not broken through the entire structure without any grain boundaries therein. The electrically conductive material may be essentially a material having a zero band gap. The electrical conductivity of an electrically conductive material is generally greater than 10 3 S / cm. Semiconductors can be materials with a finite band gap up to about 3 eV and typically have an electrical conductivity in the range of 10 3 to 10 -8 S / cm. The electrical insulator may be a material having a bandgap greater than about 3 eV, and generally has an electrical conductivity of less than 10 -8 S / cm. The term " structure essentially perpendicular to the substrate "as used herein means that the angle between the structure and the substrate is greater than zero, preferably greater than 5 degrees, and more preferably, Lt; RTI ID = 0.0 > 85 < / RTI > The term "recess " as used herein means a hollow space in a substrate and is open to the space outside the substrate. The Group III-V compound materials used herein refer to compounds consisting of Group III elements and Group V elements. Group III elements may be B, Al, Ga, In, Tl, Sc, Y, lanthanide elements and actinide elements. The Group V element may be V, Nb, Ta, Db, N, P, As, Sb and Bi. The II-VI compound materials used herein refer to compounds consisting of Group II elements and Group VI elements. Group II elements may be Be, Mg, Ca, Sr, Ba, and Ra. Group VI elements may be Cr, Mo, W, Sg, O, S, Se, Te and Po. The quaternary substance is a compound composed of four elements. The term "mesh" as used herein refers to a web-like pattern or form. As used herein, the term "overhanging portion" means a portion of the structure that is projected against the side wall of the recess. The term " contour of a top surface of the structure "as used herein means the edge of the upper surface of the structure. The term "electrode" as used herein means a conductor used for electrical contact with a photoelectric conversion device. As used herein, the term "continuous" means having no gap, hole, or gap. The term "pin junction " as used herein refers to a structure of a semiconductor doped or intrinsic to a low concentration sandwiched between a p-type semiconductor region and an n-type semiconductor region. The p-type and n-type regions can be doped at a high concentration for ohmic contact. The term "pn junction " as used herein means a structure having a p-type semiconductor region and an n-type semiconductor region in contact with each other. The term "gate electrode " as used herein means an electrode capable of regulating the current flow by the voltage applied to the gate electrode. As used herein, the term "nanopillar" refers to a structure that is non-limiting in other dimensions and has a size limited to at most 1000 nm in two dimensions. In addition, the term "nanopillar" may refer to a structure that is non-limiting in other dimensions and has a size limited to at most 100 microns in two dimensions. As used herein, the term "gate line" refers to an electrode or conductor line that operates to transfer an electrical signal to a gate electrode. As used herein, the term "multiplexer " refers to a multiplexing device, which selects one of many analog or digital input signals and delivers the selected inputs as a single line. An analog-to-digital converter (abbreviated ADC, A / D or A to D) is a device that converts successive quantities into discontinuous numerical values. A digital-to-analog converter (abbreviated DCA or D to A) is a device that converts a digital code (usually a binary number) into an analog signal (current, voltage, or charge). As used herein, the term "foreoptics" refers to optical components (e.g., lenses, mirrors) disposed in the optical path prior to the image sensor.

또한 도핑되지 않은 반도체 또는 i-형 반도체라고 불리는, 진성 반도체는 임의의 상당한 도펀트 종을 가지지 않은 실질적으로 순수한 반도체이다. 고농도 도핑된 반도체는 높은 도핑 수준을 가지는 반도체로 반도체보다는 전기적으로 더욱 금속처럼 행동하기 시작한다. 저농도 도핑된 반도체는 고농도 도핑된 반도체만큼 높은 도핑 수준을 가지지 않는 도핑된 반도체이다. 저농도 도핑된 반도체에서, 도펀트 원자는 각각 전도대 또는 원자가 전자대에 열 상승(thermal promotion)(또는 광학 전이)에 의해 전자 또는 정공을 부여할 수 있는 지역화된 상태로 종종 간주될 수 있는 개별 도핑 수준을 만들 수 있다. 충분히 높은 불순물 농도(예로, 고농도 도핑)에서 개별 불순물 원자는 이웃들과 충분히 가까워서 자신의 도핑 수준을 불순물 대(impurity band)와 병합하고, 이러한 시스템의 행동은 반도체의 전형적인 특징(예로, 온도에 따른 전도도의 증가)을 보여주는 것을 중단한다. 본원에서 사용된 "단 결정(single crystal)" 반도체는 반도체의 결정 격자가 그 안에 어떠한 결정 입계(grain boundary) 없이 연속적이고, 깨지지 않았다는 것을 의미한다. 본원에서 사용된 "다중-결정(multi-crystall)"인 반도체는 반도체가 결정 입계에 의해 분리된 결정의 입자를 포함하는 것을 의미한다. 본원에서 사용된 "비정질(amorphous)"인 반도체는 반도체가 무질서한 원자 구조를 가지는 것을 의미한다. An intrinsic semiconductor, also referred to as undoped semiconductor or i-type semiconductor, is a substantially pure semiconductor that does not have any significant dopant species. Heavily doped semiconductors are semiconductors with high doping levels and begin to behave more like electrons than semiconductors. Lightly doped semiconductors are doped semiconductors that do not have as high doping levels as heavily doped semiconductors. In lightly doped semiconductors, the dopant atoms each have a respective doping level that can often be regarded as a localized state capable of imparting electrons or holes to the conduction band or valence electron band by thermal promotion (or optical transfer) Can be made. At sufficiently high impurity concentrations (e. G., High doping), the individual impurity atoms are close enough to their neighbors to merge their doping levels with the impurity band, and the behavior of such systems can be characterized by typical characteristics of semiconductors Of the total number). As used herein, "single crystal" semiconductors means that the crystal lattice of the semiconductor is continuous and unbroken without any grain boundaries therein. As used herein, a "multi-crystall" semiconductor means that the semiconductor comprises particles of crystals separated by crystal grain boundaries. As used herein, an "amorphous" semiconductor means that the semiconductor has a disordered atomic structure.

도 1a-1c는 각각 기판(20)으로부터 기본적으로 수직인 나노구조물(1)의 부분 단면도를 나타낸다. 1A-1C show a partial cross-sectional view of a nanostructure 1 which is basically perpendicular to the substrate 20, respectively.

도 1a의 부분 단면도에 나타난 바와 같이, 일 실시예에 따른 나노구조물(1)은 기판(20)으로부터 기본적으로 수직으로 확장되고, 도핑된 반도체 물질의 코어(11), 기판(20)으로부터 적어도 단부(end portion, 16)에 대해 등방성으로 배치된 진성 비정질 반도체 층(12), 및 진성 비정질 반도체 층(12)의 적어도 일 부분에 대해 등방성으로 배치된 코어(11)와 반대 유형의 고농도로 도핑된 비정질 반도체 층(13)을 포함한다.1A, a nanostructure 1 according to one embodiment extends substantially vertically from a substrate 20 and includes a core 11 of doped semiconductor material, at least a portion of the core 11 extending from the substrate 20, doped with a high concentration of the opposite type of the core 11 arranged isotropically with respect to at least a part of the intrinsic amorphous semiconductor layer 12 and the intrinsic amorphous semiconductor layer 12 disposed isotropically with respect to the end portion 16 of the intrinsic amorphous semiconductor layer 12, And an amorphous semiconductor layer (13).

도 1b의 부분 단면도에 나타난 바와 같이, 일 실시예에 따른 나노구조물(1)은 기판(20)으로부터 기본적으로 수직으로 확장되고, 도핑된 반도체 물질의 코어(11), 기판(20)으로부터 단부 표면(end surface, 16)위에 배치된 진성 비정질 반도체 층(12), 및 진성 비정질 반도체 층(12) 위에 배치된 코어(11)와 반대 유형의 고농도로 도핑된 비정질 반도체 층(13)을 포함한다. 바람직하게는, 진성 비정질 반도체 층(12) 및 고농도로 도핑된 비정질 반도체 층(13)은 적어도 기판(20)에 평행한 방향으로 코어(11)와 같은 공간을 차지한다. 바람직하게는, 코어(11)의 측면벽은 전기 절연 층(15)에 의해 적어도 부분적으로 덮여 있다. 1B, the nanostructure 1 according to one embodiment extends substantially vertically from the substrate 20 and includes a core 11 of doped semiconductor material, an end surface (not shown) extending from the substrate 20, an intrinsic amorphous semiconductor layer 12 disposed on the intrinsic amorphous semiconductor layer 12 and an amorphous semiconductor layer 13 doped with a high concentration of the opposite type to the core 11 disposed on the intrinsic amorphous semiconductor layer 12. Preferably, the intrinsic amorphous semiconductor layer 12 and the heavily doped amorphous semiconductor layer 13 occupy the same space as the core 11 at least in a direction parallel to the substrate 20. Preferably, the side wall of the core 11 is at least partially covered by the electrically insulating layer 15. [

도 1c의 부분 단면도에 나타난 바와 같이, 일 실시예에 따른 나노구조물(1)은 기판(20)에 기본적으로 수직으로 확장되고, 도핑된 반도체 물질의 코어(11), 기판(20)으로부터 단부 표면(end surface, 16)위에 배치된 진성 비정질 반도체 층(12), 및 진성 비정질 반도체 층(12) 위에 배치된 코어(11)와 반대 유형의 고농도로 도핑된 비정질 반도체 층(13)을 포함한다. 바람직하게는, 코어(11)의 측면벽은 전기 절연 층(15)에 의해 적어도 부분적으로 덮여 있다. 바람직하게는, 진성 비정질 반도체 층(12) 및 고농도로 도핑된 비정질 반도체 층(13)은 적어도 기판(20)에 평행한 방향으로 전기 절연층(15)과 같은 공간을 차지한다.1C, the nanostructure 1 according to one embodiment extends substantially perpendicular to the substrate 20 and includes a core 11 of doped semiconductor material, an end surface (not shown) extending from the substrate 20, an intrinsic amorphous semiconductor layer 12 disposed on the intrinsic amorphous semiconductor layer 12 and an amorphous semiconductor layer 13 doped with a high concentration of the opposite type to the core 11 disposed on the intrinsic amorphous semiconductor layer 12. Preferably, the side wall of the core 11 is at least partially covered by the electrically insulating layer 15. [ Preferably, the intrinsic amorphous semiconductor layer 12 and the heavily doped amorphous semiconductor layer 13 occupy the same space as the electrically insulating layer 15 at least in a direction parallel to the substrate 20.

기판(20)은 임의의 적절한 물질: 반도체(예로, 실리콘), 절연체(예로, 유리), 금속(예로, 금)을 포함할 수 있다. 기판(20)은 트랜지스터, 배선, 바이어스, 다이오드, 증폭기 등과 같은 임의의 적절한 전자 부품을 포함할 수 있다.Substrate 20 may comprise any suitable material: semiconductor (e.g., silicon), insulator (e.g., glass), metal (e.g., gold). The substrate 20 may comprise any suitable electronic components such as transistors, wires, biases, diodes, amplifiers, and the like.

코어(11)는 도핑된 실리콘, 도핑된 게르마늄, 도핑된 Ⅲ-Ⅴ족 화합물 반도체(예로, 갈륨 비소, 질화 갈륨, 등), 도핑된 Ⅱ-Ⅵ족 화합물 반도체(예로, 셀렌화 카드뮴, 황화 카드뮴, 텔루르화 카드뮴, 아연 산화물, 셀렌화 아연, 등) 또는 도핑된 4차 반도체(예로, 구리 인듐 갈륨 셀레나이드)와 같은 임의의 적절한 도핑된 반도체 물질을 포함할 수 있다. 코어(11)는 실질적으로 결정 반도체 물질인 것이 바람직하다. 코어(11)은 저농도 도핑되는 것이 바람직하다. 코어(11)는 그 안에 p-n 접합 또는 p-i-n 접합을 포함할 수 있다. The core 11 may be formed of doped silicon, doped germanium, doped III-V compound semiconductors (e.g., gallium arsenide, gallium nitride, etc.), doped II-VI compound semiconductors (e.g., cadmium selenide, cadmium sulfide Doped semiconductor material such as cadmium telluride, cadmium telluride, zinc oxide, zinc selenide, etc. or a doped quaternary semiconductor (e.g., copper indium gallium selenide). The core 11 is preferably a substantially crystalline semiconductor material. It is preferable that the core 11 is doped at a low concentration. The core 11 may include a p-n junction or a p-i-n junction therein.

진성 비정질 반도체 층(12)는 진성 비정질 실리콘, 진성 비정질 게르마늄, 진성 비정질 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 화합물 반도체와 같은 임의의 적절한 진성 비정질 반도체 물질을 포함할 수 있다. 진성 비정질 반도체 층(12)는 약 2 nm 내지 약 100 nm의 두께를 가지는 것이 바람직하고, 약 2 nm 내지 약 30 nm를 가지는 것이 더욱 바람직하다. 진성 비정질 반도체 층(12)는 적어도 코어(11)의 표면을 패시베이션하기 위해 배치된다. 진성 비정질 반도체 층(12)은 원자층 증착(ALD) 또는 화학 기상 증착(CVD)과 같은 임의의 적절한 방법에 의해 증착될 수 있다. The intrinsic amorphous semiconductor layer 12 may comprise any suitable intrinsic amorphous semiconductor material, such as intrinsic amorphous silicon, intrinsic amorphous germanium, intrinsic amorphous III-V or II-VI compound semiconductors. The intrinsic amorphous semiconductor layer 12 preferably has a thickness of about 2 nm to about 100 nm, more preferably about 2 nm to about 30 nm. The intrinsic amorphous semiconductor layer 12 is disposed to passivate the surface of the core 11 at least. The intrinsic amorphous semiconductor layer 12 may be deposited by any suitable method, such as atomic layer deposition (ALD) or chemical vapor deposition (CVD).

고농도 도핑된 비정질 반도체 층(13)은 고농도 도핑된 비정질 실리콘, 고농도 도핑된 비정질 게르마늄, 고농도 도핑된 비정질 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 화합물 반도체와 같은 임의의 적절한 고농도 도핑된 비정질 반도체 물질을 포함할 수 있다. 고농도 도핑된 비정질 반도체 층(13)이 코어(11)과 반대 유형이라는 것은, 만일 코어가 p-형이면, 고농도 도핑된 비정질 반도체 층(13)이 n-형이고, 만일 코어가 n-형이면, 고농도 도핑된 비정질 반도체 층(13)이 p-형인 것을 의미한다. 고농도 도핑된 비정질 반도체 층(13)은 적어도 약 10 nm, 예를 들어 약 10 nm 내지 약 200 nm의 두께를 가지는 것이 바람직하다. 고농도 도핑된 비정질 반도체 층(13)은 원자층 증착(ALD) 또는 화학 기상 증착(CVD)과 같은 임의의 적절한 방법에 의해 증착될 수 있다. The heavily doped amorphous semiconductor layer 13 includes any suitable highly doped amorphous semiconductor material such as heavily doped amorphous silicon, heavily doped amorphous germanium, heavily doped amorphous III-V or II-VI compound semiconductors can do. The reason why the heavily doped amorphous semiconductor layer 13 is opposite to the core 11 is that if the core is p-type, the heavily doped amorphous semiconductor layer 13 is n-type and if the core is n- , And the heavily doped amorphous semiconductor layer 13 is p-type. The highly doped amorphous semiconductor layer 13 preferably has a thickness of at least about 10 nm, for example, from about 10 nm to about 200 nm. The highly doped amorphous semiconductor layer 13 may be deposited by any suitable method, such as atomic layer deposition (ALD) or chemical vapor deposition (CVD).

고농도 도핑된 비정질 반도체 층(13), 진성 비정질 반도체 층(12) 및 코어(11)은 p-i-n 접합을 형성한다. The heavily doped amorphous semiconductor layer 13, the intrinsic amorphous semiconductor layer 12, and the core 11 form a p-i-n junction.

전기 절연 층(15)는 HfO2, SiO2, Al2O3, Si3N4 등과 같은 임의의 적절한 물질을 포함할 수 있다. The electrically insulating layer 15 may comprise any suitable material such as HfO 2 , SiO 2 , Al 2 O 3 , Si 3 N 4, and the like.

나노구조물(1)은 나노와이어 또는 나노슬래브(nanoslab)일 수 있다. 본원에서 사용된 용어 "나노와이어"는 기판에 수직인 방향(본원에서 "수직 방향(normal direction)"으로 참조된)에서의 차수가 수직 방향에 수직인 임의의 방향(본원에서 "횡 방향"으로 참조된)에서의 구조물의 차수보다 실질적으로 더 큰 구조물을 의미하고, 횡 방향에서의 차수는 1000 nm보다 더 작다. 본원에서 사용된 용어 "나노슬래브"는 수직 방향 및 횡 방향에서의 차수가 수직 방향 및 횡 방향의 둘 다에 수직인 방향(본원에서 "두께 방향"으로 참조된)에서의 구조물의 차수보다 실질적으로 더 큰 것을 의미하고, 두께 방향에서의 차수는 1000 nm 보다 더 작다. 나노슬래브는 직사각형, 타원형, 볼록-볼록(즉, 이중-볼록 렌즈와 같은), 오목-오목(즉, 이중-오목 렌즈와 같은), 평면-볼록(즉 평면-볼록 렌즈와 같은), 평면-오목(즉 평면-오목 렌즈와 같은)과 같은 기판에 평행한 단면에서 임의의 적절한 형상을 가질 수 있다. The nanostructure 1 may be a nanowire or a nanoslab. As used herein, the term "nanowire" refers to any direction in which the order in the direction perpendicular to the substrate (referred to herein as "normal direction ") is perpendicular to the vertical direction Quot;), and the order in the lateral direction is smaller than 1000 nm. As used herein, the term "nano-slab" refers to a material that is substantially perpendicular to the direction of the structure at a direction perpendicular and transverse to the direction perpendicular to both the vertical direction and the transverse direction (referred to herein as " And the degree in the thickness direction is smaller than 1000 nm. Nano-slabs are flat-convex (i.e., planar-convex lenses), planar-convex (i.e., double-convex lenses), concave-concave And may have any suitable shape in cross-section parallel to the substrate, such as a concave (i. E., A plane-concave lens).

일 실시예에 따르면, 나노구조물(1)은 태양 차광 자외선(SBUV) 검출기로 구성된다. SBUV 영역은 지구의 대기가 태양으로부터 지구까지의 모든 자외선을 흡수하는 파장의 범위이다. 예를 들어, 300 nm 내지 200 nm의 파장 영역은 SBUV 영역 내에 있다. SBUV 영역에서 오직 방사선을 검출하고 가시광선 및 적외선을 거부하는 장치는 SBUV 검출기 또는 SBUV 센서로 불린다.According to one embodiment, the nanostructure 1 is comprised of a sun-shielded ultraviolet (SBUV) detector. The SBUV region is the range of wavelengths at which the Earth's atmosphere absorbs all ultraviolet radiation from the sun to the Earth. For example, a wavelength range of 300 nm to 200 nm is within the SBUV region. An apparatus which detects only radiation in the SBUV region and rejects visible light and infrared rays is called an SBUV detector or SBUV sensor.

태양광은 본원의 실시예의 SBUV 검출기를 간섭하거나 차폐(blind)하지 않는다. 따라서, 본원의 실시예의 SBUV 검출기는 SBUV 영역에서 방출되는 인공 방사선원을 검출하는데 특히 유용하고, 매우 낮은 잘못된 경보 비율을 가진다. 이러한 인공 방사선원은 휴대용 지대공 미사일(shoulder launched surface to air missiles, SLSAM), 화염 및 불꼿, 또는 수소 불꽃을 포함하는 임의의 다른 UV 방출원의 배기 가스 기둥을 포함할 수 있다. 본원의 일 실시예의 SBUV 검출기는 태양 복사의 간섭 없이, 매우 높은 신호 대 바탕비(signal to background ratio)를 가지고, 전 일광을 포함한 모든 번개 조건에서 작동할 수 있다. The sunlight does not interfere with or blind the SBUV detector of the present embodiments. Thus, the SBUV detector of the present embodiment is particularly useful for detecting artificial radiation sources emitted in the SBUV region, and has a very low false alarm rate. Such sources of artificial radiation may include exhaust gas columns of any other UV source, including shoulder launched surface to air missiles (SLSAM), flames and flames, or hydrogen flames. The SBUV detector of one embodiment of the present application has a very high signal to background ratio, without interference of solar radiation, and can operate in all lightning conditions including all daylight.

일 실시예에 따르면, SBUV 검출기는 앞서 언급된 것(본원에서 "픽셀"로 참조된)으로 정의된 다수의 영역을 가지는 기판을 포함한다. 각각의 픽셀에서 SBUV 검출기는 기판으로부터 기본적으로 수직으로 확장된 하나 이상의 나노구조물(1)을 포함한다. SBUV 검출기에 있는 나노구조물(1)은 나노와이어이다. 하나 이상의 나노구조물(1)은 정규적인 배열 또는 무작위적으로 배열되어 서로 간에 균등하게 또는 불균등하게 위치할 수 있다. 다수의 나노구조물(1)은 오직 SBUV 영역에서 방사선에 반응하고, SBUV 영역 밖에서는 방사선에 반응하지 않도록 구성된다. 본원에서 용어 "반응(react)"은 광범위하게 흡수, 반사, 커플링, 검출, 상호 작용, 전기 신호로 변환 등을 포함하는 것을 의미한다. According to one embodiment, the SBUV detector comprises a substrate having a plurality of regions defined by the aforementioned (referred to herein as "pixels"). At each pixel, the SBUV detector comprises one or more nanostructures (1) that extend essentially vertically from the substrate. The nanostructure (1) in the SBUV detector is a nanowire. The one or more nanostructures (1) may be regularly or randomly arranged and positioned equally or non-uniformly with respect to one another. The plurality of nanostructures 1 are configured to react only with radiation in the SBUV region and not with radiation outside the SBUV region. The term "react" is used herein to broadly include absorption, reflection, coupling, detection, interaction, conversion into electrical signals, and the like.

도 2a는 SBUV(S10) 위의 다수의 나노구조물(1)(SBUV에 있는 나노와이어)중의 하나를 나타낸다. 간결성을 위해, 오직 하나의 나노구조물(1)을 나타내었지만 SBUV(S10)은 1000 이상 또는 1000000 이상과 같은 다수의 나노구조물(1)을 포함한다. 나노구조물(1)은 기판(S130)으로부터 기본적으로 수직으로 확장된다. 각각의 나노구조물(1)은 바람직하게 나노구조물(1)을 둘러싸는 클래딩(S120)을 포함한다. 기판(S130)은 금속인 것이 바람직하다. 나노구조물(1)은 클래딩(S120)보다 더 높은 굴절률을 가지는 것이 바람직하다. 본원에서 사용된 용어 "클래딩(cladding)" 또는 "클래드(clad)"는 나노구조물(1)을 둘러싸는 물질의 층을 의미한다. 2A shows one of a plurality of nanostructures 1 (nanowires in SBUV) on SBUV (S10). For the sake of brevity, only one nanostructure 1 is shown, but SBUV (S10) comprises a number of nanostructures (1) such as 1000 or more or 1000000 or more. The nanostructure 1 extends basically perpendicularly from the substrate S130. Each nanostructure 1 preferably includes a cladding S120 surrounding the nanostructure 1. The substrate S130 is preferably a metal. It is preferable that the nanostructure 1 has a higher refractive index than the cladding S120. The term "cladding" or "clad" as used herein means a layer of material surrounding the nanostructure 1.

도 2b는 수직 방향으로 입사되는, 100 내지 400 nm사이의 파장을 가진 UV 광에 대한 SBUV 검출기(S10)의 시뮬레이션된 흡수율을 나타낸다. 도 2b는 SBUV 검출기(S10)의 흡수율이 140 내지 290 nm 사이의 파장을 가진 UV 광에서 50% 이상이고, SBUV 검출기(S10)의 흡수율은 140 내지 290 nm 사이의 파장 영역 밖에서는 빠르게 거의 0으로 떨어지는 것을 나타낸다. 도 2b는 SBUV 검출기(S10)가 실제로 SBUV 영역의 방사선에 오직 반응하는 것을 나타낸다. 도 2c에 나타난 바와 같이, 각각의 나노구조물(1)은 기판(s130)(본원에서 "수신 단부(receiving end)"로 참조된)으로부터 나노구조물(1)의 단부에 배치된 연결기(coupler, S140)를 더 포함할 수 있다. 본원에서 사용된 용어 "연결기(coupler)"는 나노구조물(1)로 빛을 안내하는데 효과적인 층을 의미한다.Fig. 2b shows the simulated absorptivity of the SBUV detector S10 for UV light with a wavelength between 100 and 400 nm, which is incident in the vertical direction. 2B shows that the absorption rate of the SBUV detector S10 is 50% or more in UV light having a wavelength between 140 and 290 nm and the absorption rate of the SBUV detector S10 is almost zero rapidly out of a wavelength range between 140 and 290 nm It shows falling. 2B shows that the SBUV detector S10 actually only responds to radiation in the SBUV region. 2C, each of the nanostructures 1 includes a coupler S140 disposed at the end of the nanostructure 1 from a substrate s130 (referred to herein as the "receiving end"). ). The term "coupler " as used herein means a layer effective to guide light to the nanostructure (1).

일 실시예에 따르면, 나노구조물(1)은 나노와이어이고, 약 5 nm 내지 약 30 nm, 바람직하게는 약 20 nm의 지름을 가진다. 일 실시예에 따르면, 나노구조물(1)은 약 5 nm 내지 약 150 nm의 지름을 가진다. 클래딩(S130)은 약 10 nm 내지 약 200 nm, 바람직하게는 약 30 nm의 두께를 가진다. 나노구조물(1)의 피치(즉, 다수의 나노와이어 중의 하나가 가장 가까운 이웃까지의 중심 대 중심의 거리)는 약 0.2 um 내지 약 2 um이다. 나노구조물(1)의 높이(즉, 수직 방향에서의 차수)는 약 0.1 um 내지 약 5 um이다. 각 픽셀은 하나 이상의 나노구조물(1)을 가질 수 있다. According to one embodiment, the nanostructure 1 is a nanowire and has a diameter of about 5 nm to about 30 nm, preferably about 20 nm. According to one embodiment, the nanostructure 1 has a diameter of about 5 nm to about 150 nm. Cladding S130 has a thickness of about 10 nm to about 200 nm, preferably about 30 nm. The pitch of the nanostructure 1 (i.e., the distance from the center of gravity to the nearest neighbor of one of the plurality of nanowires) is from about 0.2 um to about 2 um. The height (i.e., degree in the vertical direction) of the nanostructure 1 is about 0.1 um to about 5 um. Each pixel can have one or more nanostructures (1).

도 2d 및 도 2e는 각각 SBUV 검출기(S10)의 사시도 및 평면도를 나타낸다. 간결성을 위해, 오직 네 개의 픽셀(점으로 표시된 직사각형에 의해 둘러싸인 지역)을 나타내었다. 나노구조물(1)은 바람직하게는 그것을 전기 신호로 변환하여 SBUV 영역에서 UV 방사선을 검출한다. 예를 들어, 각각의 나노구조물(1)은 기판(S130)과 함께 포토다이오드(애벌란시 포토다이오드와 같은)을 포함하거나, 또는 포토다이오드(애벌란시 포토다이오드와 같은)를 형성할 수 있다. SBUV 검출기(S10)은 나노구조물(1)로부터의 전기 신호를 검출하기 위해 배치되는 전기 부품, 예를 들어, 전체 SBUV 검출기(S10)에서 기판(S130)에의 판독 집적 회로(ROIC), 각 픽셀에서 모든 나노구조물(1)에 전기적으로 연결되고, 배치된 전극(S150), 모든 나노구조물(110)의 수신 단부에 전기적으로 연결되고, 배치된 공통 전극(S160)를 더 포함할 수 있다. 바람직하게는, SBUV 검출기(S10)은 분리적으로 다른 픽셀에 있는 나노구조물(1)로부터 전기 신호를 검출할 수 있다. 2D and 2E are a perspective view and a plan view of the SBUV detector S10, respectively. For the sake of brevity, only four pixels (areas surrounded by dotted rectangles) are shown. The nanostructure 1 preferably converts it to an electrical signal to detect UV radiation in the SBUV region. For example, each of the nanostructures 1 may include a photodiode (such as an avalanche photodiode) or a photodiode (such as an avalanche photodiode) together with the substrate S130. The SBUV detector S10 includes an electrical component disposed to detect an electrical signal from the nanostructure 1, for example, a readout integrated circuit (ROIC) from the entire SBUV detector S10 to the substrate S130, And may further include a common electrode S160 electrically connected to all of the nanostructures 1 and disposed and electrically connected to a receiving end of all the nanostructures 110. [ Preferably, the SBUV detector S10 is capable of detecting an electrical signal from the nanostructure 1 separately in different pixels.

도 2f에 나타난 바와 같이, 일 실시예에 따르면 SBUV 검출기(S10)는 태양광-차폐 이미지 센서 안에 전자 회로와 통합될 수 있다. 전자 회로는 나노구조물(1)을 구동하기 위해 주소 해독기(address decoder), 상호연관 이중 샘플링 회로(correlated double sampling circuit, CDS), 신호 처리기, 다중화기 및 고전압 공급(예를 들어, 적어도 50V, 100V, 200V 또는 그 이상을 제공할 수 있는 DC 고전압 공급)을 포함할 수 있다. 전자 회로는 나노구조물(1)에 의해 생성된 전기 신호를 검출하기 위하여 작동한다. As shown in FIG. 2F, according to one embodiment, the SBUV detector S10 may be integrated with an electronic circuit in a solar-shielded image sensor. The electronic circuit includes an address decoder, a correlated double sampling circuit (CDS), a signal processor, a multiplexer and a high voltage supply (for example, at least 50 V, 100 V , A DC high voltage supply capable of providing 200V or more). The electronic circuit operates to detect an electrical signal generated by the nanostructure 1.

도 2g에 개략적으로 나타난 바와 같이, SBUV 검출기(S10)는 또한 광 검출기장치에서 앞 광학으로 사용될 수 있다. As schematically shown in FIG. 2G, the SBUV detector S10 may also be used as a front optical in a photodetector device.

편광은 자신의 진동의 방향을 설명하는 파(wave)의 특정 유형의 속성이다. 가시광선을 포함하는 전자기파는 편광을 나타낼 수 있다. 관례상, 빛의 편광은 진동의 1 주기에 대해 공간의 한 지점에서 빛의 전계의 방향을 지정하여 설명한다. 대부분의 경우에 빛이 자유 공간에서 이동할 때, 횡파로 전파되며, 즉 편광은 빛의 방향에 수직이다. 이 경우, 전계는 한 방향(선형 편광)으로 배향될 수 있거나, 또는 파동 이동량(wave travel, 원형 또는 타원형 편광)으로 회전할 수 있다. 후자의 경우에, 진동은 주행 방향에 있어서, 오른쪽 또는 왼쪽으로 회전할 수 있다. 주어진 파에 회전의 존재 여부에 따라, 파의 키랄성(chirality) 또는 손잡이(handedness)이라고 불린다. 완전히 편광된 빛의 편광은 존스 벡터(Jones vector)로 나타낼 수 있다. z-방향을 따라 이동하는 빛의 전계의 복소 진폭(complex amplitude)의 x 및 y 성분, Ex(t) 및 Ey(t)는 하기로 표시된다. Polarization is an attribute of a particular type of wave that describes the direction of its vibration. Electromagnetic waves, including visible light, may exhibit polarization. By convention, light polarization describes the direction of the electric field of light at one point in space for one period of vibration. In most cases, as the light travels in free space, it propagates to the transverse wave, that is, the polarization is perpendicular to the direction of light. In this case, the electric field can be oriented in one direction (linearly polarized light), or can be rotated in wave travel (circular or elliptical polarization). In the latter case, the vibration can be rotated rightward or leftward in the running direction. Depending on the presence of rotation in a given wave, it is called the chirality or handedness of the wave. The polarization of fully polarized light can be represented by a Jones vector. The x and y components, Ex (t) and Ey (t), of the complex amplitude of the electric field of light moving along the z-direction are expressed as follows.

Figure 112013116679435-pct00001
는 존스 벡터이다.
Figure 112013116679435-pct00001
Is a Jones vector.

편광되지 않거나, 부분적으로 편광된, 및 완전히 편광된 빛을 포함하는, 임의의 편광을 가진 빛의 편광은 스토크스 매개 변수(Stokes parameters)로 표시될 수 있고 그것은 상호 독립적인 네 개의 매개 변수이다. The polarization of light with any polarization, including unpolarized, partially polarized, and fully polarized light, can be represented by Stokes parameters, which are four parameters that are mutually independent.

빛의 편광을 검출하거나, 또는 빛의 존스 벡터 또는 스토크스 매개변수를 측정할 수 있는 장치는 많은 응용 분야에서 유용할 수 있다. Devices capable of detecting light polarization, or measuring the light's Jones vector or Stokes parameters, may be useful in many applications.

일 실시예에 따르면, 장치는 상기(본원에서 "서브픽셀"; "서브픽셀"과 관련된 군은 "픽셀"로 참조될 수 있음) 정의된 다수의 영역을 가지는 기판을 포함한다. 각각의 서브픽셀에서, 장치는 나노슬래브인 다수의 나노구조물(1)을 포함한다. 다수의 나노구조물(1)은 서로 간에 균등하거나, 비균등하게 위치할 수 있다. 다른 서브픽셀에 있는 다수의 나노구조물(1)은 같은 편광을 가진 빛에 다르게 반응하기 위해 작동한다. 용어 "반응(react)"은 광범위하게 흡수, 반사, 커플링, 검출, 상호 작용, 전기 신호로 변환 등을 포함하는 것을 의미한다. 첫 번째 서브픽셀에 있는 다수의 나노구조물(1)은 첫 번째 횡 방향으로 확장하고; 두 번째 서브픽셀에 있는 다수의 나노구조물(1)은 두 번째 횡 방향으로 확장하고, 여기서 첫 번째 및 두 번째 픽셀은 인접하며, 첫 번째 횡 방향은 두 번째 횡 방향과 다르다. According to one embodiment, the apparatus includes a substrate having a plurality of regions defined therein (which may be referred to herein as "subpixels"; In each subpixel, the device comprises a plurality of nanostructures 1 that are nano-slabs. The plurality of nanostructures 1 may be positioned uniformly or non-uniformly with respect to each other. A plurality of nanostructures (1) in different subpixels operate to react differently to light with the same polarization. The term "react" broadly includes absorption, reflection, coupling, detection, interaction, conversion into electrical signals, and the like. A plurality of nanostructures (1) in a first subpixel extend in a first lateral direction; A plurality of nanostructures (1) in a second subpixel extend in a second transverse direction, wherein the first and second pixels are adjacent and the first transverse direction is different from the second transverse direction.

도 3a은 일 실시예에 따른 장치(P10)를 나타낸다. 간결성을 위해, 기판(P110)의 두 개의 서브픽셀 (P10a) 및 (P10b)이 설명되었다. 그러나, 장치(P10)은 100 이상, 1000 이상, 1000000 이상과 같은 다수의 서브픽셀을 포함한다. 서브픽셀은 약 1 마이크론 내지 100 마이크론(더 바람직하게는 5 마이크론)의 피치를 가지는 것이 바람직하다. 각각의 서브픽셀 (P10a) 및 (P10b)에서, 장치 (P10)은 각각 다수의 나노구조물(1)(즉, 적어도 두 개의 형태)을 포함한다. 서브픽셀(P10a)에 있는 나노구조물(1) 및 서브픽셀(P10b)에 있는 나노구조물(1)은 다른 횡 방향으로 확장된다. 나노구조물(1)은 바람직하게 약 0.5 내지 5 마이크론(더 바람직하게는 약 1 마이크론)의 피치(즉, 상기 두께 방향에서 인접한 형태(100)들 사이의 공간), 약 0.3 내지 10 마이크론(더 바람직하게는 약 5 마이크론)의 높이(즉, 수직 방향에서의 차수), 및 적어도 4:1, 바람직하게는 적어도 10: 1의 종횡 비(즉, 두께 방향에서의 차수에 대한 횡 방향에서의 차수의 비율)를 가진다. 각각의 나노구조물(1)은 기판(P110)과 p-i-n 다이오드를 형성하고, p-i-n 다이오드는 그 위에 충돌하는 적어도 빛의 일 부분을 전기 신호로 변환하기 위하여 작동한다. 장치(P10)는 나노구조물(1)로부터 전기 신호를 검출하기 위하여 구성된 전기 부품, 예를 들어, 상기 모든 나노구조물(1)에 전기적으로 연결되고, 각각의 서브픽셀 위에 배치된 투명 전극을 더 포함하는 것이 바람직하다. 각각의 서브픽셀 위에 있는 투명 전극은 인접한 서브픽셀에 있는 투명 전극과 분리되는 것이 바람직하다. 반사 물질은 나노구조물(1) 사이에 있는 기판(P110)의 영역에 증착될 수 있다. 기판(P110)은 약 5 내지 700 마이크론(바람직하게는 120 마이크론)의 수직 방향에서의 두께를 가질 수 있다. 3A shows an apparatus P10 according to one embodiment. For the sake of brevity, two sub-pixels P10a and P10b of the substrate P110 have been described. However, the apparatus P10 includes a plurality of subpixels such as 100 or more, 1000 or more, 1000000 or more. Preferably, the subpixel has a pitch of about 1 micron to 100 microns (more preferably 5 microns). In each of the sub-pixels P10a and P10b, the device P10 includes a plurality of nanostructures 1 (i.e., at least two types). The nanostructure 1 in the subpixel P10a and the nanostructure 1 in the subpixel P10b extend in the other lateral direction. The nanostructure 1 preferably has a pitch of about 0.5 to 5 microns (more preferably about 1 micron) (i.e., a space between adjacent features 100 in the thickness direction), about 0.3 to 10 microns (That is, a degree in the vertical direction) of at least 4: 1, and preferably at least 10: 1 (that is, a degree in the transverse direction with respect to the order in the thickness direction) Ratio). Each nanostructure 1 forms a p-i-n diode with the substrate P110, and the p-i-n diode operates to convert at least part of the light impinging thereon into an electrical signal. The device P10 further includes an electrical component configured to detect an electrical signal from the nanostructure 1, for example, a transparent electrode electrically connected to all of the nanostructures 1 and disposed on each subpixel . It is preferable that the transparent electrode on each subpixel be separated from the transparent electrode in the adjacent subpixel. Reflective materials can be deposited in regions of the substrate P110 between the nanostructures 1. Substrate P110 may have a thickness in the vertical direction of about 5 to 700 microns (preferably 120 microns).

도 3b는 서로 다른 편광을 가진 빛이 그 위에서 충돌할 때, 하나의 서브픽셀에서 나노구조물(1)의 개략도를 나타낸다. 기본적으로 나노구조물(1)의 두께 방향에서 선형 편광 및 약 400 nm의 파장을 갖는 빛(P15a)에 대하여, 나노구조물(1)의 흡수율은 약 35%이다. 반대로, 기본적으로 나노구조물(1)의 횡 방향에서 선형 편광 및 빛(P15)과 같은 파장을 갖는 빛(P15b)에 대하여, 나노구조물(1)의 흡수율은 약 95%이다.3B shows a schematic view of the nanostructure 1 in one subpixel when light with different polarizations collides thereon. Basically, the absorption rate of the nanostructure 1 is about 35% with respect to light P15a having linear polarization and a wavelength of about 400 nm in the thickness direction of the nanostructure 1. On the other hand, the absorption rate of the nanostructure 1 is about 95% with respect to the light P15b having basically the linear polarization in the lateral direction of the nanostructure 1 and the wavelength of light P15.

도(P10)에 나타난 바와 같이, 일 실시예에 따르면, 장치(P10)은 편광 검출 배열 안에 전자 회로와 통합될 수 있다. 전자 회로는 검출기 배열의 양 방향에 있는 주소 해독기, 상호연관 이중 샘플링 회로(CDS), 신호 처리기, 다중화기를 포함할 수 있다. 전자 회로는 그 위에 충돌된 적어도 빛의 일 부분으로부터 나노구조물(100)에 의해 변환된 전기 신호를 검출하기 위하여 작동한다. 전기 회로는 같은 횡 방향으로 확장되는 특징을 가진 몇몇의 서브픽셀로부터 전기 신호의 내삽을 계산하기 위하여 더욱 작동할 수 있다. 전자 회로의 다른 기능은 게인 조정(gain adjustment), 스토크스 매개 변수의 계산을 포함할 수 있다. 특히, 서브픽셀은 군(즉, 픽셀)으로 배열될 수 있다. 예로, 도 3c에서, 서브픽셀 A 및 서브픽셀 B, C 및 D는 서로 간에 근접하게 배열될 수 있고, 픽셀로 참조되고, 여기에서 서브픽셀 B, C 및 D 에서의 형태는 서브픽셀 A에서의 형태가 확장하는 횡 방향에 비해 45°, 90° 및 -45° 횡 방향으로 확장한다. As shown in diagram P10, according to one embodiment, device P10 may be integrated with an electronic circuit in a polarization detection arrangement. The electronic circuitry may include an address decoder in both directions of the detector array, a correlated double sampling circuit (CDS), a signal processor, and a multiplexer. The electronic circuit operates to detect electrical signals converted by the nanostructure 100 from at least a portion of the light impinging thereon. The electrical circuit may further operate to compute an interpolation of the electrical signal from several subpixels having the same lateral extension characteristics. Other functions of the electronic circuit may include gain adjustment, calculation of the Stokes parameters. In particular, subpixels may be arranged in groups (i.e., pixels). For example, in Figure 3c, subpixel A and subpixels B, C and D may be arranged close together and referred to as pixels, where the shape at subpixels B, C, Extend in the transverse direction by 45 °, 90 ° and -45 ° compared to the transverse direction in which the shape extends.

도 3d에서 나타난 바와 같은 일 실시예에 따르면, 나노구조물(100)은 각각의 측면벽(즉, 횡 방향 및 수직 방향에서 확장되는 표면) 위에 각각 금속 층을 포함할 수 있다. 금속 층은 약 5 nm 내지 약 100 nm의 두께를 가지는 것이 바람직하고, 약 50 nm를 가지는 것이 더욱 바람직하다. 금속 층은 실질적으로 전체 측면벽을 덮고, 금속 층은 수직 방향에서 나노구조물의 양단으로 확장되지 않는다. According to one embodiment, as shown in Figure 3D, the nanostructure 100 may include a metal layer on each side wall (i.e., a surface that extends in the lateral and vertical directions), respectively. The metal layer preferably has a thickness of about 5 nm to about 100 nm, more preferably about 50 nm. The metal layer covers substantially the entire lateral wall, and the metal layer does not extend to both ends of the nanostructure in the vertical direction.

태양 전지(solar cell)로도 불리는, 광전 변환 소자는 광기전력 효과(photovoltaic effect)에 의해 태양 에너지를 직접적으로 전기로 변환하는 고체 상태 소자이다. 전지의 어셈블리는 태양 전지판(solar panel)으로도 알려진 태양 전지 모듈을 만드는데 사용된다. 태양열 발전(solar power)으로도 불리는, 태양 전지 모듈에 의해 생성된 에너지는 태양 에너지의 예이다. A photoelectric transducer, also referred to as a solar cell, is a solid state device that converts solar energy directly into electricity by a photovoltaic effect. The assembly of the cell is used to make a solar cell module, also known as a solar panel. The energy generated by solar cell modules, also called solar power, is an example of solar energy.

광기전력 효과(photovoltaic effect)는 빛에 노출될 때, 물질에서 전압(또는 상응하는 전류)을 생성하는 것이다. 광기전력 효과가 광전 효과(photoelectric effect)와 직접적으로 관련되어있지만, 두 과정은 다르며 서로 구별되어야 한다. 광전 효과에서는, 충분한 에너지의 방사선에 노출될 때, 전자가 물질의 표면으로부터 방출된다. 광기전력 효과는 생성된 전자가 물질내의 다른 밴드(즉, 가전자대(valence band)로부터 전도대(conduction band)로) 사이를 이동하여 두 전극 사이에 전압을 만든다는 점에서 다르다. A photovoltaic effect is the generation of a voltage (or corresponding current) in a material when exposed to light. Although the photovoltaic effect is directly related to the photoelectric effect, the two processes are different and must be distinguished from each other. In the photoelectric effect, electrons are emitted from the surface of the material when exposed to radiation of sufficient energy. The photovoltaic effect differs in that the generated electrons travel between different bands within the material (i.e., from the valence band to the conduction band) to create a voltage between the two electrodes.

광전 변환은 태양 에너지를 전기로 변환하기 위해, 태양광 전지를 이용하여 전력(electric power)을 생성하는 방법이다. 광기전력 효과는 전기를 생성하기 위해, 전자를 더 높은 상태의 에너지로 노킹하는(knocking)-태양 에너지의 패킷(packet)-빛의 광자로 언급된다. 더 높은 상태의 에너지에서, 전자는 반도체에서 단일 원자와 연관된 이의 정상위치(normal position)에서 탈출하여, 전기 회로에서 전류의 일부분이 될 수 있다. 이 광자들은 태양광 스페트럼의 다른 파장에 따른 다른 양의 에너지를 포함한다. 광자가 PV 전지에 부딪칠 때, 그들은 반사 또는 흡수되거나, 또는 바로 통과할 수 있다. 흡수된 광자는 전기를 생성할 수 있다. 용어 광전 변환은 소자를 통한 전류가 전적으로 빛 에너지에서 기인된 것인 광다이오드(photodiode)의 비평향된(unbiased) 작동 모드를 나타낸다. 거의 모든 광전 변환 소자는 광다이오드의 몇가지 유형이다.Photoelectric conversion is a method of generating electric power using a solar cell in order to convert solar energy into electricity. Photovoltaic effects are referred to as photons of light - packets of solar energy - knocking electrons into higher state energy to generate electricity. In higher state energies, electrons may escape from their normal position in a semiconductor associated with a single atom and become part of the current in an electrical circuit. These photons contain different amounts of energy along different wavelengths of the solar spectrum. When a photon strikes a PV cell, they can be reflected, absorbed, or passed straight through. Absorbed photons can generate electricity. The term photoelectric conversion refers to the unbiased mode of operation of a photodiode in which the current through the device is entirely due to light energy. Nearly all photoelectric conversion elements are some type of photodiode.

통상적인 태양 전지는 종종 빛을 받아들이는 표면에 불투명(opaque)한 전극을 가진다. 이러한 불투명 전극 위로 입사되는 임의의 빛은 태양 전지로부터 멀리 반사되거나 또는 불투명 전극에 의해 흡수되어, 전기를 생성하는데 기여하지 않는다. 그러므로, 이러한 결점을 가지지 않은 광전 변환 소자가 요구되고 있다. Conventional solar cells often have opaque electrodes on the surface that receives light. Any light that is incident on this opaque electrode is reflected away from the solar cell or absorbed by the opaque electrode, and does not contribute to generating electricity. Therefore, a photoelectric conversion element that does not have such drawbacks is required.

도 4a는 또 하나의 실시예에 따른 광전변환 소자(V200)의 개략적인 단면도를 나타낸다. 광전변환 소자(V200)는 기판(V205), 기판(V205)에 기본적으로 수직인 다수의 나노구조물(1), 나노구조물(1) 사이에 있는 하나 이상의 리세스(V230)를 포함한다. 각각의 리세스(V230)는 측면 벽(V230a) 및 바닥 벽(V230b)을 가진다. 바닥 벽(V230b)은 평면 반사 층(V232)을 가진다. 측면 벽(V230a)은 어떠한 평면 반사층(V232)도 가지지 않는다. 연속적인 클래딩 층(V240)은 전체의 나노구조물(1) 위에 배치된다. 광전변환 소자(V200)는 클래딩 층(V240) 및 상부 표면(V220a)의 위에 오직 직접적으로 배치된 결합 층(V260)을 더 포함할 수 있다. 4A is a schematic cross-sectional view of a photoelectric conversion element V200 according to another embodiment. The photoelectric conversion element V200 includes a substrate V205, a plurality of nanostructures 1 that are basically perpendicular to the substrate V205, and at least one recess V230 between the nanostructures 1. [ Each recess V230 has a side wall V230a and a bottom wall V230b. The bottom wall V230b has a planar reflective layer V232. The side wall V230a has no planar reflection layer V232. A continuous cladding layer (V240) is disposed on the entire nanostructure (1). The photoelectric conversion element V200 may further include a cladding layer V240 and a bonding layer V260 disposed only directly on the upper surface V220a.

나노구조물(1)은 임의의 단면 모양을 가질 수 있다. 예를 들어, 나노구조물(1)은 타원형, 원형, 직사각형 및 다각형 단면을 가진 원통(cylinder) 또는 각기둥(prism)일 수 있다. 또한, 나노구조물(1)은 도 4f에 나타난 바와 같이 스트립, 또는 도 4g에 나타난 바와 같이 메시일 수 있다. 일 실시예에 따르면, 나노구조물(1)은 50 nm 내지 5000 nm의 지름, 1000 nm 내지 20000 nm의 높이, 300 nm 내지 15000 nm의 두 개의 가장 근접한 기둥 사이의 중심-대-중심의 거리를 가진 기둥들이다. 바람직하게는, 나노구조물(1)은 나노구조물(1)의 상부 표면(V220a)의 전체 윤곽을 따라 돌출된 부분(V224)을 가진다. The nanostructure 1 may have any cross-sectional shape. For example, the nanostructure 1 may be a cylinder or prism having an elliptical, circular, rectangular, and polygonal cross-section. In addition, the nanostructure 1 may be a strip as shown in Figure 4f, or a mesh as shown in Figure 4g. According to one embodiment, the nanostructure 1 has a diameter of 50 nm to 5000 nm, a height of 1000 nm to 20000 nm, a center-to-center distance between two nearest columns of 300 nm to 15000 nm Pillars. Preferably, the nanostructure 1 has a portion V224 protruding along the entire contour of the upper surface V220a of the nanostructure 1.

각 리세스(V230)는 측면 벽(V230a)과 바닥 벽(V230b) 사이에 둥근 또는 비스듬한 내부 가장자리를 가지는 것이 바람직하다. Each recess V230 preferably has a rounded or bevelled inner edge between the side wall V230a and the bottom wall V230b.

평면 반사 층(V232)은 임의의 적절한 물질, 예를 들어 ZnO, Al, Au, Ag, Pd, Cr, Cu, Ti, 및 이들의 조합 등일 수 있다. 평면 반사 층(V232)은 전기 전도성 물질이 바람직하고, 금속이 더욱 바람직하다. 평면 반사 층(V232)은 임의의 파장의 가시광선에 대해 적어도 50%의 반사도, 더 바람직하게는 적어도 70%의 반사도, 가장 바람직하게는 적어도 90%의 반사도를 가진다. 평면 반사 층(V232)은 바람직하게는 적어도 5 nm, 더 바람직하게는 적어도 20 nm의 두께를 가진다. 모든 리세스(V230)에 있는 평면 반사 층(V232)은 연결되어있는 것이 바람직하다. 평면 반사 층(V232)은 그 위에 입사된 빛을 나노구조물(1)로 반사하는 기능을 하여 나노구조물(1)에 의해 빛을 흡수시킨다. 평면 반사 층(V232)은 광전 변환 소자(V200)의 전극으로서 작동한다. The planar reflective layer V232 may be any suitable material, such as ZnO, Al, Au, Ag, Pd, Cr, Cu, Ti, The planar reflective layer V232 is preferably an electrically conductive material, more preferably a metal. The planar reflective layer V232 has a reflectivity of at least 50%, more preferably at least 70%, and most preferably at least 90% reflectivity for visible light of any wavelength. The planar reflective layer V232 preferably has a thickness of at least 5 nm, more preferably at least 20 nm. It is preferable that the planar reflective layer V232 in all the recesses V230 is connected. The planar reflective layer V232 functions to reflect the light incident thereon onto the nanostructure 1, thereby absorbing the light by the nanostructure 1. The planar reflective layer V232 operates as an electrode of the photoelectric conversion element V200.

클래딩 층(V240)은 적어도 50%, 더 바람직하게는 적어도 70%, 가장 바람직하게는 적어도 90%의 투과도를 가진 가시광선에 상당히 투명하다. 클래딩 층(V240)은 전기 전도성 물질로 만들어질 수 있다. 클래딩 층(V240)은 ITO(인듐 주석 산화물), AZO(알루미늄 도핑된 산화 아연), ZIO(아연 인듐 산화물), ZTO(아연 주석 산화물) 등과 같은 투명한 전도성 산화물로 만들어진 것이 바람직하다. 클래딩 층(V240)은 약 50 nm 내지 약 5000 nm의 두께를 가질 수 있다. 클래딩 층(v240)은 나노구조물(1)과 함께 옴 접촉을 형성하는 것이 바람직하다. 클래딩 층(V240)은 평면 반사 층(V232)과 함께 옴 접촉을 형성하는 것이 바람직하다. 클래딩 층(V240)은 광전 변환 소자(V200)의 전극으로서 작동하는 것이 바람직하다.. The cladding layer V240 is substantially transparent to visible light with a transmission of at least 50%, more preferably at least 70%, and most preferably at least 90%. The cladding layer (V240) may be made of an electrically conductive material. The cladding layer V240 is preferably made of a transparent conductive oxide such as ITO (indium tin oxide), AZO (aluminum-doped zinc oxide), ZIO (zinc indium oxide), ZTO (zinc tin oxide) The cladding layer (V240) may have a thickness of from about 50 nm to about 5000 nm. The cladding layer (v240) preferably forms an ohmic contact with the nanostructure (1). The cladding layer V240 preferably forms an ohmic contact with the planar reflective layer V232. The cladding layer V240 preferably operates as an electrode of the photoelectric conversion element V200.

기판(V205)은 나노구조물(1) 맞은편에 평평한 표면(V250)을 가지는 것이 바람직하다. 평평한 표면(V250)은 나노구조물(1)의 코어(11)와 반대 전도 타입의 도핑 층(V251)을 가질 수 있고, 즉, 만일 코어가(11)가 n 타입이면, 도핑 층(V251)은 p 타입이고; 만일 코어가(11)가 p 타입이면, 도핑 층(V251)은 n 타입이다. 도핑 층(V251)은 각 나노구조물(1)에 전기적으로 연결되어 있다. 또한, 평평한 표면(V250)은 도핑 층(V251) 위에 배치된 금속 층(V252)을 가질 수 있다. 금속 층(V252)은 도핑 층(V251)과 함께 옴 접촉을 형성한다. 기판(V205)은 적어도 50 마이크론의 두께를 가지는 것이 바람직하다. 평면 반사 층(V232)의 총 면적은 평평한 표면(V250)의 표면적의 적어도 40%인 것이 바람직하다.It is preferable that the substrate V205 has a flat surface V250 opposite to the nanostructure 1. The flat surface V250 may have a doping layer V251 of opposite conductivity type to the core 11 of the nanostructure 1, i.e. if the core 11 is n-type, the doping layer V251 may have a p type; If the core 11 is a p-type, the doping layer V251 is n-type. The doping layer V251 is electrically connected to each of the nanostructures 1. In addition, the flat surface V250 may have a metal layer V252 disposed over the doped layer V251. The metal layer V252 forms an ohmic contact with the doped layer V251. The substrate V205 preferably has a thickness of at least 50 microns. The total area of the planar reflective layer (V232) is preferably at least 40% of the surface area of the flat surface (V250).

결합 층(V260)은 클래딩 층(V240)과 다른 물질이거나, 또는 클래딩 층(V240)과 동일한 물질일 수 있다. 도 4b에 나타난 바와 같이, 나노구조물(1)의 코어(11)의 굴절률 n1, 클래딩 층(V240)의 굴절률 n2, 결합 층(V260)의 굴절률 n3, 나노구조물(1) 사이의 공간의 굴절률 n4는 n1>n2>n4 및 n1>n3>n4의 관계를 만족시키는 것이 바람직하고, 이것은 나노구조물(1)에서 빛 농도를 향상시키는 것을 유도한다. The bonding layer V260 may be a material different from the cladding layer V240 or the same material as the cladding layer V240. The refractive index n 1 of the core 11 of the nanostructure 1 , the refractive index n 2 of the cladding layer V240, the refractive index n 3 of the bonding layer V260, the space between the nanostructures 1 The refractive index n 4 of the nanostructure 1 preferably satisfies the relationship of n 1 > n 2 > n 4 and n 1 > n 3 > n 4 , which leads to the enhancement of the light density in the nanostructure (1).

일 실시예에서, 나노구조물(1)은 직사각형 배열, 육각형 배열, 사각형 배열 및 동심 고리와 같은 배열로 정렬된 기둥들이다. 각 기둥은 약 5 마이크론의 높이이다. 나노구조물(1)의 피치는 300 nm 내지 15 마이크론이다. 클래딩 층(V240)은 약 175 nm 두께이다.In one embodiment, the nanostructures 1 are columns arranged in an array such as a rectangular array, a hexagonal array, a rectangular array, and a concentric loop. Each column is about 5 microns high. The pitch of the nanostructure 1 is 300 nm to 15 microns. The cladding layer (V240) is about 175 nm thick.

도 4c은 광전 변환 소자(V200)의 예시적인 상부 단면도를 나타낸다. 도 4d은 광전 변환 소자(V200)의 예시적인 사시도를 나타낸다.4C shows an exemplary top cross-sectional view of the photoelectric conversion element V200. 4D shows an exemplary perspective view of the photoelectric conversion element V200.

빛을 전기로 변환하는 방법은 광전 변환 소자(V200)를 빛에 노출하는 단계; 평면 반사 층(V232)을 이용하여 빛을 나노구조물(1)에 반사하는 단계; 나노구조물(1)을 이용하여 빛을 흡수하고, 빛을 전기로 변환하는 단계; 광전 변환 소자(V200)로부터 전류를 끌어오는 단계를 포함한다. 도4e에 나타난 바와 같이, 광전 변환 소자(V200)에서, 전류는 금속 층(V252) 및 평면 반사 층(V232)으로부터 각각 끌려올 수 있다 A method of converting light into electricity includes the steps of exposing a photoelectric conversion element (V200) to light; Reflecting the light onto the nanostructure 1 using a planar reflective layer V232; Absorbing light using the nanostructure 1 and converting light into electricity; And drawing a current from the photoelectric conversion element V200. As shown in Fig. 4E, in the photoelectric conversion element V200, a current can be drawn from the metal layer V252 and the planar reflective layer V232, respectively

도 5a는 또 하나의 실시예에 따른 광전변환 소자(W200)의 개략적인 단면도를 나타낸다. 광전변환 소자(W200)는 기판(W205), 기판(W205)에 기본적으로 수직인 다수의 나노구조물(1), 나노구조물(1) 사이에 있는 하나 이상의 리세스(W230) 및 전극 층(W280)을 포함한다. 각각의 리세스(W230)는 투명한 물질(W240)로 채워진다. 각각의 리세스(W230)는 측면 벽(W230a) 및 바닥 벽(W230b)을 가진다. 바닥 벽(W230b)은 평면 반사 층(W232)을 가진다. 측면 벽(W230a)은 어떠한 평면 반사층(W232)도 가지지 않는다. 투명한 물질(W240)은 나노구조물(1)의 상부 표면(W220a)과 같은 공간을 차지하는(coextensive) 표면을 가진다. 광전 변환 소자(W200)는 투명한 물질(W240) 및 나노구조물(1) 위에 배치된 전극 층(W280)을 더 포함한다. 광전 변환 소자(W200)는 전극 층(W280) 및 오직 상부 표면(W220a) 위에 배치된 결합 층(W260)을 더 포함한다. 5A is a schematic cross-sectional view of a photoelectric conversion element W200 according to another embodiment. The photoelectric conversion element W200 includes a substrate W205, a plurality of nanostructures 1 that are basically perpendicular to the substrate W205, at least one recess W230 and an electrode layer W280 between the nanostructures 1, . Each recess W230 is filled with a transparent material W240. Each of the recesses W230 has a side wall W230a and a bottom wall W230b. The bottom wall W230b has a planar reflective layer W232. The side wall W230a has no planar reflection layer W232. The transparent material W240 has a surface coextensive with the upper surface W220a of the nanostructure 1. The photoelectric conversion element W200 further includes a transparent material W240 and an electrode layer W280 disposed on the nanostructure 1. [ The photoelectric conversion element W200 further includes an electrode layer W280 and a bonding layer W260 disposed only on the upper surface W220a.

나노구조물(1)은 임의의 단면 모양을 가질 수 있다. 예를 들어, 나노구조물(1)은 타원형, 원형, 직사각형 및 다각형 단면을 가진 원통(cylinder) 또는 각기둥(prism)일 수 있다. 또한, 나노구조물(1)은 도 4f에 나타난 바와 같이 스트립 또는 도 4g에 나타난 바와 같이 메시일 수 있다. 일 실시예에 따르면, 나노구조물(1)은 50 nm 내지 5000 nm의 지름, 1000 nm 내지 20000 nm의 높이, 300 nm 내지 15000 nm의 두 개의 가장 근접한 기둥 사이의 중심-대-중심의 거리를 가진 기둥들이다. 바람직하게는, 나노구조물(1)은 나노구조물(1)의 상부 표면(W220a)의 전체 윤곽을 따라 돌출된 부분(W224)을 가진다.The nanostructure 1 may have any cross-sectional shape. For example, the nanostructure 1 may be a cylinder or prism having an elliptical, circular, rectangular, and polygonal cross-section. In addition, the nanostructure 1 may be a strip as shown in Figure 4f or a mesh as shown in Figure 4g. According to one embodiment, the nanostructure 1 has a diameter of 50 nm to 5000 nm, a height of 1000 nm to 20000 nm, a center-to-center distance between two nearest columns of 300 nm to 15000 nm Pillars. Preferably, the nanostructure 1 has a protruded portion W224 along the entire contour of the upper surface W220a of the nanostructure 1.

각 리세스(W230)는 측면 벽(W230a)과 바닥 벽(W230b) 사이에 둥근 또는 비스듬한 내부 가장자리를 가지는 것이 바람직하다. Each of the recesses W230 preferably has a rounded or bevelled inner edge between the side wall W230a and the bottom wall W230b.

평면 반사 층(W232)은 임의의 적절한 물질, 예를 들어 ZnO, Al, Au, Ag, Pd, Cr, Cu, Ti, Ni 및 이들의 조합 등일 수 있다. 평면 반사 층(W232)은 전기 전도성 물질이 바람직하고, 금속이 더욱 바람직하다. 평면 반사 층(W232)은 임의의 파장의 가시광선에 대해 적어도 50%의 반사도, 더 바람직하게는 적어도 70%의 반사도, 가장 바람직하게는 적어도 90%의 반사도를 가진다. 평면 반사 층(W232)은 바람직하게는 적어도 5 nm, 더 바람직하게는 적어도 20 nm의 두께를 가진다. 모든 리세스(W230)에 있는 평면 반사 층(W232)은 연결되어있는 것이 바람직하다. 평면 반사 층(W232)은 그 위에 입사된 빛을 나노구조물(1)로 반사하는 기능을 하여 나노구조물(1)에 의해 빛을 흡수시킨다. 평면 반사 층(W232)은 광전 변환 소자(W200)의 전극으로서 작동한다. The planar reflective layer W232 may be any suitable material, such as ZnO, Al, Au, Ag, Pd, Cr, Cu, Ti, Ni and combinations thereof. The planar reflective layer W232 is preferably an electrically conductive material, more preferably a metal. The planar reflective layer W232 has a reflectivity of at least 50%, more preferably at least 70%, and most preferably at least 90% reflectivity for visible light of any wavelength. The planar reflective layer W232 preferably has a thickness of at least 5 nm, more preferably at least 20 nm. The planar reflective layer W232 in all the recesses W230 is preferably connected. The planar reflective layer W232 functions to reflect the light incident thereon onto the nanostructure 1, thereby absorbing the light by the nanostructure 1. The planar reflective layer W232 operates as an electrode of the photoelectric conversion element W200.

투명한 물질(W240)은 바람직하게는 적어도 50%, 더 바람직하게는 적어도 70%, 가장 바람직하게는 적어도 90%의 투과도를 가진 가시광선에 상당히 투명하다. 투명한 물질(W240)은 전기 전도성 물질일 수 있다. 투명한 물질(W240)은 ITO(인듐 주석 산화물), AZO(알루미늄 도핑된 산화 아연), ZIO(아연 인듐 산화물), ZTO(아연 주석 산화물) 등과 같은 투명한 전도성 산화물로 만들어진 것이 바람직하다. 투명한 물질(W240)은 나노구조물(1)의 고농도 도핑된 비정질 반도체 층(13)과 함께 옴 접촉을 형성하는 것이 바람직하다. 투명한 물질(W240)은 평면 반사 층(W232)과 함께 옴 접촉을 형성하는 것이 바람직하다. 투명한 물질(W240)은 광전 변환 소자(W200)의 전극으로서 작동하는 것이 바람직하다. 또한, 투명한 물질(W240)은 SiO2 또는 고분자 같은 적절한 전기 절연 물질일 수 있다. The transparent material (W240) is highly transparent to visible light having a transmittance of preferably at least 50%, more preferably at least 70%, and most preferably at least 90%. The transparent material (W240) may be an electrically conductive material. The transparent material (W240) is preferably made of a transparent conductive oxide such as ITO (indium tin oxide), AZO (aluminum-doped zinc oxide), ZIO (zinc indium oxide), ZTO (zinc tin oxide) It is preferable that the transparent material W240 forms ohmic contact with the heavily doped amorphous semiconductor layer 13 of the nanostructure 1. The transparent material W240 preferably forms an ohmic contact with the planar reflective layer W232. It is preferable that the transparent material W240 operates as an electrode of the photoelectric conversion element W200. Further, the transparent material (W240) can be a suitable electrical insulating material such as SiO 2 or a polymer.

기판(W205)은 나노구조물(1) 맞은편에 평평한 표면(W250)을 가지는 것이 바람직하다. 평평한 표면(W250)은 나노구조물(1)의 코어(11)와 반대 전도 타입의 도핑 층(W251)을 가질 수 있고, 즉, 만일 코어(11)가 n 타입이면, 도핑 층(W251)은 p 타입이고; 만일 코어(11)가 p 타입이면, 도핑 층(W251)은 n 타입이다. 도핑 층(W251)은 각 나노구조물(1)에 전기적으로 연결되어 있다. 또한, 평평한 표면(W250)은 도핑 층(W251) 위에 배치된 금속 층(W252)을 가질 수 있다. 금속 층(W252)은 도핑 층(W251)과 함께 옴 접촉을 형성한다. 기판(W205)은 적어도 50 마이크론의 두께를 가지는 것이 바람직하다. 평면 반사 층(W232)의 총 면적은 평평한 표면(W250)의 표면적의 적어도 40%인 것이 바람직하다.It is preferable that the substrate W205 has a flat surface W250 opposite to the nanostructure 1. The flat surface W250 may have a doping layer W251 of opposite conduction type to the core 11 of the nanostructure 1, that is, if the core 11 is n-type, the doping layer W251 may have p Type; If the core 11 is p-type, the doping layer W251 is n-type. The doping layer W251 is electrically connected to each of the nanostructures 1. Further, the flat surface W250 may have a metal layer W252 disposed on the doping layer W251. The metal layer W252 forms an ohmic contact with the doped layer W251. The substrate W205 preferably has a thickness of at least 50 microns. The total area of the planar reflective layer W232 is preferably at least 40% of the surface area of the flat surface W250.

전극 층(W280)은 투명한 물질(W240)과 다른 물질이거나, 또는 투명한 물질(w240)과 동일한 물질일 수 있다. 전극 층(W280)은 바람직하게는 적어도 50%, 더 바람직하게는 적어도 70%, 가장 바람직하게는 적어도 90%의 투과도를 가진 가시광선에 상당히 투명하다. 전극 층(W280)은 전기 전도성 물질이다. 전극 층(W280)은 ITO(인듐 주석 산화물), AZO(알루미늄 도핑된 산화 아연), ZIO(아연 인듐 산화물), ZTO(아연 주석 산화물) 등과 같은 투명한 전도성 산화물이다. 전극 층(W280)은 고농도 도핑된 비정질 반도체 층(13)과 함께 옴 접촉을 형성하는 것이 바람직하다. 전극 층(W280)은 광전 변환 소자(W200)의 전극으로서 작동하는 것이 바람직하다. The electrode layer W280 may be a material different from the transparent material W240 or the same material as the transparent material w240. The electrode layer W280 is preferably transparent to visible light having a transmittance of preferably at least 50%, more preferably at least 70%, and most preferably at least 90%. The electrode layer W280 is an electrically conductive material. The electrode layer W280 is a transparent conductive oxide such as ITO (indium tin oxide), AZO (aluminum-doped zinc oxide), ZIO (zinc indium oxide), ZTO (zinc tin oxide) The electrode layer W280 preferably forms an ohmic contact with the heavily doped amorphous semiconductor layer 13. It is preferable that the electrode layer W280 operates as an electrode of the photoelectric conversion element W200.

결합 층(W260)은 투명한 물질(W240)과 다른 물질이거나, 또는 투명한 물질(W240)과 동일한 물질일 수 있다. 도 5b에 나타난 바와 같이, 나노구조물(1)의 코어(11)의 굴절률 n1, 투명한 물질(w240)의 굴절률 n2, 결합 층(w260)의 굴절률 n3는 n1>n2 및 n1>n3의 관계를 만족시키는 것이 바람직하고, 이것은 나노구조물(1)에서 빛 농도를 향상시키는 것을 유도한다. The bonding layer W260 may be a material different from the transparent material W240 or the same material as the transparent material W240. 5B, the refractive index n 1 of the core 11 of the nanostructure 1 , the refractive index n 2 of the transparent material w240, and the refractive index n 3 of the bonding layer w260 satisfy n 1 > n 2 and n 1 > n 3 , which leads to the enhancement of light density in the nanostructure (1).

일 실시예에서, 나노구조물(1)은 직사각형 배열, 육각형 배열, 사각형 배열 및 동심 고리와 같은 배열로 정렬된 기둥들이다. 각 기둥은 약 5 마이크론의 높이이다. 나노구조물(1)의 피치는 300 nm 내지 15 마이크론이다. In one embodiment, the nanostructures 1 are columns arranged in an array such as a rectangular array, a hexagonal array, a rectangular array, and a concentric loop. Each column is about 5 microns high. The pitch of the nanostructure 1 is 300 nm to 15 microns.

도 5d에 나타난 바와 같이, 광전 변환 소자(W200)는 투명한 물질(W240) 및 전극 층(W280)과 평면 반사 층(W232) 사이에 있는 적어도 하나의 바이아(via)(W599)를 더 포함할 수 있고, 여기서 적어도 하나의 바이아(W599)는 전기 전도성 물질이고, 바람직하게는 전기 전도성 투명한 물질(예로, ITO, AZO, 등)이고, 적어도 하나의 바이아는 전극 층(W280) 및 평면 반사 층(W232)을 전기적으로 연결한다. 도 5c에 나타난 바와 같이, 바이아(W599)는 평면 반사 층(W232)이 노출될 때까지, 전극 층(W280) 및 투명한 물질(W240)을 통해 리세스(W598)을 식각한 후, 리세스(W598)를 채워 바이아(W599)를 형성함으로써 만들어질 수 있다. 도 5e 및 5f에 나타난 바와 같이, 바이아(W599)는 막대(rod)-모양 또는 바(bar)-모양과 같은 임의의 적절한 모양일 수 있다. 5D, the photoelectric conversion element W200 may further include a transparent material W240 and at least one via W599 between the electrode layer W280 and the planar reflective layer W232. Wherein at least one of the vias W599 is an electrically conductive material and is preferably an electrically conductive transparent material such as ITO, AZO, etc., and at least one of the vias has an electrode layer W280 and a planar reflective layer W232 ) Are electrically connected. 5A, the via 599 etches the recess W598 through the electrode layer W280 and the transparent material W240 until the planar reflective layer W232 is exposed, W598) to form the via (W599). As shown in Figs. 5e and 5f, the vias W599 may be of any suitable shape, such as a rod-shaped or bar-shaped.

빛을 전기로 변환하는 방법은 광전 변환 소자 (W200)를 빛에 노출하는 단계; 평면 반사 층(W232)을 이용하여 빛을 구조물(W220)에 반사하는 단계; 구조물(W220)을 이용하여 빛을 흡수하고, 빛을 전기로 변환하는 단계; 광전 변환 소자(W200)로부터 전류를 끌어오는 단계를 포함한다. 도 5g 나타난 바와 같이, 광전 변환 소자(W200)에서, 전류는 금속 층(W252) 및 평면 반사 층(W232)으로부터 각각 끌려올 수 있다.The method of converting light into electricity includes the steps of exposing the photoelectric conversion element W200 to light; Reflecting the light to the structure W220 using the planar reflective layer W232; Absorbing light using the structure W220 and converting light into electricity; And drawing a current from the photoelectric conversion element W200. As shown in Fig. 5G, in the photoelectric conversion element W200, a current can be drawn from the metal layer W252 and the planar reflective layer W232, respectively.

일 실시예에 따르면, 이미지 센서는 다수의 픽셀을 포함하고, 이의 각 픽셀은 최소한 그 위에 닿는 빛을 전기적 신호로 변환할 수 있는 나노와이어의 형태인 적어도 하나의 나노구조물(1) 및 바람직하게는 이의 하단 부분에 가까운(즉, 기판에 연결된 끝부분) 나노구조물(1)을 둘러싼 게이트 전극을 가진다. 게이트 전극은 나노구조물(1)의 다른 위치에 위치할 수 있다. 게이트 전극은 개별적으로 나노구조물(1)에 전기적으로 연결하거나 외부 판독 회로(external readout circuitry)로부터 나노구조물(1)의 연결을 끊는 기능이 있다. 픽셀은 사각 격자, 육각 격자, 및 동심원상 링과 같은 어느 적합한 패턴으로 배열될 수 있다. 픽셀은 자외선(UV), 가시광선(VIS) 또는 적외선(IR) 영역의 빛을 흡수하도록 및 그것에 대응하여 검출가능한 전기적 신호를 발생시키도록 제조될 수 있다. According to one embodiment, an image sensor comprises a plurality of pixels, each pixel of which has at least one nanostructure (1) in the form of a nanowire capable of converting at least light onto it into an electrical signal, And has a gate electrode surrounding the nanostructure 1 close to the bottom portion thereof (i.e., the end connected to the substrate). The gate electrode may be located at another position of the nanostructure 1. The gate electrode has the function of electrically connecting to the nanostructure 1 individually or disconnecting the nanostructure 1 from an external readout circuitry. The pixels may be arranged in any suitable pattern, such as a square grid, a hexagonal grid, and a concentric ring. The pixel may be fabricated to absorb a light in the ultraviolet (UV), visible light (VIS), or infrared (IR) region and generate a corresponding detectable electrical signal.

나노구조물(1)은 기본적으로 기판으로부터 수직으로 확장하며, 이는 또한 "기립(standing-up)"이라 지칭될 수 있다. The nanostructure 1 basically extends vertically from the substrate, which may also be referred to as "standing-up ".

이미지 센서는 소형의 이미지 센서 및 분광광도계(spectrophotometer)와 같이 다양한 유형의 사용을 위하여 설정될 수 있다. Image sensors can be set up for various types of use, such as small image sensors and spectrophotometers.

일 실시예에서, 픽셀은 다수의 "열(row)"로 조직된다. 각 열에 있는 픽셀은 판독선(readout line)에 평행하게 전기적으로 연결된다. 다른 열에 있는 픽셀은 다른 판독선에 전기적으로 연결된다. 픽셀은 각 행 내의 픽셀의 게이트 전극이 게이트선에 평행하게 전기적으로 연결되고, 다른 행 내의 픽셀의 게이트 전극이 다른 게이트선에 전기적으로 연결되고, 두개의 다른 픽셀이 동일한 판독선에 연결되지 않으며 그들의 게이트 전극은 동일한 게이트선에 연결되도록 다수의 "행(column)"으로 조직될 수 있다. 용어 "열(row)" 및 "행(column)"은 픽셀이 어느 특정 방식으로 물리적으로 정렬되거나 정리되어 있는 것을 요구하지 않고, 오히려, 픽셀, 판독선 및 게이트선 사이의 위상적 관계를 설명하는데 사용된다. 본 실시예에 따른 예시적인 이미지 센서는 첫 번째, 두 번째, 세 번째, 네 번째 픽셀을 포함하고, 이들 각각은 게이트 전극, 첫번째와 두번째 픽셀에 전기적으로 연결된 첫번째 판독선, 세번째와 네번째 픽셀에 전기적으로 연결된 두번째 판독선, 첫번째와 세번째 픽셀의 게이트 전극에 전기적으로 연결된 첫번째 게이트선 및 두번째와 네번째 픽셀의 게이트 전극에 전기적으로 연결된 두번째 게이트선을 가진다.In one embodiment, the pixels are organized into a plurality of "rows ". The pixels in each column are electrically connected in parallel to the readout line. The pixels in the other column are electrically connected to the other read line. The pixel is electrically connected to the gate electrode of the pixel in each row in parallel to the gate line and the gate electrode of the pixel in the other row is electrically connected to the other gate line and two different pixels are not connected to the same read line, The gate electrode may be organized in a plurality of "columns" so as to be connected to the same gate line. The terms "row" and "column" do not require the pixels to be physically aligned or organized in any particular way, but rather describe the topological relationship between the pixel, Is used. An exemplary image sensor according to this embodiment includes first, second, third, and fourth pixels, each of which is electrically coupled to a gate electrode, a first read line electrically coupled to the first and second pixels, A first gate line electrically connected to the gate electrodes of the first and third pixels, and a second gate line electrically connected to the gate electrodes of the second and fourth pixels.

일 실시예에서, 각 픽셀은 최소한 하나의 나노구조물(1)을 가진다. 픽셀에 있는 나노구조물(1)은 그 위에 닿는 빛을 흡수, 제한 및 전송하도록 설정될 수 있다. 예를 들어, 나노구조물(1)은 이의 물리적 범위에 의해 결정된 방향으로 빛을 제한하고 향하게 할 수 있는 도파관(waveguide)으로서 기능할 수 있다. In one embodiment, each pixel has at least one nanostructure 1. The nanostructure 1 in the pixel can be set to absorb, limit and transmit the light hitting thereon. For example, the nanostructure 1 can function as a waveguide that can confine and direct light in a direction determined by its physical extent.

일 실시예에서, 하나 이상의 픽셀은 예를 들어, 편향 전압을 제공하기 위해서, 그것에 전기적으로 연결된 공통의 전극(common electrode)을 가질 수 있다. 공통의 전극은 ITO(인듐 주석 산화물, indium tin oxide) 또는 알루미늄이 도핑된 산화아연(aluminum doped ZnO, AZO)과 같이 투명한 전도 물질로 제조된 상부층(top layer)일 수 있다.In one embodiment, the one or more pixels may have a common electrode electrically coupled thereto, for example, to provide a deflection voltage. The common electrode may be a top layer made of a transparent conductive material such as ITO (indium tin oxide) or aluminum-doped ZnO (AZO).

일 실시예에서, 판독선 및 게이트선은 증폭기, 다중화기, D/A 또는 A/D 변환기, 컴퓨터, 극소 연산 처리 장치, 디지털 신호 처리기 등과 같은 그것에 연결되는 적합한 전기적 장치를 가질 수 있다.In one embodiment, the read line and the gate line may have suitable electrical devices connected thereto such as an amplifier, a multiplexer, a D / A or A / D converter, a computer, a microprocessor, a digital signal processor,

일 실시예에서, 나노구조물(1) 및 기판은 Si, GaAs, InAs, Ge, ZnO, InN, GaInN, GaN, AlGaInN, BN, InP, InAsP, GaInP, InGaP:Si, InGaP:Zn, GaInAs, AlInP, GaAlInP, GaAlInAsP, GaInSb, InSb, Al, Al-Si, TiSi2, TiN, W, MoSi2, PtSi, CoSi2, WSi2, In, AuGa, AuSb, AuGe, PdGe, Ti/Pt/Au, Ti/Al/Ti/Au, Pd/Au, ITO (InSnO)와 같은 적합한 반도체 물질 및/또는 금속을 포함할 수 있다. 나노구조물(1) 및 기판은 GaP, Te, Se, S, Zn, Fe, Mg, Be, Cd 등과 같은 적합한 도펀트에 의해 도핑될 수 있다. Si3N4, GaN, InN 및 AlN와 같은 질화물의 사용이 종래 기술에 의해 쉽게 접근할 수 없었던 파장 영역의 빛을 검출할 수 있는 이미지 센서의 제조를 용이하게 할 수 있다는 것을 주목해야한다. 나노구조물(1) 및 기판의 도핑 수준은 1020 atoms/cm3까지 가능하다. 다른 적합한 물질도 가능하다.In one embodiment, the nanostructure 1 and the substrate are made of a material selected from the group consisting of Si, GaAs, InAs, Ge, ZnO, InN, GaInN, GaN, AlGaInN, BN, InP, InAsP, GaInP, InGaP: Si, InGaP: , GaAlInP, GaAlInAsP, GaInSb, InSb , Al, Al-Si, TiSi 2, TiN, W, MoSi 2, PtSi, CoSi 2, WSi 2, In, AuGa, AuSb, AuGe, PdGe, Ti / Pt / Au, Ti / Al / Ti / Au, Pd / Au, ITO (InSnO). The nanostructure 1 and the substrate can be doped with suitable dopants such as GaP, Te, Se, S, Zn, Fe, Mg, Be, It should be noted that the use of nitrides such as Si 3 N 4 , GaN, InN and AlN may facilitate the manufacture of image sensors capable of detecting light in the wavelength range that was not easily accessible by the prior art. The doping level of the nanostructure 1 and substrate can be up to 10 20 atoms / cm 3 . Other suitable materials are also possible.

이미지 센서의 제조 방법은 "박스 분리 기법(Box Isolation Technique)"으로도 알려진 얕은 트렌치 소자분리(shallow trench isolation, STI)를 포함할 수 있으며, STI는 일반적으로 250 나노미터 및 그보다 작은 노드를 처리하는 CMOS 기술에서 사용된다. 구형 CMOS 기술 및 비-MOS 기술은 보통 실리콘 국소 산화법(Local Oxidation of Silicon, LOCOS)에 기초한 분리를 이용한다. STI는 트랜지스터가 형성되기 전에, 일반적으로 반도체 소자 제조 과정 동안 초기에 만들어진다. STI 공정의 단계는 예를 들어, 기판 내의 트렌치의 패턴을 에칭하는 단계, 트렌치를 채우기 위해 하나 또는 그 이상의 유전체(dielectric) 물질(이산화규소와 같은)을 증착시키는 단계, 및 화학적-기계적 평탄화(chemical-mechanical planarization)와 같은 기술을 이용하여 과량의 유전체를 제거하는 단계를 포함한다.The fabrication method of the image sensor may include shallow trench isolation (STI), also known as " Box Isolation Technique ", and STI is typically used to process 250 nm and smaller It is used in CMOS technology. Older CMOS and non-MOS technologies usually use isolation based on Local Oxidation of Silicon (LOCOS). The STI is typically made early during the semiconductor device fabrication process, before the transistor is formed. The steps of the STI process may include, for example, etching a pattern of trenches in the substrate, depositing one or more dielectric materials (such as silicon dioxide) to fill the trenches, and chemical-mechanical planarization and removing excess dielectrics using techniques such as mechanical planarization.

나노구조물(1)은 적합한 리소그래피 기술(예를 들어, 광리소그래피(photolithography), 전자빔 리소그래피(e-beam lithography), 홀로그램 리소그래피(holographic lithography))과 결합한 딥 에칭법, 또는 보슈법(Bosch process)과 같은 드라이 에칭(dry etching)에 의해 형성될 수 있다. 또한, 나노구조물(1)은 기체-액체-고체(VLS) 방법을 통해서 형성될 수 있다. 나노구조물(1)의 직경은 10에서 2000 nm, 바람직하게는 50에서 150 nm, 더 바람직하게는 90에서 150 nm일 수 있다. 나노 기둥의 길이는 10 nm에서 10000 nm, 바람직하게는 1000 nm에서 8000 nm, 더 바람직하게는 4000 nm에서 6000 nm일 수 있다. 나노구조물(1)은 원형, 사각형, 육각형과 같은 어느 적합한 단면 형상을 가질 수 있다.The nanostructure 1 can be fabricated by a deep etching process in conjunction with suitable lithography techniques (e.g., photolithography, e-beam lithography, holographic lithography) May be formed by the same dry etching. In addition, the nanostructure 1 may be formed through a gas-liquid-solid (VLS) method. The diameter of the nanostructure 1 may be 10 to 2000 nm, preferably 50 to 150 nm, more preferably 90 to 150 nm. The length of the nanopillar may be from 10 nm to 10000 nm, preferably from 1000 nm to 8000 nm, more preferably from 4000 nm to 6000 nm. The nanostructure 1 may have any suitable cross-sectional shape such as circular, square, hexagonal.

나노구조물(1)은 예를 들어, 본원에 전체 참조로 포함된, 2010.6.22일자로 출원된 공동 계류 중인 미국 특허출원번호 제61/357,429호에서 설명하는 바와 같이, 관심 있는 파장 영역을 선택적으로 흡수하기 위한 크기일 수 있다. 흡수율은 특히 일치에 가까운 다양한 나노구조물(1) 간격(피치(pitch))에 의해 조절될 수 있다.The nanostructure 1 may be formed, for example, as described in co-pending U.S. Patent Application Serial No. 61 / 357,429, filed on June 22, 2010, which is incorporated herein by reference in its entirety, Lt; / RTI > The rate of absorption can be controlled by the spacing (pitch) of various nanostructures (1) close to the match in particular.

나노구조물(1)은 클래딩 물질을 가질 수 있다. 나노구조물(1)은 UV 광, 적색광, 녹색광, 청색광, 또는 IR 광을 선택적으로 흡수할 수 있다.The nanostructure 1 may have a cladding material. The nanostructure 1 can selectively absorb UV light, red light, green light, blue light, or IR light.

이미지 센서는 예를 들어, 백만 또는 그 이상의 매우 많은 나노구조물(1)을 가질 수 있다.The image sensor may have, for example, very many nanostructures (1) of one million or more.

이미지 센서의 사용 방법은 (a) 픽셀을 빛에 노출시키는 단계; (b) 픽셀의 최소한 하나의 나노 기둥 주위의 게이트 전극을 이용하여, 픽셀 내의 최소한 하나의 나노 기둥을 외부 판독회로에 연결함으로써 픽셀로부터 전기적 신호를 판독하는 단계를 포함한다. 전기적 신호는 나노 기둥에 축적된 전하, 나노 기둥을 통한 전류의 변화, 또는 나노 기둥의 전기적 임피던스의 변화일 수 있다.The method of using the image sensor includes (a) exposing a pixel to light; (b) reading an electrical signal from the pixel by connecting the at least one nanopillar in the pixel to an external readout circuit using a gate electrode around the at least one nanopillar of the pixel. The electrical signal may be a charge stored in the nanopillar, a change in current through the nanopillar, or a change in the electrical impedance of the nanopillar.

도 6a 및 6b는 이미지 센서 및 제어 회로를 포함하는 장치를 나타낸다. 제어 회로는 디코더(S410) 및 트랜스-임피던스 증폭기(TIA)와 다중 회로(S420)를 포함한다. 이미지 센서 및 제어 회로는 집적 회로 또는 칩(chip)으로서 형성될 수 있다. 나노 기둥을 제어 또는 다루기 위해서, 게이트 전압은 전류가 특정 게이트선(S1570)에 연결된 이들 나노 기둥을 지나도록 게이트선(S1570) 중 하나에 선택적으로 가해질 수 있으며, 판독선(S1021)은 이들 나노 기둥 각각으로부터의 전류를 판독하는데 사용될 수 있다. 이렇게 하여, 어드레싱 방법(addressing scheme)은 열별로(row-by-row)(즉, 게이트선별로(gate line by gate line)) 실행될 수 있다. TIA 및 다중화기 회로(S420)는 각 판독선(S1021)에 연결되고 각 판독선(S1021)로부터의 전류를 연속적으로 단일 단말기에 출력하기 위해 다중화기를 포함할 수 있다. TIA 및 다중화기 회로(S420)는 각 판독선(S1021)의 전류를 증폭시키고 이를 전압 신호로 변환할 수 있다. 디코더 어레이(S410)는 각 게이트선(S1570)에 연결되고 게이트 전압을 연속적으로 각 게이트선(S1570)에 가하기 위해 다중화기를 포함할 수 있다. TIA 및 다중 회로(S420) 및 디코더 어레이(S410)는 타이밍 펄스 입력으로부터의 공통의 타이밍 신호에 의해 동기화될 수 있다. 제어기는 타이밍 신호를 발생시키는데 이용될 수 있다. 제어 회로는 예를 들어, 아날로그 디지털 변환기, 노출 제어기(exposure controller), 및 편향 전압 회로 등과 같은 다른 기능적 구성요소를 더 포함할 수 있다. 예시적인 TIA는 OPA381일 수 있다; 예시적인 다중화기는 ADG732일 수 있고, 예시적인 디코더는 SN74154일 수 있다(모두 Texas Instruments Inc). 이는 물론 다른 판독회로 구성요소 또한 사용될 수 있다고 인정될 것이다. 6A and 6B show an apparatus comprising an image sensor and a control circuit. The control circuit includes a decoder S410 and a trans-impedance amplifier (TIA) and multiple circuits S420. The image sensor and control circuit may be formed as an integrated circuit or a chip. To control or manipulate the nano pillars, the gate voltage may be selectively applied to one of the gate lines S1570 such that the current passes through these nano pillars connected to the specific gate line S1570, and the read line S1021 is connected to the nano pillars Can be used to read the current from each. Thus, the addressing scheme can be performed row by row (i.e., gate line by gate line). The TIA and multiplexer circuit S420 may include a multiplexer coupled to each readout line S1021 and for continuously outputting current from each readout line S1021 to a single terminal. The TIA and multiplexer circuit S420 can amplify the current of each readout line S1021 and convert it into a voltage signal. The decoder array S410 may include a multiplexer connected to each gate line S1570 and for applying a gate voltage to each gate line S1570 continuously. The TIA and multiplex circuit S420 and decoder array S410 may be synchronized by a common timing signal from the timing pulse input. The controller may be used to generate a timing signal. The control circuitry may further include other functional components such as, for example, an analog-to-digital converter, an exposure controller, and a deflection voltage circuit. The exemplary TIA may be OPA381; The exemplary multiplexer may be ADG732, and the exemplary decoder may be SN74154 (all from Texas Instruments Inc). It will be appreciated that other readout circuit components may of course also be used.

제어 회로는 와이어 본딩, 플립 칩 본딩 또는 범프 본딩과 같은 어느 적합한 관련 기술에 의한 이미지 센서에 연결될 수 있다.The control circuitry may be connected to the image sensor by any suitable related technique such as wire bonding, flip chip bonding or bump bonding.

도 6a에서 나타낸 바와 같이, 판독선(S1021)과 게이트선(S1570)은 평행하거나, 또는 도 6b에서 나타낸 바와 같이 "팬 출력" 모양("fan-out" shape)을 가질 수 있다. 인정되는 바와 같이, 팬 출력 모양의 전극이 외부 회로와의 연결을 위한 더 큰 공간을 제공한다.As shown in Fig. 6A, the readout line S1021 and the gate line S1570 may be parallel or have a " fan-out "shape as shown in Fig. 6B. As will be appreciated, the electrode in the form of a fan output provides a larger space for connection to external circuitry.

본 발명에서 개시되는 이미지 센서는 밀착형 이미지 센서(contact image sensor, CIS)를 포함하는 다양한 이미지 센서로서 사용될 수 있다. 밀착형 이미지 센서는 픽셀의 크기와 거의 동일한 크기의 형상을 분석하는 것이 가능하다. 픽셀의 크기는 나노 기둥의 크기 및 표면장(evanescent field)이 전파되는 주위 영역에 의해 결정될 수 있다. CISs는 저출력 및 휴대용 응용에서 빠르게 교체되는 전하결합소자(charge-coupled devices, CCDs)인 광학 평판 스캐너 분야에서 비교적 최근의 기술 혁신이다. 이름이 암시하듯이, CISs는 종래의 CCD 스캐너의 경우와 같이, 고정 센서에 빛을 반사시키기 위해 거울을 이용하는 것과 달리, 이미지 센서를 스캔될 물체와 근처에 직접 접촉하도록 놓아 둔다. CIS는 일반적으로 검출용 선형 어레이(linear array of detector)로 구성되며, 초점렌즈(focusing lens)에 의해 덮여있고, 조명용 적색, 녹색, 및 청색 LED가 측면에 있다. 예를 들어, 유니버셜 시리얼 버스(universal serial bus, USB)의 연결을 통해 공급된 최소선 전압을 통해 전력으로 작동하는 많은 스캐너에서 LED의 사용은 CIS를 비교적 전력 효율적이게 한다. CIS 소자는 일반적으로 CCD 소자와 비교하여 낮은 품질의 이미지를 생산한다; 특히, 장(field)의 깊이는 제한되고, 이는 완전히 편평하지 않은 물질의 문제점을 제기한다. 하지만, CIS 밀착형 센서는 일반적으로 모듈화된다. 필요한 모든 광학 소자는 밀착형 모듈에 포함될 수 있다. 따라서, CIS 모듈은 스캐너의 내부 구조를 단순화하도록 할 수 있다. 또한, CIS 밀착형 센서는 일반적으로 CCD 선 센서보다 작고 가볍다. CIS를 이용하여, 스캐너는 30mm 정도의 높이로 이동할 수 있다.The image sensor disclosed in the present invention can be used as various image sensors including a contact image sensor (CIS). The contact image sensor is capable of analyzing a shape having a size almost equal to the size of a pixel. The size of the pixel can be determined by the size of the nanopillar and the surrounding area in which the evanescent field propagates. CISs are relatively recent innovations in the field of optical flatbed scanners, which are charge-coupled devices (CCDs) that are rapidly replacing in low-power and portable applications. As the name implies, CISs place the image sensor in direct contact with the object to be scanned, as opposed to using a mirror to reflect light to a fixed sensor, as is the case with conventional CCD scanners. CIS typically consists of a linear array of detectors, covered by a focusing lens, with red, green, and blue LEDs on the sides for illumination. For example, the use of LEDs in many scanners that operate with power through the minimum line voltage supplied through the connection of a universal serial bus (USB) makes the CIS relatively power efficient. CIS devices generally produce lower quality images compared to CCD devices; In particular, the depth of the field is limited, which raises the problem of materials which are not completely flat. However, CIS contactless sensors are generally modular. All necessary optical elements may be included in the close-coupled module. Thus, the CIS module can simplify the internal structure of the scanner. In addition, CIS contact type sensors are generally smaller and lighter than CCD line sensors. Using the CIS, the scanner can be moved to a height of about 30 mm.

CIS는 조명, 광학 이미징 및 검출 시스템을 포함하는 연장된 광학 어셈블리(optical assembly)를 포함할 수 있다. 조명원은 물체 부분(일반적으로 "스캔 영역"이라 한다)에 빛을 비추는 반면, 광학 이미징 시스템은 조명된 스캔 영역에서 반사된 빛을 모으고 CIS의 픽셀 위의 조명된 스캔 영역의 작은 부분(일반적으로 "스캔선(scan line)"이라 한다)에 초점을 맞춘다. 픽셀은 그 위에 입사된 빛을 전기적 신호로 변환한다. 그 다음, 전체 물체를 대표하는 이미지 데이터는 전체 물체에 걸쳐 CIS를 전면적으로(sweeping) 얻을 수 있다.The CIS may include an extended optical assembly including illumination, optical imaging and detection systems. While the illumination source illuminates the object portion (commonly referred to as the "scan region"), the optical imaging system collects the reflected light in the illuminated scan region and focuses a small portion of the illuminated scan region (Hereinafter referred to as "scan line"). A pixel converts light incident thereon into an electrical signal. Then, the image data representing the entire object can be obtained by sweeping the CIS across the entire object.

CIS를 이용하여 물체를 스캔하는 방법은 기본적으로 세단계를 포함한다: 첫 번째, CIS의 픽셀은 물체로부터 받은 반사광을 아날로그 전기적 신호로 변환한다; 두 번째, 아날로그 전기적 신호를 증폭시킨다; 세 번째, 증폭된 아날로그 전기적 신호를 아날로그 디지털(A/D) 변환기에 의해 디지털 전기적 신호로 변환시킨다. 디지털 신호는 원한다면 더 처리되거나 및/또는 저장될 수 있다. The method of scanning an object using CIS basically involves three steps: First, a pixel of the CIS converts the reflected light from an object into an analog electrical signal; Second, amplify the analog electrical signal; Third, the amplified analog electrical signal is converted to a digital electrical signal by an analog to digital (A / D) converter. The digital signal may be further processed and / or stored if desired.

도 6c은 일 실시예에 따른 장치(S600)를 개략적으로 나타낸 도이다. 장치(S600)는 포어옵틱(foreoptics)(S610), 이미지 센서(S620), 판독회로(ROC)(S630), 및 처리기(processor)(S640)를 포함한다. 하우징(housing)은 상기한, 장치(S600)의 하나 또는 그 이상의 구성 요소를 과도하거나 또는 주위 밝기, 환경(예를 들어, 습기, 먼지 등), 기계적 손상(예를 들어, 진동, 충격) 등으로부터 둘러싸고 보호할 수 있다.6C is a schematic representation of a device S600 according to one embodiment. The apparatus S600 includes foreoptics S610, an image sensor S620, a readout circuit (ROC) S630, and a processor S640. The housing may include one or more components of the device S600 as described above, or may include one or more components of the device S600, such as ambient brightness, environmental (e.g., moisture, dust, etc.), mechanical damage And can be protected.

장면(S)으로부터의 빛(L)은 장치(S600)를 향하여 발산한다. 명확성을 위해, 장치(S600) 위에 닿는 S로부터의 L만이 묘사된다. (S로부터의 L이 모든 방향으로 전파된다고 인정될지라도).The light L from the scene S diverges toward the device S600. For clarity, only L from S touching device S600 is depicted. (Although L from S may be admitted to propagate in all directions).

포어옵틱(S610)은 S로부터 L을 받고, 받은 L을 이미지 센서(S620)로 초점을 맞추거나 평행하도록 설정할 수 있다. 예를 들어, 포어옵틱(S610)은 하나 또는 그 이상의 렌즈, 광학 필터, 편광판(polarizer), 산광기(diffuser), 시준기(collimator) 등을 포함할 수 있다.The fore optic S610 may receive L from S and set the received L to be focused or parallel to the image sensor S620. For example, the forearm optics S610 may include one or more lenses, optical filters, polarizers, diffusers, collimators, and the like.

이미지 센서(S620) 내의 픽셀은 관심 있는 파장 영역에 걸쳐 선택적인 빛의 탐지를 위하여 다른 크기(예를 들어, 약 50에서 200 nm)의 나노 기둥들을 포함할 수 있다.The pixels in the image sensor S620 may include nanocrystals of different sizes (e.g., about 50 to 200 nm) for the detection of selective light over the wavelength range of interest.

ROC(630)는 이미지 센서(620)에 연결될 수 있으며, 그것으로부터 출력된 것을 받도록 설정된다. ROC 630 may be coupled to image sensor 620 and is configured to receive output from it.

처리기(S640)는 ROC(S630)로부터 출력된 것을 받도록 설정된다. 처리기(S640)는 어떤 경우에는, 원하는 대로 결함 수정, 선형 보정(linearity correction), 데이터 스케일링(data scaling), 주밍/확대(zooming/magnification), 데이터 압축(data compression), 색상 식별(color discrimination), 필터링(filtering), 및/또는 다른 이미지 처리를 제공하도록 설정될 수 있다. The processor S640 is set to receive the output from the ROC S630. The processor S640 may in some cases be configured to perform any of the following operations as desired: defect correction, linearity correction, data scaling, zooming / magnification, data compression, color discrimination, , Filtering, and / or other image processing.

일 실시예에서, 처리기(S640)는 응용 주문형 집적 회로(Application Specific Integrated Circuits, ASICs), 필드 프로그램 가능 게이트 어레이(Field Programmable Gate Arrays, FPGAs), 디지털 신호 처리기(Digital signal processor, DSPs), 또는 다른 집적 포맷(integrated formats)과 같은 하드웨어를 포함할 수 있다. 그러나, 본 기술분야의 숙련된 자는 처리기(S640)가 전체적 또는 부분적으로, 컴퓨터로 실행 가능한 명령을 갖는 하나 또는 그 이상의 컴퓨터 프로그램 또는 하나 또는 그 이상의 컴퓨터에서 실행되는 부호로서(예를 들어, 하나 또는 그 이상의 컴퓨터 시스템에서 실행되는 하나 또는 그 이상의 프로그램으로서), 하나 또는 그 이상의 처리기에서 실행되는 하나 또는 그 이상의 프로그램으로서(예를 들어, 하나 또는 그 이상의 마이크로프로세서에서 실행되는 하나 또는 그 이상의 프로그램으로서), 펌웨어(firmware)로서, 또는 사실상 그들의 어느 조합으로서 집적 회로 내에서 동등하게 실행될 수 있다는 것과, 회로를 설계하고 및/또는 소프트웨어 및/또는 펌웨어를 위한 부호를 작성하는 것이 여기서 개시된 빛의 기술 분야에서 숙련된 자의 기술로 잘 진행될 것이라는 것을 인식할 것이다. 또한, 본 기술분야의 숙련된 자는 본원에 기재된 대상(subject matter)의 메커니즘이 다양한 형식의 프로그램 제품으로 나누어질 수 있다는 것과, 본원에 기재된 대상의 구체적인 실시예가 실제로 분배를 수행하는데 이용되는 컴퓨터 판독가능한 매체의 특정 유형에 관계없이 적용된다는 것을 인정할 것이다.In an embodiment, processor S640 may be implemented as application specific integrated circuits (ASICs), field programmable gate arrays (FPGAs), digital signal processors (DSPs) And may include hardware such as integrated formats. However, those skilled in the art will appreciate that the processor S640 may be implemented in whole or in part by one or more computer programs having computer-executable instructions or code that is executed on one or more computers (e.g., (E.g., as one or more programs executing on one or more computer systems), as one or more programs running on one or more processors (e.g., as one or more programs running on one or more microprocessors) , Firmware, or virtually any combination thereof, and that designing a circuit and / or code for software and / or firmware is well within the skill of the art disclosed herein Well-trained and skilled It will be appreciated. It will also be appreciated by those skilled in the art that the mechanism of the subject matter described herein may be divided into various types of program products and that specific embodiments of the subject matter described herein may be practiced using computer- Regardless of the particular type of medium.

어떤 실행시, 장치(S600)는 분광광도계로서 하나 이상의 파장에서 반사 또는 흡수 세기를 측정하도록 설정될 수도 있다.In some implementations, the apparatus S600 may be configured to measure a reflection or absorption intensity at one or more wavelengths as a spectrophotometer.

이미지 센서(S620)의 구조에 따라서, 다른 파장의 빛은 다른 위치에서 다른 크기를 가진 나노 기둥을 탐지할 수 있다. 세개- 또는 네개-나노 기둥 픽셀이 제조될 수 있다. 물론, 추가적 기둥을 가진 픽셀도 가능하다. Depending on the structure of the image sensor S620, light of different wavelengths can detect nanopillars having different sizes at different positions. Three- or four-nanopillar pixels can be fabricated. Of course, pixels with additional columns are also possible.

도 6d 및 6e는 실시예에 따른 예시적인 세개-나노 기둥 픽셀 및 예시적인 네개-나노 기둥 픽셀을 나타낸다. 이들 픽셀들은 이미지 센서에 포함될 수 있다.Figures 6d and 6e illustrate an exemplary three-nanopillar pixel and an exemplary four-nanopillar pixel according to an embodiment. These pixels may be included in the image sensor.

도 6d는 일 실시예에 따른 각각 적색광, 녹색광, 및 청색광을 흡수 및/또는 검출하도록 설정된 다른 크기를 갖는 세개의 나노 기둥 R, G, B를 포함하는 픽셀(S710)을 나타낸다. 예를 들어, R, G, B 나노 기둥은 각각 약 650 nm, 510 nm, 및 475 nm 파장의 빛을 흡수 및/또는 검출하는데 효과적인 크기를 가질 수 있다. 픽셀(S710)의 직경은 10μm 이하일 수 있다. 픽셀(S710)은 표시 장치(display device)를 기초로 한 차폐된 전통적인 쉐도우에서 사용될 수 있다. Figure 6d shows a pixel S710 comprising three nanopillars R, G, B having different sizes set to absorb and / or detect red, green, and blue light, respectively, according to one embodiment. For example, the R, G, and B nanopillars may have sizes that are effective to absorb and / or detect light at wavelengths of about 650 nm, 510 nm, and 475 nm, respectively. The diameter of the pixel S710 may be 10 mu m or less. The pixel S710 may be used in a shielded traditional shadow based on a display device.

도 6e는 일 실시예에 따른 각각 적색광, 녹색광, 및 청색광을 흡수 및/또는 탐지하도록 설정된 다른 크기를 갖는 네 개의 나노 기둥 R, G, B, G를 포함하는 픽셀(S720)을 나타낸다. 두 개의 나노 기둥, G는 녹색광을 흡수 및/또는 검출한다. 픽셀(S720)의 직경은 10 μm 이하일 수 있다.FIG. 6E shows a pixel S720 including four nanopillars R, G, B, and G having different sizes set to absorb and / or detect red, green, and blue light, respectively, according to one embodiment. Two nanoparticles, and G absorbs and / or detects green light. The diameter of the pixel S720 may be 10 [mu] m or less.

클래딩은 어떤 경우에는, 빛 흡수를 증가시키기 위해 이미지 센서의 적어도 하나의 픽셀을 둘러쌀 수 있다. 픽셀(S710) 및 (S720)의 클래딩은 예를 들어, 산화 하프늄 또는 질화규소로부터 형성될 수 있다.Cladding can in some cases surround at least one pixel of the image sensor to increase light absorption. The cladding of the pixels S710 and S720 may be formed from, for example, hafnium oxide or silicon nitride.

인간의 눈은 단 (S, 420-440 nm), 중간(M, 530-540 nm), 장(L, 560-580 nm) 파장에서의 민감도 피크를 갖는 중간- 및 고-휘도 색각(color vision)에 대한 광수용체(추상 세포(cone cells)라 불리는)를 가지고 있다(또한, 490-495 nm에서 피크 민감도를 가진, 막대 세포라 불리는, 저-휘도 단색의 "암-시(night-vision)" 수용체가 있다). 따라서, 원칙적으로, 세 개의 매개 변수가 색감(color senstion)을 나타낸다. 색깔의 삼자극 값(tristimulus value)은 해당 테스트 색에 맞게 필요한 삼-성분계 가색 모델(three-component additive color model)에서의 세 개의 주요 색깔의 양이다. 삼자극 값은 대부분 종종 X, Y, 및 Z로 표시되는 CIE 1931 색 공간(color space)에 주어진다. The human eye has medium- and high-intensity color vision (S, 420-440 nm) with intermediate sensitivity (M, 530-540 nm) (Also called cone cells) (also called " night-vision "monochromatic, low-luminance monochromatic, termed rod-shaped, with peak sensitivity at 490-495 nm) Lt; / RTI > receptor). Thus, in principle, three parameters represent color senstion. The tristimulus value of the color is the amount of the three primary colors in the three-component additive color model needed for the test color. The tristimulus values are often given in the CIE 1931 color space, often denoted X, Y, and Z. [

CIE XYZ 색 공간에서, 삼자극 값은 인간 눈의 S, M, 및 L 반응이 아니며, X, Y, 및 Z로 불리는 삼자극 값의 집합으로 대략 각각 적색, 녹색, 및 청색이다(X, Y, Z 값이 물리적으로 적색, 녹색, 청색으로 관찰되지 않는다는 것을 주의하라, 오히려, 그들은 적색, 녹색, 청색으로부터 '유래된' 매개변수로 간주될 수 있을 것이다). 다양한 파장의 상이한 혼합물로 이루어진, 두 개의 광원은 같은 색으로 나타날 수 있으며; 이러한 효과는 조건 등색(metamerism)이라 불린다. 빛의 스펙트럼 분포가 그들을 생성하기 위해 사용되었을지라도 두 개의 광원이 동일한 삼자극 값을 가질 때, 관찰자에게는 동일한 명백한 색깔을 가진다. In the CIE XYZ color space, the tristimulus values are not the S, M, and L reactions of the human eye, but are a set of tristimulus values referred to as X, Y, and Z that are approximately red, green, Note that the Z values are not physically observed in red, green, or blue; rather, they may be considered as parameters derived from red, green, and blue). Two light sources, made up of different mixtures of various wavelengths, can appear in the same color; This effect is called metamerism. Even though the spectral distribution of light is used to generate them, when two light sources have the same tristimulus value, they have the same apparent color to the observer.

눈에 원뿔(cone)의 분배 성질로 인하여, 삼자극 값은 관찰자의 시계에 의존한다. 이러한 변수를 제거하기 위해, CIE는 표준(비색) 관찰자를 정의한다. 색-민감한 원뿔이 중심와(fovea)의 2°아크(arc) 내에 존재하기 때문에, 원래 평균 인간의 염색질 반응(chromatic response)은 2°의 각도를 통해서 보는 것으로 취해졌다. 따라서, CIE 1931 표준 관찰자는 CIE 1931 2°표준 관찰자로도 알려져 있다. 더욱 현대적이나 덜 사용되는 대안은 CIE 1964 10°표준 관찰자로, 스틸레스(Stiles) 및 버치(Burch), 및 스퍼란스카야(Speranskaya)의 작업으로부터 유래된다. Due to the distribution nature of the cone in the eye, the tristimulus value depends on the observer's clock. To remove these variables, the CIE defines a standard (colorimetric) observer. Since the color-sensitive cone is in a 2 ° arc of the fovea, the original average human chromatic response was taken to be viewed through an angle of 2 °. Thus, the CIE 1931 standard observer is also known as the CIE 1931 2 ° standard observer. A more modern or less used alternative is CIE 1964 10 ° standard observer, resulting from the work of Stiles and Burch, and Speranskaya.

색 매칭 함수는 상기 설명된 것처럼, 관찰자의 염색질 반응의 수치적 표현이다. The color matching function is a numerical representation of the observer's chromatic response, as described above.

CIE는

Figure 112013116679435-pct00002
및
Figure 112013116679435-pct00003
라 불리는, 삼 색-매칭 함수의 집합을 정의하며, CIE XYZ 삼자극 값 X, Y, 및 Z를 부여하는 세 개의 선형 광 검출기의 스펙트럼 민감도 곡선으로 고려될 수 있다. 이 함수는 CIE 표준 관찰자로서 총체적으로 알려져 있다. CIE
Figure 112013116679435-pct00002
And
Figure 112013116679435-pct00003
Defines a set of trichromatic-matching functions and can be considered a spectral sensitivity curve of three linear photodetectors giving CIE XYZ tristimulus values X, Y, This function is collectively known as the CIE standard observer.

분광 분포(spectral power distribution, I(λ))를 가진 색에 대한 삼자극 값은The tristimulus values for colors with spectral power distribution, I (λ)

Figure 112013116679435-pct00004
Figure 112013116679435-pct00005
로, 표준 관찰자의 용어로 나타내지고, 여기서 λ는 동등한 단색의 빛의 파장이다 (나노미터로 측정됨).
Figure 112013116679435-pct00004
Figure 112013116679435-pct00005
In standard observer terms, where lambda is the wavelength of light of equivalent monochromaticity (measured in nanometers).

도 1a-1c는 각각 나노구조물의 부분 단면도를 나타낸다.
도 2a는 기판상의 나노구조물을 나타낸다.
도 2b는 도 2a의 나노구조물의 시뮬레이션된 흡수율을 나타낸다.
도 2c는 나노구조물 위의 임의의 연결기(coupler)를 나타낸다.
도 2d 및 2e는 일 실시예에 따른 이미지 센서의 사시도 및 평면도를 나타낸다.
도 2f는 태양 차광(solar-blind) 이미지 센서의 블록도를 나타낸다.
도 2g는 앞 광학(fore optics)으로 사용되는 SBUV 검출기의 개략도를 나타낸다.
도 3a는 일 실시예에 따른 장치의 사시도를 나타낸다.
도 3b는 다른 편광 빛이 그 위에 충돌할 때 서브픽셀에 있는 나노구조물의 개략도를 나타낸다.
도 3c는 편광 검출기 배열을 나타낸다.
도 3d는 도 3a의 장치에 있는 나노구조물의 평면도 및 사시도를 나타내고, 여기서 측면벽에 금속 층을 가지는 것을 특징으로 한다.
도 4a는 일 실시예에 따른 광전변환 장치의 개략적인 단면도를 나타낸다.
도 4b는 광전변환 장치의 구조물에서 개략적인 빛 집중을 나타낸다.
도 4c는 광전변환 장치의 예시적인 상부 단면도를 나타낸다.
도 4d는 광전변환 장치의 예시적인 사시도를 나타낸다.
도 4e는 도 4a의 광전변환 장치로부터 전류를 끌어당기는 개략도를 나타낸다.
도 4f는 광전변환 장치의 대안적인 줄무늬-형상의 구조물을 나타낸다.
도 4g는 광전변환 장치의 대안적인 메쉬-형상의 구조물을 나타낸다.
도 5a는 일 실시예에 따른 광전변환 장치의 개략적인 단면도를 나타낸다.
도 5b는 광전변환 장치의 구조물에서 개략적인 빛 집중을 나타낸다.
도 5c 및 5d는 바이아스(vias)의 제조 과정을 나타낸다.
도 5e 및 5f는 예시적인 바이아스(vias)의 평면도를 나타낸다.
도 5g는 도 5a의 광전변환 장치로부터 전류를 끌어당기는 개략도를 나타낸다.
도 6a 및 6b는 일 실시예에 따른 이미지 센서를 포함하는 장치를 나타낸다.
도 6c은 일 실시예에 따른 이미지 센서를 포함하는 또 하나의 장치를 나타낸다.
도 6d 및 6e는 이미지 센서의 픽셀의 개략도를 나타내고, 상기 픽셀은 일 실시예에 따른 다른 파장 또는 색깔의 빛을 흡수 및/또는 검출하기 위해 크기화된 하나 이상의 나노기둥(nanopillar)을 가진다.
도 7a는 일 실시예에 따른 이미지 센서의 개략적인 단면도를 나타낸다.
도 7b는 도 7a의 이미지 센서의 개략적인 평면도를 나타낸다.
도 7c는 도 7a의 이미지 센서의 픽셀에 있는 두 개의 서브픽셀에 있는 두 개의 나노와이어의 예시적인 흡수 스펙트럼 및 도 7a의 이미지 센서의 기판상의 포토다이오드를 나타낸다.
도 7d는 일 실시예에 따른 이미지 센서의 개략적인 단면도를 나타낸다.
도 7e는 도 7d의 이미지 센서의 개략적인 평면도를 나타낸다.
도 7f는 도 7d의 이미지 센서의 픽셀에 있는 세 개의 서브픽셀에 있는 세 개의 나노와이어의 예시적인 흡수 스펙트럼 및 도 7d의 이미지 센서의 기판을 나타낸다.
도 7g는 도 7d의 이미지 센서의 픽셀에 있는 네 개의 서브픽셀에 있는 네 개의 나노와이어의 예시적인 흡수 스펙트럼 및 도 7d의 이미지 센서의 기판을 나타낸다.
도 7h는 개략적인 연결기 및 자외선 필터를 나타낸다.
도 7i는 이미지 센서에 있는 세 개의 서브픽셀의 예시적인 컬러-매칭 기능 및 CIE 표준 관찰자의 컬러-매칭 기능을 나타낸다.
도 8a는 전면 조사형(front side illumination)을 가진 나노와이어 구조의 광검출기를 가진 일 실시예의 픽셀의 간략화된 단면도를 나타낸다.
도 8b는 NW 구조의 광검출기에 두 부분의 마이크로렌즈를 가진 도 8a에 설명된 실시예의 양상을 나타낸다.
도 8c는 후면 조사형(back side illumination)을 가진 나노와이어 구조의 광검출기를 가진 일 실시예의 픽셀의 간략화된 단면도를 나타낸다.
도 8d는 나노와이어를 가진 CMOS 픽셀 및 수직 포토게이트(VPG)를 갖는 일 실시예를 나타낸다.
도 8e는 전위 분포(potential profile)의 일 실시예를 나타낸다.
도 8f는 이중(dual) 포토다이오드 구조물을 갖는 일 실시예의 단면도를 나타내고, 거기서 p 도핑된 NW는 p-n 접합을 형성하기 위해 n+ 에피 층으로 피복된다.
도 8g는 나노와이어 구조의 포토게이트 검출기를 가진 CMOS 픽셀의 일 실시예를 나타낸다.
도 8h은 나노와이어 구조의 p-i-n 포토다이오드 및 NW 주위의 수직 포토게이트를 가진 CMOS 능동 픽셀의 일 실시예를 나타낸다.
도 8i은 나노와이어 구조의 p-i-n 포토다이오드 및 NW 주위의 수직 포토게이트를 가진 CMOS 능동 픽셀의 또 하나의 실시예를 나타낸다.
도 8j는 후면 조사형 이미지 센서의 일 실시예를 나타낸다.
도 8k은 후면 조사형 이미지 센서의 또 하나의 실시예를 나타낸다.
도 8l 및 8m은 이미지 센서의 후면에 위치한 나노와이어를 가진 후면조사형 이미지 센서를 포함하는, 나노와이어와 같은 도파관(waveguide) 구조물의 단면도의 설명적인 실시예를 나타낸다.1A to 1C each show a partial cross-sectional view of a nanostructure.
Figure 2a shows a nanostructure on a substrate.
Figure 2b shows the simulated absorption of the nanostructure of Figure 2a.
Figure 2c shows an arbitrary coupler on the nanostructure.
Figures 2d and 2e show a perspective view and a plan view of an image sensor according to one embodiment.
2F shows a block diagram of a solar-blind image sensor.
Figure 2g shows a schematic diagram of an SBUV detector used as fore optics.
3A shows a perspective view of an apparatus according to one embodiment.
Figure 3b shows a schematic of the nanostructure in the subpixel when another polarized light impinges thereon.
Figure 3c shows a polarization detector arrangement.
FIG. 3D shows a top view and a perspective view of the nanostructure in the device of FIG. 3A, wherein the side wall has a metal layer. FIG.
4A shows a schematic cross-sectional view of a photoelectric conversion device according to one embodiment.
Figure 4b shows schematic light focus in the structure of the photoelectric conversion device.
4C shows an exemplary top cross-sectional view of a photoelectric conversion device.
4D shows an exemplary perspective view of the photoelectric conversion device.
Fig. 4E shows a schematic drawing of current from the photoelectric conversion device of Fig. 4A. Fig.
Figure 4f shows an alternative stripe-shaped structure of a photoelectric converter.
Figure 4g shows an alternative mesh-like structure of the photoelectric conversion device.
5A shows a schematic cross-sectional view of a photoelectric conversion device according to one embodiment.
Figure 5b shows schematic light focus in the structure of the photoelectric conversion device.
Figures 5c and 5d show the manufacturing process of vias.
Figures 5e and 5f show plan views of exemplary vias.
FIG. 5G shows a schematic diagram of drawing current from the photoelectric conversion device of FIG. 5A. FIG.
6A and 6B illustrate an apparatus including an image sensor according to one embodiment.
Figure 6C shows another device including an image sensor according to one embodiment.
Figures 6d and 6e show schematic diagrams of pixels of an image sensor, which have at least one nanopillar sized to absorb and / or detect light of a different wavelength or color according to an embodiment.
7A shows a schematic cross-sectional view of an image sensor according to one embodiment.
Figure 7b shows a schematic plan view of the image sensor of Figure 7a.
Figure 7c shows an exemplary absorption spectrum of two nanowires in two subpixels in the pixel of the image sensor of Figure 7a and a photodiode on the substrate of the image sensor of Figure 7a.
7D shows a schematic cross-sectional view of an image sensor according to one embodiment.
Figure 7E shows a schematic plan view of the image sensor of Figure 7D.
Figure 7f shows an exemplary absorption spectrum of three nanowires in three subpixels in the pixel of the image sensor of Figure 7d and the substrate of the image sensor of Figure 7d.
Figure 7g shows an exemplary absorption spectrum of four nanowires in four subpixels in the pixel of the image sensor of Figure 7d and a substrate of the image sensor of Figure 7d.
Figure 7h shows schematic couplers and ultraviolet filters.
Figure 7i shows an exemplary color-matching function of the three subpixels in the image sensor and a color-matching function of the CIE standard observer.
Figure 8a shows a simplified cross-sectional view of a pixel of an embodiment with a nanowire-structured photodetector having front side illumination.
Fig. 8B shows an aspect of the embodiment described in Fig. 8A with two parts of microlenses in the photodetector of the NW structure.
Figure 8c shows a simplified cross-sectional view of a pixel of an embodiment having a nanowire-structured photodetector with back side illumination.
Figure 8d shows an embodiment with a CMOS pixel with nanowires and a vertical photogate (VPG).
Figure 8E shows one embodiment of a potential profile.
Figure 8f shows a cross-sectional view of one embodiment with a dual photodiode structure, wherein the p doped NW is covered with an n + epilayer to form a pn junction.
Figure 8g shows an embodiment of a CMOS pixel with a photogate detector of nanowire construction.
8h shows an embodiment of a CMOS active pixel having a pin photodiode of a nanowire structure and a vertical photogate around the NW.
Figure 8i shows another embodiment of a CMOS active pixel with a pin photodiode of a nanowire structure and a vertical photogate around the NW.
8J shows an embodiment of the backside illumination type image sensor.
8K shows another embodiment of the backside illumination type image sensor.
Figures 8l and 8m illustrate an illustrative embodiment of a cross-sectional view of a waveguide structure, such as a nanowire, including a backside illuminated image sensor with nanowires located on the backside of the image sensor.

실시예
Example

도 7a는 일 실시예에 따른 이미지 센서(F100)의 개략적인 단면도를 나타낸다. 이미지 센서(F100)는 기판(F110), 하나 이상의 픽셀(F150)을 포함한다. 적어도 하나의 픽셀(F150)은 클래드(clad, F140) 및 클래드(F140) 안에 내장된 다수의 서브픽셀(F151)을 포함한다. 예로서, 두 개의 서브픽셀(F151 및 F152)을 도 7a에 나타내었다. 각각의 서브픽셀(F140)은 기판(F110)으로부터 기본적으로 수직으로 확장된 나노구조물(1)(예로, 서브픽셀(F151) 안에 있는 나노와이어(F151a) 및 서브픽셀(F152) 안에 있는 나노와이어(F152a))을 포함한다. 픽셀(F150) 사이의 공간은 물질(F160)로 채워지는 것이 바람직하다. 각각의 픽셀(F150)은 기판(F110) 및 나노와이어(F151a 및 F152a) 사이에 위치된 하나 이상의 포토다이오드(F120)를 더 포함한다. 7A shows a schematic cross-sectional view of an image sensor F100 according to one embodiment. The image sensor F100 includes a substrate F110, one or more pixels F150. At least one pixel F150 includes a clad F140 and a plurality of sub-pixels F151 embedded in the cladding F140. As an example, two sub-pixels F151 and F152 are shown in Fig. 7A. Each subpixel F140 includes a nanowire F151a in the subpixel F151 and a nanowire F152a in the subpixel F152 extending substantially vertically from the substrate F110 F 152a). It is preferable that the space between the pixels F150 is filled with the material F160. Each pixel F150 further includes at least one photodiode F120 located between the substrate F110 and the nanowires F151a and F152a.

기판(F110)은 실리콘, 실리콘 산화물, 실리콘 질화물, 사파이어, 다이아몬드, 실리콘 카바이드, 질화 갈륨, 게르마늄, 인듐 갈륨 비소, 황화 납, 및/또는 이들의 조합과 같은 임의의 적절한 물질을 포함할 수 있다. The substrate F110 may comprise any suitable material such as silicon, silicon oxide, silicon nitride, sapphire, diamond, silicon carbide, gallium nitride, germanium, indium gallium arsenide, lead sulfide, and / or combinations thereof.

포토다이오드(F120)는 임의의 적절한 포토다이오드일 수 있다. 포토다이오드(F120)는 p-i-n 접합의 p-n 접합 및 임의의 적절한 회로를 가질 수 있다. 포토다이오드(F120)는 클래드(F140)의 밑넓이(footprint)를 완전히 둘러싸는 공간을 가지는 것이 바람직하다. The photodiode F120 may be any suitable photodiode. Photodiode F120 may have a p-n junction of p-i-n junctions and any suitable circuitry. It is preferable that the photodiode F120 has a space completely surrounding the footprint of the clad F140.

클래드(F140)는 실리콘 질화물, 실리콘 산화물, 및/또는 이들의 조합과 같은 임의의 적절한 물질을 포함할 수 있다. 클래드(140)는 바람직하게는 적어도 50%, 더욱 바람직하게는 적어도 70%, 가장 바람직하게는 적어도 90%의 투과율을 가지는 가시광선에 실질적으로 투명하다. 일 예에서, 클래드(F140)는 실리콘 질화물이며, 약 300 nm의 직경을 갖는 원통 형상을 가진다. Clad F140 may comprise any suitable material, such as silicon nitride, silicon oxide, and / or combinations thereof. Clad 140 is preferably substantially transparent to visible light having a transmittance of at least 50%, more preferably at least 70%, and most preferably at least 90%. In one example, the clad F140 is silicon nitride and has a cylindrical shape with a diameter of about 300 nm.

물질(F160)은 이산화규소와 같은 임의의 적절한 물질을 더 포함할 수 있다. 물질(F160)의 굴절률은 클래드(F140)의 굴절률보다 더 작은 것이 바람직하다. The material F160 may further comprise any suitable material such as silicon dioxide. It is preferable that the refractive index of the material F160 is smaller than the refractive index of the clad F140.

서브픽셀(예로, (F151) 및 (F152))에 있는 나노구조물(1)(예로, 나노와이어(F151a) 및 (F152a))은 클래드(F140)의 굴절률보다 더 크거나 같은 굴절률을 가진다. 나노구조물(1)(예로, 나노와이어(F151a) 및 (F152a)) 및 포토다이오드(F120)는 다른 흡수 스펙트럼을 가진다. 예로, 나노와이어(F151a)는 도 7c의 예시적인 흡수 스펙트럼(F181)에 나타난 바와 같이, 청파장에서 강한 흡수도를 가지며; 나노와이어(F152a)는 도 7c의 예시적인 흡수 스펙트럼(F182)에 나타난 바와 같이, 녹색 파장에서 강한 흡수도를 가지며; 포토다이오드(F120)은 도 7c의 예시적인 흡수 스펙트럼(F180)에 나타난 바와 같이, 적파장에서 강한 흡수도를 가진다. 나노와이어는 다른 직경 및/또는 다른 물질을 가질 수 있다. 하나의 픽셀(F150) 안에 있는 각각의 나노와이어는 같은 픽셀 안에 있는 가장 가깝게 이웃하는 나노와이어에 바람직하게는 적어도 100 nm, 더욱 바람직하게도 적어도 200 nm의 거리를 가진다. 나노와이어는 클래드(F140)에서 임의의 적절한 위치에 위치될 수 있다. The nanostructures 1 (e.g., nanowires F151a and F152a) in subpixels (e.g., F151 and F152) have a refractive index that is greater than or equal to the refractive index of the cladding F140. The nanostructure 1 (for example, the nanowires F151a and F152a) and the photodiode F120 have different absorption spectra. As an example, nanowire F151a has a strong absorption at blue wavelengths, as shown in the exemplary absorption spectrum F181 of FIG. 7C; Nanowire F152a has a strong absorption at the green wavelength, as shown in the exemplary absorption spectrum F182 of Figure 7C; The photodiode F120 has a strong absorption at the red wavelength, as shown in the exemplary absorption spectrum F180 of Fig. 7C. The nanowires may have different diameters and / or other materials. Each nanowire in one pixel F150 has a distance of at least 100 nm, more preferably at least 200 nm, to the nearest neighboring nanowire in the same pixel. The nanowire may be located at any suitable location in the cladding F140.

서브픽셀(예로, (151) 및 (152))에 있는 나노구조물(1)(예로, 나노와이어 (F151a) 및 (F152a))은 빛을 받으면 전기 신호를 생성하도록 작동할 수 있다. 하나의 예시적인 나노와이어는 p-n 또는 p-i-n 접합을 가진 포토다이오드로, 이의 상세한 설명은 미국 특허 출원 공개 번호 12/575,221 및 12/633,305에서 확인될 수 있고, 각각 모두 전체 참조로 본원에 포함된다. 전기 신호는 전압, 전류, 전기 전도도 또는 저항, 및/또는 이들의 변화를 포함할 수 있다. 나노와이어는 표면 페시베이션 층을 가질 수 있다.The nanostructures 1 (e.g., nanowires F151a and F152a) in subpixels (e. G., 151 and 152) can operate to generate electrical signals upon receiving light. One exemplary nanowire is a photodiode with p-n or p-i-n junctions, details of which can be found in U.S. Patent Application Nos. 12 / 575,221 and 12 / 633,305, each of which is incorporated herein by reference in its entirety. Electrical signals may include voltage, current, electrical conductivity or resistance, and / or variations thereof. The nanowire may have a surface passivation layer.

실질적으로 이미지 센서(F100)에 충돌하는 모든 가시광선(예로, >50%, >70%, 또는 >90%)은 서브픽셀(예로, (151) 및 (152)) 및 포토다이오드(F120)에 의해 흡수된다. 서프픽셀 및 포토다이오드는 다른 파장을 가진 빛을 흡수한다. Substantially all of visible light (e.g.,> 50%,> 70%, or> 90%) that impinges on the image sensor F100 is reflected by subpixels (e.g., 151 and 152) and photodiode F 120 . Surf pixels and photodiodes absorb light with different wavelengths.

이미지 센서(F100)는 서브픽셀 및 포토다이오드(F120)로부터의 전기 신호를 검출할 수 있는 전자 회로(F190)를 더 포함할 수 있다. The image sensor F100 may further include an electronic circuit F190 capable of detecting an electric signal from the sub pixel and the photodiode F120.

일 특정 실시예에서, 각각의 픽셀(F150)은 두 개의 서브픽셀 ((F151) 및 (F152))을 가진다. 각각의 서브픽셀 (F151) 및 (F152)는 오직 하나의 나노구조물(1)(예로, 나노와이어 (F151a) 및 (F152a))을 각각 가진다. 나노와이어(F151a)는 실리콘을 포함하며, 약 25 nm의 반지름을 가지며, 청파장에서 강한 흡수도를 가진다. 나노와이어(F152a)는 실리콘을 포함하며, 약 40 nm의 반지름을 가지며, 청록색 파장에서 강한 흡수도를 가진다. 나노와이어 (F151a) 및 (F152a)는 약 200 nm 떨어져 있으나, 동일한 클래드(F140)에 포함된다. 각각의 픽셀(F150)은 일 실시예에 따라 두 개 이상의 서브픽셀을 가질 수 있다. 나노와이어는 수은 카드뮴 텔루라이드와 같은 다른 적절한 물질을 포함할 수 있다. 나노와이어는 10 nm 내지 250 nm의 다른 적절한 반지름을 가질 수 있다. In one particular embodiment, each pixel F150 has two subpixels (F151 and F152). Each sub-pixel F151 and F152 has only one nanostructure 1 (e.g., nanowires F151a and F152a), respectively. The nanowire (F151a) contains silicon, has a radius of about 25 nm, and has strong absorption at blue wavelengths. The nanowire (F152a) contains silicon, has a radius of about 40 nm, and has strong absorption at the cyan wavelength. The nanowires F151a and F152a are about 200 nm apart but are included in the same clad F140. Each pixel F150 may have more than one subpixel according to one embodiment. The nanowire may include other suitable materials such as mercury cadmium telluride. The nanowires may have other suitable radii from 10 nm to 250 nm.

도 7b는 이미지 센서(F100)의 개략적인 부분 평면도를 나타낸다. 예시적인 도 7b에서 나타난 바와 같이, 픽셀(F150)은 다른 입사광의 방향의 영향을 감소시키거나 제거하는 다른 방향을 가질 수 있다. 7B shows a schematic partial plan view of the image sensor F100. As shown in the exemplary Fig. 7B, the pixel F150 may have another direction that reduces or eliminates the influence of the direction of other incident light.

일 실시예에서, 이미지 센서(F100)의 각각의 픽셀(F150)에 있는 서브픽셀 ((F151) 및 (F152)) 및 포토다이오드(F120)은 실질적으로 CIE 1931 2°표준 관찰자 또는 CIE 1964 10°표준 관찰자의 색 매칭 함수와 같은 색 매칭 함수를 가진다. In one embodiment, the subpixels (F151 and F152) and the photodiode (F120) in each pixel F150 of the image sensor F100 are substantially CIE 1931 2 ° standard observer or CIE 1964 10 ° It has the same color matching function as the standard observer's color matching function.

도 7d는 일 실시예에 따른 이미지 센서(F200)의 개략적인 부분 단면도를 나타낸다. 이미지 센서(F200)는 기판(F120), 하나 이상의 픽셀(F250)을 포함한다. 기판(F210)은 그 안에 어떤 포토다이오드도 포함하지 않는 것이 바람직하다. 적어도 하나의 픽셀(F250)은 클래드(F24) 및 클래드(F240) 안에 내장된 다수의 서브픽셀을 포함한다. 일 예로, 세 개의 서브픽셀 ((F251), (F252), 및 (F253))을 도 7d에 나타내었다. 각각의 서브픽셀은 기판(F210)으로부터 기본적으로 수직으로 확장된 나노구조물(1)(예로, 서브픽셀 (F251)에 있는 나노와이어 (F251a), 서브픽셀 (F252)에 있는 나노와이어 (F252a), 및 서브픽셀 (F253)에 있는 나노와이어 (F253a))을 포함한다. 픽셀(F250) 사이의 공간은 물질(F260)로 채워지는 것이 바람직하다. 7D shows a schematic partial cross-sectional view of an image sensor F200 according to one embodiment. The image sensor F200 includes a substrate F120, and one or more pixels F250. It is preferable that the substrate F210 does not include any photodiodes therein. At least one pixel F250 includes a cladding F24 and a plurality of subpixels embedded in the cladding F240. For example, three subpixels ((F251), (F252), and (F253)) are shown in Figure 7d. Each of the subpixels includes a nanostructure 1 (for example, a nanowire F251a in the subpixel F251, a nanowire F252a in the subpixel F252, And a nanowire F253a in the sub-pixel F253). The space between the pixels F250 is preferably filled with the material F260.

기판(F210)은 실리콘, 실리콘 산화물, 실리콘 질화물, 사파이어, 다이아몬드, 실리콘 카바이드, 질화 갈륨, 게르마늄, 인듐 갈륨 비소, 황화 납, 및/또는 이들의 조합과 같은 임의의 적절한 물질을 포함할 수 있다. The substrate F210 may comprise any suitable material such as silicon, silicon oxide, silicon nitride, sapphire, diamond, silicon carbide, gallium nitride, germanium, indium gallium arsenide, lead sulfide, and / or combinations thereof.

클래드(F240)는 실리콘 질화물, 실리콘 산화물 등과 같은 임의의 적절한 물질을 포함할 수 있다. 클래드(F240)는 바람직하게는 적어도 50%, 더욱 바람직하게는 적어도 70%, 가장 바람직하게는 적어도 90%의 투과율을 가지는 가시광선에 실질적으로 투명하다. 일 예에서, 클래드(F240)은 실리콘 질화물이며, 약 300 nm의 직경을 갖는 원통 형상을 가진다.Clad (F240) may comprise any suitable material such as silicon nitride, silicon oxide, and the like. The cladding F240 is preferably substantially transparent to visible light having a transmittance of at least 50%, more preferably at least 70%, and most preferably at least 90%. In one example, the clad (F240) is silicon nitride and has a cylindrical shape with a diameter of about 300 nm.

물질(F260)은 이산화규소와 같은 임의의 적절한 물질을 더 포함할 수 있다. 물질(F260)의 굴절률은 클래드(F240)의 굴절률보다 더 작은 것이 바람직하다. The material F260 may further comprise any suitable material such as silicon dioxide. It is preferable that the refractive index of the material F260 is smaller than the refractive index of the clad F240.

서브픽셀(예로, (F251), (F252) 및 (F253))에 있는 나노구조물(1)(예로, 나노와이어 (251a), (252a), 및 (253a))은 클래드(F240)의 굴절률보다 더 크거나 같은 굴절률을 가진다. 나노와이어 및 기판(F210)은 다른 흡수 스펙트럼을 가진다. 예로, 나노와이어(F251a)는 도 7f의 예시적인 흡수 스펙트럼(F281)에 나타난 바와 같이, 청파장에서 강한 흡수도를 가지며; 나노와이어(F252a)는 도 7f의 예시적인 흡수 스펙트럼(F282)에 나타난 바와 같이, 녹색 파장에서 강한 흡수도를 가지며; 나노와이어(F253a)은 도 7f의 예시적인 흡수 스펙트럼(F283)에 나타난 바와 같이, 전체의 가시광선 스펙트럼에 걸쳐 강한 흡수도를 가지며; 기판(F210)는 도 7f의 예시적인 흡수 스펙트럼(F280)에 나타난 바와 같이, 적파장에서 강한 흡수도를 가진다. 나노와이어는 다른 직경 및/또는 다른 물질을 가질 수 있다. 하나의 픽셀(F250) 안에 있는 각각의 나노와이어는 같은 픽셀 안에 있는 가장 가깝게 이웃하는 나노와이어에 적어도 100 nm, 바람직하게는 적어도 200 nm의 거리를 가진다. 클래드(F240)에 있는 나노와이어는 클래드 (F240)에서 임의의 적절한 위치에 위치될 수 있다. 나노와이어는 표면 패시베이션 층을 가질 수 있다. 나노와이어는 수은 카드뮴 텔루라이드와 같은 다른 적절한 물질을 포함할 수 있다. 나노와이어는 10 nm 내지 250 nm의 다른 적절한 반지름을 가질 수 있다. The nanostructures 1 (e.g., nanowires 251a, 252a, and 253a) in the subpixels (e.g., F251, F252, and F253) are less than the refractive index of the cladding F240 Has a refractive index greater than or equal to the refractive index. The nanowire and substrate F210 have different absorption spectra. For example, nanowire F251a has a strong absorbance at the blue wavelength, as shown in the exemplary absorption spectrum F281 of FIG. 7f; Nanowire F252a has a strong absorption at green wavelength, as shown in the exemplary absorption spectrum (F282) of Figure 7f; Nanowire F253a has a strong absorption across the entire visible light spectrum, as shown in the exemplary absorption spectrum F283 of Figure 7f; The substrate F210 has a strong absorption at red wavelengths, as shown in the exemplary absorption spectrum (F280) in Fig. 7f. The nanowires may have different diameters and / or other materials. Each nanowire in one pixel (F250) has a distance of at least 100 nm, preferably at least 200 nm, to the nearest neighboring nanowire in the same pixel. The nanowires in the cladding F240 may be located at any suitable location in the cladding F240. The nanowire may have a surface passivation layer. The nanowire may include other suitable materials such as mercury cadmium telluride. The nanowires may have other suitable radii from 10 nm to 250 nm.

서브픽셀(예로, (F251), (F252) 및 (F253))에 있는 나노구조물(1)(예로, 나노와이어 (F251a), (F252a) 및 (F253a))은 빛을 받으면 전기 신호를 생성하도록 작동할 수 있다. 하나의 예시적인 나노와이어는 p-n 또는 p-i-n 접합을 가진 포토다이오드로, 이들의 상세한 설명은 미국 특허 출원 공개 번호 12/575,221 및 12/633,305에서 확인될 수 있고, 이들 각각은 전부 참조로서 본원에 포함된다. 전기 신호는 전압, 전류, 전기 전도도 또는 저항, 및/또는 이들의 변화를 포함할 수 있다. The nanostructures 1 (e.g., nanowires F251a, F252a, and F253a) in subpixels (e.g., F251, F252, and F253) Can operate. One exemplary nanowire is a photodiode with a pn or pin junction, details of which can be found in U.S. Patent Application Publication Nos. 12 / 575,221 and 12 / 633,305, each of which is incorporated herein by reference in its entirety . Electrical signals may include voltage, current, electrical conductivity or resistance, and / or variations thereof.

실질적으로 이미지 센서(F200)에 충돌하는 모든 가시광선은 서브픽셀(예로, (F251) 및 (F252) 및 (F253))에 의해 흡수된다. 서프픽셀은 다른 파장을 가진 빛을 흡수한다. Substantially all of the visible light impinging on the image sensor F200 is absorbed by subpixels (e.g., F251 and F252) and F253. Surf pixels absorb light with different wavelengths.

이미지 센서(F200)는 서브픽셀로부터의 전기 신호를 검출할 수 있는 전자 회로(F290)를 더 포함할 수 있다. The image sensor F200 may further include an electronic circuit F290 capable of detecting an electrical signal from the sub-pixel.

일 특정 실시예에서, 각각의 픽셀(F250)은 세 개의 서브픽셀 (F251), (F252), 및 (F253)을 가진다. 각각의 서브픽셀 (F251), (F252) 및 (F253)는 각각 오직 하나의 나노와이어 (F251a), (F252a), 및 (F253a)를 가진다. 나노와이어(F251a)는 실리콘을 포함하며, 약 25 nm의 반지름을 가지며, 청파장에서 강한 흡수도를 가진다. 나노와이어(F252a)는 실리콘을 포함하며, 약 40 nm의 반지름을 가지며, 녹색 파장에서 강한 흡수도를 가진다. 나노와이어(F253a)는 실리콘을 포함하며, 약 45 nm의 반지름을 가지며, 전체 가시광선 스펙트럼에 걸쳐 강한 흡수도를 가진다. 나노와이어 (F251a), (F252a), 및 (F253a)는 약 200 nm 떨어져 있으나, 동일한 클래드(F240)에 포함된다. 클래드(F240)는 약 400 nm의 지름을 가지는 원통형 모양이다. 각각의 픽셀(F250)은 일 실시예에 따라 세 개 이상의 서브픽셀을 가질 수 있다. In one particular embodiment, each pixel F250 has three sub-pixels F251, F252, and F253. Each of the sub-pixels F251, F252, and F253 has only one nanowire F251a, F252a, and F253a, respectively. The nanowire (F251a) contains silicon, has a radius of about 25 nm, and has strong absorption at blue wavelengths. The nanowire (F252a) contains silicon, has a radius of about 40 nm, and has strong absorption at green wavelengths. The nanowire (F253a) contains silicon, has a radius of about 45 nm, and has a strong absorption across the entire visible light spectrum. The nanowires F251a, F252a, and F253a are about 200 nm apart, but are included in the same cladding F240. The clad (F240) has a cylindrical shape with a diameter of about 400 nm. Each pixel F250 may have three or more subpixels according to one embodiment.

다른 특정 실시예에서, 각각의 픽셀(F250)은 네 개의 서브픽셀 (F251), (F252), (F253) 및 (F254)을 가진다. 각각의 서브픽셀 (F251), (F252), (F253) 및 (F254)는 오직 하나의 나노구조물(1)(예로, 각각 나노와이어 (F251a), (F252a), (F253a) 및 (F254a))을 가진다. 나노와이어(F251a)는 실리콘을 포함하며, 약 25 nm의 반지름을 가지며, 청파장에서 강한 흡수도를 가진다. 나노와이어(F252a)는 실리콘을 포함하며, 약 40 nm의 반지름을 가지며, 녹색 파장에서 강한 흡수도를 가진다. 나노와이어(F253a)는 실리콘을 포함하며, 약 45 nm의 반지름을 가지며, 전체 가시광선 스펙트럼에 걸쳐 강한 흡수도를 가진다. 나노와이어(F254a)는 실리콘을 포함하며, 약 35 nm의 반지름을 가지며, 청녹색 파장(예로, 400 내지 550 nm)에서 강한 흡수도를 가진다. 나노와이어 (F251a), (F252a), (F253a) 및 (F254a)는 약 200 nm 떨어져 있으나, 동일한 클래드(F240)에 포함된다. 클래드(F240)는 약 400 nm의 지름을 가지는 원통형 모양이다. 도 7g는 각각 나노와이어 (F251a), (F252a), (F253a) 및 (F254a)의 예시적인 흡수 스펙트럼 (F291), (F292), (F293) 및 (F294)를 나타낸다. In another particular embodiment, each pixel F250 has four sub-pixels F251, F252, F253, and F254. Each of the sub-pixels F251, F252, F253 and F254 has only one nanostructure 1 (e.g., nanowires F251a, F252a, F253a, and F254a) . The nanowire (F251a) contains silicon, has a radius of about 25 nm, and has strong absorption at blue wavelengths. The nanowire (F252a) contains silicon, has a radius of about 40 nm, and has strong absorption at green wavelengths. The nanowire (F253a) contains silicon, has a radius of about 45 nm, and has a strong absorption across the entire visible light spectrum. The nanowire (F254a) contains silicon, has a radius of about 35 nm, and has strong absorption at blue-green wavelengths (e.g., 400-550 nm). The nanowires F251a, F252a, F253a and F254a are about 200 nm apart, but are included in the same clad F240. The clad (F240) has a cylindrical shape with a diameter of about 400 nm. FIG. 7G shows exemplary absorption spectra F291, F292, F293, and F294 of the nanowires F251a, F252a, F253a, and F254a, respectively.

도 7e는 이미지 센서(F200)의 개략적인 부분 평면도를 나타낸다. 예시적인 도 7e에 나타난 바와 같이, 픽셀(F250)은 입사광의 방향의 영향을 감소시키거나 제거하는 다른 방향을 가질 수 있다. 7E shows a schematic partial plan view of the image sensor F200. As shown in the exemplary Fig. 7E, the pixel F250 may have a different direction to reduce or eliminate the influence of the direction of the incident light.

일 실시예에 따르면, 이미지 센서(F100), 또는 (F200)는 도 7h에 나타난 바와 같이, 각각의 픽셀 (F150) 또는 (F250) 위에 결합기(F350)를 더 포함할 수 있다. 각각의 결합기(F350)는 실질적으로 픽셀 아래 쪽과 같은 동일한 밑넓이를 가지며, 볼록한 표면을 가진다. 결합기(F350)는 그 위에 충돌하는 모든 가시광선을 클래드 (F140) 또는 (F240) 속으로 집중하는데 효과적이다. According to one embodiment, the image sensor F100, or F200, may further include a combiner F350 on each pixel F150 or F250, as shown in Figure 7H. Each coupler F350 has substantially the same footprint as the pixel underneath and has a convex surface. The coupler F350 is effective to focus all visible light impinging thereon into the cladding F140 or F240.

도 7h에 나타난 바와 같이, 일 실시예에 따르면, 이미지 센서(F100) 또는 (F200)은 적외선 필터(F360)를 더 포함할 수 있고, 그것은 픽셀에 도달하는 650 nm 이상의 파장을 가진 빛과 같은 적외선을 막기 위하여 작동한다. 일 실시예에 따르면, 이미지 센서 (F100) 또는 (F200)은 적외선 필터를 포함하지 않는다. 7H, according to one embodiment, the image sensor F100 or F200 may further include an infrared filter F360, which may include infrared light, such as light having a wavelength of 650 nm or more reaching the pixel . According to one embodiment, the image sensor F100 or F200 does not include an infrared filter.

일 실시예에 따르면, 나노와이어는 드라이 에칭 공정 또는 기체-액체-고체(VLS) 성장 방법에 의해 형성될 수 있다. 물론, 다른 물질 및/또는 제조 기술도 본 발명의 범위를 유지하면서 나노와이어를 제조하는데 이용될 수 있다는 것을 이해할 것이다. 예로, 인듐 비소(InAs) 웨이퍼 또는 관련된 물질로부터 제조된 나노와이어가 IR 응용에 사용될 수 있다. According to one embodiment, the nanowires may be formed by a dry etching process or a gas-liquid-solid (VLS) growth method. Of course, it will be appreciated that other materials and / or manufacturing techniques may be used to fabricate nanowires while maintaining the scope of the present invention. For example, nanowires made from indium arsenide (InAs) wafers or related materials can be used in IR applications.

또한, 나노와이어는 자외선(UV) 또는 적외선(IR) 스펙트럼과 같은, 가시광선 스펙트럼이 아닌, 파장에서 강한 흡수를 가지도록 만들어질 수 있다. 일 실시예에서, 각각의 나노와이어는 그 안에 또는 그 위에 트랜지스터를 가질 수 있다. In addition, nanowires can be made to have strong absorption at wavelengths, rather than visible light spectra, such as ultraviolet (UV) or infrared (IR) spectra. In one embodiment, each nanowire may have a transistor in or on it.

일 실시예에서, 이미지 센서(F200)의 각각의 픽셀(F250)에 있는 서브픽셀 (F251), (F252), 및 (F253)은 CIE 1931 2°표준 관찰자 또는 CIE 1964 10°표준 관찰자의 색 매칭 함수와 실질적으로 동일한 색 매칭 함수를 가진다. In one embodiment, the subpixels F251, F252, and F253 in each pixel F250 of the image sensor F200 are subjected to color matching of a CIE 1931 2 ° standard observer or a CIE 1964 10 ° standard observer And has substantially the same color matching function as the function.

도 7i는 각각 서브픽셀 (F251), (F252), 및 (F253)의 예시적인 색-매칭 함수 (F451), (F452), 및 (F453)을 나타낸다. 색 매칭 함수 (F461), (F462), 및 (F463)은 CIE 표준 관찰자의

Figure 112013116679435-pct00006
및
Figure 112013116679435-pct00007
이다. Figure 7i shows exemplary color-matching functions F451, F452, and F453 of subpixels F251, F252, and F253, respectively. The color matching functions (F461), (F462), and (F463)
Figure 112013116679435-pct00006
And
Figure 112013116679435-pct00007
to be.

이미지 센서 (F100) 또는 (F200)은 이미지를 감지하거나 캡처하는데 사용될 수 있다. 이미지를 감지하는 방법은 렌즈 및/또는 거울과 같은 임의의 적절한 광학 장치를 사용하여 이미지를 이미지 센서 (F100) 또는 (F200)에 투영하는 단계; 적절한 회로를 이용하여 각 픽셀의 각 서브픽셀에 있는 나노와이어로부터 전기 신호를 검출하는 단계; 서브픽셀의 전기 신호로부터 각 픽셀의 색을 계산하는 단계를 포함한다. The image sensor F100 or F200 may be used to sense or capture an image. The method of sensing an image may include projecting an image onto an image sensor F100 or F200 using any suitable optical device, such as a lens and / or a mirror, Detecting an electrical signal from a nanowire in each sub-pixel of each pixel using an appropriate circuit; And calculating the color of each pixel from the electrical signals of the subpixels.

도 8a는 이미징 장치에 있는 픽셀의 단순화된 단면도를 나타낸다. 각각의 픽셀은 기판 위에 금속 선(D103)을 가진 반도체 기판(D101) 위에 형성된 판독 회로(D100)를 포함한다. 감광 소자로서, 나노구조물(1)은 기판으로부터 직립으로 형성된다. 광 흡수는 나노구조물(1)의 길이를 따라 발생한다. 나노구조물(1)의 출력은 기판에 위치한 판독 회로(D100)에 연결될 수 있다. 나노구조물(1)의 밑넓이가 작기 때문에, 하나 이상의 나노구조물(1)이 픽셀에 형성될 수 있다. 나노구조물(1)의 긴 수직 구조의 역할은 빛 에너지의 특정 대역을 흡수하고, 상응하는 전기 신호를 생성하고 및/또는 최소한의 손실로 기판 다이오드에 흡수되지 않은 빛 에너지를 유도하는 것으로, 도파관으로서 수행한다. 나노구조물(1)의 상단부에서, 광결합기(optical coupler)(예로, 렌즈)(D105)는 최소한의 손실 또는 반사를 가지고 입사광을 나노구조물(1)로 결합하도록 형성될 수 있다. 이 실시예에서, 마이크로 렌즈는 결합기로 사용될 수 있다. 마이크로렌즈는 구형의 볼 렌즈일 수 있으나, 이에 제한되는 것은 아니다. 구형의 볼 렌즈의 결합 효율은 일반적으로 90% 이상이다. 또 다른 측면에서, 이진 마이크로렌즈가 도 8b에 나타난 것처럼 사용될 수 있다. 8A shows a simplified cross-sectional view of a pixel in an imaging device. Each pixel includes a readout circuit D100 formed on a semiconductor substrate D101 having a metal line D103 on the substrate. As the photosensitive element, the nanostructure 1 is formed upright from the substrate. The light absorption occurs along the length of the nanostructure 1. The output of the nanostructure 1 may be connected to a readout circuit D100 located on the substrate. Since the footprint of the nanostructure 1 is small, more than one nanostructure 1 can be formed in the pixel. The role of the long vertical structure of the nanostructure 1 is to absorb specific bands of light energy, generate corresponding electrical signals and / or induce unabsorbed light energy in the substrate diode with minimal loss, . At the upper end of the nanostructure 1, an optical coupler (e.g., lens) D105 may be formed to couple incident light into the nanostructure 1 with minimal loss or reflection. In this embodiment, the microlens can be used as a coupler. The microlenses may be spherical ball lenses, but are not limited thereto. The coupling efficiency of spherical ball lenses is generally at least 90%. In another aspect, a binary microlens may be used as shown in Figure 8B.

도 8c은 얇아진 반도체 기판의 후면에 나노구조물(1)을 가지는 픽셀의 간략화된 단면도를 나타낸다. 나노구조물(1)은 특정 대역에서 빛 에너지를 흡수하고 전하를 얇아진 기판에 덤핑하여 광 전하(photo charge)를 생성한다. 그 다음 전계를 이용하여 얇아진 기판에 있는 판독 회로(D100)에 의해 전하를 수집한다. 또한, 나노와이어는 기판(D108)에 흡수되지 않은 빛을 유도하고 결합한다. 기판(D108)의 후면에 나노구조물(1)을 이용하는 이점은 나노와이어의 제조의 용이성이다. 전면 측에 나노와이어를 형성할 때에는, 나노구조물(1)이 제작될 것으로 예상되는 영역에 도 8b에서 설명된 두꺼운 유전체 층(D104)을 제거할 필요가 있다. 대조적으로, 도 8c에 개시된 실시예는 이러한 제거 단계 없이 만들어질 수 있다. 또한, 나노구조물(1)은 CMOS 장치의 전면 측 구조의 수정 없이 제조될 수 있다. 이러한 실시예는 전면의 금속 절연 층(D106) 및 후방의 금속 절연 층(D107) 모두를 포함한다. 또한, 전면 측의 실시예서처럼, 광 결합기(D105)의 마이크로렌즈는 나노구조물(1)에 결합될 수 있다. 8C shows a simplified cross-sectional view of a pixel having a nanostructure 1 on the back surface of a thinned semiconductor substrate. The nanostructure 1 absorbs light energy in a specific band and dumps the charge to a thinned substrate to produce a photo charge. The electric field is then used to collect charge by the readout circuit D100 on the thinned substrate. In addition, the nanowire induces and couples light that is not absorbed by the substrate D108. The advantage of using the nanostructure 1 on the rear surface of the substrate D108 is the ease of manufacturing the nanowire. When forming the nanowire on the front side, it is necessary to remove the thick dielectric layer D104 described in FIG. 8B in the region where the nanostructure 1 is expected to be fabricated. In contrast, the embodiment disclosed in Figure 8C can be made without this removal step. In addition, the nanostructure 1 can be manufactured without modification of the front side structure of the CMOS device. This embodiment includes both the front metal insulation layer D106 and the rear metal insulation layer D107. Further, as in the front side embodiment, the microlenses of the optical coupler D105 can be coupled to the nanostructure 1.

나노구조물(1)은 다양한 광검출기 구성으로 구성될 수 있다. 이러한 구성은 광 전도체(photo conductor), 포토다이오드, 또는 포토게이트 장치를 포함한다. 광 전도체는 입사광의 함수로서 변화하는 저항을 가진 감광 장치이다. 포토다이오드는 광 전하로서 전자-정공 쌍을 생성하는 p-n 다이오드 또는 p-i-n 다이오드이다. 포토게이트 장치는 반도체에 전위 웰(potential well)을 생성하고, 전위 웰에 광 전하를 축적하는 바이어스된 게이트를 갖는 MOS(금속-산화물-반도체) 장치이다. 이하의 실시예에서, 포토다이오드, 포토게이트 장치, 또는 포토다이오드와 포토게이트 검출기의 조합의 다양한 구성이 광 검출 소자로 구현된다. The nanostructure 1 may be configured with various photodetector configurations. Such a configuration includes a photo conductor, a photodiode, or a photogate device. A photoconductor is a photoconductor having a resistance that varies as a function of incident light. A photodiode is a p-n diode or a p-i-n diode that produces an electron-hole pair as a photocharge. A photogate device is a MOS (metal-oxide-semiconductor) device having a biased gate that creates a potential well in a semiconductor and accumulates photo charge in the potential well. In the following embodiments, various configurations of a photodiode, a photogate device, or a combination of a photodiode and a photogate detector are implemented in the photodetecting device.

도 8d는 포토게이트 장치로서 구성된 나노구조물(1)을 갖는 CMOS 픽셀의 단면도를 나타낸다. 이 실시예에서, 픽셀 당 두 개의 광검출기, 나노구조물(1) 및 기판 다이오드가 있다. 나노구조물(1)은 유전체 클래딩 층 및 수직 게이트를 가진다. 나노구조물(1)에 의해 둘러싸인 수직 게이트의 역할은 수직 게이트에 약간의 바이어스 전압을 인가함으로써 도 8e에 나타난 바와 같이, 나노구조물(1)을 고갈시키고, 나노구조물(1)에 전위 웰을 생성시키는 것이다. 또한 바이어스 전압의 증가는 나노구조물(1)의 표면 영역을 뒤집을 것이다. 그 결과로서, 나노구조물(1)은 불순물의 도핑없이 핀 포토다이오드(pinned photodiode)와 유사하게 작용한다.8D shows a cross-sectional view of a CMOS pixel having a nanostructure 1 configured as a photogate device. In this embodiment, there are two photodetectors, a nanostructure 1 and a substrate diode per pixel. The nanostructure 1 has a dielectric cladding layer and a vertical gate. The role of the vertical gate surrounded by the nanostructure 1 is to deplete the nanostructure 1 and generate potential wells in the nanostructure 1, as shown in FIG. 8E, by applying a slight bias voltage to the vertical gate will be. An increase in the bias voltage will also reverse the surface area of the nanostructure 1. As a result, the nanostructure 1 functions similarly to a pinned photodiode without doping of impurities.

나노구조물(1)의 전위는 나노구조물(1)의 C1-C2 축 방향을 따라 일정하지 않다. 이것은, 나노구조물(1)의 상단부가 열려 있어 게이트 바이어스에 의해 영향받는데 반해, 나노구조물(1)의 하단부는 리셋동안 양의 바이어스 전압을 가지며, 리셋 후에 바이어스를 보유하는 N-웰에 연결되어 있기 때문이다. The potential of the nanostructure 1 is not constant along the direction of the C1-C2 axis of the nanostructure 1. This is because the upper end of the nanostructure 1 is open and influenced by the gate bias while the lower end of the nanostructure 1 has a positive bias voltage during reset and is connected to the N- Because.

기판에서, p-n 접합 다이오드는 p-형 기판과 n-웰 영역 사이에서 형성될 수 있다. p+ 층은 나노구조물(1)의 접합부를 제외한 n-웰 표면을 덮는다. 이 p+의 형상은 나노구조물(1)로부터 오는 광 전하를 받을 수 있으며, 기판의 표면 상태로 인한 암 전류를 억제한다. 나노구조물(1)을 통과한 빛이 기판 다이오드를 조명할 수 있으므로, 광 전하는 기판 다이오드에서 생성되고 전위 웰에서 수집된다. 결과적으로, 전위 웰은 NW 및 기판 다이오드의 양 쪽으로부터 전하를 수집한다. 오직 입사광의 일 부분만을 이용하는 통상적인 CMOS 픽셀과 비교하여, 이 실시예는 대부분의 입사광을 이용함으로써 양자 효율을 향상시킬 수 있다. In the substrate, a p-n junction diode may be formed between the p-type substrate and the n-well region. The p + layer covers the surface of the n-well except the junction of the nanostructure 1. The shape of p + can receive the photo charge from the nanostructure 1 and suppress the dark current due to the surface state of the substrate. Since the light passing through the nanostructure 1 can illuminate the substrate diode, the light charge is generated in the substrate diode and collected in the potential wells. As a result, the potential wells collect charge from both the NW and the substrate diode. Compared with a conventional CMOS pixel which only uses only a part of the incident light, this embodiment can improve the quantum efficiency by using most incident light.

기판 광 다이오드의 n-웰은 저농도로 도핑되어 있으므로, n- 영역은 낮은 바이어스 전압에도 쉽게 고갈될 수 있다. 전송 게이트가 켜져 있을 때, 고갈된 n-웰은 기판 다이오드로부터 감지 노드(sense node)에 완전한 전하 전송을 위해 선호된다. 완전한 전하 전송은 CCD 장치와 유사한 광 전하의 저 잡음 판독을 허용한다. Since the n-well of the substrate photodiode is lightly doped, the n-region can easily be depleted even at low bias voltages. When the transfer gate is turned on, depleted n-wells are preferred for complete charge transfer from the substrate diode to the sense node. A complete charge transfer allows low noise readout of the photocharge similar to the CCD device.

감지 노드는 기판 내에서 n+ 확산과 함께 형성된다. 감지 노드는 증폭 트랜지스터, 예로, 소스 폴로어 트랜지스터(source follower transistor)로 구성된 트랜지스터에 연결된다. 선택 스위치 트랜지스터는 출력 노드에 증폭기 출력의 연결을 제어하기 위해 사용될 수 있다. 또한, 리셋 트랜지스터는 감지 노드에 연결될 수 있고, 그 결과 리셋 게이트가 활성화될 때, 감지 노드는 VDD에 바이어스된다. 전송 게이트가 활성화될 때, n-웰은 감지 노드에 전기적으로 연결된다. 그 다음, n-웰은 양으로 바이어스되고, 나노구조물(1)에 있는 전위 경사도는 n-웰 전위 및 수직 포토게이트 바이어스 전압 사이에서 확립된다. 도 8f은 이중 포토다이오드 구조물의 단면도이다. The sensing node is formed with n + diffusion in the substrate. The sense node is connected to a transistor consisting of an amplifying transistor, for example a source follower transistor. A select switch transistor can be used to control the connection of the amplifier output to the output node. A reset transistor may also be coupled to the sense node, so that when the reset gate is activated, the sense node is biased to VDD. When the transfer gate is activated, the n-well is electrically connected to the sense node. Then, the n-well is positively biased, and the potential gradient in the nanostructure 1 is established between the n-well potential and the vertical photogate bias voltage. 8F is a cross-sectional view of a dual photodiode structure.

도 8g는 나노구조물(1)을 가진 CMOS 픽셀의 일 실시예를 나타낸다. 이 실시예는 NW 주위에 두 개의 수직 포토게이트(VP 게이트1, VP 게이트2), 기판 포토다이오도, 및 판독 회로를 포함한다. 판독 회로는 전송 게이트(TX), 리셋 게이트(RG), 소스 폴로어 트랜지스터, 및 픽셀 선택 스위치를 포함한다. 도 8g에서 완충 증폭기는 단순화한 소스 폴로어 트랜지스터 및 픽셀 선택 스위치를 나타낸다. 이 실시예에서, 직립 나노구조물은 n-, 즉 저농도로 도핑된 n-형 또는 진성 반도체로 형성되어, 나노구조물(1)이 VP 게이트 1로부터 낮은 음의 바이어스 전압으로도 쉽게 고갈될 수 있다. 바람직하게, 수직 포토게이트 VP 게이트 1으로부터의 음의 바이어스 전압은 도 8e에서 설명된 것처럼, 나노구조물(1)의 표면 상태로 인한 암 전류(dark current)를 억제하기 위해 나노구조물(1)의 표면에 정공을 축적하는 원인이 될 수 있다. FIG. 8G shows an embodiment of a CMOS pixel with nanostructure 1. This embodiment includes two vertical photogates (VP gate 1, VP gate 2), a substrate photodiode, and a readout circuit around the NW. The readout circuit includes a transfer gate TX, a reset gate RG, a source follower transistor, and a pixel selection switch. In Figure 8G, the buffer amplifier represents a simplified source follower transistor and a pixel selection switch. In this embodiment, the upstanding nanostructure is formed of n-, i.e., lightly doped n-type or intrinsic semiconductor so that the nanostructure 1 can be easily depleted from VP gate 1 to a low negative bias voltage. The negative bias voltage from the vertical photogate VP gate 1 is applied to the surface of the nanostructure 1 to suppress the dark current due to the surface state of the nanostructure 1, Lt; RTI ID = 0.0 > holes. ≪ / RTI >

두 번째 수직 포토게이트 VP 게이트 2는 on/off 스위치일 수 있다. 이 스위치는 기판 포토다이오드에서 집적된 광 전하로부터 나노구조물(1)에서 생성된 광 전하를 분리하기 위해 구성될 수 있다. 광 전하는 나노구조물(1) 및 기판 포토다이오드의 양쪽에서 동시에 집적된다. 그러나, 광 전하는 두 번째 포토게이트 VP 게이트 2의 off-상태가 NW 및 기판 포토다이오드 사이에 전위 장벽을 형성하기 때문에 분리된 전위 웰에서 집적된다. 이러한 방식에서, 나노구조물(1) 및 기판 포토다이오드로부터의 신호는 서로 혼합되지 않는다. 이러한 두 포토다이오드는 다른 파장의 방사선에 의해 생선된 전하를 수집하기 위해 사용될 수 있다. The second vertical photogate VP gate 2 may be an on / off switch. This switch can be configured to separate the photoelectrons generated in the nanostructure 1 from photoelectrons accumulated in the substrate photodiode. The photoconductors are simultaneously integrated in both the nanostructure 1 and the substrate photodiode. However, the photoconductivity is integrated in the separate potential wells because the off-state of the second photogate VP gate 2 forms a potential barrier between the NW and the substrate photodiode. In this way, the signals from the nanostructure 1 and the substrate photodiode are not mixed with each other. These two photodiodes can be used to collect the charges generated by radiation of different wavelengths.

이 실시예에서 구현된 수직 포토게이트는 복잡한 이온 주입 공정을 사용하지 않고 나노구조물(1)에 전위 프로파일을 쉽게 변경하는 능력을 허용한다. 통상적인 포토게이트 픽셀은 매우 부족한 양자 효율과 부족한 청색 반응(blue respone)으로부터 고통받는다. 통상적인 포토게이트는 일반적으로 기판 포토다이오드의 상부 표면을 덮고 청색광 근처의 단 파장을 흡수하는 폴리실리콘으로 만들어짐으로써 포토다이오드에 도달하는 청색광을 감소시킨다. 대조적으로 수직 포토게이트는 빛의 경로를 차단하지 않는다. 이것은, 수직 포토게이트(VPG)가 반도체에서 전위 프로파일을 조절하기 위해 포토다이오드를 가로 질러 측면으로 놓여 있지 않기 때문이다. The vertical photogate implemented in this embodiment allows the ability to easily change the potential profile on the nanostructure 1 without using a complex ion implantation process. Conventional photogate pixels suffer from very poor quantum efficiency and a poor blue response. A typical photogate is typically made of polysilicon that covers the top surface of the substrate photodiode and absorbs a short wavelength near the blue light, thereby reducing the blue light reaching the photodiode. In contrast, the vertical photogate does not block the path of light. This is because the vertical photogate (VPG) does not lie sideways across the photodiode to regulate the potential profile in the semiconductor.

추가적으로, 이미지 센서의 픽셀 크기가 감소함에 따라, 이미지 센서의 구멍의 크기는 전파되는 빛의 파장과 유사해진다. 통상적인 평판 형 포토다이드의 경우, 이것은 부족한 양자 효율(QE)를 초래한다. 그러나, 나노구조물(1)과 VPG 구조물의 조합은 좋은 QE를 갖는 초소형 픽셀을 허용한다. Additionally, as the pixel size of the image sensor decreases, the size of the aperture of the image sensor becomes similar to the wavelength of the propagating light. In the case of a conventional planar photodiode, this results in insufficient quantum efficiency (QE). However, the combination of the nanostructure (1) and the VPG structure allows ultra-small pixels with good QE.

본 실시예의 픽셀은 나노구조물(1) 및 기판 다이오드 사이의 신호를 별도로 판독하기 위해 두 단계 공정을 이용한다. 첫 번째 단계에서, 기판 다이오드에서 신호 전하가 판독된다. 그 다음, 기판에 있는 n- 영역이 고갈된다. 두 번째 단계에서, 두 번째 포토게이트 VP 게이트 2가 먼저 켜진다. 다음으로, 나노구조물(1)에 있는 신호 전하가 판독된다. The pixel of this embodiment uses a two-step process to separately read the signal between the nanostructure 1 and the substrate diode. In the first step, the signal charge is read out from the substrate diode. Then, the n-region in the substrate is depleted. In the second stage, the second photogate VP gate 2 is turned on first. Next, the signal charge in the nanostructure 1 is read.

이 실시예의 장치는 "스냅샷(snapshot)" 작동에서 작동될 수 있다. "스냅샷" 작동에서, 픽셀 배열에 있는 모든 포토게이트 VP 게이트 2는 동시에 on 또는 off되는 것이 바람직하다. 전송 게이트 TX에 대해서도 동일하게 실현된다. 이를 위해, 두 번째 포토게이트 VP 게이트 2는 글로벌(global) 연결과 모두 연결된다. 또한, 모든 전송 게이트 TX는 두 번째 글로벌 연결과 연결된다. The device of this embodiment can be operated in a "snapshot" operation. In the "snapshot" operation, it is preferred that all photogate VP gates 2 in the pixel array are simultaneously on or off. The transfer gate TX is also realized in the same manner. To this end, the second photogate VP gate 2 is all connected to the global connection. Also, all transfer gates TX are connected to the second global connection.

일반적으로, 리셋 게이트 RG의 글로벌 작동은 실용적 이유로 인해 피해야한다. 픽셀 배열에서, 열마다 배열을 글로벌하게 리셋하는 것은 일반적인 것이다. 만일 스냅샷 작동이 이용되지 않는다면, 개별적인 픽셀 작동이 가능할 것이다. 이런 경우, 글로벌한 연결을 가지는 것은 불필요하다. In general, the global operation of the reset gate RG should be avoided for practical reasons. In pixel arrays, it is common to reset the arrays globally for each column. If the snapshot operation is not used, individual pixel operation will be possible. In this case, having a global connection is unnecessary.

도 8h 및 도 8i은 나노구조물(1) 주위에 나노와이어 구조의 p-i-n 포토다이오드 및 수직 포토게이트를 갖는 CMOS 능동 픽셀의 실시예를 나타낸다. 나노구조물(1)은 전도성 층 및 금속 층과 같은 에피택셜하게 성장한 층을 포함하는 하나 이상의 수직 포토게이트를 가질 수 있다. Figs. 8h and 8i show an embodiment of a CMOS active pixel having a p-i-n photodiode and a vertical photogate of a nanowire structure around the nanostructure 1. The nanostructure 1 may have one or more vertical photogates including an epitaxially grown layer such as a conductive layer and a metal layer.

일 실시예에서, 도 8h에 나타난 바와 같이, 픽셀은 두 개의 포토다이오드, 나노구조물(1) 포토다이오드 및 기판 포토다이오드를 포함할 수 있다. 또한, 이 실시예는 두 개의 수직 포토게이트(VP 게이트 1, VP 게이트 2), 전송 게이트(TX) 및 리셋 게이트(RG)를 포함한다. 바람직하게는, 포토다이오드 둘 다 저농도로 도핑된다. 이것은, 저농도 영역이 낮은 바이어스 전압으로도 쉽게 고갈되기 때문이다.In one embodiment, as shown in FIG. 8H, the pixel may include two photodiodes, a nanostructure (1) photodiode, and a substrate photodiode. This embodiment also includes two vertical photo gates (VP gate 1, VP gate 2), a transfer gate (TX) and a reset gate (RG). Preferably, both photodiodes are lightly doped. This is because the low concentration region is easily depleted even at a low bias voltage.

기판 포토다이오드의 표면 영역은 제조 중에 야기된 공정 유도된 손상 및 나노구조물(1)과 연관된 격자 스트레스로 인해 결함이 생기기 쉬울 수 있다. 이러한 결함은 암 전류원으로 작용할 수 있다. The surface area of the substrate photodiode may be subject to defects due to process induced damage caused during fabrication and lattice stress associated with the nanostructure (1). These defects can act as dark current sources.

바람직하게는, 기판은 접지, 즉 제로 전압으로 연결되어 있다. 이 실시예에서, 리셋 드레인은 도핑된 n+인 것이 바람직하고, 양으로 바이어스된다. 전송 게이트 TX 및 리셋 게이트가 켜 있을 때, 기판에서 n- 영역은 양으로 바이어스된다. 이 리셋 작동은 p 기판 및 n- 영역 사이에의 역 바이어스 조건 때문에, n- 영역이 고갈되는 결과를 초래한다. 전송 게이트 TX 및 리셋 게이트 RG가 off 상태일 때, n- 영역은 양의 바이어스를 유지하고, p-서브 영역에 대하여 부동 캐패서터(floating capacitor)를 형성한다.Preferably, the substrate is grounded, i.e. connected at zero voltage. In this embodiment, the reset drain is preferably doped n + and positively biased. When the transfer gate TX and the reset gate are turned on, the n-region in the substrate is positively biased. This reset operation results in depletion of the n-region due to the reverse bias condition between the p-substrate and the n- region. When the transfer gate TX and the reset gate RG are off, the n-region maintains a positive bias and forms a floating capacitor for the p-sub region.

첫 번째 수직 포토게이트 VP 게이트 1은 나노구조물(1)에서 전위를 조절하기 위해 구성될 수 있고, 전위 경사도는 NW 포토다이오드 및 기판 다이오드 사이에 형성될 수 있다. 이러한 방식으로, 나노구조물(1)에 있는 광 전하는 판독 동안 기판의 n- 영역으로 빠르게 이동할 수 있다. 두 번째 수직 포토게이트 VP 게이트 2는 on/off 스위치일 수 있다. The first vertical photogate VP gate 1 may be configured to adjust the potential at the nanostructure 1, and a potential gradient may be formed between the NW photodiode and the substrate diode. In this way, the light charge in the nanostructure 1 can quickly move to the n-region of the substrate during reading. The second vertical photogate VP gate 2 may be an on / off switch.

도 8j 및 도 8k는 후-면 조명된 이미지 센서의 실시예를 나타낸다. 나노구조물(1)은 p-기판의 후면에서 형성될 수 있다. 기판은 픽셀 배열을 포함하는 지역에 대해 반도체 기판 물질을 제거함으로써 얇아질 수 있다. 예를 들어, p-기판은 3 내지 50 마이크론, 더욱 바람직하게는 6 내지 20 마이크론 사이의 두께까지 얇아질 수 있다. 기판 포토다이오드는 통상적인 이미지 센서에서처럼 모든 금속 선을 포함하는 측면으로부터가 아니라, 후-면으로부터 모든 빛을 받을 수 있다. Figures 8J and 8K show an embodiment of a back-side illuminated image sensor. The nanostructure 1 may be formed on the back surface of the p-substrate. The substrate may be thinned by removing the semiconductor substrate material relative to the region containing the pixel array. For example, the p-substrate may be thinned to a thickness of between 3 and 50 microns, more preferably between 6 and 20 microns. The substrate photodiode can receive all of the light from the back-side, rather than from the side containing all of the metal lines, as in conventional image sensors.

전면은 전송 게이트 TX, 리셋 게이트 RG를 갖는 리셋 스위치, 소스 폴로어 증폭기, 및 선택 스위치를 포함하는 4-T 판독 회로를 포함할 수 있다. 또한, 판독 회로는 리셋 게이트 RG를 갖는 리셋 스위치, 소스 폴로어 증폭기, 및 선택 스위치를 포함하는 3-T 픽셀 회로로 구성될 수 있다. 전면에서, 기판 포토다이오드는 도 8j 및 도 8k에 나타난 바와 같이 얕은 p+ 층과 함께 형성될 수 있다. 기판의 양면에 p+을 가지는 목적은 암 전류를 억제하기 위한 것이다. 매립된 p층은 후면으로부터 들어오는 전하 흐름을 차단하고, n- 영역으로 전하를 들어가게 하기 위해 n+ 확산 층 아래에 배치될 수 있다. 바람직하게는, 매립된 p 층의 도핑은 p- 기판의 도핑보다 더 높으나, p+ 층의 도핑보다는 높지 않다. 전면 포토다이오드는 광 흡수를 위한 것이 아니라, 나노구조물(1) 및 광 흡수가 발생하는 후면 p- 기판으로부터 오는 전하를 수집하기 위한 것이다. 나노구조물(1)은 NW 및 두 개의 수직 포토게이트, 즉 스위치에 대해 하나, 및 NW에서 전위의 조절에 대해 나머지 하나를 둘러싸는 유전체 층(클래딩 층)을 가질 수 있다.The front side may include a 4-T readout circuit including a transfer gate TX, a reset switch with a reset gate RG, a source follower amplifier, and a select switch. Further, the readout circuit may be composed of a 3-T pixel circuit including a reset switch having a reset gate RG, a source follower amplifier, and a selection switch. On the front side, the substrate photodiode may be formed with a shallow p + layer as shown in Figs. 8J and 8K. The purpose of having p + on both sides of the substrate is to suppress the dark current. The buried p-layer may be disposed below the n + diffusion layer to block charge flow from the backside and allow charge to enter the n- region. Preferably, the doping of the buried p-layer is higher than the doping of the p-substrate, but not higher than the doping of the p + -layer. The front photodiode is not for light absorption but for collecting charge from the nanostructure 1 and the back p-substrate on which light absorption occurs. The nanostructure 1 may have a NW and two vertical photogates, one for the switch, and a dielectric layer (cladding layer) surrounding the other for regulation of the potential at the NW.

일반적으로, 도 8j 및 도 8k의 실시예에서, 두 단계 공정은 각각의 포토다이오드로부터 별도로 신호 전하를 판독하기 위해 이용된다. 첫 번째 단계는 전면에 있는 기판 다이오드로부터 전하를 판독하는 것이다. 이 후에 즉시, VP 게이트 1을 켜서, 나노구조물(1)로부터의 전하를 판독할 것이다. Generally, in the embodiment of Figures 8J and 8K, a two step process is used to read the signal charge separately from each photodiode. The first step is to read the charge from the substrate diode on the front side. Immediately after this, the VP gate 1 is turned on to read the charge from the nanostructure 1.

바람직하게는, 도 8j 및 도 8k의 실시예는 중앙에 정공을 가진 후면 기판에 얕은 p+ 층을 가져야하고, 그 결과 p+ 층은 후면 나노구조물(1)로부터 오는 전하를 차단하지 못한다. 또한, 바람직하게는, n-웰이 쉽게 고갈될 수 있도록, 전면에는 얕은 p+ 층 아래에 저농도로 도핑된 n-웰 또는 n-층이 있어야 한다. Preferably, the embodiment of Figs. 8J and 8K must have a shallow p + layer in the rear substrate with holes in the center, so that the p + layer does not block the charge coming from the rear nanostructure 1. Also preferably, there should be a lightly doped n-well or n-layer below the shallow p + layer so that the n-well can be easily depleted.

도 8k는 후면 조명된 CMOS 픽셀의 대안적인 실시예를 나타낸다. 이 실시예에서, 나노구조물(1)을 위한 수직 포토게이트를 가지는 대신, p+ 층은 나노구조물(1)에 NW의 바깥쪽 쉘에 코팅되어, 나노구조물(1)에 고정된 전계를 생성하는 것을 돕는다. 이러한 구성을 가지고, 광 전하는 쉽게 상 방향으로 이동할 수 있다. 후-면 조명 CMOS 픽셀의 특징은 도 8j의 픽셀의 그것과 유사하다. 8k illustrates an alternative embodiment of a backlit CMOS pixel. In this embodiment, instead of having a vertical photogate for the nanostructure 1, the p + layer is coated on the outer shell of the NW to the nanostructure 1 to generate an electric field fixed to the nanostructure 1 Help. With such a configuration, the light charge can be easily moved upward. The feature of the back-side illuminated CMOS pixel is similar to that of the pixel of Figure 8j.

도 8l는 기판 포토다이오드를 함유하는 완전히 가공된 웨이퍼의 후-면에 나노구조물(1)을 나타낸 실시예이다. 도 8m는 기판 포토다이오드를 함유하는 완전히 가공된 웨이퍼의 후-면에 나노구조물(1)을 나타내는 실시예이다. 기판 포토다이오드는 방사선을 흡수하여 나노와이어로 전달되는 것을 허용하지 않는다. 그 안에 포토다이오드를 가지는 후면 얇아진 이미지 센서의 구조물의 예는 도 8l 및 도 8m에 나타난다. FIG. 8L shows an embodiment in which the nanostructure 1 is shown on the rear surface of a fully processed wafer containing a substrate photodiode. 8M is an embodiment showing the nanostructure 1 on the rear side of a fully processed wafer containing a substrate photodiode. The substrate photodiode does not allow radiation to be absorbed into the nanowire. Examples of the structure of the rear thinned image sensor having the photodiode therein are shown in Figs. 8L and 8M.

상기한 상세한 설명은 도표, 순서도, 및/또는 예시에 의한 장치 및/또는 공정의 다양한 실시예를 제시한다. 이러한 도표, 순서도, 및/또는 예시가 하나 또는 그 이상의 기능 및/또는 작용을 포함하는 경우에 있어서, 각 도표, 순서도 또는 예시 내의 각 기능 및/또는 작용이 광범위한 하드웨어, 소프트웨어, 펌웨어 또는 사실상 이들의 어느 조합에 의해 개별적 및/또는 총괄적으로 수행될 수 있다는 것을 본 기술분야의 숙련된 자에 의해 이해될 것이다.The foregoing detailed description sets forth various embodiments of devices and / or processes in accordance with the diagrams, flowcharts, and / or examples. In the event that such diagrams, flowcharts, and / or examples include one or more of the functions and / or acts, each function and / or function in each diagram, flowchart, or illustration may be implemented in a wide variety of hardware, software, firmware, It will be understood by those skilled in the art that the present invention can be carried out individually and / or collectively by any combination.

본 기술분야의 숙련된 자들은 본원에 기재된 방식으로 장치 및/또는 공정을 설명하는 것이 기술 분야에서 공통이라는 것을 인식할 것이고, 그 후, 데이트 처리 시스템으로 상기 설명된 장치 및/또는 공정을 통합하는 공학 실무(engineering practices)를 이용할 것이다. 즉, 적어도 본원에서 설명된 장치 및/또는 공정의 일 부분은 적당한 양의 실험을 통해 데이터 처리 시스템으로 통합될 수 있다. Those skilled in the art will recognize that describing the apparatus and / or process in the manner described herein is common in the art, and then incorporating the apparatus and / or process described above into a date processing system We will use engineering practices. That is, at least a portion of the apparatus and / or process described herein may be incorporated into the data processing system through an appropriate amount of experimentation.

본 명세서에 기재된 대상은 때때로 기타 구성요소와 연결, 또는 포함된 다른 구성요소들을 나타낸다. 이렇게 묘사된 구조는 단지 예시적인 것이며, 실제로 동일한 기능을 수행하는 많은 다른 구조들이 구현될 수 있다는 것이 이해될 것이다. 개념적인 의미에서, 동일한 기능이 달성되도록 하는 구성요소의 어느 배열은 원하는 기능이 달성되도록 효과적으로 "결합"되어있다. 그러므로, 특정 기능을 달성하기 위하여 여기에서 결합된 어느 두개의 구성요소는 구조 또는 중간 부품과 관계없이 서로 "결합되어" 원하는 기능이 달성된 것처럼 보일 수 있다. The subject matter described herein sometimes refers to other components that are connected, or included, to other components. It will be appreciated that the structure depicted in this manner is merely exemplary, and that many other structures that actually perform the same function may be implemented. In the conceptual sense, any arrangement of components that allows the same functionality to be achieved is effectively "coupled " to achieve the desired functionality. Thus, in order to achieve a particular function, any two components coupled here may appear to "combine" with each other regardless of structure or intermediate component to achieve the desired function.

대체로 본 명세서에서 어느 복수 및/또는 단수 용어의 사용과 관련하여, 본 기술분야의 숙련된 자는 문맥 및/또는 응용에 적합하게 복수에서 단수로 및/또는 단수에서 복수로 번역할 수 있다. 다양한 단수/복수 순열은 명확성을 위하여 본 명세서에 분명히 개시될 수 있다. In general, in connection with the use of any of the plural and / or singular terms herein, those skilled in the art will be able to translate from plural to singular and / or singular to plural, as appropriate for the context and / or application. The various singular / plural permutations may be explicitly disclosed herein for clarity.

특허, 특허 출원 및 비 특허 문헌을 포함하나 이에 국한되지 않는 모든 참고 문헌은 전체 참조로 본원에 포함된다. All references, including but not limited to patents, patent applications and non-patent literature, are incorporated herein by reference in their entirety.

다양한 양태 및 실시예가 본원에 개시되었지만, 다른 양태 및 실시예가 본 기술분야의 숙련자에게 명백할 것이다. 본원에 개시된 다양한 양태 및 실시예는 설명을 목적으로 한 것으로 이에 한정되는 것은 아니며, 실제 범위와 사상은 다음의 청구범위에 의해 나타난다.While various aspects and embodiments are disclosed herein, other aspects and embodiments will be apparent to those skilled in the art. The various aspects and embodiments disclosed herein are for illustrative purposes only, and the actual scope and spirit of the invention is indicated by the following claims.

Claims (21)

기판:
기판에 기본적으로 수직으로 확장되는 하나 이상의 나노구조물;
각 나노구조물 사이에 있는 하나 이상의 리세스; 및
각 리세스의 바닥벽 위에 배치된 평면 반사층;을 포함하고,
여기서 나노구조물은 첫 번째 유형의 도핑된 반도체의 코어, 저농도로 도핑된 비정질 반도체 또는 진성 비정질 반도체를 포함하는 첫 번째 층, 및 첫 번째 유형과 반대인 두 번째 유형의 고농도로 도핑된 비정질 반도체 층을 포함하는 두 번째 층을 포함하고, 첫 번째 층은 코어 위에 배치되고, 두 번째 층은 첫 번째 층 위에 배치되는 것을 특징으로 하는, 반도체 장치.Board:
One or more nanostructures extending essentially perpendicular to the substrate;
One or more recesses between each nanostructure; And
And a planar reflective layer disposed on the bottom wall of each recess,
Wherein the nanostructure comprises a first layer comprising a core of a first type of doped semiconductor, a lightly doped amorphous semiconductor or an intrinsic amorphous semiconductor, and a second type of heavily doped amorphous semiconductor layer opposite to the first type Wherein the first layer is disposed over the core and the second layer is disposed over the first layer. 제 1항에 있어서, 첫 번째 층은 적어도 코어의 표면을 패시베이션하기 위해 구성되는 것을 특징으로 하는, 반도체 장치. The semiconductor device of claim 1, wherein the first layer is configured to passivate at least the surface of the core. 제 1항에 있어서, 첫 번째 층은 기판으로부터 적어도 코어의 단부(end portion)에 대해 등방성으로 배치되는 것을 특징으로 하는, 반도체 장치. 2. The semiconductor device of claim 1, wherein the first layer is disposed isotropically from at least a portion of the substrate toward an end portion of the core. 제 3항에 있어서, 두 번째 층은 적어도 첫 번째 층의 일 부분에 대해 등방성으로 배치되는 것을 특징으로 하는, 반도체 장치. 4. The semiconductor device of claim 3, wherein the second layer is disposed isotropically relative to at least a portion of the first layer. 제 1항에 있어서, 첫 번째 층은 기판으로부터 코어의 단부 표면 위에 배치되는 것을 특징으로 하는, 반도체 장치. 2. The semiconductor device of claim 1, wherein the first layer is disposed over the end surface of the core from the substrate. 제 5항에 있어서, 두 번째 층은 첫 번째 층 위에 배치되는 것을 특징으로 하는, 반도체 장치. 6. The semiconductor device of claim 5, wherein the second layer is disposed over the first layer. 제 6항에 있어서, 첫 번째 층과 두 번째 층은 적어도 기판에 평행한 방향으로 코어와 같은 공간을 차지하는 것을 특징으로 하는, 반도체 장치.7. The semiconductor device of claim 6, wherein the first layer and the second layer occupy the same space as the core at least parallel to the substrate. 제 5항에 있어서, 코어의 측면벽은 적어도 부분적으로 전기 절연 층에 의해 덮히는 것을 특징으로 하는, 반도체 장치.6. The semiconductor device of claim 5, wherein the side walls of the core are at least partially covered by an electrically insulating layer. 제 8항에 있어서, 첫 번째 층과 두 번째 층은 적어도 기판에 평행한 방향으로 전기 절연 층과 같은 공간을 차지하는 것을 특징으로 하는, 반도체 장치.9. The semiconductor device of claim 8, wherein the first layer and the second layer occupy the same space as the electrically insulating layer at least in a direction parallel to the substrate. 제 1항에 있어서, 코어는 도핑된 실리콘, 도핑된 게르마늄, 도핑된 Ⅲ-Ⅴ족 화합물 반도체, 도핑된 Ⅱ-Ⅵ족 화합물 반도체, 및 도핑된 4차 반도체로 구성된 군으로부터 선택된 하나 이상의 도핑된 반도체 물질을 포함하고, 여기에서 첫 번째 층은 진성 비정질 실리콘, 진성 비정질 게르마늄, 진성 비정질 Ⅲ-Ⅴ족 화합물 반도체 및 진성 비정질 Ⅱ-Ⅵ족 화합물 반도체로 이루어진 군으로부터 선택된 하나 이상의 진성 비정질 반도체를 포함하고, 두 번째 층은 고농도 도핑된 비정질 실리콘, 고농도 도핑된 비정질 게르마늄, 고농도 도핑된 비정질 Ⅲ-Ⅴ족 화합물 반도체 및 고농도 도핑된 비정질 Ⅱ-Ⅵ족 화합물 반도체로 이루어진 군으로부터 선택된 하나 이상의 고농도 도핑된 비정질 반도체 물질을 포함하는 것을 특징으로 하는, 반도체 장치.The method of claim 1, wherein the core comprises at least one doped semiconductor selected from the group consisting of doped silicon, doped germanium, doped III-V compound semiconductors, doped II-VI compound semiconductors, Wherein the first layer comprises at least one intrinsic amorphous semiconductor selected from the group consisting of intrinsic amorphous silicon, intrinsic amorphous germanium, intrinsic amorphous III-V compound semiconductors and intrinsic amorphous II-VI compound semiconductors, The second layer comprises at least one heavily doped amorphous semiconductor material selected from the group consisting of heavily doped amorphous silicon, heavily doped amorphous germanium, heavily doped amorphous III-V compound semiconductors, and heavily doped amorphous II-VI compound semiconductors The semiconductor device comprising: a semiconductor substrate; 제 1항에 있어서, 코어는 저농도로 도핑되는 것을 특징으로 하는, 반도체 장치The semiconductor device according to claim 1, wherein the core is doped at a low concentration. 제 1항에 있어서, 첫 번째 층은 2 nm 내지 100 nm의 두께를 가지는 것을 특징으로 하는, 반도체 장치.The semiconductor device of claim 1, wherein the first layer has a thickness between 2 nm and 100 nm. 제 1항에 있어서, 두 번째 층은 적어도 10 nm의 두께를 가지는 것을 특징으로 하는, 반도체 장치.The semiconductor device of claim 1, wherein the second layer has a thickness of at least 10 nm. 제 1항에 있어서, 두 번째 층, 첫 번째 층 및 코어는 p-i-n 접합을 형성하는 것을 특징으로 하는, 반도체 장치.2. The semiconductor device of claim 1, wherein the second layer, the first layer and the core form a p-i-n junction. 제 1항에 있어서, 나노구조물은 나노와이어 또는 나노슬래브인 것을 특징으로 하는, 반도체 장치.The semiconductor device according to claim 1, wherein the nanostructure is a nanowire or a nano-slab. 원자층 증착(ALD) 또는 화학 기상 증착(CVD)에 의해 코어 위에 첫 번째 층을 증착하는 단계; 및
ALD 또는 CVD에 의해 첫 번째 층 위에 두 번째 층을 증착하는 단계를 포함하는, 제 1항의 장치의 제조 방법.Depositing a first layer on the core by atomic layer deposition (ALD) or chemical vapor deposition (CVD); And
Depositing a second layer over the first layer by ALD or CVD. ≪ RTI ID = 0.0 > 11. < / RTI > 기판:
기판에 기본적으로 수직으로 확장되는 하나 이상의 나노구조물;
각 나노구조물 사이에 있는 하나 이상의 리세스; 및
각 리세스의 바닥벽 위에 배치된 평면 반사층;을 포함하고,
여기서 나노구조물은 코어 및 패시베이션 층을 포함하고, 패시베이션 층은 적어도 코어의 표면을 패시베이션하기 위해 구성되고, 코어와 함께 p-i-n 접합을 형성하기 위해 구성되는 것을 특징으로 하는, 반도체 장치.Board:
One or more nanostructures extending essentially perpendicular to the substrate;
One or more recesses between each nanostructure; And
And a planar reflective layer disposed on the bottom wall of each recess,
Wherein the nanostructure comprises a core and a passivation layer and wherein the passivation layer is configured to pass at least the surface of the core and is configured to form a pin junction with the core. 제 17항에 있어서, 패시베이션 층은 비정질 물질을 포함하는 것을 특징으로 하는, 반도체 장치.18. The semiconductor device of claim 17, wherein the passivation layer comprises an amorphous material. 기판;
기판에 기본적으로 수직으로 확장되는 하나 이상의 나노구조물;
각 나노구조물 사이에 있는 하나 이상의 리세스; 및
각 리세스의 바닥벽 위에 배치된 평면 반사층;을 포함하고,
여기서 나노구조물은 코어 및 패시베이션 층을 포함하고, 패시베이션 층은 적어도 코어의 표면을 패시베이션하기 위해 구성되고;
장치는 빛을 전기로 변환하기 위해 구성되는 것을 특징으로 하는, 반도체 장치.Board;
One or more nanostructures extending essentially perpendicular to the substrate;
One or more recesses between each nanostructure; And
And a planar reflective layer disposed on the bottom wall of each recess,
Wherein the nanostructure comprises a core and a passivation layer, wherein the passivation layer is configured to at least passivate the surface of the core;
Wherein the device is configured to convert light into electricity. 제 19항에 있어서, 패시베이션 층은 코어와 함께 p-i-n 접합을 형성하기 위해 배치되고, p-i-n 접합은 빛을 전기로 변환하는 기능을 하는 것을 특징으로 하는, 반도체 장치.20. The semiconductor device of claim 19, wherein the passivation layer is disposed to form a p-i-n junction with the core, and the p-i-n junction functions to convert light into electricity. 삭제delete
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