KR101574138B1 - Ｓｏｉ 기판의 제조방법 - Google Patents

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마사하루 나가이
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 기판과 베이스 기판의 부착에 있어서, 질소를 함유하는 절연막을 접합층으로서 사용하는 경우에도, 접합 강도를 향상시키고 SOI 기판의 신뢰성을 향상시키기 위해, 반도체 기판측에 산화막을 설치하고, 베이스 기판측에 질소 함유층을 설치하고, 반도체 기판 위에 형성된 산화막과 베이스 기판 위에 형성된 질소 함유층을 접합한다. 또한, 반도체 기판 위에 형성된 산화막과 베이스 기판 위에 형성된 질소 함유층을 접합하기 전에, 산화막과 질소 함유층의 적어도 한쪽에 대하여 플라즈마처리를 행한다. 플라즈마처리는, 바이어스 전압이 인가된 상태에서 행할 수 있다.

Description

ＳＯＩ 기판의 제조방법{METHOD FOR MANUFACTURING SOI SUBSTRATE}
본 발명은, 절연막을 개재하여 반도체층이 설치된 기판의 제조방법에 관한 것이다. 특히, 본 발명은, SOI(silicon on insulator) 기판의 제조방법에 관한 것이다. 또한, 본 발명은, 절연막을 개재하여 반도체층이 설치된 기판을 사용한 반도체장치의 제조방법에 관한 것이다.
최근, 벌크 형상의 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체층이 형성된 SOI(Silicon on Insulator) 기판을 사용한 집적회로가 개발되고 있다. SOI 기판을 사용함으로써, 트랜지스터의 드레인과 기판 사이에 있어서의 기생 용량이 저감되기 때문에, SOI 기판은 반도체 집적회로의 성능을 향상시키는 것으로서 주목받고 있다.
SOI 기판을 제조하는 종래의 방법의 한가지는, 수소 이온 주입 박리법이다(예를 들면, 특허문헌 1 참조). 수소 이온 주입 박리법에 의한 SOI 기판의 제조방법의 개요를 이하에서 설명한다. 우선, 실리콘 웨이퍼에 이온주입법을 사용해서 수소 이온을 주입함으로써 표면에서 소정의 깊이에 미소 기포층을 형성한다. 다음에, 산화 실리콘 막을 개재하여, 수소 이온을 주입한 실리콘 웨이퍼를 다른 실리콘 웨이퍼에 접합시킨다. 그후, 열처리를 행함으로써, 미소 기포층이 벽개면으로서의 역할을 하여, 수소 이온이 주입된 실리콘 웨이퍼의 일부가 미소 기포층을 따라 박막 형상으로 분리된다. 이에 따라, 접합시킨 다른 실리콘 웨이퍼 위에 단결정 실리콘 막을 형성할 수 있다.
전술한 것과 같은 수소 이온 주입 박리법을 사용해서 단결정 실리콘층을 유리로 이루어진 베이스 기판 위에 형성하는 방법이 제안되어 있다(예를 들면, 특허문헌 2 참조). 유리 기판은 실리콘 웨이퍼보다도 대면적화가 가능하고 저렴하기 때문에, 유리 기판을 베이스 기판으로서 사용할 때, 저렴하고 대면적의 SOI 기판을 제조하는 것이 가능해 진다.
또한, 특허문헌 2에서는, 베이스 기판에 함유되는 불순물 등이 단결정 실리콘층으로 확산하는 것을 방지하기 위해, 베이스 기판과 단결정 실리콘층 사이에 질화 실리콘 막을 설치하는 것이 제안되어 있다.
일본국 특개 2000-124092호 공보 일본국 특개 2002-170942호 공보
단결정 실리콘 기판측에 질화 실리콘 막을 형성하는 경우, 단결정 실리콘 기판과 질화 실리콘 막이 서로 접하도록 설치하면, 계면 상태에 의해 트랜지스터의 특성이 악영향을 받을 우려가 있다. 따라서, 단결정 실리콘 기판측에 질화 실리콘 막을 형성하는 경우, 단결정 실리콘 기판과 질화 실리콘 막 사이에 산화 실리콘 막 등의 절연막을 설치할 필요가 생겨, 제조 공정의 수가 증가하는 문제가 생긴다. SOI 기판의 제조에 있어서는, 사용하는 단결정 실리콘 기판이 고가이기 때문에, 제조 공정의 간략화 등에 의한 비용 저감이 중요해진다. 또한, 복수의 절연막을 적층 해서 형성하는 경우, 공정수의 증가에 따라 발생하는 먼지나 불순물에 의해 베이스 기판과 단결정 반도체기판의 접합 불량이 생길 우려가 있다.
또한, 질화 실리콘 막을 접합층으로서 사용한 경우, 산화 실리콘과 비교해서 얻어진 막의 표면에 요철 등이 생기기 쉽다. 더구나, 접합면에 있어서 수소결합이 발생하기 어렵기 때문에 베이스 기판과 단결정 반도체 기판의 접합 강도가 불충분하게 되어, SOI 기판의 신뢰성이 저하할 우려가 있다.
본 발명의 일 실시형태의 목적은, 반도체 기판과 베이스 기판을 서로 부착시킴에 있어서, 질소를 함유하는 절연막을 접합층으로서 사용하는 경우에도, 접합 강도를 향상시키고, SOI 기판의 신뢰성을 향상시키는데 있다.
본 발명의 일 실시형태는, 반도체 기판측에 산화막을 설치하고 베이스 기판측에 질소 함유층을 설치하고, 반도체 기판 위에 형성된 산화막과 베이스 기판 위에 형성된 질소 함유층을 접합한다.
또한, 반도체 기판 위에 형성된 산화막과 베이스 기판 위에 형성된 질소 함유층을 접합하기 전에, 산화막과 질소 함유층의 적어도 한쪽에 대하여 플라즈마처리를 행하는 것이 바람직하다. 플라즈마처리는, 바이어스 전압이 인가된 상태에서 행할 수 있다.
또한, 본 발명의 일 실시형태는, 반도체 기판 위에 산화막을 형성하고, 산화막을 거쳐 반도체 기판에 가속된 이온을 조사함으로써, 반도체 기판의 표면으로부터 소정의 깊이에 취약화 영역을 형성하는 단계와, 베이스 기판 위에 질소 함유층을 형성하는 단계와, 반도체 기판 위의 산화막 및 베이스 기판 위의 질소 함유층의 적어도 한쪽에 대하여 플라즈마처리를 행하는 단계와, 반도체 기판의 표면과 베이스 기판의 표면을 서로 대향하도록 배치하여, 산화막의 표면과 질소 함유층의 표면을 접합시키는 단계와, 산화막의 표면과 질소 함유층의 표면을 접합시킨 후에 열처리를 행하여, 취약화 영역을 따라 분리함으로써, 베이스 기판 위에 산화막 및 질소 함유층을 개재하여 반도체층을 형성하는 단계를 갖는다.
본 발명의 일 실시형태는, 반도체 기판 위에 산화막을 형성하고, 산화막을 거쳐 반도체 기판에 가속된 이온을 조사함으로써, 반도체 기판의 표면으로부터 소정의 깊이에 취약화 영역을 형성하는 단계와, 베이스 기판 위에 대하여 제1 플라즈마처리를 행하는 단계와, 제1 플라즈마처리가 된 베이스 기판 위에 질소 함유층을 형성하는 단계와, 반도체 기판 위의 산화막 및 베이스 기판 위의 질소 함유층의 적어도 한쪽에 대하여 제2 플라즈마처리를 행하는 단계와, 반도체 기판의 표면과 베이스 기판의 표면을 서로 대향하도록 배치하여, 산화막의 표면과 질소 함유층의 표면을 접합시키는 단계와, 산화막의 표면과 질소 함유층의 표면을 접합시킨 후에 열처리를 행하여, 취약화 영역을 따라 분리함으로써, 베이스 기판 위에 산화막 및 질소 함유층을 개재하여 반도체층을 형성하는 단계를 갖는다.
본 발명의 일 실시형태는, 복수의 반도체 기판 위에 각각 산화막을 형성하고, 산화막을 거쳐 복수의 반도체 기판에 가속된 이온을 조사함으로써, 복수의 반도체 기판의 각각의 표면으로부터 소정의 깊이에 각각 취약화 영역을 형성하는 단계와, 베이스 기판 위에 질소 함유층을 형성하는 단계와, 복수의 반도체 기판 위의 각각의 산화막 및 베이스 기판 위의 질소 함유층의 적어도 한쪽에 대하여 플라즈마처리를 행하는 단계와, 복수의 반도체 기판의 각각의 표면과 베이스 기판의 표면을 대향하도록 배치하여, 산화막의 각 표면과 질소 함유층의 표면을 접합시키는 단계와, 산화막의 표면과 질소 함유층의 표면을 접합시킨 후에 열처리를 행하여, 취약화 영역을 따라 분리함으로써, 베이스 기판 위에 산화막 및 질소 함유층을 개재하여 복수의 반도체층을 형성하는 단계를 갖는다.
본 발명의 일 실시형태는, 복수의 반도체 기판 위에 각각 산화막을 형성하는 단계와, 산화막을 거쳐 복수의 반도체 기판에 가속된 이온을 조사함으로써, 복수의 반도체 기판의 각각의 표면으로부터 소정의 깊이에 취약화 영역을 형성하는 단계와, 베이스 기판 위에 대하여 제1 플라즈마처리를 행하는 단계와, 제1 플라즈마처리가 된 베이스 기판 위에 질소 함유층을 형성하는 단계와, 복수의 반도체 기판 위의 산화막 및 베이스 기판 위의 질소 함유층의 적어도 한쪽에 대하여 제2 플라즈마처리를 행하는 단계와, 복수의 반도체 기판의 각각의 표면과 베이스 기판의 표면을 대향하도록 배치하여, 산화막의 각 표면과 질소 함유층의 표면을 접합시키는 단계와, 산화막의 표면과 질소 함유층의 표면을 접합시킨 후에 열처리를 행하여, 취약화 영역을 따라 분리함으로써, 베이스 기판 위에 산화막 및 질소 함유층을 개재하여 복수의 반도체층을 형성하는 단계를 갖는다.
본 명세서 중에 있어서, 산화질화 실리콘은 질소보다도 산소를 더 많이 함유하고, 러더포드 후방산란법(RBS) 및 수소 전방산란법(HFS)을 사용해서 측정한 경우에, 산화질화 실리콘 바람직하게는 농도범위로서 산소 50 내지 70원자%, 질소 0.5 내지 15원자%, 실리콘 25 내지 35원자%, 수소 0.1 내지 10원자%를 함유한다. 또한, 질화산화 실리콘은 산소보다도 질소를 더 많이 함유하고, RBS 및 HFS를 사용해서 측정한 경우에, 질화 산화 실리콘은, 농도범위로서 산소 5 내지 30원자%, 질소 20 내지 55원자%, 실리콘 25 내지 35원자%, 수소 10 내지 30원자%를 함유한다. 이때, 산화질화 실리콘 또는 질화산화 실리콘에 포함된 원자의 합계를 100원자%로 정의했을 때, 질소, 산소, 실리콘 및 수소의 백분율이 상기한 범위 내에 포함된다.
본 명세서에 있어서 "단결정"이란, 결정면 및 결정축이 균일하고, 그것을 구성하고 있는 원자가 공간적으로 정렬된 배열로 되어 있는 결정을 말한다. 그러나, 단결정은 규칙 바르게 배열된 원자들로 구성되는 것이지만, 단결정은, 일부에 이 배열의 흐트러짐이 있는 격자 결함을 포함하거나, 또는 단뎔정은 의도적 또는 비의도적인 격자 변형을 포함하여도 된다.
이때, 본 명세서 중에 있어서 반도체장치는, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기광학장치, 반도체회로 및 전자기기는 모두 반도체장치에 포함된다.
또한, 본 명세서 중에 있어서, 표시장치는, 발광 장치와 액정표시장치를 포함한다. 발광 장치는 발광소자를 포함하고, 액정표시장치는 액정소자를 포함한다. 발광소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 일렉트로루미네센스(EL), 유기 EL 등을 포함한다.
본 발명의 일 실시형태에 따르면, 반도체 기판 위에 형성된 산화막과 베이스 기판 위에 형성된 질소 함유층을 접합하기 전에, 산화막과 질소 함유층의 적어도 한쪽에 대하여 플라즈마처리를 행함으로써, 접합 강도를 향상시킬 수 있으며, SOI 기판의 신뢰성을 향상시킬 수 있다.
도 1a-1 내지 도 1a-4, 1b-1 및 1b-2, 1c 및 1d는 SOI 기판의 제조방법의 일례를 도시한 도면이다.
도 2a-1 내지 도 2a-4, 도 2b-1 내지 도 2b-3, 도 2c 및 도 2d는 SOI 기판의 제조방법의 일례를 도시한 도면이다.
도 3a 내지 도 3d는 SOI 기판의 제조방법의 일례를 도시한 도면이다.
도 4a 내지 도 4d는 SOI 기판의 제조방법의 일례를 도시한 도면이다.
도 5a 내지 도 5c는 SOI 기판의 제조방법의 일례를 도시한 도면이다.
도 6은 SOI 기판을 사용한 반도체장치의 일례를 도시한 도면이다.
도 7은 SOI 기판을 사용한 반도체장치의 일례를 도시한 도면이다.
도 8a 및 도 8b는 SOI 기판을 사용한 표시장치의 일례를 도시한 도면이다.
도 9a 및 도 9b는 SOI 기판을 사용한 표시장치의 일례를 도시한 도면이다.
도 10a 내지 도 10c는 SOI 기판을 사용한 전자기기를 도시한 도면이다.
도 11은 SOI 기판의 제조방법에 있어서의 플라즈마처리의 일례를 설명하는 도면이다.
도 12는 SOI 기판의 제조방법에 있어서의 플라즈마처리의 일례를 설명하는 도면이다.
도 13은 반도체 기판 위에 형성된 산화막으로부터 방출된 수분의 양을 도시한 그래프이다.
도 14a 내지 도 14d는 단결정 실리콘 기판 위에 형성된 산화막의 ToF-SIMS의 측정 결과를 각각 나타낸 그래프이다.
도 15a 내지 도 15d는 유리 기판 위에 형성된 산화막의 ToF-SIMS의 측정 결과를 각각 나타낸 그래프이다.
도 16a 및 도 16b는 유리 기판 위에 형성된 단결정 실리콘층의 표면을 각각 나타낸 그래프이다.
도 17은 블레이드법을 설명하는 도면이다.
이하에서, 본 발명의 실시형태와 실시예를 도면을 참조하여 설명한다. 단, 본 발명은 많은 다른 태양으로 실시하는 것이 가능해서, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명이 이하의 실시형태 및 실시예의 기재 내용에 한정되어 해석되는 것은 아니다. 이때, 실시형태 및 실시예를 설명하기 위한 전체 도면에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분은 동일한 참조번호로 표시하고, 그것의 설명을 한 번만 한다.
(실시형태 1)
본 실시형태에서는, 절연막을 개재하여 반도체층이 설치된 기판(예를 들면, SOI 기판)을 제조하는 방법에 관해 도면을 참조해서 설명한다.
우선, 반도체 기판(100)을 준비한다(도 1a-1 참조).
반도체 기판(100)으로서는, 단결정 반도체 기판이나 다결정 반도체 기판을 사용할 수 있고, 예를 들면, 단결정 또는 다결정의 실리콘 기판, 단결정 또는 다결정의 게르마늄 기판, 갈륨 비소, 인듐 인 등의 화합물 반도체 기판을 사용할 수 있다. 시판의 실리콘 기판의 예로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 직경 16인치(400mm) 사이즈의 원형의 실리콘 기판을 들 수 있다. 이때, 형상은 원형에 한정되지 않고 사각형 형상 등으로 가공한 실리콘 기판을 반도체 기판(100)으로서 사용하는 것도 가능하다. 이하의 설명에서는, 반도체 기판(100)으로서 단결정 실리콘 기판을 사용하는 경우에 대해서 나타낸다.
이때, 반도체 기판(100)의 표면을 미리 황산/과산화수소 혼합물(SPM), 수산화암모늄/과산화수소 혼합물(APM), 염산/과산화수소 혼합물(HPH), 묽은 불산(DHF) 등을 사용해서 적당하게 세정하는 것이 오염 제거의 점에서 바람직하다. 또한, 묽은 불산과 오존수를 교대로 토출해서 반도체 기판(100)을 세정해도 된다.
다음에, 반도체 기판(100)의 표면에 산화막(102)을 형성한다(도 1a-2 참조).
산화막(102)으로서는, 예를 들면, 산화 실리콘 막, 산화질화 실리콘 막 등의 단층 막, 또는 이들을 적층시킨 막을 사용할 수 있다. 이들 막은, 열산화법, CVD법 또는 스퍼터링법 등을 사용해서 형성할 수 있다. 또한, CVD법을 사용해서 산화막(102)을 형성하는 경우에는, 테트라에톡시실란(약칭; TEOS, 화학식: Si(OC2H5)4) 등의 유기 실란을 사용해서 제조되는 산화 실리콘 막을 산화막(102)에 사용하는 것이 생산성의 점에서 바람직하다.
본 실시형태에서는, 반도체 기판(100)에 열산화처리를 행함으로써 산화막(102)(여기에서는, SiOx막)을 형성하는 경우를 나타내고 있다(도 1a-2 참조). 열산화처리는, 산화성 분위기 중에 할로겐을 첨가해서 행하는 것이 바람직하다.
예를 들면, 염소(Cl)가스가 도입된 산화성 분위기중에서 반도체 기판(100)에 열산화처리를 행함으로써, 염소산화된 산화막(102)을 형성한다. 이 경우, 산화막(102)은, 염소 원자를 함유한다.
산화막(102) 내부에 함유된 염소 원자는 변형을 형성한다. 그 결과, 산화막(102) 내부로의 수분 흡수가 향상되어, 확산속도가 증대한다. 즉, 산화막(102)의 표면에 수분이 존재하는 경우에, 해당 산화막(102)의 표면에 존재하는 수분을 산화막(102) 내부에 빠르게 흡수하여, 확산시킬 수 있다.
열산화처리의 일례로서, 산소에 대하여 염화 수소(HCl)를 0.5체적% 내지 10체적%(바람직하게는 2체적%)의 비율로 포함하는 산화성 분위기중에서, 900℃ 내지 1150℃의 온도(대표적으로는 1000℃)에서 행할 수 있다(HCl 산화). 처리 시간은 0.1 내지 6시간, 바람직하게는 0.5 내지 1시간으로 설정하면 된다. 형성하는 산화막의 막두께는, 10nm 내지 1000nm(바람직하게는 50nm 내지 300nm), 예를 들면, 100nm의 두께로 설정한다.
열산화처리의 다른 일례로서는, 산소에 대하여, 트랜스-1,2-디클로로에틸렌(DCE)을 0.25체적% 내지 5체적%(바람직하게는 3체적%)의 비율로 포함하는 산화성 분위기중에서, 700℃ 내지 1150℃의 온도(대표적으로는 950℃)에서 행할 수 있다. 처리 시간은 0.1 내지 6시간, 바람직하게는 0.5 내지 1시간으로 설정하면 된다. 형성되는 산화막의 막두께는, 10nm 내지 1000nm(바람직하게는 50nm 내지 300nm), 예를 들면, 100nm의 두께로 설정한다.
트랜스-1,2-디클로로에틸렌은 저온에서 열분해하기 때문에, 열산화처리를 저온에서 행할 수 있다. 특히, 반도체 기판을 반복하여 재이용하는 경우에는, 열산화처리를 낮은 온도에서 행함으로써 생산성을 향상시킬 수 잇고 열충격의 악영향을 저감할 수 있다. 이때, 트랜스-1,2-디클로로에틸렌 대신에, 시스-1,2-디클로로에틸렌, 1,1-디클로로에틸렌이나, 이들 가스 중에서 2종류 이상의 가스의 혼합 가스를 사용해도 된다.
본 실시형태에서는, 산화막(102) 내부의 염소 원자의 농도를 1×1017atoms/㎤ 내지 1×1021atoms/㎤이 되도록 제어한다.
산화막(102)에 염소 원자를 함유시킴으로써, 외인성 불순물인 중금속(예를 들면, Fe, Cr, Ni 또는 Mo 등)을 포집해서 반도체 기판(100)이 오염되는 것을 방지하는 효과를 나타낸다.
또한, 염소 등의 할로겐을 포함하는 산화막(102)은, 반도체 기판에 악영향을 미치는 불순물(예를 들면, Na 등의 가동 이온)을 게터링할 수 있다. 즉, 산화막(102)을 형성한 후에 행해지는 열처리에 의해, 반도체 기판에 포함되는 불순물이 산화막(102)으로 석출하여, 할로겐(예를 들면, 염소)과 반응해서 포획되게 된다. 이에 따라, 산화막(102) 내부에 포집한 해당 불순물을 고정해서 반도체 기판(100)의 오염을 막을 수 있다. 즉, 염소 등의 할로겐을 포함하는 산화막(102)은 유리 기판과 부착시킨 경우에, 유리 기판에 포함되는 Na 등의 불순물을 중화하는 막으로서 기능할 수 있다.
특히, 산화막(102)으로서, HCl 산화 등에 의해 막 중에 염소 등의 할로겐을 포함시키는 것은, 반도체 기판의 세정이 불충분한 경우나, 반복 재사용되는 반도체 기판의 오염 제거에 유효하게 된다.
또한, 열산화처리용 가스에 수소를 함유시킴으로써, 반도체 기판(100)과 산화막(102)의 계면의 결함을 보상해서 계면의 국재 준위 밀도를 저감하는 작용을 발휘한다. 따라서, 산화막(102)이 1×1018atoms/㎤ 이상의 수소 원자를 포함하는 것이 바람직하다.
이때, 상기 설명에서는, 염소 원자를 함유하는 산화막(102)의 형성 방법으로서, 염화 수소나 디클로로에틸렌을 함유시킨 산화성 분위기중에서 열산화처리를 행하는 경우를 나타냈지만, 본 발명의 실시형태는 이것에 한정되지 않는다. 예를 들면, 반도체 기판(100)에 대해 산화성 분위기에서 열산화처리를 행함으로써, 반도체 기판(100) 표면에 산화막(102)(예를 들면, SiOx)을 형성한 후, 이온 도핑장치 또는 이온 주입장치를 사용하여, 전계로 가속된 염소 이온을 첨가함으로써 산화막(102) 내부에 염소 원자를 함유시켜도 된다. 그 밖에도, 표면을 염화수소(HCl)의 수용액(염산)으로 처리한 후에, 산화성 분위기중에서 열산화처리를 행해도 된다.
이때, 산화막(102)에 함유시키는 할로겐 원자는 염소 원자에 한정되지 않는다. 산화막(102)이 불소 원자를 함유해도 된다. 반도체 기판(100) 표면을 불소 산화하기 위해서는, 반도체 기판(100) 표면을 HF 용액에 침지한 후에 산화성 분위기중에서 열산화처리를 행하는 방법과, NF3을 첨가한 산화성 분위기에서 반도체 기판(100)에 대해 열산화처리를 행하는 방법 중에서 어느 한개를 사용하면 된다.
다음에, 운동에너지를 갖는 이온을 반도체 기판(100)에 조사함으로써, 반도체 기판(100)의 소정의 깊이에 결정구조가 손상된 취약화 영역(104)을 형성한다(도 1a-3 참조). 도 1a-3에 나타낸 것과 같이, 산화막(102)을 거쳐 가속된 이온(103)을 반도체 기판(100)에 조사함으로써, 반도체 기판(100)의 표면으로부터 소정의 깊이의 영역에 이온(103)이 첨가되어, 취약화 영역(104)을 형성할 수 있다. 이온(103)은, 소스 가스를 여기하여, 소스 가스의 플라즈마를 생성하고, 이 플라즈마에 포함되는 이온을, 전계의 작용에 의해 플라즈마로부터 추출한 후 가속하여 얻어진다.
취약화 영역(104)이 형성되는 영역의 깊이는, 이온(103)의 운동에너지, 질량, 입사각 등에 의해 조절할 수 있다. 운동에너지는 가속 전압, 도즈량 등에 의해 조절할 수 있다. 이온(103)의 평균 침입 깊이와 같거나 거의 같은 깊이에 취약화 영역(104)이 형성된다. 따라서, 이온(103)을 첨가하는 깊이에 의해, 반도체 기판(100)으로부터 분리되는 반도체층의 두께가 결정된다. 이 반도체층의 두께가 10nm 내지 500nm, 바람직하게는 50nm 내지 200nm가 되도록, 취약화 영역(104)이 형성되는 깊이를 조절한다.
취약화 영역(104)은 이온 도핑 처리로 형성할 수 있다. 이온 도핑 처리는 이온 도핑 장치를 사용해서 행할 수 있다. 대표적인 이온 도핑 장치는, 프로세스 가스를 플라즈마 내부에 여기해서 생성된 모든 이온종을 챔버 내에 배치된 피처리물에 조사하는 비질량 분리형의 장치이다. 이 장치는, 플라즈마 중의 모든 이온종을 질량분리하지 않고 피처리물에 조사하기 때문에, 비질량 분리형 장치로 불린다. 이에 대하여, 이온 주입장치는 질량 분리형의 장치이다. 이온 주입장치는, 플라즈마 중의 이온종을 질량 분리한 후 어떤 특정한 질량을 갖는 이온종을 피처리물에 조사하는 장치이다.
이온 도핑 장치의 주요한 구성은, 피처리 물건을 배치하는 챔버, 원하는 이온을 발생시키는 이온원, 및 이온을 가속하여 조사하기 위한 가속 기구이다. 이온원은, 원하는 이온종을 생성하기 위한 소스 가스를 공급하는 가스 공급장치, 소스 가스를 여기하여, 플라즈마를 생성시키기 위한 전극 등을 포함한다. 플라즈마를 형성하기 위한 전극으로서, 필라멘트형 전극, 용량결합 고주파 방전용의 전극 등이 사용된다. 가속 기구는, 인출 전극, 가속 전극, 감속 전극, 접지 전극 등의 전극, 및 이들 전극에 전력을 공급하기 위한 전원 등으로 구성된다. 가속 기구에 포함되는 이들 전극에는 복수의 개구나 슬릿이 설치되어 있고, 이것을 통해 이온원에서 생성된 이온이 가속된다. 이때, 이온 도핑 장치의 구성요소는 전술한 구성요소에 한정되지 않고, 필요에 따른 기구가 설치되어도 된다.
본 실시형태에서는, 이온 도핑 장치로 수소를 반도체 기판(100)에 첨가한다. 플라즈마 소스 가스로서 수소를 포함하는 가스를 공급한다. 예를 들면, H2을 공급한다. 수소 가스를 여기해서 플라즈마를 생성하고, 질량 분리하지 않고, 플라즈마 중에 포함되는 이온을 가속하고, 가속된 이온을 반도체 기판(100)에 조사한다.
이온 도핑 장치에 있어서, 수소 가스로부터 생성되는 이온종(H+, H2 +, H3 +)의 총량에 대한 H3 +의 비율이 50% 이상으로 설정된다. 바람직하게는, H3 +의 비율을 80% 이상으로 설정한다. 이온 도핑 장치는 질량 분리를 포함하지 않기 때문에, 플라즈마 중에 생성되는 복수의 이온종에 대한 1 종류(H3 +)의 비율을 50% 이상으로 하는 것이 바람직하고, 80% 이상으로 하는 것이 더욱 바람직하다. 같은 질량의 이온을 조사함으로써, 반도체 기판(100)의 같은 깊이에 집중시켜 이온을 첨가할 수 있다.
취약화 영역(104)을 얕은 영역에 형성하기 위해서는, 이온(103)의 가속 전압을 낮게 할 필요가 있다. 플라즈마 중의 H3 + 이온의 비율을 증가시킴으로써, 원자형 수소(H)을 효율적으로 반도체 기판(100)에 첨가할 수 있다. H3 + 이온은 H+ 이온의 3배의 질량을 갖기 때문에, 같은 깊이에 수소 원자를 1개 첨가하는 경우, H3 _ 이온의 가속 전압은, H+ 이온의 가속 전압의 3배로 하는 것이 가능해 진다. 이온의 가속 전압을 증가시킬 수 있으면, 이온의 조사처리를 위한 사이클 타임을 단축하는 것이 가능해져, 생산성과 스루풋의 향상을 꾀할 수 있다.
이온 도핑 장치는 염가이고, 대면적 처리에 우수하다. 따라서, 이러한 이온 도핑 장치를 사용해서 H3 +을 조사함으로써, 반도체 특성의 향상, 대면적화, 저비용화, 생산성 향상 등의 현저한 효과를 얻을 수 있다. 또한, 이온 도핑 장치를 사용한 경우, 중금속도 H3 +와 동시에 도입될 우려가 있지만, 염소 원자를 함유하는 산화막(102)을 통해 이온의 조사를 행함으로써, 상기한 것과 같이 이러한 중금속에 의한 반도체 기판(100)의 오염을 막을 수 있다.
가속된 이온(103)을 반도체 기판(100)에 조사하는 단계는 이온 주입 장치에서 행할 수도 있다. 이온 주입장치는, 챔버 내에 배치된 피처리물에, 소스 가스를 플라즈마 여기해서 생성된 복수의 이온종을 질량 분리한 후 특정한 이온종을 조사하는 질량 분리형의 장치이다. 따라서, 이온 주입장치를 사용하는 경우에는, 수소 가스나 PH3을 여기해서 생성된 H+ 이온 및 H2 + 이온을 질량 분리하고, H+ 이온 또는 H2 + 이온의 한쪽의 이온을 가속하여, 반도체 기판(100)에 조사한다.
다음에, 베이스 기판(120)을 준비한다(도 1b-1 참조).
베이스 기판(120)으로서, 절연체로 이루어진 기판을 사용한다. 구체적인 예로는, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자공업용에 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 본 실시형태에서는, 유리 기판을 사용하는 경우에 대해 설명한다. 베이스 기판(120)으로서 대면적화가 가능하고 저렴한 유리 기판을 사용함으로써, 실리콘 웨이퍼를 사용하는 경우와 비교해서 저비용화를 꾀할 수 있다.
베이스 기판(120)을 사용하기 전에, 베이스 기판(120)의 표면을 미리 세정하는 것이 바람직하다. 구체적으로는, 베이스 기판(120)을, 염산/과산화수소 혼합물(HPM), 황산/과산화수소 혼합물(SPM), 수산화암모늄/과산화수소 혼합물(APM), 묽은 불산(DHF) 등을 사용해서 초음파 세정을 행한다. 예를 들면, 베이스 기판(120)의 표면에 염산/과산화수소 혼합물을 사용해서 초음파세정을 행하는 것이 바람직하다. 이러한 세정 처리를 행함으로써, 베이스 기판(120) 표면을 평탄화할 수 있고 잔존하는 연마 입자를 제거할 수 있다.
다음에, 베이스 기판(120)의 표면에 질소 함유층(121)(예를 들면, 질화 실리콘 막(SiNx) 또는 질화산화 실리콘 막(SiNxOy)(x>y) 등의 질소를 함유하는 절연막)을 형성한다(도 1b-2 참조).
본 실시형태에 있어서, 질소 함유층(121)은, 반도체 기판(100) 위에 설치된 산화막(102)과 부착되는 층(접합층)으로의 역할을 한다. 또한, 질소 함유층(121)은, 나중에 베이스 기판 위에 단결정 구조를 갖는 반도체층(이하, "단결정 반도체층"으로 칭한다)을 설치했을 때에, 베이스 기판에 포함되는 Na(나트륨) 등의 불순물이 단결정 반도체층에 확산하는 것을 막기 위한 배리어층으로서 기능한다.
또한, 반도체 기판(100)과 베이스 기판(120)의 접합 불량을 억제하기 위해서는, 질소 함유층(121)의 표면을 평활하게 하는 것이 바람직하다. 구체적으로는, 평균 면 거칠기(Ra) 0.5nm 이하, 제곱 평균 거칠기(Rms) 0.60nm 이하, 바람직하게는, 평균 면 거칠기 0.35nm 이하, 제곱 평균 거칠기 0.45nm 이하의 표면을 갖도록 질소 함유층(121)을 형성한다. 막두께는, 바람직하게는 10nm 내지 200nm, 더욱 바람직하게는 50nm 내지 100nm의 범위를 갖는다.
전술한 질소 함유층(121)을 형성하기 위해, 본 실시형태에서는, 플라즈마 CVD법을 사용하여, 성막시의 기판 온도를 실온 이상 350℃ 이하, 더욱 바람직하게는 실온 이상 300℃ 이하로 하여 질화 실리콘 막 또는 질화산화 실리콘 막의 성막을 행하는 것이 바람직하다. 성막시의 기판 온도를 낮게 하면, 질소 함유층(121)을 갖은 표면 거칠기를 갖도록 형성할 수 있다. 이것은, 성막시의 기판 온도가 높아짐에 따라, 막의 퇴적 표면에서의 수소 라디칼 등에 의한 에칭 반응이 과다하게 되어 표면 거칠음을 발생하기 때문이다.
또한, 반도체 기판(100) 위에 설치된 산화막(102)과 질소 함유층(121)의 접합에는 수소 결합이 크게 기여하기 때문에, 질소 함유층(121)에 수소가 포함되도록 성막하는 것이 바람직하다. 질소 함유층(121)으로서, 수소를 함유하는 질화 실리콘 막 또는 질화산화 실리콘 막을 사용함으로써, Si-OH 및 N-OH 결합을 사용한 수소 결합에 의해, 유리 기판 등의 베이스 기판과 강고한 접합을 형성하는 것이 가능해 진다.
전술한 질소 함유층(121)을 형성하기 위해서, 본 실시형태에서는, 플라즈마CVD법에 의해 적어도 실란 가스, 암모니아 가스 및 수소 가스를 사용해서 성막을 행하는 것이 바람직하다. 암모니아 가스와 수소 가스를 사용함으로써, 그 자체에 수소를 포함하는 질소 함유층(121)을 얻을 수 있다. 또한, 성막시의 기판 온도를 낮게 하면, 성막 중의 탈수소 반응이 억제되어, 질소 함유층(121)에 포함되는 수소의 양을 증가시킬 수 있다는 이점도 있다.
플라즈마 CVD법에 의래 성막시의 기판 온도를 낮게 하여 얻어진 질소 함유층(121)은, 수소를 많이 포함하고 있어 치밀성이 낮은(막질이 연한) 막이 된다. 치밀성이 낮은 질소 함유층(121)은, 가열처리로 의해 치밀성을 향상시킬 (막질을 단단하게 할 수) 있으므로, 가열처리를 통해 질소 함유층(121)의 막두께가 감소할 수 있다.
따라서, 치밀성이 낮은 질소 함유층(121)과 반도체 기판(100)을 부착함으로써, 반도체 기판(100) 위의 산화막(102)의 표면이나 질소 함유층(121)의 표면에 요철이 있는 경우에도, 해당 질소 함유층(121)의 수축에 의해 요철을 흡수할 수 있다. 따라서, 접합 불량을 저감하는 것이 가능해 진다. 또한, 부착과 동시에 또는 그후에, 가열처리를 행함으로써, 질소 함유층(121)을 치밀화한(막질을 단단하게 한) 후에, 트랜지스터 등의 소자를 형성할 수 있다.
다음에, 반도체 기판(100) 위에 형성된 산화막(102)과 베이스 기판(120) 위에 형성된 질소 함유층(121)의 적어도 한쪽의 표면에 플라즈마처리를 행하는 것이 바람직하다.
피처리 기판의 표면의 플라즈마처리는, 진공상태의 챔버에 불활성 가스(예를 들면, 아르곤(Ar) 가스) 및/또는 반응성 가스(예를 들면, 산소(O2) 가스, 질소(N2) 가스)을 도입하고, 피처리 기판(반도체 기판(100) 또는 베이스 기판(120))이 설치된 전극과 대향전극 사이에 고주파 전압을 인가해서(바이어스 전압이 인가된 상태를 생성하여), 행할 수 있다.
예를 들면, 피처리 기판의 산호 플라즈마처리는, 진공상태의 챔버에 산소 가스를 도입하고, 피처리 기판이 설치된 전극과 대향전극 사이에 고주파 전압을 인가해서(바이어스 전압이 인가된 상태를 생성해서), 행한다. 이 경우, 플라즈마 중에는 산소의 양이온이 존재하여, 음극 방향(피처리 기판측)으로 가속된다. 가속된 산소의 양이온이 피처리 기판 표면에 충돌함으로써, 피처리 기판 표면의 유기물 등의 불순물을 제거하여, 피처리 기판 표면을 활성화할 수 있다.
반도체 기판(100) 위의 산화막(102)에 산소 플라즈마처리를 행한 경우, 가속된 산소의 양이온이 산화막(102)의 표면에 충돌함으로써, 산화막(102) 표면의 Si-H, Si-H2, SiO2을 감소시키고, (SiO2)n-OH를 증가시킬 수 있다. 즉, 플라즈마처리에 의해, 산화막(102) 표면의 친수기를 증가시켜, 접합면에 있어서의 수소 결합의 수를 늘릴 수 있기 때문에, 접합 강도를 향상시킬 수 있다. 또한, 피처리 기판에 바이어스 전압이 인가된 상태에서 플라즈마처리를 행함으로써, 산화막(102)의 표면 근방에 마이크로포어를 생성할 수도 있다.
또한, 베이스 기판(120) 위의 질소 함유층(121)에 플라즈마처리를 행한 경우, 질소 함유층(121) 표면의 소수성을 갖는 SiN 및 SiH3을 감소시킬 수 있고, 친수성을 갖는 SiOx를 증가시킬 수 있으므로, 질소 함유층(121)을 접합층으로 사용한 경우에도 접합 강도를 향상시킬 수 있다.
본 실시형태에서는, 산소 가스를 사용하여, 용량결합 플라즈마의 일종인 RIE(reactive ion etching) 모드로 불리는 방법에 의해 플라즈마처리를 행한다(도 11 참조).
피처리 기판(여기에서는, 산화막(102)이 형성된 반도체 기판(100))을, 콘덴서(193)을 거쳐 고주파 전압이 인가되는 캐소드로서의 역할을 하는 제1 전극(191) 위의 스테이지에 설치한 후, 고주파 전압을 인가해서 제1 전극(191)과 애노드로서의 역할을 하는 제2 전극(192) 사이에 플라즈마를 생성한다. 그 결과, 제1 전극(191)측에 부의 자기 바이어스(self-bias)가 발생하여(산화막(102)에 부의 자기 바이어스 전압이 인가된 상태), 플라즈마 중의 양이온이 가속되어 산화막(102) 표면에 충돌한다. 이때, 반도체 기판(100) 위에 형성된 산화막(102)이 산화 실리콘으로 형성되기 때문에, 원료 가스로서 산소를 사용함으로써, 산화막(102)의 에칭 작용을 작게 할 수 있다.
구체적으로는, 처리를 위해 사용되는 전력 0.1W/㎠ 내지 1.5W/㎠, 압력 30 내지 130Pa, 가스(O2) 유량 10 내지 200sccm의 조건에서 산소 플라즈마 처리를 행하면 된다. 산소 플라즈마처리에 의래, 산화막(102)의 표면의 평균 거칠기(Ra)을 바람직하게는 0.7nm 이하, 더욱 바람직하게는 0.3nm 이하로 된다.
이때, 도 1a-1 내지 도 1a-4, 1b-1 및 1b-2, 1c 및 1d에서는, 반도체 기판(100) 위의 산화막(102)의 표면에 플라즈마처리를 행하는 경우를 나타냈지만(도 1a-4 참조), 산화막(102)에 플라즈마처리를 행하는 대신에 베이스 기판(120) 위의 질소 함유층(121)에 플라즈마처리를 행해도 되고, 또는 산화막(102)과 질소 함유층(121)의 양쪽에 플라즈마처리를 행해도 된다.
이때, 본 실시형태에서 적용하는 방법은, 도 11을 참조하여 설명한 경우에 한정되지 않는다. 그 밖에도, 유전체 배리어 방전 등의 대기압 플라즈마를 사용하여 플라즈마 처리를 행할 수 있다(도 12 참조).
예를 들면, 베이스 기판(120) 위에 형성된 질소 함유층(121) 표면에 플라즈마처리를 행하는 경우, 질소 함유층(121)이 형성된 베이스 기판(120)을 도체로 이루어진 스테이지(195) 위에 설치된 지지대(196)(예를 들면, 유리 기판) 위에 설치한 후, 제1 전극(197)과 제2 전극(198) 사이에 가스를 도입해서 대기압 플라즈마를 생성한다. 제1 전극(197)과 제2 전극(198) 사이에 생성된 플라즈마화한 가스와 지지대(196) 위에 설치된 베이스 기판(120)의 사이에 전위차가 생겨(질소 함유층(121)에 대하여 플라즈마화한 가스가 양의 전위를 갖게 되어), 플라즈마 중의 양이온이 가속되어, 베이스 기판(120) 위에 형성된 질소 함유층(121) 표면에 충돌한다.
대기압 플라즈마는, 구체적으로는, 처리를 위해 사용되는 전력 100 내지 500W, 가스(O2, N2, O2+N2, Ar 또는 He) 유량 10 내지 100sccm의 조건에서 행하면 된다. 이때, 제1 전극(197)과 제2 전극(198)의 간격보다 피처리물(여기에서는, 질소 함유층(121))이 큰 경우에는, 제1 전극(197) 및 제2 전극(198)을 이동시켜 스캔하면 된다.
다음에, 반도체 기판(100)의 표면과 베이스 기판(120)의 표면을 대향시키도록 배치하고, 산화막(102)의 표면과 질소 함유층(121)의 표면을 접합시킨다(도 1c 참조).
여기에서는, 반도체 기판(100)과 베이스 기판(120)을 서로 접촉하게 배치시킨 후, 반도체 기판(100)의 1개소에 0.1 내지 500N/㎠, 바람직하게는 1 내지 20N/㎠ 정도의 압력을 가한다. 압력을 가한 부분에서 산화막(102)과 질소 함유층(121) 사이의 접합이 개시된 후, 자발적인 접합이 전체면에 진행한다. 이 접합 단계는, 반데르 발스력이나 수소 결합의 작용에 의해 행해지고, 가열처리를 수반하지 않고, 상온에서 행할 수 있다. 따라서, 베이스 기판(120)으로서, 유리 기판과 같이 내열 온도가 낮은 기판을 사용할 수 있다.
이때, 반도체 기판(100)과 베이스 기판(120)을 접합시키기 전에, 반도체 기판(100) 위에 형성된 산화막(102)과, 베이스 기판(120) 위에 형성된 질소 함유층(121)의 표면처리를 행하는 것이 바람직하다. 표면처리로서는, 오존처리(예를 들면, 오존수 세정), 메가소닉 세정, 2유체 세정(순수나 수소 첨가 수 등의 기능 수를 질소 등의 캐리어 가스와 함께 분사하는 방법) 또는 이것들을 조합해서 행할 수 있다. 또한, 오존수 세정과 불산에 의한 세정을 복수회 반복하여 행해도 된다. 특히, 상기한 것과 같이 산화막(102)의 표면 및 질소 함유층(121)의 표면에 플라즈마처리를 행한 후에, 표면처리를 행함으로써, 산화막(102)의 표면 및 질소 함유층(121) 표면의 유기물 등의 먼지를 제거하여, 표면을 친수화할 수 있다. 그 결과, 산화막(102)과 질소 함유층(121)의 접합 강도를 향상시킬 수 있다.
여기에서, 오존처리의 일례를 설명한다. 예를 들면, 산소를 포함하는 분위기 하에서 자외선(UV)을 조사함으로써, 피처리물 표면에 오존처리를 행할 수 있다. 산소를 포함하는 분위기 하에서 자외선을 조사하는 오존 처리는, UV 오존처리 또는 자외선 오존처리 등으로 불린다. 산소를 포함하는 분위기 하에서, 자외선 중 200nm 미만의 파장을 포함하는 빛과 200nm 이상의 파장을 포함하는 빛을 조사함으로써, 오존을 생성시키는 동시에, 오존에 의해 일중항 산소를 생성시킬 수 있다. 자외선 중 180nm 미만의 파장을 포함하는 빛을 조사함으로써, 오존을 생성시키는 동시에, 오존에 의해 일중항 산소를 생성시킬 수도 있다.
산소를 포함하는 분위기 하에서, 200nm 미만의 파장을 포함하는 빛 및 200nm 이상의 파장을 포함하는 빛을 조사하는 것에 의해 발생하는 반응 예를 설명한다.
O2+hν(λ1 nm)→O(3P)+O(3P) …(1)
O(3P)+O2→O3 …(2)
O3+hν(λ2 nm)→O(1D)+O2 …(3)
상기 반응식 (1)에 있어서, 산소(O2)을 포함하는 분위기 하에서 200nm 미만의 파장(λ1 nm)을 포함하는 빛(hν)을 조사함으로써 기저상태의 산소 원자(O(3P))를 생성한다. 다음에, 반응식 (2)에 있어서, 기저상태의 산소 원자(O(3P))과 산소(O2)가 반응해서 오존(O3)을 생성한다. 그후, 반응식 (3)에 있어서, 생성된 오존(O3)을 포함하는 분위기 하에서 200nm 이상의 파장(λ2 nm)을 포함하는 빛이 조사됨으로써, 여기상태의 일중항 산소 O(1D)를 생성한다. 산소를 포함하는 분위기 하에서, 자외선 중 200nm 미만의 파장을 포함하는 빛을 조사함으로써 오존을 생성시키는 동시에, 200nm 이상의 파장을 포함하는 빛을 조사함으로써 오존을 분해해서 일중항 산소를 생성한다. 상기와 같은 오존처리는, 예를 들면, 산소를 포함하는 분위기 하에서의 저압 수은램프의 조사(λ1=185nm, λ2=254nm)에 의해 행할 수 있다.
또한, 산소를 포함하는 분위기 하에서, 180nm 미만의 파장을 포함하는 빛을 조사하는 것에 의해 발생하는 반응 예를 설명한다.
O2+hν(λ3 nm)→O(1D)+O(3P) …(4)
O(3P)+O2→O3 …(5)
O3+hν(λ3 nm)→O(1D)+O2 …(6)
상기 반응식 (4)에 있어서, 산소(O2)을 포함하는 분위기 하에서 180nm 미만의 파장(λ3nm)을 포함하는 빛을 조사함으로써, 여기상태의 일중항 산소 O(1D)과 기저 상태의 산소 원자(O(3P))를 생성한다. 다음에, 반응식 (5)에 있어서, 기저상태의 산소 원자(O(3P))과 산소(O2)가 반응해서 오존(O3)을 생성한다. 반응식 (6)에 있어서, 생성된 오존(O3)을 포함하는 분위기 하에서 180nm 미만의 파장(λ3nm)을 포함하는 빛이 조사됨으로써, 여기상태의 일중항 산소와 산소를 생성한다. 산소를 포함하는 분위기 하에서, 자외선 중 180nm 미만의 파장을 포함하는 빛을 조사함으로써 오존을 생성시키는 동시에 오존 또는 산소를 분해해서 일중항 산소를 생성한다. 상기 와 같은 오존처리는, 예를 들면, 산소를 포함하는 분위기 하에서의 Xe 엑시머 UV 램프의 조사(λ3=172nm)에 의해 행할 수 있다.
200nm 미만의 파장을 포함하는 빛에 의해 처리물 표면에 부착되는 유기물의 화학결합이 절단하여, 오존 또는 오존에 의해 생성된 일중항 산소를 사용한 산화 분해에 의해 피처리물 표면에 부착되는 유기물, 또는 화학결합이 절단된 유기물 등을 제거할 수 있다. 상기와 같은 오존처리를 행함으로써, 피처리물 표면의 친수성 및 청정성을 높일 수 있어, 접합을 양호하게 행할 수 있다.
소를 포함하는 분위기 하에서, 자외선을 조사함으로써 오존이 생성된다. 오존은, 피처리물 표면에 부착되는 유기물의 제거에 효과적이다. 또한, 일중항 산소도, 오존과 동등 또는 그 이상으로, 피처리물 표면에 부착되는 유기물의 제거에 효과를 나타낸다. 오존 및 일중항 산소는, 활성상태에 있는 산소의 예이며, 총칭해서 활성산소라고도 불린다. 상기 반응식 등에서 설명한 것과 같이, 일중항 산소를 생성할 때에 오존이 생기거나, 또는 오존에 의해 일중항 산소를 생성하는 반응도 있기 때문에, 여기에서는, 일중항 산소가 기여하는 반응도 포함시켜, 편의상으로 오존처리로 칭한다.
이때, 베이스 기판(120)에 반도체 기판(100)을 접합시킨 후, 산화막(102)과 질소 함유층(121) 사이의 접합 강도를 증가시키기 위한 열처리를 행하는 것이 바람직하다. 이 열처리는, 취약화 영역(104)에서 균열을 발생시키지 않는 온도에서 수행하고, 예를 들면, 실온 이상 400℃ 미만의 온도범위에서 수행한다. 또한, 상기한 범위 내의 온도에서 가열하면서, 산화막(102)과 질소 함유층(121)을 접합시켜도 된다. 열처리는, 확산로, 저항가열로 등의 가열로, 순간 열 어닐(rapid thermal anneal: RTA)장치, 마이크로파 가열장치 등을 사용하여 행할 수 있다.
일반적으로, 산화막(102)과 질소 함유층(121)을 접합과 동시에 또는 접합시킨 후에 열처리를 행하면, 접합 계면에 있어서 탈수반응이 진행하고, 수소결합의 강화와 공유결합의 형성에 의해 접합이 강화된다. 탈수반응을 촉진시키기 위해서는, 탈수반응을 통해 접합 계면에 생기는 수분을 고온에서 열처리를 행함으로써 제거할 필요가 있다. 즉, 접합후의 열처리 온도가 낮은 경우에는, 탈수반응을 통해 접합 계면에 생긴 수분을 효과적으로 제거할 수 없기 때문에, 탈수반응이 진행되지 않아 접합 강도를 충분하게 향상시킬 수 없다.
산화막(102)으로서, 염소 원자 등을 함유시킨 산화막을 사용한 경우, 해당 산화막(102)이 수분을 흡수하여 확산시킬 수 있다. 따라서, 접합후의 열처리를 저온에서 행하는 경우에도, 탈수반응을 통해 접합 계면에 생긴 수분을 산화막(102)에 흡수, 확산시켜 탈수반응을 효율적으로 촉진시킬 수 있다. 이 경우, 베이스 기판(120)으로서 유리 기판 등의 내열성이 낮은 기판을 사용한 경우에도, 산화막(102)과 질소 함유층(121) 사이의 접합 강도를 충분하게 향상시키는 것이 가능해 진다. 또한, 바이어스 전압을 인가해서 플라즈마처리를 행할 때, 산화막(102)의 표면 근방에 형성되는 마이크로포어에 의해 산화막(102) 내부로 수분을 효과적으로 흡수하여 확산시킬 수 있다. 따라서, 저온에서 열처리를 행하더라도 산화막(102)과 질소 함유층(121) 사이의 접합 강도를 향상시킬 수 있다.
다음에, 열처리를 행하여 취약화 영역(104)을 따라 분리함으로써, 베이스 기판(120) 위에, 산화막(102) 및 질소 함유층(121)을 개재하여 단결정 반도체층(124)을 설치한다(도 1d 참조).
가열처리에 의해, 온도 상승에 의해 취약화 영역(104)에 형성되어 있는 미소한 구멍에 체적변화가 발생하여, 취약화 영역(104)에 균열이 생기므로, 취약화 영역(104)을 따라 반도체 기판(100)이 분리한다. 산화막(102)은 베이스 기판(120)에 접합하고 있으므로, 베이스 기판(120) 위에는 반도체 기판(100)으로부터 분리된 단결정 반도체층(124)이 형성된다. 이와 같은 열처리는, 베이스 기판(120)의 변형점을 초과하지 않는 온도에서 행해진다.
이 가열처리는, 확산로, 저항가열로 등의 가열로, RTA 장치, 마이크로파 가열장치 등을 사용하여 행할 수 있다. 예를 들면, RTA장치를 사용하여 가열온도 550℃ 내지 730℃에서 0.5분 내지 60분 동안 열처리를 행할 수 있다.
이때, 전술한 베이스 기판(120)과 산화막(102)의 접합 강도를 증가시키기 위한 열처리를 행하지 않고, 도 1d의 열처리를 행함으로써, 산화막(102)과 질소 함유층(121)의 접합 강도를 증가시키는 열처리 단계와, 취약화 영역(104)을 따라 분리시키기 위한 열처리 단계를 동시에 행해도 된다.
이상의 공정에 의해, 베이스 기판(120) 위에 산화막(102) 및 질소 함유층(121)을 개재하여 단결정 반도체층(124)이 설치된 SOI 기판을 제조할 수 있다. 본 실시형태에서 나타낸 제조방법을 사용함으로써, 질소 함유층(121)을 접합층으로서 사용한 경우에도, 베이스 기판(120)과 단결정 반도체층(124)의 접합 강도를 향상시킬 수 있다. 그 결과, 베이스 기판(120) 위에 형성되는 단결정 반도체층(124)으로의 불순물의 확산을 억제할 수 있으며, 베이스 기판(120)과 단결정 반도체층(124)이 견고하게 밀착한 SOI 기판을 형성할 수 있다.
또한, 베이스 기판측에 질소 함유층을 설치하고, 반도체 기판측에 염소 등의 할로겐을 포함하는 산화막을 형성함으로써, 제조단계를 간략화하는 동시에 반도체 기판과 베이스 기판의 부착 전에 반도체 기판에 불순물 원소가 유입하는 것을 억제할 수 있다. 또한, 반도체 기판측에 설치하는 접합층으로서 염소 등의 할로겐을 갖는 산화막을 형성함으로써, 접합후의 열처리를 저온에서 행하는 경우에도, 탈수반응을 효율적으로 촉진시킴으로써 접합 강도를 향상시킬 수 있다.
이때, 본 실시형태에 있어서, 얻어진 SOI 기판의 표면에 평탄화 처리를 행해도 된다. 평탄화 처리를 행함으로써, 박리후에 베이스 기판(120) 위에 설치된 단결정 반도체층(124)의 표면에 요철이 생긴 경우에도, SOI 기판의 표면을 평탄화할 수 있다.
평탄화 처리는, 화학적 기계적 연마(CMP), 에칭 처리, 레이저광의 조사 등에 의해 행할 수 있다. 여기에서는, 드라이에칭 또는 웨트에칭의 한쪽, 또는 양쪽의 조합에 의해 에칭 처리(에치백 처리)를 행한 후에 레이저광을 조사함으로써, 단결정 반도체층(124)의 재결정화와 표면의 평탄화를 행한다.
레이저광을 단결정 반도체층의 상면측에서 조사함으로써, 단결정 반도체층의 상면을 용융시킬 수 있다. 용융한 후, 단결정 반도체층이 냉각, 고화함으로써, 그 상면의 평탄성이 더 향상된 단결정 반도체층을 얻을 수 있다. 레이저광을 사용함으로써, 베이스 기판(120)이 직접 가열되지 않기 때문에, 해당 베이스 기판(120)의 온도 상승을 억제할 수 있다. 이 때문에, 유리 기판 등의 내열성이 낮은 기판을 베이스 기판(120)에 사용하는 것이 가능하다.
이때, 레이저광의 조사에 의해 단결정 반도체층(124)이 부분적으로 용융되는 것이 바람직하다. 단결정 반도체층(124)을 완전 용융시킨 경우에는, 액상으로 변한 후의 무질서한 핵 발생에 의해 미결정화하여, 단결정 반도체층(124)의 결정성이 저하할 가능성이 높기 때문이다. 한편, 부분 용융시킴으로써, 용융되지 않고 있는 고상 부분으로부터 결정성장이 진행한다. 이에 따라, 반도체층 내부의 결함을 감소시킬 수 있다. 여기에서, "완전 용융"이란, 단결정 반도체층이 하부 계면 부근까지 액체 상태로 용융되는 것을 말한다. 한편, "부분 용융"이란, 이 경우, 단결정 반도체층의 상부는 용융해서 액상이 되지만, 하부는 용융하지 않고 고상인 채로 남는 것을 말한다.
상기 레이저광 조사를 위해, 펄스 발진 레이저를 사용하는 것이 바람직하다. 이것은, 펄스 발진 레이저가 순간적으로 고에너지의 펄스 레이저광을 발진할 수 있어, 부분적인 용융 상태를 만들어 내는 것이 용이하게 되기 때문이다. 발진 주파수는, 1Hz 내지 10MHz 정도로 하는 것이 바람직하다.
전술한 것과 같이 레이저광을 조사한 후에는, 단결정 반도체층(124)의 막두께를 줄이기 위해 박막화 단계를 행해도 된다. 단결정 반도체층(124)은, 드라이에칭 또는 웨트에칭의 한쪽, 또는 양쪽을 조합한 에칭 처리(에치백 처리)에 의해 박막화하면 된다. 예를 들면, 단결정 반도체층(124)이 실리콘 재료로 이루어지는 층인 경우, SF6과 O2을 프로세스 가스로 사용한 드라이에칭에 의해 단결정 반도체층(124)을 얇게 할 수 있다.
이때, 평탄화 처리는 SOI 기판 ??만 아니라 분리후의 반도체 기판(100)에 대하여 행해도 된다. 분리후의 반도체 기판(100)의 표면을 평탄하게 함으로써, 해당 반도체 기판(100)을 SOI 기판의 제조 공정에 있어서 재이용하는 것이 가능해 진다.
이때, 본 실시형태에서 나타낸 SOI 기판의 제조방법은, 본 명세서의 다른 실시형태의 제조방법과 적절히 조합해서 행할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태와 다른 SOI 기판의 제조방법에 관해 도면을 참조해서 설명한다. 구체적으로는, 베이스 기판 위에 질소 함유층을 형성하기 전에, 해당 베이스 기판에 플라즈마처리를 행하는 경우에 대해 설명한다.
우선, 표면에 산화막(102)이 설치되고, 소정의 깊이에 취약화 영역(104)이 설치된 반도체 기판(100)을 준비한다(도 2a-1 내지 도 2a-3 참조). 이때, 도 2a-1 내지 도 2a-3에 나타낸 단계는 상기 도 1a-1 내지 도 1a-3에 나타낸 단계와 유사하게 행할 수 있다.
다음에, 베이스 기판(120)을 준비한 후, 해당 베이스 기판(120)에 플라즈마처리에 의한 평탄화 처리를 행한다(도 2b-1 참조).
여기에서는, 진공상태의 챔버에 불활성 가스(예를 들면, Ar 가스) 및/또는 반응성 가스(예를 들면, O2 가스, N2 가스)을 도입하고, 피처리 기판(여기에서는, 베이스 기판(120))이 설치된 전극과 대향전극 사이에 고주파 전압을 인가해서(바이어스 전압이 인가된 상태를 형성하여), 베이스 기판(120) 표면에 플라즈마처리를 행한다.
챔버에 Ar 가스를 도입한 경우에는, 플라즈마 중에는 전자와 Ar의 양이온이 존재하여, 음극 방향(베이스 기판(120)측)으로 Ar의 양이온이 가속된다. 가속된 Ar의 양이온이 베이스 기판(120) 표면에 충돌함으로써, 베이스 기판(120) 표면이 스퍼터 에칭된다. 이때, 베이스 기판(120) 표면의 볼록부가 우선적으로 스퍼터 에칭되어, 해당 베이스 기판(120) 표면의 평탄성을 향상시킬 수 있다. 반응성 가스를 도입하는 경우, 베이스 기판(120) 표면이 스퍼터 에칭됨으로써 생기는 결손을 보수할 수 있다.
플라즈마처리에 의한 평탄화 처리를 행함으로써, 베이스 기판(120)의 표면의 평균 거칠기(Ra)가 바람직하게는 0.5nm 이하, 더욱 바람직하게는 0.3nm 이하로 설정되고, 최대 고저 차이(P-V)가 바람직하게는 6nm 이하, 더욱 바람직하게는 3nm 이하로 된다.
구체적인 조건은, ICP 전력 100W 내지 3000W(0.02W/㎠ 내지 0.7W/㎠), 압력 0.1Pa 내지 5.0Pa, 가스 유량 5sccm 내지 2000sccm, RF 바이어스 전압 500W 내지 600W(0.3W/㎠) 내지 3.7W/㎠)과 같이 설정할 수 있다. 더욱 구체적인 조건은, ICP 전력 500W(0.11W/㎠), 압력 1.35Pa, 가스 유량 100sccm, RF 바이어스 전압 100W(0.61W/㎠)와 같이 설정할 수 있다.
또한, 전술한 플라즈마처리를 행할 때에, 챔버 내부에 대해 프리코트 처리를 행함으로써, 반응실을 구성하는 금속(철(Fe), 니켈(Ni), 크롬(Cr) 등)이 불순물로서 베이스 기판(120)의 표면에 부착되는 것을 막을 수 있다. 예를 들면, 프리코트 처리로서, 반응실 내벽을 산화 실리콘 막, 실리콘 막, 산화 알루미늄 막, 실리콘 카바이드(SiC)막 등의 절연막으로 피복함으로써, 평탄화 처리에 따른 베이스 기판(120)의 표면 오염을 억제하는 것이 가능해 진다.
전술한 것과 같이, 플라즈마처리를 행함으로써, 베이스 기판(120)의 표면의 평탄성을 향상시킬 수 있다. 베이스 기판(120)으로서 CMP 등에 의해 연마된 기판을 사용하는 경우에도, 플라즈마처리를 행함으로써, 베이스 기판(120) 위에 잔류하는 연마 입자(CeO2 등)을 제거하고, 베이스 기판(120)의 표면을 평탄화할 수 있다. 그 결과, 베이스 기판(120) 위에 형성되는 막의 평탄성을 향상시킬 수 있다.
이때, 베이스 기판(120)에 플라즈마처리를 행하는 전에 세정을 행해도 된다. 구체적으로는, 베이스 기판(120)에 대해, 염산/과산화수소 혼합물(HPM), 황산/과산화수소 혼합물(SPM), 수산화 암모늄/과산화수소 혼합물(APM), 묽은 불산(DHF) 등을 사용해서 초음파세정을 행한다. 예를 들면, 베이스 기판(120)의 표면에 염산/과산화수소 혼합물을 사용해서 초음파세정을 행하는 것이 바람직하다. 이러한 세정 처리를 통해, 어느 정도 베이스 기판(120) 표면의 평탄화와 베이스 기판912) 표면 위의 잔존하는 연마 입자를 제거할 수 있다.
다음에, 베이스 기판(120)의 표면에 질소 함유층(121)을 형성한다(도 2b-2 참조).
플라즈마처리에 의해 평탄화된 베이스 기판(120) 위에 질소 함유층(121)을 형성함으로써, 해당 질소 함유층(121)의 표면을 평탄화할 수 있다.
다음에, 반도체 기판(100) 위에 형성된 산화막(102) 또는 베이스 기판(120) 위에 형성된 질소 함유층(121)의 적어도 한쪽의 표면에 플라즈마처리를 행하는 것이 바람직하다.
이때, 도 2a-1 내지 도 2a-4, 2b-1 내지 2b-3, 2c 및 2d에 나타낸 것과 같이, 반도체 기판(100) 위의 산화막(102)의 표면 및 베이스 기판(120) 위의 질소 함유층(121)의 표면에 플라즈마처리를 행해도 된다(도 2a-4 및 도 2b-3 참조). 산화막(102)과 질소 함유층(121)의 양쪽에 플라즈마처리를 행함으로써, 친수기의 증가나, 댕글링의 생성에 의해 표면을 활성화할 수 있다.
그후, 반도체 기판(100)의 표면과 베이스 기판(120)의 표면을 서로 대향하도록 배치시켜, 산화막(102)의 표면과 질소 함유층(121)의 표면을 접합시킨다(도 2c 참조), 그후, 열처리에 의해 취약화 영역(104)을 따른 분리를 행함으로써, 베이스 기판(120) 위에, 산화막(102)을 개재하여 단결정 반도체층을 설치한다(도 2d 참조).
이때, 본 실시형태에서 나타낸 SOI 기판의 제조방법은, 본 명세서의 다른 실시형태에서 나타낸 제조방법과 적절히 조합해서 행할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기한 실시형태와 다른 SOI 기판의 제조방법에 대해 도면을 참조해서 설명한다. 구체적으로는, 1매의 베이스 기판에 복수의 반도체 기판을 부착하는 경우에 관해서 설명한다.
우선, 베이스 기판(120)을 준비한다. 해당 베이스 기판(120) 위에 질소 함유층(121)을 형성한 후, 해당 질소 함유층(121)의 표면에 플라즈마처리를 행한다(도 3a 참조). 이때, 상기 실시형태 2에서 나타낸 것과 같이, 미리 베이스 기판(120)의 표면에 플라즈마처리를 행해도 된다.
다음에, 표면에 산화막(102)이 설치되고, 소정의 깊이에 취약화 영역(104)이 설치된 반도체 기판(100)을 복수 준비하고(도 3b 참조), 해당 복수의 반도체 기판(100)을 베이스 기판(120)과 부착시킨다(도 3c 참조). 여기에서는, 반도체 기판(100) 위에 형성된 산화막(102)과 베이스 기판(120) 위에 형성된 질소 함유층(121)을 접합시킨다.
이때, 여기에서는, 질소 함유층(121)의 표면에 플라즈마처리를 행하는 경우를 나타냈지만, 반도체 기판(100) 위에 설치된 산화막(102)의 표면에 플라즈마처리를 행해도 된다.
다음에, 열처리를 행해 취약화 영역(104)을 따라 분리함으로써, 베이스 기판(120) 위에, 각각 산화막(102)을 개재하여 복수의 단결정 반도체층을 설치한다(도 3d 참조).
이에 따라, 1매의 베이스 기판에 복수의 반도체 기판을 부착시키는 경우에, 사이즈가 큰 베이스 기판(120)측에 배리어층으로서 기능하는 질소 함유층(121)을 형성함으로써, 반도체 기판측에만 질소 함유층을 설치하는 구성과 비교하여, 단결정 반도체층이 설치되어 있지 않은 영역(복수의 단결정 반도체층의 틈)에도 배리어층을 형성할 수 있다. 그 결과, 해당 틈으로부터 단결정 반도체층으로 불순물이 침입하는 것을 효과적으로 억제할 수 있다.
이때, 본 실시형태에서 나타낸 SOI 기판의 제조방법은, 본 명세서의 다른 실시형태에서 나타낸 제조방법과 적절히 조합해서 행할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에 따라 제조한 SOI 기판을 사용하여, 반도체장치를 제조하는 방법을 설명한다.
우선, 도 4a 내지 도 4d와 도 5a 내지 도 5c을 참조하여, n채널형 박막 트랜지스터 및 p채널형 박막 트랜지스터를 제조하는 방법을 설명한다. 복수의 박막 트랜지스터(TFT)을 조합함으로써, 각종의 반도체장치를 형성할 수 있다.
SOI 기판으로서, 상기 실시형태 1의 방법에 의해 제조한 SOI 기판을 사용하는 경우에 대해 설명한다. 물론, 상기 실시형태 2 또는 3의 방법에 의해 제조한 SOI 기판을 사용하는 것도 가능하다.
도 4a은, 도 1a-1 내지 1a-4, 1b-1 및 1b-2, 1c 및 1d를 참조하여 설명한 방법을 사용하여 제조된 SOI 기판의 단면도다.
에칭에 의해, 단결정 반도체층을 각 소자로 분리하여, 도 4b에 나타낸 것과 같이, 반도체층 251 및 252을 형성한다. 반도체층 251은 n채널형 TFT에 포함되고, 반도체층 252은 p채널형 TFT에 포함된다.
도 4c에 나타낸 것과 같이, 반도체층 251 및 252 위에 절연막(254)을 형성한다. 다음에, 절연막(254)을 개재하여 반도체층 251 위에 게이트 전극 255을 형성하고, 절연막(254)을 개재하여 반도체층 252 위에 게이트 전극 256을 형성한다.
이때, 단결정 반도체층의 에칭을 행하기 전에, TFT의 임계전압을 제어하기 위해, 붕소, 알루미늄, 갈륨 등의 불순물 원소, 또는 인, 비소 등의 불순물 원소를 단결정 반도체층에 첨가하는 것이 바람직하다. 예를 들면, n채널형 TFT가 형성되는 영역에 불순물 원소를 첨가하고, p채널형 TFT가 형성되는 영역에 불순물 원소를 첨가한다.
다음에, 도 4d에 나타낸 것과 같이, 반도체층 251에 n형의 저농도 불순물 영역(257)을 형성하고, 반도체층 252에 p형의 고농도 불순물 영역(259)을 형성한다. 구체적으로는, 우선, 반도체층 251에 n형의 저농도 불순물 영역(257)을 형성한다. n형의 저농도 불순물 영역(257)을 형성하기 위해, p채널형 TFT가 형성되는 반도체층 252을 레지스트 마스크로 덮고, 불순물 원소를 반도체층 251에 첨가한다. 불순물 원소로서, 인 또는 비소를 첨가하면 된다. 이온 도핑법 또는 이온 주입법에 의해 불순물 원소를 첨가할 때, 게이트 전극 255이 마스크로서의 역할을 하고, 반도체층 251에 자기정합적으로 n형의 저농도 불순물 영역(257)이 형성된다. 반도체층 251의 게이트 전극 255과 겹치는 영역은 채널 형성 영역 258로서의 역할을 한다.
다음에, 반도체층 252을 덮는 마스크를 제거한 후, n채널형 TFT가 형성되는 반도체층 251을 레지스트 마스크로 덮는다. 다음에, 이온 도핑법 또는 이온 주입법에 의해 불순물 원소를 반도체층 252에 첨가한다. 불순물 원소로서, 붕소를 첨가할 수 있다. 불순물 원소의 첨가 공정에서는, 게이트 전극 256이 마스크로서 기능하여, 반도체층 252에 p형의 고농도 불순물 영역(259)이 자기정합적으로 형성된다. 고농도 불순물 영역(259)은 소스 영역 또는 드레인 영역으로서 기능한다. 반도체층 252의 게이트 전극 256과 겹치는 영역은 채널 형성 영역 260으로 기능한다. 여기에서는, n형의 저농도 불순물 영역(257)을 형성한 후, p형의 고농도 불순물 영역(259)을 형성하는 방법을 설명했지만, 먼저 p형의 고농도 불순물 영역(259)을 형성할 수도 있다.
다음에, 반도체층 251을 덮는 레지스트를 제거한 후, 플라즈마 CVD법 등에 의해 질화 실리콘 등의 질소 화합물이나 산화 실리콘 등의 산화물을 포함하는 단층 구조 또는 적층 구조를 갖는 절연막을 형성한다. 이 절연막을 수직 방향으로 이방성 에칭함으로써, 도 5a에 나타낸 것과 같이, 게이트 전극 255 및 256의 측면에 접하는 사이드월 절연막 261 및 262을 형성한다. 이 이방성 에칭에 의해, 절연막 254도 에칭된다.
다음에, 도 5b에 나타낸 것과 같이, 반도체층 252을 레지스트 265로 덮는다. 반도체층 251에 소스 영역 또는 드레인 영역으로서 기능하는 고농도 불순물 영역을 형성하기 위해, 이온 주입법 또는 이온 도핑법에 의해, 반도체층 251에 고도즈 양으로 불순물 원소를 첨가한다. 게이트 전극 255 및 사이드월 절연막 261이 마스크로서의 역할을 하여, n형의 고농도 불순물 영역(267)이 형성된다. 다음에, 불순물 원소의 활성화를 위한 가열처리를 행한다.
활성화를 위한 가열처리 후, 도 5c에 나타낸 것과 같이, 수소를 포함하는 절연막 268을 형성한다. 절연막 268을 형성 후, 350℃ 내지 450℃의 온도에 의한 가열처리를 행하여, 절연막 268 중에 포함되는 수소를 반도체층 251 및 252 내부로 확산시킨다. 절연막 268은, 프로세스 온도가 350℃ 이하의 처리 온도에서 플라즈마 CVD법에 의해 질화 실리콘 또는 질화산화 실리콘을 퇴적함으로써 형성할 수 있다. 반도체층 251 및 252에 수소를 공급함으로써, 반도체층 251 및 252 내부 및 절연막 254과의 계면에서의 포획 중심으로 기능하는 결함을 효과적으로 보상할 수 있다.
그후, 층간 절연막(269)을 형성한다. 층간 절연막(269)은, 산화 실리콘 막, 보로포스포실리케이트 유리(BPSG)막 등의 무기재료로 이루어진 절연막, 또는, 폴리이미드, 아크릴 등의 유기 수지막으로부터 선택된 단층 구조를 갖는 막, 적층 구조를 갖는 막으로 형성할 수 있다. 층간 절연막(269)에 콘택홀을 형성한 후, 도 5c에 나타낸 것과 같이, 배선(270)을 형성한다. 배선(270)은, 예를 들면, 알루미늄 막 또는 알루미늄 합금막 등의 저저항 금속막을 배리어 메탈막 사이에 끼운 3층 구조의 도전막으로 형성할 수 있다. 배리어 메탈막은, 몰리브덴, 크롬, 티타늄 등의 금속막으로 형성할 수 있다.
이상의 공정에 통해, n채널형 TFT와 p채널형 TFT를 갖는 반도체장치를 제조 할 수 있다. SOI 기판의 제조 과정에서, 채널 형성 영역을 구성하는 반도체층의 금속 원소의 농도를 저감시키고 있으므로, 오프 전류가 작고, 임계전압의 변동이 억제된 TFT를 제조할 수 있다.
도 4a 내지 도 4d 및 도 5a 내지 도 5c을 참조해서 TFT의 제조방법을 설명했지만, TFT 이외에, 용량, 저항 등 각종의 반도체소자를 형성함으로써, 고부가가치를 갖는 반도체장치를 제조할 수 있다. 이하, 도면을 참조하면서 반도체장치의 구체적인 태양을 설명한다.
우선, 반도체장치의 일례로서 마이크로프로세서에 대해 설명한다. 도 6은 마이크로프로세서(500)의 구성예를 나타낸 블록도다.
마이크로프로세서(500)은, 연산 회로(ALU라고도 한다)(501), ALU 제어부(502), 명령 해석부(503), 인터럽트 제어부(504), 타이밍 제어부(505), 레지스터(506), 레지스터 제어부(507), 버스 인터페이스(Bus I/F)(508), 판독 전용 메모리(509), 및 메모리 인터페이스(510)을 갖고 있다.
버스 인터페이스(508)을 통해 마이크로프로세서(500)에 입력된 명령은 명령 해석부(503)에 입력되어, 디코드된 후, ALU 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)에 입력된다. ALU 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507) 및 타이밍 제어부(505)은, 디코드된 명령에 근거하여 다양한 제어를 행한다.
ALU 제어부(502)은, ALU(501)의 동작을 제어하기 위한 신호를 생성한다. 인터럽트 제어부(504)은, 마이크로프로세서(500)가 프로그램을 실행하는 동안 외부의 입출력장치나 주변회로로부터의 인터럽트 요구를 처리하는 회로이며, 인터럽트 제어부(504)은, 인터럽트 요구의 우선도나 마스크 상태에 근거하여 인터럽트 요구를 처리한다. 레지스터 제어부(507)은, 레지스터(506)의 어드레스를 생성하고, 마이크로프로세서(500)의 상태에 따라 레지스터(506)에 대해 데이터를 판독하고 기록을 행한다. 타이밍 제어부(505)은, ALU(501), ALU 제어부(502), 명령 해석부(503), 인터럽트 제어부(504), 및 레지스터 제어부(507)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면, 타이밍 제어부(505)은, 기준 클록 신호 CLK1에 근거하여 내부 클록 신호 CLK2을 생성하는 내부 클록 생성부를 구비하고 있다. 도 6에 나타낸 것과 같이, 내부 클록 신호 CLK2은 다른 회로에 입력된다.
다음에, 연산 기능과 비접촉으로 데이터의 송수신을 행하는 기능을 구비한 반도체장치의 일례를 설명한다. 도 7은, 이러한 반도체장치의 구성예를 나타낸 블록도다. 도 7에 나타낸 반도체장치는, 무선통신에 의해 외부장치와 신호의 송수신을 행하도록 동작하는 컴퓨터(이와 같은 컴퓨터를 이하에서는 "RFCPU"라고 한다)로 부를 수 있다.
도 7에 나타낸 것과 같이, RFCPU(511)은, 아날로그 회로부(512)과 디지털 회로부(513)을 갖고 있다. 아날로그 회로부(512)는, 공진 용량을 갖는 공진회로(514), 정류회로(515), 정전압회로(516), 리셋 회로(517), 발진회로(518), 복조 회로(519)과, 변조 회로(520) 및 전원 관리회로(530)을 갖고 있다. 디지털 회로부(513)은, RF 인터페이스(521), 제어 레지스터(522), 클록 콘트롤러(523), CPU 인터페이스(524), 중앙처리 유닛(525), 랜덤 액세스 메모리(526) 및 판독 전용 메모리(527)을 갖고 있다.
RFCPU(511)의 동작의 개요는 아래와 같다. 안테나(528)에 의해 수신한 신호에 근거하여 공진회로(514)가 유도기전력을 일으키다. 유도기전력은, 정류회로(515)을 거쳐 용량부(529)에 저장된다. 용량부(529)은 세라믹 콘덴서나 전기 이중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(529)은, RFCPU(511)에 포함되는 기판 위에 형성될 필요는 없고, 별개의 부품으로서 RFCPU(511)에 짜넣을 수도 있다.
리셋 회로(517)은, 디지털 회로부(513)을 리셋하여 초기화하는 신호를 생성한다. 예를 들면, 리셋 회로(517)는, 전원전압의 상승에 지연해서 상승하는 신호를 리셋 신호로서 생성한다. 발진회로(518)은, 정전압회로(516)에 의해 생성되는 제어신호에 응답하여, 클록 신호의 주파수와 듀티비를 변경한다. 복조 회로(519)은, 수신 신호를 복조하는 회로이며, 변조 회로(520)은, 송신할 데이터를 변조하는 회로다.
예를 들면, 복조 회로(519)는 로우 패스 필터로 형성되고, 수신된 진폭변조(ASK) 방식의 수신 신호를, 그것의 진폭에 근거하여 이치화한다. 진폭변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신하기 위해서, 변조 회로(520)는, 공진회로(514)의 공진점을 변화시킴으로써 통신신호의 진폭을 변화시키고 있다.
클록 콘트롤러(523)는, 전원전압 또는 중앙처리 유닛(525)의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어신호를 생성하고 있다. 전원전압의 감시는 전원 관리회로(530)가 행하고 있다.
안테나(528)로부터 RFCPU(511)에 입력된 신호는 복조 회로(519)에 의해 복조된 후, RF 인터페이스(521)에 의해 제어 코맨드, 데이터 등으로 분해된다. 제어 코맨드는 제어 레지스터(522)에 격납된다. 제어 코맨드는, 판독 전용 메모리(527)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(526)에의 데이터의 기록, 중앙처리 유닛(525)에의 연산 명령 등을 포함한다.
중앙처리 유닛(525)은, CPU 인터페이스(524)을 거쳐 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)에 액세스한다. CPU 인터페이스(524)는, 중앙처리 유닛(525)이 요구하는 어드레스에 근거하여, 판독 전용 메모리(527), 랜덤 액세스 메모리(526) 및 제어 레지스터(522)의 어느 한개에 대한 액세스 신호를 생성하는 기능을 갖고 있다.
중앙처리 유닛(525)의 연산방식으로서, 판독 전용 메모리(527)에 오퍼레이팅 시스템(OS)을 기억시켜 두고, 기동시에 프로그램을 판독하여 실행하는 방식을 채용 할 수 있다. 이와 달리, 전용 연산회로를 설치하고, 연산 처리를 하드웨어를 사용하여 행하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산회로에서 일부의 연산 처리를 행하고, 프로그램을 사용하여, 나머지의 연산 처리를 중앙처리 유닛(525)이 처리한다.
다음에, 도 8a 및 도 8b와 도 9a 및 도 9b을 참조하여 표시장치에 대해 설명한다.
도 8a 및 도 8b는 액정 표시장치를 설명하기 위한 도면이다. 도 8a는 액정 표시장치의 화소의 평면도이며, 도 8b는, J-K 절단선에 따른 도 8a의 단면도다.
도 8a에 나타낸 것과 같이, 화소는, 단결정 반도체층(320), 단결정 반도체층(320)과 교차하고 있는 주사선(322), 주사선(322)과 교차하고 있는 신호선(323), 화소 전극(324), 화소 전극(324)과 단결정 반도체층(320)을 전기적으로 접속하는 전극(328)을 갖는다. 단결정 반도체층(320)은, 베이스 기판(120) 위에 설치된 단결정 반도체층으로 형성된 층이며, 화소의 TFT(325)을 구성한다.
SOI 기판으로서, 상기 실시형태의 어느 한 개에서 설명한 SOI 기판이 이용되고 있다. 도 8b에 나타낸 것과 같이, 베이스 기판(120) 위에, 산화막(102) 및 질소 함유층(121)을 개재하여 단결정 반도체층(320)이 적층되어 있다. 베이스 기판(120)으로서는, 유리 기판을 사용할 수 있다. TFT(325)의 단결정 반도체층(320)은, SOI 기판의 단결정 반도체층을 에칭에 의해 소자분리해서 형성된 막이다. 단결정 반도체층(320)에는, 채널 형성 영역(340) 및 불순물 원소가 첨가된 n형의 고농도 불순물 영역(341)이 형성되어 있다. TFT(325)의 게이트 전극은 주사선(322)에 포함되고, 소스 전극 및 드레인 전극의 한쪽은 신호선(323)에 포함되어 있다.
층간 절연막(327) 위에는, 신호선(323), 화소 전극(324) 및 전극(328)이 설치되어 있다. 층간 절연막(327) 위에는, 기둥형 스페이서(329)가 형성되어 있다. 신호선(323), 화소 전극(324), 전극(328) 및 기둥형 스페이서(329)를 덮어 배향막(330)이 형성되어 있다. 대향기판(332) 위에는, 대향전극(333), 대향전극을 덮는 배향막(334)이 형성되어 있다. 기둥형 스페이서(329)는, 베이스 기판(120)과 대향기판(332) 사이의 틈을 유지하기 위해서 형성된다. 기둥형 스페이서(329)에 의해 형성되는 틈에, 액정층(335)이 형성되어 있다. 신호선(323) 및 전극(328)과 고농도 불순물 영역(341)의 접속부는, 콘택홀의 형성에 의해 층간 절연막(327)에 단차가 형성되어, 이 접속부에서는 액정층(335) 내부의 액정의 배향이 흐트러지기 쉽다. 그 때문에, 이 단차부에 기둥형 스페이서(329)를 형성하여, 액정의 배향의 흐트러짐을 막는다.
다음에, 일렉트로루미네센스 표시장치(이하, "EL 표시장치"라고 한다)에 대하여 도 9a 및 도 9b를 참조해서 설명한다. 도 9a은 EL 표시장치의 화소의 평면도이며, 도 9b는, J-K 절단선에 따른 도 9a의 단면도다.
도 9a에 나타낸 것과 같이, 화소는, TFT로 이루어진 선택용 트랜지스터(401) 및 표시 제어용 트랜지스터(402), 주사선(405), 신호선(406), 전류 공급선(407) 및 화소 전극(408)을 포함한다. 일렉트로루미네센스 재료를 포함하는 층(EL층)이 한 쌍의 전극 사이에 끼운 구조의 발광소자가 각 화소에 설치되어 있다. 발광소자의 한쪽의 전극은 화소 전극(408)이다. 반도체층 403에는, 선택용 트랜지스터(401)의 채널 형성 영역, 소스 영역 및 드레인 영역이 형성되어 있다. 반도체층 404에는, 표시 제어용 트랜지스터(402)의 채널 형성 영역, 소스 영역 및 드레인 영역이 형성되어 있다. 반도체층 403 및 404는, 베이스 기판 위에 설치된 단결정 반도체층(320)으로 형성된다.
선택용 트랜지스터(401)에 있어서, 게이트 전극은 주사선(405)에 포함되고, 소스 전극 또는 드레인 전극의 한쪽은 신호선(406)에 포함되고, 다른 쪽은 전극(411)으로서 형성되어 있다. 표시 제어용 트랜지스터(402)에는, 게이트 전극(412)이 전극 411과 전기적으로 접속되어, 소스 전극 또는 드레인 전극의 한쪽은, 화소 전극(408)에 전기적으로 접속되는 전극 413으로서 형성되고, 다른 쪽은, 전류 공급선(407)에 포함되어 있다.
표시 제어용 트랜지스터(402)는 p채널형의 TFT다. 도 9b에 나타낸 것과 같이, 반도체층(404)에는, 채널 형성 영역(451) 및 p형의 고농도 불순물 영역(452)이 형성되어 있다. 이때, SOI 기판으로서, 실시형태 중 한개에서 제조한 SOI 기판이 이용되고 있다.
표시 제어용 트랜지스터(402)의 게이트 전극(412)을 덮어 층간 절연막(427)이 형성되어 있다. 층간 절연막(427) 위에, 신호선(406), 전류 공급선(407), 전극 411, 413 등이 형성되어 있다. 또한, 층간 절연막(427) 위에는, 전극 413에 전기적으로 접속되어 있는 화소 전극(408)이 형성되어 있다. 화소 전극(408)의 주변부가 절연성의 격벽층(428)으로 둘러싸여 있다. 화소 전극(408) 위에는 EL층(429)이 형성되고, EL층(429) 위에는 대향전극(430)이 형성되어 있다. 보강판으로서 대향기판(431)이 설치되어 있고, 대향기판(431)은 수지층(432)에 의해 베이스 기판(120)에 고정되어 있다.
EL 표시장치의 계조는, 발광소자의 휘도를 전류 양으로 제어하는 전류 구동방식 또는, 전압 양으로 그 휘도를 제어하는 전압 구동방식에 의해 제어된다. 전류 구동방식은, 화소마다 트랜지스터의 특성값의 차이가 큰 경우, 채용하는 것은 곤란하다. 전류 구동방식을 채용하기 위해서는, 특성의 격차를 보정하는 보정회로가 필요하게 된다. SOI 기판의 제조 단계를 포함하는 제조방법에 의해 EL 표시장치를 제조할 때, 선택용 트랜지스터(401) 및 표시 제어용 트랜지스터(402)는 화소마다 특성의 격차를 갖지 않는다. 따라서, 전류 구동방식을 채용할 수 있다.
즉, SOI 기판을 사용함으로써 다양한 전기기기를 제조할 수 있다. 전기기기의 예서는, 비디오 카메라 및 디지털 카메라 등의 카메라, 네비게이션 시스템, 음향 재생장치(카 오디오 시스템, 오디오 콤포넌트 등), 컴퓨터, 게임 기기, 휴대 정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 리더 등), 기록 매체를 구비한 화상 재생장치(구체적으로는, 디지털 다기능 디스크(DVD) 등의 기록 매체에 기억된 음성 데이터를 재생하고, 또한 기억된 화상 데이터를 표시할 수 있는 표시장치를 구비한 장치) 등을 들 수 있다. 그것들의 일례를 도 10a 내지 도 10c에 나타낸다.
도 10a 내지 도 10c는, 휴대전화의 일례이다. 도 10a가 정면도, 도 10b가 배면도, 도 10c가 2개의 하우징을 슬라이드시켰을 때의 정면도다. 도 10a 내지 도 10c의 휴대전화는, 2개의 하우징 701 및 하우징 702를 갖는다. 도 10a 내지 도 10c의 휴대전화는, 휴대전화로서의 기능과 휴대 정보단말로서의 기능을 구비하고 있고, 컴퓨터를 내장하고, 음성통화 이외에도 다양한 데이터 처리가 가능한 소위 스마트 폰이다.
도 10a 내지 도 10c의 휴대전화는, 하우징 701 및 하우징 702로 구성되어 있다. 하우징 701은, 표시부(703), 스피커(704), 마이크로폰(705), 조작 키(706), 포인팅 디바이스(707), 표면 카메라용 렌즈(708), 외부 접속 단자 잭(709) 및 이어폰 단자(710) 등을 구비한다. 하우징 702는, 키보드(711), 외부 메모리 슬롯(712), 이면 카메라(713), 라이트(714) 등을 구비한다. 또한, 안테나가 하우징 701에 내장되어 있다.
또한, 도 10a 내지 도 10c의 휴대전화에는, 상기한 구성요소 이외에, 비접촉형 IC칩, 소형 기록 장치 등을 내장하고 있어도 된다.
중첩되는 하우징 701 및 702(도 10a에 나타낸다)는, 슬라이드시킴으로써 도 10c과 같이 전개할 수 있다. 표시부(703)에는, 실시형태 2 및 실시형태 3에서 설명한 표시장치의 제조방법을 적용한 표시 패널 또는 표시장치를 짜 넣는 것이 가능하다. 표시부(703)와 표면 카메라용 렌즈(708)를 동일한 면에 구비하고 있기 때문에, 휴대전화를 영상 전화로서의 사용할 수 있다. 또한, 표시부(703)를 뷰화인더로서 사용함으로써, 이면 카메라(713) 및 라이트(714)를 사용하여 정지 화상 및 동화상의 촬영이 가능하다
스피커(704) 및 마이크로폰(705)을 사용함으로써, 도 10 내지 도 10c의 휴대전화는, 음성 기록장치(레코더) 또는 음성 재생장치로서 사용할 수 있다. 조작 키(706)를 이용한 조작에 의해, 전화의 발착신 조작, 전자우편 등의 간단한 정보 입력 조작, 표시부에 표시하는 화면의 스크롤 조작, 표시부에 표시하는 정보의 선택 등을 행하는 커서의 이동 조작 등이 가능하다.
또한, 서류의 작성, 휴대 정보단말로서의 사용 등 취급하는 정보가 많은 경우에는, 키보드(711)를 사용하면 편리하다. 또한, 중첩된 하우징 701 및 702(도 10a)를 슬라이드시킴으로써 도 10c와 같이 전개시킬 수 있다. 휴대 정보단말로서 휴대전화를 사용하는 경우에는, 키보드(711) 및 포인팅 디바이스(707)를 사용하여, 원활한 커서의 조작을 행할 수 있다. 외부 접속 단자 잭(709)은 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속가능하고, 충전 및 퍼스널컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(712)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동이 가능하게 된다.
하우징 702의 이면(도 10b)에는, 이면 카메라(713) 및 라이트(714)를 구비하여, 표시부(703)를 뷰화인더로 사용하여 정지 화상 및 동화상의 촬영이 가능하다.
또한, 상기 한 기능 구성 이외에, 휴대전화는 적외선 통신기능, USB 포트, 텔레비젼 원세그(one-segment) 방송 수신 기능, 비접촉 IC칩 또는 이어폰 잭 등을 구비한 것이어도 된다.
도 10a 내지 도 10c에서 나타낸 전자기기는, 전술한 트랜지스터 및 표시장치의 제조방법을 적용해서 제조할 수 있다.
[실시예 1]
본 실시예에서는, 반도체 기판 위에 형성한 산화막의 표면에 플라즈마처리를 행한 경우의 표면 특성의 변화에 관해서 설명한다.
우선, 본 실시예에서는, 서로 다른 조건에서 복수의 시료(시료 (A1) 내지 시료 (D1))를 제조하고, 해당 시료 (A1) 내지 (D1)의 산화막의 표면의 접촉각을 측정하였다. 이때, 접촉각이란, 적하한 도트의 테두리에 있어서의 형성면과 액적의 접선이 이루는 각도 θ을 가리키고, 접촉각이 작을수록 그 표면의 친수성이 더 커진다.
시료 (A1)으로서, 단결정 실리콘 기판 위에 100nm 두께의 산화막을 형성하였다.
시료 (B1)으로서, 단결정 실리콘 기판 위에 100nm 두께의 산화막을 형성한 후, 해당 산화막을 통해 반도체 기판에 수소 이온을 조사하였다.
시료 (C1)으로서, 단결정 실리콘 기판 위에 100nm 두께의 산화막을 형성한 후, 해당 산화막을 통해 반도체 기판에 수소 이온을 조사하고, 산화막의 표면에 플라즈마처리를 행하였다.
시료 (D1)으로서, 단결정 실리콘 기판 위에 100nm 두께의 산화막을 형성한 후, 해당 산화막을 통해 반도체 기판에 수소 이온을 조사하고, 산화막의 표면을 오존수로 처리하였다.
이때, 시료 A1 내지 시료 D1에 있어서, 산화막은, 단결정 실리콘 기판에, 산소에 대하여 염화 수소(HCl)를 3체적%의 비율로 함유시킨 산화성 분위기 중에서, 950℃의 온도에서 200min 분간, 산화 처리를 행함으로써 형성하였다. 또한, 수소 이온의 조사는, 이온 도핑장치를 사용하여, 전원출력 100W, 가속 전압 40kV, 도즈량 2.2×1016ions/㎤의 조건에서 행하였다. 또한, 플라즈마처리는, Tegal사제의 장치(981ACS, 플라즈마 드라이 에칭장치)을 사용하여, 반응성 이온 에칭(RIE) 모드를 사용하고, 처리 전력 0.62W/㎠, 압력 66.7Pa, 가스(O2) 유량 100sccm, 처리 시간 30초 조건에서 행하였다(도 11 참조).
표 1에 시료 (A1) 내지 (D1)의 산화막의 접촉각의 측정 결과를 나타낸다.
처리 내용 접촉각(도)
시료(A1) Si\SiO2(HCl) 37.3
시료(B1) Si\SiO2(HCl)\H dope 16.7
시료(C1) Si\SiO2(HCl)\H dope\플라즈마처리 <4.0
시료(D1) Si\SiO2(HCl)\H dope\오존수 처리 7.2
산화막의 표면에 플라즈마처리나 오존수 처리를 행함으로써, 산화막의 표면의 친수성을 향상시킬 수 있다는 것을 확인할 수 있었다. 특히, 산화막의 표면에 플라즈마처리를 행함으로써, 접촉각이 4°보다 작아져(검출 하한 이하), 친수성을 효과적으로 향상시키는 것을 확인할 수 있었다.
다음에, 반도체 기판 위에 형성된 산화막에 대하여 플라즈마처리의 유무에 따른 산화막에 포함되는 수분량의 변화의 측정 결과를 설명한다.
우선, 상기와 마찬가지로, 시료 (A1) 내지 (D1)을 제조한 후, 해당 시료 (A1) 내지 (D1)에 있어서의 산화막 중의 수분량을 측정하였다. 측정은 온도 상승 이탈 가스 분광법(thermal desorption spectroscopy: TDS)을 사용하여 행하였다. TDS란, 측정 대상의 시료를 가열해서 온도마다 시료로부터 방출되는 가스 분자를 측정하는 분광법이다.
측정 결과를 도 13에 나타낸다. 플라즈마처리를 행하지 않고 있는 시료(시료 (A1) 및 (B1))과 플라즈마처리 대신에 오존수 처리를 행한 시료(시료 (D1))과 비교하여, 플라즈마처리를 행한 시료(시료 (C1))에서 많은 H2O가 방출되었다. 즉, 산화막에 플라즈마처리를 행함으로써, 해당 산화막 중에 H2O나 OH가 증가하고 있다는 것이 확인되었다.
다음에, 반도체 기판 위에 형성된 산화막에 대하여 플라즈마처리의 유무에 따른 산화막의 표면상태에 대해서, time of flight-secondary ion mass spectrometry(ToF-SIMS)에 의한 정성분석으로 분석하였다.
우선, 전술한 4가지 조건에서 시료 (A1) 내지 (D1)을 제조한 후, ToF-SIMS에 의한 정성분석을 행하였다.
도 14a 내지 도 14d에는, 시료 (A1) 내지 (D1)에 있어서의 산화막 표면의 분석 결과을 나타낸다. 이때, 본 실시예에서는, 시료(시료 (A1) 내지 (D1))에 대해서 각각 2개의 샘플을 제조해서 측정을 행하였다.
플라즈마처리를 행한 시료 (C1)에 있어서의 산화막은, 그 밖의 플라즈마처리를 행하지 않고 있는 시료와 비교해서 (SiO2)n-OH 이온강도가 높은 것이 관찰되었다(도 14a 내지 도 14d). 즉, 가속된 산소의 양이온이 산화막의 표면에 충돌함으로써, 산화막 표면의 Si-H, Si-H2, SiO2을 감소시켜, (SiO2)n-OH를 증가시킨다는 것을 확인할 수 있었다.
다음에, 반도체 기판 위에 형성된 산화막에 대하여 플라즈마처리의 유무에 따른 표면 에너지의 측정 결과에 대해 설명한다.
우선, 하기의 4가지 조건에서 시료 (A2) 내지 (D2)을 제조한 후, 해당 시료 (A2) 내지 (D2)에 있어서의 산화막의 표면 에너지를 블레이드법을 사용해서 측정하였다.
시료 (A2)로서, 단결정 실리콘 기판 위에 100nm 두께의 산화막을 형성하였다.
시료 (B2)로서, 단결정 실리콘 기판 위에 100nm 두께의 산화막을 형성한 후, 해당 산화막을 통해 반도체 기판에 수소 이온을 조사하였다.
시료 (C2)로서, 단결정 실리콘 기판 위에 100nm 두께의 산화막을 형성한 후, 해당 산화막에 플라즈마처리를 행하였다.
시료 (D2)로서, 단결정 실리콘 기판 위에 100nm 두께의 산화막을 형성한 후, 해당 산화막을 통해 반도체 기판에 수소 이온을 조사하고, 그후 산화막의 표면에 플라즈마처리를 행하였다.
이때, 시료 (A2) 내지 (D2)에 있어서, 산화막의 형성은 전술한 시료 (A) 내지 시료 (D1)의 제조와 유사하게 행하였으며, 수소 이온의 조사 및 플라즈마처리의 조건은, 전술한 시료 (A1) 내지 시료 (D1)의 제조와 유사하게 설정하였다.
이때, 블레이드법이란, 제1 기판(여기에서는, 단결정 실리콘 기판) 위에 형성된 산화막과 제2 기판(예를 들면, 질화산화 실리콘 막이 형성된 유리 기판)을 접합시킨 후, 단결정 실리콘 기판과 유리 기판 사이에 블레이드를 삽입하였을 때, 블레이드를 삽입한 단부로부터 발생한 크랙의 경계까지의 거리 L에 근거하여 하기의 식에 따라 표면 에너지(γ)을 산출하는 방법이다.
Figure 112011001220898-pct00001
이때, 상기 식에 있어서, tb은 블레이드의 두께, E1은 제1 기판의 영률, E2은 제2 기판의 영률, tw1은 제1 기판의 두께, tw2은 제2 기판의 두께, L은 블레이드 선단으로부터 크랙 경계까지의 거리를 나타내고 있다(도 17 참조).
표 2에 시료 (A2) 내지 (D2)의 산화막의 표면 에너지(mJ/m2)의 측정 결과를 나타낸다.
처리 내용 표면 에너지
(mJ/m2)
시료(A2) Si\SiO2(HCl) 486
시료(B2) Si\SiO2(HCl)\H dope 869
시료(C2) Si\SiO2(HCl)\플라즈마처리 1385
시료(D2) Si\SiO2(HCl)\H dope\플라즈마 처리 1582
수소 이온의 조사와 플라즈마처리에 의해, 산화막 표면의 표면 에너지가 증가하는 것이 관찰되었다. 특히, 플라즈마처리를 행함으로써, 산화막 표면의 표면 에너지를 증가할 수 있고, 수소 이온을 조사한 후에 플라즈마처리를 행한 경우에, 가장 산화막 표면의 표면 에너지를 증가시킬 수 있었다는 것을 확인하였다.
[실시예 2]
본 실시예서는, 베이스 기판 위에 형성한 질소 함유층의 표면에 플라즈마처리를 행한 경우의 표면특성의 변화를 설명한다.
우선, 본 실시예에서는, 서로 다른 조건에서 복수의 시료(시료 (A3) 내지 (D3))을 제조하고, 해당 시료 (A3) 내지 (D2)의 플라즈마처리 전후의 질소 함유층의 접촉각을 측정하였다.
시료 (A3)로서, 유리 기판 위에 50nm 두께의 질화산화 실리콘 막을 형성하였다.
시료 (B3)로서, 유리 기판 위에 50nm 두께의 질화산화 실리콘 막을 형성한 후, 질소 분위기 하에서 질화산화 실리콘 막의 표면에 플라즈마처리를 행하였다.
시료 (C3)로서, 유리 기판 위에 50nm 두께의 질화산화 실리콘 막을 형성한 후, 질소+산소 분위기 하에서 질화산화 실리콘 막의 표면에 플라즈마처리를 행하였다.
시료 (D3)로서, 유리 기판 위에 50nm 두께의 질화산화 실리콘 막을 형성한 후, 질화산화 실리콘 막의 표면을 오존수로 처리하였다.
이때, 시료 (A3) 내지 시료 (D3)에 있어서, 질화산화 실리콘 막은, 플라즈마 CVD를 사용해서 형성하였다. 또한, 플라즈마처리(여기에서는, 대기압 플라즈마처리)는, SUSS MicroTec Co제의 장치를 사용하여, 처리 전력 200W, 스캔 속도 10mm/sec의 조건에서 행하였다(도 12 참조). 이때, 질소 분위기로서는, 질소의 유량을 50L/min로 하고, 질소 및 산소 분위기로서는, 질소의 유량을 40L/min로 하고, 산소의 유량을 30L/min로 하였다.
표 3에 시료 (A3) 내지 (D3)의 산화막의 접촉각의 측정 결과를 나타낸다.
처리 내용 접촉각(도)
시료(A3) 유리\SINO 53.0
시료(B3) 유리\SINO\플라즈마처리(N2 분위기) <4.0
시료(C3) 유리\SINO\플라즈마처리(N2+O2 분위기) <4.0
시료(D3) 유리\SINO\오존수 처리 38.7
질화산화 실리콘 막의 표면에 플라즈마처리나 오존수 처리를 행함으로써, 질화산화 실리콘 막의 친수성을 향상시킬 수 있다는 것이 확인되었다. 특히, 질화산화 실리콘 막의 표면에 플라즈마처리를 행함으로써, 접촉각이 4°보다 작아져(검출 하한 이하), 친수성을 효과적으로 향상시킬 수 있었다.
다음에, 반도체 기판 위에 형성된 산화막에 대하여 플라즈마처리의 유무에 따른 산화막의 표면상태에 대해서, time of flight-secondary ion mass spectrometry(ToF-SIMS)에 의한 정성분석으로 분석하였다.
우선, 하기의 조건에서 시료 (A4) 내지 시료 (D4)을 제조한 후, ToF-SIMS에 의한 정성분석을 행하였다.
시료 (A4)로서, 유리 기판 위에 50nm 두께의 질화산화 실리콘 막을 형성하였다.
시료 (B4)로서, 유리 기판 위에 50nm 두께의 질화산화 실리콘 막을 형성한 후, 질소 및 산소 분위기 하에서, 처리 전력 200W의 조건에서, 질화산화 실리콘 막의 표면에 플라즈마처리를 행하였다.
시료 (C4)로서, 유리 기판 위에 50nm 두께의 질화산화 실리콘 막을 형성한 후, 질소 및 산소 분위기 하에서, 처리 전력 500W의 조건에서 질화산화 실리콘 막의 표면에 플라즈마처리를 행하였다.
시료 (D4)로서, 유리 기판 위에 50nm 두께의 질화산화 실리콘 막을 형성한 후, 질소 분위기 하에서, 처리 전력 500W의 조건에서 질화산화 실리콘 막의 표면에 플라즈마처리를 행하였다.
도 15a 내지 도 15d에, 시료 (A4) 내지 (D4)에 있어서의 산화막 표면의 분석 결과를 나타낸다. 이때, 본 실시예에서는, 시료(시료 (A4) 내지 (D4))에 대해서 각각 2개의 샘플 제조해서 측정을 행하였다.
플라즈마처리를 행한 시료 (B4) 내지 (D4)에 있어서의 질화산화 실리콘 막은, 플라즈마처리를 행하지 않고 있는 시료 (A4)과 비교해서 SiN 이온 강도 및 SiH3 이온 강도가 작고, OH 이온 강도 및 SiO2 이온 강도가 높은 것이 관찰되었다(도 15a 내지 도 15d). 즉, 플라즈마처리를 행함으로써, 질화산화 실리콘 막의 SiN 및 SiH3을 감소시키고, 친수성을 갖는 SiOx를 증가시킬 수 있다는 것을 확인할 수 있었다. 또한, 플라즈마처리의 처리 전력을 증가시킴으로써, 더욱 효과적으로 질화산화 실리콘 막의 SiN 및 SiH3을 감소시키고, 친수성을 갖는 SiOx를 증가시킬 수 있다는 것을 확인할 수 있었다.
다음에, 반도체 기판 위에 형성된 산화막에 대하여 플라즈마처리의 유무에 따른 표면 에너지에 대해서 측정한 결과에 대해 설명한다.
우선, 전술한 조건에서 시료 (A4) 내지 (D4)을 제조한 후, 해당 시료 (A4) 내지 (D4)의 질화산화 실리콘 막의 표면 에너지를 블레이드법을 사용해서 측정하였다.
표 4에 시료 (A4) 내지 (D4)의 산화막의 표면 에너지의 측정 결과를 나타낸다.
처리 내용 표면 에너지
(mJ/m2)
시료(A4) 유리\SINO 1047
시료(B4) 유리\SINO\플라즈마처리(200W, N2+O2 분위기) 1377
시료(C4) 유리\SINO\플라즈마처리(500W, N2+O2 분위기) 1951
시료(D4) 유리\SINO\플라즈마처리(500W, N2 분위기) 1625
질화산화 실리콘 막의 표면에 플라즈마처리를 행함으로써, 질화산화 실리콘 막의 표면의 표면 에너지를 증가시킬 수 있다는 것을 확인할 수 있었다. 특히, 플라즈마처리의 처리 전력을 증가시킴으로써, 질화산화 실리콘 막의 표면의 표면 에너지를 더욱 증가시킬 수 있었다.
[실시예 3]
본 실시형태에서는, 반도체 기판 위에 형성된 산화막의 표면에의 플라즈마처리의 유무에 따라, 반도체 기판 위에 형성된 산화막과 베이스 기판 위에 형성된 질소 함유층을 접합시킨 후, 박리함으로써 베이스 기판 위에 얻어진 반도체층의 상태에 관해서 설명한다.
우선, 단결정 실리콘 기판을 준비하고, 해당 단결정 실리콘 기판 위에 산화막을 형성하였다. 그후, 수소 이온을 조사해서 취약화 영역을 형성하였다. 또한, 유리 기판을 준비하고, 해당 유리 기판 위에 질화산화 실리콘 막을 형성하였다. 그후, 단결정 실리콘 기판 위에 형성된 산화막에 플라즈마처리를 행한 후, 산화막과 질화산화 실리콘 막을 접합시켜, 취약화층을 따라 분리하였다. 이에 따라, 유리 기판 위에 질화산화 실리콘 막 및 산화막을 개재하여 단결정 실리콘층을 형성하였다. 그후, 유리 기판 위에 얻어진 단결정 실리콘층의 표면을 먼지 검사기(GI-4600, Hitachi Electronics Engineering Co.에 의해 제조된 유리 기판 표면 검사장치)로 관찰하였다.
산화막의 형성은 상기 실시예 1과 같이 행하고, 수소 이온의 조사 조건 및 산화막에의 플라즈마처리 조건은 상기 실시예 1과 같이 설정하고, 질화산화 실리콘 막의 형성은 상기 실시예 2와 동일한 조건에서 행하였다.
또한, 비교예로서, 플라즈마처리를 행하지 않고 산화막과 질화산화 실리콘 막을 접합시켜, 취약화층을 따라 분리함으로써, 유리 기판 위에 질화산화 실리콘 막 및 산화막을 개재하여 단결정 실리콘층을 형성한 후, 마찬가지로 유리 기판 위에 얻어진 단결정 실리콘층의 표면을 관찰하였다.
도 16 및 도 16c에, 플라즈마처리를 행하지 않은 경우의 단결정 반도체층과 플라즈마처리를 행한 경우의 단결정 반도체층을 나타낸다.
플라즈마처리를 행하지 않고 접합을 행한 경우에는, 얻어진 단결정 반도체층에 다수의 결함이 관찰되었다(도 16a). 한편, 플라즈마처리를 행한 후에 접합을 행한 경우에는, 유리 기판 위에 형성된 단결정 반도체층에 거의 결함이 보이지 않아, 산화막과 질화산화 실리콘 막과의 접합이 양호하게 행해진 것을 확인할 수 있었다(도 16b).
따라서, 질소 함유층을 접합층으로서 사용하는 경우에도, 접합면에 플라즈마처리를 행함으로써, 질소 함유층과 산화막과의 접합 강도를 향상시켜, 유리 기판 위에 얻어지는 단결정 반도체층의 결함을 저감할 수 있다는 것을 확인할 수 있었다.
본 출원은 2008년 6월 25일자 일본 특허청에 출원된 일본 특허출원 2008-166447에 근거를 둔 것으로, 참조를 위해 이 출원의 전체 발명내용을 원용한다.
[부호의 설명]
100 반도체 기판, 102 산화막, 103 이온, 104 취약화 영역, 120 베이스 기판, 121 질소 함유층, 124 단결정 반도체층, 191 전극, 192 전극, 193 콘덴서, 195 스테이지, 196 지지대, 197 전극, 198 전극, 251 반도체층, 252 반도체층, 254 절연막, 255 게이트 전극, 256 게이트 전극, 257 저농도 불순물 영역, 258 채널 형성 영역, 259 고농도 불순물 영역, 260 채널 형성 영역, 261 사이드월 절연막, 265 레지스트, 267 고농도 불순물 영역, 268 절연막, 269 층간 절연막, 270 배선, 320 단결정 반도체층, 322 주사선, 323 신호선, 324 화소 전극, 325 TFT, 327 층간 절연막, 328 전극, 329 기둥형 스페이서, 330 배향막, 332 대향기판, 333 대향전극, 334 배향막, 335 액정층, 340 채널 형성 영역, 341 고농도 불순물 영역, 401 선택용 트랜지스터, 402 표시 제어용 트랜지스터, 403 반도체층, 404 반도체층, 405 주사선, 406 신호선, 407 전류 공급선, 408 화소 전극, 411 전극, 412 게이트 전극, 413 전극, 427 층간 절연막, 428 격벽층, 429 EL층, 430 대향전극, 431 대향기판, 432 수지층, 451 채널 형성 영역, 452 고농도 불순물 영역, 500 마이크로프로세서, 501 연산회로, 502 연산회로 제어부, 503 명령 해석부, 504 제어부, 505 타이밍 제어부, 506 레지스터, 507 레지스터 제어부, 508 버스 인터페이스, 509 전용 메모리, 510 메모리 인터페이스, 511 RFCPU, 512 아날로그 회로부, 513 디지털 회로부, 514 공진회로, 515 정류회로, 516 정전압회로, 517 리셋 회로, 518 발진회로, 519 복조 회로, 520 변조 회로, 521 RF 인터페이스, 522 제어 레지스터, 523 클록 콘트롤러, 524 인터페이스, 525 중앙처리 유닛, 526 랜덤 액세스 메모리, 527 전용 메모리, 528 안테나, 529 용량부, 530 전원 관리회로, 701 하우징, 702 하우징, 703 표시부, 704 스피커, 705 마이크로폰, 706 조작 키, 707 포인팅 디바이스, 708 표면 카메라용 렌즈, 709 외부 접속 단자 잭, 710 이어폰 단자, 711 키보드, 712 외부 메모리 슬롯, 713 이면 카메라, 714 라이트

Claims (11)

  1. SOI 기판의 제조방법에 있어서,
    트랜스-1,2-디클로로에틸렌을 함유시킨 산화성 분위기에서 반도체 기판에 열산화처리를 행함으로써 상기 반도체 기판 위에 산화막을 형성하는 단계와,
    상기 산화막을 거쳐 상기 반도체 기판에 이온을 조사함으로써 상기 반도체 기판의 표면으로부터 소정의 깊이에 취약화 영역을 형성하는 단계와,
    베이스 기판 위에 질소 함유층을 형성하는 단계와,
    상기 반도체 기판 위에 형성된 상기 산화막 및 상기 베이스 기판 위에 형성된 상기 질소 함유층의 적어도 한쪽에 대하여 플라즈마처리를 행하는 단계와,
    상기 산화막의 표면과 상기 질소 함유층의 표면을 서로 접합시키는 단계와,
    상기 취약화 영역을 따라 상기 반도체 기판을 분리함으로써, 상기 베이스 기판 위에 상기 산화막 및 상기 질소 함유층을 개재하여 반도체층을 형성하는 단계를 포함하는 SOI 기판의 제조방법.
  2. SOI 기판의 제조방법에 있어서,
    트랜스-1,2-디클로로에틸렌을 함유시킨 산화성 분위기에서 반도체 기판에 열산화처리를 행함으로써 상기 반도체 기판 위에 산화막을 형성하는 단계와,
    상기 산화막을 거쳐 상기 반도체 기판에 이온을 조사함으로써 상기 반도체 기판의 표면으로부터 소정의 깊이에 취약화 영역을 형성하는 단계와,
    베이스 기판에 대하여 제1 플라즈마처리를 행하는 단계와,
    상기 베이스 기판 위에 질소 함유층을 형성하는 단계와,
    상기 반도체 기판 위에 형성된 상기 산화막 및 상기 베이스 기판 위에 형성된 상기 질소 함유층의 적어도 한쪽에 대하여 제2 플라즈마처리를 행하는 단계와,
    상기 산화막의 표면과 상기 질소 함유층의 표면을 서로 접합시키는 단계와,
    상기 취약화 영역을 따라 상기 반도체 기판을 분리함으로써, 상기 베이스 기판 위에 상기 산화막 및 상기 질소 함유층을 개재하여 반도체층을 형성하는 단계를 포함하는 SOI 기판의 제조방법.
  3. SOI 기판의 제조방법에 있어서,
    트랜스-1,2-디클로로에틸렌을 함유시킨 산화성 분위기에서 복수의 반도체 기판에 열산화처리를 행함으로써 상기 복수의 반도체 기판 각각의 위에 산화막을 형성하는 단계와,
    상기 산화막을 거쳐 상기 복수의 반도체 기판에 이온을 조사함으로써 상기 복수의 반도체 기판의 각각의 표면으로부터 소정의 깊이에 취약화 영역을 형성하는 단계와,
    베이스 기판 위에 질소 함유층을 형성하는 단계와,
    상기 복수의 반도체 기판 각각의 위에 형성된 상기 산화막 및 상기 베이스 기판 위에 형성된 상기 질소 함유층의 적어도 한쪽에 대하여 플라즈마처리를 행하는 단계와,
    상기 산화막의 표면과 상기 질소 함유층의 표면을 서로 접합시키는 단계와,
    상기 취약화 영역을 따라 상기 복수의 반도체 기판을 분리함으로써, 상기 베이스 기판 위에 상기 산화막 및 상기 질소 함유층을 개재하여 복수의 반도체층을 형성하는 단계를 포함하는 SOI 기판의 제조방법.
  4. SOI 기판의 제조방법에 있어서,
    트랜스-1,2-디클로로에틸렌을 함유시킨 산화성 분위기에서 복수의 반도체 기판에 열산화처리를 행함으로써 상기 복수의 반도체 기판 각각의 위에 산화막을 형성하는 단계와,
    상기 산화막을 거쳐 상기 복수의 반도체 기판에 이온을 조사함으로써 상기 복수의 반도체 기판의 각각의 표면으로부터 소정의 깊이에 취약화 영역을 형성하는 단계와,
    베이스 기판에 대하여 제1 플라즈마처리를 행하는 단계와,
    상기 베이스 기판 위에 질소 함유층을 형성하는 단계와,
    상기 복수의 반도체 기판 각각의 위에 형성된 상기 산화막 및 상기 베이스 기판 위에 형성된 상기 질소 함유층의 적어도 한쪽에 대하여 제2 플라즈마처리를 행하는 단계와,
    상기 산화막의 표면과 상기 질소 함유층의 표면을 서로 접합시키는 단계와,
    상기 취약화 영역을 따라 상기 복수의 반도체 기판을 분리함으로써, 상기 베이스 기판 위에 상기 산화막 및 상기 질소 함유층을 개재하여 복수의 반도체층을 형성하는 단계를 포함하는 SOI 기판의 제조방법.
  5. 제 1항 또는 제 3항에 있어서,
    상기 플라즈마처리는 바이어스 전압이 인가된 상태에서 행하는 SOI 기판의 제조방법.
  6. 제 2항 또는 제 4항에 있어서,
    상기 제1 플라즈마처리 및 상기 제2 플라즈마처리는 바이어스 전압이 인가된 상태에서 행하는 SOI 기판의 제조방법.
  7. 삭제
  8. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 베이스 기판은 유리 기판인 SOI 기판의 제조방법.
  9. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 조사단계는 이온 도핑장치를 사용해서 행하는 SOI 기판의 제조방법.
  10. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 이온은 H3 + 이온을 포함하는 SOI 기판의 제조방법.
  11. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 분리단계는, 상기 베이스 기판의 변형점 이하의 온도에서의 열처리에 의해 행하는 SOI 기판의 제조방법.
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