KR101570155B1 - 가상-태깅된 캐시(들)에서 엘리어싱된 어드레스들의 캐시 히트/미스의 결정 및 관련된 시스템들 및 방법들 - Google Patents

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Abstract

가상-태깅된 캐시(들)에서 에일리어싱된 어드레스들의 캐시 히트/미스를 결정하기 위한 장치들 및 관련된 시스템들 및 방법들이 개시된다. 일 실시예에서, VIVT 캐시에 대한 가상 에일리어싱 캐시 히트/미스 검출기가 제공된다. 검출기는 제 1 가상 어드레스에 기초하여 VIVT 캐시로의 인덱싱된 판독으로부터 발생하는 VIVT 캐시로부터의 제 1 가상 어드레스 및 제 2 가상 어드레스를 수신하도록 구성된 TLB를 포함한다. TLB는 각각 제 1 및 제 2 가상 어드레스들로부터 변환된 제 1 및 제 2 물리적 어드레스들을 생성하도록 또한 구성된다. 검출기는 또한 제 1 및 제 2 물리적 어드레스들을 수신하고 제 1 및 제 2 물리적 어드레스들의 비교에 기초하여 에일리어싱된 캐시 히트/미스 표시자의 생성을 달성하도록 구성된 비교기를 더 포함한다. 이러한 방식으로, 가상 에일리어싱 캐시 히트/미스 검출기는, 에일리어싱된 어드레싱의 존재 시에도 캐시 히트들 및 캐시 미스들을 올바르게 생성한다.

Description

가상-태깅된 캐시(들)에서 엘리어싱된 어드레스들의 캐시 히트/미스의 결정 및 관련된 시스템들 및 방법들{DETERMINING CACHE HIT/MISS OF ALIASED ADDRESSES IN VIRTUALLY-TAGGED CACHE(S), AND RELATED SYSTEMS AND METHODS}
우선권 출원
본 출원은 2012년 1월 18일 출원되고, 발명의 명칭이 "METHOD FOR DETERMINING HIT/MISS OF ALIASED ADDRESSES IN A VIRTUALLY-TAGGED CACHE"인 미국 가특허 출원 번호 제61/587,756호를 우선권으로 주장하며, 상기 가특허는 그에 의해 그 전체가 인용에 의해 본원에 포함된다.
본 개시의 분야
본 개시의 기술은 일반적으로 가상 에일리어싱된 어드레스들에 대한 캐시 엔트리들을 포함할 수 있는 가상-태깅된 메모리 캐시들(virtually-tagged memory caches)에 관한 것이다.
가상 어드레싱은 컴퓨터 시스템에서 이용될 수 있다. 이러한 컴퓨터 시스템들에서, 메모리-기반 동작(예를 들어, 판독 또는 기록)을 수행할 때, 동작에 의해 제공되는 가상 어드레스(VA)는 동작을 수행하도록 물리적 어드레스(PA)로 변환된다. 하나 이상의 캐시들이 메모리 액세스 시간들을 감소시키기 위해 이러한 시스템들에서 이용될 수 있다. 이것에 관하여, 가상-어드레싱된 캐시(virtually-addressed cache; VAC)는 가상 어드레싱을 이용하는 컴퓨터 시스템에서 이용될 수 있다. 가상으로 어드레싱된 캐시들은 더 빠른 프로세싱을 허용하는데, 그 이유는 요청된 데이터가 캐시에서 발견될 때 이들은 어드레스 변환을 요구하지 않기 때문이다. 동작의 대상인 가상 어드레스에 의해 포인팅되는 물리적 어드레스에 저장된 데이터가 VAC에 포함되는 경우, 메인 메모리는 액세스될 필요가 없다. VAC가 또한 가상-태깅되는 경우, VAC는 VIVT 캐시(virtually-indexed virtually-tagged cache)이다. VIVT 캐시에서, 동작의 대상인 가상 어드레스는 VIVT 캐시에 저장된 가상 태그를 인덱싱하는데 이용된다. 가상 태그는 가상 어드레스에 대한 캐시 히트(cache hit) 또는 캐시 미스(cache miss)를 결정하는데 이용된다. 캐시 히트가 발생하는 경우, 인덱스와 연관되는 VIVT 캐시에 저장된 데이터가 제공된다. 그 결과, 더 하위 레벨 캐시들 또는 메인 메모리에 대한 추가의 메모리 액세스가 방지된다.
VIVT 캐시의 더 빠른 캐시 액세스 시간은 비용을 수반한다. VIVT 캐시를 이용하는 아키텍처들은 VIVT 캐시에서 비일관성 이슈들(incoherency issues)을 방지하기 위해 값비싼 부가적인 회로 및 복잡성을 요구할 수 있는 시노님들(synonyms)을 갖는 문제점에 직면한다. 시노님들은 또한 "가상 에일리어싱된 어드레스들(virtual aliased addresses)"로서 지칭될 수 있다. 가상 에일리어싱된 어드레스들은 2개 이상의 상이한 가상 어드레스들이 동일한 물리적 어드레스로 변환할 때 생성된다. 가상 에일리어싱된 어드레스들로 인해, VIVT 캐시는, 가상 어드레스에 대응하는 물리적 어드레스에 저장된 데이터가 VIVT 캐시에 포함될 때조차도 미스를 생성할 수 있다. 즉, VIVT 캐시는 거짓 미스(false miss)를 리포트할 수 있다. 이는 예를 들어, 제 1 가상 어드레스 및 제 2 가상 어드레스가 각각 동일한 물리적 어드레스를 포인팅할 때 발생할 수 있다. 제 1 가상 어드레스에 대응하는 태그가 VIVT 캐시에 포함되지만, 제 2 가상 어드레스에 대응하는 태그가 VIVT 캐시에 포함되지 않을 때의 시나리오를 고려한다. 판독 동작이 제 2 가상 어드레스 상에서 수행되는 경우, VIVT 캐시는 미스를 리포트할 것인데, 그 이유는 제 2 가상 어드레스에 대응하는 태그가 VIVT 캐시에 포함되지 않기 때문이다. 그러나, 제 2 가상 어드레스에 대응하는 물리적 어드레스에 대한 데이터는 제 1 가상 어드레스에 대응하는 엔트리에서 VIVT 캐시 내에 포함된다. 따라서, VIVT 캐시에 의해 생성된 미스는 거짓 미스이다. 판독 동작에 대해, 이러한 거짓 미스의 하나의 결과는 성능 불이익이다. VIVT 캐시가 미스를 리포트했기 때문에, 프로세싱 시스템은 보조 캐시 또는 메인 메모리로부터의 데이터에 액세스하도록 시도할 것이다(그 결과 액세스 시간이 더 길어짐). 판독 동작에 대해 리포트된 VIVT 캐시 미스의 다른 결과는 데이터 비일관성일 수 있다. 캐시 내의 에일리어싱된 데이터가 지저분한(dirty) 경우에, 판독은 보조 캐시 또는 메인 메모리 - 둘 다가 데이터의 오래된 사본(stale copy)을 가짐 - 로부터의 데이터에 액세스하도록 시도할 것이다.
기록 동작 동안, 이러한 거짓 미스의 결과는 데이터 비일관성이다. VIVT 캐시가 거짓 미스를 생성하기 때문에, (제 2 가상 어드레스와 동일한 물리적 어드레스에 또한 대응하는) 제 1 가상 어드레스에 대응하는 VIVT 캐시의 엔트리는 기록 동작으로부터의 새로운 데이터로 덮어쓰기(overwritten)되지 않을 것이다. 기록 동작은 다른 메모리(예를 들어, 보조 캐시 및/또는 메인 메모리의 물리적 어드레스에 대응하는 엔트리)가 새로운 데이터를 저장하게 할 것이다. 그러나 제 1 물리적 어드레스 상에서 수행되는 후속 판독 동작은 VIVT 캐시가 더 이상 대응하는 물리적 어드레스에 저장되지 않는 올바르지 않은 데이터(구 데이터)를 리턴하게 할 것이다.
상세한 설명에서 개시되는 실시예들은 가상-태깅된 캐시(들)에서 에일리어싱된 어드레스들의 캐시 히트/미스(cache hit/miss)를 결정하기 위한 장치들 및 관련된 시스템들 및 방법들을 포함한다. 이것에 관하여, 일 실시예에서, VIVT 캐시(virtually-indexed virtually-tagged cache)에 대한 가상 에일리어싱 캐시 히트/미스 검출기(virtual aliasing cache hit/miss detector)가 제공된다. 가상 에일리어싱 캐시 히트/미스 검출기는 TLB(translation lookaside buffer)를 포함한다. TLB는 제 1 가상 어드레스를 수신하도록 그리고 상기 제 1 가상 어드레스에 기초하여 VIVT 캐시로의 인덱싱된 판독으로부터 발생하는 캐시 엔트리의 태그로 구성된 제 2 가상 어드레스를 수신하도록 구성된다. TLB는 추가로 상기 제 1 가상 어드레스로부터 변환된 제 1 물리적 어드레스를 생성하도록 구성된다. TLB는 추가로 상기 제 2 가상 어드레스로부터 변환된 제 2 물리적 어드레스를 생성하도록 구성된다. 가상 에일리어싱 캐시 히트/미스 검출기는 추가로 비교기를 포함한다. 비교기는 상기 제 1 물리적 어드레스 및 상기 제 2 물리적 어드레스를 수신하도록 구성된다. 비교기는 추가로 상기 제 1 물리적 어드레스와 상기 제 2 물리적 어드레스의 비교에 기초하여 에일리어싱된 캐시 히트/미스 표시자의 생성을 달성하도록 구성된다.
이러한 방식으로, 가상 에일리어싱 캐시 히트/미스 검출기는, 에일리어싱된 어드레싱(즉, 시노님들)의 존재 시에도, VIVT 캐시에 대한 캐시 히트들 및 캐시 미스들을 올바르게 생성한다. 에일리어싱된 어드레싱의 존재 시에 거짓 캐시 미스들의 생성을 방지함으로써, 가상 에일리어싱 캐시 히트/미스 검출기는 거짓 캐시 미스들의 생성과 연관되는 성능 불이익들 및/또는 거짓 캐시 미스들의 생성과 연관되는 데이터 비일관성 문제들을 방지할 수 있다.
다른 실시예에서, VIVT 캐시(virtually-indexed virtually-tagged cache)에 대한 가상 에일리어싱 캐시 히트/미스 검출기가 제공된다. 가상 에일리어싱 캐시 히트/미스 검출기는 TLB(translation lookaside buffer) 수단을 포함한다. TLB 수단은 제 1 가상 어드레스를 수신하도록 그리고 상기 제 1 가상 어드레스에 기초하여 VIVT 캐시로의 인덱싱된 판독으로부터 발생하는 캐시 엔트리의 태그로 구성된 제 2 가상 어드레스를 수신하도록 구성된다. TLB 수단은 추가로 상기 제 1 가상 어드레스로부터 변환된 제 1 물리적 어드레스를 생성하도록 구성된다. TLB 수단은 추가로 상기 제 2 가상 어드레스로부터 변환된 제 2 물리적 어드레스를 생성하도록 구성된다. 가상 에일리어싱 캐시 히트/미스 검출기는 추가로 비교기 수단을 포함한다. 비교기 수단은 상기 제 1 물리적 어드레스 및 상기 제 2 물리적 어드레스를 수신하도록 구성된다. 비교기 수단은 추가로 상기 제 1 물리적 어드레스와 상기 제 2 물리적 어드레스의 비교에 기초하여 에일리어싱된 캐시 히트/미스 표시자의 생성을 달성하도록 구성된다.
다른 실시예에서, VIVT 캐시(virtually-indexed virtually-tagged cache)에 대한 가상 에일리어싱 캐시 히트/미스 검출기를 제공하기 위한 방법이 제공된다. 이 방법은 TLB(translation lookaside buffer)의 제 1 가상 어드레스를 수신하는 단계를 포함한다. 이 방법은 추가로 상기 제 1 가상 어드레스에 기초하여 VIVT 캐시(virtually-indexed virtually-tagged cache)로의 인덱싱된 판독으로부터 발생하는 캐시 엔트리의 태그로 구성되는 상기 TLB의 제 2 가상 어드레스를 수신하는 단계를 포함한다. 이 방법은 추가로 상기 TLB에 의해, 상기 제 1 가상 어드레스로부터 변환된 제 1 물리적 어드레스를 생성하는 단계를 포함한다. 이 방법은 추가로 상기 TLB에 의해, 상기 제 2 가상 어드레스로부터 변환된 제 2 물리적 어드레스를 생성하는 단계를 포함한다. 이 방법은 추가로 비교기에서 상기 제 1 물리적 어드레스 및 상기 제 2 물리적 어드레스를 수신하는 단계를 포함한다. 이 방법은 추가로 상기 제 1 물리적 어드레스와 상기 제 2 물리적 어드레스의 비교에 기초하여 에일리어싱된 캐시 히트/미스 표시자의 생성을 달성하는 단계를 포함한다.
다른 실시예에서, MMU(memory management unit)가 제공된다. MMU는 VIVT 캐시(virtually-indexed virtually-tagged cache)를 포함한다. MMU는 추가로 가상 에일리어싱 캐시 히트/미스 검출기를 포함한다. 가상 에일리어싱 캐시 히트/미스 검출기는 TLB(translation lookaside buffer)를 포함한다. TLB는 제 1 가상 어드레스 및 상기 제 1 가상 어드레스에 기초하여 VIVT 캐시로의 인덱싱된 판독으로부터 발생하는 캐시 엔트리의 태그로 구성된 제 2 가상 어드레스를 수신하도록 구성된다. TLB는 추가로 상기 제 1 가상 어드레스로부터 변환된 제 1 물리적 어드레스를 생성하도록 구성된다. TLB는 추가로 상기 제 2 가상 어드레스로부터 변환된 제 2 물리적 어드레스를 생성하도록 구성된다. 가상 에일리어싱 캐시 히트/미스 검출기는 추가로 비교기를 포함한다. 비교기는 상기 제 1 물리적 어드레스 및 상기 제 2 물리적 어드레스를 수신하도록 구성된다. 비교기는 추가로 상기 제 1 물리적 어드레스와 상기 제 2 물리적 어드레스의 비교에 기초하여 에일리어싱된 캐시 히트/미스 표시자의 생성을 달성하도록 구성된다.
도 1은 VIVT 캐시(virtually-indexed virtually-tagged cache) 및 TLB(translation lookaside buffer)를 이용하는 예시적인 MMU(memory management unit)를 예시하는 블록도이다.
도 2는 VIVT 캐시 및 비-에일리어싱된 캐시 미스가 에일리어싱된 캐시 히트인지 에일리어싱된 캐시 미스인지를 결정하기 위한 일반화된 가상 에일리어싱 캐시 히트/미트 검출기를 이용하는 예시적인 MMU를 예시하는 블록도이다.
도 3은 가상 에일리어싱 캐시 히트/미스 검출기의 실시예를 이용하는, 도 2의 MMU의 예시적인 구현을 예시하는 블록도이다.
도 4는 가상-투-물리적(virtual-to-physical) 어드레스 변환의 대안적인 소스를 제공하는 부가적인 변환 색인 버퍼를 이용하는, 도 2의 MMU의 다른 예시적인 구현을 예시하는 블록도이다.
도 5는 VIVT 캐시 및 가상의 에일리어싱된 어드레스들을 수용하기 위해 캐시 미스가 에일리어싱된 캐시 히트인지 에일리어싱된 캐시 미스인지를 결정하기 위한 가상 에일리어싱 캐시 히트/미스 검출기를 이용하는 MMU를 포함하는 예시적인 프로세서-기반 시스템의 블록도이다.
도면 그림들을 이제 참조하여, 본 개시의 몇 개의 예시적인 실시예들이 설명된다. "예시적인"이란 단어는 "예, 보기 또는 예시로서 작용하는 것"을 의미하도록 본 명세서에서 이용된다. "예시적인" 것으로서 본 명세서에서 설명되는 임의의 실시예는 반드시 다른 실시예들보다 선호되거나 유리한 것으로서 해석되는 것은 아니다.
상세한 설명에서 개시되는 실시예들은 가상-태깅된 캐시(들)에서 에일리어싱된 어드레스들의 캐시 히트/미스를 결정하기 위한 장치들 및 관련된 시스템들 및 방법들을 포함한다. 일 실시예에서, 이것에 관하여, VIVT 캐시(virtually-indexed virtually-tagged cache)에 대한 가상 에일리어싱 캐시 히트/미스 검출기가 제공된다. 가상 에일리어싱 캐시 히트/미스 검출기는 변환 색인 버퍼(translation lookaside buffer; TLB)를 포함한다. TLB는 제 1 가상 어드레스 및 제 1 가상 어드레스에 기초하여 VIVT 캐시로의 인덱싱된 판독으로부터 발생하는 캐시 엔트리의 태그로 구성되는 제 2 가상 어드레스를 수신하도록 구성된다. TLB는 추가로 제 1 가상 어드레스로부터 변환되는 제 1 물리적 어드레스를 생성하도록 구성된다. TLB는 추가로 제 2 가상 어드레스로부터 변환되는 제 2 물리적 어드레스를 생성하도록 구성된다. 가상 에일리어싱 캐시 히트/미스 검출기는 추가로 비교기를 포함한다. 비교기는 제 1 물리적 어드레스 및 제 2 물리적 어드레스를 수신하도록 구성된다. 비교기는 추가로 제 1 물리적 어드레스와 제 2 물리적 어드레스의 비교에 기초하여 에일리어싱된 캐시 히트/미스 표시자의 생성을 달성하도록 구성된다.
이러한 방식으로, 가상 에일리어싱 캐시 히트/미스 검출기는, 에일리어싱된 어드레싱(즉, 시노님들)의 존재시에도, VIVT 캐시에 대한 캐시 히트들 및 캐시 미스들을 올바르게 생성한다. 에일리어싱된 어드레싱의 존재 시에 거짓 캐시 미스들의 생성을 방지함으로써, 가상 에일리어싱 캐시 히트/미스 검출기는 거짓 캐시 미스들의 생성과 연관되는 데이터 비일관성 문제들 및/또는 거짓 캐시 미스들의 생성과 연관되는 성능 불이익들을 방지할 수 있다.
가상-태깅된 캐시(들)에서 에일리어싱된 어드레스들의 캐시 히트/미스를 결정하기 위한 실시예들을 논의하기 전에, 에일리어싱된 어드레싱의 존재 시에 가상-인덱싱된 가상-태킹된 캐시(들)에서 직면하는 문제들은 우선 도 1에 관하여 논의된다.
이것에 관하여, 도 1은 하나 이상의 거짓 캐시 미스들을 생성할 수 있는 MMU(memory management unit)(10)를 예시한다. MMU(10)는 가상으로-인덱싱된 가상으로-태깅된 캐시(virtually-indexed virtually-tagged cache; VIVT cache)(12) 및 변환 색인 버퍼(translation lookaside buffer; TLB)(14)를 이용한다. VIVT 캐시(12)는 데이터(24)의 데이터 어레이(22) 및 태그(20)의 태그 어레이(18)를 포함한다. 가상 어드레스에 관련되는 CPU 동작이 수행될 때, 가상 어드레스는 가상 어드레스 입력 라인(15)을 통해 VIVT 캐시(12)에 제공된다. VIVT 캐시(12)는 수신된 가상 어드레스(16)에 대응하는 캐시 엔트리(26)가 존재하는지를 결정하기 위해 태그 어레이(18)를 인덱싱하도록 가상 어드레스 입력 라인(15)을 통해 수신되는 가상 어드레스(16)를 이용한다. 인덱싱된 태그(20)가 가상 어드레스(16)의 지정된 부분들에 매칭하는 경우, 데이터(24)는 가상 어드레스(16)에 대한 데이터의 (캐시된) 사본을 포함한다. VIVT 캐시(12)는 수신된 가상 어드레스(16)에 대해 매칭하는 캐시 엔트리(26)가 발견되었는지를 표시하는 VIVT 히트/미스 표시자(28)를 생성한다. 가상 어드레스 입력 라인(15)은 또한 TLB(14)에 대한 입력으로서 제공된다. TLB(14)는 수신된 가상 어드레스(16)를 물리적 어드레스(30)로 변환한다. 물리적 어드레스(30)는 예를 들어, VIVT 캐시(12)가 캐시 미스를 표시하는 VIVT 캐시 히트/미스 표시자(28)를 생성할 때 물리적 메모리의 가상 어드레스(16)에 대응하는 데이터에 액세스하는데 이용될 수 있다.
도 1의 MMU(10)는 에일리어싱된 어드레스들(즉, 시노님들)을 갖는 문제들에 직면한다. 가상의 에일리어싱된 어드레스들은, 2개 이상의 상이한 가상 어드레스들(16)이 동일한 물리적 어드레스(30)를 포인팅할 때 생성된다. 가상의 에일리어싱된 어드레스들로 인해, VIVT 캐시(12)는, 가상 어드레스(16)에 대응하는 물리적 어드레스(30)에 저장된 데이터(24)가 VIVT 캐시(12)에 포함될 때조차도 캐시 미스를 생성할 수 있다. 즉, VIVT 캐시(12)는 거짓 미스를 리포트할 수 있다.
이것에 관하여, 제 1 가상 어드레스(16) 및 제 2 가상 어드레스(16)가 동일한 물리적 어드레스(30)를 포인팅하는 시나리오를 고려한다. 제 1 동작이 제 1 가상 어드레스(16)를 이용하여 물리적 어드레스(30)의 데이터(24)에 액세스한 이후, VIVT 캐시(12)의 캐시 엔트리(26)는 물리적 어드레스(30)에 상주하는 데이터의 사본(데이터 24) 및 제 1 가상 어드레스(16)에 매칭하는 태그(20)를 포함할 것이다. 그 후, VIVT 캐시(12)를 인덱싱하기 위해 제 2 가상 어드레스(16)를 이용하는 제 2 동작은, 제 2 가상 어드레스(16)에 대응하는 태그(20)가 VIVT 캐시(12)에 있지 않기 때문에 캐시 미스를 초래할 것이다. 즉, 제 1 가상 어드레스(16)에 대응하는 (VIVT 캐시(12)의) 태그(20)는 제 2 가상 어드레스(16)에 매칭하지 않는다. 그러나 제 2 가상 어드레스(16)에 대응하는 물리적 어드레스(30)에 대한 데이터(24)는 VIVT 캐시(12)(제 1 가상 어드레스(16)에 대응하는 엔트리에)에 포함된다. 따라서, VIVT 캐시(12)에 의해 생성된 미스는 거짓 미스이다. 판독 동작 동안, 이러한 거짓 미스의 하나의 결과는 성능 불이익이다. VIVT 캐시(12)가 미스를 리포트하기 때문에, MMU(10)는 보조 캐시 또는 메인 메모리(더 긴 액세스 시간을 가짐)로부터의 데이터에 액세스하도록 시도할 것이다. 판독 동작에 대해 리포트된 VIVT 캐시(12) 미스의 다른 결과는 또한 데이터 비일관성일 수 있다. VIVT 캐시(12)의 에일리어싱된 데이터(24)가 지저분한 경우에, 판독 동작은 보조 캐시 또는 메인 메모리 - 이들 둘 다는 데이터의 오래된 사본을 가짐 - 로부터의 데이터에 액세스하도록 시도할 것이다.
기록 동작에 대해, 이러한 거짓 미스의 결과는 데이터 비일관성이다. VIVT 캐시(12)가 거짓 미스를 생성하기 때문에, 제 1 가상 어드레스(16)에 대응하는 VIVT 캐시(12)의 캐시 엔트리(26)(제 2 가상 어드레스(16)와 동일한 물리적 어드레스(30)에 또한 대응함)는 기록 동작으로부터의 새로운 데이터로 덮어쓰기되지 않을 것이다. 기록 동작은 다른 메모리(예를 들어, 보조 캐시 및/또는 메인 메모리의 물리적 어드레스(30)에 대응하는 엔트리)가 새로운 데이터를 저장하게 할 것이다. 그러나 제 1 가상 어드레스(16) 상에서 수행되는 후속 판독 동작은 VIVT 캐시(12)가 더 이상 대응하는 물리적 어드레스(30)에 저장되어 있지 않은 올바르지 않은 데이터(구 데이터)를 리턴하게 할 것이다.
도 2는 거짓 VIVT 캐시 미스 및 참 VIVT 캐시 미스 간을 구분하기 위해 가상 에일리어싱 캐시 히트/미스 검출기(36)를 포함하는 MMU(32)를 제공한다. 이는 거짓 VIVT 캐시 미스들의 생성과 연관된 성능 불이익들 및 데이터 비일관성 문제들을 방지할 수 있다. 이것에 관하여, MMU(32)는 VIVT 캐시(virtually-indexed virtually-tagged cache)(34) 및 가상 에일리어싱 캐시 히트/미스 검출기(36)를 포함한다. 가상 에일리어싱 캐시 히트/미스 검출기(36)는 에일리어싱된 어드레스들에 대한 VIVT 캐시(34)의 캐시 엔트리(46)의 존재를 검출한다. 가상 에일리어싱 캐시 히트/미스 검출기(36)는 VIVT 캐시(34)의 캐시 엔트리(46)가 수신된 가상 어드레스 또는 에일리어싱된 어드레스(즉, 수신된 가상 어드레스와 동일한 물리적 어드레스로 변환되는 상이한 가상 어드레스) 중 어느 하나에 대해 존재하는 경우 에일리어싱된 캐시 히트/미스 표시자(68)로서 에일리어싱된 캐시 히트 표시를 생성한다. 가상 에일리어싱 캐시 히트/미스 검출기(36)는, 수신된 가상 어드레스 또는 에일리어싱된 어드레스 중 어느 하나에 대한 VIVT 캐시(34)의 캐시 엔트리(46)가 없는 경우 에일리어싱된 캐시 히트/미스 표시자(68)로서 에일리어싱된 캐시 미스 표시를 생성한다. 그 결과, MMU(32)는 참 캐시 히트들을 생성하고 거짓 캐시 미스들을 생성하지 않는다. 따라서 MMU(32)는 에일리어싱된 어드레싱의 존재 시에 MMU(10)(도 1)의 성능 불이익들 및 데이터 비일관성 문제들을 경험하지 않는다.
도 2를 계속 참조하면, MMU(32)는 이제 보다 상세히 설명된다. 이전에 논의된 바와 같이, MMU(32)는 VIVT 캐시(34) 및 가상 에일리어싱 캐시 히트/미스 검출기(36)를 포함한다. VIVT 캐시(34)는 태그(40)의 태그 어레이(38) 및 데이터(44)의 데이터 어레이(42)를 포함한다. VIVT 캐시(34)는 입력으로서 VIVT 캐시(34)가 동작의 결과로서 제 1 가상 어드레스(VA1)(50)를 수신하는 가상 어드레스 입력 라인(48)을 수신한다. VIVT 캐시(34)는, 수신된 제 1 가상 어드레스(50)에 대응하는 캐시 엔트리(46)가 존재하는지를 결정하기 위해 제 1 가상 어드레스(50)에 기초하여 태그 어레이(38)를 먼저 인덱싱한다. 인덱싱된 태그(40)가 제 1 가상 어드레스(50)(또는 지정된 부분들)에 매칭하는 경우, 캐시 엔트리(46)에 대응하는 데이터(44)는 제 1 가상 어드레스(50)에 대한 데이터를 포함한다(즉, 비-에일리어싱된 캐시 히트). 이 인스턴스에서, VIVT 캐시(34)는, 제 1 가상 어드레스(50)가 맵핑하는 제 1 물리적 어드레스(64)에 상주하는 데이터를 그 캐시 엔트리(46)의 데이터(44)가 포함하기 때문에 캐시 히트를 생성한다.
도 2를 계속 참조하면, 그러나 VIVT 캐시(34)의 인덱싱된 태그(40)가 제 1 가상 어드레스(50)(또는 지정된 부분들)에 매칭하지 않는 경우, 비-에일리어싱된 캐시 미스가 VIVT 캐시(34)에 의해 생성된다. 그러나 그것은 제 1 가상 어드레스(50)에 맵핑하는 물리적 어드레스에, VIVT 캐시(34)의 인덱싱된 태그(40)에 대응하는 데이터(44)가 포함되는지를 알지 못한다. 따라서 VIVT 캐시(34)에 의해 생성된 캐시 미스는 거짓 캐시 미스 또는 참 캐시 미스일 수 있다. 이 실시예에서, VIVT 캐시(34)에 의해 생성된 캐시 미스가 거짓 캐시 미스인지 참 캐시 미스인지를 결정하기 위해, 제 1 가상 어드레스(50)가 맵핑하는 물리적 어드레스(64)는 인덱싱된 태그(40)가 맵핑하는 물리적 어드레스(66)(즉, 제 2 가상 어드레스(54)가 맵핑하는 물리적 어드레스(66))에 비교된다. 이들 물리적 어드레스들(64, 66)이 매칭하는 경우, VIVT 캐시(34)의 인덱싱된 태그(40)에 대응하는 데이터(44)는 제 1 가상 어드레스(50)가 맵핑되는 물리적 어드레스(64)에 포함된 데이터이다. 따라서, VIVT 캐시(34)에 의해 생성된 캐시 미스는 거짓 캐시 미스이다.
이것에 관하여, 도 2는 인덱싱된 태그(40)로부터의 제 1 가상 어드레스들(50) 및 제 2 가상 어드레스(54)를 그의 대응하는 제 1 및 제 2 물리적 어드레스들(64, 66)로 변환하도록 구성된 수정된 변환 색인 버퍼(translation lookaside buffer; TLB)(56)를 이용하는 가상 에일리어싱 캐시 히트/미스 검출기(36)를 예시한다. 이 실시예에서 제공되는 TLB(56)는 제 1 판독 포트(60) 상에서 VIVT 캐시(34)로부터 제 1 가상 어드레스(50)를 수신하도록 구성된다. TLB(56)는 또한 제 2 판독 포트(62) 상에서 VIVT 캐시(34)의 인덱싱된 태그(40)에 기초하여 제 2 가상 어드레스(54)를 수신하도록 구성된다. TLB(56)는 제 1 가상 어드레스(50)를 그의 대응하는 제 1 물리적 어드레스(64)로 변환한다. TLB(56)는 또한 제 2 가상 어드레스(54)를 그의 대응하는 제 2 물리적 어드레스(66)로 변환한다. 제 1 물리적 어드레스(64) 및 제 2 물리적 어드레스(66)가 동일한 경우, 제 2 가상 어드레스(54)는 제 1 가상 어드레스(50)의 에일리어스(alias)이고, VIVT 캐시(34)에 의해 생성된 캐시 미스는 거짓 캐시 미스(즉, 에일리어싱된 캐시 히트)이다. 제 1 물리적 어드레스(64) 및 제 2 물리적 어드레스(66)가 동일하지 않은 경우, 제 2 가상 어드레스(54)는 제 1 가상 어드레스(50)의 에일리어스가 아니며, VIVT 캐시(34)에 의해 생성된 캐시 미스는 참 캐시 미스(즉, 에일리어싱된 캐시 미스)이다. 그 결과, 도 2의 MMU(32)는 참 캐시 히트들을 올바르게 생성하고 거짓 캐시 미스들을 생성하지 않도록 구성된다. 따라서, MMU(32)는 에일리어싱된 어드레싱의 존재 시에 도 1의 MMU(10)의 성능 불이익 및 데이터 비일관성 문제들을 경험하지 않는다.
에일리어싱된 히트/미스 표시자(68)는 VIVT 캐시(34)에 의해 생성된 비-에일리어싱된 캐시 히트/미스 표시자(이를 테면, 도 1의 VIVT 캐시 히트/미스 표시자(28)) 대신 MMU(32)에 의해 외부로 제공된다. 이는 에일리어싱된 히트/미스 표시자(68)가 거짓 캐시 미스들을 생성하지 않기 때문에 유리하다. 따라서, 도 2에서 예시된 바와 같이, 비-에일리어싱된 히트/미스 표시자(이를 테면, 도 1의 VIVT 캐시 히트/미스 표시자(28))는 또한 VIVT 캐시(34)로부터 외부로 제공되어야 할 필요가 없을 수 있다. 그러나 몇몇 실시예들에서, VIVT 캐시(34)는 또한 비-에일리어싱된 히트/미스 표시자를 외부로 제공할 수 있다.
도 2에서 예시된 바와 같이, TLB(56)는 물리적 어드레스들(80)의 물리적 어드레스 어레이(78) 및 가상 어드레스 태그들(76)의 태그 어레이(74)를 포함한다. TLB(56)는 제 1 가상 어드레스(50)가 변환되는 제 1 물리적 어드레스(64)를 결정하기 위해 수신된 제 1 가상 어드레스(50)에 의해 태그 어레이(74)를 인덱싱한다. TLB(56)는 또한 제 2 가상 어드레스(54)가 변환되는 제 2 물리적 어드레스(66)를 결정하기 위해 수신된 제 2 가상 어드레스(54)에 의해 태그 어레이(74)를 인덱싱한다. 비교기(58)를 이용하는 가상 에일리어싱 캐시 히트/미스 검출기(36)는 제 1 물리적 어드레스(64)를 수신하고 제 2 물리적 어드레스(66)에 비교하도록 제공된다. 제 1 물리적 어드레스(64) 및 제 2 물리적 어드레스(66)는 에일리어싱된 캐시 히트(즉, 거짓 캐시 미스/참 캐시 히트) 또는 에일리어싱된 캐시 미스(즉, 참 캐시 미스)가 발생했는지를 결정하기 위해 비교된다. 비교기(58)는 제 1 물리적 어드레스(64)와 제 2 물리적 어드레스(66)의 비교에 기초하여 에일리어싱된 캐시 히트/미스 표시자(68)의 생성을 달성하도록 구성된다.
이 실시예에서, 비교기(58)는 에일리어싱된 캐시 히트/미스 표시자(68)를 직접 제공함으로써 에일리어싱된 캐시 히트/미스 표시자(68)의 생성을 달성하도록 구성된다. 즉, 에일리어싱된 캐시 히트/미스 표시자(68)는 VIVT 캐시(34)에 의해 생성된 캐시 미스가 에일리어싱된 캐시 히트인지 에일리어싱된 캐시 미스인지를 표시하기 위해 부가적인 회로에 제공될 수 있다. 그러나, 도 3 및 도 4를 참조하여 아래에서 설명되는 다른 실시예들에서, 비교기(58)는 예비 에일리어싱된 캐시 히트/미스 표시자를 제공하도록 구성되는 에일리어싱된 캐시 히트/미스 표시자에 의해 에일리어싱된 캐시 히트 또는 에일리어싱된 캐시 미스의 결정을 달성할 수 있다. 예비 에일리어싱된 캐시 히트/미스 표시자는 에일리어싱된 캐시 히트가 발생했다고 결정될 수 있는지에 관련된 부가적인 로직에 제공된다.
도 3은 도 2의 MMU(32)와 유사한 MMU(32')의 다른 예시적인 실시예의 블록도이다. 도 2의 동일 엘리먼트 번호들을 갖는 엘리먼트들은 도 2의 엘리먼트들과 동일하거나 유사한 기능을 갖고 이에 따라 다시 설명되지 않을 것이다. 도 3의 MMU(32')에서, VIVT 캐시(34')의 캐시 엔트리들(46')은 캐시 엔트리(46')의 데이터(44)의 유효성을 표시하는 유효 비트(72)를 포함한다. 도 3의 MMU(32')에서, VIVT 캐시(34')의 각각의 캐시 엔트리(46')는 캐시 엔트리(46')의 데이터(44)의 유효성을 표시하는 유효 비트(72)를 포함한다. 인덱싱된 캐시 엔트리(46')가 비유효(invalid)인 것으로 마킹되는 경우(비-제한적인 예로서, 유효 비트(72)는 '비유효' 또는 '0'으로 마킹됨), 인덱싱된 캐시 엔트리(46')가 유효 데이터(44)를 포함하지 않기 때문에 캐시 히트(에일리어싱되거나 비-에일리어싱됨)일 수 없다. 따라서, 인덱싱된 캐시 엔트리(46')가 비유효한 것으로 마킹되는 경우, 에일리어싱된 캐시 히트/미스 표시자(68')는 에일리어싱된 캐시 미스를 표시해야 한다.
이것에 관하여, 도 3은 에일리어싱된 캐시 히트/미스 표시자(68')를 제공하기 위해 비교기(58)에 의해 생성되는 예비 에일리어싱된 캐시 히트/미스 표시자(86)를 검증하기 위한 검증기(88)를 제공한다. 예비 에일리어싱된 캐시 히트/미스 표시자(86)는, 이 실시예에서 에일리어싱된 캐시 히트/미스 표시자(68')를 제공하기 위해 데이터(44)의 유효성의 추가의 검증이 요구되기 때문에, 예비적이다. 유효 비트(72)가 비유효한 것으로 마킹될 때 에일리어싱된 캐시 미스를 생성하기 위한 에일리어싱된 캐시 히트/미스 표시자(68')를 제공하기 위해, 검증기(88)는 유효 비트(72)를 위한 AND-기반 로직 및 에일리어싱된 캐시 히트/미스 표시자(68')를 제공하기 위한 예비 에일리어싱된 캐시 히트/미스 표시자(86)를 포함한다. 이에 따라, 데이터(44)가 비유효하다고 유효 비트(72)가 표시하는 경우, 검증기(88)는 에일리어싱된 캐시 히트/미스 표시자(68')로서 에일리어싱된 캐시 미스를 생성할 것이다. 일 실시예에서, 검증기(88)는 에일리어싱된 캐시 히트/미스 표시자(68')를 생성하기 위해 예비 에일리어싱된 캐시 히트/미스 표시자(86) 및 유효 비트(72)를 수신하는 2-입력 AND 또는 NAND 게이트로서 제공될 수 있다. 그러나 다른 실시예들에서, 다른 검증 컴포넌트들, 회로 및/또는 로직이 검증기(88)에서 제공되어 에일리어싱된 캐시 히트/미스 표시자(68')를 제공하기 위해 예비 에일리어싱된 캐시 히트/미스 표시자(86)를 검증할 수 있다.
도 3을 계속 참조하면, MMU(32')의 이 실시예에서, TLB(56')는 MMU(32')에 제공된 모든 가상 어드레스들에 대한 가상-투-물리적 어드레스 변환 엔트리들을 포함하진 않을 수 있다. 도 3의 TLB(56')는 "마이크로-TLB" 또는 "쉐도우 TLB"일 수 있다. 이러한 실시예들에서, 부가적인 컴포넌트들, 회로 및/또는 로직은 제 1 가상 어드레스(50) 및/또는 제 2 가상 어드레스(54) 중 어느 하나에 대한 물리적 어드레스가 TLB(56')에서 이용 가능하지 않은 경우에, 가상 에일리어싱 캐시 히트/미스 검출기(36')에서 제공될 수 있다. 제 1 및 제 2 가상 어드레스들(50, 54)에 대응하는 제 1 및 제 2 물리적 어드레스들(64',66') 중 어느 하나도 TLB(56')에 존재하지 않는 경우, 제 1 및 제 2 물리적 어드레스들(64', 66')의 유효한 비교(valid comparison)가 비교기(58)에 의해 이루어지지 않을 수 있다. 따라서 가상 에일리어싱 캐시 히트/미스 검출기(36')는 VIVT 캐시(34')에 의해 생성된 비-에일리어싱된 캐시 미스가 참 캐시 히트(즉, 에일리어싱된 캐시 히트)인지 참 캐시 미스(즉, 에일리어싱된 캐시 미스)인지를 결정할 수 없다.
이것에 관하여, MMU(32') 및 보다 구체적으로 검증기(88)는, 제 1 및 제 2 가상 어드레스들(50, 54)에 대응하는 제 1 및 제 2 물리적 어드레스들(64', 66') 중 적어도 하나가 TLB(56')에 존재하지 않을 때 참 캐시 히트(즉, 에일리어싱된 캐시 히트)의 생성을 방지하기 위한 부가적인 로직을 포함한다. 이것에 관하여, TLB(56')는 제 1 물리적 어드레스 히트/미스 표시자(82) 및 제 2 물리적 어드레스 히트/미스 표시자(84)를 생성한다. 제 1 가상 어드레스(50)를 제 1 물리적 어드레스(64')로 변환을 위해 매칭하는 TLB 엔트리가 TLB(56')에 포함되는 경우, TLB(56')는 제 1 물리적 어드레스 히트/미스 표시자(82) 상에 물리적 어드레스 히트 표시를 생성한다. 제 1 가상 어드레스(50)를 제 1 물리적 어드레스(64')로 변환하기 위해 매칭하는 TLB 엔트리가 TLB(56')에 포함되지 않는 경우, TLB(56')는 제 1 물리적 어드레스 히트/미스 표시자(82) 상에 물리적 어드레스 미스 표시를 생성한다. 이러한 미스 시에, 제 1 물리적 어드레스(64')는 0 또는 정의되지 않을 수 있다.
유사하게, 제 2 가상 어드레스(54)를 제 2 물리적 어드레스(66')로 변환하기 위해 매칭하는 TLB 엔트리가 TLB(56')에 포함되는 경우, TLB(56')는 제 2 물리적 어드레스 히트/미스 표시자(84) 상에 물리적 어드레스 히트 표시를 생성한다. 제 2 가상 어드레스(54)를 제 2 물리적 어드레스(66')로 변환하기 위해 매칭하는 TLB 엔트리가 TLB(56')에 포함되지 않는 경우, TLB(56')는 제 2 물리적 어드레스 히트/미스 표시자(84) 상에 물리적 어드레스 미스 표시를 생성한다. 이러한 미스 시에, 제 2 물리적 어드레스(66')는 0 또는 정의되지 않을 수 있다.
물리적 어드레스 미스 표시가 제 1 물리적 어드레스 히트/미스 표시자(82) 및/또는 제 2 물리적 어드레스 히트/미스 표시자(84) 상에서 생성되는 경우, 제 2 가상 어드레스(54)는 제 1 가상 어드레스(50)의 에일리어스인지가 결정될 수 없다. 이 시나리오에서, 제 1 가상 어드레스(50)가 인덱싱된 캐시 엔트리(46')의 태그(40)에 직접 매칭(즉, 비-에일리어싱된 캐시 히트가 존재함)하지 않으면, 에일리어싱된 캐시 히트/미스 표시자(68')는 캐시 미스로서 생성된다.
이것에 관하여, 검증기(88)는 AND-기반 로직(92) 및 OR-기반 로직(94)을 포함한다. AND-기반 로직(92)은 제 1 물리적 어드레스 히트/미스 표시자(82), 제 2 물리적 어드레스 히트/미스 표시자(84), 및 예비 에일리어싱된 캐시 히트/미스 표시자(86)를 포함하고 OR-기반 로직(94)에 대한 출력을 수신한다. OR-기반 로직(94)은 비-에일리어싱된 캐시 히트/미스 표시자(90) 및 AND-기반 로직(92)의 출력을 수신한다. OR-기반 로직(94)은 또한 에일리어싱된 캐시 히트/미스 표시자(68')를 생성한다. 따라서, 물리적 어드레스 미스 표시가 제 1 또는 제 2 물리적 어드레스 히트/미스 표시자(82, 84)(또는 둘 다) 상에서 생성되는 경우, 에일리어싱된 캐시 히트/미스 표시자(68')는, 제 1 가상 어드레스(50)가 인덱싱된 캐시 엔트리(46')의 태그(40)에 직접 매칭하지 않으면(즉, 비-에일리어싱된 캐시 히트/미스 표시자(90)가 비-에일리어싱된 캐시 히트가 아니면) 캐시 미스로서 제공될 것이다. 이 실시예에서 AND-기반 로직(92)은 또한 태그(40)에 대응하는 엔트리(46')의 유효성의 표시(예를 들어, 유효 비트(72))를 수신하여서, 검증기(88)는, TLB(56')가 제 1 및 제 2 가상 어드레스들(50, 54) 중 어느 하나에 대한 물리적 어드레스들을 포함하지 않거나 데이터(44)가 비유효한 경우 에일리어싱된 캐시 히트/미스 표시자(68')로서 에일리어싱된 캐시 미스를 생성할 수 있다.
도 3의 MMU(32')는 또한 TLB(56')에 의해 야기되는 다른 이슈를 다루도록 구성된다. 도 3의 MMU(32')는 또한 VIVT 캐시(34')의 현재 인덱싱된 캐시 엔트리(46')를 무효화(invalidating)하기 위해 VIVT 캐시(34')의 무효화 포트(98)에 무효화 캐시 엔트리 표시자(97)를 제공하는 무효화기(96)를 포함한다. 이 실시예는 TLB(56')가 제 1 가상 어드레스(50) 및/또는 제 2 가상 어드레스(54) 중 어느 하나에 대한 제 1 및/또는 제 2 물리적 어드레스(64', 66') 변환을 제공할 수 없거나 태그(40)에 대응하는 엔트리(46')가 비유효할 때 데이터 비일관성 문제들을 방지한다. 이것에 관하여, 이 실시예에서, 무효화기(96)는 제 1 물리적 어드레스 히트/미스 표시자(82) 및/또는 제 2 물리적 어드레스 히트/미스 표시자(84) 중 어느 하나가 물리적 어드레스 미스 표시로서 제공될 때 현재 인덱싱된 캐시 엔트리(46')를 무효화하기 위한 OR-기반 로직(102)을 포함한다. 일 실시예에서, OR-기반 로직(102)은 제 1 물리적 어드레스 히트/미스 표시자(82) 및 제 2 물리적 어드레스 히트/미스 표시자(84)를 수신하고 VIVT 캐시(34')의 무효화 포트(98)에 무효화 캐시 엔트리 표시자(97)를 직접 생성하는 2-입력 OR 게이트로서 제공된다. 그러나, 도 3에서 예시된 바와 같이, 부가적인 로직이 또한 현재 인덱싱된 캐시 엔트리(46')를 불필요하게 무효화하는 것을 방지하도록 무효화기(96)에 제공될 수 있다.
도 3의 무효화기(96)를 계속 참조하면, 제 1 가상 어드레스(50)가 현재 인덱싱된 캐시 엔트리(46')의 태그(40)에 직접 매칭(즉, 비-에일리어싱된 캐시 히트가 있음)하는 경우, 에일리어싱된 캐시 히트/미스 표시자(68')는 TLB(56')가 제 1 및 제 2 가상 어드레스들(50, 54)을 제 1 및 제 2 물리적 어드레스들(64', 66')로 변환할 수 있는지에 무관하게 캐시 히트이어야 한다. 이 시나리오에서, 비-에일리어싱된 캐시 히트/미스 표시자(90)는 비-에일리어싱된 캐시 히트로서 VIVT 캐시(34')에 의해 생성될 것이다. 이에 따라, 무효화기(96)는, 비-에일리어싱된 캐시 히트/미스 표시자(90)가 비-에일리어싱된 캐시 히트인 경우 무효화기(96)가 VIVT 캐시(34')의 현재 인덱싱된 캐시 앤트리(46')를 무효화하는 것을 방지하는 AND-기반 로직(100)을 제공한다.
도 3의 무효화기(96)는 또한 현재 인덱싱된 캐시 엔트리(46')를 불필요하게 무효화하는 것을 방지하기 위한 부가적인 최적화를 제공한다. 현재 인덱싱된 캐시 엔트리(46')가 이미 비유효한 것으로 마킹된 경우, 그 캐시 엔트리(46')를 무효화할 필요가 없다. 이것에 관하여, 무효화기(96)는, 현재 인덱싱된 캐시 엔트리(46')의 유효 비트(72)가 이미 비유효한 것으로 마킹된 경우 무효화기(96)가 현재 인덱싱된 캐시 엔트리(46')를 무효화하는 것을 방지하는 AND-기반 로직(100)을 제공한다.
도 3에서 예시된 바와 같이, 무효화기(96)는 OR-기반 로직(102) 및/또는 AND-기반 로직(100)을 이용하여 제공될 수 있다. 일 실시예에서, 무효화기(96)는 OR 게이트, AND 게이트 및 인버터들(104, 106 및 108)에 의해 제공될 수 있다. 그러나 당업자는, 대안적인 로직 게이트들(비-제한적인 예로서, OR 게이트들, AND 게이트들, NAND 게이트들, NOR 게이트들, 인버터들, 및/또는 다른 게이트들)이 또한 무효화기(96)를 제공하기 위해 이용될 수 있다는 것을 인지할 것이다. 당업자는 또한 무효화기(96)를 제공하는데 이용될 수 있는 다른 하드웨어 또는 소프트웨어를 인지할 것이다. 또한, 특정한 구현에 의존하여, 부가적인 입력들, 더 적은 입력들, 또는 대안적인 입력들이 VIVT 캐시(34')의 현재 인덱싱된 캐시 엔트리(46')를 무효화하기 위한 무효화기(96)를 제공하는데 이용될 수 있다. 또한, 무효화기(96)는 몇몇 실시예들에서, 가상 에일리어싱 캐시 히트/미스 검출기(36')의 선택적인 컴포넌트이다. 예를 들어, 무효화기(96)는 제 1 및 제 2 가상 어드레스들(50, 54)이 제 1 및 제 2 물리적 어드레스들(64'', 66'')로 변환될 수 있음을 보장하는 가상 에일리어싱 캐시 히트/미스 검출기(36'')에 제공되지 않을 수 있다. 이것에 관하여, 도 4는, 제 1 및 제 2 물리적 어드레스들(64'', 66'')로의 제 1 및 제 2 가상 어드레스들(50, 54)의 변환이 부가적인 컴포넌트들, 회로, 및/또는 로직에 의해 보장되기 때문에 무효화기(96)를 요구하지 않을 수 있는 실시예를 제공한다.
도 4는 도 2의 MMU(32)의 예시적인 실시예를 제공하는 다른 예시적인 MMU(32'')를 예시한다. 도 4의 MMU(32'')는 제 1 가상 어드레스(50) 및/또는 제 2 가상 어드레스(54)가 TLB(56')에 포함되지 않는 경우, 가상-투-물리적 어드레스 변환의 대안적인 소스를 제공하도록 부가적인 회로를 제공한다. 이것에 관하여, 도 4의 MMU(32'')는 가상-투-물리적 어드레스 변환의 대안적인 소스를 제공하도록 부가적인 TLB(112)를 포함한다. TLB(112)는 제 1 가상 어드레스(50)를 수신하고 이를 제 3 물리적 어드레스(PA3)(118)로 변환한다. TLB(112)는 추가로 제 2 가상 어드레스(54)를 수신하고 이를 제 4 물리적 어드레스(PA4)(120)로 변환한다. TLB(112)는 MMU(32'')에 의해 액세스 가능한 모든 가상 어드레스들을 물리적 어드레스들로 변환할 수 있을 수도 있다. 그 결과, 제 1 및 제 2 물리적 어드레스들(64'', 66'')로의 제 1 및 제 2 가상 어드레스들(50, 54)의 변환이 보장될 수 있다. 그러나 TLB(112)는 그의 가상-투-물리적 어드레스 변환을 수행하기 위해 TLB(56')보다 더 많은 시간을 활용할 수 있다. TLB(112)는 단일화된 TLB(즉, 명령들 및 데이터 둘 다에 대한 가상-투-물리적 어드레스 변환들을 제공하는 TLB)일 수 있다.
도 4를 계속 참조하면, 가상 에일리어싱 캐시 히트/미스 검출기(36')는 추가로 TLB(56') 및 TLB(112)에 의해 제공되는 변환된 어드레스들 중에서 선택하기 위한 제 1 멀티플렉서(MUX1)(114) 및 제 2 멀티플렉서(MUX2)(116)를 포함한다. TLB(56')가 제 1 및/또는 제 2 가상 어드레스들(50, 54)에 대한 가상-투-물리적 어드레스 변환 엔트리들을 포함하는 경우, TLB(56')에 의해 제공되는 제 1 및 제 2 예비 물리적 어드레스들(128, 130)은 제 1 및 제 2 물리적 어드레스들(64'', 66'')로서 제 1 및 제 2 멀티플렉서들(114, 116)에 의해 제공될 수 있다. 그렇지 않으면, TLB(112)로부터 제 3 및 제 4 물리적 어드레스들(118, 120)은 제 1 및 제 2 물리적 어드레스들(64'', 66'')로서 제공될 수 있다.
이것에 관하여, 제 1 멀티플렉서(114)가 TLB(56')에 의해 생성된 제 1 예비 물리적 어드레스(128) 및 TLB(112)에 의해 생성된 제 3 물리적 어드레스(118)를 수신한다. 제 1 멀티플렉서(114)는 또한 제 1 선택 입력(SEL1)(122)을 수신한다. 제 1 멀티플렉서(114)에 제공되는 제 1 선택 입력(122)은 TLB(56')에 의해 생성된 제 1 물리적 어드레스 히트/미스 표시자(82)에 기초할 수 있다. 일 실시예에서, 도 4에서 예시된 바와 같이, TLB(56')에 의해 생성된 제 1 물리적 어드레스 히트/미스 표시자(82)는 제 1 선택 입력(122)으로서 제 1 멀티플렉서(114)에 제공될 수 있다. 제 1 물리적 어드레스 히트/미스 표시자(82)가 히트일 때, 제 1 멀티플렉서(114)는 비교기(58)에 제공되는 제 1 물리적 어드레스(64'')로서 TLB(56')에 의해 생성되는 제 1 예비 물리적 어드레스(128)를 제공할 것이다. 이 인스턴스에서, 제 1 물리적 어드레스(64'')는 변환된 제 3 물리적 어드레스(118)를 제공하기 위해 TLB(112)를 대기함 없이 비교기(58)에 제공될 수 있다. 그러나, 제 1 물리적 어드레스 히트/미스 표시자(82)가 미스일 때, 제 1 멀티플렉서(114)는 비교기(58)에 제공된 제 1 물리적 어드레스(64'')로서 TLB(112)에 의해 생성된 제 3 물리적 어드레스(118)를 제공할 것이다. 당업자는 제 1 물리적 어드레스 히트/미스 표시자(82)에 기초하는 대안적인 로직이 또한 제 1 선택 입력(122)으로서 제 1 멀티플렉서(114)에 또한 제공될 수 있다는 것을 인지할 것이다.
유사하게, 제 2 멀티플렉서(116)는 TLB(56')에 의해 생성된 제 2 예비 물리적 어드레스(130) 및 TLB(112)에 의해 생성되는 제 4 물리적 어드레스(120)를 수신한다. 제 2 멀티플렉서(116)는 또한 제 2 선택 입력(SEL2)(124)을 수신한다. 제 2 멀티플렉서(116)에 제공되는 제 2 선택 입력(124)은 TLB(56')에 의해 생성된 제 2 물리적 어드레스 히트/미스 표시자(84)에 기초할 수 있다. 일 실시예에서, 도 4에서 예시된 바와 같이, TLB(56')에 의해 생성된 제 2 물리적 어드레스 히트/미스 표시자(84)는 제 2 선택 입력(124)으로서 제 2 멀티플렉서(116)에 제공될 수 있다. 그러나 당업자는, 제 2 물리적 어드레스 히트/미스 표시자(84)에 기초하는 대안적인 로직이 제 2 선택 입력(124)으로서 제 2 멀티플렉서(116)에 또한 제공될 수 있다는 것을 인지할 것이다. 제 2 물리적 어드레스 히트/미스 표시자(84)가 히트일 때, 제 2 멀티플렉서(116)는 비교기(58)에 제공되는 제 2 물리적 어드레스(66'')로서 TLB(56')에 의해 생성된 제 2 예비 물리적 어드레스(130)를 제공할 것이다. 이 인스턴스에서, 제 2 물리적 어드레스(66'')는 변환된 제 4 물리적 어드레스(120)를 제공하기 위해 TLB(112)를 대기함 없이 비교기(58)에 제공될 수 있다. 그러나 제 2 물리적 어드레스 히트/미스 표시자(84)가 미스일 때, 제 2 멀티플렉서(116)는 비교기(58)에 제공된 제 2 물리적 어드레스(66'')로서 TLB(112)에 의해 생성된 제 4 물리적 어드레스(120)를 제공할 것이다.
제 1 및/또는 제 2 물리적 어드레스 히트/미스 표시자(82, 84)가 미스일 때, MMU(32'')가 제공될 수 있는 프로세싱 파이프라인은 TLB(112)가 제 3 및/또는 제 4 물리적 어드레스(118, 120)를 제공할 때까지 정지될 수 있다. 프로세싱 파이프라인이 정지될 수 있지만, TLB(56')가 제 1 및/또는 제 2 가상 어드레스(50, 54)에 대한 엔트리를 포함하는지에 무관하게, 제 1 및 제 2 물리적 어드레스들(64'', 66'')은 적절히 변환될 것임이 보장된다. 그 결과, MMU(32'')는 TLB(56')의 변환 미스들로 인해 현재 캐시 엔트리(46')를 무효화하기 위한 무효화기(이를 테면, 도 3의 무효화기(96))를 요구하지 않는다.
적절히 변환된 제 1 물리적 어드레스(64'') 및 제 2 물리적 어드레스(66'')가 보장되기 때문에, 검증기(88')는 또한 감소된 로직을 이용하여 제공될 수 있다. 도 4에서, 검증기(88')는 (도 3에서 제공된 실시예와 대조적으로) TLB(56')의 가상-투-물리적 어드레스 변환들이 미스인 경우들을 처리할 필요가 없다. 이것에 관하여, 도 4에서 예시된 바와 같이, 제 1 및 제 2 물리적 어드레스 히트/미스 표시자들(82, 84)은 MMU(32'')의 검증기(88')에 대한 입력들로서 제공되지 않을 수 있다.
도 3 및 도 4의 특정한 엘리먼트들을 결합하는 하이브리드 접근법이 또한 가능하다. 일 실시예에서, 이것에 관하여, 제 1 물리적 어드레스(64'')는 TLB(56') 또는 TLB(112)(도 4에서 예시된 바와 같음) 중 어느 하나로부터 변환을 제공받을 수 있는 반면에, 제 2 물리적 어드레스(66')는 단지 TLB(56')(도 3에서 예시된 바와 같음)로부터의 변환만을 제공받을 수 있다. 이에 따라, 제 1 멀티플렉서(MUX1)(114)는 제 1 물리적 어드레스(64'')를 비교기(58)에 제공하도록 TLB(56') 또는 TLB(112) 중 어느 하나로부터 변환을 수신하도록 제공될 것이다. 그러나 제 2 멀티플렉서(MUX2)(116)는 제 2 물리적 어드레스(66')를 비교기(58)에 제공하도록 요구되지 않을 것이다. 대신, 비교기(58)는 제 2 물리적 어드레스(66')로서 TLB(56')에 의해 생성된 제 2 예비 물리적 어드레스(130)를 수신하도록 구성될 수 있다. 검증기(88)는 도 3에서 예시된 바와 같이 제 2 물리적 어드레스 히트/미스 표시자(84)를 수신할 것이다. 검증기(88)는 제 1 물리적 어드레스 히트/미스 표시자(82)를 수신하도록 요구되지 않을 수 있다. TLB(112)가 MMU(32'')에 의해 액세스 가능한 모든 가상 어드레스들을 물리적 어드레스들로 변환할 수 있는 경우, 제 1 물리적 어드레스(64'')의 변환이 보장될 것이다. 무효화기(96)가 또한 제공될 것이다. 무효화기(96)의 AND-기반 로직(100)은 인버팅된 제 2 물리적 어드레스 히트/미스 표시자(84)를 수신할 것이다. 그러나 무효화기(96)는, TLB(112)가 제 1 물리적 어드레스(64'')의 변환을 보장하는 경우 제 1 물리적 어드레스 히트/미스 표시자(82)를 수신하도록 요구되지 않을 것이다.
도 3 및 도 4에서 예시된 바와 같이, 검증기(88, 88') 및 무효화기(96)는 AND-기반 로직으로 구성될 수 있다. 당업자는, 다양한 로직 게이트들(비-제한적인 예로서, AND 게이트들, OR 게이트들, NAND 게이트들, NOR 게이트들, 인버터들 및/또는 다른 게이트들)이 또한 검증기(88, 88') 및/또는 무효화기(96)를 제공하기 위해 이용될 수 있다는 것을 인지할 것이다. 당업자는 또한 검증기(88, 88') 및/또는 다른 무효화기(96)를 제공하는데 이용될 수 있는 다른 하드웨어 또는 소프트웨어를 인지할 것이다. 또한, 특정한 구현들에 의존하여, 부가적인 입력들, 더 적은 입력들 또는 대안적인 입력들이 비교기(58)에 의해 생성된 예비 에일리어싱된 캐시 히트/미스 표시자들(86, 86')을 검증하기 위한 검증기들(88, 88')을 제공하는데 이용될 수 있다.
본 명세서에서 개시된 실시예들에 따른 가상 에일리어싱 캐시 히트/미스 검출기(36, 36', 36''), 및/또는 가상 에일리어싱 캐시 히트/미스 검출기(36, 36', 36'')를 포함하는 MMU(들)(32, 32', 32'') 및 관련된 시스템들 및 방법들이 임의의 프로세서-기반 디바이스에서 제공되거나 이들 내로 통합될 수 있다. 예들은 제한 없이, 셋톱 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 전화, 셀룰러 전화, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, 개인용 디지털 보조기기(PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 음악 재생기, 디지털 음악 재생기, 휴대용 음악 재생기, 디지털 비디오 재생기, 비디오 재생기, 디지털 비디오 디스크(DVD) 재생기, 및 휴대용 디지털 비디오 재생기를 포함한다.
이것에 관하여, 도 5는 도 2, 3, 및/또는 4에서 예시되는 가상 에일리어싱 히트/미스 검출기들(36, 36', 36'') 및/또는 가상 에일리어싱 히트/미스 검출기들(36, 36', 36'')을 포함하는 MMU들(32, 32', 32'')을 이용할 수 있는 프로세서-기반 시스템(132)의 예를 예시한다. 이 예에서, 프로세서-기반 시스템(132)은 각각이 하나 이상의 프로세서들(136)을 포함하는 하나 이상의 중앙 처리 장치들(CPU들)(134)을 포함한다. CPU(들)(134)는 마스터 디바이스일 수 있다. CPU(들)(134)는 임시로 저장된 데이터에 대한 빠른 액세스를 위해 프로세서(들)(136)에 커플링되는 캐시 메모리(142)를 가질 수 있다. 캐시 메모리(142)는 MMU(들)(32, 32', 32''), VIVT 캐시(들)(34, 34', 34'') 및/또는 가상 에일리어싱 캐시 히트/미스 검출기(들)(36, 36', 36'')를 포함할 수 있다. 캐시 메모리(142)는 캐시 관리 유닛(140)에 의해 관리될 수 있다. CPU들(134)은 시스템 버스(144)에 커플링되고, 프로세서-기반 시스템(132)에 포함되는 마스터 디바이스들 및 슬래이브 디바이스들을 상호커플링할 수 있다. 잘 알려진 바와 같이, CPU(들)(134)은 시스템 버스(144)를 통해 어드레스, 제어 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 예를 들어, CPU(들)(134)는 시스템 메모리(146)의 메모리(158)에 액세스하기 위해 버스 트랜잭션 요청들을 메모리 제어기(138)에 통신할 수 있다. 시스템 메모리(146)의 메모리(158)는 프로그램 저장소(160) 및/또는 데이터 저장소(162)를 포함할 수 있다. 도 5에서 예시되지 않았지만, 다수의 시스템 버스들(144)이 제공될 수 있으며, 각각의 시스템 버스(144)는 상이한 패브릭을 구성한다.
다른 마스터 및 슬래이브 디바이스들은 시스템 버스(144)에 연결될 수 있다. 도 5에 예시된 바와 같이, 이러한 디바이스들은 예들로서, 시스템 메모리(146), 하나 이상의 입력 디바이스들(148), 하나 이상의 출력 디바이스들(150), 하나 이상의 네트워크 인터페이스 디바이스들(152) 및 하나 이상의 디스플레이 제어기들(154)을 포함할 수 있다. 입력 디바이스(들)(148)는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하는(그러나, 이들에 한정되지 않음) 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(150)는 오디오, 비디오, 다른 시각적 표시자들 등을 포함하는(그러나, 이들에 한정되지 않음) 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들)(152)는 네트워크(156)로의 그리고 네트워크(156)로부터의 데이터의 교환을 허용하도록 구성되는 임의의 디바이스일 수 있다. 네트워크(156)는 유선 또는 무선 네트워크, 사설 또는 공공 네트워크, 로컬 영역 네트워크(LAN), 광역 네트워크(WLAN: wide local area network) 및 인터넷을 포함하는(그러나, 이들에 한정되지 않음) 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(152)는 원하는 임의의 타입의 통신 프로토콜을 지원하도록 구성될 수 있다. 캐시 메모리(142)는 하나 이상의 MMU들(32, 32', 32'')을 포함할 수 있다.
CPU(들)(134)은 또한, 하나 이상의 디스플레이들(170)에 전송된 정보를 제어하기 위해서 시스템 버스(144)를 통해 디스플레이 제어기(들)(154)에 액세스하도록 구성될 수 있다. 디스플레이 제어기(들)(154)는 디스플레이될 정보를 디스플레이(들)(170)에 적합한 포맷으로 프로세싱하는 하나 이상의 비디오 프로세서들(168)을 통해 디스플레이될 정보를 디스플레이(들)(170)에 전송한다. 디스플레이(들)(170)는 음극선관(CRT: cathode ray tube), 액정 디스플레이(LCD: liquid crystal display), 발광 다이오드(LED; light emitting diode) 디스플레이, 플라즈마 디스플레이, 2차원(2-D) 디스플레이, 3차원(3-D) 디스플레이, 터치-스크린 디스플레이 등을 포함하는(그러나, 이들에 한정되지 않음) 임의의 타입의 디스플레이를 포함할 수 있다.
CPU(들)(134) 및 디스플레이 제어기(들)(154)는 시스템 버스(144)를 통해 메모리들(158, 166)에 대한 메모리 액세스 요청들을 행하도록 마스터 디바이스들로서 작동할 수 있다. CPU(들)(134) 및 디스플레이 제어기(들)(154) 내의 상이한 스레드들이 CPU(들)(134)의 메모리(비-제한적인 예로서, CPU(들)(134)의 범용 레지스터들) 및/또는 메모리 제어기들(138, 164)에 액세스하기 위한 요청들을 행할 수 있다. 이러한 메모리는 MMU(들)(32, 32', 32'')에서 예를 들어, VIVT 캐시(들)(34)에서 캐시될 수 있다. MMU(들)(32, 32', 32'')에서 캐시되지 않는 경우, 이러한 메모리는 CPU(들)(134) 및/또는 메모리들(158, 166)의 범용 레지스터들로부터 액세스될 수 있다. 메모리(158, 166)를 포함하는 프로세서-기반 시스템(132)의 임의의 메모리는 본 명세서에서 개시되는 장치들 및 방법들에 따라 VIVT 캐시(34, 34', 34'') 및 가상 에일리어싱 캐시 히트/미스 검출기(36, 36', 36'')를 포함하는 MMU(32, 32', 32'')를 이용하여 캐시될 수 있다. 비-제한적인 예로서, 프로세서들(136, 168)을 포함하는 임의의 프로세서는 로컬 캐시로서 가상 에일리어싱 캐시 히트/미스 검출기(36, 36', 36'') 및 VIVT 캐시(34)를 포함하는 MMU(32, 32', 32'')를 이용할 수 있다.
당업자들은 본 명세서에 개시되는 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘들이 전자 하드웨어, 메모리 또는 다른 컴퓨터 판독가능한 매체에 저장되어 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이 둘의 조합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 본 명세서에서 설명되는 메모리들, 메모리 뱅크들, 메모리 서브-뱅크들, MAI들(memory access interfaces), 메모리 제어기들, 버스들, 마스터 디바이스들 및 슬래브 디바이스들은 예들로서 임의의 회로, 하드웨어 컴포넌트, 집적 회로(IC), 또는 IC 칩에서 이용될 수 있다. 본 명세서에 개시되는 메모리는 임의의 타입 및 크기의 메모리일 수 있으며, 원하는 임의의 타입의 정보를 저장하도록 구성될 수 있다. 이러한 상호교환가능성을 명백하게 예시하기 위해서, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 일반적으로 그들의 기능에 관하여 위에서 설명되었다. 이러한 기능이 어떻게 구현되는지는 특정 애플리케이션, 설계 선택들 및/또는 전체 시스템에 부과되는 설계 제약들에 의존한다. 당업자들은 각각의 특정 애플리케이션에 대하여 다양한 방식들로, 설명된 기능을 구현할 수 있지만, 이러한 구현 결정들이 본 발명의 범위로부터의 이탈을 야기하게 하는 것으로 해석되어서는 안 된다.
본 명세서에 개시되는 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 모듈들 및 회로들은 프로세서, DSP(digital signal processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 다른 프로그래머블 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명되는 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 프로세서는 마이크로프로세서일 수 있지만 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합 예를 들어, DSP 및 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합한 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로 구현될 수 있다.
본 명세서에 개시되는 실시예들은 하드웨어에 저장된 명령들에서 그리고 하드웨어에서 구현될 수 있으며, 예를 들어, 랜덤 액세스 메모리(RAM), 플래쉬 메모리, 판독 전용 메모리(ROM), 전기적 프로그래머블 ROM(EPROM), 전기적 삭제가능한 프로그래머블 ROM(EEPROM), 레지스터들, 하드 디스크, 이동식(removable) 디스크, CD-ROM 또는 당해 기술분야에 알려져 있는 임의의 다른 형태의 컴퓨터 판독가능한 매체 내에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수 있다. ASIC는 원격국 내에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 원격국, 기지국 또는 서버에 개별 컴포넌트들로서 상주할 수 있다.
또한, 본 명세서에서의 예시적인 실시예들 중 임의의 것에서 설명되는 동작 단계들이 예들 및 논의를 제공하기 위해서 설명된다는 점에 주목하여야 한다. 설명되는 동작들은 예시되는 시퀀스들 외에 다수의 상이한 시퀀스들에서 수행될 수 있다. 또한, 단일 동작 단계에서 설명되는 동작들은 실제로 다수의 상이한 단계들에서 수행될 수 있다. 추가적으로, 예시적인 실시예들에서 논의되는 하나 이상의 동작 단계들이 조합될 수 있다. 흐름도들에 예시되는 동작 단계들은 당업자에게 용이하게 명백할 것과 같이 다수의 상이한 변경들이 취해질 수 있다는 것이 이해될 것이다. 당업자들은 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들어, 위의 설명의 전체에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광 필드들 또는 입자들 또는 이들의 임의의 조합으로 표현될 수 있다.
본 개시의 이전의 설명은 임의의 당업자가 본 개시를 실시하거나 또는 이용할 수 있도록 제공된다. 본 개시에 대한 다양한 변경들은 당업자들에게 용이하게 명백할 것이고, 본 명세서에서 정의되는 일반적인 원리들은 본 개시의 사상 또는 범위로부터 벗어나지 않고 다른 변화들에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 설명되는 예들 및 설계들에 한정되는 것으로 의도된 것이 아니라, 본 명세서에 개시되는 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위를 따를 것이다.

Claims (32)

  1. VIVT 캐시(virtually-indexed virtually-tagged cache)에 대한 가상 에일리어싱 캐시 히트/미스 검출기(virtual aliasing cache hit/miss detector)로서,
    TLB(translation lookaside buffer);
    비교기; 및
    VIVT 캐시 엔트리 무효화기를 포함하고,
    상기 TLB는,
    제 1 가상 어드레스를 수신하고;
    태그가 제 2 가상 어드레스가 상기 제 1 가상 어드레스와 상이함을 표시하는 것에 응답하여, 상기 제 1 가상 어드레스에 기초하여 상기 VIVT 캐시(virtually-indexed virtually-tagged cache)로의 인덱싱된 판독으로부터 발생하는 캐시 엔트리의 상기 태그로 구성된 상기 제 2 가상 어드레스를 수신하고;
    상기 제 1 가상 어드레스로부터 변환된 제 1 물리적 어드레스를 생성하고;
    상기 제 2 가상 어드레스로부터 변환된 제 2 물리적 어드레스를 생성하고;
    상기 제 1 가상 어드레스에 대응하는 상기 제 1 물리적 어드레스가 상기 TLB에 포함되는지 여부를 표시하는 제 1 물리적 어드레스 히트/미스 표시자를 생성하고; 그리고
    상기 제 2 가상 어드레스에 대응하는 상기 제 2 물리적 어드레스가 상기 TLB에 포함되는지 여부를 표시하는 제 2 물리적 어드레스 히트/미스 표시자를 생성하도록
    구성되고,
    상기 비교기는,
    상기 제 1 물리적 어드레스 및 상기 제 2 물리적 어드레스를 수신하고;
    상기 제 1 물리적 어드레스와 상기 제 2 물리적 어드레스의 비교에 기초하여 에일리어싱된 캐시 히트/미스 표시자의 생성을 달성(effectuate)하고; 그리고
    상기 제 1 물리적 어드레스가 상기 제 2 물리적 어드레스와 동일한지 여부를 표시하는 예비 에일리어싱된 캐시 히트/미스 표시자를 생성하도록
    구성되고, 그리고
    상기 VIVT 캐시 엔트리 무효화기는,
    상기 VIVT 캐시에 의해 생성된 비-에일리어싱된 VIVT 캐시 히트/미스 표시자를 수신하고;
    상기 제 1 물리적 어드레스 히트/미스 표시자를 수신하고;
    상기 제 2 물리적 어드레스 히트/미스 표시자를 수신하고; 그리고
    상기 비-에일리어싱된 VIVT 캐시 히트/미스 표시자, 상기 제 1 물리적 어드레스 히트/미스 표시자, 및 상기 제 2 물리적 어드레스 히트/미스 표시자에 기초하여 상기 캐시 엔트리를 무효화할지 여부를 표시하는 무효화 표시자를 생성하도록
    구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  2. 제 1 항에 있어서,
    상기 비교기는,
    상기 제 1 물리적 어드레스가 상기 제 2 물리적 어드레스와 동일한 경우 상기 에일리어싱된 캐시 히트/미스 표시자로서 에일리어싱된 캐시 히트를 생성하도록 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  3. 제 1 항에 있어서,
    상기 비교기는,
    상기 제 1 물리적 어드레스가 상기 제 2 물리적 어드레스와 동일하지 않은 경우, 상기 에일리어싱된 캐시 히트/미스 표시자로서 에일리어싱된 캐시 미스를 생성하도록 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  4. 제 1 항에 있어서,
    에일리어싱된 캐시 히트/미스 검증기
    를 더 포함하고,
    상기 에일리어싱된 캐시 히트/미스 검증기는,
    상기 캐시 엔트리의 유효성을 표시하는 캐시 엔트리 유효성 표시자를 수신하고;
    상기 예비 에일리어싱된 캐시 히트/미스 표시자를 수신하고; 그리고
    상기 캐시 엔트리 유효성 표시자 및 상기 예비 에일리어싱된 캐시 히트/미스 표시자에 기초하여 상기 에일리어싱된 캐시 히트/미스 표시자를 생성하도록
    구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  5. 제 1 항에 있어서,
    에일리어싱된 캐시 히트/미스 검증기
    를 더 포함하고,
    상기 에일리어싱된 캐시 히트/미스 검증기는,
    상기 제 1 물리적 어드레스 히트/미스 표시자를 수신하고;
    상기 제 2 물리적 어드레스 히트/미스 표시자를 수신하고;
    상기 예비 에일리어싱된 캐시 히트/미스 표시자를 수신하고; 그리고
    상기 제 1 물리적 어드레스 히트/미스 표시자, 상기 제 2 물리적 어드레스 히트/미스 표시자, 및 상기 예비 에일리어싱된 캐시 히트/미스 표시자에 기초하여 상기 에일리어싱된 캐시 히트/미스 표시자를 생성하도록
    구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  6. 제 5 항에 있어서,
    상기 에일리어싱된 캐시 히트/미스 검증기는 추가로,
    상기 캐시 엔트리의 유효성을 표시하는 캐시 엔트리 유효성 표시자를 수신하도록 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  7. 제 5 항에 있어서,
    상기 에일리어싱된 캐시 히트/미스 검증기는,
    AND-기반 로직으로 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  8. 제 1 항에 있어서,
    상기 VIVT 캐시 엔트리 무효화기는 추가로,
    상기 캐시 엔트리의 유효성을 표시하는 캐시 엔트리 유효성 표시자를 수신하도록 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  9. 제 8 항에 있어서,
    상기 VIVT 캐시 엔트리 무효화기는,
    상기 비-에일리어싱된 VIVT 캐시 히트/미스 표시자가 미스이고;
    상기 캐시 엔트리 유효성 표시자가 유효한 캐시 엔트리를 표시하고; 그리고
    상기 제 1 물리적 어드레스 히트/미스 표시자가 미스인 경우
    상기 캐시 엔트리를 무효화하도록 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  10. 제 8 항에 있어서,
    상기 VIVT 캐시 엔트리 무효화기는,
    상기 비-에일리어싱된 VIVT 캐시 히트/미스 표시자가 미스이고;
    상기 캐시 엔트리 유효성 표시자가 유효한 VIVT 캐시 엔트리를 표시하고; 그리고
    상기 제 2 물리적 어드레스 히트/미스 표시자가 미스인 경우
    상기 캐시 엔트리를 무효화하도록 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  11. 제 8 항에 있어서,
    상기 VIVT 캐시 엔트리 무효화기는,
    AND-기반 로직으로 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  12. 제 8 항에 있어서,
    상기 무효화 표시자는 상기 VIVT 캐시에 제공되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  13. 제 1 항에 있어서,
    상기 TLB는 마이크로-TLB를 포함하고,
    상기 마이크로-TLB는,
    상기 제 1 가상 어드레스로부터 변환된 제 1 예비 물리적 어드레스를 생성하고; 그리고
    상기 제 2 가상 어드레스로부터 변환된 제 2 예비 물리적 어드레스를 생성하도록
    구성되고, 그리고
    상기 마이크로-TLB는 추가로,
    상기 제 1 가상 어드레스에 대한 엔트리가 상기 TLB에 포함되는지 여부를 표시하는 상기 제 1 물리적 어드레스 히트/미스 표시자를 생성하고; 그리고
    상기 제 2 가상 어드레스에 대한 엔트리가 상기 TLB에 포함되는지 여부를 표시하는 상기 제 2 물리적 어드레스 히트/미스 표시자를 생성하도록
    구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  14. 제 13 항에 있어서,
    제 1 멀티플렉서(multiplexer); 및
    제 2 멀티플렉서
    를 더 포함하고,
    상기 제 1 멀티플렉서는,
    상기 제 1 예비 물리적 어드레스를 수신하고;
    단일화된(unified) TLB에 의해 생성된 제 3 예비 물리적 어드레스를 수신하고 ― 상기 제 3 예비 물리적 어드레스는 상기 제 1 가상 어드레스로부터 변환됨 ―; 그리고
    상기 제 1 예비 물리적 어드레스 및 상기 제 3 예비 물리적 어드레스 중 적어도 하나에 기초하여 상기 제 1 물리적 어드레스를 생성하도록
    구성되고, 그리고
    상기 제 2 멀티플렉서는,
    상기 제 2 예비 물리적 어드레스를 수신하고;
    상기 단일화된 TLB에 의해 생성된 제 4 예비 물리적 어드레스를 수신하고 ― 상기 제 4 예비 물리적 어드레스는 상기 제 2 가상 어드레스로부터 변환됨 ―; 그리고
    상기 제 2 예비 물리적 어드레스 및 상기 제 4 예비 물리적 어드레스 중 적어도 하나에 기초하여 상기 제 2 물리적 어드레스를 생성하도록
    구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  15. 제 14 항에 있어서,
    상기 제 1 멀티플렉서는 추가로 상기 제 1 물리적 어드레스 히트/미스 표시자에 기초하여 제 1 선택 입력을 수신하도록 구성되고, 그리고
    상기 제 2 멀티플렉서는 추가로 상기 제 2 물리적 어드레스 히트/미스 표시자에 기초하여 제 2 선택 입력을 수신하도록 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  16. 제 15 항에 있어서,
    상기 제 1 멀티플렉서는 상기 제 1 가상 어드레스의 가상-투-물리적(virtual-to-physical) 어드레스 변환이 상기 마이크로-TLB에 포함되는 경우 상기 제 1 물리적 어드레스로서 상기 제 1 예비 물리적 어드레스를 생성하도록 구성되고, 그리고
    상기 제 2 멀티플렉서는 상기 제 2 가상 어드레스의 가상-투-물리적 어드레스 변환이 상기 마이크로-TLB에 포함되는 경우 상기 제 2 물리적 어드레스로서 상기 제 2 예비 물리적 어드레스를 생성하도록 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  17. 제 14 항에 있어서,
    에일리어싱된 캐시 히트/미스 검증기
    를 더 포함하고,
    상기 에일리어싱된 캐시 히트/미스 검증기는,
    상기 비교기로부터 상기 예비 에일리어싱된 캐시 히트/미스 표시자를 수신하고; 그리고
    상기 예비 에일리어싱된 캐시 히트/미스 표시자에 기초하여 상기 에일리어싱된 캐시 히트/미스 표시자를 생성하도록
    구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  18. 제 17 항에 있어서,
    상기 에일리어싱된 캐시 히트/미스 검증기는 추가로,
    상기 캐시 엔트리의 유효성을 표시하는 캐시 엔트리 유효성 표시자를 수신하도록 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  19. 제 17 항에 있어서,
    상기 에일리어싱된 캐시 히트/미스 검증기는 추가로,
    상기 VIVT 캐시에 의해 생성된 상기 비-에일리어싱된 VIVT 캐시 히트/미스 표시자를 수신하도록 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  20. 제 17 항에 있어서,
    상기 에일리어싱된 캐시 히트/미스 검증기는,
    AND-기반 로직으로 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  21. 제 13 항에 있어서,
    제 1 멀티플렉서
    를 더 포함하고,
    상기 제 1 멀티플렉서는,
    상기 제 1 예비 물리적 어드레스를 수신하고;
    단일화된 TLB에 의해 생성되는 제 3 예비 물리적 어드레스를 수신하고 ― 상기 제 3 예비 물리적 어드레스는 상기 제 1 가상 어드레스로부터 변환됨 ―; 그리고
    상기 제 1 예비 물리적 어드레스 및 상기 제 3 예비 물리적 어드레스 중 적어도 하나에 기초하여 상기 제 1 물리적 어드레스를 생성하도록
    구성되고,
    상기 비교기는 상기 제 2 물리적 어드레스로서 상기 제 2 예비 물리적 어드레스를 수신하도록 구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  22. 제 1 항에 있어서,
    중앙 처리 장치(CPU)의 메모리 관리 유닛(MMU)에 배치되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  23. 제 1 항에 있어서,
    반도체 다이 내로 통합되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  24. 제 1 항에 있어서,
    상기 가상 에일리어싱 캐시 히트/미스 검출기는,
    상기 가상 에일리어싱 캐시 히트/미스 검출기가 통합되는 셋 톱 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 전화, 셀룰러 전화, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, 개인용 디지털 보조기기(PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 음악 재생기, 디지털 음악 재생기, 휴대용 음악 재생기, 디지털 비디오 재생기, 비디오 재생기, 디지털 비디오 디스크(DVD) 재생기, 및 휴대용 디지털 비디오 재생기로 구성된 그룹으로부터 선택된 디바이스에 배치되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  25. VIVT 캐시(virtually-indexed virtually-tagged cache)에 대한 가상 에일리어싱 캐시 히트/미스 검출기로서,
    TLB(translation lookaside buffer) 수단;
    비교기 수단; 및
    VIVT 캐시 엔트리 무효화기 수단을 포함하고,
    상기 TLB 수단은,
    제 1 가상 어드레스를 수신하고;
    태그가 제 2 가상 어드레스가 상기 제 1 가상 어드레스와 상이함을 표시하는 것에 응답하여, 상기 제 1 가상 어드레스에 기초하여 상기 VIVT 캐시(virtually-indexed virtually-tagged cache)로의 인덱싱된 판독으로부터 발생하는 캐시 엔트리의 상기 태그로 구성된 상기 제 2 가상 어드레스를 수신하고;
    상기 제 1 가상 어드레스로부터 변환된 제 1 물리적 어드레스를 생성하고;
    상기 제 2 가상 어드레스로부터 변환된 제 2 물리적 어드레스를 생성하고;
    상기 제 1 가상 어드레스에 대응하는 상기 제 1 물리적 어드레스가 상기 TLB 수단에 포함되는지 여부를 표시하는 제 1 물리적 어드레스 히트/미스 표시자를 생성하고; 그리고
    상기 제 2 가상 어드레스에 대응하는 상기 제 2 물리적 어드레스가 상기 TLB 수단에 포함되는지 여부를 표시하는 제 2 물리적 어드레스 히트/미스 표시자를 생성하도록
    구성되고,
    상기 비교기 수단은,
    상기 제 1 물리적 어드레스 및 상기 제 2 물리적 어드레스를 수신하고;
    상기 제 1 물리적 어드레스와 상기 제 2 물리적 어드레스의 비교에 기초하여 에일리어싱된 캐시 히트/미스 표시자의 생성을 달성하고; 그리고
    상기 제 1 물리적 어드레스가 상기 제 2 물리적 어드레스와 동일한지 여부를 표시하는 예비 에일리어싱된 캐시 히트/미스 표시자를 생성하도록
    구성되고, 그리고
    상기 VIVT 캐시 엔트리 무효화기 수단은,
    상기 VIVT 캐시에 의해 생성된 비-에일리어싱된 VIVT 캐시 히트/미스 표시자를 수신하고;
    상기 제 1 물리적 어드레스 히트/미스 표시자를 수신하고;
    상기 제 2 물리적 어드레스 히트/미스 표시자를 수신하고; 그리고
    상기 비-에일리어싱된 VIVT 캐시 히트/미스 표시자, 상기 제 1 물리적 어드레스 히트/미스 표시자, 및 상기 제 2 물리적 어드레스 히트/미스 표시자에 기초하여 상기 캐시 엔트리를 무효화할지 여부를 표시하는 무효화 표시자를 생성하도록
    구성되는,
    가상 에일리어싱 캐시 히트/미스 검출기.
  26. VIVT 캐시(virtually-indexed virtually-tagged cache)에 대한 가상 에일리어싱 캐시 히트/미스 검출기를 제공하는 방법으로서,
    TLB(translation lookaside buffer)에서, 제 1 가상 어드레스를 수신하는 단계;
    상기 TLB에서, 태그가 제 2 가상 어드레스가 상기 제 1 가상 어드레스와 상이함을 표시하는 것에 응답하여, 상기 제 1 가상 어드레스에 기초하여 상기 VIVT 캐시(virtually-indexed virtually-tagged cache)로의 인덱싱된 판독으로부터 발생하는 캐시 엔트리의 상기 태그로 구성된 상기 제 2 가상 어드레스를 수신하는 단계;
    상기 TLB에 의해, 상기 제 1 가상 어드레스로부터 변환된 제 1 물리적 어드레스를 생성하는 단계;
    상기 TLB에 의해, 상기 제 2 가상 어드레스로부터 변환된 제 2 물리적 어드레스를 생성하는 단계;
    상기 TLB에 의해, 상기 제 1 가상 어드레스에 대응하는 상기 제 1 물리적 어드레스가 상기 TLB에 포함되는지 여부를 표시하는 제 1 물리적 어드레스 히트/미스 표시자를 생성하는 단계;
    상기 TLB에 의해, 상기 제 2 가상 어드레스에 대응하는 상기 제 2 물리적 어드레스가 상기 TLB에 포함되는지 여부를 표시하는 제 2 물리적 어드레스 히트/미스 표시자를 생성하는 단계;
    비교기에서, 상기 제 1 물리적 어드레스 및 상기 제 2 물리적 어드레스를 수신하는 단계;
    상기 비교기에 의해, 상기 제 1 물리적 어드레스와 상기 제 2 물리적 어드레스의 비교에 기초하여 에일리어싱된 캐시 히트/미스 표시자의 생성을 달성하는 단계;
    상기 비교기에 의해, 상기 제 1 물리적 어드레스가 상기 제 2 물리적 어드레스와 동일한지 여부를 표시하는 예비 에일리어싱된 캐시 히트/미스 표시자의 생성을 달성하는 단계;
    VIVT 캐시 엔트리 무효화기에 의해, 상기 VIVT 캐시에 의해 생성된 비-에일리어싱된 VIVT 캐시 히트/미스 표시자를 수신하는 단계;
    상기 VIVT 캐시 엔트리 무효화기에 의해, 상기 제 1 물리적 어드레스 히트/미스 표시자를 수신하는 단계;
    상기 VIVT 캐시 엔트리 무효화기에 의해, 상기 제 2 물리적 어드레스 히트/미스 표시자를 수신하는 단계; 및
    상기 VIVT 캐시 엔트리 무효화기에 의해, 상기 비-에일리어싱된 VIVT 캐시 히트/미스 표시자, 상기 제 1 물리적 어드레스 히트/미스 표시자, 및 상기 제 2 물리적 어드레스 히트/미스 표시자에 기초하여 상기 캐시 엔트리를 무효화할지 여부를 표시하는 무효화 표시자를 생성하는 단계를 포함하는,
    가상 에일리어싱 캐시 히트/미스 검출기를 제공하는 방법.
  27. MMU(memory management unit)로서,
    VIVT 캐시(virtually-indexed virtually-tagged cache); 및
    가상 에일리어싱 캐시 히트/미스 검출기
    를 포함하고,
    상기 가상 에일리어싱 캐시 히트/미스 검출기는,
    TLB(translation lookaside buffer);
    비교기; 및
    VIVT 캐시 엔트리 무효화기
    를 포함하고,
    상기 TLB는,
    제 1 가상 어드레스를 수신하고;
    태그가 제 2 가상 어드레스가 상기 제 1 가상 어드레스와 상이함을 표시하는 것에 응답하여, 상기 제 1 가상 어드레스에 기초하여 상기 VIVT 캐시로의 인덱싱된 판독으로부터 발생하는 캐시 엔트리의 상기 태그로 구성된 상기 제 2 가상 어드레스를 수신하고;
    상기 제 1 가상 어드레스에 대응하는 제 1 물리적 어드레스가 상기 TLB에 포함되는지 여부를 표시하는 제 1 물리적 어드레스 히트/미스 표시자를 생성하고; 그리고
    상기 제 2 가상 어드레스에 대응하는 제 2 물리적 어드레스가 상기 TLB에 포함되는지 여부를 표시하는 제 2 물리적 어드레스 히트/미스 표시자를 생성하도록
    구성되고,
    상기 비교기는,
    상기 제 1 물리적 어드레스 및 상기 제 2 물리적 어드레스를 수신하고;
    상기 제 1 물리적 어드레스와 상기 제 2 물리적 어드레스의 비교에 기초하여 에일리어싱된 캐시 히트/미스 표시자의 생성을 달성하고; 그리고
    상기 제 1 물리적 어드레스가 상기 제 2 물리적 어드레스와 동일한지 여부를 표시하는 예비 에일리어싱된 캐시 히트/미스 표시자의 생성을 달성하도록
    구성되고, 그리고
    상기 VIVT 캐시 엔트리 무효화기는,
    상기 VIVT 캐시에 의해 생성된 비-에일리어싱된 VIVT 캐시 히트/미스 표시자를 수신하고;
    상기 제 1 물리적 어드레스 히트/미스 표시자를 수신하고;
    상기 제 2 물리적 어드레스 히트/미스 표시자를 수신하고; 그리고
    상기 비-에일리어싱된 VIVT 캐시 히트/미스 표시자, 상기 제 1 물리적 어드레스 히트/미스 표시자, 및 상기 제 2 물리적 어드레스 히트/미스 표시자에 기초하여 상기 캐시 엔트리를 무효화할지 여부를 표시하는 무효화 표시자를 생성하도록
    구성되는,
    MMU.
  28. 제 27 항에 있어서,
    단일화된 TLB를 더 포함하고, 그리고
    상기 TLB는 마이크로-TLB를 포함하는,
    MMU.
  29. 제 27 항에 있어서,
    중앙 처리 장치(CPU) 또는 프로세서-기반 시스템에 배치되는,
    MMU.
  30. 삭제
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