KR101562376B1

KR101562376B1 - Light emitting diode chip and method of fabricating the same

Info

Publication number: KR101562376B1
Application number: KR1020150085382A
Authority: KR
Inventors: 허민찬; 진상기; 김종규; 신진철; 이소라; 이섬근
Original assignee: 서울바이오시스 주식회사
Priority date: 2015-06-16
Filing date: 2015-06-16
Publication date: 2015-10-22
Also published as: KR20150072398A

Abstract

발광 다이오드 칩이 개시된다. 소정의 패턴을 갖는 패터닝된 기판;기판 상에 위치하며, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성층을 포함하는 질화갈륨계 발광 구조체; 및 적층 구조체를 포함하고, 발광 구조체로부터 방출되는 광은 청색광이며, 적층 구조체는 각각 고굴절률의 제1 재료층과 저굴절률의 제2 재료층을 포함하는 복수의 유전체 쌍들을 포함하고, 복수의 유전체 쌍들은, 가시광 영역의 중심 파장에 대해, 모두 λ/4보다 작은 광학 두께를 갖는 제1 재료층과 제2 재료층으로 이루어진 복수의 제1 유전체 쌍; 제1 재료층과 제2 재료층 중에서 하나는 λ/4보다 작은 광학 두께를 갖고 나머지 하나는 λ/4보다 큰 광학 두께를 갖는 제1 재료층과 제2 재료층으로 이루어진 적어도 두 개의 제2 유전체 쌍; 및 모두 λ/4보다 큰 광학 두께를 갖는 제1 재료층과 제2 재료층으로 이루어진 복수의 제3 유전체 쌍을 포함한다.A light emitting diode chip is disclosed. A first conductivity type semiconductor layer, and an active layer interposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer, the active layer being disposed on the substrate, A gallium nitride-based light-emitting structure; And a laminate structure, wherein the light emitted from the light emitting structure is blue light, and the laminate structure includes a plurality of dielectric pairs each including a first material layer having a high refractive index and a second material layer having a low refractive index, The pairs comprise a plurality of first dielectric pairs, with respect to the central wavelength of the visible region, consisting of a first material layer and a second material layer both having an optical thickness less than? / 4; At least two second dielectric layers of a first material layer and a second material layer, one of the first material layer and the second material layer having an optical thickness less than lambda / 4 and the other optical thickness greater than lambda / 4, pair; And a plurality of third dielectric pairs consisting of a first material layer and a second material layer both having an optical thickness greater than? / 4.

Description

발광 다이오드 칩 및 그것을 제조하는 방법{LIGHT EMITTING DIODE CHIP AND METHOD OF FABRICATING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a light emitting diode chip,

본 발명은 발광 다이오드 칩 및 그것을 제조하는 방법에 관한 것으로, 더욱 상세하게는 발광 효율을 개선한 발광 다이오드 칩 및 그것을 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a light emitting diode chip and a method of manufacturing the same. More particularly, the present invention relates to a light emitting diode chip with improved light emitting efficiency and a method of manufacturing the same.

청색 또는 자외선을 방출하는 질화갈륨 계열의 발광 다이오드가 다양한 응용에 적용되고 있으며, 특히, 백라이트 유닛 또는 일반 조명 등에 요구되는 혼색광, 예컨대 백색광을 방출하는 다양한 종류의 발광 다이오드 패키지가 시판되고 있다.Gallium nitride series light emitting diodes emitting blue or ultraviolet rays have been applied to various applications. In particular, various kinds of light emitting diode packages which emit mixed color light such as white light required for a backlight unit or general illumination are commercially available.

발광 다이오드 패키지의 광 출력은 주로 발광 다이오드 칩의 광 효율에 의존하기 때문에 발광 다이오드 칩의 광 효율을 개선하려는 노력이 계속되고 있다. 예컨대, 광 방출면에 거친 표면을 형성하거나, 에피층의 형상 또는 투명 기판의 형상을 조절하여 광 추출 효율을 개선하는 노력이 있어 왔다.Since the light output of the light emitting diode package depends mainly on the light efficiency of the light emitting diode chip, efforts to improve the light efficiency of the light emitting diode chip are continuing. For example, efforts have been made to improve the light extraction efficiency by forming a rough surface on the light emitting surface, or adjusting the shape of the epilayer or the shape of the transparent substrate.

한편, 광 방출면의 반대쪽에 Al과 같은 금속 반사기를 설치하여 칩 실장 면측으로 진행하는 광을 반사시킴으로써 광 효율을 개선하는 방법이 있다. 금속 반사기를 이용하여 광을 반사시킴으로써 광 손실을 줄여 발광 효율을 개선할 수 있다. 그러나, 반사성 금속은 일반적으로 산화되어 반사율이 떨어지기 쉽고 또한 금속 반사기의 반사율은 상대적으로 높지 않다.On the other hand, a metal reflector such as Al is provided on the opposite side of the light emitting surface to reflect light traveling toward the chip mounting surface, thereby improving the light efficiency. By reflecting light using a metal reflector, the light loss can be reduced and the luminous efficiency can be improved. However, the reflective metal is generally oxidized to tend to degrade reflectance, and the reflectivity of the metal reflector is not relatively high.

이에 따라, 최근에는 굴절률이 서로 다른 재료를 교대로 적층한 구조체를 이용하여 높은 반사율을 달성함과 아울러 상대적으로 안정한 반사 특성을 달성하는 기술이 연구되고 있다.Recently, a technique of achieving a high reflectance and achieving a relatively stable reflection characteristic by using a structure in which materials having different refractive indices are alternately laminated is being studied.

그러나, 이러한 교대 적층 구조체는 일반적으로 좁은 파장범위에서 반사율이 높고 그 외의 파장범위에서는 반사율이 낮다. 따라서, 형광체 등에 의해 파장변환된 광을 이용하여 백색광을 구현하는 발광 다이오드 패키지에서 파장변환된 광에 대해서는 효과적인 반사 특성을 나타내지 못하며 따라서 패키지에서의 광 효율 개선에 한계가 있다. 또한, 교대 적층 구조체는 수직으로 입사하는 광에 대해서는 높은 반사율을 나타내지만, 입사각이 상대적으로 큰 광에 대해서는 상대적으로 낮은 반사율을 나타내는 경향이 있다.However, such an alternately laminated structure generally has a high reflectance in a narrow wavelength range and a low reflectance in other wavelength ranges. Therefore, the light-emitting diode package which realizes white light by using wavelength-converted light by a phosphor or the like does not exhibit an effective reflection characteristic for the wavelength-converted light, and thus there is a limit to the improvement of the light efficiency in the package. In addition, the alternately laminated structure has a high reflectance for vertically incident light, but tends to exhibit a relatively low reflectance for light having a relatively large incident angle.

한편, 교대 적층 구조체의 전체 층 수를 늘리고 각 층의 두께를 조절하여 반사율이 높은 파장 범위를 확장할 수는 있다. 그러나, 교대 적층 구조체의 전체 층 수가 많기 때문에 각 층의 두께를 조절하는 작업이 용이하지 않고, 또한 전체 층 수를 변경할 때마다 각 층의 두께가 변경되기 때문에 각 층의 두께를 최적 조건으로 설정하는 것이 곤란하다.On the other hand, it is possible to extend the wavelength range in which the reflectance is high by increasing the total number of layers of the alternately laminated structure and adjusting the thickness of each layer. However, since the number of total layers of the alternately laminated structure is large, it is not easy to adjust the thickness of each layer, and the thickness of each layer is changed every time the total number of layers is changed. It is difficult.

본 발명이 해결하려는 과제는, 발광 효율을 개선한 발광 다이오드 칩을 제공하는 것이다.A problem to be solved by the present invention is to provide a light emitting diode chip improved in luminous efficiency.

본 발명이 해결하려는 또 다른 과제는, 패키지에서의 광 효율을 개선할 수 있는 발광 다이오드 칩을 제공하는 것이다.Another object of the present invention is to provide a light emitting diode chip capable of improving light efficiency in a package.

본 발명이 해결하려는 또 다른 과제는, 교대 적층 구조체의 각 층의 두께 및 적층 순서를 설정하기에 용이한 발광 다이오드 칩 및 그 제조방법을 제공하는 것이다.Another object to be solved by the present invention is to provide a light emitting diode chip and a method of manufacturing the same which are easy to set the thicknesses and the stacking order of each layer of the alternate laminated structure.

본 발명의 일 측면에 따른 발광 다이오드 칩은, 소정의 패턴을 갖는 패터닝된 기판; 상기 기판 상에 위치하며, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성층을 포함하는 질화갈륨계 발광 구조체; 및 적층 구조체를 포함하고, 상기 발광 구조체로부터 방출되는 광은 청색광이며, 상기 적층 구조체는 각각 고굴절률의 제1 재료층과 저굴절률의 제2 재료층을 포함하는 복수의 유전체 쌍들을 포함하고, 상기 복수의 유전체 쌍들은, 가시광 영역의 중심 파장에 대해, 모두 λ/4보다 작은 광학 두께를 갖는 제1 재료층과 제2 재료층으로 이루어진 복수의 제1 유전체 쌍; 제1 재료층과 제2 재료층 중에서 하나는 λ/4보다 작은 광학 두께를 갖고 나머지 하나는 λ/4보다 큰 광학 두께를 갖는 제1 재료층과 제2 재료층으로 이루어진 적어도 두 개의 제2 유전체 쌍; 및 모두 λ/4보다 큰 광학 두께를 갖는 제1 재료층과 제2 재료층으로 이루어진 복수의 제3 유전체 쌍을 포함한다.A light emitting diode chip according to an aspect of the present invention includes: a patterned substrate having a predetermined pattern; A gallium nitride based light emitting structure disposed on the substrate, the gallium nitride based light emitting structure including a first conductive type semiconductor layer, a second conductive type semiconductor layer, and an active layer interposed between the first conductive type semiconductor layer and the second conductive type semiconductor layer; And a laminated structure, wherein the light emitted from the light emitting structure is blue light, and the laminated structure includes a plurality of dielectric pairs each including a first material layer having a high refractive index and a second material layer having a low refractive index, Wherein the plurality of dielectric pairs comprises a plurality of first dielectric pairs of a first material layer and a second material layer having an optical thickness all smaller than? / 4, with respect to a central wavelength of the visible light region; At least two second dielectric layers of a first material layer and a second material layer, one of the first material layer and the second material layer having an optical thickness less than lambda / 4 and the other optical thickness greater than lambda / 4, pair; And a plurality of third dielectric pairs consisting of a first material layer and a second material layer both having an optical thickness greater than? / 4.

상기 가시광 영역의 중심 파장은 550nm일 수 있다.The center wavelength of the visible light region may be 550 nm.

상기 복수의 제1 유전체 쌍들은 상기 복수의 제3 유전체 쌍들에 비해 상대적으로 상기 발광 구조체에 더 가깝거나 더 멀리 위치할 수 있다.The plurality of first dielectric pairs may be located closer or further to the light emitting structure relative to the plurality of third dielectric pairs.

상기 적어도 하나의 제2 유전체 쌍은 상기 적층 구조체의 중앙 근처에 배치될 수 있다.The at least one second dielectric pair may be disposed near the center of the laminate structure.

상기 복수의 제1 유전체 쌍들 중 적어도 과반수는 상기 발광 구조체에 가장 가까운 제2 유전체 쌍보다 상기 발광 구조체에 더 가깝게 위치할 수 있고, 상기 복수의 제3 유전체 쌍들 중 적어도 과반수는 상기 발광 구조체로부터 가장 먼 제2 유전체 쌍보다 상기 발광 구조체로부터 더 멀리 위치할 수 있다.Wherein at least a majority of the plurality of first dielectric pairs may be located closer to the light emitting structure than a second dielectric pair nearest to the light emitting structure and at least a majority of the plurality of third dielectric pairs is located farthest from the light emitting structure And may be located further from the light emitting structure than the second dielectric pair.

상기 복수의 제1 유전체 쌍들 중 80% 이상의 쌍들이 상기 발광 구조체에 가장 가까운 제2 유전체 쌍보다 상기 발광 구조체에 더 가깝게 위치할 수 있고, 상기 복수의 제3 유전체 쌍들 중 80% 이상의 쌍들이 상기 발광 구조체로부터 가장 먼 제2 유전체 쌍보다 상기 발광 구조체로부터 더 멀리 위치할 수 있다.Wherein at least 80% of the plurality of first dielectric pairs may be located closer to the light emitting structure than a second dielectric pair nearest to the light emitting structure, and at least 80% May be located farther from the light emitting structure than a second dielectric pair farthest from the structure.

상기 복수의 제1 유전체 쌍들은 상기 복수의 제3 유전체 쌍들에 비해 상기 발광 구조체에 더 가깝게 위치할 수 있다.The plurality of first dielectric pairs may be located closer to the light emitting structure than the plurality of third dielectric pairs.

상기 복수의 제3 유전체 쌍들 중 적어도 과반수는 상기 발광 구조체에 가장 가까운 제2 유전체 쌍보다 상기 발광 구조체에 더 가깝게 위치할 수 있고, 상기 복수의 제1 유전체 쌍들 중 적어도 과반수는 상기 발광 구조체로부터 가장 먼 제2 유전체 쌍보다 상기 발광 구조체로부터 더 멀리 위치할 수 있다.At least a majority of the plurality of third dielectric pairs may be located closer to the light emitting structure than a second dielectric pair nearest to the light emitting structure and at least a majority of the plurality of first dielectric pairs are located farthest from the light emitting structure And may be located further from the light emitting structure than the second dielectric pair.

상기 복수의 제1 유전체 쌍들은 상기 복수의 제3 유전체 쌍들에 비해 상기 발광 구조체에 더 멀리 위치할 수 있다.The plurality of first dielectric pairs may be located further away from the light emitting structure than the plurality of third dielectric pairs.

상기 발광 다이오드 칩은, 상기 발광 구조체 상부에 위치하고, 상기 활성층에서 생성된 광을 투과시킴과 아울러 상기 활성층에서 생성된 광의 파장보다 장파장인 가시광선 영역 중 적어도 일부 영역 내의 광을 반사시키는 교대 적층 상부 구조체를 더 포함할 수 있고, 상기 적층 구조체는 상기 발광 구조체의 하부에 위치할 수 있다.Wherein the light emitting diode chip is disposed above the light emitting structure and transmits light generated in the active layer and reflects light in at least a part of a visible light region having a wavelength longer than a wavelength of light generated in the active layer, And the stacked structure may be positioned below the light emitting structure.

상기 상부 구조체는 상기 활성층에서 생성된 광에 대한 투과율이 90% 이상인 층을 포함할 수 있다.The upper structure may include a layer having a transmittance of 90% or more with respect to light generated in the active layer.

상기 발광 다이오드 칩은, 상기 제2 도전형 반도체층에 전기적으로 접속하는 전극 패드; 및 상기 제2 도전형 반도체층과 상기 전극 패드 사이에 개재된 교대 적층 언더 구조체를 더 포함할 수 있고, 상기 언더 구조체는 상기 활성층에서 생성된 광을 반사할 수 있다.Wherein the light emitting diode chip comprises: an electrode pad electrically connected to the second conductivity type semiconductor layer; And an alternating layered under structure interposed between the second conductive type semiconductor layer and the electrode pad, and the under structure may reflect light generated in the active layer.

상기 발광 다이오드 칩은, 상기 하부 구조체 아래에 위치하는 금속 반사기를 더 포함할 수 있다.The light emitting diode chip may further include a metal reflector positioned under the lower structure.

상기 적층 구조체 또는 상기 적층 구조체와 상기 금속 반사기의 조합은 상기 활성층에서 생성되어 0~60도의 입사각으로 입사하는 광에 대해 90% 이상의 반사율을 나타낼 수 있다.The laminated structure or the combination of the laminated structure and the metal reflector may exhibit a reflectance of 90% or more with respect to light generated in the active layer and incident at an incident angle of 0 to 60 degrees.

상기 발광 다이오드 칩은, 상기 발광 구조체의 아래에 위치하는 기판을 더 포함할 수 있고, 상기 적층 구조체는 상기 기판의 하부에 위치할 수 있다.The light emitting diode chip may further include a substrate positioned below the light emitting structure, and the laminated structure may be positioned below the substrate.

상기 발광 다이오드 칩은, 상기 전극 패드에서 연장된 연장부; 및 상기 전극 패드과 상기 제2 도전형 반도체층 사이에 형성된 투명 전극층을 더 포함할 수 있고, 상기 교대 적층 언더 구조체는 상기 투명 전극층과 상기 제2 도전형 반도체층 사이에 형성되며, 상기 투명 전극층은 상기 언더 구조체를 덮을 수 있다.The light emitting diode chip includes: an extension extending from the electrode pad; And a transparent electrode layer formed between the electrode pad and the second conductive type semiconductor layer, wherein the alternate layered under structure is formed between the transparent electrode layer and the second conductive type semiconductor layer, The under structure can be covered.

상기 제1 재료층은 TiO₂층이고, 상기 제2 재료층은 SiO₂층일 수 있다.Wherein the first material layer is a TiO ₂ layer, the second material layer may be SiO _2.

상기 제1 내지 제3 유전체 쌍 각각의 하부층은 상기 TiO₂층 또는 SiO₂층일 수 있다.The lower layer of each of the first to third dielectric pairs may be the TiO ₂ layer or the SiO ₂ layer.

상기 발광 다이오드 칩은, 상기 적층 구조체의 상부 또는 하부에 위치하는 계면층을 더 포함할 수 있다.The light emitting diode chip may further include an interface layer disposed on an upper portion or a lower portion of the laminated structure.

상기 계면층은 SiO₂로 형성될 수 있다.The interface layer may be formed of SiO ₂ .

본 발명의 실시예들에 따르면, 교대 적층 하부 구조체, 금속 반사기, 교대 적층 상부 구조체 및/또는 교대 적층 언더 구조체를 채택함으로써 발광 효율을 개선한 발광 다이오드 칩을 제공할 수 있다. 또한, 상기 교대 적층 상부 구조체를 채택함으로써, 활성층에서 생성된 광을 투과시키면서 파장변환된 광을 반사시킬 수 있어, 패키지에서의 광 효율을 개선할 수 있다.According to the embodiments of the present invention, it is possible to provide a light emitting diode chip in which the luminous efficiency is improved by adopting the alternate laminated substructure, the metal reflector, the alternate laminated superstructure and / or the alternately laminated under structure. Further, by adopting the above-mentioned alternately laminated superstructure, it is possible to reflect the wavelength-converted light while transmitting the light generated in the active layer, thereby improving the light efficiency in the package.

한편, 광학 두께가 중심 파장의 1/4을 중심으로 두 층이 모두 1/4보다 작은 유전층 쌍들과 두 층이 모두 1/4보다 큰 유전층 쌍들 및 하나는 1/4보다 작고 다른 하나는 1/4보다 큰 유전층 쌍으로 구성함으로써 교대 적층 하부 구조체의 각 층의 두께 및 적층 순서를 용이하게 설정할 수 있다.On the other hand, the dielectric layer pairs in which the optical thickness is less than 1/4 of all at the center wavelength of 1/4, the dielectric layer pairs in which both layers are larger than 1/4, and one is smaller than 1/4, The thickness of each layer of the alternately laminated substructure and the stacking order can be easily set.

도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 교대 적층 하부 구조체의 광학 두께 및 순서를 설명하기 위한 그래프이다.
도 3은 도 2의 교대 적층 하부 구조체의 반사율을 설명하기 위한 그래프이다.
도 4는 본 발명의 일 실시예에 따른 교대 적층 상부 구조체의 투과율을 설명하기 위한 그래프이다.
도 5는 본 발명의 일 실시예에 따른 발광 다이오드 칩을 탑재한 패키지를 설명하기 위한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a light emitting diode chip according to an embodiment of the present invention.
2 is a graph for explaining the optical thickness and order of the alternately stacked substructure according to an embodiment of the present invention.
Fig. 3 is a graph for explaining the reflectance of the alternately laminated substructure of Fig. 2. Fig.
4 is a graph illustrating the transmittance of the alternately stacked superstructure according to an embodiment of the present invention.
FIG. 5 is a cross-sectional view illustrating a package including a light emitting diode chip according to an embodiment of the present invention. Referring to FIG.
6 is a cross-sectional view illustrating a light emitting diode chip according to another embodiment of the present invention.
7 is a cross-sectional view illustrating a light emitting diode chip according to another embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the width, length, thickness, etc. of components may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.

도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩(100)을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a light emitting diode chip 100 according to an embodiment of the present invention.

도 1을 참조하면, 발광 다이오드 칩(100)은 기판(21), 발광 구조체(30), 교대 적층 하부 구조체(43), 교대 적층 상부 구조체(37) 및 교대 적층 언더 구조체(39)를 포함한다. 또한, 상기 발광 다이오드 칩(100)은 버퍼층(23), 투명 전극(31), 제1 전극 패드(33), 제2 전극 패드(35), 계면층(41) 및 금속 반사기(45)를 포함할 수 있다.1, a light emitting diode chip 100 includes a substrate 21, a light emitting structure 30, an alternating stacked structure 43, an alternate stacked structure 37, and an alternating stacked under structure 39 . The light emitting diode chip 100 includes a buffer layer 23, a transparent electrode 31, a first electrode pad 33, a second electrode pad 35, an interface layer 41, and a metal reflector 45 can do.

상기 기판(21)은 투명 기판이면 특별히 한정되지 않으며, 예컨대 사파이어 또는 SiC 기판일 수 있다. 상기 기판(21)은 또한, 상부면에 패터닝된 사파이어 기판(PSS)과 같이, 소정의 패턴을 가질 수 있다. 상기 기판(21)은 질화갈륨 계열의 화합물 반도체층들을 성장시기키기에 적합한 성장기판일 수 있다.The substrate 21 is not particularly limited as long as it is a transparent substrate, and may be, for example, a sapphire or SiC substrate. The substrate 21 may also have a predetermined pattern, such as a sapphire substrate (PSS) patterned on the top surface. The substrate 21 may be a growth substrate suitable for growing gallium nitride-based compound semiconductor layers.

상기 기판(21) 상부에 발광 구조체(30)가 위치한다. 상기 발광 구조체(30)는 제1 도전형 반도체층(25), 제2 도전형 반도체층(29) 및 상기 제1 및 제2 도전형 반도체층들(25, 29) 사이에 개재된 활성층(27)을 포함한다. 여기서, 제1 도전형과 제2 도전형은 서로 반대의 도전형으로, 제1 도전형이 n형이고, 제2 도전형이 p형일 수 있으며, 또는 그 반대일 수 있다.A light emitting structure 30 is disposed on the substrate 21. The light emitting structure 30 includes a first conductive semiconductor layer 25, a second conductive semiconductor layer 29 and an active layer 27 interposed between the first and second conductive semiconductor layers 25 and 29. ). Here, the first conductivity type and the second conductivity type may be opposite to each other, the first conductivity type may be n-type, the second conductivity type may be p-type, or vice versa.

상기 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)은 질화갈륨 계열의 화합물 반도체 물질, 즉, (Al, In, Ga)N으로 형성될 수 있다. 상기 활성층(27)은 요구되는 파장의 광 예컨대 자외선 또는 청색광을 방출하도록 조성 원소 및 조성비가 결정된다. 상기 제1 도전형 반도체층(25) 및/또는 제2 도전형 반도체층(29)은, 도시한 바와 같이, 단일층으로 형성될 수 있으나, 다층 구조로 형성될 수도 있다. 또한, 활성층(27)은 단일 양자웰 또는 다중 양자웰 구조로 형성될 수 있다. 또한, 상기 기판(21)과 제1 도전형 반도체층(25) 사이에 버퍼층(23)이 개재될 수 있다.The first conductive semiconductor layer 25, the active layer 27 and the second conductive semiconductor layer 29 may be formed of a gallium nitride compound semiconductor material, that is, (Al, In, Ga) N. The compositional element and the composition ratio are determined so that the active layer 27 emits light of a desired wavelength, for example, ultraviolet light or blue light. As shown in the figure, the first conductive semiconductor layer 25 and / or the second conductive semiconductor layer 29 may be formed as a single layer or may have a multi-layer structure. In addition, the active layer 27 may be formed in a single quantum well structure or a multiple quantum well structure. In addition, a buffer layer 23 may be interposed between the substrate 21 and the first conductivity type semiconductor layer 25.

상기 반도체층들(25, 27, 29)은 MOCVD 또는 MBE 기술을 사용하여 형성될 수 있으며, 사진 및 식각 공정을 사용하여 상기 제1 도전형 반도체층(25)의 일부 영역이 노출되도록 패터닝될 수 있다.The semiconductor layers 25, 27, and 29 may be formed using MOCVD or MBE techniques, and may be patterned to expose a portion of the first conductive semiconductor layer 25 using a photolithography and etching process. have.

한편, 투명전극층(31)이 제2 도전형 반도체층(29) 상에, 예컨대, ITO 또는 Ni/Au로 형성될 수 있다. 투명전극층(31)은 제2 도전형 반도체층(29)에 비해 비저항이 낮아 전류를 분산시킨다. 제1 도전형 반도체층(25) 상에 제1 전극 패드(33), 예컨대 n-전극 패드(33)가 형성되고, 상기 투명전극층(31) 상에 제2 전극 패드(35), 예컨대 p-전극 패드(35)가 형성된다. 상기 p-전극 패드(35)는 도시한 바와 같이, 투명전극층(31)을 통해 제2 도전형 반도체층(29)에 전기적으로 접속될 수 있다.On the other hand, the transparent electrode layer 31 may be formed of ITO or Ni / Au on the second conductivity type semiconductor layer 29, for example. The transparent electrode layer 31 has a lower resistivity than the second conductivity type semiconductor layer 29 and disperses the current. A first electrode pad 33 such as an n-electrode pad 33 is formed on the first conductive semiconductor layer 25 and a second electrode pad 35 such as a p- An electrode pad 35 is formed. The p-electrode pad 35 may be electrically connected to the second conductive semiconductor layer 29 through the transparent electrode layer 31 as shown in the figure.

(교대 적층 하부(bottom) 구조체(43))(Alternately stacked bottom structure 43)

하부 구조체(43)는 상기 기판(21)의 하부에 위치한다. 상기 하부 구조체(43)는 제1 굴절률을 갖는 제1 재료층, 예컨대 TiO2(n: 약 2.4)와 제2 굴절률을 갖는 제2 재료층, 예컨대 SiO2(n: 약 1.5)를 교대로 적층함으로써 형성된다. 상기 하부 구조체(43)는 활성층에서 생성되어 입사되는 광의 입사각 0~60도의 범위에서 90% 이상의 반사율을 나타내기 위해 복수의 유전체 쌍을 갖는다. 더욱이, 상기 복수의 유전체 쌍은 예컨대 400~700nm 파장 범위에서 높은 반사율을 갖도록 형성된다.The lower structure 43 is located below the substrate 21. The lower structure 43 is formed by alternately laminating a first material layer having a first refractive index, such as TiO2 (n: about 2.4) and a second material layer having a second refractive index, such as SiO2 (n: about 1.5) do. The lower structure 43 has a plurality of dielectric pairs in order to exhibit a reflectance of 90% or more in a range of 0 to 60 degrees of incidence angle of the incident light generated in the active layer. Furthermore, the plurality of dielectric pairs are formed to have a high reflectance in a wavelength range of 400 to 700 nm, for example.

예컨대, 도 2에 도시된 바와 같이, 상기 복수의 유전체 쌍은, 가시광 영역의 중심 파장(약 550nm)에 대해, 모두 λ/4(0.25λ)보다 작은 광학 두께를 갖는 제1 재료층과 제2 재료층으로 이루어진 복수의 제1 유전체 쌍, 제1 재료층과 제2 재료층 중에서 하나는 λ/4보다 작은 광학 두께를 갖고 나머지 하나는 λ/4보다 큰 광학 두께를 갖는 제1 재료층과 제2 재료층으로 이루어진 적어도 하나의 제2 유전체 쌍, 및 모두 λ/4보다 큰 광학 두께를 갖는 제1 재료층과 제2 재료층으로 이루어진 복수의 제3 유전체 쌍을 포함한다.For example, as shown in Fig. 2, the plurality of dielectric pairs may be formed of a first material layer having an optical thickness smaller than? / 4 (0.25?) And a second material layer having a second wavelength One of the first and second material layers being a first material layer having an optical thickness less than lambda / 4 and the other having an optical thickness greater than lambda / 4; At least one second dielectric pair of two material layers, and a plurality of third dielectric pairs of a first material layer and a second material layer both having an optical thickness greater than? / 4.

도 2의 그래프에서 알 수 있듯이, 상기 복수의 제1 유전체 쌍들은 상기 복수의 제3 유전체 쌍들에 비해 상대적으로 상기 기판(21)에 더 멀리 위치할 수 있다. 이와 반대로, 상기 복수의 제1 유전체 쌍들은 상기 복수의 제3 유전체 쌍들에 비해 상대적으로 상기 기판(21)에 더 가깝게 위치할 수 있다.As can be seen in the graph of FIG. 2, the plurality of first dielectric pairs may be located further to the substrate 21 relative to the plurality of third dielectric pairs. Conversely, the plurality of first dielectric pairs may be located closer to the substrate 21 relative to the plurality of third dielectric pairs.

또한, 상기 적어도 하나의 제2 유전체 쌍(점선으로 표시된 원 내부)은 상기 하부 구조체의 중앙 근처에 배치된다. 제2 유전체 쌍들을 기준으로 대부분(과반수 이상, 바람직하게는 그들 중 80% 이상)의 제1 유전체 쌍들과 대부분(과반수 이상, 바람직하게는 그들 중 80% 이상)의 제2 유전체 쌍들이 서로 대향하여 위치할 수 있다. 도 2에 있어서, 전체 유전체 쌍은 20개이고, 제1 유전체 쌍들 및 제3 유전체 쌍들은 각각 9개이며, 제2 유전체 쌍들은 2개이다. 그러나, 본 발명은 이들 쌍들의 개수에 특별히 한정되는 것은 아니며, 다만, 제1 유전체 쌍들 및 제3 유전체 쌍들의 각 개수가 제2 유전체 쌍들의 개수보다는 상대적으로 더 많다.In addition, the at least one second dielectric pair (circled circle) is disposed near the center of the lower structure. The first dielectric pairs of the majority (more than half, preferably more than 80% of them) and the second dielectric pairs of the majority (more than half, preferably more than 80%) are opposed to each other on the basis of the second dielectric pairs Can be located. In Figure 2, there are 20 total dielectric pairs, 9 first dielectric pairs and 3 second dielectric pairs, and 2 second dielectric pairs. However, the present invention is not particularly limited to the number of pairs, but the number of first dielectric pairs and third dielectric pairs is relatively more than the number of second dielectric pairs.

한편, 제2 유전체 쌍과 대부분의 제1 유전체 쌍 사이에 적은 수의 제3 유전체 쌍이 개개될 수도 있으며, 제2 유전체 쌍과 대부분의 제3 유전체 쌍 사이에 적은 수의 제2 유전체 쌍이 개재될 수 있다.On the other hand, a small number of third dielectric pairs may be present between the second dielectric pair and most of the first dielectric pairs, and a small number of second dielectric pairs may be interposed between the second dielectric pair and most of the third dielectric pairs have.

도 3은 도 2의 복수의 유전체 쌍을 글래스(n: ~1.5) 위에 배치하여 반사율을 시뮬레이션한 결과를 예시한다. 도 3에서, 복수의 유전체 쌍은 도 2에 예시된 순서로 배치되며, 첫번째 층은 TiO2이고 마지막 층은 SiO2이다.Fig. 3 illustrates a result of simulating reflectance by disposing a plurality of dielectric pairs shown in Fig. 2 on a glass (n: ~ 1.5). In Figure 3, a plurality of dielectric pairs are arranged in the order illustrated in Figure 2, the first layer being TiO2 and the last layer being SiO2.

도 3에 도시된 바와 같이, 상기 복수의 유전체 쌍은 400~700nm의 넓은 가시광 파장 범위에 걸쳐 98% 이상의 높은 반사율을 나타낸다. 이러한 반사율은 활성층(27)에서 생성된 청색광(예컨대, 460nm)의 입사각이 60도에 가깝게 증가하더라도 상대적으로 높은 반사율을 유지할 것으로 충분히 예상할 수 있다.As shown in FIG. 3, the plurality of dielectric pairs exhibit a reflectance of 98% or more over a wide visible light wavelength range of 400 to 700 nm. Such a reflectance can be expected to be sufficiently high even if the incident angle of the blue light (for example, 460 nm) generated in the active layer 27 is increased close to 60 degrees.

더욱이, 도 1에 도시된 바와 같이, 상기 하부 구조체(43)의 하부에, 예컨대 Al과 같은 금속 반사기(45)를 배치함으로써 입사각이 60도에 가까운 광에 대해서도 금속 반사기(45)와 하부 구조체(43)의 조합에 의해 입사각 0~60도의 광에 대해 90% 이상의 높은 반사율을 유지할 수 있다. 상기 금속 반사기(45)는 또한 발광 다이오드 칩(100) 구동시 발광 다이오드에서 생성된 열을 외부로 방출하는 것을 돕는다. 1, a metal reflector 45 such as Al is disposed under the lower structure 43, so that the metal reflector 45 and the lower structure (see FIG. 1) 43), it is possible to maintain a high reflectance of 90% or more with respect to light having an incident angle of 0 to 60 degrees. The metal reflector 45 also helps dissipate the heat generated from the light emitting diode to the outside when the light emitting diode chip 100 is driven.

상기 하부 구조체(43)는 발광 구조체(30)가 형성된 기판(21)의 하부면 상에 형성된다. 상기 하부 구조체(43)는 예컨대 이온 어시스트 증착(ion-assist depotion) 장비를 이용하여 형성될 수 있으며, 상기 증착 장비를 이용하여 형성되기 전에 하부 구조체(43)의 각 층의 광학 두께 및 순서가 설정될 수 있다.The lower structure 43 is formed on the lower surface of the substrate 21 on which the light emitting structure 30 is formed. The underlying structure 43 may be formed using, for example, ion assist deposition (SOA) equipment, and the optical thickness and order of each layer of the underlying structure 43 may be set prior to formation using the deposition equipment .

상기 하부 구조체(43)의 각 층의 광학 두께 및 순서는 시뮬레이션 툴을 이용하여 설정될 수 있다. 그러나, 시뮬레이션 툴만으로는 98% 이상의 반사율을 갖는 적절한 수의 유전체 쌍을 설정하는 것이 곤란하며, 작업자에 의해 전체 유전체 쌍의 수, 반사율을 증가시키기 위한 유전체 쌍의 추가 등의 작업이 수행되어야 한다. 이때, 추가되는 하나의 쌍의 위치 및 광학 두께에 따라 전체 유전체 쌍의 광학 두께가 변경되므로 그 위치 및 광학 두께를 설정하는 것이 곤란하며, 작업자에 따라 목표 두께가 달라진다.The optical thickness and order of each layer of the lower structure 43 may be set using a simulation tool. However, it is difficult to set an appropriate number of dielectric pairs having a reflectance of 98% or more with the simulation tool alone, and work such as adding the number of total dielectric pairs and adding dielectric pairs to increase the reflectance must be performed by the operator. At this time, since the optical thickness of the entire dielectric pair is changed according to the position and optical thickness of one pair to be added, it is difficult to set the position and the optical thickness, and the target thickness varies depending on the operator.

본 발명은, 복수의 유전체 쌍 내에서 제1 유전체 쌍들, 제2 유전체 쌍들 및 제3 유전체 쌍들로 구분하고, 상기 제2 유전체 쌍들을 중앙 근처에 배치되도록 함과 아울러, 상기 제1 유전체 쌍들과 제2 유전체 쌍들이 서로 떨어져 배치되도록 함으로써 각 층의 광학 두께 및 그 순서를 설정하는 작업을 용이하게 할 수 있다. 예를 들어, 제1 유전체 쌍들이 제2 유전체 쌍들에 비해 기판(21)으로부터 더 멀리 위치하도록 배치되는 경우, 새로 추가하는 유전체 쌍이 제1 유전체 쌍에 속하면 그 위치를 제1 유전체 쌍들 내에서 설정할 수 있다. 이에 따라, 복수의 유전체 쌍의 광학 두께 및 그 순서를 설정하는 작업을 용이하게 할 수 있다.The present invention is characterized in that the first dielectric pairs are divided into first dielectric pairs, second dielectric pairs and third dielectric pairs in a plurality of dielectric pairs, and the second dielectric pairs are arranged near the center, 2 < / RTI > dielectric pairs are spaced apart from each other, thereby facilitating the task of setting the optical thickness and order of each layer. For example, if the first dielectric pairs are located so as to be located further from the substrate 21 than the second dielectric pairs, if the newly added dielectric pair belongs to the first dielectric pair, its position is set in the first dielectric pairs . This makes it easy to set the optical thicknesses of the plurality of dielectric pairs and their order.

한편, 상기 복수의 유전체 쌍이 이온 어시스트 증착 장비를 이용하여 형성됨에 따라 상대적으로 고밀도의 층들이 형성되고 이에 따라 기판(21)과 하부 구조체(43) 사이에 스트레스가 발생될 수 있다. 따라서, 상기 하부 구조체(43)를 형성하기 전에 기판(21)에 대한 하부 구조체(43)의 밀착성을 향상시키기 위해 계면층(41)이 형성될 수 있다. 상기 계면층(41)은 하부 구조체(43)의 SiO2와 동일한 물질로 형성될 수 있다.On the other hand, as the plurality of dielectric pairs are formed by using the ion assist deposition equipment, relatively high density layers are formed, and stress may be generated between the substrate 21 and the lower structure 43. Therefore, the interface layer 41 may be formed to improve the adhesion of the lower structure 43 to the substrate 21 before the lower structure 43 is formed. The interface layer 41 may be formed of the same material as the SiO 2 of the lower structure 43.

(교대 적층 상부 구조체(37))(Alternately stacked upper structure 37)

다시, 도 1을 참조하면, 교대 적층 상부 구조체(37)가 발광 구조체(30) 상부에 위치한다. 상기 상부 구조체(37)는 도시된 바와 같이, 투명 전극층(31)을 덮을 수 있으며, 제1 도전형 반도체층(25)의 노출면을 덮을 수 있다.Referring again to FIG. 1, an alternating stacked structure 37 is located on top of the light emitting structure 30. The upper structure 37 may cover the transparent electrode layer 31 and cover the exposed surface of the first conductive type semiconductor layer 25, as shown in the figure.

상기 상부 구조체(37)는 활성층(27)에서 생성된 광을 투과시키며, 외부에서 발광 다이오드 칩(100) 내부로 입사되는 광, 예컨대 형광체에서 방출되는 광을 반사시킨다. 따라서, 상기 상부 구조체(37)는 활성층(27)에서 생성되는 청색 또는 단파장 자외선 영역의 광을 투과시키고, 녹색 내지 적색 영역 내의 광, 특히 황색 영역의 광을 반사시킨다.The upper structure 37 transmits the light generated in the active layer 27 and reflects light emitted from the outside into the LED chip 100, for example, light emitted from the phosphor. Therefore, the upper structure 37 transmits light in the blue or short-wavelength ultraviolet region generated in the active layer 27, and reflects light in the green to red region, particularly, in the yellow region.

도 4는 TiO2와 SiO2를 교대로 적층한 상부 구조체(37)의 투과율을 나타내는 시뮬레이션 그래프이다. 여기서, 유리기판 상에 TiO2와 SiO2가 각각 14층 배치된 것으로 하여 시뮬레이션 하였다. 도 4에 도시된 바와 같이, TiO2와 SiO2의 광학 두께를 제어함으로써 500nm 미만의 근자외선 또는 청색광에 대해 98% 이상의 높은 투과율을 나타내고, 약 500nm 이상의 광을 차단하는 상부 구조체(37)가 제공될 수 있다. 따라서, 상기 상부 구조체(37)는 활성층(27)에서 방출되는 광을 투과시키고, 형광체에서 방출되는 광, 즉 녹색 내지 황색 영역의 광을 반사시킬 수 있다.4 is a simulation graph showing the transmittance of the upper structure 37 in which TiO2 and SiO2 are alternately stacked. Here, it was simulated that 14 layers of TiO 2 and SiO 2 were arranged on the glass substrate, respectively. As shown in FIG. 4, by controlling the optical thicknesses of TiO 2 and SiO 2, it is possible to provide a superstructure 37 that exhibits a transmittance of 98% or more for near-ultraviolet or blue light of less than 500 nm and blocks light above about 500 nm have. Accordingly, the upper structure 37 transmits the light emitted from the active layer 27 and can reflect light emitted from the phosphor, that is, light in the green to yellow region.

상기 상부 구조체(37)는 또한 메사 측벽을 덮을 수 있으며, 전극패드들(33, 35)의 상부면을 제외한 발광 다이오드 칩(100)의 상부면을 덮어 발광 다이오드 칩(100)를 보호하는 기능을 수행할 수 있다.The upper structure 37 may also cover the mesa sidewalls and cover the upper surface of the LED chip 100 except for the upper surface of the electrode pads 33 and 35 to protect the LED chip 100 Can be performed.

(교대 적층 언더 구조체(39))(Alternating laminated under structure 39)

교대 적층 언더 구조체(39)는 전극 패드(35)와 제2 도전형 반도체층(29) 사이에 위치한다. 상기 언더 구조체(39)는 투명 전극(39) 아래에 위치할 수 있으나, 이에 한정되는 것은 아니며, 투명 전극(39) 상에 위치할 수도 있다. 언더 구조체(39)과 투명 전극(39)과 전극 패드(35) 사이에 위치하는 경우, 전극 패드(35)는 연장부(도시하지 않음)를 통해 투명 전극(39)에 전기적으로 접속할 수 있다.The alternating layered under structure 39 is located between the electrode pad 35 and the second conductivity type semiconductor layer 29. The under structure 39 may be positioned below the transparent electrode 39, but it is not limited thereto and may be located on the transparent electrode 39. The electrode pad 35 can be electrically connected to the transparent electrode 39 through an extended portion (not shown) when the transparent electrode 39 is located between the under structure 39 and the transparent electrode 39 and the electrode pad 35. [

상기 언더 구조체(39)는 활성층(27)에서 생성되어 전극 패드(35) 측으로 진행하는 광을 반사시킨다. 이러한 언더 구조체(39)는 활성층(27)에서 생성된 광에 대해 높은 반사율을 갖도록 형성되며, 예컨대 TiO2와 SiO2를 교대로 적층하여 형성될 수 있다. 이에 따라, 상기 전극 패드(35)에 의해 광이 흡수되어 손실되는 것을 방지함으로써 발광 효율을 개선할 수 있다.The under structure 39 reflects light generated in the active layer 27 and traveling toward the electrode pad 35 side. The under structure 39 is formed to have a high reflectivity with respect to light generated in the active layer 27, and may be formed by alternately laminating TiO2 and SiO2, for example. Accordingly, light is absorbed by the electrode pad 35 and is prevented from being lost, thereby improving the luminous efficiency.

도 5는 본 발명의 일 실시예에 따른 발광 다이오드 칩(100)를 실장한 발광 다이오드 패키지를 나타내는 단면도이다.5 is a cross-sectional view illustrating a light emitting diode package in which the light emitting diode chip 100 according to the embodiment of the present invention is mounted.

도 5를 참조하면, 상기 발광 다이오드 패키지는 패키지 본체(60), 리드들(61a, 61b), 발광 다이오드 칩(100) 및 몰딩부(63)를 포함한다. 상기 패키지 본체(60)는 플라스틱 수지로 형성될 수 있다.Referring to FIG. 5, the light emitting diode package includes a package body 60, leads 61a and 61b, a light emitting diode chip 100, and a molding part 63. The package body 60 may be formed of a plastic resin.

상기 패키지 본체(60)는 발광 다이오드 칩(100)을 실장하기 위한 실장면(M)을 가지며 또한 발광 다이오드 칩(100)에서 방출된 광이 반사되는 반사면(R)을 가질 수 있다. 한편, 상기 발광 다이오드 칩(100)은 실장면(M) 상에 실장되며, 본딩 와이어들을 통해 리드들(61a, 61b)에 전기적으로 연결된다. 상기 발광 다이오드 칩(100)은 접착제(62)에 의해 실장면(M)에 부착될 수 있으며, 상기 접착제는 예컨대 Ag 에폭시 페이스트를 경화시켜 형성될 수 있다.The package body 60 may have a mounting surface M for mounting the light emitting diode chip 100 and may have a reflecting surface R on which light emitted from the light emitting diode chip 100 is reflected. Meanwhile, the LED chip 100 is mounted on the mount M and is electrically connected to the leads 61a and 61b through bonding wires. The light emitting diode chip 100 may be attached to the mounting surface M by an adhesive 62, and the adhesive may be formed by curing an Ag epoxy paste, for example.

상기 발광 다이오드는 칩(100)은 도 1을 참조하여 설명한 바와 같이, 하부 구조체(43)를 가지며, 상부 구조체(37), 언더 구조체(39) 및/또는 금속 반사기(45)를 가질 수 있다.The light emitting diode chip 100 may have a lower structure 43 and an upper structure 37, an under structure 39 and / or a metal reflector 45, as described with reference to FIG.

한편, 상기 발광 다이오드 패키지는 혼색광, 예컨대 백색광을 방출하며, 이를 위해 발광 다이오드 칩(100)에서 방출된 광을 파장변환시키기 위한 형광체를 포함할 수 있다. 상기 형광체는 몰딩부(63) 내에 함유될 수 있으나, 이에 한정되는 것은 아니다.The light emitting diode package may emit a mixed color light, for example, white light, and may include a phosphor for wavelength conversion of the light emitted from the light emitting diode chip 100. The phosphor may be contained in the molding part 63, but is not limited thereto.

상기 발광 다이오드 칩(100)은 하부 구조체(43) 및 언구 구조체(39)를 포함하여 활성층(27)에서 생성된 광을 높은 효율로 외부로 방출할 수 있다. 또한, 상기 발광 다이오드 칩(100)은 상부 구조체(37)를 포함하기 때문에, 상기 형광체에서 파장 변환된 광이 발광 다이오드 칩(100) 내로 입사되는 것을 다시 반사시킬 수 있다. 이에 따라, 종래 발광 다이오드 패키지에 비해 광 효율이 높은 발광 다이오드 패키지가 제공될 수 있다.The light emitting diode chip 100 may include a lower structure 43 and a circumference structure 39 to emit light generated in the active layer 27 to the outside with high efficiency. Also, since the LED chip 100 includes the upper structure 37, it is possible to reflect the wavelength-converted light from the phosphor into the LED chip 100 again. Accordingly, a light emitting diode package having higher light efficiency than the conventional light emitting diode package can be provided.

본 실시예에 있어서, 백색광을 구현하기 위해 발광 다이오드 칩(100)과 함께 형광체를 포함하는 패키지에 대해 설명하지만, 본 발명은 이에 한정되는 것은 아니다. 백색광을 방출하기 위한 다양한 패키지가 공지되어 있으며, 상기 발광 다이오드 칩(100)은 어느 패키지에도 적용가능하다.In this embodiment, a package including a phosphor together with the light emitting diode chip 100 for realizing white light is described, but the present invention is not limited thereto. Various packages for emitting white light are known, and the light emitting diode chip 100 is applicable to any package.

도 6은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(200)을 설명하기 위한 단면도이다.6 is a cross-sectional view illustrating a light emitting diode chip 200 according to another embodiment of the present invention.

도 6을 참조하면, 상기 발광 다이오드 칩(200)은 기판(21) 상에 복수개의 발광셀들을 포함하며, 또한, 하부 구조체(43), 금속 반사기(45) 및 상부 구조체(37)를 포함할 수 있다.6, the light emitting diode chip 200 includes a plurality of light emitting cells on a substrate 21 and includes a lower structure 43, a metal reflector 45, and a superstructure 37 .

상기 기판(21) 및 하부 구조체(43)는 도 1을 참조하여 설명한 바와 동일하므로 그 상세한 설명은 생략한다. 다만, 상기 기판(21)은 복수개의 발광셀들을 전기적으로 분리하기 위해 절연체인 것이 바람직하며, 예컨대 패터닝된 사파이어 기판일 수 있다.Since the substrate 21 and the lower structure 43 are the same as those described with reference to FIG. 1, detailed description thereof will be omitted. However, the substrate 21 is preferably an insulator for electrically isolating a plurality of light emitting cells, and may be, for example, a patterned sapphire substrate.

한편, 상기 복수개의 발광셀들(30)은 서로 이격되어 위치한다. 상기 복수개의 발광셀들(30) 각각은 도 3을 참조하여 설명한 발광 구조체(30)와 동일하므로, 상세한 설명은 생략한다. 또한, 발광셀들(30)과 기판(21) 사이에 버퍼층(23)이 개재될 수 있으며, 상기 버퍼층(23) 또한, 서로 이격되는 것이 바람직하다.The plurality of light emitting cells 30 are spaced apart from each other. Each of the plurality of light emitting cells 30 is the same as the light emitting structure 30 described with reference to FIG. 3, and thus a detailed description thereof will be omitted. In addition, a buffer layer 23 may be interposed between the light emitting cells 30 and the substrate 21, and the buffer layer 23 may be spaced apart from each other.

제1 절연층(36)이 발광셀들(30)의 전면을 덮는다. 제1 절연층(36)은 제1 도전형 반도체층들(25) 상에 개구부들을 가지며, 또한 제2 도전형 반도체층들(29) 상에 개구부들을 갖는다. 상기 발광셀들(30)의 측벽들은 제1 절연층(36)에 의해 덮인다. 제1 절연층(36)은 또한 발광셀들(30) 사이 영역들 내의 기판(21)을 덮는다. 제1 절연층(36)은 실리콘산화막(SiO₂) 또는 실리콘 질화막으로 형성될 수 있으며, 플라즈마 화학기상증착법을 이용하여 200~300℃의 온도 범위에서 형성될 수 있다. The first insulating layer 36 covers the entire surface of the light emitting cells 30. The first insulating layer 36 has openings on the first conductivity type semiconductor layers 25 and also has openings on the second conductivity type semiconductor layers 29. The sidewalls of the light emitting cells 30 are covered with a first insulating layer 36. The first insulating layer 36 also covers the substrate 21 in regions between the light emitting cells 30. The first insulating layer 36 may be formed of a silicon oxide film (SiO ₂ ) or a silicon nitride film, and may be formed at a temperature ranging from 200 to 300 ° C. by a plasma CVD method.

한편, 배선들(51)이 제1 절연층(36) 상에 형성된다. 배선들(51)은 상기 개구부들을 통해 제1 도전형 반도체층들(25) 및 제2 도전형 반도체층들(29)에 전기적으로 연결된다. 상기 제2 도전형 반도체층들(29) 상에 투명전극층들(31)이 위치할 수 있으며, 상기 배선들은 상기 투명전극층들(31)에 접속될 수 있다. 또한 배선들(51)은 인접한 발광셀들(30)의 제1 도전형 반도체층들(25)과 제2 도전형 반도체층들(29)을 각각 전기적으로 연결하여 발광셀들(30)의 직렬 어레이를 형성할 수 있다. 이러한 어레이들이 복수개 형성될 수 있으며, 복수개의 어레이들이 서로 역병렬로 연결되어 교류전원에 연결되어 구동될 수 있다. 또한, 발광셀들의 직렬 어레이에 연결된 브리지 정류기(도시하지 않음)가 형성될 수 있으며, 상기 브리지 정류기에 의해 상기 발광셀들이 교류전원하에서 구동될 수도 있다. 상기 브리지 정류기는 상기 발광셀들(30)과 동일한 구조의 발광셀들을 배선들(51)을 이용하여 결선함으로써 형성할 수 있다.On the other hand, wirings 51 are formed on the first insulating layer 36. The wirings 51 are electrically connected to the first conductive type semiconductor layers 25 and the second conductive type semiconductor layers 29 through the openings. The transparent electrode layers 31 may be positioned on the second conductive type semiconductor layers 29 and the wirings may be connected to the transparent electrode layers 31. The wires 51 electrically connect the first conductivity type semiconductor layers 25 and the second conductivity type semiconductor layers 29 of the adjacent light emitting cells 30 to form a series of the light emitting cells 30. [ An array can be formed. A plurality of such arrays may be formed, and a plurality of arrays may be connected in antiparallel to each other and connected to an AC power source to be driven. Further, a bridge rectifier (not shown) connected to the serial array of the light emitting cells may be formed, and the light emitting cells may be driven by the bridge rectifier under the AC power. The bridge rectifier can be formed by connecting the light emitting cells having the same structure as the light emitting cells 30 by using the wirings 51.

이와 달리, 상기 배선들은 인접한 발광셀들의 제1 도전형 반도체층들(25)을 서로 연결하거나 제2 도전형 반도체층들(29)을 서로 연결할 수도 있다. 이에 따라, 직렬 및 병렬 연결된 복수개의 발광셀들(30)이 제공될 수 있다.Alternatively, the wirings may connect the first conductive semiconductor layers 25 of adjacent light emitting cells to each other or connect the second conductive semiconductor layers 29 to each other. Accordingly, a plurality of light emitting cells 30 connected in series and in parallel can be provided.

상기 배선들(51)은 도전 물질, 예컨대 다결정 실리콘과 같은 도핑된 반도체 물질 또는 금속으로 형성될 수 있다. 특히, 상기 배선들(51)은 다층구조로 형성될 수 있으며, 예컨대, Cr 또는 Ti의 하부층과, Cr 또는 Ti의 상부층을 포함할 수 있다. 또한, Au, Au/Ni 또는 Au/Al의 금속층이 상기 하부층과 상부층 사이에 개재될 수 있다.The wirings 51 may be formed of a conductive material, for example, a doped semiconductor material such as polycrystalline silicon, or a metal. In particular, the wirings 51 may be formed in a multilayer structure, for example, a lower layer of Cr or Ti and an upper layer of Cr or Ti. Further, a metal layer of Au, Au / Ni or Au / Al may be interposed between the lower layer and the upper layer.

교대 적층 상부 구조체(37)가 상기 배선들(51) 및 상기 제1 절연층(36)을 덮을 수 있다. 상부 구조체(37)는 도 1을 참조하여 설명한 바와 같이 활성층(27)에서 생성된 광을 투과시키고 상대적으로 장파장의 가시광을 반사시킨다. An alternate stacked top structure 37 may cover the wires 51 and the first insulating layer 36. The upper structure 37 transmits light generated in the active layer 27 and reflects relatively long wavelength visible light as described with reference to Fig.

한편, 형광체층(53)이 발광 다이오드 칩(200) 상에 위치할 수 있다. 상기 형광체층(53)은 수지에 형광체가 분산된 층이거나 또는 전기 영동법에 의해 증착된 층일 수 있다. 형광체층(53)은 상부 구조체(37)를 덮어 발광셀들(30)에서 방출된 광을 파장변환시킨다. 상기 형광체층(53)은 도 5를 참조하여 설명한 바와 같이 패키지 레벨에서 제공될 수도 있으며, 따라서 발광 다이오드 칩(200)에서 생략될 수 있다.On the other hand, the phosphor layer 53 may be positioned on the light emitting diode chip 200. The phosphor layer 53 may be a layer in which phosphors are dispersed in a resin or a layer deposited by an electrophoresis method. The phosphor layer 53 covers the upper structure 37 to wavelength-convert the light emitted from the light emitting cells 30. The phosphor layer 53 may be provided at a package level as described with reference to FIG. 5, and thus may be omitted from the light emitting diode chip 200.

한편, 상기 배선들(51)과 상기 발광셀들(30) 사이에 도 1에서 설명한 바와 같은 언더 구조체가 형성될 수도 있다.Meanwhile, an under structure may be formed between the wires 51 and the light emitting cells 30 as shown in FIG.

도 7은 본 발명의 또 다른 실시예에 따른 복수의 발광셀들을 갖는 발광 다이오드 칩(200a)을 설명하기 위한 단면도이다. 7 is a cross-sectional view illustrating a light emitting diode chip 200a having a plurality of light emitting cells according to another embodiment of the present invention.

도 7을 참조하면, 본 실시예에 따른 발광 다이오드 칩(200a)은 앞서 설명한 발광 다이오드 칩(200)과 대체로 유사하나, 발광셀들(30)의 형상이 다르고, 이에 따라 배선(51)이 접속하는 제1 도전형 반도체층(25) 부분이 다르다.7, the light emitting diode chip 200a according to the present embodiment is substantially similar to the light emitting diode chip 200 described above. However, the shape of the light emitting cells 30 is different, The portion of the first conductivity type semiconductor layer 25 is different.

즉, 발광 다이오드 칩(200)의 발광셀들(30)은 제1 도전형 반도체층(25)의 상부면이 노출되고, 배선(51)은 제1 도전형 반도체층(25)의 상부면에 접속한다. 이와 달리, 본 실시예에 따른 발광 다이오드 칩(200a)의 발광셀들(30)은 경사진 측면을 갖도록 형성되어 제1 도전형 반도체층(25)의 경사진 측면이 노출되고, 배선(51)은 제1 도전형 반도체층(25)의 경사진 측면에 접속한다.The upper surface of the first conductivity type semiconductor layer 25 is exposed in the light emitting cells 30 of the light emitting diode chip 200 and the wiring 51 is formed on the upper surface of the first conductivity type semiconductor layer 25 . The light emitting cells 30 of the light emitting diode chip 200a according to the present embodiment are formed to have inclined sides so that the inclined side surfaces of the first conductivity type semiconductor layer 25 are exposed, Is connected to the inclined side surface of the first conductivity type semiconductor layer (25).

따라서, 본 실시예에 따르면, 발광셀을 분리하는 공정 이외에 제1 도전형 반도체층(25)의 상부면을 노출시키기 위한 공정을 별도로 수행할 필요가 없어 공정을 단순화할 수 있다. 나아가, 제1 도전형 반도체층(25)의 상부면을 노출시킬 필요가 없으므로, 활성층(27) 면적 감소를 방지할 수 있다. 또한, 배선(51)이 제1 도전형 반도체층(25)의 경사면을 따라 접속하기 때문에, 발광셀(30)의 전류 분산 성능을 개선할 수 있으며, 이에 따라 순방향 전압 및 신뢰성이 개선된다.Therefore, according to the present embodiment, it is not necessary to separately perform the step of exposing the upper surface of the first conductivity type semiconductor layer 25 in addition to the step of separating the light emitting cells, thereby simplifying the process. Furthermore, since it is not necessary to expose the upper surface of the first conductivity type semiconductor layer 25, the area of the active layer 27 can be prevented from being reduced. In addition, since the wiring 51 is connected along the inclined surface of the first conductivity type semiconductor layer 25, the current dispersion performance of the light emitting cell 30 can be improved, thereby improving the forward voltage and reliability.

Claims

소정의 패턴을 갖는 패터닝된 기판;
상기 기판 상에 위치하며, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성층을 포함하는 질화갈륨계 발광 구조체; 및
적층 구조체를 포함하고,
상기 발광 구조체로부터 방출되는 광은 청색광이며,
상기 적층 구조체는 각각 고굴절률의 제1 재료층과 저굴절률의 제2 재료층을 포함하는 복수의 유전체 쌍들을 포함하고,
상기 복수의 유전체 쌍들은, 가시광 영역의 중심 파장에 대해,
모두 λ/4보다 작은 광학 두께를 갖는 제1 재료층과 제2 재료층으로 이루어진 복수의 제1 유전체 쌍;
제1 재료층과 제2 재료층 중에서 하나는 λ/4보다 작은 광학 두께를 갖고 나머지 하나는 λ/4보다 큰 광학 두께를 갖는 제1 재료층과 제2 재료층으로 이루어진 적어도 두 개의 제2 유전체 쌍; 및
모두 λ/4보다 큰 광학 두께를 갖는 제1 재료층과 제2 재료층으로 이루어진 복수의 제3 유전체 쌍을 포함하는 발광 다이오드 칩.
A patterned substrate having a predetermined pattern;
A gallium nitride based light emitting structure disposed on the substrate, the gallium nitride based light emitting structure including a first conductive type semiconductor layer, a second conductive type semiconductor layer, and an active layer interposed between the first conductive type semiconductor layer and the second conductive type semiconductor layer; And
Comprising a laminated structure,
The light emitted from the light emitting structure is blue light,
The laminate structure comprising a plurality of dielectric pairs each comprising a first material layer of high refractive index and a second material layer of low refractive index,
Wherein the plurality of dielectric pairs are arranged such that, with respect to a center wavelength of a visible light region,
A plurality of first dielectric pairs of a first material layer and a second material layer both having an optical thickness less than? / 4;
At least two second dielectric layers of a first material layer and a second material layer, one of the first material layer and the second material layer having an optical thickness less than lambda / 4 and the other optical thickness greater than lambda / 4, pair; And
And a plurality of third dielectric pairs made up of a first material layer and a second material layer both having an optical thickness greater than? / 4.

청구항 1에 있어서, 상기 가시광 영역의 중심 파장은 550nm인 발광 다이오드 칩.
The light emitting diode chip according to claim 1, wherein a center wavelength of the visible light region is 550 nm.

청구항 1에 있어서,
상기 복수의 제1 유전체 쌍들은 상기 복수의 제3 유전체 쌍들에 비해 상대적으로 상기 발광 구조체에 더 가깝거나 더 멀리 위치하는 발광 다이오드 칩.
The method according to claim 1,
Wherein the plurality of first dielectric pairs are located closer or further to the light emitting structure relative to the plurality of third dielectric pairs.

청구항 1에 있어서,
상기 적어도 하나의 제2 유전체 쌍은 상기 적층 구조체의 중앙 근처에 배치되는 발광 다이오드 칩.
The method according to claim 1,
And the at least one second dielectric pair is disposed near the center of the laminated structure.

청구항 1에 있어서,
상기 복수의 제1 유전체 쌍들 중 적어도 과반수는 상기 발광 구조체에 가장 가까운 제2 유전체 쌍보다 상기 발광 구조체에 더 가깝게 위치하고,
상기 복수의 제3 유전체 쌍들 중 적어도 과반수는 상기 발광 구조체로부터 가장 먼 제2 유전체 쌍보다 상기 발광 구조체로부터 더 멀리 위치하는 발광 다이오드 칩.
The method according to claim 1,
Wherein at least a majority of the plurality of first dielectric pairs is located closer to the light emitting structure than a second dielectric pair closest to the light emitting structure,
Wherein at least a majority of the plurality of third dielectric pairs is located further from the light emitting structure than a second dielectric pair farthest from the light emitting structure.

청구항 5에 있어서,
상기 복수의 제1 유전체 쌍들 중 80% 이상의 쌍들이 상기 발광 구조체에 가장 가까운 제2 유전체 쌍보다 상기 발광 구조체에 더 가깝게 위치하고,
상기 복수의 제3 유전체 쌍들 중 80% 이상의 쌍들이 상기 발광 구조체로부터 가장 먼 제2 유전체 쌍보다 상기 발광 구조체로부터 더 멀리 위치하는 발광 다이오드 칩.
The method of claim 5,
Wherein at least 80% of the plurality of first dielectric pairs are located closer to the light emitting structure than a second dielectric pair nearest to the light emitting structure,
Wherein at least 80% of the plurality of third dielectric pairs are located farther from the light emitting structure than a second dielectric pair farthest from the light emitting structure.

청구항 5에 있어서,
상기 복수의 제1 유전체 쌍들은 상기 복수의 제3 유전체 쌍들에 비해 상기 발광 구조체에 더 가깝게 위치하는 발광 다이오드 칩.
The method of claim 5,
Wherein the plurality of first dielectric pairs are located closer to the light emitting structure than the plurality of third dielectric pairs.

청구항 1에 있어서,
상기 복수의 제3 유전체 쌍들 중 적어도 과반수는 상기 발광 구조체에 가장 가까운 제2 유전체 쌍보다 상기 발광 구조체에 더 가깝게 위치하고,
상기 복수의 제1 유전체 쌍들 중 적어도 과반수는 상기 발광 구조체로부터 가장 먼 제2 유전체 쌍보다 상기 발광 구조체로부터 더 멀리 위치하는 발광 다이오드 칩.
The method according to claim 1,
Wherein at least a majority of the plurality of third dielectric pairs is located closer to the light emitting structure than a second dielectric pair nearest to the light emitting structure,
Wherein at least a majority of the plurality of first dielectric pairs is located farther from the light emitting structure than a second dielectric pair farthest from the light emitting structure.

청구항 8에 있어서,
상기 복수의 제1 유전체 쌍들은 상기 복수의 제3 유전체 쌍들에 비해 상기 발광 구조체에 더 멀리 위치하는 발광 다이오드 칩.
The method of claim 8,
Wherein the plurality of first dielectric pairs are located further away from the light emitting structure than the plurality of third dielectric pairs.

청구항 1에 있어서,
상기 발광 구조체 상부에 위치하고, 상기 활성층에서 생성된 광을 투과시킴과 아울러 상기 활성층에서 생성된 광의 파장보다 장파장인 가시광선 영역 중 적어도 일부 영역 내의 광을 반사시키는 교대 적층 상부 구조체를 더 포함하고,
상기 적층 구조체는 상기 발광 구조체의 하부에 위치하는 발광 다이오드 칩.
The method according to claim 1,
And an alternating layered superstructure disposed above the light emitting structure and transmitting light generated in the active layer and reflecting light in at least a part of a visible light region having a wavelength longer than a wavelength of light generated in the active layer,
Wherein the laminated structure is located below the light emitting structure.

청구항 10에 있어서, 상기 상부 구조체는 상기 활성층에서 생성된 광에 대한 투과율이 90% 이상인 층을 포함하는 발광 다이오드 칩.
The light emitting diode chip according to claim 10, wherein the upper structure includes a layer having a transmittance of 90% or more with respect to light generated in the active layer.

청구항 1에 있어서,
상기 제2 도전형 반도체층에 전기적으로 접속하는 전극 패드; 및
상기 제2 도전형 반도체층과 상기 전극 패드 사이에 개재된 교대 적층 언더 구조체를 더 포함하되,
상기 언더 구조체는 상기 활성층에서 생성된 광을 반사하는 발광 다이오드 칩.
The method according to claim 1,
An electrode pad electrically connected to the second conductivity type semiconductor layer; And
Further comprising an alternating layered under structure interposed between the second conductive type semiconductor layer and the electrode pad,
And the under structure reflects light generated in the active layer.

청구항 10에 있어서,
상기 하부 구조체 아래에 위치하는 금속 반사기를 더 포함하는 발광 다이오드 칩.
The method of claim 10,
And a metal reflector positioned below the lower structure.

청구항 13에 있어서,
상기 적층 구조체 또는 상기 적층 구조체와 상기 금속 반사기의 조합은 상기 활성층에서 생성되어 0~60도의 입사각으로 입사하는 광에 대해 90% 이상의 반사율을 나타내는 발광 다이오드 칩.
14. The method of claim 13,
Wherein the laminated structure or the combination of the laminated structure and the metal reflector exhibits a reflectance of 90% or more with respect to light generated in the active layer and incident at an incident angle of 0 to 60 degrees.

청구항 1에 있어서,
상기 발광 구조체의 아래에 위치하는 기판을 더 포함하고,
상기 적층 구조체는 상기 기판의 하부에 위치하는 발광 다이오드 칩.
The method according to claim 1,
Further comprising a substrate located under the light emitting structure,
Wherein the laminated structure is located at a lower portion of the substrate.

청구항 12에 있어서,
상기 전극 패드에서 연장된 연장부; 및
상기 전극 패드과 상기 제2 도전형 반도체층 사이에 형성된 투명 전극층을 더 포함하고,
상기 교대 적층 언더 구조체는 상기 투명 전극층과 상기 제2 도전형 반도체층 사이에 형성되며, 상기 투명 전극층은 상기 언더 구조체를 덮는 발광 다이오드 칩.
The method of claim 12,
An extension extending from the electrode pad; And
And a transparent electrode layer formed between the electrode pad and the second conductive type semiconductor layer,
Wherein the alternately laminated under structure is formed between the transparent electrode layer and the second conductive type semiconductor layer, and the transparent electrode layer covers the under structure.

청구항 1에 있어서,
상기 제1 재료층은 TiO₂층이고, 상기 제2 재료층은 SiO₂층인 발광 다이오드 칩.
The method according to claim 1,
Wherein the first material layer is a TiO ₂ layer, the second material layer is a SiO ₂ layer, a light emitting diode chip.

청구항 17에 있어서,
상기 제1 내지 제3 유전체 쌍 각각의 하부층은 상기 TiO₂층 또는 SiO₂층인 발광 다이오드 칩.
18. The method of claim 17,
And the lower layer of each of the first to third dielectric pairs is the TiO ₂ layer or the SiO ₂ layer.

청구항 1에 있어서,
상기 적층 구조체의 상부 또는 하부에 위치하는 계면층을 더 포함하는 발광 다이오드 칩.
The method according to claim 1,
And an interfacial layer located on an upper portion or a lower portion of the laminated structure.

청구항 19에 있어서,
상기 계면층은 SiO₂로 형성된 발광 다이오드 칩.
The method of claim 19,
Wherein the interface layer is made of SiO ₂ .