KR101556016B1 - 전원 절약 모드를 갖는 반도체 메모리 장치 - Google Patents

전원 절약 모드를 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명의 반도체 메모리 장치는, 행들 및 열들로 배열된 메모리 셀 어레이와, 외부로부터 입력된 행 어드레스를 디코딩하고, 내부 클럭 신호에 동기해서 상기 메모리 셀 어레이와 연결된 워드라인들을 구동하는 행 디코더, 그리고 클럭 신호, 칩 선택 신호 및 모드 신호를 입력받고, 상기 내부 클럭 신호를 발생하되, 상기 모드 신호가 슬립 모드에서 노말 모드로 천이할 때 상기 칩 선택 신호에 응답해서 상기 행 디코더가 소정 시간 동안 비동작 상태를 유지하도록 상기 내부 클럭 신호를 발생하는 제어 회로를 포함한다.

Description

전원 절약 모드를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH POWER SAVING MODE}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 메모리 셀 어레이와 메모리 셀 어레이를 구동하기 위한 주변 회로로 나뉜다. 최근에는 전력 소모를 최소화 하기 위해서 전원 절약 모드를 채용한 반도체 메모리 장치가 제안되고 있다. 전원 절약 모드를 갖는 반도체 메모리 장치는 전원 절약 모드(예를 들면, 슬립 모드)에서 메모리 셀 어레이를 구동하기 위한 주변 회로로의 전원 공급을 차단하므로써 누설 전류를 최소화하도록 설계된다.
최근 다양한 휴대용 전자 장치의 이용이 보편화되고 있다. 배터리로 동작하는 휴대용 전자 장치에 내장되는 반도체 메모리 장치는 고집적화에 의한 소형화와 함께 전력 소비를 최소화하기 위한 회로 설계가 더욱 더 요구된다.
그러므로 전원 절약 모드를 수행하면서도 안정된 성능을 갖는 반도체 메모리 장치의 설계가 필요하다.
본 발명은 전원 절약 모드 기능을 포함하며, 전원 절약 모드에서 노말 모드로 안정되게 복귀할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는: 행들 및 열들로 배열된 메모리 셀 어레이와, 외부로부터 입력된 행 어드레스를 디코딩하고, 내부 클럭 신호에 동기해서 상기 메모리 셀 어레이와 연결된 워드라인들을 구동하는 행 디코더; 그리고 클럭 신호, 칩 선택 신호 및 모드 신호를 입력받고, 상기 내부 클럭 신호를 발생하되, 상기 모드 신호가 슬립 모드에서 노말 모드로 천이할 때 상기 칩 선택 신호에 응답해서 상기 행 디코더가 소정 시간 동안 비동작 상태를 유지하도록 상기 내부 클럭 신호를 발생하는 제어 회로를 포함한다.
이 실시예에 있어서, 상기 칩 선택 신호는, 상기 모드 신호가 상기 슬립 모드에서 상기 노말 모드로 천이할 때 전원 전압이 정상 레벨로 상승할 때까지 지연된 후 활성화된다.
이 실시예에 있어서, 제어 회로는, 상기 칩 선택 신호 및 상기 모드 신호를 입력받고, 내부 모드 신호를 출력하는 제어 로직, 그리고 상기 내부 모드 신호, 상기 칩 선택 신호, 상기 모드 신호 및 상기 클럭 신호를 입력받아서 상기 내부 클럭 신호를 발생하는 내부 클럭 발생기를 포함한다.
이 실시예에 있어서, 상기 제어 로직은, 상기 모드 신호가 상기 슬립 모드를 나타낼 때 상기 내부 모드 신호를 제1 레벨로 천이하고, 상기 모드 신호가 상기 슬 립 모드에서 상기 노말 모드로 천이한 후 상기 칩 선택 신호가 활성화될 때 상기 내부 모드 신호를 제2 레벨로 천이한다.
이 실시예에 있어서, 상기 제어 로직은, 제1 래치 노드와 접지 전압 사이에 직렬로 순차적으로 연결된 제1 및 제2 트랜지스터들과, 상기 제1 트랜지스터의 게이트는 상기 모드 신호의 반전된 신호에 의해 제어되고, 상기 제2 트랜지스터의 게이트는 상기 칩 선택 신호에 의해서 제어되며, 제2 래치 노드와 상기 접지 전압 사이에 직렬로 순차적으로 연결된 제3 및 제4 트랜지스터들과, 상기 제3 트랜지스터의 게이트는 상기 모드 신호와 연결되고, 상기 제4 트랜지스터의 게이트는 상기 칩 선택 신호와 연결되며, 상기 제1 래치 노드와 상기 제2 래치 노드 사이에 연결된 제1 인버터, 그리고 상기 제2 래치 노드와 상기 제1 래치 노드 사이에 연결된 제2 인버터를 포함한다. 상기 제1 래치 노드의 신호는 상기 내부 모드 신호이다.
이 실시예에 있어서, 상기 내부 클럭 발생기는, 상기 내부 클럭 신호, 상기 칩 선택 신호 및 상기 모드 신호에 응답해서 제1 노드를 구동하는 로직 회로와, 전원 전압과 상기 제1 노드 사이에 연결되고, 상기 내부 모드 신호에 의해 제어되는 게이트를 갖는 제1 트랜지스터와, 상기 내부 클럭 신호 및 상기 제1 노드의 신호에 응답해서 상기 클럭 신호를 상기 내부 클럭 신호로 선택적으로 제공하는 클럭 제어기를 포함한다.
이 실시예에 있어서, 상기 로직 회로는, 상기 칩 선택 신호 및 상기 모드 신호를 입력받는 제1 로직, 그리고 상기 내부 클럭 신호에 응답해서 상기 제1 로직의 출력을 상기 제1 노드로 전달하는 스위칭 회로를 포함한다.
이 실시예에 있어서, 상기 내부 클럭 발생기는, 상기 내부 클럭 신호와 접지 전압 사이에 연결되고, 상기 내부 모드 신호에 의해서 제어되는 제2 트랜지스터를 더 포함한다.
이 실시예에 있어서, 상기 클럭 제어기는, 상기 내부 클럭 신호 및 상기 제1 노드의 신호에 응답해서 제1 신호를 출력하는 노아 게이트와, 상기 노아 게이트의 출력과 상기 클럭 신호를 입력받는 낸드 게이트와, 전원 전압과 제2 노드 사이에 연결되고, 상기 낸드 게이트의 출력에 의해서 제어되는 제3 트랜지스터와, 상기 제2 노드와 접지 전압 사이에 연결된 제4 트랜지스터, 그리고 상기 내부 클럭 신호에 응답해서 상기 제3 트랜지스터의 게이트를 제어하기 위한 디세이블 신호를 출력하는 펄스 발생기를 포함한다.
이 실시예에 있어서, 상기 클럭 제어기는, 상기 노아 게이트의 출력을 입력받는 인버터, 그리고 상기 내부 클럭 신호에 응답해서 상기 인버터의 출력을 상기 제1 노드로 전달하는 스위칭 회로를 더 포함한다.
이 실시예에 있어서, 상기 제어 로직은, 상기 모드 신호 및 상기 칩 선택 신호를 입력받는 로직 회로와;
상기 모드 신호 및 상기 내부 모드 신호를 입력받는 제1 로직 게이트, 그리고 상기 로직 회로 및 상기 제1 로직 게이트의 출력을 각각 입력받고, 상기 내부 모드 신호를 출력하는 제2 로직 게이트를 포함한다.
이 실시예에 있어서, 상기 제어 로직은, 상기 모드 신호를 입력받는 제1 인버터와, 상기 인버터의 출력 및 상기 칩 선택 신호를 입력받는 제1 로직 게이트와, 상기 모드 신호 및 상기 내부 모드 신호를 입력받는 제2 로직 게이트와, 상기 제2 게이트의 출력을 입력받는 제2 인버터와, 상기 제2 인버터 및 제2 게이트의 출력을 각각 입력받고, 상기 내부 모드 신호를 출력하는 제3 로직 게이트를 포함한다.
이 실시예에 있어서, 상기 제1 로직 게이트는 노아 게이트이고, 상기 제2 및 제3 로직 게이트들은 각각 낸드 게이트이다.
이와 같은 본 발명의 반도체 메모리 장치는 슬립 모드에서 노말 모드로 복귀할 때 칩 선택 인에이블 신호에 응답해서 행 디코더가 소정 시간 동안 비동작 상태를 유지하도록 제어함으로써 안정된 동작이 보장된다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 반도체 메모리 장치의 구성을 보여주는 도면이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120) 그리고 제어 회로(130)를 포함한다. 메모리 셀 어레이(110)는 행들 및 열들로 배열된 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)에는 메모리셀들을 선택하여 활성화하는 복수의 워드 라인들(WL0-WLm)과 메모리 셀의 데이터를 입출력할 수 있는 복수의 비트 라인들(미 도시됨)이 연결된다.
로우 디코더(120)는 외부로부터 입력된 어드레스 신호들(A0-An)을 디코딩해서 메모리 셀 어레이(110)의 복수의 워드라인(WL0-WLm) 중 하나를 선택한다. 선택 된 워드 라인으로는 각 동작별로 요구되는 워드라인 전압이 인가된다. 예를 들어, 독출 동작 동안, 선택된 워드라인에는 독출 전압이 공급되고, 비선택된 워드라인들에는 패스 전압이 각각 공급된다. 워드라인으로 공급되는 전압은 전압 발생기(미 도시됨)에 의해서 공급될 수 있다. 제어 회로(130)는 칩 선택 인에이블 신호(CSN), 모드 신호(SLN) 그리고 클럭 신호(CK)를 입력받고, 행 디코더(120)를 제어하기 위한 내부 클럭 신호(ICK) 및 내부 모드 신호(SLC)를 출력한다.
도 1에는 반도체 메모리 장치(100)의 전원 절약 모드와 관련된 회로 구성들만을 도시하고 설명하나, 반도체 메모리 장치(100)의 독출, 기입 및 소거 동작을 위한 부가적인 회로 구성들이 더 포함될 수 있다. 또한, 반도체 메모리는 ROM, PROM, EAROM, EPROM, EEPROM, 플래시 메모리, RAM, SRAM, PRAM, MRAM, RRAM 및 NRAM 중 어느 하나일 수 있다.
노말 모드동안 메모리 장치(100) 내 메모리 셀 어레이(110), 로우 디코더(120) 및 제어 회로(130)는 외부로부터 입력되는 어드레스, 명령 신호들에 응답해서 메모리 셀 어레이(110)에 대한 데이터의 독출, 기입 또는 소거 동작을 수행할 수 있다. 전원 절약 모드 예를 들면, 슬립 모드(sleep mode)동안, 메모리 셀 어레이(110)를 제외한 주변 회로 즉, 로우 디코더(120)로 공급되는 내부 전원을 차단하여 메모리 장치(100)에서 소모되는 전력을 감소시킨다.
도 2는 도 1에 도시된 로우 디코더 및 제어 회로의 본 발명의 일 실시예에 따른 구성을 구체적으로 보여주는 도면이다.
도 2를 참조하면, 로우 디코더(120)는 제1 디코더(210)와 제2 디코더들(220- 240) 그리고 NMOS 트랜지스터들(241, 242)을 포함한다. 제1 디코더(210)는 낸드 게이트들(211, 213, 215) 및 인버터들(212, 214, 216)을 포함한다. 낸드 게이트들(211, 213, 215)은 어드레스(A0-An) 중 일부(A0, A1)와 제어 회로(130)로부터의 내부 클럭 신호(ICK)를 입력받는다. 인버터들(212, 214, 216)은 낸드 게이트들(211, 213, 215)의 출력단에 각각 연결된다.
제2 디코더(220)는 낸드 게이트들(221, 225)과 인버터들(222-224, 226-228)을 포함한다. 낸드 게이트들(221, 225)은 어드레스(A0-An) 중 일부(A2, A3)와 제1 디코더(210) 내 인버터(212)의 출력을 각각 입력받는다. 인버터들(222-224)은 낸드 게이트(221)의 출력에 직렬로 순차적으로 연결된다. 인버터(224)로부터 출력되는 신호는 워드라인(WL0)을 구동하기 위한 신호이다. 인버터들(226-228)은 낸드 게이트(225)의 출력에 직렬로 순차적으로 연결된다. 인버터(228)로부터 출력되는 신호는 워드라인(WL3)을 구동하기 위한 신호이다.
NMOS 트랜지스터(241)는 워드라인(WL0)과 접지 전압 사이에 연결되고, 내부 모드 신호(SLC)와 연결된 게이트를 갖는다. NMOS 트랜지스터(242)는 워드라인(WL3)과 접지 전압 사이에 연결되고, 내부 모드 신호(SLC)와 연결된 게이트를 갖는다. NMOS 트랜지스터들(241, 242)은 내부 모드 신호(SLC)가 슬립 모드를 나타내는 하이 레벨일 때 턴 온되어서 워드라인들(WL0, WL3)을 디스챠지시킨다.
제2 디코더들(230, 240)은 제2 디코더(220)와 동일한 회로 구성을 가지며, 입력된 어드레스 및 대응하는 인버터들(214, 216)의 출력에 응답해서 나머지 워드라인들(WL4-WLm)을 구동하기 위한 신호들을 출력한다.
제어 회로(130)는 인버터들(250, 253, 256), 지연 회로(251), 노아 게이트들(252, 255), 트랜스미션 게이트들(254, 257), 낸드 게이트(258), PMOS 트랜지스터(259), NMOS 트랜지스터들(260, 261) 그리고 펄스 발생기(262)를 포함한다.
인버터(250)는 외부로부터 모드 신호(SLN)를 입력받는다. 지연 회로(251)는 인버터(250)의 출력을 소정 시간 지연시켜서 내부 모드 신호(SLC)를 출력한다. 노아 게이트(252)는 칩 선택 인에이블 신호(CSN)과 내부 모드 신호(SLC)를 입력받는다. 인버터(253)는 노아 게이트(252)의 출력을 반전해서 출력한다. 트랜스미션 게이트(254)는 내부 클럭 신호(ICK) 및 반전된 내부 클럭 신호(ICKB)에 응답해서 인버터(253)의 출력을 노드(N1)로 전달한다. 노아 게이트(255)는 내부 클럭 신호(ICK) 및 노드(N1)의 신호를 입력받는다. 인버터(256)는 노아 게이트(255)로부터의 출력을 받아들인다. 트랜스미션 게이트(257)는 내부 클럭 신호(ICK) 및 반전된 내부 클럭 신호(ICKB)에 응답해서 인버터(256)의 출력을 노드(N1)로 전달한다.
낸드 게이트(258)는 노아 게이트(255)의 출력 및 클럭 신호(CK)를 입력받는다. PMOS 트랜지스터(259)는 내부 전원 전압(VDDP)과 노드(N2) 사이에 연결되고, 낸드 게이트(258)의 출력에 의해서 제어되는 게이트를 갖는다. NMOS 트랜지스터(260)는 노드(N2)와 접지 전압 사이에 연결되고, 디세이블 신호(ICK_DSB)에 의해서 제어되는 게이트를 갖는다. 노드(N2)의 신호는 내부 클럭 신호(ICK)로서 로우 디코더(120)로 제공된다. NMOS 트랜지스터(261)는 노드(N2)와 접지 전압 사이에 연결되고, 내부 모드 신호(SLC)에 의해서 제어되는 게이트를 갖는다. 펄스 발생기(262)는 내부 클럭 신호(ICK)를 입력받고 디세이블 신호(ICK_DSB)를 출력한다.
이와 같은 구성을 갖는 제어 회로(130)의 동작을 도 3에 도시된 타이밍도를 참조하여 설명한다.
도 3은 도 2에 도시된 제어 회로(130)에서 사용되는 신호들의 타이밍도이다.
도 3을 참조하면, 모드 신호(SLN)는 전원 절약 모드인 슬립 모드 및 노말 모드를 나타내는 신호이다. 모드 신호(SLN)가 로우 레벨이면 메모리 장치(100)는 슬립 모드로 동작하고, 모드 신호(SLN)가 하이 레벨이면 메모리 장치(100)는 노말 모드로 동작한다. 칩 선택 인에이블 신호(CSN)는 메모리 장치(100)의 동작을 인에이블하기 위한 신호이며, 메모리 장치(100)가 노말 모드 및 슬립 모드인 동안 로우 레벨이고, 노말 모드에서 슬립 모드로 그리고 슬림 모드에서 노말 모드로 천이하는 동안에는 하이 레벨이다. 내부 모드 신호(SLC)는 모드 신호(SLN)가 인버터(250)에 의해서 반전되고, 지연 회로(251)에 의해서 소정시간 지연된 신호이다. 지연 회로(251)는 모드 신호(SLN)가 로우 레벨에서 하이 레벨로 천이할 때 소정의 시간이 경과한 후 내부 모드 신호(SLC)가 하이 레벨에서 로우 레벨로 천이하도록 제어한다.
동작 모드가 노말 모드에서 슬립 모드로 변경될 때, 내부 모드 신호(SLC)가 로우 레벨이고, 칩 선택 신호(CSN)는 하이 레벨이다. 그러므로, 인버터(253)는 하이 레벨의 신호를 출력한다. 하이 레벨의 내부 클럭 신호(ICK)에 응답해서 노드(N1)의 신호는 하이 레벨로 된다. 노아 게이트(255)는 노드(N1)의 하이 레벨 신호에 응답해서 로우 레벨의 신호를 출력한다. 노아 게이트(255)의 출력 신호가 로우 레벨이면 PMOS 트랜지스터(259)는 턴 오프된다. 한편 디세이블 신호(ICK_DSB) 에 응답해서 NMOS 트랜지스터(260)가 턴 온되고, 내부 클럭 신호(ICK)는 로우 레벨로 된다.
슬립 모드동안 내부 모드 신호(SLC)는 하이 레벨이다. 내부 모드 신호(SLC)가 하이 레벨이면 NMOS 트랜지스터(261)가 턴 온되어서 내부 클럭 신호(ICK)는 로우 레벨로 유지된다. 내부 클럭 신호(ICK)가 로우 레벨로 천이함에 따라서 트랜스미션 게이트(254)가 온되고, 트랜스미션 게이트(257)는 오프된다. 내부 모드 신호(SLC)가 하이 레벨이므로, 노드(N1)는 하이 레벨의 신호가 전달된다. 노드(N1)의 하이 레벨의 신호를 입력받은 노아 게이트(255)는 로우 레벨의 신호를 출력한다. 따라서 낸드 게이트(258)는 클럭 신호와 무관하게 하이 레벨의 신호를 출력하므로 PMOS 트랜지스터(259)는 턴 오프된다. 내부 모드 신호(SLC)가 하이 레벨인 동안 즉, 슬립 모드 동안 PMOS 트랜지스터(259)는 턴 오프 상태를 유지하고, NMOS 트랜지스터(261)는 턴 온 상태를 유지하므로, 내부 클럭 신호(ICK)는 로우 레벨로 유지된다.
로우 레벨의 내부 클럭 신호(ICK)에 응답해서 낸드 게이트들(211-215) 모두가 하이 레벨의 신호를 출력하고, 인버터들(212-216)은 로우 레벨의 신호를 출력한다. 그러므로 낸드 게이트들(221, 225)은 어드레스(A3, A2)와 무관하게 하이 레벨의 신호를 출력하고, 워드라인들(WL0-WL3)은 로우 레벨의 신호로 구동된다.
슬립 모드에서 노말 모드로 변경될 때 즉, 웨이크업 구간에서 모드 신호(SLN)가 로우 레벨에서 하이 레벨로 천이한다. 지연 회로(251)는 모드 신호(SLN)를 소정 시간 지연시켜서 로우 레벨의 내부 모드 신호(SLC)를 출력한다. 내부 모드 신호(SLC)가 로우 레벨로 천이함에 따라서 트랜지스터들(241, 242, 261)은 턴 오프된다. 한편 내부 전원 전압(VDDP)은 모드 신호(SLN)가 하이 레벨과 천이함과 동시에 상승하기 시작한다. 만일 내부 전원 전압(VDDP)이 충분히 상승하기 전에 내부 모드 신호(SLC)가 턴 온되었다면 로우 디코더(120)를 구성하는 회로들의 불안정한 상태에 기인하여 워드라인들(WL0-WLm)이 원하지 않는 신호 레벨로 구동될 수 있다. 이는 메모리 장치(100)의 신뢰성을 떨어뜨릴 수 있다. 그러므로, 메모리 장치(100)의 동작 모드가 슬립 모드에서 노말 모드로 변경될 때 안정적으로 동작할 수 있는 스킴이 요구된다.
또한 지연 회로(251)는 직렬로 연결된 복수의 인버터들(미 도시됨)로 구성될 수 있다. 내부 전원 전압(VDDP)이 충분히 상승할 때까지 모드 신호(SLN)를 지연시키기 위해서는 인버터들의 갯수가 많아질 것이다. 이와 같은 지연 회로(251)는 메모리 장치(100)의 회로 면적을 증가시킨다. 또한 반도체 공정에 따라서 인버터들을 구성하는 트랜지스터들의 채널 폭과 길이가 변화되는 경우 슬립 모드에서 노말 모드로 웨이크업될 때 내부 모드 신호(SLC)가 로우 레벨에서 하이 레벨로 천이하는 시점이 반도체 장치마다 다를 수 있다. 이 또한 메모리 장치(100)의 신뢰성을 저하시킨다.
도 4는 본 발명의 바람직한 실시예에 따른 로우 디코더 및 제어 회로의 구체적인 구성을 보여주는 도면이다.
도 4를 참조하면, 로우 디코더(120a)는 제1 디코더(410)와 제2 디코더들(420-440)을 포함한다. 제1 디코더(410)는 낸드 게이트들(411, 413, 415) 및 인 버터들(412, 414, 416)을 포함한다. 낸드 게이트들(411, 413, 415)은 어드레스(A0-An) 중 일부(A0, A1)와 제어 회로(130)로부터의 내부 클럭 신호(ICK)를 입력받는다. 인버터들(412, 414, 416)은 낸드 게이트들(411, 413, 415)의 출력단에 각각 연결된다.
제2 디코더(420)는 낸드 게이트들(421, 425)과 인버터들(422-424, 426-428)을 포함한다. 낸드 게이트들(421, 425)은 어드레스(A0-An) 중 일부(A2, A3)와 제1 디코더(410) 내 인버터(412)의 출력을 각각 입력받는다. 인버터들(422-424)은 낸드 게이트(421)의 출력에 직렬로 순차적으로 연결된다. 인버터(424)로부터 출력되는 신호는 워드라인(WL0)을 구동하기 위한 신호이다. 인버터들(426-428)은 낸드 게이트(425)의 출력에 직렬로 순차적으로 연결된다. 인버터(428)로부터 출력되는 신호는 워드라인(WL3)을 구동하기 위한 신호이다.
도 2에 도시된 로우 디코더(120)는 NMOS 트랜지스터들(241, 242)을 포함하으나, 도 4에 도시된 로우 디코더(120a)는 NMOS 트랜지스터들을 포함하지 않는다.
제2 디코더들(430, 440)은 제2 디코더(420)와 동일한 회로 구성을 가지며, 입력된 어드레스 및 대응하는 인버터들(414, 416)의 출력에 응답해서 나머지 워드라인들(WL4-WLm)을 구동하기 위한 신호들을 출력한다.
제어 회로(130a)는 제어 로직(450) 및 내부 클럭 발생기(460)를 포함한다. 제어 로직(450)은 칩 선택 신호(CSN) 및 모드 신호(SLN)를 입력받고, 내부 모드 신호(SLD)를 출력한다. 내부 클럭 발생기(460)는 내부 모드 신호(SLD), 칩 선택 신호(CSN), 모드 신호(SLN) 및 클럭 신호(CK)를 입력받아서 내부 클럭 신호(ICK)를 발생한다. 내부 클럭 발생기(460)는 인버터들(462, 466, 472), 지연 회로(251), 노아 게이트들(461, 465), 트랜스미션 게이트들(463, 467), 낸드 게이트(468), PMOS 트랜지스터(469), NMOS 트랜지스터들(470, 471) 그리고 펄스 발생기(473)를 포함한다.
제어 로직(450)는 노아 게이트(451), 인버터(453), 래치(453) 그리고 NMOS 트랜지스터들(454-457)을 포함한다. 노아 게이트(451)는 칩 선택 인에이블 신호(CSN)와 피드백 신호인 내부 모드 신호(SLD)를 입력받는다. 인버터(452)는 모드 신호(SLN)을 입력받고, 반전된 모드 신호(SLNB)를 출력한다. 래치(453)는 인버터들(458, 459)을 포함한다. 인버터(458)의 입력단과 출력단은 노드들(N11, N12)에 각각 연결되고, 인버터(459)의 입력단과 출력단은 노드들(N12, N11)에 각각 연결된다. NMOS 트랜지스터들(454, 455)은 노드(N11)와 접지 전압 사이에 직렬로 순차적으로 연결된다. NMOS 트랜지스터(454)의 게이트는 반전된 모드 신호(SLNB)와 연결되고, NMOS 트랜지스터(455)의 게이트는 칩 선택 인에이블 신호(CSN)와 연결된다. NMOS 트랜지스터들(456, 457)은 노드(N12)와 접지 전압 사이에 직렬로 순차적으로 연결된다. NMOS 트랜지스터(456)의 게이트는 모드 신호(SLN)와 연결되고, NMOS 트랜지스터(457)의 게이트는 노아 게이트(451)의 출력에 연결된다.
노아 게이트(461)는 칩 선택 인에이블 신호(CSN)과 반전된 모드 신호(SLNB)를 입력받는다. 인버터(462)는 노아 게이트(461)의 출력을 반전시킨다. 트랜스미션 게이트(463)는 반전된 내부 클럭 신호(ICKB) 및 내부 클럭 신호(ICK)에 응답해서 인버터(462)의 출력을 노드(N13)로 전달한다. 노아 게이트(465)는 내부 클럭 신호(ICK) 및 노드(N13)의 신호를 입력받는다. 인버터(466)는 노아 게이트(465)로부터의 출력을 받아들인다. 트랜스미션 게이트(467)는 내부 클럭 신호(ICK) 및 반전된 내부 클럭 신호(ICKB)에 응답해서 인버터(466)의 출력을 노드(N13)로 전달한다.
낸드 게이트(468)는 노아 게이트(467)의 출력 및 클럭 신호(CK)를 입력받는다. PMOS 트랜지스터(469)는 내부 전원 전압(VDDP)과 노드(N14) 사이에 연결되고, 낸드 게이트(468)의 출력에 의해서 제어되는 게이트를 갖는다. NMOS 트랜지스터(270)는 노드(N14)와 접지 전압 사이에 연결되고, 디세이블 신호(ICK_DSB)에 의해서 제어되는 게이트를 갖는다. 노드(N14)의 신호는 내부 클럭 신호(ICK)로서 로우 디코더(120a)로 제공된다. 인버터(472)는 내부 모드 신호(SLD)를 반전시킨다. NMOS 트랜지스터(471)는 노드(N14)와 접지 전압 사이에 연결되고, 인버터(472)의 출력에 의해서 제어되는 게이트를 갖는다. 펄스 발생기(473)는 내부 클럭 신호(ICK)를 입력받고 디세이블 신호(ICK_DSB)를 출력한다.
펄스 발생기(473)는 내부 클럭 신호(ICK)의 펄스 폭을 조절하기 위한 디세이블 신호(ICK_DSB)를 출력한다. 예컨대, 노아 게이트(465)로부터 출력되는 신호가 하이 레벨인 동안 클럭 신호(CK)에 응답해서 PMOS 트랜지스터(469)가 턴 온되면 내부 클럭 신호(ICK)는 하이 레벨로 된다. 펄스 발생기(473)는 하이 레벨의 내부 클럭 신호(ICK)에 응답해서 디세이블 신호(ICK_DSB)를 하이 레벨로 활성화한다. 하이 레벨의 디세이블 신호(ICK_DSB)에 응답해서 NMOS 트랜지스터(470)가 턴 온되면 내부 클럭 신호(ICK)는 로우 레벨로 천이한다. 펄스 발생기(473)가 내부 클럭 신 호(ICK)에 응답해서 디세이블 신호(ICK_DSB)를 하이 레벨로 활성화하는 시점을 조절하는 것에 의해서 내부 클럭 신호(ICK)의 펄스 폭이 조절될 수 있다.
이와 같은 구성을 갖는 제어 회로(130a)의 동작을 도 4에 도시된 타이밍도 및 도 5에 도시된 표를 참조하여 설명한다.
도 5 도 4에 도시된 제어 회로(130a)에서 사용되는 신호들의 타이밍도이고, 도 6는 도 4에 도시된 제어 회로(130a)에서 사용되는 신호들의 신호 레벨을 정리해서 보여주는 표이다.
앞서 설명한 바와 같이, 모드 신호(SLN)는 전원 절약 모드인 슬립 모드 및 노말 모드를 나타내는 신호이다. 모드 신호(SLN)가 로우 레벨이면 메모리 장치(100)는 슬립 모드로 동작하고, 모드 신호(SLN)가 하이 레벨이면 메모리 장치(100)는 노말 모드로 동작한다. 칩 선택 인에이블 신호(CSN)는 메모리 장치(100)의 동작을 인에이블하기 위한 신호이며, 메모리 장치(100)가 노말 모드 및 슬립 모드인 동안 로우 레벨이고, 노말 모드에서 슬립 모드로 그리고 슬림 모드에서 노말 모드로 천이하는 동안에는 하이 레벨이다.
우선, 모드 신호(SLN)가 하이 레벨인 노말 모드에서의 동작이 설명된다. 모드 신호(SLN)가 하이 레벨이고, 칩 선택 인에이블 신호(CSN)가 로우 레벨 그리고 내부 모드 신호(SLD)가 하이 레벨이면, NMOS 트랜지스터들(456, 457)이 턴 온되고, NMOS 트랜지스터들(454, 455)이 턴 오픈된다. 그러므로 내부 모드 신호(SLD)는 하이 레벨로 유지된다. 내부 모드 신호(SLD)가 하이 레벨이므로, NMOS 트랜지스터(471)는 턴 오프되고, PMOS 트랜지스터(464)도 턴 오프된다. 이 때 로우 디코 더(120a)는 클럭 신호(CK)에 대응하는 내부 클럭 신호(ICK)에 동기하여 어드레스(A0-An)에 응답해서 워드라인들(WL0-WLn)을 구동한다.
내부 클럭 신호(ICK)가 하이 레벨이면 노아 게이트(465)는 로우 레벨의 신호를 출력하고 낸드 게이트(468)는 하이 레벨의 신호를 출력하여 PMOS 트랜지스터(469)가 턴 오프된다. 펄스 발생기(473)는 하이 레벨의 내부 클럭 신호(ICK)에 응답해서 디세이블 신호(ICK_DSB) 신호를 출력하여 NMOS 트랜지스터(470)를 턴 온한다. PMOS 트랜지스터(469)는 턴 오프되고, NMOS 트랜지스터(470)는 턴 온되므로, 내부 클럭 신호(ICK)가 로우 레벨로 된다. 디세이블 신호(ICK_DSB)는, 클럭 신호(CK)의 다음 사이클에서 내부 클럭 신호(ICK)가 하이 레벨로 천이할 수 있도록, 로우 레벨로 천이한다.
내부 클럭 신호(ICK)가 로우 레벨이면, 트랜스미션 게이트(463)가 턴 온된다. 반전된 모드 신호(SLNB)가 로우 레벨이고, 칩 선택 신호(CSN)가 로우 레벨이므로, 노드(N13)에는 로우 레벨의 신호가 전달된다. 노아 게이트(465)는 로우 레벨의 내부 클럭 신호(ICK) 및 노드(N13)의 로우 레벨 신호에 응답해서 하이 레벨의 신호를 출력한다. 낸드 게이트(468)는 클럭 신호(CK)에 응답해서 PMOS 트랜지스터(469)를 턴 온시킨다. PMOS 트랜지스터(469)가 턴 온됨에 따라서 내부 클럭 신호(ICK)는 하이 레벨로 된다. 이와 같이 제어 회로(130)는 노말 모드동안 클럭 신호(CK)에 동기하는 내부 클럭 신호(ICK)를 출력한다.
노말 모드에서 칩 선택 인에이블 신호(CSN)가 로우 레벨로부터 하이 레벨로 천이하더라도 내부 모드 신호(SLD)가 하이 레벨이므로 제어 로직(450)으로부터 출 력되는 내부 모드 신호(SLD)는 하이 레벨로 그대로 유지된다.
칩 선택 인에이블 신호(CSN)가 하이 레벨로 천이한 후 내부 클럭 신호(ICK)가 로우 레벨이면 노드(N13)는 하이 레벨로 되고, 노아 게이트(465)의 출력이 로우 레벨로 된다. 따라서 낸드 게이트(468)의 출력이 하이 레벨로 되고, PMOS 트랜지스터(469)는 턴 오프된다. 그러므로 내부 클럭 신호(ICK)가 로우 레벨로 유지되어서 로우 디코더(120a)는 워드라인들(WL0-WLm)을 로우 레벨로 구동하기 시작한다.
슬립 모드 동안 모드 신호(SLN)는 로우 레벨이다. 로우 레벨의 모드 신호(SLN)에 응답해서 NMOS 트랜지스터(471)가 턴 온되어서 내부 클럭 신호(ICK)는 로우 레벨로 된다. 로우 레벨의 내부 클럭 신호(ICK)에 응답해서 로우 디코더(120a)는 워드라인들(WL0-WLm)을 로우 레벨로 구동한다. 내부 모드 신호(SLD) 로우 레벨이면 PMOS 트랜지스터(464)가 턴 온되어서 노드(N13)는 하이 레벨로 된다. 노드(N13)의 하이 레벨의 신호를 입력받은 노아 게이트(365)는 로우 레벨의 신호를 출력하며, 낸드 게이트(468)은 하이 레벨의 신호를 출력한다. 이와 같이 슬립 모드에서 내부 모드 신호(SLD)가 로우 레벨인 동안 PMOS 트랜지스터(469)는 턴 오프 상태를 유지하고, NMOS 트랜지스터(471)가 턴 온 상태를 유지하므로 내부 클럭 신호(ICK)는 로우 레벨로 유지된다.
동작 모드가 슬립 모드에서 노말 모드로 변경되는 웨이크-업(wake-up) 모드는 모드 신호(SLN)가 로우 레벨에서 하이 레벨로 천이하고 나서 내부 전압(VDDP)이 안정된 레벨로 유지될 때까지의 구간을 의미한다. 모드 신호(SLN)가 로우 레벨에서 하이 레벨로 천이하고, 칩 선택 인에이블 신호(CSN)도 로우 레벨에서 하이 레벨 로 천이하면, NMOS 트랜지스터(456)는 턴 온되나, NMOS 트랜지스터(457)는 턴 오프 상태를 유지한다. 그러므로 내부 모드 신호(SLD)는 슬립 모드에서와 동일하게 로우 레벨로 유지된다.
계속해서 칩 선택 신호(CSN)가 하이 레벨에서 로우 레벨로 천이하면 노아 게이트(451)가 하이 레벨의 신호를 출력하고, NMOS 트랜지스터(457)가 턴 온된다. 모드 신호(SLN)에 의해서 NMOS 트랜지스터(456)는 이미 턴 온 상태이다. 반전된 모드 신호(SLNB) 및 칩 선택 인에이블 신호(CSN)에 의해서 NMOS 트랜지스터들(454, 455)이 턴 오프되므로 내부 모드 신호(SLD)는 로우 레벨에서 하이 레벨로 천이한다.
내부 모드 신호(SLD)가 하이 레벨로 천이함에 따라서 NMOS 트랜지스터(471) 및 PMOS 트랜지스터(464)가 각각 턴 오프된다. 이 때 내부 클럭 신호(ICK)는 로우 레벨이므로 트랜스미션 게이트(463)가 턴 온된다. 칩 선택 신호(CSN) 및 반전된 모드 신호(SLNB)가 모두 로우 레벨이므로 노드(N13)에는 로우 레벨의 신호가 전달된다. 로우 레벨의 내부 클럭 신호(ICK) 및 노드(N13)의 로우 레벨 신호를 입력받은 노아 게이트(465)는 하이 레벨의 신호를 출력하고, 낸드 게이트(468)은 클럭 신호(CK)에 응답해서 PMOS 트랜지스터(469)를 턴 온시킨다.
상술한 바와 같이, 모드 신호(SLN)가 로우 레벨에서 하이 레벨로 천이하더라도 내부 모드 신호(SLD)는 소정 시간동안 로우 레벨로 유지되므로 내부 클럭 신호(ICK)는 로우 레벨로 출력된다. 모드 신호(SLN)가 로우 레벨에서 하이 레벨로 천이한 후 칩 선택 신호(CSN)가 하이 레벨에서 로우 레벨로 천이할 때 비로소 내부 모드 신호(SLD)가 하이 레벨로 천이한다. 즉, 제어 회로(130a)는 슬립 모드에서 노말 모드로 웨이크 업할 때 칩 선택 신호(CSN)가 로우 레벨로 천이하면 클럭 신호(CK)에 동기해서 내부 클럭 신호(ICK)를 생성한다. 그러므로 동작 모드가 슬립 모드에서 노말 모드로 변경될 때 전원 전압(VDDP)이 정상 레벨로 충분히 상승할 때까지 칩 선택 신호(CSN)가 하이 레벨로 유지되면 제어 회로(130a)는 안정된 웨이크 업을 수행할 수 있다.
도 7은 도 4에 도시된 제어 로직의 다른 실시예로 구성한 제어 회로를 보여주는 도면이다. 도 7에 도시된 제어 회로(130b)는 제어 로직(510) 만이 도 4에 도시된 제어 회로(130a)와 다르고 나머지 회로 구성들은 동일하다.
도 7을 참조하면, 제어 로직(510)은 인버터들(551, 553), 노아 게이트(512) 그리고 낸드 게이트들(514, 515)을 포함한다. 인버터(511)는 모드 신호(SLN)를 입력받고 반전된 모드 신호(SLNB)를 출력한다. 노아 게이트(512)는 반전된 모드 신호(SLNB)와 칩 선택 인에이블 신호(CSN)를 입력받는다. 인버터(513)는 노아 게이트(513)의 출력을 반전시킨다. 낸드 게이트(514)는 모드 신호(SLN)와 낸드 게이트(515)의 출력 신호인 내부 모드 신호(SLD)를 입력받는다. 낸드 게이트(515)는 인버터(513)의 출력과 낸드 게이트(514)의 출력을 입력받는다.
이와 같은 구성을 갖는 제어 로직(510)의 동작은 다음과 같다.
노말 모드동안 모드 신호(SLN)는 하이 레벨이고 칩 선택 신호(CSN)는 로우 레벨이다. 이 때 내부 모드 신호(SLD)는 하이 레벨이다. 노말 모드에서 슬립 모드로 변경될 때 칩 선택 신호(CSN)가 하이 레벨로 변경되더라도 내부 모드 신 호(SLD)는 하이 레벨로 유지된다.
동작 모드가 슬립 모드로 완전히 진입하면 모드 신호(SLN)는 로우 레벨로 천이한다. 낸드 게이트(514)는 로우 레벨의 모드 신호(SLN)에 응답해서 하이 레벨의 신호를 출력한다. 로우 레벨의 모드 신호(SLN)는 인버터(511)에 의해서 하이 레벨로 반전되므로, 노아 게이트(512) 및 인버터(513)를 통해 출력되는 신호는 하이 레벨이다. 그러므로 낸드 게이트(515)로부터 출력되는 내부 모드 신호(SLD)는 로우 레벨로 천이한다.
계속해서 슬립 모드에서 노말 모드로 천이하기 위한 웨이크 업 상태일 때 모드 신호(SLN) 및 칩 선택 신호(CSN)는 각각 하이 레벨이다. 모드 신호(SLN)가 하이 레벨로 천이하였더라도 내부 모드 신호(SLD)가 로우 레벨이므로 낸드 게이트(514)는 하이 레벨의 신호를 출력한다. 또한 인버터(511)를 통해 출력되는 반전된 모드 신호(SLNB)가 로우 레벨이더라도 칩 선택 신호(CSN)가 하이 레벨이므로 노아 게이트(512) 및 인버터(513)를 통해 출력되는 신호는 여전히 하이 레벨이다. 그러므로 낸드 게이트(515)로부터 출력되는 내부 모드 신호(SLD)는 로우 레벨로 유지된다.
전원 전압(VDDP)이 충분히 상승하여 안정된 레벨에 도달했을 때 칩 선택 신호(CSN)가 로우 레벨로 천이한다. 반전된 모드 신호(SLNB)가 로우 레벨이고, 칩 선택 신호(CSN)가 로우 레벨이므로, 노아 게이트(5120 및 인버터(513)를 통해 출력되는 신호는 로우 레벨로 천이한다. 그러므로 낸드 게이트(515)는 하이 레벨의 내부 모드 신호(SLD)를 출력하고, 낸드 게이트(515)로부터 출력되는 신호는 로우 레 벨이다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
도 1은 본 발명의 반도체 메모리 장치의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 로우 디코더 및 제어 회로의 본 발명의 일 실시예에 따른 구성을 구체적으로 보여주는 도면이다.
도 3은 도 2에 도시된 제어 회로에서 사용되는 신호들의 타이밍도이다.
도 4는 본 발명의 바람직한 실시예에 따른 로우 디코더 및 제어 회로의 구체적인 구성을 보여주는 도면이다.
도 5 도 4에 도시된 제어 회로에서 사용되는 신호들의 타이밍도이다.
도 6는 도 4에 도시된 제어 회로에서 사용되는 신호들의 신호 레벨을 정리해서 보여주는 표이다.
도 7은 도 4에 도시된 제어 로직의 다른 실시예로 구성한 제어 회로를 보여주는 도면이다.

Claims (10)

  1. 행들 및 열들을 포함하는 메모리 셀 어레이;
    외부로부터 입력된 행 어드레스를 디코딩하고, 내부 클럭 신호에 동기화되어 상기 메모리 셀 어레이와 연결된 워드라인들을 구동하는 행 디코더; 그리고
    클럭 신호, 칩 선택 신호 및 모드 신호를 입력받고, 상기 내부 클럭 신호를 발생하되, 상기 모드 신호가 전원 절약 모드에서 노말 모드로 천이할 때 상기 칩 선택 신호에 응답하여 상기 행 디코더가 소정 시간 동안 비동작 상태를 유지하도록 상기 내부 클럭 신호를 발생하는 제어 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 칩 선택 신호는, 상기 모드 신호가 상기 전원 절약 모드에서 상기 노말 모드로 천이할 때 전원 전압이 정상 레벨로 상승할 때까지 지연된 후 활성화되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 회로는:
    상기 칩 선택 신호 및 상기 모드 신호를 입력받고, 내부 모드 신호를 출력하는 제어 로직; 그리고
    상기 내부 모드 신호, 상기 칩 선택 신호, 상기 모드 신호 및 상기 클럭 신호를 입력받아 상기 내부 클럭 신호를 발생하는 내부 클럭 발생기를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 로직은,
    상기 모드 신호가 상기 전원 절약 모드를 나타낼 때 상기 내부 모드 신호를 제 1 레벨로 천이하고, 상기 모드 신호가 상기 전원 절약 모드에서 상기 노말 모드로 천이한 후 상기 칩 선택 신호가 활성화될 때 상기 내부 모드 신호를 제 2 레벨로 천이하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제어 로직은:
    제 1 래치 노드와 접지 전압 사이에 직렬로 순차적으로 연결된 제 1 및 제 2 트랜지스터들;
    제 2 래치 노드와 상기 접지 전압 사이에 직렬로 순차적으로 연결된 제 3 및 제 4 트랜지스터들;
    상기 제 1 래치 노드와 상기 제 2 래치 노드 사이에 연결된 제 1 인버터; 그리고
    상기 제 2 래치 노드와 상기 제 1 래치 노드 사이에 연결된 제 2 인버터를 포함하되,
    상기 제 1 트랜지스터의 게이트는 상기 모드 신호의 반전된 신호에 의해 제어되고, 상기 제 2 트랜지스터의 게이트는 상기 칩 선택 신호에 의해서 제어되고,
    상기 제 3 트랜지스터의 게이트는 상기 모드 신호와 연결되고, 상기 제 4 트랜지스터의 게이트는 상기 칩 선택 신호와 연결되고, 그리고
    상기 제 1 래치 노드의 신호는 상기 내부 모드 신호인 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 내부 클럭 발생기는:
    상기 내부 클럭 신호, 상기 칩 선택 신호 및 상기 모드 신호에 응답하여 제 1 노드를 구동하는 로직 회로;
    전원 전압과 상기 제 1 노드 사이에 연결되고, 상기 내부 모드 신호에 의해 제어되는 게이트를 갖는 제 1 트랜지스터; 그리고
    상기 내부 클럭 신호 및 상기 제 1 노드의 신호에 응답하여 상기 클럭 신호를 상기 내부 클럭 신호로 선택적으로 제공하는 클럭 제어기를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 로직 회로는:
    상기 칩 선택 신호 및 상기 모드 신호를 입력받는 제 1 로직; 그리고
    상기 내부 클럭 신호에 응답하여 상기 제 1 로직의 출력을 상기 제 1 노드로 전달하는 스위칭 회로를 포함하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 내부 클럭 발생기는:
    상기 내부 클럭 신호와 접지 전압 사이에 연결되고, 상기 내부 모드 신호에 의하여 제어되는 제 2 트랜지스터를 더 포함하는 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 클럭 제어기는:
    상기 내부 클럭 신호 및 상기 제 1 노드의 신호에 응답하여 제 1 신호를 출력하는 노아 게이트;
    상기 노아 게이트의 출력과 상기 클럭 신호를 입력받는 낸드 게이트;
    전원 전압과 제 2 노드 사이에 연결되고, 상기 낸드 게이트의 출력에 의해서 제어되는 제 3 트랜지스터;
    상기 제 2 노드와 접지 전압 사이에 연결된 제 4 트랜지스터; 그리고
    상기 내부 클럭 신호에 응답하여 상기 제 3 트랜지스터의 게이트를 제어하기 위한 디세이블 신호를 출력하는 펄스 발생기를 포함하는 반도체 메모리 장치.
  10. 제 3 항에 있어서,
    상기 제어 로직은:
    상기 모드 신호 및 상기 칩 선택 신호를 입력받는 로직 회로;
    상기 모드 신호 및 상기 내부 모드 신호를 입력받는 제 1 로직 게이트; 그리고
    상기 로직 회로 및 상기 제 1 로직 게이트의 출력을 각각 입력받고, 상기 내부 모드 신호를 출력하는 제 2 로직 게이트를 포함하는 반도체 메모리 장치.
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