KR101555514B1 - 단전선 직렬 통신 장치 및 동작 방법 - Google Patents

단전선 직렬 통신 장치 및 동작 방법 Download PDF

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Abstract

본 발명은 신호의 듀티를 이용하여 데이터 입력 및 리셋이 가능한 단전선 직렬 통신 장치 및 동작 방법에 관한 것으로서, 본 발명에 따른 단전선 직렬 통신 장치는 입력되는 데이터 신호의 제 1 레벨 및 제 2 레벨 상태 시간을 검출하는 듀티 디텍터부와, 상기 검출된 제 1 레벨 및 제 2 레벨 상태 시간을 기초로 하여 이를 전기적 신호들로 변환하는 컨버터부와, 상기 변환된 전기적 신호들을 비교하여 듀티값을 산출하고, 산출된 듀티값에 기초하여 디지털 신호를 출력하는 데이터 비교부를 포함하는 것을 특징으로 한다.
단전선 직렬 통신, 듀티값

Description

단전선 직렬 통신 장치 및 동작 방법{THE SINGLE WIRE SERIAL INTERFACE UTILIZING AND METHOD OF THE SAME}
본 발명은 단전선 직렬 통신 장치에 관한 것으로서, 더욱 상세하게는 신호의 듀티를 이용하여 데이터 입력 및 리셋이 가능한 단전선 직렬 통신 장치 및 동작 방법에 관한 것이다.
최근 모바일 기기의 소형화 및 집적화, 저전력화에 따라서, 모바일 기기에 사용되는 부품의 크기와 전원 단자 및 신호단자가 급격하게 단순화되고 있는 추세이다. 특히 신호단자의 경우 휴대폰이나 PMP, MP3P 등의 내부 신호단자는 저전력 및 고속동작, 더욱 작고 심플한 설계를 위해 종래의 버스(Bus)에서 고속의 직렬 인터페이스(Serial interface)로 변경되고 있다.
이렇게 단순화된 신호전달 방식은 현재 I2C, USB, One-Wire 등으로 대표적인 기술이 구현되어 있으며, 특히 단전선(One-Wire)의 경우 1개의 신호단자를 통해 여러 개의 칩 부품들이 고속의 신호를 송수신할 수 있는 강력한 성능을 지니고 있어 휴대폰 등에서 크게 사용되고 있다.
하지만, 종래의 단전선 직렬 통신 장치는 주로 신호 카운팅(Pulse Counting) 방식이므로 데이터양이 많을 때는 클럭이 데이터양만큼 필요한, 예를 들어 "256" 숫자 데이터 전송시 256개의 비트(Bit)가 필요하여 클럭 사용이 비효율적이다. 이런 비효율적인 클럭 사용으로 인해, 종래는 큰 데이터양을 송신할 때 속도가 늦어지고 스위칭 회수에 따라서 전력소모가 증가하게 되는 문제점이 있다.
본 발명은 신호의 듀티를 이용하여 데이터 입력 및 리셋이 가능한 단전선 직렬 통신 장치 및 동작 방법을 제공한다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 단전선 직렬 통신 장치는 입력되는 데이터 신호의 제 1 레벨 및 제 2 레벨 상태 시간을 검출하는 듀티 디텍터부와, 상기 검출된 제 1 레벨 및 제 2 레벨 상태 시간을 기초로 하여 이를 전기적 신호들로 변환하는 컨버터부와, 상기 변환된 전기적 신호들을 비교하여 듀티값을 산출하고, 산출된 듀티값에 기초하여 디지털 신호를 출력하는 데이터 비교부를 포함하는 것을 특징으로 한다.
본 발명에 따른 단전선 직렬 통신 장치의 동작 방법은 입력되는 데이터 신호의 제 1 레벨 및 제 2 레벨 상태 시간을 검출하는 단계와, 상기 검출된 제 1 레벨 및 제 2 레벨 상태 시간을 기초로 하여 이를 전기적 신호들로 변환하는 단계와, 상기 변환된 전기적 신호들을 비교하여 듀티값을 산출하고 산출된 듀티값에 기초하여 디지털 신호를 출력하는 단게를 포함하는 것을 특징으로 한다.
본 발명은 신호의 듀티를 비교하는 방식으로 신호를 송수신하므로 클럭 사용이 효율적이며, 이로 인해 큰 데이터를 송신시 동일 클럭 주파수에서 속도가 월등히 빠른 효과를 가진다.
또한, 본 발명은 큰 데이터를 송신할 때 스위칭 회수에 따른 전력소모를 급감시킬 수 있는 효과를 가진다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 단전선 직렬 통신 장치에 관하여 상세히 설명하기로 한다.
구체적으로 도 1을 참조하면, 본 발명에 따른 단전선 직렬 통신 시스템은 제 1 및 제 2 에지 트리거 타이머부(Edge Triggered Timer)(100, 200), 듀티 디텍터부(Duty Detector)(300), 클럭 발생기(Clock Generator)(400), 컨버터부(Converter)(500), 데이터 비교부(600), 쉬프트 레지스터(Shift Register)(700), 래치부(800)을 포함한다.
상기 제 1 및 제 2 에지 트리거 타이머부(100, 200)는 데이터의 시작과 끝을 판단하기 위해 입력된 데이터 신호의 로드 시간인 tload와 오프 시간인 toff 구간을 판별한다. 즉, 입력된 데이터(EN/DATA)가 기준으로 정한 tload 이상의 시간 동안 하이(High) 상태가 유지되면 제 1 에지 트리거 타이머부(100)에서는 래치부(800)가 쉬프트 레지스터(700)에 정렬된 디지털 신호의 저장을 시작하도록 로드신호를 출력한다.
반면, 데이터 전송이 완료된 후, tload 이상의 시간 동안 하이(High) 상태를 유지 후에 다시 기준으로 정한 toff 시간 동안 로우(Low) 상태가 유지되면 제 2 에지 트리거 타이머부(200)에서는 디지털 신호의 저장을 리셋(Reset) 시킨다.
상기 듀티 디텍터부(300)는 입력된 데이터(EN/DATA) 신호에서 각 사이클마다의 로우 상태의 시간 tL1, tL2....tLn, 하이 상태의 시간 tH1, tH2....tHn를 검출한다.
상기 클럭 발생기(400)는 입력된 데이터 신호의 폴링 에지(Falling Edge)에 동기하여 클럭을 재생하여 쉬프트 레지스터(700)에 출력함으로써 수신부에서 데이터를 쉬프트 레지스터(700)에 저장 가능하도록 한다.
상기 컨버터부(500)는 듀티 디텍터부(300)에서 검출한 tL1, tL2....tLn 및 tH1, tH2....tHn 신호를 전류 또는 전압 등의 비교가능한 전기적 신호로 변환하여 데이터 비교부(600)로 출력한다.
상기 데이터 비교부(600)는 듀티 산출부(600a) 및 비교기(600b)로 구성된다.
상기 듀티 산출부(600a)는 컨버터부(500)에서 변환된 전기적 신호들의 비율인 듀티값을 산출한다. 즉, 각 싸이클마다의 로우 상태와 하이 상태들간의 비율인 듀티값 tL1/tH1, tL2/tH2.....tLn/tHn을 산출한다.
상기 비교기(600b)는 듀티 산출부(600a)에서 산출한 듀티값들을 기준값과 비교하고 그 결과를 기초로 하여 디지털 신호를 출력한다. 예를 들어, 세팅한 기준값이 0.5일 경우, 듀티값이 0.5보다 높다면 "0"인 1 비트(Bit) 신호의 디지털 신호를 출력하고, 듀티값이 0.5보다 낮다면 "1"인 1 비트 신호의 디지털 신호를 출력한다.
상기 쉬프트 레지스터(700)는 클럭 발생기(400)에서 발생된 클럭을 사용하여 비교기(600)에서 판별된 비트 신호를 순차적으로 정렬한다.
상기 래치부(800)는 제 1 에지 트리거 타이머부(100)로부터 로드 신호를 수신하면 쉬프트 레지스터(700)에 순차적으로 정렬된 N개의 데이터를 각각 입력받아 이를 저장한다.
이러한 구성을 갖는 본 발명에 따른 단전선 직렬 통신 장치의 동작 방법을 도 1 및 도 2를 참조하여 살펴보기로 한다.
최초 동작시 데이터 신호가 입력되면 제 1 에지 트리거 타이머부(100)는 세팅해놓은 로드시간 tload 이상의 시간동안 하이(High) 상태가 유지되는지 판단하여 데이터의 시작을 판별한다. 즉, 입력된 데이터 신호가 tload 이상의 시간동안 하이 상태가 유지되면 래치부(800)가 쉬프트 레지스터(700)에 정렬된 디지털 신호의 저장을 시작하도록 로드신호를 출력한다.
이후, 듀티 디텍터부(300)에서는 입력된 데이터 신호의 각 싸이클마다의 로우 상태의 시간 tL1, tL2...tLn, 하이 상태의 시간 tH1, tH2...tHn을 검출한다.
이어서, 컨버터부(500)에서 듀티 디텍터부(300)에서 검출한 tL1, tL2....tLn 및 tH1, tH2...tHn 신호를 전류 또는 전압 등의 비교가능한 전기적 신호로 변환하여 데이터 비교부(600)로 출력한다.
다음으로, 데이터 비교부(600)의 듀티 산출부(600a)는 로우 상태일때의 시간들과 하이 상태일때 시간들에서 각 싸이클마다의 두 시간의 비율, 즉 듀티값(tL1/tH1, tL2/tH2....tLn/tHn)들을 검출하여 이를 비교기(600b)로 출력한다. 이후, 비교기(600b)에서 산출된 듀티값들을 기준값과 비교하고 그 결과를 기초로 하여 디지털 신호를 출력한다. 예를 들어, 세팅한 기준값이 0.5일 경우, 듀티값이 0.5보다 높다면 "0"인 1 비트(Bit) 신호의 디지털 신호를 출력하고, 듀티값이 0.5보다 낮다면 "1"인 1 비트 신호의 디지털 신호를 출력한다.
한편, 하이 상태일때의 시간 tH과 로우 상태일때 시간 tL에서의 두 시간의 비율, 듀티값(tH1/tL1,tH2/tL2....tHn/tLn)을 구할 수 있으며, 듀티값이 기준값보다 높을 경우 "1"을, 기준값보다 낮을 경우 "1" 비트(Bit) 신호인 디지털 신호를 검출할 수도 있다.
이와 같이, 데이터 신호의 듀티 비교 방식으로 듀티 비율에 따라 0, 1의 바 이너리(Binary)로 판별하여 송수신하므로 클럭 사용이 효율적이다. 예를 들어 "256" 숫자 데이터를 전송시에 종래방식으로는 256 비트가 사용됨에 반해 본 발명은 8개의 듀티 신호를 비교하여 8비트 신호를 사용하면 되므로 8 비트만을 사용하게 된다. 이러한 효율적인 클럭 사용으로 인해 용량이 큰 데이터를 송신시 동일 클럭 주파수에서 속도가 월등히 빠르며 스위칭 회수에 따른 전력소모 또한 급감하는 효과를 가진다.
이때, 전송되는 데이터 신호의 폴링 에지에 동기하여 클럭 발생기(400)에서는 클럭을 재생하여 쉬프트 레이스터(700)에 출력함으로써 데이터를 쉬프트 레지스터(700)에 저장 가능하도록 한다. 예를 들면 도 2에 도시된 바와 같이, tL1의 시작부분의 폴링 에지에 맞추어 제 1 클럭신호가 재생되며, tL2의 시작부분의 폴링 에지에 맞추어 제 2 클럭신호가 재생되며, toff의 시작부분의 폴링 에지까지 제 n+2 클럭신호가 재생된다.
이후, 쉬프트 레지스터(700)는 클럭 발생기(400)에서 발생된 클럭을 사용하여 데이터 비교부(600)에서 출력된 데이터 신호를 순차적으로 정렬하고 래치부(800)로 출력한다. 래치부(800)는 제 1 에지 트리거 타이머부(100)로부터 로드 신호를 수신하면 쉬프트 레지스터(700)에 순차적으로 정렬된 N개의 데이터를 각각 입력받아 이를 저장한다. 데이터 전송이 완료된후 tload 이상의 시간 동안 하이 상태를 유지후 다시 toff 시간 동안 로우 상태를 유지할 경우 제 2 에지 트리거 타이머부(200)에서 디지털 신호의 저장을 리셋(Reset) 시킨다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형, 및 변경 가능한 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명에 따른 단전선 직렬 통신 시스템을 나타내는 블럭도.
도 2는 본 발명에 따른 단전선 직렬 통신 시스템의 동작에 따른 신호 파형을 나타내는 도면.

Claims (11)

  1. 입력되는 데이터 신호의 제 1 레벨 상태 시간, 및 제 2 레벨 상태 시간을 검출하는 듀티 디텍터부;
    상기 검출된 제 1 레벨 및 제 2 레벨 상태 시간을 기초로 하여 이를 전기적 신호들로 변환하는 컨버터부; 및
    상기 제1 레벨 상태 시간과 상기 제2 레벨 상태 시간의 변환된 전기적 신호의 비율인 듀티값을 산출하고, 산출된 듀티값을 기준값과 비교한 결과에 기초하여 디지털 신호를 출력하는 데이터 비교부를 포함하는 것을 특징으로 하는 단전선 직렬 통신 장치.
  2. 제 1항에 있어서,
    상기 데이터 신호의 폴링 에지에 동기하여 클럭을 재생하는 클럭 발생기와,
    상기 클럭 발생기에서 재생된 클럭을 사용하여 상기 데이터 비교부에서 출력한 디지털 신호를 순차적으로 정렬하는 쉬프트 레지스터와,
    상기 쉬프트 레지스터에 순차적으로 정렬된 디지털신호를 입력받아 저장하는 래치부를 더 포함하는 것을 특징으로 하는 단전선 직렬 통신 장치.
  3. 제 2항에 있어서,
    상기 데이터 신호가 제 1 기준시간 이상의 시간 동안 제 1 레벨 상태가 유지되면 상기 래치부로 정렬된 디지털 신호의 저장을 시작하도록 하는 제 1 에지 트리 거 타이머부를 더 포함하는 것을 특징으로 하는 단전선 직렬 통신 장치.
  4. 제 2항에 있어서,
    상기 데이터 신호가 제 1 기준시간 이상의 시간 동안 제 1 레벨 상태를 유지한 후, 다시 제 2 기준시간 이상의 시간 동안 제 2 레벨 상태를 유지하면 상기 디지털 신호의 저장을 리셋시키는 제 2 에지 트리거 타이머부를 더 포함하는 것을 특징으로 하는 단전선 직렬 통신 장치.
  5. 제1항에 있어서, 상기 데이터 비교기는,
    상기 입력된 데이터의 각 사이클(cycle) 마다의 로우(Low) 상태 및 하이(High) 상태 간의 비율인 상기 듀티값을 산출하는 듀티 산출부; 및
    상기 산출된 듀티값을 상기 기준값과 비교한 결과에 기초하여 상기 디지털 신호를 출력하는 비교기를 포함하는 것을 특징으로 하는 단전선 직렬 통신 장치.
  6. 제 5항에 있어서,
    상기 비교기는
    상기 듀티값이 기준값보다 높을 경우 "0" 비트 신호인 디지털 신호를, 상기 듀티값이 기준값보다 낮을 경우 "1" 비트 신호인 디지털 신호를 출력하는 것을 특징으로 하는 단전선 직렬 통신 장치.
  7. 제 1항에 있어서,
    상기 제 1 레벨과 상기 제 2 레벨은 서로 반전 레벨인 것을 특징으로 하는 단전선 직렬 통신 장치.
  8. 입력되는 데이터 신호의 제 1 레벨 상태 시간 및 제 2 레벨 상태 시간을 검출하는 단계;
    상기 검출된 제 1 레벨 상태 시간 및 제 2 레벨 상태 시간을 기초로 하여 이를 전기적 신호들로 변환하는 단계;
    상기 제1 레벨 상태 시간과 상기 제2 레벨 상태 시간의 변환된 전기적 신호의 비율인 듀티값을 산출하는 단계; 및
    산출된 듀티값을 기준값과 비교한 결과에 기초하여 디지털 신호를 출력하는 단계를 포함하며,
    상기 듀티값은 상기 입력된 데이터의 각 사이클(cycle) 마다의 로우(Low) 상태 및 하이(High) 상태 간의 비율인 것을 특징으로 하는 단전선 직렬 통신 장치의 동작 방법.
  9. 제 8항에 있어서,
    상기 데이터 신호의 폴링 에지에 동기하여 클럭을 재생하는 단계와,
    상기 클럭을 사용하여 출력한 디지털 신호를 순차적으로 정렬하고 저장하는 단계를 더 포함하는 것을 특징으로 하는 단전선 직렬 통신 장치의 동작 방법.
  10. 제 8항에 있어서,
    상기 데이터 신호가 제 1 기준시간 이상의 시간 동안 제 1 레벨 상태가 유지 되면 정렬된 디지털 신호의 저장을 시작하도록 하는 단계를 더 포함하는 것을 특징으로 하는 단전선 직렬 통신 장치의 동작 방법.
  11. 제 8항에 있어서,
    상기 데이터 신호가 제 1 기준시간 이상의 시간 동안 제 1 레벨 상태를 유지한 후, 다시 제 2 기준시간 이상의 시간 동안 제 2 레벨 상태를 유지하면 상기 디지털 신호의 저장을 리셋시키는 단계를 더 포함하는 것을 특징으로 하는 단전선 직렬 통신 장치의 동작 방법.
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