KR101551584B1 - 하이브리드 ｓｌｃ/ｍｌｃ 메모리 내의 블록 관리 방식들 - Google Patents

하이브리드 ｓｌｃ/ｍｌｃ 메모리 내의 블록 관리 방식들 Download PDF

Info

Publication number
KR101551584B1
KR101551584B1 KR1020147000746A KR20147000746A KR101551584B1 KR 101551584 B1 KR101551584 B1 KR 101551584B1 KR 1020147000746 A KR1020147000746 A KR 1020147000746A KR 20147000746 A KR20147000746 A KR 20147000746A KR 101551584 B1 KR101551584 B1 KR 101551584B1
Authority
KR
South Korea
Prior art keywords
blocks
subset
block
data
memory
Prior art date
Application number
KR1020147000746A
Other languages
English (en)
Other versions
KR20140025574A (ko
Inventor
아브라함 메이르
알렉산더 팔레이
아시프 사드
Original Assignee
애플 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 애플 인크. filed Critical 애플 인크.
Publication of KR20140025574A publication Critical patent/KR20140025574A/ko
Application granted granted Critical
Publication of KR101551584B1 publication Critical patent/KR101551584B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7204—Capacity control, e.g. partitioning, end-of-life degradation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

데이터 저장을 위한 방법은 블록들로 배열된 다수의 아날로그 메모리 셀들을 포함하는 메모리에 데이터를 저장하는 단계를 포함한다. 블록들의 제1 서브세트는 제1 저장 밀도를 가지고 제1 데이터를 저장하도록 정의되고, 블록들의 제2 서브세트는 제1 저장 밀도보다 더 큰 제2 저장 밀도를 가지고 제2 데이터를 저장하도록 정의된다. 제1 및 제2 서브세트들 각각에서, 하나 이상의 블록들은 여분의 블록들로서 역할을 하도록 할당되고, 불량이 생긴 블록들은 여분의 블록들로 대체된다. 제2 서브세트 내의 여분의 블록들의 수가 미리 정의된 임계 미만으로 감소했음을 검출할 시에, 데이터는 제2 서브세트 내의 적어도 하나의 블록으로부터 제1 서브세트로 카피되고, 적어도 하나의 블록은 제2 서브세트의 여분의 블록들에 추가된다.

Description

하이브리드 ＳＬＣ/ＭＬＣ 메모리 내의 블록 관리 방식들{BLOCK MANAGEMENT SCHEMES IN HYBRID SLC/MLC MEMORY}
본 발명은 일반적으로 데이터 저장에 관한 것이고, 구체적으로는 메모리 디바이스들 내에서의 메모리 블록 관리를 위한 방법들 및 시스템들에 관한 것이다.
플래시 디바이스들과 같은 일부 메모리 디바이스들은 다수의 메모리 블록들을 포함한다. 메모리 블록 관리를 위한 다양한 기법들이 당해 기술분야에 공지되어 있다. 예를 들어, 그 개시내용이 인용에 의해 여기에 포함된 미국 특허 제8,040,744호는 플래시 EEPROM 시스템과 같은 재프로그래밍가능한 비휘발성 메모리 시스템 내의 여분의(spare) 블록들의 관리를 위한 기법들을 기술한다. 기법들의 한 세트에서, 하나의 섹션의 블록들이 에러가 발생하는 경향이 더 많은 바이너리 섹션 및 다중-상태 섹션과 같은 2개의 섹션들로 파티셔닝된 메모리에 대해, 여분의 블록들이 에러가 발생하는 경향이 더 많은 파티션으로부터 에러가 발생하는 경향이 더 적은 파티션으로 전송될 수 있다. 기법들의 또다른 세트에서, 에러가 발생하는 경향이 더 많은 파티션에서 작동하지 않는(fail) 블록들은 다른 파티션 내에서 여분의 블록들로서 역할을 하도록 전송된다.
또다른 예로서, 그 개시내용이 인용에 의해 여기에 포함된 미국 특허 출원 공보 제2010/0174847호는 비휘발성 메모리의 일부분이 캐시로서 동작하도록 메인 다중-레벨 메모리 어레이로부터 파티셔닝되는 기법을 개시한다. 캐시 메모리는 메인 메모리에 비해 기록 유닛들의 더 미세한 입도 및 메모리 셀 당 더 작은 용량(capacity)으로 저장하도록 구성된다. 캐시 메모리는 용량을 증가시키기 위한 요구에 응답하여 메인 메모리로부터의 블록들의 할당에 의해 동적으로 증가한 용량을 가진다. 바람직하게는, 평균보다 더 높은 내구성 카운트(endurance count)를 가지는 블록이 할당된다. 데이터의 논리적 어드레스들은 캐시에 대한 인덱스들의 사이즈를 제한하기 위한 영역(zone)들로 파티셔닝된다.
여기서 기술된 본 발명의 실시예는 데이터 저장을 위한 방법을 제공한다. 방법은 블록들로 배열된 다수의 아날로그 메모리 셀들을 포함하는 메모리에 데이터를 저장하는 것을 포함한다. 블록들의 제1 서브세트는 제1 저장 밀도로 제1 데이터를 저장하도록 정의되고, 블록들의 제2 서브세트는 제1 저장 밀도보다 더 큰 제2 저장 밀도로 제2 데이터를 저장하도록 정의된다. 제1 및 제2 서브세트들 각각에서, 하나 이상의 블록들은 여분의 블록들로서 역할을 하도록 할당되고, 불량이 생긴 블록들은 여분의 블록들로 대체된다. 제2 서브세트 내의 여분의 블록들의 수가 미리 정의된 임계 미만으로 감소했음을 검출할 시에, 데이터는 제2 서브세트 내의 적어도 하나의 블록으로부터 제1 서브세트로 카피되고, 제2 서브세트의 여분의 블록들에 적어도 하나의 블록이 추가된다.
일부 실시예들에서, 데이터를 저장하는 것은 메모리 셀 당 제1 개수의 프로그래밍 레벨들을 사용하여 제1 서브세트 내의 메모리 셀을 프로그래밍하는 것, 및 메모리 셀 당 제1 개수보다 더 큰, 제2 개수의 프로그래밍 레벨들을 사용하여 제2 서브세트 내의 메모리 셀들을 프로그래밍하는 것을 포함한다. 실시예에서, 제1 저장 밀도는 메모리 셀 당 1비트를 포함한다. 개시된 실시예에서, 데이터를 카피하고 적어도 하나의 블록을 추가하는 것은 단지(no more than) 미리 정의된 상한(upper bound)에서 제2 서브세트의 여분의 블록들의 수를 유지하는 것을 포함한다. 실시예에서, 상한은 단일 여분의 블록을 포함한다.
일부 실시예들에서, 데이터를 저장하는 것은 오버-프로비저닝 오버헤드(over-provisioning overhead)로서 제1 서브세트 내의 여분의 블록들을 사용하는 블록 압축 프로세스(block compaction process)를 제1 서브세트에서 수행하는 것을 포함한다. 실시예에서, 방법은 미리 정의된 선택 기준에 따라 제2 서브세트 내의 적어도 하나의 블록을 선택하는 것을 포함한다. 예시적인 실시예에서, 선택 기준은 적어도 하나의 블록 내의 유효 데이터의 양에 의존한다. 또다른 실시예에서, 선택 기준은 적어도 하나의 블록 내의 유효 데이터가 단편화되는 단편들의 수에 의존한다. 또다른 실시예에서, 선택 기준은 적어도 하나의 블록 내의 데이터가 가장 최근에 무효화된(invalidated) 시간에 의존한다.
본 발명의 실시예에 따라, 인터페이스 및 프로세서를 포함하는 데이터 저장 장치가 추가적으로 제공된다. 인터페이스는 블록들로 배열된 다수의 아날로그 메모리 셀들을 포함하는 메모리와 통신하도록 구성되고, 블록들의 제1 서브세트는 제1 저장 밀도로 제1 데이터를 저장하도록 정의되고, 블록들의 제2 서브세트는 제1 저장 밀도보다 더 큰 제2 저장 밀도로 제2 데이터를 저장하도록 정의된다. 프로세서는 여분의 블록들로서 역할을 하도록 하나 이상의 블록들을 제1 및 제2 서브세트들의 각각에 할당하고, 불량이 생긴 블록들을 여분의 블록들로 대체하고, 제2 서브세트 내의 여분의 블록들의 수가 미리 정의된 임계 미만으로 감소했음을 검출할 시에, 제2 서브세트 내의 적어도 하나의 블록으로부터 제1 서브세트로 데이터를 카피하고, 제2 서브세트의 여분의 블록들에 적어도 하나의 블록을 추가하도록 구성된다.
또한, 본 발명의 실시예에 따라, 다수의 블록들을 포함하는 메모리 내에서의 데이터 저장을 위한 방법이 제공된다. 방법은 유효 데이터 및 무효 데이터(invalid data) 모두를 포함하는 블록들 중 하나 이상을 선택하고, 선택된 블록들로부터 다른 저장 위치들로 유효 데이터를 카피하고, 이후, 선택된 블록들을 삭제하는(erase) 압축 프로세스를 실행하는 것을 포함한다. 메모리의 주어진 영역 내에서, 주어진 영역 내에 저장된 유효 데이터 중에서 가장 덜 최근에(least-recently) 프로그래밍된 유효 데이터를 포함하는 블록이 식별된다. 식별된 블록은 압축 프로세스에 대한 후보로서 선택된다. 실시예에서, 블록의 식별 및 선택은 블록 내의 유효 데이터의 양과는 무관하게 수행된다.
본 발명의 실시예에 따라, 인터페이스 및 프로세서를 포함하는 데이터 저장 장치가 추가로 제공된다. 인터페이스는 다수의 블록들을 포함하는 메모리와 통신하도록 구성된다. 프로세서는 유효 데이터 및 무효 데이터 모두를 포함하는 블록들 중 하나 이상을 선택하고, 선택된 블록들로부터 다른 저장 위치들로 유효 데이터를 카피하고, 이후 선택된 블록들을 삭제하는 압축 프로세스를 실행하도록 구성되고, 메모리의 주어진 영역 내에서, 주어된 영역에 저장된 유효 데이터 중에서 가장 덜 최근에 프로그래밍된 유효 데이터를 포함하는 블록을 식별하고, 압축 프로세스에 대한 후보로서 식별된 블록을 선택하도록 추가로 구성된다.
또한, 본 발명의 실시예에 따라, 다수의 블록들을 포함하며, 데이터 캐싱을 위한 제1 영역 및 장기 데이터 저장을 위한 제2 영역으로 분할되는 메모리에 데이터 저장을 하기 위한 방법이 제공된다. 방법은 유효 데이터 및 무효 데이터 모두를 포함하는 블록들 중 하나 이상을 제1 영역에서 선택하고, 선택된 블록들로부터 메모리 내의 다른 저장 위치들로 유효 데이터를 카피하고, 이후 선택된 블록들을 삭제하는 압축 프로세스를 실행하는 것을 포함한다. 블록은 후보 블록의 압축에 의해 발생할 제2 영역에서의 기록 동작들의 수에 기초하여 압축 프로세스에 대한 후보로서 제1 영역에서 선택된다.
일부 실시예들에서, 데이터는, 각각이 적어도 하나의 블록을 포함하는 개별 논리적 매핑 유닛들에 물리적 저장 위치들을 할당하는 논리적-대-물리적 어드레스 매핑에 따라 제2 영역에서 저장되고, 블록을 선택하는 것은 블록 내의 유효 데이터가 속하는 논리적 매핑 유닛들의 수에 기초하여 블록을 선택하는 것을 포함한다. 실시예에서, 블록을 선택하는 것은 블록들의 압축에 의해 발생할 제2 영역 내의 기록 동작들의 각각의 수들에 역으로 관련된 개별 스코어들을 제1 영역 내의 블록들 중 적어도 일부에 할당하는 것, 및 높은 스코어를 가지는 블록들에 압축 프로세스에 대한 블록을 선택할 시의 높은 우선 순위를 부여하는 것을 포함한다.
추가적으로, 본 발명의 실시예에 따라, 인터페이스 및 프로세서를 포함하는 데이터 저장 장치가 제공된다. 인터페이스는 다수의 블록들을 포함하고 데이터 캐싱을 위한 제1 영역 및 장기 데이터 저장을 위한 제2 영역으로 분할되는 메모리와 통신하도록 구성된다. 프로세서는 유효 데이터 및 무효 데이터 모두를 포함하는 블록들 중 하나 이상을 제1 영역에서 선택하고, 선택된 블록들로부터 메모리 내의 다른 저장 위치들로 유효 데이터를 카피하고, 이후 선택된 블록들을 삭제하는 압축 프로세스를 실행하도록 구성되고, 추가로 압축 프로세스에 대한 후보로서의 블록을 후보 블록의 압축에 의해 발생할 제2 영역 내의 기록 동작들의 수에 기초하여 제1 영역에서 선택하도록 구성된다.
본 발명은 도면들과 함께 취해지는, 이들의 실시예들의 후속하는 상세한 설명으로부터 더욱 완전하게 이해될 것이다.
도 1은 본 발명의 실시예에 따라, 메모리 시스템을 개략적으로 예시하는 블록도이다.
도 2-4는, 본 발명의 실시예들에 따른, 메모리 블록들을 관리하기 위한 방법들을 개략적으로 예시하는 흐름도들이다.
개요
일부 메모리 시스템들에서, 예를 들어, 일부 플래시-기반 솔리드 스테이트 드라이브들(SSD:Solid State Drives)에서, 특정 메모리 영역은 메모리의 나머지에 비해 더 작은 저장 밀도로 데이터를 유지하도록 구성된다. 예를 들어, 더 낮은-밀도의 영역은 (단일-레벨 셀(Single-Level Cell) - SLC - 구성으로서 지칭되는) 메모리 셀 당 단일 비트를 유지하도록 구성될 수 있고, 더 높은 밀도의 영역은 (다중-레벨 셀(Multi-Level Cell) - MLC - 구성으로서 지칭되는) 메모리 셀 당 다수의 비트들을 유지하도록 구성될 수 있다. 저장 밀도의 차이가 다양한 방식들로 구현될 수 있지만, 더 낮은 밀도 및 더 높은 밀도의 영역들은, 개별적으로 SLC 및 MLC 영역으로서 일반적으로 여기서 지칭된다.
더 낮은 저장 밀도의 경우, SLC 영역은 통상적으로 더 빠른 프로그래밍 및 판독에 의해, 그리고, MLC 영역에 비해 개선된 내구성, 유지(retention) 및 저장 신뢰성에 의해 특성화된다. SLC 영역은, MLC 영역에 데이터를 전송하기 전에 인입 데이터를 캐싱하기 위해, 또는 민감한(sensitive) 또는 빈번하게 업데이트되는("핫") 데이터를 저장하기 위해서와 같이, 다양한 목적들로 사용될 수 있다. 통상적으로, SLC 영역은 MLC 영역보다 상당히 더 작다.
여기서 기술된 본 발명의 실시예들은 SLC 및 MLC 영역들로 파티셔닝된 메모리들에서의 메모리 관리를 위한 개선된 방법들 및 시스템들을 제공한다. 통상적으로, 메모리는 각각이 다수의 아날로그 메모리 셀들을 포함하는 다수의 메모리 블록들을 포함한다. 일부 실시예들에서, 메모리 제어기는 SLC 및 MLC 영역들 각각에서 여분의 블록들로서의 역할을 하도록 하나 이상의 메모리 블록들을 할당한다. 여분의 블록들은, 예를 들어, - 하기에 상세하게 설명되는 바와 같이 - 불량이 생긴 블록들("배드 블록들(bad blocks)")을 대체하기 위해 또는 메모리의 오버-프로비저닝 오버헤드(over-provisioning overhead)를 증가시키기 위해 사용된다.
일부 개시된 실시예들에서, 메모리 제어기는 MLC 영역 내에 오직 최소 개수의 여분의 블록들만을, 그리고 SLC 영역 내에 가능한 많은 여분의 블록들을 할당한다. SLC 영역이 MLC 영역보다 훨씬 더 작으므로, 각각의 여분의 블록은 MLC 영역에서보다 SLC 영역에서 훨씬 더 큰 비율의 여분의 메모리를 추가한다. 따라서, SLC 영역 내에 추가적인 여분의 블록들을 할당함으로써 달성되는 성능 이득은 MLC 영역 내에 이들 여분의 블록들보다 더 적게 할당함으로써 야기되는 성능 저하보다 일반적으로 훨씬 더 크다.
MLC 영역 내에 적은 개수의 여분의 블록들을 유지하는 것은 위험할 수 있는데, 즉, MLC 메모리 블록들은 사용 동안 불량이 생길 수 있고, MLC 영역은 여분의 블록들을 소진하여 이들을 대체할 수 있다. 따라서, 일부 개시된 실시예들에서, 메모리 제어기는 MLC 영역 내의 여분의 블록들의 수가 특정 최소 임계 미만으로 떨어지지 않음을 검증한다. MLC 영역 내의 여분의 블록들의 수가 너무 낮음을 검출할 시에, 메모리 제어기는 MLC 영역 내의 하나 이상의 블록들로부터 SLC 영역으로 데이터를 카피하고, MLC 영역 내에 릴리즈된 블록들을 여분의 블록들로서 사용한다.
전술된 기법은 메모리 제어기로 하여금 SLC 영역에 많은 수의 여분의 블록들을 할당하고, 따라서, 높은 오버-프로비저닝 비로 인해 높은 스루풋 및 내구성에서 SLC 영역을 동작시키게 한다. 동시에, MLC 영역에 충분한 수의 여분의 블록들이 연속적으로 제공된다. 이러한 트레이드 오프는 메모리 시스템의 전체 성능을 개선하도록 보조한다. 예를 들어, SLC 영역이 데이터를 캐싱하거나 또는 MLC 영역에 관련된 관리 정보를 저장하기 위해 사용되는 경우, 이러한 정보를 더욱 효율적으로 저장하는 것이 또한 MLC 성능을 개선한다.
다른 개시된 실시예들은 SLC 영역 내의 메모리 제어기에 의해 수행되는 블록 압축 프로세스들(또한 "가비지 수집(garbage collection)"으로서 참조됨)과 관련된다. 이러한 실시예들은 압축을 위해 후보 블록들을 선택하기 위한 개선된 기준들을 제공한다. 일부 실시예들에서, 메모리 제어기는 가장 오래된 블록들, 즉, 가장 덜 최근에 기록된 데이터를 포함하는 블록들을 압축을 위한 후보들로서 선택한다. 이러한 기준은, 예를 들어, 그것이 메모리 제어기가 각각의 블록 내의 유효 데이터의 양을 평가하는 것을 요구하지 않으므로, 빠르고 쉬운 관리를 가능하게 한다.
대안적인 실시예들에서, 메모리 제어기는 압축이 발생시킬 MLC 영역 내의 기록 동작들의 수를 고려함으로써 압축을 위한 후보 SLC 블록들을 선택한다. 그것의 압축이 MLC 영역 내에서 작은 개수의 기록 동작들을 발생시키는 SLC 블록들이 통상적으로 선호된다. 예시적인 실시예에서, 메모리 제어기는 특정 사이즈의 매핑 유닛들, 예를 들어, 블록들 또는 블록들의 그룹들에 걸쳐 정의되는 논리적-대-물리적 어드레스 매핑을 사용하여 메모리 내에 데이터를 저장한다. 이들 실시예들에서, 메모리 제어기는 블록 내의 유효 데이터의 양 뿐만 아니라 유효 데이터가 속하는 매핑 유닛들의 수를 고려함으로써 압축을 위한 후보 블록들을 선택할 수 있다. 압축이 MLC 영역에 더 작은 양의 데이터를 카피하는 것을 수반할 것이므로, 그 데이터가 작은 개수의 매핑 유닛들에 속하는 블록에 대한 압축을 수행하는 것이 통상적으로 바람직하다.
시스템 기재
본 발명의 실시예들에 따르면, 도 1은 메모리 시스템(20)을 개략적으로 예시하는 블록도이다. 시스템(20)은, 컴퓨팅 디바이스들, 셀룰러 폰들 또는 다른 통신 단말들, 이동식 메모리 모듈들(때때로 "USB 플래시 드라이브들"로서 지칭됨), 솔리드 스테이트 디스크(SSD)들, 디지털 카메라들, 음악 및 다른 미디어 플레이어들 및/또는 데이터가 저장되고 검색되는 임의의 다른 시스템 또는 디바이스에서와 같은, 다양한 호스트 시스템들 및 디바이스들에서 사용될 수 있다.
시스템(20)은 메모리 셀 어레이(28)에 데이터를 저장하는 메모리 디바이스(24)를 포함한다. 메모리 어레이는 다수의 메모리 블록들(30)을 포함한다. 각각의 메모리 블록(30)은 다수의 아날로그 메모리 셀들을 포함한다. 본 특허 출원의 문맥에서 그리고 청구항들에서, 용어 "아날로그 메모리 셀"은 전기적 전압 또는 전하(charge)와 같은 물리적 파라미터의 연속적인 아날로그 값을 유지하는 임의의 메모리 셀을 기술하도록 사용된다. 어레이(28)는 예를 들어, NAND, NOR 및 차지 트랩 플래시(CTF:Charge Trap Flash) 플래시 셀들, 위상 변경 RAM(PRAM(phase change RAM), 또한 위상 변경 메모리(PCM:Phase Change Memory)로 지칭됨), 질화물 판독 전용 메모리(NROM:Nitride Read Only Memory), 강유전성 RAM(FRAM:Ferroelectric RAM), 자기 RAM(MRAM:magnetic RAM) 및/또는 동적 RAM(DRAM:Dynamic RAM) 셀들과 같은 임의의 종류의 아날로그 메모리 셀들을 포함할 수 있다.
셀들에 저장된 전하 레벨들 및/또는 셀들에 기록되고 셀들로부터 판독된 아날로그 전압들 또는 전류들은 여기서 집합적으로 아날로그 값들, 아날로그 저장 값들 또는 저장 값들로서 지칭된다. 저장 값들은, 예를 들어, 임계 전압들 또는 임의의 다른 적절한 종류의 저장 값들을 포함할 수 있다. 시스템(20)은 또한 프로그래밍 레벨들로서 지칭되는 개별 프로그래밍 상태들을 가정하도록 셀들을 프로그래밍함으로써 아날로그 메모리 셀들에 데이터를 저장한다. 프로그래밍 상태들은 가능한 상태들의 유한 세트로부터 선택되고, 각각의 프로그래밍 상태는 특정 공칭 저장 값(nominal storage value)에 대응한다. 예를 들어, 3비트/셀 MLC은 8개의 가능한 공칭 저장 값들 중 하나를 셀로 기록함으로써 8개의 가능한 프로그래밍 상태들 중 하나를 가정하도록 프로그래밍될 수 있다.
메모리 디바이스(24)는 메모리 디바이스 내의 저장을 위한 데이터를 아날로그 저장 값들로 변환하고 이들을 메모리 셀들에 기록하는 판독/기록(R/W) 유닛(36)을 포함한다. 대안적인 실시예들에서, R/W 유닛은 변환을 수행하지 않지만, 전압 샘플들, 즉, 셀들 내의 저장을 위한 저장 값을 제공받는다. 어레이(28)로부터 데이터를 판독할 시에, R/W 유닛(36)은 메모리 셀들의 저장 값들을 하나 이상의 비트들의 분해능(resolution)을 가지는 디지털 샘플들로 변환한다. 데이터는 통상적으로, 페이지들로서 지칭되는 그룹들에서 메모리 셀들에 기록되고 메모리 셀들로부터 판독된다. 일부 실시예들에서, R/W 유닛은 하나 이상의 네거티브 삭제 펄스들(negative erasure pulses)을 셀들에 인가함으로써 메모리 셀들의 그룹을 삭제할 수 있다. 삭제는 통상적으로 전체 메모리 블록들에서 수행된다.
메모리 디바이스(24) 내 및 외부의 데이터의 저장 및 검색은 메모리 제어기(40)에 의해 수행된다. 메모리 제어기는 메모리 디바이스(24)와 통신하기 위한 인터페이스(44), 및 다양한 메모리 관리 기능들을 수행하는 프로세서(48)를 포함한다. 특히, 프로세서(48)는 여기서 기술된 메모리 블록 관리 방식들을 수행한다.
메모리 제어기(40)는, 메모리 디바이스 내의 저장을 위한 데이터를 수용하기 위한, 그리고 메모리 디바이스로부터 검색된 데이터를 출력하기 위한, 호스트(52)와 통신한다. 메모리 제어기(40), 및 특히 프로세서(48)는 하드웨어에서 구현될 수 있다. 대안적으로, 메모리 제어기는 적절한 소프트웨어, 또는 하드웨어 및 소프트웨어 엘리먼트들의 조합을 실행하는 마이크로프로세서를 포함할 수 있다.
도 1의 구성은 순수하게 개념상의 명료성의 목적으로 도시된 예시적인 시스템 구성이다. 임의의 다른 적절한 메모리 시스템 구성이 또한 사용될 수 있다. 다양한 인터페이스들, 어드레싱 회로들, 타이밍 및 시퀀싱 회로들 및 디버깅 회로들과 같은 본 발명의 원리들의 이해를 위해 필요하지 않은 엘리먼트들은 명료함을 위해 도면으로부터 생략되었다.
도 1의 예가 단일 메모리 디바이스(24)를 도시하지만, 시스템(20)은 메모리 제어기(40)에 의해 제어되는 다수의 메모리 디바이스들을 포함할 수 있다. 도 1에 도시된 예시적인 시스템 구성에서, 메모리 디바이스(24) 및 메모리 제어기(40)는 2개의 별도의 집적 회로(IC)들로서 구현된다. 그러나, 대안적인 실시예들에서, 메모리 디바이스 및 메모리 제어기는 단일의 멀티-칩 패키지(MCP:Multi-Chip Package) 또는 시스템 온 칩(SoC)에서 별도의 반도체 다이들 상에 집적될 수 있고, 내부 버스에 의해 상호접속될 수 있다. 또한 대안적으로, 메모리 제어기 회로의 일부 또는 전부는 메모리 어레이가 배치된 동일한 다이 상에 상주할 수 있다. 또한 대안적으로, 메모리 제어기(40)의 기능성의 일부 또는 전부는 소프트웨어에서 구현되고 호스트 시스템의 프로세서 또는 다른 엘리먼트에 의해 수행될 수 있다. 일부 실시예들에서, 호스트(44) 및 메모리 제어기(40)는 동일한 다이 상에, 또는 동일한 디바이스 패키지 내의 별도의 다이들 상에 제작될 수 있다.
일부 실시예들에서, 메모리 제어기(40)는 여기서 기술된 기능들을 수행하기 위해 소프트웨어에서 프로그래밍된 범용 프로세서를 포함한다. 소프트웨어는 예를 들어, 네트워크를 통해, 전자 형태로 프로세서에 다운로드될 수 있거나, 또는 이는, 대안적으로 또는 추가적으로, 자기, 광학, 또는 전자 메모리와 같은 비-일시적 유형 매체 상에 제공되고 그리고/또는 저장될 수 있다.
어레이(28)의 예시적인 구성에서, 각각의 블록(30) 내의 메모리 셀들은 다수의 행들 및 열들로 배열되고, 각각의 메모리 셀은 플로팅-게이트 트랜지스터를 포함한다. 각각의 행 내의 트랜지스터들의 게이트들은 워드 라인들에 의해 접속되고, 각각의 열 내의 트랜지스터들의 소스들은 비트 라인들에 의해 접속된다. 메모리 어레이는 통상적으로, 다수의 페이지들, 즉, 동시에 프로그래밍되고 판독되는 메모리 셀들의 그룹들로 분할된다. 페이지들은 때때로 섹터들로 세부분할된다. 일부 실시예들에서, 각각의 페이지는 어레이의 전체 행을 포함한다. 대안적인 실시예들에서, 각각의 행(워드 라인)은 둘 이상의 페이지들로 분할될 수 있다. 예를 들어, 일부 디바이스들에서, 각각의 행은 2개의 페이지들로 분할되는데, 하나는 홀수-순서(odd-order)의 셀들을 포함하고, 다른 하나는 짝수-순서(even-order)의 셀들을 포함한다.
통상적으로, 메모리 제어기(40)는 페이지 유닛들로 데이터를 프로그래밍하지만, 전체 메모리 블록들(30)을 삭제한다. 통상적으로, 반드시는 아니지만, 메모리 블록은 106개 정도의 메모리 셀들 상에 있는 반면, 페이지는 103 - 104 개 정도의 메모리 셀들 상에 있다.
여분의 블록들을 가지는 SLC 및 MLC 영역들로의 메모리 파티셔닝
일부 실시예들에서, 메모리 블록들(30)은 단일-레벨 셀(SLC:Single-Level Cell) 영역(34) 및 다중-레벨 셀(MLC:Multi-Level Cell) 영역(36)으로 파티셔닝된다. 영역들(34 및 36)은 저장 밀도에 있어서, 즉, 데이터를 저장하기 위해 사용되는 메모리 셀 당 비트들의 수에 있어서 서로 상이하다. MLC 영역(36) 내의 저장 밀도는 SLC 영역(34) 내에서보다 더 높다. 일부 실시예들에서, SLC 영역(34) 내의 메모리 셀들은 (예를 들어, 2개의 가능한 프로그래밍 레벨로 프로그래밍됨으로써) 메모리 셀 당 단일 비트를 유지하는 반면, MLC 영역(36) 내의 메모리 셀들은 (예를 들어, 둘 초과의 가능한 프로그래밍 레벨들로 프로그래밍됨으로써) 셀 당 다수의 비트들을 유지한다. 대안적으로, 영역(34) 내의 메모리 셀들은 영역(36) 내의 메모리 셀들보다 더 낮은 임의의 다른 적절한 저장 밀도를 가질 수 있다.
여기서 기술된 실시예들이 1 비트/셀로 데이터를 저장하는 SLC 영역 및 1 비트/셀 초과로 데이터를 저장하는 MLC 영역을 지칭하지만, 개시된 기법들이 또다른 메모리 영역에서보다 더 높은 밀도로 하나의 메모리 영역 내에 데이터를 저장하기 위한 임의의 다른 적절한 기법을 가지고 사용될 수 있다. 대안적으로, 상이한 개수들의 프로그래밍 레벨들을 사용하는 것에 대해, 상이한 저장 밀도가 임의의 다른 적절한 기법을 사용하여 영역들(34 및 36)에서 구현될 수 있다.
더 작은 저장 밀도로 인해, SLC 영역(34)은 통상적으로, 더 빠른 프로그래밍, 더 긴 내구성 및 유지, 및 때때로 더 높은 저장 신뢰성에 의해 특성화된다. 다양한 실시예들에서, SLC 영역은 시스템(20)에서 상이한 기능들을 제공할 수 있다. 예를 들어, 데이터가 MLC 영역(36) 내의 그것의 장기 목적지 어드레스로 카피될 때까지, SLC 영역(34)은 호스트로부터 수신되는 데이터를 임시로 캐싱하기 위해 사용될 수 있다. 이러한 기능은 때때로 "바이너리 캐시(binary cache)" 또는 "SLC 캐시"로서 지칭된다. 추가적으로 또는 대안적으로, SLC 영역(34)은 매핑 테이블들과 같은 매우 민감한 정보를 저장하기 위해 사용될 수 있다. 또다른 예로서, SLC 영역(34)은 빈번하게 업데이트되는 데이터("핫" 데이터)를 저장하기 위해 사용될 수 있다.
통상적으로, SLC 영역(34)의 사이즈는 MLC 영역(36)의 사이즈보다 훨씬 더 작다. 일 예시적인 실시예에서, SLC 영역은 50개의 블록들(34)을 포함하는 반면, MLC 영역(36)은 2000개의 블록들을 포함한다. 대안적으로, SLC 및 MLC 영역들의 사이즈들 사이의 임의의 다른 적절한 비율들(proportions)이 사용될 수 있다. 일부 실시예들에서, SLC 영역 내의 메모리 셀들 및 메모리 블록들은 MLC 영역에서와는 구조에 있어서 상이하다. 다른 실시예들에서, SLC 영역 내의 메모리 셀들 및 메모리 블록들은 MLC 영역 내의 메모리 셀들 및 메모리 블록들과 유사하거나 동일하다.
일부 실시예들에서, SLC 및 MLC 영역들 각각은 여분의 블록들로서 역할을 하는 특정 개수의 블록들(34)을 포함한다. 하기에 설명된 바와 같이, 여분의 블록들은 불량이 생긴 블록들("배드 블록들")을 대체하기 위해, 그리고 압축 또는 "가비지 수집" 프로세스들에서 사용되는 오버-프로비저닝을 위해서와 같은 다양한 목적들로 사용될 수 있다.
디바이스(24)와 같은 아날로그 메모리에서, 데이터는 페이지 유닛들 내의 메모리에 기록되지만, 삭제는 전체 메모리 블록들에 적용된다. 데이터는 오직 삭제된 페이지들에만 기록되며, 따라서, 제 자리에서 데이터를 업데이트하는 것이 가능하지 않다. 데이터를 업데이트하는 것은 또다른 물리적 저장 위치에 업데이트된 데이터를 기록하는 것, 데이터의 이전 버전을 무효한 것으로서 마킹하는 것, 및 물리적 저장 위치들에 논리적 어드레스들을 동적으로 매핑하는 것을 수반한다.
위의 특성들로 인해, 메모리의 메모리 블록들은, 그것의 업데이트된 버전들이 다른 물리적 저장 위치들에 저장된 무효 데이터 페이지들을 점진적으로 누적시킨다. 무효 페이지들의 수를 감소시키기 위해, 메모리 제어기는 압축, 또는 "가비지 수집" 프로세스를 수행한다. 이러한 프로세스는 압축을 위해 하나 이상의 메모리 블록들을 선택하고, 선택된 메모리 블록들로부터 다른 저장 위치들에 유효 데이터를 카피하고, 이후 선택된 메모리 블록들을 삭제한다. 삭제된 블록들은 이후 후속적인 프로그래밍을 위해 준비된다.
(예를 들어, 블록 압축마다 수행되는 카피 동작들의 평균 수에 의해 수량화될 수 있는) 압축 프로세스의 효율성은 메모리의 오버-프로비저닝 비(over-provisioning ratio)(메모리의 실제 물리적 용량과 데이터 저장을 위해 외부 엔티티에 제공되는 특정된 용량 사이의 비)의 함수로서 개선된다.
통상적으로, 블록들(30) 내에 유효 데이터("홀들")를 보유하지 않는 메모리 영역들의 집계된 사이즈는 오버-프로비저닝 오버헤드로서 지칭된다. 오버-프로비저닝 오버헤드는, 특정된 메모리 용량의 단편으로서 정의되는 오버-프로비저닝 비로서 특정될 수 있다. 예를 들어, 메모리가 5%의 오버-프로비저닝 비를 사용하고, 메모리가 논리적으로 풀(full)인 경우, 각각의 메모리 블록은 평균적으로 단지 95%만 프로그래밍된다.
메모리가 오버-프로비저닝되는 경우, 가비지 수집이 더욱 효율적으로 수행될 수 있다. 다시 말해, 블록 압축 당 카피 동작들의 수가 감소될 수 있다. 가비지 수집의 효율성은 메모리에서 사용되는 오버-프로비저닝 비의 함수로서 증가한다. 오버-프로비저닝 비의 증가는 메모리 셀들의 웨어링(wearing)을 감소시키고, 프로그래밍 스루풋을 증가시킨다. 셀 웨어링에 대한 오버-프로비저닝 오버헤드 및 저장 스루풋의 효과는 메모리가 풀이거나 거의 풀인 경우 특히 강하다.
통상적으로, 프로세서(48)는 SLC 영역(34) 내의 여분의 블록들로서 역할을 하기 위한 하나 이상의 블록들(30), 및 MLC 영역(36) 내의 여분의 블록들로서 역할을 하기 위한 하나 이상의 블록들(30)을 할당한다. 각각의 여분의 블록은, 예를 들어, 사용 동안 불량이 생긴 블록을 대체하기 위한, 또는 오버-프로비저닝 비를 증가시키고 따라서 압축 프로세스의 효율성을 개선하기 위한 후보로서, 그것의 개별 영역(SLC 또는 MLC) 내에서 사용된다.
SLC 및 MLC 영역들 내의 여분의 블록들의 효율적 할당
메모리 제어기(40)는 SLC 영역(34) 또는 MLC 영역(36) 중 어느 하나에서 여분의 블록들로서 역할을 하도록 임의의 원하는 개수의 블록들(30)을 할당할 수 있다. 또한, 메모리 제어기는 다른 영역을 양보하여 하나의 영역 내의 여분의 블록들의 수를 증가시키기 위해 하나의 영역으로부터 다른 영역으로 데이터를 카피할 수 있다.
본 발명의 일부 실시예들에서, 메모리 제어기(40)는, MLC 영역 내에 오직 최소 개수의 여분의 블록들을 유지하는 것을 댓가로, SLC 영역 내에 많은 수의 여분의 블록들을 할당한다. 이러한 종류의 할당은 SLC 영역의 성능을 크게 향상시킨다. 위에서 주지된 바와 같이, SLC 영역은 통상적으로 MLC 영역보다 훨씬 더 작다. 따라서, SLC 영역에 추가적인 여분의 블록들을 할당함으로써 달성된 성능 이득은 일반적으로 MLC 영역으로부터 이들 여분의 블록들을 제거함으로써 야기되는 성능 저하보다 훨씬 더 크다.
예를 들어, 2000개 블록들 및 20개의 추가적인 여분의 블록들의 특정 크기를 가지는 2비트/셀 MLC 영역, 및 50개 블록들을 가지는 1 비트/셀 SLC 영역으로 파티셔닝되는 메모리를 고려하자. 반면, 20개의 여분의 블록들 중 19개가 SLC 영역에 재할당되는 시나리오를 고려하되, 이는 MLC 영역이 오직 단일 여분의 블록을 가지는 반면 SLC 영역이 50개 대신 69개의 여분의 블록들을 가짐을 의미한다. 이러한 재할당은 SLC 영역 내의 여분의 블록들의 수에 있어서 대략 40%의 증가 - 상당한 성능 개선을 제공하는 증가 - 를 의미한다. MLC 영역 내의 단일의 여분의 블록은 여전히 메모리 제어기로 하여금 블록 압축을, 그러나 가능하게는 감소한 효율성으로 수행하게 한다.
실제로, MLC 영역(36) 내의 메모리 블록들 중 일부는 시간 경과에 따라 불량이 생길 수 있다("배드 블록들"). 메모리 제어기(40)가 메모리 블록이 불량임을 검출하는 경우, 그것은 이 블록을 여분의 블록으로 대체한다. MLC 영역에 오직 최소 개수의 여분의 메모리 블록들(예를 들어, 위의 예에서와 같이 단일의 여분의 블록)이 할당되는 경우, MLC 영역 내의 여분의 블록은 모두 일부 포인트에서 사용될 수 있다. 이러한 경우, 사용자 데이터를 저장하기 위해 이용가능한 메모리 공간은 특정 사이즈 미만에 들 수 있다.
따라서, 일부 실시예들에서, 메모리 제어기 내의 프로세서(48)는, MLC 영역 내의 여분의 블록들의 수가 특정 최소 값 미만으로 떨어짐을 검출할 시에, MLC 영역 내의 추가적인 여분의 블록들을 자유롭게 하기 위해 MLC 영역(36)으로부터 SLC 영역(34)으로 데이터를 카피한다. 일부 실시예들에서, 프로세서(48)는 단지 특정 상한에서 MLC 영역 내에 여분의 블록들의 수를 유지한다. 이들 메커니즘은 MLC 영역 내에 충분한 개수의 여분의 블록들을 적응적으로 유지하는 한편, 동시에 가장 높은 가능한 개수의 여분의 블록들을 SLC 영역에 할당한다.
프로세서(48)는 예를 들어, 삭제에 실패한 블록들 또는 정확하게 데이터를 프로그래밍하는 것에 실패한 블록들을 검출함으로써, 임의의 적절한 기법을 사용하여 MLC 영역 내의 불량 블록들을 검출할 수 있다.
도 2는 본 발명의 실시예에 따라 메모리 블록들을 관리하기 위한 방법을 개략적으로 예시하는 흐름도이다. 방법은 초기 할당 단계(60)에서, 메모리 제어기(40) 내의 프로세서(48)가 SLC 및 MLC 영역들에 여분의 메모리 블록들을 할당하는 것으로 시작한다. 프로세서(48)는 SLC 영역(34) 내의 여분의 블록들로서 역할을 하기 위한 하나 이상의 블록들, 및 MLC 영역(36) 내의 여분의 블록들로서 역할을 하기 위한 하나 이상의 블록들을 할당한다. 위에서 설명된 바와 같이, 프로세서(48)는 통상적으로, SLC 영역 내에 가능한 많은 여분의 블록들, 및 MLC 영역 내에 오직 특정 최소 개수의 여분의 블록들을 할당한다.
프로세서(48)는 저장 단계(64)에서 SLC 및 MLC 영역들 내에 데이터를 저장한다. 특정 저장 프로세스들은, 예를 들어, SLC 영역의 기능성(예를 들어, 바이너리 캐시, 또는 민감한 또는 자주-업데이트되는 데이터에 대한 저장 공간)에 따라, 실시예마다 상이할 수 있다. 통상적으로, 프로세서(48)는, 각각의 영역에 할당된 여분의 블록들을 사용하여, SLC 및 MLC 영역들 각각 내에서 별도로 가비지 수집 및 배드 블록들의 교체를 수행한다.
동작 동안, 프로세서(48)는 배드 블록 체크 단계(68)에서, 새로운 불량 블록이 MLC 영역(36) 내에 존재하는지의 여부를 체크한다. 어떠한 새로운 배드 블록들도 검출되지 않는 경우, 방법은 시스템(20)이 데이터를 계속 저장하는 위의 단계(64)로 루프백한다.
새로운 불량 블록이 MLC 영역에서 검출되는 경우, 프로세서(48)는, 여분의 블록 체크 단계(72)에서, 여분의 블록이 MLC 영역에서 이용가능한지의 여부를 체크한다. 여분의 블록이 MLC 영역에서 이용가능한 경우, 대체 단계(76)에서, 프로세서(48)는 불량 블록을 여분의 블록으로 대체한다. 방법은 이후 위의 단계(64)로 루프백한다.
반면, MLC 영역 내에 더 이상 이용가능한 여분의 블록들이 존재하지 않는 경우, 여분의 생성 단계(80)에서, 프로세서(48)는 추가적인 여분의 블록들로서 역할을 하도록 MLC 영역(36) 내의 하나의 블록 또는 블록들을 자유롭게 한다. 실시예에서, 프로세서(48)는 MLC 영역(36) 내의 하나 이상의 블록들로부터 SLC 영역(34)으로 데이터를 카피하고, 이후, MLC 블록들을 삭제하고, 이들을 여분의 블록들로서 역할을 하도록 할당한다. 이들 MLC 블록들에 이전에 상주했던 데이터는 이제 SLC 영역에 저장되고, 요청될 때 이러한 대안적인 위치로부터 검색될 수 있다. SLC 영역 내의 더 작은 저장 밀도로 인해, 주어진 MLC 블록으로부터의 데이터는 통상적으로 둘 이상의 SLC 블록들에 카피된다. 프로세서(48)는 단계(76)에서 불량 블록을 새롭게-할당된 여분의 블록으로 대체할 수 있고, 방법은 위의 단계(64)로 루프백한다.
도 2의 방법은 순수하게 개념적 명료화의 목적으로 선택된 예시적인 방법이다. 대안적인 실시예들에서, 다른 적절한 방법들이 또한 사용될 수 있다. 예를 들어, 도 2의 방법에서, MLC 영역 내의 이용가능한 여분의 블록들의 수가 제로로 떨어지는(즉, 여분의 블록들이 더이상 이용가능하지 않은) 경우, 새로운 여분의 블록이 MLC 영역 내에 생성된다. 대안적인 실시예들에서, MLC 영역 내의 여분의 블록들의 수가 임의의 다른 적절한 임계 미만으로 떨어지는 경우 프로세스가 개시될 수 있다. 위의 프로세스는 MLC 영역 내에 임의의 적절한 개수의 새로운 여분의 블록들을 생성하기 위해 사용될 수 있다.
또다른 예로서, 도 2의 방법에서, MLC 영역 내의 배드 블록을 검출하는 것에 응답하여 새로운 여분의 MLC 블록이 생성된다. 대안적인 실시예들에서, 필요한 경우, 새로운 여분의 블록이 다른 이벤트들에 응답하여 또는 주기적으로 생성될 수 있다. 예를 들어, 프로세서(48)는 MLC 영역 내의 여분의 블록들의 수가 허용된 최소 개수 미만인지의 여부를 체크하는 배경 작업(background task)을 실행할 수 있다. MLC 영역 내의 여분의 블록들의 수가 너무 낮은 경우, 프로세서(48)는 SLC 영역에 데이터를 카피함으로써 하나 이상의 새로운 여분의 MLC 블록들을 생성할 수 있다.
프로세서(48)는 어느 MLC 블록을 자유롭게 하고 여분의 블록으로 변환할지를 선택하기 위해 다양한 방법들 및 기준들을 사용할 수 있다. 예시적인 실시예에서, 프로세서(48)는 가장 작은 양의 유효 데이터를 가지는 블록 - 통상적으로 블록을 자유롭게 하기 위해 요구되는 카피 동작들의 수를 감소시키는 기준 - 을 선택한다. 또다른 실시예에서, 프로세서(48)는 그것의 유효 데이터가 가장 작은 개수의 단편들로 단편화되는 블록 - 통상적으로 SLC 영역의 가상-대-물리적 어드레스 매핑의 사이즈를 감소시키는 기준 - 을 선택한다. 또다른 실시예에서, 프로세서(48)는 (예를 들어, MLC 영역에서의 압축 동안 데이터의 카피의 결과로서) 데이터가 가장 최근에 무효화된 블록을 선택한다. 또한 대안적으로, 프로세서(48)는 임의의 다른 적절한 기준을 사용하여 여분의 블록들로의 변환을 위한 MLC 블록들을 선택할 수 있다.
SLC 영역에서의 압축을 위한 블록들을 선택하기 위한 기준들
일부 실시예들에서, 메모리 제어기(40) 내의 프로세서(48)는 SLC 영역(34) 내에서 압축("가비지 수집") 프로세스를 실행한다. 압축 프로세스는 유효 및 무효 데이터 모두를 포함하는 영역(34) 내의 하나 이상의 블록들(30)을 선택하고, (SLC 영역(34)에서의 그리고/또는 MLC 영역(36)에서의) 다른 저장 위치들에 유효 데이터를 카피하고, 이후 블록들을 삭제한다.
임의의 블록 압축 동작은 하나의 위치로부터 또다른 위치로 특정량의 데이터를 카피하는 것을 수반한다. 압축을 위해 후보 블록들을 선택할 시에, 통상적으로, 그것의 압축이 오직 소량의 데이터를 카피하는 것을 수반할 블록들을 선택하는 것이 바람직하다. 이러한 종류의 선택은 메모리 스루풋 및 내구성을 증가시키는 것을 보조한다. 또다른 고려사항은 후보 선택 프로세스에 포함된 관리 오버헤드이다.
본 발명의 일부 실시예들에서, 프로세서(48)는 SLC 영역 내에서 (하나 이상의) 가장 오래된 블록들을 압축을 위한 후보들로서 선택한다. 다시 말해, 프로세서(48)는 SLC 영역에서 가장 덜 최근에 프로그래밍된 데이터를 포함하는 하나 이상의 블록들을 선택한다. 용어 "가장 덜 최근에 프로그래밍된 데이터"는 기록 동작이 호스트로부터 수신된 새로운 데이터의 결과였는지 또는 내부 카피(예를 들어, 압축) 동작의 결과였는지의 여부와는 무관하게, 데이터가 기록되었던 시간을 지칭한다.
압축을 위해 가장 오래된 블록들을 선택하는 것은, 메모리 제어기로 하여금, 높은 가능성(likelihood)으로, 가까운 미래에 업데이트되지 않을 블록들을 압축하게 한다. 또한, 이러한 선택 기준이 빠르고 용이한 방식으로 구현될 수 있는데, 왜냐하면, 이것이 블록 내의 유효 데이터의 양에 의존하지 않기 때문이다. 이러한 기준을 사용하기 위해, 메모리 제어기는 블록 당 유효 또는 무효 데이터의 양을 평가하거나 추적할 필요가 없다.
도 3은 본 발명의 실시예에 따라 메모리 블록들을 관리하기 위한 방법을 개략적으로 예시하는 흐름도이다. 도면의 좌측은 저장 프로세스를 도시하는 반면, 도면의 우측은 블록 선택 및 압축 프로세스를 도시한다. 두 프로세스들은 통상적으로 메모리 제어기에 의해 병렬로 수행된다.
저장 프로세스는, 입력 단계(90)에서, 메모리 제어기(40) 내의 프로세서(48)가 호스트(52)로부터 저장을 위한 데이터를 수용하는 것으로 시작한다. 캐싱 단계(94)에서, 프로세서(48)는 SLC 영역(34)에서 데이터를 캐싱한다. 추후 시점에서, 전송 단계(98)에서, 메모리 제어기는 MLC 영역(36)에서의 장기 저장을 위해 SLC 영역으로부터 데이터를 전송한다.
선택 및 압축 프로세스는, 가장 오래된 블록 식별 단계(100)에서, 프로세서(48)가 SLC 영역에서 가장 오래된 블록 또는 블록들을 식별하는 것으로 시작한다. 가장 오래된 블록은 SLC 영역 내의 가장 덜 최근에 기록된 데이터를 포함하는 블록으로서 정의된다. 프로세서(48)는 이후, 압축 단계(104)에서, 식별된 블록 또는 블록들을 압축한다. 압축은 SLC 영역에서 또는 MLC 영역에서, 식별된 가장 오래된 블록 또는 블록들로부터 새로운 위치로 유효 데이터를 카피하는 것을 포함할 수 있다. 가장 오래된 블록들은 이후 삭제되고, 새로운 프로그래밍을 위해 준비된다.
대안적인 실시예들에서, 메모리 제어기(40)는 논리적-대-물리적 어드레스 매핑 방식을 사용하여 메모리 디바이스(24)에 데이터를 저장한다. 이들 실시예들에서, 데이터는 논리적 어드레스들을 사용하여 호스트(52)에 의해 어드레싱되고, 메모리 제어기는 논리적 어드레스들을 디바이스(24) 내의 물리적 저장 위치들로 변환한다(translate). 하나의 물리적 저장 위치로부터 또다른 물리적 저장 위치로 (예를 들어, 압축 동안) 데이터를 이동시킬 시에, 메모리 제어기는 이동된 데이터의 논리적 어드레스에 매핑된 물리적 저장 위치를 업데이트시킨다.
메모리 제어기의 논리적-대-물리적 어드레스 매핑 방식은 통상적으로 특정 사이즈의 매핑 유닛들에 걸쳐 정의된다. 다시 말해, 매핑 유닛은 매핑이 정의되고 수행되는 기본 입도(granularity)이다. 매핑 유닛 사이즈는, 예를 들어, 단일 블록 또는 하나 초과의 블록을 포함할 수 있다.
예시적인 실시예에서, SLC 영역은 데이터 캐싱을 위해 사용되고, MLC 영역은 장기 데이터 저장을 위해 사용되고, 프로세서(48)는 이하의 정책에 따라 SLC 영역에서 압축을 수행하는 블록-기반 플래시 변환 계층(FTL:Flash Translation Layer)을 수행한다.
■ 압축을 위한 SLC 블록을 선택한다.
■ 데이터의 적어도 일부를 선택된 SLC 블록으로부터 MLC 영역 내의 이 데이터의 타겟 논리적 어드레스들로 카피한다. 이러한 동작은 SLC 영역 내의 다른 블록들로부터 MLC 영역으로 추가적인 데이터를 카피하는 것을 수반할 수 있는데, 왜냐하면, 선택된 MLC 블록 내의 데이터가 MLC 영역으로 일괄하여(en-bloc) 카피되어야 하는 매핑 유닛들(이 예에서 논리적 MLC 블록들)에 속할 수 있기 때문이다.
■ SLC 영역에서 대안적인 위치(예를 들어, 개방 블록)에 선택된 블록 내의 나머지 데이터를 카피한다.
일부 실시예들에서, 메모리 제어기(40) 내의 프로세서(48)는 압축이 발생시킬 MLC 영역 내의 기록 동작들의 수를 고려함으로써 압축을 위한 SLC 영역(34) 내의 후보 블록들을 선택한다. 이러한 기록 동작들은, 예를 들어, 선택된 블록으로부터 MLC 영역으로 데이터를 카피할 때 뿐만 아니라, 선택된 SLC 블록으로부터 카피된 데이터와 동일한 매핑 유닛들에 속하는 다른 SLC 블록들로부터의 데이터를 MLC 영역에 카피할 때, 발생할 것이다. 프로세서(48)는 통상적으로, 그것의 압축이 MLC 영역에서 작은 수(예를 들어, 가능한 가장 작은 수)의 기록 동작들을 야기할 SLC 블록들을 선택한다. MLC 기록 동작들이 레이턴시의 견지에서 지배적이므로, 이러한 종류의 선택 기준은 SLC 압축 프로세스의 효율성을 증가시킨다.
일부 실시예들에서, 프로세서(48)는, SLC 블록의 압축이 발생시킬 MLC 기록 동작들의 수에 역으로 관련된(inversely-related) 개별 스코어를 SLC 영역 내의 각각의 블록에 할당한다. 이들 실시예들에서, 프로세서(48)는 높은 스코어들을 가지는 블록들에, 압축을 위한 SLC 블록들을 선택할 시의 선호(preference)를 부여한다.
프로세서(48)는 주어진 SLC 블록을 압축함으로써 야기될 MLC 영역 내의 기록 동작들의 수를 추정하기 위해 임의의 적절한 방법을 사용할 수 있다. 일부 실시예들에서, 추정은 SLC 블록 내의 데이터가 속하는 매핑 유닛들의 수를 고려할 것이다. 따라서, 일부 실시예들에서, 프로세서(48)는 블록 내의 유효 데이터의 양 뿐만 아니라 유효 데이터가 속하는 매핑 유닛들의 수를 고려함으로써 압축을 위한 SLC 영역(34) 내의 후보 블록들을 선택한다. 예를 들어, 동일한 양의 유효 데이터를 포함하는 2개의 블록들을 고려한다. 그러나, 하나의 블록에서, 모든 유효 데이터가 단일 매핑 유닛에 속하는 반면, 다른 블록에서, 유효 데이터는 다수의 매핑 유닛들에 속한다.
압축을 수행할 시에, 유효 데이터는, 매핑 유닛 입도에서, 압축된 블록으로부터 또다른 저장 위치로 카피된다. 따라서, 유효 데이터가 다수의 매핑 유닛들에 속하는 경우, 많은 양의 데이터가 카피되어야 할 것이다. 이러한 이유로, 통상적으로 그것의 유효 데이터가 작은 개수의 매핑 유닛들에 속하는 블록들을 압축하는 것이 바람직하다.
일부 실시예들에서, 프로세서(48)는 블록 내의 유효 데이터가 속하는 매핑 유닛의 개수를 고려한 기준을 사용하여 압축을 위한 SLC 영역(34) 내의 후보 영역들을 선택한다. 그것의 유효 데이터가 작은 수의 매핑 유닛들에 속하는 블록들이 통상적으로 압축을 위해 선호될 것이며, 그 역도 성립한다. 작은 양의 유효 데이터를 가지는 블록들은 통상적으로 압축을 위해 선호될 것이며, 그 역도 성립한다. 일부 실시예들에서, 프로세서(48)는, 블록 내의 유효 데이터의 양과 역으로 관련되며 또한 블록 내의 유효 데이터가 속하는 매핑 유닛들의 수에 역으로 관련되는 개별 스코어를 SLC 영역 내의 각각의 블록에 할당한다. 이들 실시예들에서, 프로세서(48)는 높은 스코어들을 가지는 블록에 압축을 위한 블록들을 선택할 시의 선호를 부여한다.
도 4는 본 발명의 실시예에 따라 메모리 블록들을 관리하기 위한 방법을 개략적으로 예시하는 흐름도이다. 도면의 좌측은 저장 프로세스를 도시하는 반면, 도면의 우측은 블록 선택 및 압축 프로세스를 도시한다. 두 프로세스들은 통상적으로 메모리 제어기(40)에 의해 병렬로 수행된다.
저장 프로세스는, 데이터 입력 단계(110)에서, 메모리 제어기(40) 내의 프로세서(48)가 호스트(52)로부터의 저장을 위해 데이터를 수용하는 것으로 시작한다. 데이터는 특정 논리적 어드레스에서의 저장을 위해 호스트에 의해 어드레싱된다. 프로세서(48)는 데이터 캐싱 단계(114)에서, SLC 영역(34)에 데이터를 캐싱한다. 프로세서(48)는, 어드레스 변환 단계(118)에서, 논리적-대-물리적 어드레스 매핑에 따라, MLC 영역(36) 내의 데이터를 위한 물리적 저장 위치를 결정한다. 프로세서(48)는 이후, 데이터 전송 단계(122)에서, SLC 영역으로부터 MLC 영역 내의 적절한 물리적 저장 위치로 데이터를 전송한다.
선택 및 압축 프로세스는, 선택 단계(126)에서, 프로세서(48)가 압축을 위한 하나 이상의 후보 블록들을 선택하는 것으로 시작한다. 프로세서(48)는 후보 블록의 압축이 발생시킬 MLC 기록 동작들(예를 들어, SLC로부터 MLC로 카피)의 수에 기초하여 각각의 후보 블록을 선택한다. 통상적으로, 그것의 압축이 MLC 영역 내에서 소량의 기록 동작을 발생시키는 SLC 블록들에 선호가 부여된다. 일부 실시예들에서, 프로세서(48)는 압축을 위한 그것의 매력도(attractiveness)를 수량화시키는 메트릭을 각각의 블록에 대해 계산한다. 프로세서(48)는 이후, 블록 압축 단계(130)에서, 선택된 후보 블록 또는 블록들을 압축시킨다.
여기서 기술된 실시예들이 주로 SLC 및 MLC 메모리들을 포함하는 메모리 시스템들을 다루지만, 여기서 기술된 방법들 및 시스템들은, 상이한 계층구조들 또는 저장 밀도들을 가지는 메모리들을 포함하는 다른 타입들의 메모리 시스템들에서와 같은, 다른 응용예들에서 사용될 수 있다.
따라서, 위에서 기술된 실시예들이 예시에 의해 인용되며, 본 발명이 특정하게 도시되고 위에서 기술된 것에 제한되지 않는다는 점이 이해될 것이다. 오히려 본 발명의 범위는 위에서 기술된 다양한 특징들의 조합들 및 세부-조합들 모두, 뿐만 아니라 이전 기재를 판독할 시에 당업자에게 발생할, 그리고 종래 기술에 개시되지 않은, 이들의 변형예들 및 수정예들을 포함한다. 본 특허 출원에 인용에 의해 포함된 문서들은, 임의의 용어들이 본 명세서에서 명시적으로 또는 묵시적으로 이루어진 정의들과 충돌하는 방식으로 이들 포함된 문서들에 정의된 범위에 대해, 본 명세서 내의 정의들만이 고려되어야 한다는 점을 제외하고, 본 출원의 통합 부분으로 고려되어야 한다.

Claims (30)

  1. 데이터 저장을 위한 방법으로서,
    블록들로 배열되는 다수의 메모리 셀들을 포함하는 메모리에 데이터를 저장하는 단계 ― 상기 블록들의 제1 서브세트는 제1 저장 밀도로 제1 데이터를 저장하도록 정의되고, 상기 블록들의 제2 서브세트는 상기 제1 저장 밀도보다 더 큰 제2 저장 밀도로 제2 데이터를 저장하도록 정의됨 ―;
    상기 블록들의 상기 제1 및 제2 서브세트의 각각에서, 하나 이상의 블록들을 여분의 블록들(spare blocks)로서 역할을 하도록 할당하는 단계 - 상기 블록들의 상기 제1 서브세트 내의 상기 여분의 블록들의 총수는 상기 블록들의 상기 제2 서브세트 내의 상기 여분의 블록들의 총수보다 큼 -;
    불량이 생긴 블록들을 상기 여분의 블록들로 대체하는 단계;
    상기 제2 서브세트 내의 상기 여분의 블록들의 상기 총수가 미리 정의된 임계 미만으로 감소했음을 검출할 시에, 상기 제2 서브세트 내의 적어도 하나의 블록으로부터 상기 제1 서브세트 내의 적어도 하나의 블록으로 데이터를 카피하는 단계; 및
    상기 제2 서브세트 내의 상기 여분의 블록들에 상기 제2 서브세트 내의 상기 적어도 하나의 블록을 추가하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 데이터를 저장하는 단계는 메모리 셀 당 제1 개수의 프로그래밍 레벨들을 사용하여 상기 제1 서브세트 내의 메모리 셀들을 프로그래밍하고, 메모리 셀 당 상기 제1 개수보다 더 큰 제2 개수의 프로그래밍 레벨들을 사용하여 상기 제2 서브세트 내의 메모리 셀들을 프로그래밍하는 단계를 포함하는 방법.
  3. 제1항에 있어서,
    상기 제1 저장 밀도는 메모리 셀 당 1비트를 포함하는 방법.
  4. 제1항에 있어서,
    상기 데이터를 카피하고 상기 제2 서브세트 내의 상기 적어도 하나의 블록을 추가하는 단계는 단지 미리 정의된 상한에서 상기 제2 서브세트 내의 상기 여분의 블록들의 상기 총수를 유지하는 단계를 포함하는 방법.
  5. 제4항에 있어서,
    상기 상한은 단일의 여분의 블록을 포함하는 방법.
  6. 제1항에 있어서,
    상기 데이터를 저장하는 단계는 오버-프로비저닝 오버헤드(over-provisioning overhead)로서 상기 제1 서브세트 내의 상기 여분의 블록들을 사용하는 블록 압축 프로세스를 상기 제1 서브세트에서 수행하는 단계를 포함하는 방법.
  7. 제1항에 있어서,
    미리 정의된 선택 기준에 따라 상기 제2 서브세트 내의 상기 적어도 하나의 블록을 선택하는 단계를 더 포함하는 방법.
  8. 제7항에 있어서,
    상기 선택 기준은 상기 제2 서브세트 내의 상기 적어도 하나의 블록에서의 유효 데이터의 양에 의존하는 방법.
  9. 제7항에 있어서,
    상기 선택 기준은 상기 제2 서브세트 내의 상기 적어도 하나의 블록에서의 유효 데이터가 단편화되는(fragmented) 단편들의 수에 의존하는 방법.
  10. 제7항에 있어서,
    상기 선택 기준은 상기 제2 서브세트 내의 상기 적어도 하나의 블록에서의 데이터가 가장 최근에 무효화된 시간에 의존하는 방법.
  11. 데이터 저장 장치로서,
    블록들로 배열되는 다수의 메모리 셀들을 포함하는 메모리와 통신하도록 구성되는 인터페이스 ― 상기 블록들의 제1 서브세트는 제1 저장 밀도로 제1 데이터를 저장하도록 정의되고, 상기 블록들의 제2 서브세트는 상기 제1 저장 밀도보다 더 큰 제2 저장 밀도로 제2 데이터를 저장하도록 정의됨 ― ; 및
    상기 제1 및 제2 서브세트들 각각에서, 상기 블록들 중 하나 이상을 여분의 블록들로서 역할을 하도록 할당하고 - 상기 제1 서브세트 내의 상기 여분의 블록들의 총수는 상기 제2 서브세트 내의 상기 여분의 블록들의 총수보다 큼 -, 불량이 생긴 블록들을 상기 여분의 블록들로 대체하고, 상기 제2 서브세트 내의 상기 여분의 블록들의 상기 총수가 미리 정의된 임계 미만으로 감소한 것을 검출할 시에, 상기 제2 서브세트 내의 적어도 하나의 블록으로부터 상기 제1 서브세트 내의 적어도 하나의 블록으로 데이터를 카피하고, 상기 제2 서브세트 내의 상기 적어도 하나의 블록을 상기 제2 서브세트 내의 상기 여분의 블록들에 추가하도록 구성되는 프로세서
    를 포함하는 장치.
  12. 제11항에 있어서,
    상기 프로세서는 메모리 셀 당 제1 개수의 프로그래밍 레벨들을 사용하여 상기 제1 서브세트 내의 메모리 셀들을 프로그래밍하고, 메모리 셀 당 상기 제1 개수보다 더 큰 제2 개수의 프로그래밍 레벨들을 사용하여 상기 제2 서브세트 내의 메모리 셀들을 프로그래밍하도록 더 구성되는 장치.
  13. 제11항에 있어서,
    상기 제1 저장 밀도는 메모리 셀 당 1비트를 포함하는 장치.
  14. 제11항에 있어서,
    상기 프로세서는 단지 미리 정의된 상한에서 상기 제2 서브세트 내의 상기 여분의 블록들의 상기 총수를 유지하도록 더 구성되는 장치.
  15. 제14항에 있어서,
    상기 상한은 단일의 여분의 블록을 포함하는 장치.
  16. 제11항에 있어서,
    상기 프로세서는 오버-프로비저닝 오버헤드로서 상기 제1 서브세트 내의 상기 여분의 블록들을 사용하는 블록 압축 프로세스를 상기 제1 서브세트에서 수행하도록 더 구성되는 장치.
  17. 제11항에 있어서,
    상기 프로세서는 미리 정의된 선택 기준에 따라 상기 제2 서브세트 내의 상기 적어도 하나의 블록을 선택하도록 더 구성되는 장치.
  18. 제17항에 있어서,
    상기 선택 기준은 상기 제2 서브세트 내의 상기 적어도 하나의 블록에서의 유효 데이터의 양에 의존하는 장치.
  19. 제17항에 있어서,
    상기 선택 기준은 상기 제2 서브세트 내의 상기 적어도 하나의 블록에서의 유효 데이터가 단편화되는 단편들의 수에 의존하는 장치.
  20. 제17항에 있어서,
    상기 선택 기준은 상기 제2 서브세트 내의 상기 적어도 하나의 블록에서의 데이터가 가장 최근에 무효화된 시간에 의존하는 장치.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
KR1020147000746A 2011-06-15 2012-06-14 하이브리드 ｓｌｃ/ｍｌｃ 메모리 내의 블록 관리 방식들 KR101551584B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201161497074P 2011-06-15 2011-06-15
US61/497,074 2011-06-15
US13/355,536 2012-01-22
US13/355,536 US8886990B2 (en) 2011-01-27 2012-01-22 Block management schemes in hybrid SLC/MLC memory
PCT/US2012/042416 WO2012174216A2 (en) 2011-06-15 2012-06-14 Block management schemes in hybrid slc/mlc memory

Publications (2)

Publication Number Publication Date
KR20140025574A KR20140025574A (ko) 2014-03-04
KR101551584B1 true KR101551584B1 (ko) 2015-09-08

Family

ID=47357726

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147000746A KR101551584B1 (ko) 2011-06-15 2012-06-14 하이브리드 ｓｌｃ/ｍｌｃ 메모리 내의 블록 관리 방식들

Country Status (7)

Country Link
US (1) US8886990B2 (ko)
EP (1) EP2565792B1 (ko)
JP (1) JP5674999B2 (ko)
KR (1) KR101551584B1 (ko)
CN (1) CN103688247B (ko)
TW (1) TWI463315B (ko)
WO (1) WO2012174216A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200040044A (ko) * 2018-10-08 2020-04-17 강원대학교산학협력단 하이브리드 디바이스를 포함하는 비휘발성 메모리 장치 및 그 동작 방법

Families Citing this family (184)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009095902A2 (en) 2008-01-31 2009-08-06 Densbits Technologies Ltd. Systems and methods for handling immediate data errors in flash memory
US8694715B2 (en) 2007-10-22 2014-04-08 Densbits Technologies Ltd. Methods for adaptively programming flash memory devices and flash memory systems incorporating same
WO2009072101A2 (en) 2007-12-05 2009-06-11 Densbits Technologies Ltd. Apparatus and methods for generating row-specific reading thresholds in flash memory
WO2009074978A2 (en) 2007-12-12 2009-06-18 Densbits Technologies Ltd. Systems and methods for error correction and decoding on multi-level physical media
US8972472B2 (en) 2008-03-25 2015-03-03 Densbits Technologies Ltd. Apparatus and methods for hardware-efficient unbiased rounding
US8819385B2 (en) 2009-04-06 2014-08-26 Densbits Technologies Ltd. Device and method for managing a flash memory
US8458574B2 (en) 2009-04-06 2013-06-04 Densbits Technologies Ltd. Compact chien-search based decoding apparatus and method
US9330767B1 (en) 2009-08-26 2016-05-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory module and method for programming a page of flash memory cells
US8995197B1 (en) 2009-08-26 2015-03-31 Densbits Technologies Ltd. System and methods for dynamic erase and program control for flash memory device memories
US8730729B2 (en) 2009-10-15 2014-05-20 Densbits Technologies Ltd. Systems and methods for averaging error rates in non-volatile devices and storage systems
US8724387B2 (en) 2009-10-22 2014-05-13 Densbits Technologies Ltd. Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages
US9037777B2 (en) 2009-12-22 2015-05-19 Densbits Technologies Ltd. Device, system, and method for reducing program/read disturb in flash arrays
US8443153B1 (en) 2010-01-06 2013-05-14 Netapp, Inc. Dynamic balancing of performance with block sharing in a storage system
US8745317B2 (en) 2010-04-07 2014-06-03 Densbits Technologies Ltd. System and method for storing information in a multi-level cell memory
US9021177B2 (en) * 2010-04-29 2015-04-28 Densbits Technologies Ltd. System and method for allocating and using spare blocks in a flash memory
US8510639B2 (en) 2010-07-01 2013-08-13 Densbits Technologies Ltd. System and method for multi-dimensional encoding and decoding
US8964464B2 (en) 2010-08-24 2015-02-24 Densbits Technologies Ltd. System and method for accelerated sampling
US9063878B2 (en) 2010-11-03 2015-06-23 Densbits Technologies Ltd. Method, system and computer readable medium for copy back
US8850100B2 (en) 2010-12-07 2014-09-30 Densbits Technologies Ltd. Interleaving codeword portions between multiple planes and/or dies of a flash memory device
US8990665B1 (en) 2011-04-06 2015-03-24 Densbits Technologies Ltd. System, method and computer program product for joint search of a read threshold and soft decoding
US8732518B2 (en) * 2011-04-13 2014-05-20 Netapp, Inc. Reliability based data allocation and recovery in a storage system
US8996790B1 (en) 2011-05-12 2015-03-31 Densbits Technologies Ltd. System and method for flash memory management
US9501392B1 (en) 2011-05-12 2016-11-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of a non-volatile memory module
US9372792B1 (en) 2011-05-12 2016-06-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US9195592B1 (en) 2011-05-12 2015-11-24 Densbits Technologies Ltd. Advanced management of a non-volatile memory
US9396106B2 (en) 2011-05-12 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US9110785B1 (en) 2011-05-12 2015-08-18 Densbits Technologies Ltd. Ordered merge of data sectors that belong to memory space portions
KR101893145B1 (ko) 2011-12-06 2018-10-05 삼성전자주식회사 메모리 시스템들 및 그것들의 블록 복사 방법들
US8947941B2 (en) 2012-02-09 2015-02-03 Densbits Technologies Ltd. State responsive operations relating to flash memory cells
US8996788B2 (en) 2012-02-09 2015-03-31 Densbits Technologies Ltd. Configurable flash interface
US9965208B1 (en) 2012-02-23 2018-05-08 Micron Technology, Inc. Memory device having a controller to enable and disable mode control circuitry of the controller
US8996793B1 (en) 2012-04-24 2015-03-31 Densbits Technologies Ltd. System, method and computer readable medium for generating soft information
US8838937B1 (en) 2012-05-23 2014-09-16 Densbits Technologies Ltd. Methods, systems and computer readable medium for writing and reading data
US8879325B1 (en) 2012-05-30 2014-11-04 Densbits Technologies Ltd. System, method and computer program product for processing read threshold information and for reading a flash memory module
KR102147359B1 (ko) * 2012-06-29 2020-08-24 삼성전자 주식회사 비휘발성 메모리 장치의 관리 방법 및 비휘발성 메모리 장치
US9921954B1 (en) 2012-08-27 2018-03-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for split flash memory management between host and storage controller
KR102025263B1 (ko) 2012-10-05 2019-09-25 삼성전자주식회사 메모리 시스템 및 그것의 읽기 교정 방법
US9368225B1 (en) 2012-11-21 2016-06-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Determining read thresholds based upon read error direction statistics
EP2926258B1 (en) * 2012-11-29 2021-10-27 Hewlett-Packard Development Company, L.P. Memory module including memory resistors
US9141532B2 (en) * 2012-12-26 2015-09-22 Western Digital Technologies, Inc. Dynamic overprovisioning for data storage systems
US9734050B2 (en) * 2012-12-31 2017-08-15 Sandisk Technologies Llc Method and system for managing background operations in a multi-layer memory
US9465731B2 (en) 2012-12-31 2016-10-11 Sandisk Technologies Llc Multi-layer non-volatile memory system having multiple partitions in a layer
US9734911B2 (en) 2012-12-31 2017-08-15 Sandisk Technologies Llc Method and system for asynchronous die operations in a non-volatile memory
US9336133B2 (en) 2012-12-31 2016-05-10 Sandisk Technologies Inc. Method and system for managing program cycles including maintenance programming operations in a multi-layer memory
US9348746B2 (en) 2012-12-31 2016-05-24 Sandisk Technologies Method and system for managing block reclaim operations in a multi-layer memory
US9223693B2 (en) 2012-12-31 2015-12-29 Sandisk Technologies Inc. Memory system having an unequal number of memory die on different control channels
US9069659B1 (en) 2013-01-03 2015-06-30 Densbits Technologies Ltd. Read threshold determination using reference read threshold
US8954655B2 (en) * 2013-01-14 2015-02-10 Western Digital Technologies, Inc. Systems and methods of configuring a mode of operation in a solid-state memory
US10102028B2 (en) 2013-03-12 2018-10-16 Sas Institute Inc. Delivery acknowledgment in event stream processing
US9489148B2 (en) 2013-03-13 2016-11-08 Seagate Technology Llc Selecting between non-volatile memory units having different minimum addressable data unit sizes
US9136876B1 (en) 2013-06-13 2015-09-15 Densbits Technologies Ltd. Size limited multi-dimensional decoding
US20150006784A1 (en) 2013-06-27 2015-01-01 Sandisk Technologies Inc. Efficient Post Write Read in Three Dimensional Nonvolatile Memory
US9218242B2 (en) 2013-07-02 2015-12-22 Sandisk Technologies Inc. Write operations for defect management in nonvolatile memory
US9063671B2 (en) 2013-07-02 2015-06-23 Sandisk Technologies Inc. Write operations with full sequence programming for defect management in nonvolatile memory
CN104346292B (zh) 2013-08-05 2017-10-24 慧荣科技股份有限公司 用来管理一记忆装置的方法、记忆装置与控制器
TWI502591B (zh) * 2013-08-05 2015-10-01 Silicon Motion Inc 用來管理一記憶裝置之方法以及記憶裝置與控制器
CN107391389B (zh) 2013-08-05 2020-11-24 慧荣科技股份有限公司 用来管理一记忆装置的方法以及记忆装置与控制器
WO2015018044A1 (en) 2013-08-08 2015-02-12 Telefonaktiebolaget L M Ericsson (Publ) Methods and devices for random access
US9519577B2 (en) * 2013-09-03 2016-12-13 Sandisk Technologies Llc Method and system for migrating data between flash memory devices
US9442670B2 (en) 2013-09-03 2016-09-13 Sandisk Technologies Llc Method and system for rebalancing data stored in flash memory devices
US9413491B1 (en) 2013-10-08 2016-08-09 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for multiple dimension decoding and encoding a message
US9348694B1 (en) 2013-10-09 2016-05-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9397706B1 (en) 2013-10-09 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for irregular multiple dimension decoding and encoding
US9786388B1 (en) 2013-10-09 2017-10-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9043537B1 (en) 2013-11-21 2015-05-26 Sandisk Technologies Inc. Update block programming order
US9058881B1 (en) 2013-12-05 2015-06-16 Sandisk Technologies Inc. Systems and methods for partial page programming of multi level cells
US9244631B2 (en) 2013-12-06 2016-01-26 Sandisk Technologies Inc. Lower page only host burst writes
US9460815B2 (en) * 2013-12-30 2016-10-04 Sandisk Technologies Llc Reusing partial bad blocks in NAND memory
US9536612B1 (en) 2014-01-23 2017-01-03 Avago Technologies General Ip (Singapore) Pte. Ltd Digital signaling processing for three dimensional flash memory arrays
US10120792B1 (en) 2014-01-29 2018-11-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Programming an embedded flash storage device
US20150261444A1 (en) * 2014-03-12 2015-09-17 Kabushiki Kaisha Toshiba Memory system and information processing device
US8902652B1 (en) 2014-05-13 2014-12-02 Sandisk Technologies Inc. Systems and methods for lower page writes
US8886877B1 (en) 2014-05-15 2014-11-11 Sandisk Technologies Inc. In-situ block folding for nonvolatile memory
US9542262B1 (en) 2014-05-29 2017-01-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Error correction
US9645749B2 (en) 2014-05-30 2017-05-09 Sandisk Technologies Llc Method and system for recharacterizing the storage density of a memory device or a portion thereof
US8891303B1 (en) 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US9122651B1 (en) 2014-06-06 2015-09-01 Sas Institute Inc. Computer system to support failover in an event stream processing system
US9892033B1 (en) 2014-06-24 2018-02-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of memory units
US9972393B1 (en) 2014-07-03 2018-05-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Accelerating programming of a flash memory module
US9584159B1 (en) 2014-07-03 2017-02-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Interleaved encoding
US9449702B1 (en) 2014-07-08 2016-09-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Power management
US9356986B2 (en) * 2014-08-08 2016-05-31 Sas Institute Inc. Distributed stream processing
US9158681B1 (en) * 2014-09-02 2015-10-13 Sandisk Technologies Inc. Process and apparatus to reduce declared capacity of a storage device by conditionally trimming
US9519427B2 (en) 2014-09-02 2016-12-13 Sandisk Technologies Llc Triggering, at a host system, a process to reduce declared capacity of a storage device
US9582203B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by reducing a range of logical addresses
US9582202B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by moving data
US9582212B2 (en) * 2014-09-02 2017-02-28 Sandisk Technologies Llc Notification of trigger condition to reduce declared capacity of a storage device
US9582220B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Notification of trigger condition to reduce declared capacity of a storage device in a multi-storage-device storage system
US9524105B2 (en) 2014-09-02 2016-12-20 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by altering an encoding format
US9582193B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Triggering a process to reduce declared capacity of a storage device in a multi-storage-device storage system
US9665311B2 (en) 2014-09-02 2017-05-30 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by making specific logical addresses unavailable
US9524112B2 (en) 2014-09-02 2016-12-20 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by trimming
US9563370B2 (en) 2014-09-02 2017-02-07 Sandisk Technologies Llc Triggering a process to reduce declared capacity of a storage device
US9563362B2 (en) 2014-09-02 2017-02-07 Sandisk Technologies Llc Host system and process to reduce declared capacity of a storage device by trimming
US9652153B2 (en) 2014-09-02 2017-05-16 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by reducing a count of logical addresses
US9552166B2 (en) 2014-09-02 2017-01-24 Sandisk Technologies Llc. Process and apparatus to reduce declared capacity of a storage device by deleting data
CN105426113B (zh) * 2014-09-05 2018-11-02 群联电子股份有限公司 存储器管理方法、存储器存储装置及存储器控制电路单元
US9600420B2 (en) * 2014-10-29 2017-03-21 Qualcomm Incorporated Reducing decompression time without impacting compression ratio
US9524211B1 (en) 2014-11-18 2016-12-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Codeword management
US9632705B2 (en) 2014-12-17 2017-04-25 Sandisk Technologies Llc System and method for adaptive memory layers in a memory device
US9690491B2 (en) * 2014-12-17 2017-06-27 Sandisk Technologies Llc System and method for managing data in a memory device
KR102295208B1 (ko) 2014-12-19 2021-09-01 삼성전자주식회사 프로그램 영역을 동적으로 할당하는 저장 장치 및 그것의 프로그램 방법
CN105843748B (zh) * 2015-01-15 2019-06-11 华为技术有限公司 一种对内存中内存页的处理方法及装置
CN109783017B (zh) * 2015-01-27 2021-05-18 华为技术有限公司 一种存储设备坏块的处理方法、装置及存储设备
US10305515B1 (en) 2015-02-02 2019-05-28 Avago Technologies International Sales Pte. Limited System and method for encoding using multiple linear feedback shift registers
US10008250B2 (en) * 2015-03-27 2018-06-26 Intel Corporation Single level cell write buffering for multiple level cell non-volatile memory
US9606737B2 (en) 2015-05-20 2017-03-28 Sandisk Technologies Llc Variable bit encoding per NAND flash cell to extend life of flash-based storage devices and preserve over-provisioning
US9639282B2 (en) 2015-05-20 2017-05-02 Sandisk Technologies Llc Variable bit encoding per NAND flash cell to improve device endurance and extend life of flash-based storage devices
US10628255B1 (en) 2015-06-11 2020-04-21 Avago Technologies International Sales Pte. Limited Multi-dimensional decoding
US9851921B1 (en) 2015-07-05 2017-12-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory chip processing
TWI569139B (zh) * 2015-08-07 2017-02-01 群聯電子股份有限公司 有效資料合併方法、記憶體控制器與記憶體儲存裝置
JP6456795B2 (ja) * 2015-08-28 2019-01-23 京セラ株式会社 電子機器
US9858009B2 (en) 2015-10-26 2018-01-02 Sandisk Technologies Llc Data folding in 3D nonvolatile memory
US9548105B1 (en) * 2015-10-29 2017-01-17 Sandisk Technologies Llc Enhanced post-write read for 3-D memory
US10042553B2 (en) 2015-10-30 2018-08-07 Sandisk Technologies Llc Method and system for programming a multi-layer non-volatile memory having a single fold data path
US10133490B2 (en) 2015-10-30 2018-11-20 Sandisk Technologies Llc System and method for managing extended maintenance scheduling in a non-volatile memory
US9778855B2 (en) 2015-10-30 2017-10-03 Sandisk Technologies Llc System and method for precision interleaving of data writes in a non-volatile memory
US10120613B2 (en) 2015-10-30 2018-11-06 Sandisk Technologies Llc System and method for rescheduling host and maintenance operations in a non-volatile memory
CN106649136B (zh) * 2015-11-03 2022-09-23 西安中兴新软件有限责任公司 一种数据存储方法和存储装置
US9946483B2 (en) 2015-12-03 2018-04-17 Sandisk Technologies Llc Efficiently managing unmapped blocks to extend life of solid state drive with low over-provisioning
US9946473B2 (en) 2015-12-03 2018-04-17 Sandisk Technologies Llc Efficiently managing unmapped blocks to extend life of solid state drive
US9569143B1 (en) 2015-12-11 2017-02-14 Sandisk Technologies Llc In block data folding for 3D non-volatile storage
US9954558B1 (en) 2016-03-03 2018-04-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Fast decoding of data stored in a flash memory
US20170271030A1 (en) * 2016-03-18 2017-09-21 Alibaba Group Holding Limited Method and system for using downgraded flash die for cache applications
US10162561B2 (en) * 2016-03-21 2018-12-25 Apple Inc. Managing backup of logical-to-physical translation information to control boot-time and write amplification
TWI603193B (zh) * 2016-03-31 2017-10-21 慧榮科技股份有限公司 資料儲存裝置及其資料維護方法
TWI614605B (zh) * 2016-03-31 2018-02-11 慧榮科技股份有限公司 資料儲存裝置及其資料維護方法
KR102550343B1 (ko) 2016-07-27 2023-07-03 삼성전자주식회사 솔리드 스테이트 드라이브 장치 및 그것의 동작 방법
KR101884913B1 (ko) * 2016-08-09 2018-08-02 고려대학교 산학협력단 별도의 가상 영역으로 관리되는 복수의 정보 저장 테이블을 가지는 메모리 장치 및 그의 제어 방법
US9940052B2 (en) * 2016-09-14 2018-04-10 Micron Technology, Inc. Memory device configuration commands
KR20180045087A (ko) 2016-10-24 2018-05-04 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
JP6730604B2 (ja) * 2016-11-01 2020-07-29 富士通株式会社 制御回路、半導体記憶装置、及び半導体記憶装置の制御方法
US11288017B2 (en) 2017-02-23 2022-03-29 Smart IOPS, Inc. Devices, systems, and methods for storing data using distributed control
US10095626B2 (en) 2017-03-10 2018-10-09 Toshiba Memory Corporation Multibit NAND media using pseudo-SLC caching technique
US10049047B1 (en) 2017-03-10 2018-08-14 Toshiba Memory Corporation Multibit NAND media using pseudo-SLC caching technique
DE102017205274A1 (de) * 2017-03-29 2018-10-04 Robert Bosch Gmbh Verfahren und Vorrichtung zum Aktualisieren eines Programmes
CN107291381B (zh) * 2017-05-18 2020-04-28 记忆科技(深圳)有限公司 一种固态硬盘动态加速区的实现方法及固态硬盘
CN107678684B (zh) * 2017-08-22 2020-11-10 深圳市硅格半导体有限公司 存储器的无效数据清除方法、装置和存储器
US10545685B2 (en) 2017-08-30 2020-01-28 Micron Technology, Inc. SLC cache management
US10509722B2 (en) 2017-08-31 2019-12-17 Micron Technology, Inc. Memory device with dynamic cache management
CN107527655A (zh) * 2017-09-12 2017-12-29 山东大学 一种闪存存储器混合读写方法及混合读写闪存存储器
TWI644215B (zh) * 2017-11-02 2018-12-11 慧榮科技股份有限公司 用來控制一資料儲存裝置的運作之方法以及資料儲存裝置及其控制器
US11354247B2 (en) 2017-11-10 2022-06-07 Smart IOPS, Inc. Devices, systems, and methods for configuring a storage device with cache
US11163679B2 (en) * 2018-04-04 2021-11-02 SK Hynix Inc. Garbage collection strategy for memory system and method of executing such garbage collection
US11069425B2 (en) * 2018-08-21 2021-07-20 Intel Corporation Multi-level memory repurposing technology to process a request to modify a configuration of a persistent storage media
CN109445681B (zh) * 2018-08-27 2021-05-11 华为技术有限公司 数据的存储方法、装置和存储***
CN110888591B (zh) * 2018-09-07 2023-05-30 慧荣科技股份有限公司 数据储存装置以及非挥发式存储器控制方法
CN110888593B (zh) 2018-09-07 2024-01-26 慧荣科技股份有限公司 数据储存装置以及非挥发式存储器控制方法
CN110888820B (zh) * 2018-09-07 2022-01-25 慧荣科技股份有限公司 数据储存装置以及非挥发式存储器控制方法
KR102546229B1 (ko) * 2018-10-05 2023-06-22 삼성전자주식회사 리드 리클레임 동작 시에 버퍼 메모리를 이용하는 스토리지 장치
US11169747B2 (en) 2018-10-30 2021-11-09 Micron Technology, Inc. Relocating data to low latency memory
CN109582248B (zh) * 2018-12-14 2022-02-22 深圳市硅格半导体有限公司 闪存数据的写入方法、装置及计算机可读存储介质
US10896724B2 (en) 2018-12-18 2021-01-19 Western Digital Technologies, Inc. Non-volatile storage system with reduced program transfers
KR20200085513A (ko) * 2019-01-07 2020-07-15 에스케이하이닉스 주식회사 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
CN111562880A (zh) 2019-02-14 2020-08-21 英韧科技(上海)有限公司 一种数据存储装置、***及数据写入方法
CN111863074B (zh) 2019-04-28 2024-03-01 桑迪士克科技有限责任公司 块中不同字线上的每单元具有不同位的存储器设备
KR20200142219A (ko) 2019-06-12 2020-12-22 삼성전자주식회사 전자 장치 및 그의 저장 공간 이용 방법
US11907114B2 (en) 2019-08-18 2024-02-20 Smart IOPS, Inc. Devices, systems, and methods for dynamically remapping memory addresses
US11580030B2 (en) 2019-08-18 2023-02-14 Smart IOPS, Inc. Devices, systems, and methods of logical-to-physical address mapping
JP7302497B2 (ja) * 2020-02-07 2023-07-04 Tdk株式会社 メモリコントローラ及びフラッシュメモリシステム
US11126548B1 (en) * 2020-03-19 2021-09-21 Micron Technology, Inc. Accelerated in-memory cache with memory array sections having different configurations
CN113515230B (zh) * 2020-04-10 2023-11-14 宏碁股份有限公司 数据写入方法及存储控制器
US11610641B2 (en) 2020-07-09 2023-03-21 SK Hynix Inc. Wafer-yields and write-QoS in flash-based solid state drives
US11416177B2 (en) 2020-08-11 2022-08-16 Micron Technology, Inc. Memory sub-system storage mode control
US11791010B2 (en) 2020-08-18 2023-10-17 Changxin Memory Technologies, Inc. Method and device for fail bit repairing
US11887685B2 (en) 2020-08-18 2024-01-30 Changxin Memory Technologies, Inc. Fail Bit repair method and device
US11797371B2 (en) 2020-08-18 2023-10-24 Changxin Memory Technologies, Inc. Method and device for determining fail bit repair scheme
EP3985675B1 (en) 2020-08-18 2024-01-31 Changxin Memory Technologies, Inc. Method and device for repairing fail bits
CN112463053B (zh) * 2020-11-27 2023-01-06 苏州浪潮智能科技有限公司 一种固态硬盘的数据写入方法和装置
JP2022146531A (ja) 2021-03-22 2022-10-05 キオクシア株式会社 メモリシステム
US11984179B2 (en) 2021-03-26 2024-05-14 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, and medium
US11791012B2 (en) 2021-03-31 2023-10-17 Changxin Memory Technologies, Inc. Standby circuit dispatch method, apparatus, device and medium
CN112908403B (zh) * 2021-03-31 2022-05-17 长鑫存储技术有限公司 备用电路分派方法、装置、设备及介质
US11881278B2 (en) 2021-03-31 2024-01-23 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, apparatus and medium
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
TWI811674B (zh) * 2021-05-06 2023-08-11 大陸商北京集創北方科技股份有限公司 快閃記憶體的操作方法、系統單晶片及資訊處理裝置
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory
US11646081B2 (en) 2021-08-03 2023-05-09 Sandisk Technologies Llc Reliability compensation for uneven NAND block degradation
US11960756B2 (en) 2021-12-14 2024-04-16 Micron Technology, Inc. Management of storage space in solid state drives to support proof of space activities
US12015706B2 (en) 2021-12-14 2024-06-18 Micron Technology, Inc. Combined cryptographic key management services for access control and proof of space
US11941254B2 (en) 2021-12-14 2024-03-26 Micron Technology, Inc. Test memory sub-systems through validation of responses to proof of space challenges
US20230244394A1 (en) * 2022-02-02 2023-08-03 Micron Technology, Inc. Gradually Reclaim Storage Space Occupied by a Proof of Space Plot in a Solid State Drive
US11977742B2 (en) 2022-02-02 2024-05-07 Micron Technology, Inc. Solid state drives configurable to use storage spaces of remote devices in activities involving proof of space
TWI814590B (zh) * 2022-09-26 2023-09-01 慧榮科技股份有限公司 資料處理方法及對應之資料儲存裝置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090187785A1 (en) * 2003-10-03 2009-07-23 Gonzalez Carlos J Flash Memory Data Correction And Scrub Techniques
US20100172179A1 (en) * 2009-01-05 2010-07-08 Sergey Anatolievich Gorobets Spare Block Management of Non-Volatile Memories
US20110041005A1 (en) * 2009-08-11 2011-02-17 Selinger Robert D Controller and Method for Providing Read Status and Spare Block Management Information in a Flash Memory System

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050120265A1 (en) 2003-12-02 2005-06-02 Pline Steven L. Data storage system with error correction code and replaceable defective memory
JP4700562B2 (ja) 2006-05-18 2011-06-15 株式会社バッファロー データ記憶装置およびデータ記憶方法
JP2008123414A (ja) * 2006-11-15 2008-05-29 Hitachi Ltd ストレージ管理装置、計算機システムおよびストレージ管理方法
US8060719B2 (en) * 2008-05-28 2011-11-15 Micron Technology, Inc. Hybrid memory management
US8244960B2 (en) * 2009-01-05 2012-08-14 Sandisk Technologies Inc. Non-volatile memory and method with write cache partition management methods
US8291152B2 (en) * 2009-01-07 2012-10-16 Silicon Motion, Inc. Method for operating non-volatile memory and data storage system using the same
JP5066241B2 (ja) * 2010-09-24 2012-11-07 株式会社東芝 メモリシステム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090187785A1 (en) * 2003-10-03 2009-07-23 Gonzalez Carlos J Flash Memory Data Correction And Scrub Techniques
US20100172179A1 (en) * 2009-01-05 2010-07-08 Sergey Anatolievich Gorobets Spare Block Management of Non-Volatile Memories
US20110041005A1 (en) * 2009-08-11 2011-02-17 Selinger Robert D Controller and Method for Providing Read Status and Spare Block Management Information in a Flash Memory System

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200040044A (ko) * 2018-10-08 2020-04-17 강원대학교산학협력단 하이브리드 디바이스를 포함하는 비휘발성 메모리 장치 및 그 동작 방법
KR102243920B1 (ko) 2018-10-08 2021-04-22 강원대학교산학협력단 하이브리드 디바이스를 포함하는 비휘발성 메모리 장치 및 그 동작 방법

Also Published As

Publication number Publication date
EP2565792B1 (en) 2015-02-18
TW201308077A (zh) 2013-02-16
CN103688247A (zh) 2014-03-26
JP5674999B2 (ja) 2015-02-25
CN103688247B (zh) 2016-10-12
JP2014517425A (ja) 2014-07-17
US20120246391A1 (en) 2012-09-27
KR20140025574A (ko) 2014-03-04
US8886990B2 (en) 2014-11-11
EP2565792A1 (en) 2013-03-06
WO2012174216A2 (en) 2012-12-20
WO2012174216A3 (en) 2013-03-14
TWI463315B (zh) 2014-12-01

Similar Documents

Publication Publication Date Title
KR101551584B1 (ko) 하이브리드 ｓｌｃ/ｍｌｃ 메모리 내의 블록 관리 방식들
US11036628B2 (en) Storage system having a host directly manage physical data locations of storage device
JP7366795B2 (ja) メモリシステムおよび制御方法
TWI647702B (zh) 記憶體控制器、記憶體系統及於一記憶體中管理資料配置的方法
JP5728672B2 (ja) ハイブリッドメモリ管理
US10102119B2 (en) Garbage collection based on queued and/or selected write commands
US8479080B1 (en) Adaptive over-provisioning in memory systems
US8537613B2 (en) Multi-layer memory system
US8593866B2 (en) Systems and methods for operating multi-bank nonvolatile memory
US9298534B2 (en) Memory system and constructing method of logical block
CN103688246A (zh) 具有在活跃slc和mlc存储器分区之间分布的小逻辑组的非易失性存储器和方法
US9959071B2 (en) Method and system for managing data in non-volatile memory
JP7353934B2 (ja) メモリシステムおよび制御方法
CN111373383B (zh) 存储器高速缓存管理
US8995183B2 (en) Data retention in nonvolatile memory with multiple data storage formats
JP2023510764A (ja) キャッシュ内のデータブロックの書き込みモードの変更に基づくメディア管理動作の実施
WO2014185038A1 (ja) 半導体記憶装置およびその制御方法
TWI808011B (zh) 資料處理方法及對應之資料儲存裝置
US20240241642A1 (en) Storage device including non-volatile memory device and operating method of storage device
US20240231632A1 (en) Adaptive die selection for block family scan

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180730

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190729

Year of fee payment: 5