JP6730604B2 - 制御回路、半導体記憶装置、及び半導体記憶装置の制御方法 - Google Patents
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Description
本発明の諸態様を付記として以下に示す。
記憶領域と冗長領域とを有するメモリ部の制御を行う制御回路であって、
前記メモリ部における不良ブロックを検出する検出部と、
前記検出部が前記不良ブロックを検出した場合、前記不良ブロックとして検出した第1のブロックにおけるデータの格納方式を第1の格納方式から前記第1の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第2の格納方式に切り替えて、前記第1の格納方式で前記第1のブロックに格納されていたデータの内の一部のデータを前記第2の格納方式で前記第1のブロックに格納し、前記第1の格納方式で前記第1のブロックに格納されていたデータの残りを前記冗長領域の第2のブロックに格納する制御部とを有することを特徴とする制御回路。
(付記2)
前記制御部は、前記第1の格納方式で前記第1のブロックに格納されていたすべてのデータを前記冗長領域の前記第2のブロック及び第3のブロックに書き出し、前記第1のブロックにおけるデータの格納方式を前記第1の格納方式から前記第2の格納方式に切り替えた後に、前記冗長領域の前記第3のブロックに書き出したデータを前記第2の格納方式で前記第1のブロックに書き戻すことを特徴とする付記1記載の制御回路。
(付記3)
前記第2の格納方式は、前記第1の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が1ビット少ない格納方式であることを特徴とする付記1記載の制御回路。
(付記4)
前記第1の格納方式は、一つのメモリ素子に2ビットのデータを格納する方式であり、前記第2の格納方式は、一つのメモリ素子に1ビットのデータを格納する方式であることを特徴とする付記1記載の制御回路。
(付記5)
前記第1の格納方式は、一つのメモリ素子に3ビットのデータを格納する方式であり、前記第2の格納方式は、一つのメモリ素子に2ビットのデータを格納する方式であることを特徴とする付記1記載の制御回路。
(付記6)
前記第1の格納方式での前記冗長領域の1つのブロックの記憶容量が、前記第1の格納方式での前記記憶領域の1つのブロックの記憶容量の1/2であり、
前記制御部は、前記冗長領域のブロックには前記第1の格納方式でデータを格納することを特徴とする付記1記載の制御回路。
(付記7)
前記メモリ部のメモリ素子が不揮発性メモリ素子であることを特徴とする付記1記載の制御回路。
(付記8)
データの格納方式を前記第2の格納方式に切り替えた前記第1のブロックを前記検出部が前記不良ブロックとして検出した場合、前記制御部は、前記第1のブロックに格納されていたすべてのデータを前記冗長領域のブロックに格納し、前記第1のブロックを使用不可のブロックにすることを特徴とする付記1記載の制御回路。
(付記9)
データの格納方式を前記第2の格納方式に切り替えた前記第1のブロックを前記検出部が前記不良ブロックとして検出した場合、前記制御部は、前記第1のブロックにおけるデータの格納方式を前記第2の格納方式から前記第2の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第3の格納方式に切り替えて、前記第2の格納方式で前記第1のブロックに格納されていたデータの一部のデータを前記第3の格納方式で前記第1のブロックに格納し、前記第2の格納方式で前記第1のブロックに格納されていたデータの残りを前記冗長領域の第3のブロックに格納することを特徴とする付記1記載の制御回路。
(付記10)
前記第1の格納方式は、一つのメモリ素子に3ビットのデータを格納する方式であり、前記第2の格納方式は、一つのメモリ素子に2ビットのデータを格納する方式であり、前記第3の格納方式は、一つのメモリ素子に1ビットのデータを格納する方式であることを特徴とする付記9記載の制御回路。
(付記11)
前記第1の格納方式での前記冗長領域の1つのブロックの記憶容量が、前記第1の格納方式での前記記憶領域の1つのブロックの記憶容量の1/4であることを特徴とする付記9記載の制御回路。
(付記12)
データの格納方式を前記第3の格納方式に切り替えた前記第1のブロックを前記検出部が前記不良ブロックとして検出した場合、前記制御部は、前記第1のブロックに格納されていたすべてのデータを前記冗長領域のブロックに格納し、前記第1のブロックを使用不可のブロックにすることを特徴とする付記9記載の制御回路。
(付記13)
記憶領域と冗長領域とを有するメモリ部と、
前記メモリ部の制御を行う制御回路とを有し、
前記制御回路は、
前記メモリ部における不良ブロックを検出する検出部と、
前記検出部が前記不良ブロックを検出した場合、前記不良ブロックとして検出した第1のブロックにおけるデータの格納方式を第1の格納方式から前記第1の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第2の格納方式に切り替えて、前記第1の格納方式で前記第1のブロックに格納されていたデータの内の一部のデータを前記第2の格納方式で前記第1のブロックに格納し、前記第1の格納方式で前記第1のブロックに格納されていたデータの残りを前記冗長領域の第2のブロックに格納する制御部とを有することを特徴とする半導体記憶装置。
(付記14)
記憶領域と冗長領域とを有するメモリ部を備えた半導体記憶装置の制御方法であって、
前記半導体記憶装置の制御回路が、前記メモリ部における不良ブロックの検出を行い、
前記不良ブロックを検出した場合、前記制御回路が、前記不良ブロックとして検出した第1のブロックにおけるデータの格納方式を第1の格納方式から前記第1の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第2の格納方式に切り替えて、前記第1の格納方式で前記第1のブロックに格納されていたデータの内の一部のデータを前記第2の格納方式で前記第1のブロックに格納し、前記第1の格納方式で前記第1のブロックに格納されていたデータの残りを前記冗長領域の第2のブロックに格納することを特徴とする半導体記憶装置の制御方法。
(付記15)
前記不良ブロックを検出した場合、前記制御回路が、前記第1の格納方式で前記第1のブロックに格納されていたすべてのデータを前記冗長領域の前記第2のブロック及び第3のブロックに書き出し、
前記書き出しを行った後、前記制御回路が、前記第1のブロックにおけるデータの格納方式を前記第1の格納方式から前記第2の格納方式に切り替え、
前記データの格納方式の切り替えを行った後に、前記制御回路が、前記冗長領域の前記第3のブロックに書き出したデータを前記第2の格納方式で前記第1のブロックに書き戻すことを特徴とする付記14記載の半導体記憶装置の制御方法。
111 コントローラIC
112 メモリ部
113 不揮発性メモリ素子
120 プロセッサ
130 インタフェース
201 ホストインタフェース部
202 メモリ制御部
203 アドレス変換部
204 信頼性管理部
205 エラー訂正・管理部
206 不良ブロック管理部
207 データ格納方式管理部
208 バッファメモリコントローラ部
Claims (10)
- 記憶領域と冗長領域とを有するメモリ部の制御を行う制御回路であって、
前記メモリ部における不良ブロックを検出する検出部と、
前記検出部が前記不良ブロックを検出した場合、前記不良ブロックとして検出した第1のブロックにおけるデータの格納方式を第1の格納方式から前記第1の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第2の格納方式に切り替えて、前記第1の格納方式で前記第1のブロックに格納されていたデータの内の一部のデータを前記第2の格納方式で前記第1のブロックに格納し、前記第1の格納方式で前記第1のブロックに格納されていたデータの残りを前記冗長領域の第2のブロックに格納する制御部とを有することを特徴とする制御回路。 - 前記制御部は、前記第1の格納方式で前記第1のブロックに格納されていたすべてのデータを前記冗長領域の前記第2のブロック及び第3のブロックに書き出し、前記第1のブロックにおけるデータの格納方式を前記第1の格納方式から前記第2の格納方式に切り替えた後に、前記冗長領域の前記第3のブロックに書き出したデータを前記第2の格納方式で前記第1のブロックに書き戻すことを特徴とする請求項1記載の制御回路。
- 前記第2の格納方式は、前記第1の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が1ビット少ない格納方式であることを特徴とする請求項1又は2記載の制御回路。
- 前記第1の格納方式での前記冗長領域の1つのブロックの記憶容量が、前記第1の格納方式での前記記憶領域の1つのブロックの記憶容量の1/2であり、
前記制御部は、前記冗長領域のブロックには前記第1の格納方式でデータを格納することを特徴とする請求項1〜3の何れか1項に記載の制御回路。 - データの格納方式を前記第2の格納方式に切り替えた前記第1のブロックを前記検出部が前記不良ブロックとして検出した場合、前記制御部は、前記第1のブロックに格納されていたすべてのデータを前記冗長領域のブロックに格納し、前記第1のブロックを使用不可のブロックにすることを特徴とする請求項1〜4の何れか1項に記載の制御回路。
- データの格納方式を前記第2の格納方式に切り替えた前記第1のブロックを前記検出部が前記不良ブロックとして検出した場合、前記制御部は、前記第1のブロックにおけるデータの格納方式を前記第2の格納方式から前記第2の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第3の格納方式に切り替えて、前記第2の格納方式で前記第1のブロックに格納されていたデータの一部のデータを前記第3の格納方式で前記第1のブロックに格納し、前記第2の格納方式で前記第1のブロックに格納されていたデータの残りを前記冗長領域の第3のブロックに格納することを特徴とする請求項1記載の制御回路。
- 前記第1の格納方式での前記冗長領域の1つのブロックの記憶容量が、前記第1の格納方式での前記記憶領域の1つのブロックの記憶容量の1/4であることを特徴とする請求項6記載の制御回路。
- 記憶領域と冗長領域とを有するメモリ部と、
前記メモリ部の制御を行う制御回路とを有し、
前記制御回路は、
前記メモリ部における不良ブロックを検出する検出部と、
前記検出部が前記不良ブロックを検出した場合、前記不良ブロックとして検出した第1のブロックにおけるデータの格納方式を第1の格納方式から前記第1の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第2の格納方式に切り替えて、前記第1の格納方式で前記第1のブロックに格納されていたデータの内の一部のデータを前記第2の格納方式で前記第1のブロックに格納し、前記第1の格納方式で前記第1のブロックに格納されていたデータの残りを前記冗長領域の第2のブロックに格納する制御部とを有することを特徴とする半導体記憶装置。 - 記憶領域と冗長領域とを有するメモリ部を備えた半導体記憶装置の制御方法であって、
前記半導体記憶装置の制御回路が、前記メモリ部における不良ブロックの検出を行い、
前記不良ブロックを検出した場合、前記制御回路が、前記不良ブロックとして検出した第1のブロックにおけるデータの格納方式を第1の格納方式から前記第1の格納方式よりも一つのメモリ素子当たりに格納するデータのビット数が少ない第2の格納方式に切り替えて、前記第1の格納方式で前記第1のブロックに格納されていたデータの内の一部のデータを前記第2の格納方式で前記第1のブロックに格納し、前記第1の格納方式で前記第1のブロックに格納されていたデータの残りを前記冗長領域の第2のブロックに格納することを特徴とする半導体記憶装置の制御方法。 - 前記不良ブロックを検出した場合、前記制御回路が、前記第1の格納方式で前記第1のブロックに格納されていたすべてのデータを前記冗長領域の前記第2のブロック及び第3のブロックに書き出し、
前記書き出しを行った後、前記制御回路が、前記第1のブロックにおけるデータの格納方式を前記第1の格納方式から前記第2の格納方式に切り替え、
前記データの格納方式の切り替えを行った後に、前記制御回路が、前記冗長領域の前記第3のブロックに書き出したデータを前記第2の格納方式で前記第1のブロックに書き戻すことを特徴とする請求項9記載の半導体記憶装置の制御方法。
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