KR101545639B1 - 표시기판, 이의 제조방법 및 이를 갖는 액정표시장치 - Google Patents

표시기판, 이의 제조방법 및 이를 갖는 액정표시장치 Download PDF

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Abstract

표시기판은 게이트 라인, 게이트 라인에 교차하는 데이터 라인과, 게이트 라인 및 데이터 라인에 연결된 트랜지스터와, 트랜지스터의 제1 출력전극에 연결되고 제1 도메인을 정의하기 위해 형성된 복수의 제1 절개홈들을 갖는 제1 화소전극과, 트랜지스터의 제2 출력전극에 연결된 제2 화소전극을 포함한다. 서로 다른 패턴 형상의 제1 화소전극 및 제2 화소전극을 통해 여러 도메인을 형성할 수 있어 측면 시인성이 개선되고, 투과율이 향상될 수 있다.
도메인, 화소전극, 절개홈, 측면 시인성, 투과율

Description

표시기판, 이의 제조방법 및 이를 갖는 액정표시장치{DISPLAY SUBSTRATE, METHOD OF MANUFACTURING THE SAME AND LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시기판, 이의 제조방법 및 이를 갖는 액정표시장치에 관한 것이다. 보다 상세하게는 향상된 표시 품질을 갖는 표시기판, 이의 제조방법 및 이를 갖는 액정표시장치에 관한 것이다.
일반적으로, 중소형 모바일용 PVA(patterned vertical alignment) 모드(이하, mPVA 모드) 액정표시장치는 투과율 측면에서 다른 모드에 비해 우수한 원편광 광학 모드를 적용하거나, 시인성이나 대비비 측면에서 우수한 선편광 광학 모드를 적용한다.
상기한 mPVA 모드의 액정표시장치의 경우, 컬러필터 기판의 공통전극 및 어레이 기판의 화소전극에 슬릿부들을 형성하여 시야각을 향상시키는 멀티 도메인을 형성한다.
또한, 상기한 mPVA 모드의 액정표시장치의 경우, 화소의 사이즈가 작기 때문에 화소의 개구율 자체가 커야 할 뿐만 아니라 최대한 액정의 방향자가 편광판의 편광축과 45도를 이루도록 정렬시키는 것이 바람직하다. 이로 인해, 측면에서의 빛 샘을 기존 보상 필름으로 제거 할 수 없다. 따라서, 측면 시인성 개선이 요구되고 있다.
또한, SVA(Polymer stabilized vertical alignment) 모드는 상판 공통전극의 패터닝 없이 마이크로 슬릿 픽셀 구조를 도입하여 액정을 컨트롤 하는 기술이다. 상판 공통전극을 패터닝 하지 않으므로 도메인의 안전성이 떨어지므로 이를 개선하고자 액정과 같은 방향으로 액정을 따라 움직일 수 있는 반응성 메조겐을 액정에 미량 첨가하여 패널을 제작한다. 패널을 제작한 후, 패널을 구동시킨 상태에서 자외선을 노광하여 첨가된 반응성 메조겐을 중합시킴으로써 액정에 방향성을 준다.
그러나, 마이크로 슬릿 픽셀 구조 및 선편광 편광판의 사용으로 인하여 투과율이 낮은 문제점이 있었다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 개선된 측면 시인성 및 향상된 투과율을 갖는 표시기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시기판의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 표시기판을 포함하는 액정표시장치를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 일실시예에 따른 표시기판은 게 이트 라인, 상기 게이트 라인에 교차하는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인에 연결된 트랜지스터, 상기 트랜지스터의 제1 출력전극에 연결되고, 제1 도메인을 정의하기 위해 형성된 복수의 제1 절개홈들을 갖는 제1 화소전극 및 상기 트랜지스터의 제2 출력전극에 연결된 제2 화소전극을 포함한다.
본 발명의 실시예에서, 상기 게이트 라인은 상기 제1 화소전극 및 상기 제2 화소전극 사이에 배치되고, 상기 트랜지스터에 의해 상기 제1 화소전극 및 제2 화소전극에 동시에 전압이 인가될 수 있다.
본 발명의 실시예에서, 상기 제1 화소전극의 외곽 영역은 개루프 형상을 정의하고, 상기 제2 화소전극의 외곽 영역은 폐루프 형상을 정의할 수 있다. 상기 제1 절개홈들은 상기 제1 도메인에서 4개의 그룹들을 정의하면서 형성되되, 동일 그룹내에서 상기 제1 절개홈들은 서로 평행할 수 있다.
본 발명의 실시예에서, 상기 트랜지스터의 제1 출력전극과 중첩되어 제1 스토리지 캐패시터를 정의하는 제1 부스팅 전극과, 상기 트랜지스터의 제2 출력전극과 중첩되어 제2 스토리지 캐패시터를 정의하는 제2 부스팅 전극을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 부스팅 전극 및 상기 제2 부스팅 전극은 투명 물질을 포함할 수 있고, 상기 제1 부스팅 전극의 크기는 상기 제2 부스팅 전극의 크기보다 작을 수 있다. 상기 게이트 라인과 평행하게 형성되어 상기 제1 부스팅 전극과 전기적으로 연결된 제1 부스팅 라인과, 상기 게이트 라인과 평행하게 형성되어 상기 제2 부스팅 전극과 전기적으로 연결된 제2 부스팅 라인을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 화소전극의 외곽 사이즈는 상기 제2 화소전극의 외곽 사이즈보다 클 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위하여, 일실시예에 따른 표시기판의 제조방법에 따르면, 서로 교차하는 게이트 라인 및 데이터 라인에 전기적으로 연결된 트랜지스터가 형성된다. 이어서, 상기 트랜지스터의 제1 출력전극에 연결되고, 제1 도메인을 정의하기 위해 형성된 복수의 제1 절개홈들을 갖는 제1 화소전극과, 상기 트랜지스터의 제2 출력전극에 연결된 제2 화소전극이 형성된다.
본 발명의 실시예에서, 베이스 기판상에 증착된 제1 금속층을 패터닝하여 상기 제1 화소전극 및 상기 제2 화소전극을 각각 부스팅 하는 제1 부스팅 라인 및 제2 부스팅 라인과, 상기 트랜지스터의 게이트 전극 및 상기 게이트 라인을 형성하는 단계와, 상기 제1 부스팅 라인, 상기 제2 부스팅 라인, 상기 게이트 전극 및 상기 게이트 라인을 갖는 상기 베이스 기판상에 투명금속층을 증착한 후 패터닝하여 상기 제1 부스팅 라인 및 상기 제2 부스팅 라인과 전기적으로 각각 연결되는 제1 부스팅 전극 및 제2 부스팅 전극을 형성하는 단계를 더 포함할 수 있다. 상기 제1 부스팅 전극의 크기는 상기 제2 부스팅 전극의 크기 보다 작을 수 있다.
상기한 본 발명의 또 다른 목적을 달성하기 위하여, 실시예들에 따른 액정표시장치는 표시기판, 대향기판 및 액정층을 포함한다. 상기 표시기판은 게이트 라인과, 상기 게이트 라인에 교차하는 데이터 라인과, 상기 게이트 라인 및 상기 데이터 라인에 연결된 트랜지스터와, 상기 트랜지스터의 제1 출력전극에 연결되고 제1 도메인을 정의하기 위해 형성된 복수의 제1 절개홈들을 갖는 제1 화소전극과, 상기 트랜지스터의 제2 출력전극에 연결된 제2 화소전극을 포함한다. 상기 대향기판은 상기 표시기판과 대향하고 공통전극을 포함한다. 상기 액정층은 상기 표시기판 및 대향기판 사이에 개재된다.
본 발명의 실시예에서, 상기 트랜지스터의 제1 출력전극과 제1 스토리지 캐패시터를 형성하는 제1 부스팅 전극과, 상기 트랜지스터의 제2 출력전극과 제2 스토리지 캐패시터를 형성하는 제2 부스팅 전극을 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 화소전극 및 상기 제2 화소전극은 상기 제1 및제2 출력전극들과 전기적으로 각각 연결되는 제1 콘택홀 및 제2 콘택홀을 포함할 수 있다. 상기 대향기판은 상기 제1 및 제2 화소전극들 각각의 중앙부에 대응하여 제1 공통전극 홀 및 제2 공통전극 홀이 형성된 공통전극을 포함할 수 있다. 상기 제1 콘택홀 및 상기 제2 콘택홀은 각각 상기 제1 공통전극 홀 및 상기 제2 공통전극 홀과 중첩되도록 배치될 수 있다.
본 발명의 실시예에서, 상기 대향기판은 상기 제2 화소전극의 중앙부에 대응하여 공통전극 홀이 형성된 공통전극을 포함할 수 있다. 상기 제2 콘택홀은 상기 공통전극 홀과 중첩되도록 배치될 수 있다. 상기 액정층은 반응성 메조겐을 포함할 수 있다.
상기한 본 발명의 또 다른 목적을 달성하기 위하여, 실시예들에 따른 액정표시장치는 표시기판, 대향기판 및 액정층을 포함한다. 상기 표시기판은 게이트 라인과, 상기 게이트 라인에 교차하는 데이터 라인과, 상기 게이트 라인 및 상기 데이 터 라인에 연결된 트랜지스터과, 상기 트랜지스터와 연결되고 화소영역을 정의하기 위해 형성된 복수의 절개홈들을 갖는 화소전극을 포함한다. 상기 대향기판은 상기 표시기판과 대향하고, 공통전극 홀을 갖는 공통전극을 포함한다. 상기 액정층은 상기 표시기판 및 대향기판 사이에 개재되는 액정층을 포함한다.
이러한 표시기판, 이의 제조방법 및 이를 갖는 액정표시장치에 의하면, 기존 원편광 mPVA 대비 측면 시인성이 개선되면서, 원편광 편광판의 사용으로 인하여 투과율이 향상될 수 있다. 또한, 상기 제1 화소전극 및 상기 제2 화소전극은 상기 제1 부스팅 신호 및 상기 제2 부스팅 신호를 통해 듀얼 감마 구현이 가능하므로 측면 시인성이 개선될 수 있다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되 어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 경우, 이는 다른 부분 바로 위에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 아래에 있다고 할 경우, 이는 다른 부분 바로 아래에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 액정표시장치의 평면도이다. 도 2는 도 1의 I-I'선을 따라 절단한 단면도이다. 도 3은 도 1의 II-II'선을 따라 절단한 단면도이다.
도 1 내지 도 3를 참조하면, 본 발명의 실시예 1에 따른 액정표시장치는 표시기판(100), 대향기판(200) 및 액정층(300)을 포함한다.
상기 표시기판(100)은 화소영역이 정의된 베이스 기판(110)을 포함한다. 상기 제1 베이스 기판(110) 위에는 게이트 배선(GL), 제1 부스팅 라인(BL1), 제2 부스팅 라인(BL2), 제1 부스팅 전극(10), 제2 부스팅 전극(30), 게이트 절연막(120), 제1 데이터 배선(DL1), 제2 데이터 배선(DL2), 데이터 절연막(130), 제1 콘택전극(50), 제2 콘택전극(70), 제1 화소전극(145), 제2 화소전극(147), 트랜지스터(TFT), 및 하부 배향막(150)이 형성된다.
상기 제1 베이스 기판(110)은 플레이트 형상을 갖고, 투명한 물질, 일례로 유리, 석영 및 합성수지로 이루어진다.
상기 게이트 배선(GL)은 상기 베이스 기판(110) 상에 형성되며, 제1 방향(DI1)을 따라 연장된다. 상기 게이트 배선(GL)은 상기 제1 화소전극(145) 및 상기 제2 화소전극(147) 사이에 배치될 수 있다.
상기 제1 부스팅 라인(BL1) 및 상기 제2 부스팅 라인(BL2)은 상기 제1 방향(DI1)을 따라 연장되어 상기 제1 화소전극(145) 및 상기 제2 화소전극(147)의 중앙을 가로지르며 형성된다.
상기 제1 부스팅 전극(10) 및 상기 제2 부스팅 전극(30)은 각각 상기 제1 부스팅 라인(BL1) 및 상기 제2 부스팅 라인(BL2)의 일부와 중첩되어 상기 베이스 기판(110) 상에 형성된다. 상기 제1 부스팅 전극(10) 및 상기 제2 부스팅 전극(30)은 투명 금속패턴이므로 투과율이 향상될 수 있다.
상기 게이트 절연막(120)은 상기 게이트 배선(GL), 상기 제1 및 제2 부스팅 라인들(BL1, BL2), 상기 제1 및 상기 제2 부스팅 전극들(10, 30)을 덮도록 상기 제 1 베이스 기판(110) 상에 형성된다.
상기 제1 및 제2 데이터 배선들(DL1, DL2)은 상기 게이트 절연막(120) 상에 형성되며, 상기 제1 방향(DI1)과 교차되는 제2 방향(DI2)을 따라 연장된다. 이때, 상기 제1 및 제2 방향들(DI1, DI2)은 서로 직교할 수 있다.
상기 트랜지스터(TFT)는 게이트 전극(GE), 액티브 전극(AE), 소스 전극(SE), 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)을 포함한다. 상기 트랜지스터(TFT)는 상기 제1 화소전극(145) 및 상기 제2 화소전극(147)에 동시에 전압을 인가할 수 있다.
상기 게이트 전극(GE)은 상기 게이트 배선(GL)의 일부분일 수 있다. 상기 액티브 전극(AE)은 상기 게이트 전극(GE)과 중첩되도록 상기 게이트 절연막(120) 상에 형성된다.
상기 소스 전극(SE)은 상기 데이터 배선(DL)에서 분기된다.
상기 제1 드레인 전극(DE1) 및 상기 제2 드레인 전극(DE2)은 서로 이격되도록 형성되고 상기 소스 전극(SE)으로부터 이격되어 형성된다.
상기 제1 드레인 전극(DE1)은 연장되어 상기 제1 콘택전극(50)과 전기적으로 연결되고 상기 제1 부스팅 전극(10)과 중첩되도록 형성되어 투과율을 향상시킨다.
상기 제2 드레인 전극(DE2)은 연장되어 상기 제2 콘택전극(70)과 전기적으로 연결되고 상기 제2 부스팅 전극(30)과 중첩되도록 형성되어 투과율을 향상시킨다.
상기 제1 및 제2 콘택전극들(50, 70)은 상기 게이트 절연막(120) 상에 형성되며, 단위화소들 내에 각각 형성된다. 상기 제1 및 제2 콘택전극들(50, 70)은 예 를 들어, 평면상에서 보았을 때 사각형 형상을 가질 수 있다.
상기 데이터 절연막(130)은 상기 데이터 배선들(DL1, DL2), 상기 소스 전극(SE)과 제1 및 제2 드레인 전극들(DE1, DE2), 상기 제1 콘택전극(50), 상기 제2 콘택전극(70)을 덮도록 상기 게이트 절연막(120) 상에 형성된다. 여기서, 상기 데이터 절연막(130)은 무기 절연막(131) 및 유기 절연막(132)를 포함할 수 있다. 상기 무기 절연막(131)은 상기 유기 절연막(132)이 덮도록 형성된다.
상기 데이터 절연막(130)에는 상기 제1 콘택전극(50) 상부에 제1 콘택홀(133)이 형성되고, 상기 제2 콘택전극(70) 상부에 제2 콘택홀(135)이 형성된다.
상기 제1 및 제2 화소전극들(145, 147)은 상기 데이터 절연막(130) 상에 형성된다. 상기 제1 및 제2 화소전극들(145, 147)은 투명 금속층으로부터 패터닝되어 형성된 금속패턴일 수 있다.
상기 제1 화소전극(145)은 상기 트랜지스터(TFT)의 상기 제1 드레인 전극(DE1)이 연장된 상기 제1 콘택전극(50)과 접촉하고, 제1 도메인(D1)을 정의하기 위해 형성된 복수의 제1 절개홈들(160)을 갖는다.
상기 제2 화소전극(147)은 상기 트랜지스터(TFT)의 상기 제2 드레인 전극(DE2)이 연장된 상기 제2 콘택전극(70)과 접촉한다. 상기 제2 화소전극(147)에 대응하여 제2 도메인(D2)가 정의된다. 또한, 상기 제1 화소전극(145)의 외곽 영역은 개루프 형상을 가지므로 상기 제1 절개홈들(160)은 상기 제1 화소전극(145)의 내부에서 외부로 형성되어 뚫린 형상을 갖는다.
상기 제1 화소전극(145)의 상기 제1 절개홈들(160)은 상기 제1 도메인(D1) 영역에서 4개의 제1 서브 도메인들을 정의하면서 형성된다. 상기 제1 절개홈들(160)은 하나의 제1 서브 도메인 영역에서 서로 평행하게 형성된다. 이에 따라, 상기 제1 절개홈들(160)을 제외한 상기 제1 화소전극(145)의 나머지 영역은 여러 개의 슬릿들이 배열된 형상을 갖는다.
상기 제1 화소전극(145)의 외곽 사이즈는 상기 제2 화소전극(147)의 외곽 사이즈보다 크고, 상기 제1 화소전극(145)의 면적은 상기 제2 화소전극(147)의 면적보다 작게 형성된다.
따라서, 상기 제1 화소전극(145) 및 상기 제2 화소전극(147)의 패턴 형상이 다르게 형성됨으로써 투과율이 증가하고 측면 시인성이 개선될 수 있다.
상기 하부 배향막(150)은 상기 제1 및 제2 화소전극들(145, 147)이 형성된 상기 제1 베이스 기판(110) 위에 형성되어, 상기 액정층(300)의 액정 분자를 수직 방향, 즉 표시기판(100)으로부터 대향기판(200)을 향하는 방향으로 배향한다.
상기 대향기판(200)은 상기 표시기판(100)과 마주보도록 배치된다
상기 대향기판(200)은 상부 기판(210), 차광패턴(BM), 컬러필터 패턴(220), 오버 코팅층(230), 공통전극(240) 및 상부 배향막(250)을 포함할 수 있다.
상기 차광패턴(BM) 데이터 배선들(DL1, DL2) 및 트랜지스터(TFT)에 대응하게 상부 기판(201)에 형성되어 있다. 따라서 차광되지 않는 화소영역에는 상기 컬러필터 패턴(220)이 형성된다.
상기 컬러필터 패턴(220)은 예를 들어, 적색 필터, 녹색 필터 및 청색 필터를 포함할 수 있다. 상기 오버 코팅층(230)은 상기 컬러필터 패턴(220) 및 상기 차 광패턴(BM)을 덮는다.
상기 공통전극(240)은 상기 오버 코팅층(230) 상에 형성되어 있다. 상기 공통전극(240)은 상기 제1 및 제2 콘택홀들(133, 135)에 대응하여 공통전극 홀들(243, 245)을 갖는다. 상기 공통전극 홀들(243, 245)은 전계가 인가되었을 때 상기 액정층(300)의 액정들이 상기 공통전극 홀들(243, 245)을 향하여 배열 될 수 있도록 하는 역할을 한다.
여기서, 상기 공통전극 홀들(243, 245)이 중앙에 배열되고 사각형의 형상을 갖는 것을 예로 들었으나, 상기 공통전극 홀들(243, 245)은 십자형, 원형, 45도 기울어진 십자형등이 될 수도 있다.
상기 상부 배향막(250)은 상기 공통전극(240) 상에 형성되어 상기 액정층(300)을 수직 배향시킨다.
상기 액정층(300)은 상기 표시기판(100) 및 상기 대향기판(200) 사이에 개재된다. 상기 액정층(300) 내의 액정들의 배열은 상기 제1 및 제2 화소전극들(145, 147)과 상기 공통전극(240) 사이에 형성된 전기장에 의해 변경되고, 그 결과 상기 액정층(300)의 광투과율이 상기 전기장의 세기에 따라 변경될 수 있다.
도 4는 도 1에서 전기적인 연결관계를 설명하기 위한 회로도이다. 도 5a는 도 4의 제1 화소전극에 대응하는 제1 화소 전압을 설명하는 파형도이다. 도 5b는 도 4의 제2 화소전극에 대응하는 제2 화소 전압을 설명하는 파형도이다.
도 1 내지 도 5b를 참조하면, 데이터 신호(DS)는 상기 데이터 배선(DL)을 통해 상기 트랜지스터(TFT)가 포함하는 상기 제1 및 제2 스위칭 소자들(T1, T2)의 입 력전극(IE)에 공통적으로 인가되고, 게이트 신호(GS)는 상기 게이트 배선(GL)을 통해 상기 제1 및 제2 스위칭 소자들(T1, T2)의 제어전극(CE)에 인가된다.
상기 입력전극(IE)에 인가된 상기 데이터 신호(DS)는 상기 제1 출력전극(VP1)및 제2 출력전극(VP2)로 출력된다.
상기 제1 부스팅 라인(BL1)과 접촉된 상기 제1 부스팅 전극(10), 상기 게이트 절연층(120), 상기 액티브 패턴(AP) 및 상기 제1 콘택전극(50)은 제1 스토리지 캐패시터(CSTA)를 형성한다. 여기서, 상기 제1 콘택전극(50)은 상기 제1 드레인 전극(DE1)과 연결되므로 상기 제1 출력전극(VP1)을 나타낸다.
상기 제1 부스팅 전극(10), 상기 게이트 절연층(120), 상기 액티브 패턴(AP) 및 상기 제1 화소전극(145)에 의해서 제1 스토리지 캐패시터(CSTA)의 용량이 커질 수 있으므로, 불투명 금속 재질인 상기 제1 콘택전극(50)의 사이즈를 줄일 수 있어, 투과율이 향상된다.
상기 제2 부스팅 라인(BL2)과 접촉된 상기 제2 부스팅 전극(30), 상기 게이트 절연층(120), 상기 액티브 패턴(AP) 및 상기 제2 콘택전극(70)은 제2 스토리지 캐패시터(CSTB)를 형성한다. 여기서, 상기 제2 콘택전극(70)은 상기 제2 드레인 전극(DE2)과 연결되므로 상기 제2 출력전극(VP2)을 나타낸다.
상기 제2 부스팅 전극(30), 상기 게이트 절연층(120), 상기 액티브 패턴(AP) 및 상기 제2 화소전극(147)에 의해서 제2 스토리지 캐패시터(CSTB)의 용량이 커질 수 있으므로, 불투명 금속 재질인 상기 제2 콘택전극(70)의 사이즈를 줄일 수 있 어, 투과율이 향상된다.
상기 제1 부스팅 라인(BL1)에 인가되는 제1 부스팅 신호(VCST1)를 제어하면 상기 제1 스토리지 캐패시터(CSTA)로 인해 상기 제1 출력전극(VP1)에 인가된 데이터 신호(DS)의 전압 레벨이 상기 제1 화소전극(145)의 전압인 제1 화소전압(VP)으로 부스팅될 수 있다.
상기 제2 부스팅 라인(BL2)에 인가되는 제2 부스팅 신호(VCST2)를 제어하면 상기 제2 스토리지 캐패시터(CSTB)로 인해 상기 제2 출력전극(VP2)에 인가된 데이터 신호(DS)의 전압 레벨이 상기 제2 화소전극(147)의 전압인 제2 화소전압(VP)으로 부스팅될 수 있다.
여기서, 상기 제1 및 제2 부스팅 라인들(BL1, BL2)은 동일한 부스팅 라인(ALS LINE)일 수 있다.
상기 제1 및 제2 부스팅 라인들(BL1, BL2)에 의해 인가되는 상기 제1 화소전압(VP) 및 상기 제2 화소전압(VP)은 하기된 수학식 1 및 수학식 2로부터 결정될 수 있다.
Figure 112008085775442-pat00001
Figure 112008085775442-pat00002
여기서, Vd는 데이터 배선(DL)에 의해 인가된 데이터 전압, ΔV1 및 ΔV2 각각은 상기 제1 및 제2 부스팅 라인들(BL1, BL2)의 레벨이 변할 때 커플링에 의해 변하는 제1 화소 전압의 제1 차전압 및 제2 화소 전압의 제2 차전압, CSTA는 제1 부스팅 전극(10)과 제1 콘택전극(50) 사이에 형성되는 게이트 절연막(120)이 중첩되어 형성되는 제1 스토리지 캐패시터, CSTB는 제2 부스팅 전극(30)과 제2 콘택전극(70) 사이에 형성되는 게이트 절연막(120)이 중첩되어 형성되는 제2 스토리지 캐패시터, CLCA는 제1 화소전극(145)에 대응하여 형성되는 액정 캐패시터, CLCB는 제2 화소전극(147)에 대응하여 형성되는 액정 캐패시터, Vh, Vh' 각각은 제1 및 제2 부스팅 신호들(VCST1, VCST2)의 하이전압레벨, Vl, Vl' 각각은 제1 및 제2 부스팅 신호들(VCST1, VCST2)의 로우전압레벨을 각각 의미한다.
수학식 1 및 2에서 확인할 수 있듯이, 본 발명의 실시예에 따르면, 제1 스토리지 캐패시터 및 제2 스토리지 캐패시터는 서로 다르다. 따라서, 제1 화소전극에 대응하는 제1 킥백전압과 제2 화소전극에 대응하는 제2 킥백전압 역시 서로 다르다. 상기 제1 및 제2 킥백전압들은 하기하는 수학식 3 및 4로 각각 표현될 수 있다.
Figure 112008085775442-pat00003
Figure 112008085775442-pat00004
여기서, ΔVk1은 제1 화소전극(145)에 대응하는 영역의 제1 킥백전압, ΔVk2는 제2 화소전극(147)에 대응하는 영역의 제2 킥백전압을 의미한다. CGSA, CGSB 각각은 제1 화소전극(145) 및 제2 화소전극(147)에 대응하는 게이트 전극과 소스 전극 사이에 형성되는 게이트 절연막(120)이 중첩되어 형성되는 캐패시터를 의미한다.
상기 수학식1 내지 수학식 식4에서 알 수 있듯이, 상기 제1 화소전극(145) 및 상기 제2 화소전극(147)에 대응하여 형성되는 상기 제1 스토리지 캐패시터(CSTA)를 상기 제2 스토리지 캐패시터(CSTB)보다 작게 하여 제1 차전압(ΔV1)의 크기 보다 제2 차전압(ΔV2)의 크기를 작게 할 수 있다. 따라서, 상기 제1 부스팅 전극(10)의 크기를 상기 제2 부스팅 전극(30)의 크기 보다 작게 형성함으로써 상기 제1 화소전압(VP)의 크기 보다 상기 제2 화소전압(VP)의 크기를 크게 할 수 있다.
그러나, 상기 제1 스토리지 캐패시터(CSTA)는 상기 제2 스토리지 캐패시터(CSTB)보다 상대적으로 작기 때문에 상기 제1 화소전극(145)에 대응하는 영역의 상기 제1 킥백전압(ΔVk1)이 상기 제2 화소전극(147)에 대응하는 영역의 상기 제2 킥백전압(ΔVk2)보다 크다. 상기 제1 킥백전압(ΔVk1)의 크기와 제2 킥백전압(Δ Vk2)의 크기가 동일하게 하여 플리커를 개선하기 위해 상기 제1 화소전극(145)에 대응하는 영역의 제1 게이트-소스간 기생 캐패시터(CGSA)를 상기 제2 화소전극(147)에 대응하는 영역의 제2 게이트-소스간 기생 캐패시터(CGSB)보다 작게 설계할 수 있다.
또한, 상기 제1 화소전극(145) 및 상기 제2 화소전극(147)에 대응하여 형성되는 상기 제1 액정 캐패시터(CLCA)를 제2 액정 캐패시터(CLCB)보다 크게 하여 제1 차전압(ΔV1)의 크기 보다 제2 차전압(ΔV2)의 크기를 작게 할 수 있다. 따라서, 상기 제1 화소전극(145)의 테두리 둘레를 줄여 상기 제2 화소전극(147) 보다 작게 함으로써 상기 제1 화소전압(VP)의 크기 보다 상기 제2 화소전압(VP)의 크기를 크게 할 수 있다. 본 실시예에서는 상기 차광 패턴(BM)에 가려지는 영역에 대해 상기 제2 화소전극(147)의 면적을 줄였으므로 투과율 손실이 없다.
도 1 내지 도 4, 및 도 5a를 다시 참조하면, 제1 부스팅 신호(VCST1)에 의해 상기 데이터 신호(DS)를 제1 화소전압(VP)으로 부스팅한다.
전술한 것과 같이, 상기 게이트 신호(GS)가 상기 제1 스위칭 소자(T1)의 상기 제어전극(C)에 인가되면, 상기 제1 스위칭 소자(T1)의 입력전극(IE)에 인가된 상기 데이터 신호(DS)는 상기 제1 출력전극(VP1)으로 인가된다.
상기 데이터 신호(DS)와 연동되어 상기 제1 부스팅 라인(BL1)에는 상기 제1 부스팅 신호(VCST1)가 인가된다. 상기 제1 부스팅 신호(VCST1)는 상기 공통전극(VCOM)에 인가되는 상기 공통 전압보다 전압 레벨이 훨씬 크다. 따라서 상기 데 이터 신호(DS)는 상기 제1 출력전극(VP1)과 상기 부스팅 라인(BL)이 형성하는 상기 제1 스토리지 캐패시터(CSTA)에 의해 상기 제1 화소전압(VP)으로 부스팅되어 상기 제1 화소전극(145)에 인가될 수 있다.
상기 제1 화소전압(V1)이 인가됨에 따라 상기 제1 화소전극(145) 위의 액정층(300)은 배열이 변경된다.
도 1 내지 도 4, 및 도 5b를 다시 참조하면, 제2 부스팅 신호(VCST2)에 의해 상기 데이터 신호(DS)를 제2 화소전압(VP)으로 부스팅한다.
상기 데이터 신호(DS)가 상기 제1 화소전압(VP)으로 부스팅되는 것과 실질적으로 동시에 상기 데이터 신호(DS)는 상기 제2 부스팅 라인(BL2)에 의해 상기 제2 화소전압(VP)으로 부스팅된다.
상기 제어신호(GS)가 상기 제2 스위칭 소자(T2)의 상기 제어전극(C)에 인가되면, 상기 제2 스위칭 소자(T2)의 입력전극(IE)에 인가된 상기 데이터 신호(DS)는 상기 제2 출력전극(VP2)으로 인가된다.
상기 제2 부스팅 라인(BL2)에는 상기 제2 부스팅 신호(VCST2)가 인가된다. 상기 제2 부스팅 신호(VCST2)는 상기 공통전극(VCOM)에 인가되는 상기 공통 전압보다 전압 레벨이 크다. 따라서 상기 데이터 신호(DS)는 상기 제2 출력전극(VP2)과 상기 제2 부스팅 라인(BL2)이 형성하는 상기 제2 스토리지 캐패시터(CSTB)에 의해 상기 제2 화소전압(VP)으로 부스팅되어 상기 제2 화소전극(147)에 인가될 수 있다.
도 6은 도 1의 III-III'선을 따라 절단한 단면도이다. 도 7은 도 1의 VI-VI' 선을 따라 절단한 단면도이다.
여기서, 도 6 및 도 7은 도 3에서 설명된 액정표시장치와 실질적으로 동일하다. 따라서 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
도 3, 도 6 및 도 7을 참조하면, 상기 제1 부스팅 전극(10), 상기 게이트 절연막(120), 상기 액티브 패턴(AP), 상기 제1 콘택전극(50) 및 상기 제1 화소전극(145)에 의해 상기 제1 스토리지 캐패시터(CLCA)가 형성된다. 상기 제2 부스팅 전극(30), 상기 게이트 절연막(120), 상기 액티브 패턴(AP), 상기 제2 콘택전극(70) 및 상기 제2 화소전극(147)에 의해 상기 제2 스토리지 캐패시터(CLCB)가 형성된다.
여기서, 상기 제1 콘택전극(50)의 폭(A)은 18μm 가 될 수 있다. 또한, 상기 제2 콘택전극(70)의 폭(A')은 18μm 가 될 수 있다.
하지만, 상기 제1 부스팅 전극(10)의 폭(B) 및 상기 제2 부스팅 전극(30)의 폭(B')은 조절이 가능하다. 따라서, 상기 제1 부스팅 전극(10)의 폭(B)을 조절하여 상기 제1 스토리지 캐패시터(CSTA)의 용량을 조절하고, 상기 제2 부스팅 전극(30)의 폭(B')을 조절하여 상기 제2 스토리지 캐패시터(CSTB)의 용량을 조절할 수 있다.
도 4, 도 6 및 도 7을 다시 참조하면, 제1 스토리지 캐패시터(CLCA)를 제2 스토리지 캐패시터(CSTB)보다 작게 하여 제1 차전압(ΔV1) 보다 제2 차전압(ΔV2)를 작게 함으로써, 상기 제1 화소전압(VP)의 크기 보다 상기 제2 화소전압(VP)의 크기 를 크게 할 수 있다. 즉, 상기 제1 부스팅 전극(10)의 폭(B)을 상기 제2 부스팅 전극(30)의 폭(B') 보다 작게 하여, 상기 제1 화소전압(VP)의 크기 보다 상기 제2 화소전압(VP)의 크기를 크게 할 수 있다. 결과적으로, 상기 제1 화소전압(VP)의 크기 보다 상기 제2 화소전압(VP)의 크기가 크므로 상기 제1 도메인(D1) 영역의 액정이 상기 제2 도메인(D2) 영역의 액정보다 더 많이 기울어져 있는 것을 알 수 있다.
또한, 불투명 금속 재질인 상기 제1 콘택전극(50) 및 상기 제2 콘택전극(70)의 크기를 고정시키고, 투명 금속 재질인 상기 제1 부스팅 전극(10) 및 상기 제2 부스팅 전극(30)의 크기를 변화시켜 상기 제1 스토리지 캐패시터(CSTA) 및 상기 제2 스토리지 캐패시터(CSTB)의 용량을 키울 수 있어 개구율을 향상시킬 수 있다.
도 8a 내지 도 8c는 도 3에 도시된 액정표시장치에 포함된 표시기판의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 도 8a 내지 도 8c는 도 3에서 설명된 액정표시장치의 단면도와 실질적으로 동일하다. 따라서 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
도 1 내지 도 3 및 도 8a을 참조하면, 상기 베이스 기판(110) 상에 게이트 금속층이 형성된다. 상기 게이트 금속층을 패터닝하여 상기 제1 도메인(D1) 및 상기 제2 도메인(D2) 영역들에 각각 대응하는 상기 제1 부스팅 라인(BL1) 및 상기 제2 부스팅 라인(BL2)과, 도 2에 도시된 상기 트랜지스터(TFT)의 상기 게이트 전극(GE)을 포함하는 게이트 금속패턴이 형성된다.
상기 게이트 금속패턴 상에 투명 금속층이 형성된다. 상기 투명 금속층을 패터 닝하여 상기 제1 부스팅 전극(10) 및 상기 제2 부스팅 전극(30)이 형성된다. 상기 제1 부스팅 전극(10) 및 상기 제2 부스팅 전극(30)의 일부는 상기 제1 부스팅 라인(BL1) 및 상기 제2 부스팅 라인(BL2)에 각각 중첩되도록 형성된다.
상기 게이트 금속패턴 및 투명 금속패턴이 형성된 제1 베이스 기판(110) 위에 상기 게이트 절연층(120)이 형성된다.
도 1 내지 도 3 및 도 8b를 참조하면, 상기 게이트 절연층(120)이 형성된 상기 베이스 기판(110) 위에 상기 액티브 패턴(AP)이 형성된다. 상기 액티브 패턴(AP)이 형성된 제1 베이스 기판(110) 위에 소스 금속층이 형성된다. 상기 소스 금속층을 패터닝하여 도 1에 도시된 상기 제1 및 제2 데이터 배선들(DL1, DL2), 상기 소스 전극(SE) 및 드레인 전극들(DE1, DE2)을 포함하는 소스 금속패턴이 형성된다. 여기서는 상기 액티브 패턴(AP)과 상기 소스 금속패턴들을 서로 다른 마스크를 이용하여 형성하는 것을 예로 하였으나, 상기 채널 패턴과 상기 소스 금속패턴을 하나의 마스크를 이용하여 형성할 수 있다. 이어서, 상기 소스 금속패턴이 형성된 상기 베이스 기판(110) 위에 상기 무기 절연막(131)이 형성된다.
도 1 내지 도 3 및 도 8c를 참조하면, 상기 무기 절연막(131)이 형성된 베이스 기판(110) 위에 상기 유기 절연막(132)이 형성된다. 상기 무기 절연막(131) 및 상기 유기 절연막(132)을 식각하여 상기 제1 및 제2 콘택전극들(50, 70)을 노출시키는 상기 제1 및 제2 콘택홀들(133, 135)이 형성된다.
상기 제1 및 제2 콘택홀들(133, 135)이 형성된 상기 베이스 기판(110) 위에 투명 금속층이 형성된다. 상기 투명 금속층을 패터닝하여 상기 제1 및 제2 화소전 극들(145, 147)이 형성된다.
여기서, 상기 제1 화소전극(145)의 상기 제1 절개홈들(160)은 상기 제1 도메인(D1) 영역에서 4개의 제1 서브 도메인들을 정의하면서 형성되고, 동일 그룹내에서 상기 제1 절개홈들은 서로 평행하게 형성된다. 이에 따라, 상기 제1 절개홈들(160)을 제외한 상기 제1 화소전극(145)의 나머지 영역은 여러 개의 슬릿들이 형성된 형상을 갖는다.
따라서, 상기 제1 화소전극(145)의 외곽 사이즈는 상기 제2 화소전극(147)의 외곽 사이즈보다 크고, 상기 제1 화소전극(145)의 면적은 상기 제2 화소전극(147)의 면적보다 작게 형성된다.
상기 제1 및 제2 화소전극들(145, 147)은 상기 제1 및 제2 콘택홀들(133, 135)을 통해 상기 제1 및 제2 콘택전극들(50, 70)과 접촉되어, 상기 트랜지스터(TFT)의 제1 출력전극 및 제2 출력전극인 상기 제1 및 제2 드레인 전극들(DE1, DE2)과 전기적으로 연결된다.
즉, 상기 제1 부스팅 신호(VCST1) 및 상기 제2 부스팅 신호(VCST2)에 의해 상기 데이터 신호(DS)가 상기 제1 화소전극(145) 및 상기 제2 화소전극(147)에 제1 화소전압(VP) 및 상기 제2 화소전압(VP)으로 부스팅되어 인가된다. 따라서, 상기 제1 화소전극(145) 및 상기 제2 화소전극(147)의 듀얼 감마 구현이 가능하므로 측면 시인성이 개선된다.
또한, 슬릿들을 갖는 상기 제1 및 제2 화소전극들(145, 147)의 상부에 배치된 상기 대향기판(200)이 상기 제1 및 제2 공통전극 홀들(243, 245)을 갖음으로써, 상기 액정층(300)이 반응성 메조겐을 포함하지 않아도 되고, 또한, UV 조사과정이 생략될 수 있으므로, 제조 과정이 보다 간단해 질 수 있다.
실시예 2
도 9는 본 발명의 실시예 2에 따른 액정표시장치의 평면도이다. 도 10은 도 9의 V-V'선을 따라 절단한 단면도이다. 도 11은 도 9의 VI-VI'선을 따라 절단한 단면도이다.
본 발명의 실시예 2에서, 대향기판(200)의 공통전극(240) 중 제1 도메인(D1)영역에 대응하여 공통전극 홀이 형성되지 않고, 액정층(300)이 반응성 메조겐을 포함한 것을 제외하면 도 1 내지 도 4에서 설명된 액정표시장치와 실질적으로 동일하다. 따라서 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
도 9 내지 도 11을 참조하면, 공통전극(240)은 오버 코팅층(230) 상에 형성되어 있다. 상기 공통전극(240)은 제2 콘택홀(135)에 대응하여 공통전극 홀(245)을 갖는다. 상기 공통전극 홀(245)은 전계가 인가되었을 때 상기 액정층(300)의 액정들이 상기 공통전극 홀(245)을 향하여 배열될 수 있도록 하는 역할을 한다.
실시예 1에 따른 액정표시장치의 제1 콘택홀(133)에 대응하는 공통전극 홀(243)을 대신하여 실시예 2에 따른 액정표시장치의 상기 액정층(300)은 반응성 메조겐(Reactive Mesogen; 이하 RM)을 포함한다. 상기 액정층(300)에 광이 조사되면, 하부 배향막(150) 및 상부 배향막(250) 위에 인접한 상기 액정 분자를 수평방향으로 고정시키는 제1 RM 경화층(151) 및 제2 RM 경화층(251)이 형성된다. 또한, 상기 액정층(300)의 가운데로 이동하면 상기 액정분자는 수직으로 배열된다.
이러한 액정 분자의 배열로 인해 구동 신호에 대해 액정 배열이 정렬되는 응답속도가 매우 빠르게 될 수 있는 장점이 있고, 액정 배열 방향이 다양해져서 시야각이 향상될 수 있다.
본 발명의 실시예 2에서, 도 9에 도시된 액정표시장치의 전기적인 연결관계는 도 5에 의해 설명된 실시예 1에서의 액정표시장치의 전기적인 연결관계와 실질적으로 동일하므로, 도 9에 도시된 액정표시장치의 전기적인 연결관계에 대한 자세한 설명은 생략하기로 한다.
본 발명의 실시예 2에서, 도 9에 도시된 액정표시장치에 인가되는 신호들 및 전압들의 관계는 도 5a 및 도 5b에서 설명된 실시예 1에서의 액정표시장치에 인가되는 신호들 및 전압들의 전기적인 연결관계와 실질적으로 동일하므로, 도 9에 도시된 액정표시장치에 인가되는 신호들 및 전압들의 관계에 대한 자세한 설명은 생략하기로 한다.
도 12는 도 9의 VII-VII'선을 따라 절단한 단면도이다. 도 13은 도 9의 VIII-VIII'선을 따라 절단한 단면도이다.
본 발명의 실시예 2에서, 대향기판(200)의 공통전극(240) 중 제1 도메인(D1)영역에 대응하여 공통전극 홀이 형성되지 않고, 액정층(300)이 반응성 메조겐을 포함한 것을 제외하면 도 6 및 도 7에서 설명된 액정표시장치와 실질적으로 동일하다. 따라서 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
도 12 및 도 13을 참조하면, 공통전극(240)은 오버 코팅층(230) 상에 형성되어 있다. 상기 공통전극(240)은 제2 콘택홀(135)에 대응하여 공통전극 홀(245)을 갖는다. 상기 공통전극 홀(245)은 전계가 인가되었을 때 상기 액정층(300)의 액정들이 상기 공통전극 홀(245)을 향하여 배열될 수 있도록 하는 역할을 한다.
실시예 1에 따른 액정표시장치의 제1 콘택홀(133)에 대응하는 공통전극 홀(243)을 대신하여 실시예 2에 따른 액정표시장치의 상기 액정층(300)은 반응성 메조겐(Reactive Mesogen; 이하 RM)을 포함한다. 상기 액정층(300)에 광이 조사되면, 하부 배향막(150) 및 상부 배향막(250) 위에 인접한 상기 액정 분자를 수평방향으로 고정시키는 제1 RM 경화층(151) 및 제2 RM 경화층(251)이 형성된다. 또한, 상기 액정층(300)의 가운데로 이동하면 상기 액정분자는 수직으로 배열된다.
이러한 액정 분자의 배열로 인해 구동 신호에 대해 액정 배열이 정렬되는 응답속도가 매우 빠르게 될 수 있는 장점이 있고, 액정 배열 방향이 다양해져서 시야각이 향상될 수 있다.
본 발명의 실시예 2에서, 액정표시장치에 포함된 표시기판의 제조방법은 도 8a 내지 도 8c에서 설명된 액정표시장치에 포함된 표시기판의 제조방법과 실질적으로 동일하다. 따라서 중복된 설명은 생략한다.
본 발명의 실시예 2에 따르면, 슬릿들을 갖는 상기 제2 화소전극(147)의 상부에 배치된 상기 대향기판(200)이 상기 공통전극 홀(245)을 갖음으로써, 액정 배열 방향이 다양해져서 시야각이 향상될 수 있고, 상기 액정층(300)이 반응성 메조겐을 포함하므로, 시야각은 더욱 향상 수 있다.
실시예 3
도 14는 본 발명의 실시예 3에 따른 액정표시장치의 평면도이다. 도 15는 도 14의 IX-IX'선을 따라 절단한 단면도이다.
본 발명의 실시예 3에서, 표시기판(100)이 2개의 도메인인 제1 도메인(D1) 및 제2 도메인(D2)으로 나누어 지지 않아 실시예 1의 제1 도메인(D1)이 하나의 화소영역(PA)를 구성하고, 상기 제1 도메인(D1) 및 제2 도메인(D2)을 개별적으로 구동시키기 위한 부스팅 라인들 및 부스팅 전극들이 필요하지 않다는 것을 제외하면 도 1 내지 도 3에서 설명된 액정표시장치와 실질적으로 동일하다. 따라서 대응하는 요소에 대해서는 대응하는 참조번호를 사용하고, 중복된 설명은 생략한다.
도 14 및 도 15를 참조하면, 본 발명의 실시예 3에 따른 액정표시장치는 표시기판(100), 대향기판(200) 및 액정층(300)을 포함한다.
상기 표시기판(100)은 화소영역이 정의된 베이스 기판(110)을 포함한다. 상기 제1 베이스 기판(110) 위에는 게이트 배선(GL), 게이트 절연막(120), 제1 데이터 배선(DL1), 제2 데이터 배선(DL2), 데이터 절연막(130), 콘택전극(90), 화소전극(345), 트랜지스터(TFT), 및 하부 배향막(150)이 형성된다.
상기 게이트 배선(GL)은 상기 베이스 기판(110) 상에 형성되며, 제1 방향(DI1)을 따라 연장된다.
상기 게이트 절연막(120)은 상기 게이트 배선(GL) 및 상기 게이트 배선(GL)으로부터 연장된 게이트 전극(GE)을 덮도록 상기 제1 베이스 기판(110) 상에 형성된다.
상기 제1 및 제2 데이터 배선들(DL1, DL2)은 상기 게이트 절연막(120) 상에 형성되며, 상기 제1 방향(DI1)과 교차되는 제2 방향(DI2)을 따라 연장된다. 이때, 상기 제1 및 제2 방향들(DI1, DI2)은 서로 직교할 수 있다.
상기 트랜지스터(TFT)는 게이트 전극(GE), 액티브 전극(AE), 소스 전극(SE), 드레인 전극(DE)을 포함한다.
상기 게이트 전극(GE)은 상기 게이트 배선(GL)의 일부분일 수 있다. 상기 액티브 전극(AE)은 상기 게이트 전극(GE)과 중첩되도록 상기 게이트 절연막(120) 상에 형성된다.
상기 소스 전극(SE)은 상기 데이터 배선(DL)에서 분기된다.
상기 드레인 전극(DE)은 상기 소스 전극(SE)으로부터 이격되어 형성된다.
상기 드레인 전극(DE)은 연장되어 상기 콘택전극(90)과 전기적으로 연결된다.
상기 콘택전극(90)은 상기 게이트 절연막(120) 상에 형성되며, 단위화소들 내에 각각 형성된다. 상기 콘택전극(90)은 예를 들어, 평면상에서 보았을 때 사각형 형상을 가질 수 있다.
상기 데이터 절연막(130)은 상기 데이터 배선들(DL1, DL2), 상기 소스 전극(SE)과 상기 드레인 전극(DE), 상기 콘택전극(90)을 덮도록 상기 게이트 절연막(120) 상에 형성된다. 여기서, 상기 데이터 절연막(130)은 무기 절연막(131) 및 유기 절연막(132)를 포함할 수 있다. 상기 무기 절연막(131)은 상기 유기 절연막(132)이 덮도록 형성된다.
상기 데이터 절연막(130)에는 상기 콘택전극(90) 상부에 콘택홀(333)이 형성된다.
상기 화소전극(345)은 상기 데이터 절연막(130) 상에 형성된다. 상기 화소전극(345)은 투명 금속층으로부터 패터닝되어 형성된 금속패턴일 수 있다.
상기 화소전극(345)은 상기 트랜지스터(TFT)의 상기 드레인 전극(DE)이 연장된 상기 콘택전극(90)과 접촉하고, 상기 화소영역(PA)을 정의하기 위해 형성된 복수의 절개홈들(360)을 갖는다.
또한, 상기 화소전극(345)의 외곽 영역은 개루프 형상을 가지므로 상기 절개홈들(360)은 상기 화소전극(345)의 내부에서 외부로 형성되어 뚫린 형상을 갖는다.
상기 화소전극(345)의 상기 절개홈들(360)은 상기 화소영역(PA)에서 4개의 서브 도메인들을 정의하면서 형성된다. 상기 절개홈들(360)은 하나의 서브 도메인 영역에서 서로 평행하게 형성된다. 이에 따라, 상기 절개홈들(360)을 제외한 상기 화소전극(345)의 나머지 영역은 여러 개의 슬릿들이 배열된 형상을 갖는다.
또한, 상기 슬릿들은 상기 화소전극(345)의 중앙을 향해 방사 형상으로 형성될 수 있다. 상기 슬릿들은 상기 제1 방향(DI1)으로 나란히 배열될 수 있고, 상기 제2 방향(DI2)으로 나란히 배열될 수 있다.
상기 하부 배향막(150)은 상기 화소전극(345)이 형성된 상기 제1 베이스 기판(110) 위에 형성되어, 상기 액정층(300)의 액정 분자를 수직 방향, 즉 표시기판(100)으로부터 대향기판(200)을 향하는 방향으로 배향한다.
상기 대향기판(200)은 상기 표시기판(100)과 마주보도록 배치된다
상기 대향기판(200)은 상부 기판(210), 차광패턴(BM), 컬러필터 패턴(220), 오버 코팅층(230), 공통전극(240) 및 상부 배향막(250)을 포함할 수 있다.
상기 차광패턴(BM) 데이터 배선들(DL1, DL2) 및 트랜지스터(TFT)에 대응하게 상부 기판(201)에 형성되어 있다. 따라서 차광되지 않는 상기 화소영역(PA)에는 상기 컬러필터 패턴(220)이 형성된다.
상기 공통전극(240)은 상기 오버 코팅층(230) 상에 형성되어 있다. 상기 공통전극(240)은 중앙에 공통전극 홀(443)을 갖는다. 상기 공통전극 홀(443)은 전계가 인가되었을 때 상기 액정층(300)의 액정들이 상기 공통전극 홀(443)을 향하여 배열 될 수 있도록 하는 역할을 한다.
여기서, 본 발명의 실시예 3에서는 상기 공통전극 홀(443)이 중앙에 배열되고 사각형의 형상을 갖는 것을 예로 들었으나, 상기 공통전극 홀(443)은 십자형, 원형, 45도 기울어진 십자형등이 될 수도 있다.
상기 상부 배향막(250)은 상기 공통전극(240) 상에 형성되어 상기 액정층(300)을 수직 배향시킨다.
상기 액정층(300)은 상기 표시기판(100) 및 상기 대향기판(200) 사이에 개재된다. 상기 액정층(300) 내의 액정들의 배열은 상기 화소전극(345)과 상기 공통전극(240) 사이에 형성된 전기장에 의해 변경되고, 그 결과 상기 액정층(300)의 광투과율이 상기 전기장의 세기에 따라 변경될 수 있다.
본 발명의 실시예 3에서, 액정표시장치에 포함된 표시기판의 제조방법은 표시기판(100)이 2개의 도메인인 제1 도메인(D1) 및 제2 도메인(D2)으로 나누어 지지 않아 실시예 1의 제1 도메인(D1)이 하나의 화소영역(PA)를 구성하고, 상기 제1 도메인(D1) 및 제2 도메인(D2)을 개별적으로 구동시키기 위한 부스팅 라인들 및 부스팅 전극들이 필요하지 않다는 것을 제외하면 도 8a 내지 도 8c에서 설명된 액정표시장치에 포함된 표시기판의 제조방법과 실질적으로 동일하다. 따라서 중복된 설명은 생략한다.
본 발명의 실시예 3에 따르면, 슬릿들을 갖는 상기 화소전극(345)의 상부에 배치된 상기 대향기판(200)이 상기 공통전극 홀(443)을 갖음으로써, 충분한 시야각이 확보되므로 상기 액정층(300)이 반응성 메조겐을 포함하지 않아도 되고, 또한, UV 조사과정이 생략될 수 있으므로, 제조 과정이 보다 간단해 질 수 있다.
본 발명의 실시예들에 따르면, 원평광 mPVA 모드와 SVA 모드를 동시에 사용하는 하이브리드 구조를 가짐으로써 기존 원편광 mPVA 대비 측면 시인성이 개선되고, 원편광 편광판의 사용으로 인하여 투과율이 향상될 수 있다. 또한, 상기 제1 화소전극 및 상기 제2 화소전극은 상기 제1 부스팅 신호 및 상기 제2 부스팅 신호를 통해 듀얼 감마 구현이 가능하므로 측면 시인성이 개선된다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예 1에 따른 액정표시장치의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 단면도이다.
도 3은 도 1의 II-II'선을 따라 절단한 단면도이다.
도 4는 도 1에서 전기적인 연결관계를 설명하기 위한 회로도이다.
도 5a는 도 4의 제1 화소전극에 대응하는 제1 화소 전압을 설명하는 파형도이다.
도 5b는 도 4의 제2 화소전극에 대응하는 제2 화소 전압을 설명하는 파형도이다.
도 6은 도 1의 III-III'선을 따라 절단한 단면도이다.
도 7은 도 1의 IV-IV'선을 따라 절단한 단면도이다.
도 1에 도시된 액정표시장치의 제1 스토리지 캐패시터 및 제2 스토리지 캐패시터들을 비교 설명하는 단면도들이다.
도 8a 내지 도 8c는 도 3에 도시된 액정표시장치에 포함된 표시기판의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시예 2에 따른 액정표시장치의 평면도이다.
도 10은 도 9의 V-V'선을 따라 절단한 단면도이다.
도 11은 도 9의 VI-VI'선을 따라 절단한 단면도이다.
도 12는 도 9의 VII-VII'선을 따라 절단한 단면도이다.
도 13은 도 9의 VIII-VIII'선을 따라 절단한 단면도이다.
도 14는 본 발명의 실시예 3에 따른 액정표시장치의 평면도이다.
도 15는 도 14의 IX-IX'선을 따라 절단한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 표시기판 110 : 베이스 기판
120 : 게이트 절연막 130 : 데이터 절연막
131 : 무기 절연막 132 : 유기 절연막
133 : 제1 콘택홀 135 : 제2 콘택홀
145 : 제1 화소전극 147 : 제2 화소전극
150 : 하부 배향막 200 : 대향기판
210 : 상부 기판 220: 컬러필터 패턴
230 : 오버 코팅층 240 : 공통전극
243 : 제1 공통전극 홀 245 : 제2 공통전극 홀
250 : 상부 배향막 300 : 액정층
10 : 제1 부스팅 전극 30: 제2 부스팅 전극
50 : 제1 콘택전극 70 : 제2 콘택전극
BL1 : 제1 부스팅 라인 BL2 : 제2 부스팅 라인

Claims (22)

  1. 게이트 라인;
    상기 게이트 라인에 교차하는 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인에 연결된 트랜지스터;
    상기 트랜지스터의 제1 출력전극에 연결되고, 제1 도메인을 정의하기 위해 형성된 복수의 제1 절개홈들을 갖는 제1 화소전극; 및
    상기 트랜지스터의 제2 출력전극에 연결된 제2 화소전극을 포함하고,
    상기 게이트 라인은 상기 제1 화소전극 및 상기 제2 화소전극 사이에 배치되고, 상기 트랜지스터에 의해 상기 제1 화소전극 및 제2 화소전극에 동시에 전압이 인가되고,
    상기 트랜지스터의 제1 출력전극과 중첩되어 제1 스토리지 캐패시터를 정의하는 제1 부스팅 전극; 및 상기 트랜지스터의 제2 출력전극과 중첩되어 제2 스토리지 캐패시터를 정의하는 제2 부스팅 전극을 더 포함하고,
    상기 제1 부스팅 전극 및 상기 제2 부스팅 전극은 투명 물질을 포함하고,
    상기 제1 출력전극과 전기적으로 연결되고 상기 제1 부스팅 전극과 중첩하고 불투명 금속 재질인 제1 콘택전극 및 상기 제2 출력전극과 전기적으로 연결되고 상기 제2 부스팅 전극과 중첩하고 불투명 금속 재질인 제2 콘택전극을 더 포함하고,
    상기 제1 콘택전극의 면적은 상기 제1 부스팅 전극의 면적보다 작고, 상기 제2 콘택전극의 면적은 상기 제2 부스팅 전극의 면적보다 작은 것을 특징으로 하는 표시기판.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 화소전극의 외곽 영역은 개루프 형상을 정의하고, 상기 제2 화소전극의 외곽 영역은 폐루프 형상을 정의하는 것을 특징으로 하는 표시기판.
  4. 제1항에 있어서, 상기 제1 절개홈들은 상기 제1 도메인에서 4개의 그룹들을 정의하면서 형성되되, 동일 그룹내에서 상기 제1 절개홈들은 서로 평행한 것을 특 징으로 하는 표시기판.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 제1 부스팅 전극의 크기는 상기 제2 부스팅 전극의 크기보다 작은 것을 특징으로 하는 표시기판.
  8. 제1항에 있어서, 상기 게이트 라인과 평행하게 형성되어 상기 제1 부스팅 전극과 전기적으로 연결된 제1 부스팅 라인; 및
    상기 게이트 라인과 평행하게 형성되어 상기 제2 부스팅 전극과 전기적으로 연결된 제2 부스팅 라인을 더 포함하는 것을 특징으로 하는 표시기판.
  9. 제1항에 있어서, 상기 제1 화소전극의 외곽 사이즈는 상기 제2 화소전극의 외곽 사이즈보다 큰 것을 특징으로 하는 표시기판.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 게이트 라인과, 상기 게이트 라인에 교차하는 데이터 라인과, 상기 게이트 라인 및 상기 데이터 라인에 연결된 트랜지스터와, 상기 트랜지스터의 제1 출력전극에 연결되고 제1 도메인을 정의하기 위해 형성된 복수의 제1 절개홈들을 갖는 제1 화소전극과, 상기 트랜지스터의 제2 출력전극에 연결된 제2 화소전극을 포함하는 표시기판;
    상기 표시기판과 대향하고 공통전극을 포함하는 대향기판; 및
    상기 표시기판 및 대향기판 사이에 개재되는 액정층을 포함하고,
    상기 표시 기판에서,
    상기 게이트 라인은 상기 제1 화소전극 및 상기 제2 화소전극 사이에 배치되고, 상기 트랜지스터에 의해 상기 제1 화소전극 및 제2 화소전극에 동시에 전압이 인가되고,
    상기 트랜지스터의 제1 출력전극과 중첩되어 제1 스토리지 캐패시터를 정의하는 제1 부스팅 전극; 및 상기 트랜지스터의 제2 출력전극과 중첩되어 제2 스토리지 캐패시터를 정의하는 제2 부스팅 전극을 더 포함하고,
    상기 제1 부스팅 전극 및 상기 제2 부스팅 전극은 투명 물질을 포함하고,
    상기 제1 출력전극과 전기적으로 연결되고 상기 제1 부스팅 전극과 중첩하고 불투명 금속 재질인 제1 콘택전극 및 상기 제2 출력전극과 전기적으로 연결되고 상기 제2 부스팅 전극과 중첩하고 불투명 금속 재질인 제2 콘택전극을 더 포함하고,
    상기 제1 콘택전극의 면적은 상기 제1 부스팅 전극의 면적보다 작고, 상기 제2 콘택전극의 면적은 상기 제2 부스팅 전극의 면적보다 작은 것을 특징으로 하는 액정표시장치.
  14. 삭제
  15. 제13항에 있어서, 상기 제1 화소전극 및 상기 제2 화소전극은 상기 제1 및제2 출력전극들과 전기적으로 각각 연결되는 제1 콘택홀 및 제2 콘택홀을 포함하는 것을 특징으로 하는 액정표시장치.
  16. 제15항에 있어서, 상기 대향기판은 상기 제1 및 제2 화소전극들 각각의 중앙부에 대응하여 제1 공통전극 홀 및 제2 공통전극 홀이 형성된 공통전극을 포함하는 것을 특징으로 하는 액정표시장치.
  17. 제16항에 있어서, 상기 제1 콘택홀 및 상기 제2 콘택홀은 각각 상기 제1 공통전극 홀 및 상기 제2 공통전극 홀과 중첩되도록 배치되는 것을 특징으로 하는 액정표시장치.
  18. 제15항에 있어서, 상기 대향기판은 상기 제2 화소전극의 중앙부에 대응하여 공통전극 홀이 형성된 공통전극을 포함하는 것을 특징으로 하는 액정표시장치.
  19. 제18항에 있어서, 상기 제2 콘택홀은 상기 공통전극 홀과 중첩되도록 배치되는 것을 특징으로 하는 액정표시장치.
  20. 제19항에 있어서, 상기 액정층은 반응성 메조겐을 포함하는 것을 특징으로 하는 액정표시장치.
  21. 삭제
  22. 제 17항에 있어서, 상기 제1 공통전극 홀 및 상기 제2 공통전극 홀은 각각 상기 표시 기판의 상기 제1 콘택전극 및 상기 제2 콘택전극과 중첩되도록 배치되는 것을 특징으로 하는 액정표시장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101223721B1 (ko) * 2010-03-11 2013-01-17 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20140013211A (ko) * 2012-07-20 2014-02-05 삼성디스플레이 주식회사 표시 장치
KR20140062286A (ko) * 2012-11-14 2014-05-23 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR102078810B1 (ko) * 2013-08-14 2020-02-20 삼성디스플레이 주식회사 액정 표시 장치
JP2015125224A (ja) * 2013-12-26 2015-07-06 株式会社ジャパンディスプレイ 液晶表示装置
KR102276994B1 (ko) * 2014-11-20 2021-07-13 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR102240418B1 (ko) * 2015-01-05 2021-04-14 삼성디스플레이 주식회사 액정 표시 장치
CN104597648B (zh) * 2015-01-21 2016-11-30 深圳市华星光电技术有限公司 一种液晶显示面板及装置
KR102473306B1 (ko) 2015-11-18 2022-12-05 삼성디스플레이 주식회사 표시 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008015512A (ja) * 2006-06-30 2008-01-24 Chi Mei Optoelectronics Corp 液晶表示パネルとその駆動方法および液晶表示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100312753B1 (ko) * 1998-10-13 2002-04-06 윤종용 광시야각액정표시장치
KR100840326B1 (ko) * 2002-06-28 2008-06-20 삼성전자주식회사 액정 표시 장치 및 그에 사용되는 박막 트랜지스터 기판
WO2006098176A1 (ja) * 2005-03-15 2006-09-21 Sharp Kabushiki Kaisha アクティブマトリクス基板およびそれを備えた表示装置
JP4675677B2 (ja) 2005-05-26 2011-04-27 シャープ株式会社 液晶表示装置
JP4713946B2 (ja) * 2005-05-30 2011-06-29 シャープ株式会社 液晶表示装置
KR101272329B1 (ko) 2006-06-13 2013-06-07 삼성디스플레이 주식회사 액정 표시 장치
TWI340286B (en) * 2006-10-12 2011-04-11 Chunghwa Picture Tubes Ltd Pixel structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008015512A (ja) * 2006-06-30 2008-01-24 Chi Mei Optoelectronics Corp 液晶表示パネルとその駆動方法および液晶表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10222664B2 (en) 2016-05-03 2019-03-05 Samsung Display Co., Ltd. Liquid crystal display device

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