KR101535404B1 - Semiconductor package and method of manufacturing the same - Google Patents
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Abstract
Description
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 패키지의 상, 하부를 전기적으로 연결하는 도전성 통로가 마련되는 반도체 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package having a conductive path for electrically connecting upper and lower portions of a semiconductor package.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다.In recent semiconductor devices, as the chip size is reduced and the number of input / output terminals is increased due to miniaturization of process technology and diversification of functions, the pitch of electrode pads is getting smaller and more various functions are being fused, A system-level packaging technology is being developed. System-level packaging technology is also being transformed into a three-dimensional stacking technique that can maintain a short signal distance to minimize signal-to-noise and minimize signal-to-noise.
한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체칩을 포함하는 적층형 반도체 패키지를 구현하거나, 또는 서로 다른 기능을 가지는 반도체칩을 집적한 SIP(System in Package)를 구현하고 있다.Meanwhile, in order to control the increase of the product price in addition to the demand for the technological improvement, a stacked semiconductor package including a plurality of semiconductor chips is implemented, or a SIP (System in Package).
반도체 패키지는 반도체칩간 또는 반도체칩과 기판간의 전기적 연결을 위하여 범프볼 기술을 이용하는 플립칩 공법에 의해 제조되어 왔다. 이와 같은 범프볼 기술에 있어서, 상기 범프볼의 미세화의 한계로 인하여 패키지의 입출력 패드의 갯수 및 칩의 사이즈가 제한된다는 문제점이 있었다. 즉, 상기 패키지는 반도체칩의 소형화 또는 입출력 패드의 갯수가 증가할 경우, 최종 입출력 단자인 솔더볼의 수를 반도체칩 상면 내에서 모두 수용하는데 한계가 있었다. 이를 개선하기 위해, 패키지는 회로기판 내부에 반도체칩을 실장하는 임베디드 구조나 반도체칩의 최종 입출력 단자인 솔더볼을 상기 반도체칩의 외주면에 배치시키는 팬아웃(fan-out) 구조등이 개발되었다.A semiconductor package has been manufactured by a flip chip method using bump ball technology for electrical connection between semiconductor chips or between a semiconductor chip and a substrate. In such a bump ball technology, there is a problem that the number of the input / output pads of the package and the size of the chip are limited due to the limitation of miniaturization of the bump balls. That is, when the size of the semiconductor chip is reduced or the number of the input / output pads is increased, the number of the solder balls as the final input / output terminals is limited in the upper surface of the semiconductor chip. In order to solve this problem, a package has been developed which includes an embedded structure for mounting a semiconductor chip in a circuit board or a fan-out structure for disposing a solder ball as a final input / output terminal of the semiconductor chip on the outer circumferential surface of the semiconductor chip.
일반적으로 팬아웃 패키지는 반도체 패키지의 상, 하부를 전기적으로 연결하는 도전성 통로를 마련하기 위해 비아홀(via-hole)을 형성한다. 또한, 메인기판과 접속하기 위한 금속재배선을 형성한다. 그러나 이러한 공정은 그 난이도가 높고, 공정의 수가 증가하며, 시간 및 비용이 증가하는 문제가 있다.Generally, a fan-out package forms a via-hole to provide a conductive path for electrically connecting the upper and lower portions of the semiconductor package. Further, a metal material wiring for connection with the main substrate is formed. However, such a process has a problem that the difficulty is high, the number of processes increases, and time and cost increase.
등록특허공보 10-1362714(2014.02.13. 공고)에는 절연 기판을 관통하여 위치하는 관통 배선을 포함하는 반도체 패키지 및 그 제조방법이 개시되어 있다.Japanese Patent Application Publication No. 10-1362714 (published on Mar. 23, 2013) discloses a semiconductor package including a through wiring which is located through an insulating substrate and a method of manufacturing the same.
본 발명의 실시예는 제조 공정을 단순화하고, 보다 용이한 공정을 채택하여 제조 수율을 향상시키며, 제조비용 및 원가를 절감할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.Embodiments of the present invention relate to a semiconductor package and a method of manufacturing the same that can simplify a manufacturing process, improve manufacturing yield by adopting a simpler process, and reduce manufacturing cost and cost.
본 발명의 일 측면에 따르면, 반도체 칩; 상기 반도체 칩의 일면에 배치되고 상기 반도체 칩과 전기적으로 연결되는 기판; 상기 반도체 칩의 타면에 배치되고 외부와 전기적으로 연결될 수 있는 외부접속부; 상기 반도체 칩의 측부에 배치되고 상기 기판과 상기 외부접속부를 전기적으로 연결하는 도전성 볼; 및 상기 반도체 칩과 상기 기판과 상기 외부접속부와 상기 도전성 볼을 일체화하도록 몰딩하는 봉지재;를 포함하는 반도체 패키지가 제공될 수 있다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor chip; A substrate disposed on one surface of the semiconductor chip and electrically connected to the semiconductor chip; An external connection portion disposed on the other surface of the semiconductor chip and electrically connected to the outside; A conductive ball disposed on a side of the semiconductor chip and electrically connecting the substrate and the external connection portion; And an encapsulant for molding the semiconductor chip, the substrate, the external connection portion, and the conductive ball so as to be integrated with each other.
상기 도전성 볼은 구리(Cu), 금(Au), 니켈(Ni), 알루미늄(Al), 은(Ag), 또는 이들 금속 중 하나 이상을 포함하는 합금으로 이루어지는 반도체 패키지가 제공될 수 있다.The conductive balls may be provided with a semiconductor package made of copper (Cu), gold (Au), nickel (Ni), aluminum (Al), silver (Ag), or an alloy containing at least one of these metals.
상기 도전성 볼은 솔더 페이스트를 매개로 상기 기판에 부착되는 반도체 패키지가 제공될 수 있다.The conductive ball may be provided with a semiconductor package attached to the substrate via a solder paste.
상기 솔더 페이스트는 솔더 입자와 플럭스를 포함하는 반도체 패키지가 제공될 수 있다.The solder paste may be provided with a semiconductor package including solder particles and flux.
상기 도전성 볼의 코어를 형성하는 금속 또는 합금은 솔더로 도금되는 반도체 패키지가 제공될 수 있다.The metal or alloy forming the core of the conductive ball may be provided with a semiconductor package plated with solder.
상기 도전성 볼의 코어를 형성하는 금속 또는 합금은 니켈(Ni)로 도금되고, 니켈은 솔더로 도금되는 반도체 패키지가 제공될 수 있다.The metal or alloy forming the core of the conductive ball may be plated with nickel (Ni), and the nickel may be plated with solder.
상기 기판의 일면에는 상기 반도체 칩 및 상기 도전성 볼과 전기적으로 접속되는 제1 기판배선이 마련되고, 타면에는 메인기판과 전기적으로 접속될 수 있는 제2 기판배선이 마련되며, 상기 제1 기판배선과 상기 제2 기판배선은 상기 기판을 관통하는 관통배선에 의해 연결되는 반도체 패키지가 제공될 수 있다.A first substrate wiring electrically connected to the semiconductor chip and the conductive ball is formed on one surface of the substrate and a second substrate wiring electrically connected to the main substrate is provided on the other surface, And the second substrate wiring may be connected to the semiconductor package by penetrating wiring penetrating the substrate.
상기 외부접속부는 절연층과 배선층을 포함하고, 상기 배선층의 일면은 상기 도전성 볼과 전기적으로 접속되고, 타면의 적어도 일부는 외부와 전기적으로 접속되는 반도체 패키지가 제공될 수 있다.The external connection portion may include an insulating layer and a wiring layer, one surface of the wiring layer being electrically connected to the conductive ball, and at least a part of the other surface being electrically connected to the outside.
상기 봉지재의 일면은 상기 반도체 칩의 비활성면과 동일 평면으로 마련되고, 상기 외부접속부는 상기 봉지재의 일면과 상기 반도체 칩의 비활성면 상에 마련되는 절연층과, 상기 절연층 상에 적층되고 상기 도전성 볼과 전기적으로 접속되는 시드층과, 상기 시드층 상에 적층되는 배선층을 포함하는 반도체 패키지가 제공될 수 있다.Wherein one surface of the sealing material is provided flush with an inactive surface of the semiconductor chip, the external connection portion includes an insulating layer provided on one surface of the sealing material and the inactive surface of the semiconductor chip, A semiconductor package including a seed layer electrically connected to the ball and a wiring layer stacked on the seed layer may be provided.
상기 외부접속부와 접속되는 상기 도전성 볼의 일면은 상기 봉지재의 일면과 동일 평면상에 마련되는 반도체 패키지가 제공될 수 있다.And one surface of the conductive ball connected to the external connection portion may be provided on the same plane as one surface of the sealing material.
상기 외부접속부와 접속되는 상기 도전성 볼의 일면은 상기 봉지재의 일면으로부터 돌출되도록 마련되는 반도체 패키지가 제공될 수 있다.And one surface of the conductive ball connected to the external connection portion may be provided to protrude from one surface of the sealing material.
상기 외부접속부는 상기 봉지재의 일면에 적층되어 상기 도전성 볼의 돌출부와 전기적으로 접속되고 패턴을 형성하는 배선층을 포함하는 반도체 패키지가 제공될 수 있다.The external connection portion may be provided on the semiconductor package including a wiring layer laminated on one side of the sealing material and electrically connected to the protruding portion of the conductive ball and forming a pattern.
본 발명의 또 다른 측면에 따르면, 캐리어에 기판을 부착하고, 기판의 일면에 형성되는 패턴에 도전성 볼과 반도체 칩의 접속돌기를 실장하여 전기적으로 접속하고, According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of attaching a substrate to a carrier, mounting electrically connecting balls between the conductive balls and the semiconductor chip on a pattern formed on one surface of the substrate,
상기 기판 상에 봉지재를 몰딩하되, 상기 기판과 상기 도전성 볼과 상기 반도체 칩을 일체화하면서 상기 도전성 볼의 단부가 노출되도록 하고, 상기 봉지재의 일면에 상기 노출된 도전성 볼의 일단과 전기적으로 접속될 수 있도록 외부접속부를 형성하는 과정을 포함하는 반도체 패키지 제조방법이 제공될 수 있다.And an end of the conductive ball is exposed while the encapsulation material is molded on the substrate, the conductive ball and the semiconductor chip are integrated with each other, and the end portion of the conductive ball is electrically connected to one end of the exposed conductive ball The method comprising the steps of: forming a semiconductor chip on a semiconductor substrate;
상기 봉지재는 상기 도전성 볼과 상기 반도체 칩을 내부에 수용하도록 몰딩된 후, 일면이 연삭되어 상기 도전성 볼의 단부가 노출되는 반도체 패키지 제조방법이 제공될 수 있다.The encapsulation material may be molded to receive the conductive balls and the semiconductor chip therein, and then the one surface may be ground to expose the end of the conductive ball.
상기 도전성 볼은 구리(Cu), 금(Au), 니켈(Ni), 알루미늄(Al), 은(Ag), 또는 이들 금속 중 하나 이상을 포함하는 합금으로 이루어지는 코어의 외부에 솔더를 도금하여 마련하고, 상기 기판에 형성되는 패턴에 상기 도전성 볼을 실장하는 방법은 상기 도금된 솔더를 리플로우 공정을 통해 상기 패턴과 전기적으로 접속하는 반도체 패키지 제조방법이 제공될 수 있다.The conductive ball is formed by plating a solder on the outside of a core made of copper (Cu), gold (Au), nickel (Ni), aluminum (Al), silver (Ag), or an alloy containing at least one of these metals And a method of mounting the conductive ball on a pattern formed on the substrate may include a method of manufacturing a semiconductor package in which the plated solder is electrically connected to the pattern through a reflow process.
상기 봉지재의 일면을 연삭하는 과정은 상기 솔더를 연삭하여 상기 코어가 노출되도록 하고, 상기 외부접속부와 상기 도전성 볼을 전기적으로 접속하는 과정은 상기 노출된 코어와 상기 외부접속부의 배선층을 전기적으로 접속하는 반도체 패키지 제조방법이 제공될 수 있다.The process of grinding one side of the encapsulation material grinds the solder to expose the core, and the process of electrically connecting the external connection part and the conductive ball electrically connects the exposed core and the wiring layer of the external connection part A semiconductor package manufacturing method can be provided.
상기 봉지재의 일면을 연삭하는 과정은 상기 반도체 칩의 비활성면이 노출되도록 하는 반도체 패키지 제조방법이 제공될 수 있다.And the step of grinding one side of the encapsulation material may expose the inactive side of the semiconductor chip.
상기 외부접속부를 형성하는 과정은 상기 봉지재의 일면과 상기 반도체 칩의 비활성면 상에 절연층을 적층하고, 상기 절연층 상에 시드층을 적층하고, 상기 시드층 상에 배선층을 적층하고, 상기 시드층과 상기 배선층의 일부를 제거하여 패턴을 형성하는 반도체 패키지 제조방법이 제공될 수 있다.Wherein the step of forming the external connection portion includes the steps of laminating an insulating layer on one surface of the sealing material and the inactive surface of the semiconductor chip, laminating a seed layer on the insulating layer, laminating a wiring layer on the seed layer, Layer and a part of the wiring layer are removed to form a pattern.
상기 시드층과 상기 배선층의 일부를 제거하여 패턴을 형성하는 방법은 상기 시드층 상에 마스크를 형성하고, 상기 마스크에 의해 마스킹되지 않은 상기 시드층 상에 배선층을 적층하고, 상기 마스크를 제거하고, 상기 배선층이 적층되지 않은 상기 시드층을 제거하는 반도체 패키지 제조방법이 제공될 수 있다.A method of forming a pattern by removing a part of the seed layer and the wiring layer includes forming a mask on the seed layer, laminating a wiring layer on the seed layer not masked by the mask, A semiconductor package manufacturing method for removing the seed layer in which the wiring layer is not laminated can be provided.
상기 시드층과 상기 배선층의 일부를 제거하여 패턴을 형성하는 방법은 상기 시드층 상에 배선층을 적층하고, 상기 배선층 상에 마스크를 형성하고, 상기 마스크에 의해 마스킹되지 않은 상기 배선층과 상기 시드층을 제거하는 반도체 패키지 제조방법이 제공될 수 있다.A method of forming a pattern by removing a part of the seed layer and the wiring layer includes the steps of laminating a wiring layer on the seed layer, forming a mask on the wiring layer, and forming the wiring layer and the seed layer, A method of manufacturing a semiconductor package may be provided.
상기 봉지재는 신축성 있는 마스킹 부재에 상기 도전성 볼의 노출부가 수용되는 상태에서 상기 기판과 상기 마스킹 부재 사이에 몰딩되고, 상기 마스킹 부재를 제거하여 상기 도전성 볼의 단부가 상기 봉지재로부터 노출되는 반도체 패키지 제조방법이 제공될 수 있다.Wherein the sealing material is molded between the substrate and the masking member in a state in which the exposed portion of the conductive ball is accommodated in the elastic masking member and the masking member is removed so that the end of the conductive ball is exposed from the sealing material, A method can be provided.
상기 봉지재는 유동성 있는 상태로 신축성 있는 마스킹 부재와 상기 기판 사이에 충진되고, 상기 봉지재가 경화되기 전에 상기 마스킹 부재에 외력을 가하여 상기 도전성 볼의 노출부를 수용하도록 하고, 상기 마스킹 부재를 제거하여 상기 도전성 볼의 단부가 상기 봉지재로부터 노출되는 반도체 패키지 제조방법이 제공될 수 있다.Wherein the sealing material is filled between an elastic masking member and the substrate in a fluid state and applies an external force to the masking member before the sealing member is cured to receive the exposed portion of the conductive ball, And an end of the ball is exposed from the sealing material.
상기 유동성 있는 봉지재의 주입량은 상기 마스킹 부재에 외력이 가하였을 때 상기 도전성 볼의 노출부가 수용될 수 있을 정도로 제어되는 반도체 패키지 제조방법이 제공될 수 있다.And the amount of the fluid encapsulating material to be injected is controlled to such an extent that an exposed portion of the conductive ball can be received when an external force is applied to the masking member.
상기 외부접속부를 형성하는 과정은 상기 봉지재의 일면 상에 상기 도전성 볼의 노출부와 전기적으로 접속되도록 배선층을 적층하고, 상기 배선층의 일부를 제거하여 패턴을 형성하는 반도체 패키지 제조방법이 제공될 수 있다.The process of forming the external connection portion may include providing a wiring layer on one surface of the sealing material so as to be electrically connected to the exposed portion of the conductive ball and removing a portion of the wiring layer to form a pattern .
본 발명의 실시예에 따른 반도체 패키지 및 그 제조방법은 금속 볼로 이루어지는 도전성 볼을 사용함으로써 비아홀을 형성하여 수직 배선을 마련하는 것보다 단순하고 용이한 공정을 채택할 수 있다.The semiconductor package and the manufacturing method thereof according to the embodiment of the present invention can adopt a simpler and easier process than that of forming a via hole by using a conductive ball made of a metal ball to provide a vertical wiring.
또한, 반도체 칩의 외곽에 마련되는 금속 볼이 수직방향 지지구조 역할을 함으로써 반도체 패키지의 수직 방향 강성이 증대될 수 있다.In addition, since the metal balls provided on the outer periphery of the semiconductor chip serve as a vertical supporting structure, the rigidity of the semiconductor package in the vertical direction can be increased.
또한, 별도의 패드를 형성하지 않고도 금속 배선층과 도전성 볼을 전기적으로 접속할 수 있어 공정이 단순해질 수 있다.Further, the metal wiring layer and the conductive ball can be electrically connected without forming a separate pad, so that the process can be simplified.
또한, 금속 볼 외부에 솔더를 코팅함으로써 도전성 볼을 기판에 용이하게 본딩할 수 있다.In addition, the conductive balls can be easily bonded to the substrate by coating the solder on the outside of the metal balls.
본 발명의 실시예에 따른 반도체 패키지 및 그 제조방법은 반도체 칩과 메인기판을 전기적으로 연결하기 위하여 양면에 배선이 형성되는 기판을 사용함으로써 금속재배선층을 형성하는 공정을 단순화할 수 있다.The semiconductor package and the method of manufacturing the same according to the embodiment of the present invention can simplify the process of forming the metal wiring layer by using the substrate having the wiring on both sides for electrically connecting the semiconductor chip and the main substrate.
또한, 강성이 있는 기판을 이용하는 경우 반도체 패키지의 하부를 지지함으로서 반도체 패키지의 뒤틀림 강성이 증대될 수 있다.Further, in the case of using a substrate having rigidity, the twisting rigidity of the semiconductor package can be increased by supporting the lower portion of the semiconductor package.
또한, 금속재배선층을 형성하는 공정 대신에 기판을 형성하는 공정을 제공함으로써 캐리어의 사용을 줄이고 공정 난이도를 낮출 수 있다.Further, by providing a step of forming a substrate in place of the step of forming the metal wiring layer, the use of the carrier can be reduced and the process difficulty can be lowered.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도이다.
도 2 내지 도 15는 본 발명의 제1 실시예에 따른 반도체 패키지의 제작 공정을 나타내는 단면도이다.
도 16 내지 도 19는 도 10 내지 도 13에 대응하는 본 발명의 제2 실시예에 따른 반도체 패키지의 제작 공정을 나타내는 단면도이다.
도 20 내지 도 22는 도 6 내지 도 13에 대응하는 본 발명의 제3 실시예에 따른 반도체 패키지의 제작 공정을 나타내는 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
FIGS. 2 to 15 are cross-sectional views showing a manufacturing process of the semiconductor package according to the first embodiment of the present invention.
Figs. 16 to 19 are cross-sectional views showing the manufacturing steps of the semiconductor package according to the second embodiment of the present invention, which correspond to Figs. 10 to 13. Fig.
20 to 22 are cross-sectional views showing a manufacturing process of a semiconductor package according to a third embodiment of the present invention corresponding to Figs. 6 to 13.
이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시예만으로 한정되는 것은 아니다. 본 발명은 다른 실시 형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood that the embodiments described below are provided only to illustrate the present invention and are not intended to limit the scope of the present invention. The present invention may be embodied in other embodiments. In order to clearly explain the present invention, parts not related to the description are omitted from the drawings, and the width, length, thickness, etc. of the components may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification. In addition, the following terms "and / or" include any one of the listed items and any combination of one or more of them.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
본 발명의 실시예에 따른 반도체 패키지는 반도체 칩(110)과, 반도체 칩(110)의 일면에 배치되는 기판(130)과, 반도체 칩(110)의 타면에 배치되는 외부접속부(160)와, 기판(130)과 외부접속부(160)를 전기적으로 연결하는 도전성 볼(140)과, 반도체 칩(110)과 기판(130)과 외부접속부(160)와 도전성 볼(140)을 몰딩(또는 밀봉)하는 봉지재(150)를 포함한다.The semiconductor package according to the embodiment of the present invention includes a
반도체 칩(110)은 메모리칩이거나 로직칩일 수 있다. 일 예인 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등을 포함할 수 있다. 일 예인 로직칩은 메모리칩들을 제어하는 제어기일 수 있다.The
반도체 칩(110)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면(111)이며, 배면은 비활성면(112)일 수 있다. 다만, 반도체 칩(110)의 양면이 활성면인 경우를 포함한다. 반도체 칩(110)의 활성면(111)에는 외부와 신호를 교환하기 위한 신호패드(113)가 복수로 마련될 수 있으며, 신호패드(113)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 신호패드(113)는 반도체 칩(110)과 일체로 형성되는 것을 포함한다.One surface of the
신호패드(113)에는 접속돌기(125)가 직접 부착되어 기판(130)과 전기적으로 연결되거나, 칩 배선부(120)를 통해 재배선되어 기판(130)과 전기적으로 연결될 수 있다. 접속돌기(125)는 범프 또는 솔더볼을 포함하는 도전성 접착물질을 포함한다. 예를 들어, 접속돌기(125)는 금(Au), 솔더(Solder), 구리(Cu), 니켈(Ni), 알루미늄(Al), 은(Ag), 또는 구리 합금(Cu/Au, Cu/Ni/Au) 등으로 형성되는 범프 또는 도전성 볼 일 수 있으며, 금속(납(Pb) 혹은 주석(Sn)을 포함)의 용융재에 의한 솔더 조인트 접합일 수 있다.The
칩 배선부(120)는 신호패드와 연결되는 제1 배선층(121)과 반도체 칩(110)의 활성면(111) 상에 적층되고 제1 배선층(121)을 외부와 절연하는 제1 절연층(123)이 마련될 수 있다. 또한, 재배치 공정을 위해 제1 배선층(121)과 전기적으로 연결되는 제2 배선층(122)이 마련되고, 제1 절연층(123) 상에 적층되고 제2 배선층(122)를 외부와 절연하는 제2 절연층(124)이 마련될 수 있다. 제2 배선층(122)은 접속돌기(125)와 전기적으로 접속될 수 있다.The
도 1에는 하나의 반도체 칩(110)을 도시하였지만, 이와 달리 둘 이상의 반도체 칩이 적층되는 형태일 수 있다. 이 때 적층되는 반도체 칩은 동종 제품들이거나 이종 제품들일 수 있다. 예를 들어, 하나의 반도체 칩은 메모리칩이고, 다른 하나의 반도체 칩은 로직칩일 수 있다. 둘 이상의 반도체 칩이 적층되는 반도체 패키지는 SOC(system on chip) 또는 SIP(system in package)일 수 있다.Although one
반도체 패키지가 메인기판(미도시)에 실장되거나 다른 칩 또는 패키지와 전기적으로 연결되기 위하여서는 반도체 칩(110)과 메인기판 사이를 전기적으로 연결하는 배선부가 필요하다. 또한, 경우에 따라서는 반도체 칩(110)의 신호패드(113) 간격보다 더 넓은 영역의 메인기판 접속영역에 실장하기 위하여 반도체 칩(110)의 외곽으로 회로가 확장되는 형태인 팬아웃 형태의 패키지를 형성하는 배선부가 필요할 수 있다.In order for the semiconductor package to be mounted on a main board (not shown) or to be electrically connected to another chip or package, a wiring section for electrically connecting the
일반적으로 사용되는 배선부는 절연층과 금속재배선층을 이용한다. 본 발명의 실시예에 따른 반도체 패키지에서도 일 면에 이러한 형태의 외부접속부(160)가 형성될 수 있다. 그러나 반도체 패키지의 양 면에 금속재배선층을 형성하기 위해서는 제조 공정에서 두 번의 캐리어(도 3의 200 참고)를 사용해야 하는 번거로움으로 인하여 제조 공정이 복잡해지고 비용이 증가하는 문제가 있다. 또한, 금속재배선층이 형성된 부분에 캐리어를 부착하기 위한 공정 등의 공정 난이도가 높은 문제도 발생한다.A commonly used wiring portion uses an insulating layer and a metal wiring layer. Also in the semiconductor package according to the embodiment of the present invention, the
따라서, 본 발명의 실시예에 따른 반도체 패키지는 반도체 칩(110)을 메인기판에 전기적으로 연결하기 위한 매개체로 양면에 배선이 형성되는 기판(130)을 사용할 수 있다.Therefore, the semiconductor package according to the embodiment of the present invention can use a
기판(130)은 회로가 인쇄된 인쇄회로기판(Printed Circuit Board) 또는 리드프레임(Lead Flame)을 포함한다. 또한, 인쇄회로기판은 박형의 필름(Film), 글래스(Glass), 또는 테이프(Tape) 등을 포함한다.The
기판(130)은 반도체 칩(110)과 메인기판을 전기적으로 연결하는 기판배선(131)을 포함한다. 기판배선(131)은 기판(130)의 일면에 마련되는 제1 기판배선(131a)과, 기판(130)의 타면에 마련되는 제2 기판배선(131c)과, 제1 및 제2 기판배선(131a, 131c)을 연결하는 관통배선(131b)을 포함한다.The
제1 기판배선(131a)은 반도체 칩(110)과 전기적으로 연결되고, 도면에는 반도체 칩(110)의 신호패드(113)와 연결되는 접속돌기(125)가 제1 기판배선(131a)에 본딩되는 것을 도시하였다. 제2 기판배선(131c)은 메인기판과 전기적으로 연결된다. 또한, 관통배선(131b)은 기판(130)을 관통하도록 마련되어 제1 기판배선(131a)과 제2 기판배선(131c)을 연결한다.The
반도체 칩(110)은 기판(130)의 중앙부에 실장되고, 제1 기판배선(131a)의 회로 영역은 반도체 칩(110)이 실장되는 영역보다 넓게 마련될 수 있다. 따라서, 도전성 볼(140)은 반도체 칩(110)의 외곽에 배치되면서 제1 기판배선(131a)과 전기적으로 연결될 수 있다. 또한, 제2 기판배선(131c)의 회로 영역은 반도체 칩(110)이 실장되는 영역보다 넓게 마련될 수 있다. 따라서, 팬아웃 형태의 패키지 형성이 가능하다.The
기판(130)은 반도체 패키지의 하부를 지지하는 지지체로서 사용될 수 있다. 기판(130)의 소재로 플라스틱 또는 유리 섬유 등을 사용할 수 있는데, 기판(130)이 일정 수준 이상의 경도를 가지는 경우 반도체 패키지의 하부를 지지하여 외부의 충격에 의하여 반도체 패키지가 변형하는 것을 방지할 수 있다. 또한, 기판(130)은 반도체 패키지의 제조 공정 상에서 제품이 변형하는 것을 방지할 수 있다. 반도체 패키지의 공정 중 봉지재를 몰딩하거나 배선을 형성하는 공정은 고온의 환경에서 이루어지며, 패키지 단위로 절단하는 공정 중에는 뒤틀림 힘이 작용한다. 기판(130)은 고온에서도 강성을 유지하고 뒤틀림 강성이 크기 때문에 공정 중에 제품이 변형하는 것을 방지할 수 있다.The
또한, 제조 공정에서 제품의 강성이 확보됨으로 인하여 제품을 안착하기 위한 캐리어(도 3의 200 참고)의 선택의 폭이 다양해질 수 있으며 제조 비용을 감축할 수 있다. 경우에 따라서는 캐리어를 사용하지 않고도 반도체 패키지를 제조하는 것이 가능할 수 있다.In addition, since the rigidity of the product is secured in the manufacturing process, the choice of the carrier (see 200 in FIG. 3) for seating the product can be varied and the manufacturing cost can be reduced. In some cases, it may be possible to manufacture a semiconductor package without using a carrier.
또한, 기판(130)을 사용함으로써 제조 공정 상에서 사용되는 캐리어의 수를 감소할 수 있다. 일반적으로 반도체 패키지의 양 면에 금속재배선층이 마련되기 때문에, 각각의 금속재배선층을 형성할 때마다 캐리어가 필요하게 된다. 그러나 본 발명의 실시예에 따른 반도체 패키지는 일면에 금속재배선층 대신 기판(130)을 사용하여 캐리어를 사용하는 공정을 최소로 할 수 있다.Also, by using the
도면에서 제2 기판배선(131c)이 기판(130)의 일면에 층을 형성하는 것으로 도시되어 있지만, 이와 달리 관통배선(131b)과 전기적으로 접속되는 범프 또는 솔더볼 등의 외부접속단자일 수 있다. 또한, 외부접속단자와 관통배선(131b)은 일체로 형성될 수 있다. 한편, 관통배선(131b)은 기판(130)에 형성되는 비아홀(via hole)에 충진되는 솔더 레지스트 잉크(Solder resist ink)일 수 있다.Although the
도전성 볼(140)은 반도체 칩(110)의 일면에 위치하는 기판(130)과 타면에 위치하는 외부접속부(160)를 전기적으로 연결하는 도전성 통로로 사용될 수 있다. 도전성 통로는 반도체 패키지의 상, 하부 사이에 마련되어 전기적 신호를 전달하기 위한 것으로 일반적인 반도체 패키지에서는 관통 비아(Via hole)와 이에 충진되는 도전성 물질로 이루어진다.The
도전성 볼(140)은 구리(Cu), 금(Au), 니켈(Ni), 알루미늄(Al), 은(Ag), 또는 이들 금속 중 하나 이상을 포함하는 합금으로 이루어질 수 있다. 도전성 볼(140)은 금속 또는 합금으로 이루어지기 때문에 반도체 패키지의 수직 방향 구조적 강도를 보강할 수 있다. 도전성 볼(140)은 반도체 칩(110)의 외측부에 마련되며, 금속 또는 합금으로 이루어지는 도전성 볼(140)은 반도체 칩(110)의 상, 하를 수직 방향으로 지지하는 지지체로서 작용할 수 있다.The
또한, 도전성 볼(140)은 구 또는 타원구 형상을 할 수 있다. 특히, 구 형상의 도전성 볼(140)을 이용하는 경우 제조 과정이 용이하고 균일한 도전성 볼(140)의 제조가 쉬운 장점이 있다. 또한, 구 형상의 도전성 볼(140)을 이용하는 경우 도전성 볼(140)을 기판(130) 상에 본딩할 때 도전성 볼(140)이 놓이는 방향에 상관 없이 공정을 진행할 수 있어 공정 난이도가 감소하고 시간이 단축될 수 있다.In addition, the
도전성 볼(140)은 금속 또는 합금으로 이루어지는 볼 형상의 코어와 이를 둘러싸는 도금층을 포함할 수 있다. 도금층은 코어 상에 도금(또는 코팅)되는 니켈(Ni) 도금과 코어 또는 니켈 도금 상에 도금되는 솔더를 포함할 수 있다. 솔더 역시 전도성 물질이라는 점에서 도전성 볼(140) 자체를 솔더볼을 이용하는 방법을 고려할 수 있다. 그러나, 솔더는 용융점이 낮으며 강성이 약하다. 따라서, 수직 방향(뿐만 아니라 수평방향)의 하중에 취약하다. 솔더가 도금된 도전성 볼(140)과 솔더볼에 각각 충격이 발생할 때 양 볼에 크랙(Crack)이 형성되는 현상을 비교해보면, 솔더가 도금된 도전성 볼(140)은 금속 코어와 솔더의 경계면으로 크랙이 전파되기 때문에 그 경로가 길어져서 파단이 늦게 발생하게 되는 반면에, 솔더볼은 크랙이 곧바로 진행되어 파단되는 시점이 빨라지게 된다. 한편, 일반적으로 솔더볼은 수평 방향으로 크랙이 발생하지만, 솔더가 도금된 도전성 볼(140)은 금속 코어에 의해 수평 방향 크랙을 방지할 수 있다. 또한, 솔더가 도금된 도전성 볼(140)은 종방향 충격과 크랙이 전파되는 경로가 서로 평행하지 않기 때문에 충격 감소의 효과가 발생한다.The
솔더를 도금함으로써 기판(130)의 제1 기판배선(131a)에 전기적으로 접속하는 과정이 용이해진다. 솔더로 코팅된 도전성 볼(140)을 기판(130)에 본딩하는 과정은 리플로우 공정을 이용할 수 있다. 가열 과정을 통해 솔더가 부분 용해되면서 기판(130)의 제1 기판배선(131a)과 본딩될 수 있다. 니켈 도금은 리플로우 과정에서 솔더와 코어가 반응하여 변성되는 것을 방지할 수 있다.The process of electrically connecting the
본 발명의 실시예에 따른 반도체 패키지는 도전성 통로로 금속 코어를 포함하는 도전성 볼(140)을 사용함으로써 제조가 용이하고 비용을 절감할 수 있다. 일반적인 반도체 패키지에서 도전성 통로로 관통 비아를 이용하는 경우, 절연체에 비아(Via)를 형성하고 그 내부에 도전성 물질을 충진하며, 관통 비아의 양 단에 도전성 패드를 형성하는 등 복잡한 공정이 필요하다. 뿐만 아니라, 도전성 패드를 형성하는 공정은 공정 난이도가 높으며, 많은 시간과 비용이 소모되는 문제가 있다. 한편, 도전성 통로로 솔더볼을 이용하는 경우, 솔더볼의 물리적 특성상 반도체 패키지의 수직방향 강성이 약하다는 문제가 있다. 또한, 융점이 낮은 솔더의 특성상 고온의 공정에서 솔더의 형태를 유지하기가 어려워 제조 공정을 컨트롤하기 어려운 문제가 있다.The semiconductor package according to the embodiment of the present invention is easy to manufacture and can reduce the cost by using the
따라서, 본 발명의 실시예에 따른 반도체 패키지는 도전성 통로로서 구리 등의 금속으로 이루어지는 금속 코어를 사용함으로써 반도체 패키지의 수직방향 강성을 강화 할 수 있고, 고온의 제조 공정상에서도 융점이 높은 금속을 사용함으로써 금속 코어의 형태가 변하지 않아 제조가 용이하다는 장점이 있다. 또한, 구형의 금속 코어를 제조하는 경우 제조가 용이하고 균일한 금속 코어를 사용할 수 있는 장점이 있다.Therefore, the semiconductor package according to the embodiment of the present invention can enhance the rigidity in the vertical direction of the semiconductor package by using a metal core made of a metal such as copper as a conductive path, and by using a metal having a high melting point even in a high- The shape of the metal core is not changed and the manufacturing is easy. In addition, when a spherical metal core is manufactured, there is an advantage that a metal core which is easy to manufacture and uniform can be used.
봉지재(150)는 기판(130) 상에 위치하여 기판(130)과 반도체 칩(110)과 도전성 볼(140)을 밀봉하여 일체화 할 수 있다. 봉지재(150)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다. 봉지재(150)는 유동성이 있는 상태에서 주입된 후 고온 환경에서 경화될 수 있다. 일 예로, 봉지재(150)를 가열함과 동시에 가압하는 과정을 포함할 수 있으며, 이 때 진공 공정을 추가하여 봉지재(150) 내부의 가스 등을 제거할 수 있다.The
봉지재(150)를 마련하는 방법으로 봉지재(150)가 유동성 있는 상태로 주입되는 것을 설명하였지만, 이와 달리 도포되거나 인쇄되는 등의 방법을 사용할 수 있으며, 봉지재(150)의 몰딩 방법은 관련 기술분야에서 통상적으로 사용되는 다양한 기술을 사용할 수 있을 것이다.The sealing
봉지재(150)의 일면은 도전성 볼(140)의 단부를 노출하도록 마련될 수 있다. 봉지재(150)의 일면은 기판(130)에 부착되는 면의 배면(또는 대향면)을 의미한다. 도전성 볼(140)의 일단은 기판(130)의 제1 기판배선(131a)과 접촉하고 타단은 외부접속부(160)와 접촉함으로써 반도체 패키지의 상, 하를 전기적으로 연결하므로, 도전성 볼(140)의 타단은 봉지재(150)로부터 노출될 필요가 있다.One side of the
봉지재(150)는 반도체 칩(110)과 기판(130) 사이를 언더필(underfill)할 수 있다. 언더필은 반도체 칩(110)과 기판(130) 사이에 마련되는 접속돌기 사이를 충진함으로써 기계적 강도를 향상시키는 공정을 의미한다.The
또한, 봉지재(150)의 일면은 반도체 칩(110)의 비활성면과 동일 평면상에 마련될 수 있다. 봉지재(150)가 반도체 칩(110)의 비활성면 상을 덮지 않음으로써 반도체 패키지의 두께를 감소할 수 있고 반도체 칩(110)의 열방출에 유리할 수 있다. 다만, 요구되는 반도체 패키지의 특성에 따라 반도체 칩(110)의 비활성면을 봉지재(150)가 덮도록 마련되는 것도 가능하다. 봉지재(150)가 반도체 칩(110)을 완전히 둘러싸는 경우 반도체 칩(110)을 외부로부터 보다 긴밀하게 보호할 수 있다.In addition, one side of the
외부접속부(160)는 봉지재(150) 상에 적층되는 절연층(163)과, 도전성 볼(140)과 전기적으로 연결되어 외부와 반도체 칩(110) 또는 기판(130)을 전기적으로 연결하는 단자가 마련되는 배선층(161)과, 절연층(163)과 배선층(161) 사이에 개재되고 배선층(161)과 도전성 볼(140)의 접착을 용이하게 하고 배선층(161)의 형성을 조력하는 시드층(162)을 포함할 수 있다.The
절연층(163)은 외부와 반도체 칩(110)을 절연하기 위한 것으로, 반도체 칩(110) 상에 봉지재(150)가 몰딩되는 경우 절연층(163)은 생략될 수 있다. 절연층(163)에는 도전성 볼(140)의 단부를 노출하도록 홀이 형성된다. 절연층(163)에 형성된 홀을 통해 배선층(161)이 도전성 볼(140)과 전기적으로 접속될 수 있다.The insulating
시드층(162)(Seed layer)은 절연층(163) 상에 적층된다. 한편, 반도체 칩(110)의 비활성면(112)이 노출되는 경우 비활성면(112) 상에 적층될 수도 있다. 시드층(162)은 절연층(163)에 형성된 홀을 통해 도전성 볼(140)과 접촉함으로써 배선층(161)과 도전성 볼(140)의 접속을 양호하게 하는 한편, 배선층(161)을 도금하기 위한 토대가 되는 기저층으로서 역할한다.A seed layer (Seed layer) 162 is deposited on the insulating
시드층(162)은 구리(Cu), 니켈(Ni), 몰리브덴(Mo), 티타늄(Ti), 또는 알루미늄(Al) 등 중에 어느 하나를 물리적 기상 증착법이나 화학적 기상 증착법 또는 원자층 증착법(Automic Layer Deposition: ALD)으로 증착할 수 있다.The
배선층(161)은 도전성 물질을 포함하는 것으로, 다수의 입력 단자(미도시)와 도전성 볼(140)을 전기적으로 접속할 수 있도록 재배치 공정을 통해 시드층(162) 상에 적층될 수 있다. 도전성 물질은 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.The
도면에는 외부접속부(160)의 일 예로 배선층(161)을 포함하는 것을 도시하였지만, 이와 달리 범프 또는 솔더볼과 같은 외부 접속단자가 도전성 볼(140)과 접속되는 것을 포함한다. 또한, 외부 접속단자와 도전성 볼(140) 사이에 금속재배치선이 마련되는 것을 포함한다.
Although the figure includes the
도 2 내지 도 15는 본 발명의 제1 실시예에 따른 반도체 패키지의 제작 공정을 나타내는 단면도이다.FIGS. 2 to 15 are cross-sectional views showing a manufacturing process of the semiconductor package according to the first embodiment of the present invention.
도 2와 도 3은 기판(130)을 마련하는 단계를 나타내는 것으로, 도 2는 양면에 배선이 형성되는 기판(130)을 마련하는 과정을, 도 3은 캐리어(200) 상에 기판(130)을 부착하는 과정을 도시한다. 기판(130)의 일면에는 제1 기판배선(131a)이, 타면에는 제2 기판배선(131c)이 형성되고, 관통배선(131b)이 기판(130)을 관통하면서 제1 기판배선(131a)과 제2 기판배선(131c)을 연결한다. 제1 기판배선(131a)과 관통배선(131b)과 제2 기판배선(131c)은 일체로 형성될 수 있다.2 and 3 illustrate a process of providing a
캐리어(200)는 일면에 접착층(210)이 마련되고, 접착층(210) 상에 기판(130)을 접착하여 지지한다. 다만, 기판(130)의 종류에 따라 캐리어(200)를 부착하는 단계를 삭제하는 것이 가능하다.The
도 4는 도전성 볼(140)을 부착하는 단계를 나타낸다. 도전성 볼(140)은 금속 코어를 포함하며, 외부에 솔더가 코팅되어 있을 수 있다. 솔더가 코팅되어 있는 경우 도전성 볼(140)은 리플로우 공정을 통해 제1 기판배선(131a) 상에 부착될 수 있다. 또한, 도전성 볼(140)에 솔더 코팅이 되어 있지 않은 경우 도전성 볼(140)을 제1 기판배선(131a)에 부착하기 위하여는 솔더 페이스트(Solder paste)를 이용하여 도전성 볼(140)을 접합할 수 있다. 이 때, 솔더 페이스트는 솔더 입자와 플럭스(Flux)를 포함할 수 있다.4 shows the step of attaching the
도면에는 타원구 형태의 도전성 볼(140)을 도시하였지만, 구형의 도전성 볼(140)을 사용하는 경우 도전성 볼(140)의 어느 지점을 제1 기판배선(131a) 상에 부착하여도 전체적인 도전성 볼(140)의 높이에 차이가 없기 때문에 공정이 단순화될 수 있다는 이점이 있다. 또한 구형의 도전성 볼(140)은 제조가 용이하고 균일한 제조가 가능하다.Although the
도 5는 제1 기판배선(131a) 상에 반도체 칩(110)을 실장하는 단계를 나타낸다. 반도체 칩(110)의 활성면에는 칩 배선부(120)가 마련될 수 있으며, 칩 배선부(120)의 제2 배선층(122)에는 접속돌기(125)가 부착될 수 있다. 반도체 칩(110)을 기판(130)에 실장하는 경우 접속돌기(125)를 제1 기판배선(131a)에 본딩할 수 있다. 접속돌기(125)로 범프를 이용하는 경우 도전성 접착제를 이용하여 본딩하거나, 솔더볼을 이용하는 경우 리플로우 공정을 통해 본딩할 수 있다.5 shows a step of mounting the
도 5에서는 기판(130) 상에 부착된 도전성 볼(140)과 반도체 칩(110)을 비교할 때 도전성 볼(140)의 상단이 반도체 칩(110)의 비활성면(112) 보다 높게 돌출되는 것을 도시하였다. 이는 이후에 도전성 볼(140)의 상단을 연삭하기 위한 것이다. 다만, 연삭과정에서 반도체 칩(110)의 비활성면(112)을 같이 연삭하는 경우 도전성 볼(140)의 높이가 반도체 칩(110)과 같거나 더 낮을 수 있다.5 shows that the upper end of the
도 6은 봉지재(150)를 기판(130) 상에 몰딩하는 단계를 나타낸다. 도면에는 봉지재(150)를 몰딩하기 위한 금형을 생략하였다. 봉지재(150)를 몰딩하는 방법의 일 예로 금형 내부에 액상의 봉지재(150)를 주입한 후 열공정을 통하여 경화하는 방법을 사용할 수 있다. 액상의 봉지재(150)는 반도체 칩(110)과 기판(130) 사이를 충진하여 언더필(underfill)할 수 있으며, 반도체 칩(110)과 도전성 볼(140) 사이, 도전성 볼(140)과 도전성 볼(140) 사이를 충진한다.6 shows the step of molding the
봉지재(150)는 상부 금형과 하부 금형 사이에서 충진되며, 상부 금형과 하부 금형 사이에 반도체 칩(110)과 도전성 볼(140)이 수용되어야 하므로, 봉지재(150)는 도전성 볼(140)과 반도체 칩(110)의 비활성면을 덮도록 충진될 수 있다.The sealing
도 7은 봉지재(150)의 상면을 연삭하는 그라인딩(Grinding) 단계를 나타낸다. 봉지재(150)의 상면을 연삭하는 이유는 도전성 볼(140)의 상단을 노출하기 위함이다. 이 때, 반도체 칩(110)의 비활성면이 노출될 때까지 연삭할 수 있으며, 경우에 따라서는 반도체 칩(110)의 상면을 같이 연삭하는 것도 가능하다. 도전성 볼(140)이 솔더에 의해 코팅되어 있는 경우 솔더층을 제거할 때까지 연삭될 수 있다. 외부접속부(160)를 도금 또는 증착할 때 솔더 표면상에 도금 또는 증착하는 것보다 금속 코어 상에 도금 또는 증착하는 것이 제조 공정 상 유리하기 때문이다.7 shows a grinding step of grinding the upper surface of the
도 7은 반도체 칩(110)의 비활성면(112)이 노출되는 것을 도시하였지만, 필요에 따라서는 반도체 칩(110)의 비활성면(112) 상을 봉지재(150)가 덮도록 봉지재(150)를 연삭할 수 있다. 이 경우 봉지재(150)에 의해 반도체 칩(110)이 보호될 수 있다.7 illustrates that the
도 8 내지 도 13은 외부접속부(160)를 형성하는 단계를 나타낸다.Figs. 8 to 13 show steps of forming the
도 8은 봉지재(150) 상에 절연층(163)을 적층하는 과정을 도시한다. 절연층(163)에는 도전성 볼(140)을 노출하는 홀이 형성된다. 봉지재(150)가 반도체 칩(110)의 비활성면(112)을 덮는 경우 또는 제품의 쓰임에 따라 절연층(163)은 생략될 수 있다.8 illustrates a process of laminating the insulating
도 9는 절연층(163) 상에 시드층(162)을 적층하는 과정을, 도 10은 시드층(162) 상에 마스크(164)를 적층하여 패터닝 하는 과정을, 도 11은 마스킹 되지 않은 영역에 배선층(161)이 형성되는 과정을, 도 12는 마스크(164)를 제거하는 과정을, 도 13은 배선층(161)이 형성되지 않은 영역의 시드층(162)을 제거하는 과정을 도시한다.FIG. 9 shows a process of laminating the
도 9에 도시된 바와 같이, 시드층(162)은 절연층(163)에 형성되는 홀을 통해 도전성 볼(140)과 직접 접촉하고, 도 13에 도시된 바와 같이, 배선층(161)은 시드층(162)을 통해 도전성 볼(140)과 전기적으로 접속될 수 있다.9, the
도 14는 캐리어(200)를 제거하는 단계를, 도 15는 반도체 패키지 단위로 절단하는 단계를 나타낸다.Fig. 14 shows a step of removing the
본 발명의 실시예에 따른 반도체 패키지는 메인기판과 접속되기 위한 연결부로 회로가 형성되는 기판(130)을 이용하기 때문에 기판(130)을 형성하기 위한 별도의 캐리어가 필요하지 않다. 일반적인 반도체 패키지에서는 반도체 칩(110)을 메인기판과 전기적으로 연결하기 위하여 반도체 패키지의 일면에 제1 금속재배선층과 외부접속단자를 형성하고, 반도체 칩(110)을 외부 소자(또 다른 반도체 패키지 또는 반도체 칩)와 전기적으로 연결하기 위하여 반도체 패키지의 타면에 제2 금속재배선층을 형성한다. 따라서, 두 개의 금속재배선층을 형성하기 위하여 최소한 두 개의 캐리어가 필요로 하였다. 이에 반하여, 본 발명의 실시예에 따른 반도체 패키지는 외부접속부(160)를 형성하기 위한 캐리어(200)만이 필요할 뿐이어서 제조 공정을 단순화할 수 있을 뿐만 아니라 비용과 시간을 절감할 수 있다.The semiconductor package according to the embodiment of the present invention does not require a separate carrier for forming the
또한, 도 15에 도시된 바와 같이 하나의 공정으로 다수의 반도체 패키지를 동시에 제조한 후에 절단선(C)을 절단함으로써 개개의 반도체 패키지 제품을 생산할 수 있어 제조 효율이 상승한다.
In addition, as shown in FIG. 15, after a plurality of semiconductor packages are simultaneously manufactured by one process, the individual semiconductor package products can be produced by cutting the cut lines C, thereby increasing the manufacturing efficiency.
도 16 내지 도 19는 도 10 내지 도 13에 대응하는 본 발명의 제2 실시예에 따른 반도체 패키지의 제작 공정을 나타내는 단면도이다.Figs. 16 to 19 are cross-sectional views showing the manufacturing steps of the semiconductor package according to the second embodiment of the present invention, which correspond to Figs. 10 to 13. Fig.
도 10 내지 도 13은 시드층(162) 상에 배선층(161)을 패터닝하는 공정을 도시하였다. 도 16 내지 도 19에 도시된 본 발명의 제2 실시예에 따른 반도체 패키지의 제작 공정은 도 10 내지 도 13과 다른 방법으로 시드층(162) 상에 배선층(161)을 패터닝한다.FIGS. 10 to 13 show a step of patterning the
도 16은 도 9에 도시된 시드층(162)이 적층되는 과정의 다음 과정을 도시하는 것으로, 시드층(162) 상에 배선층(161)을 형성하는 과정을 도시한다. 배선층(161)은 도 10과 달리 패터닝되지 않은 상태로 증착 또는 도금된다.FIG. 16 illustrates a process of forming a
도 17은 배선층(161) 상에 마스크(164)를 적층하는 과정을, 도 18은 마스킹 되지 않은 음각 부분의 배선층(161)과 시드층(162)을 제거하는 과정을, 도 19는 마스크(164)를 제거하는 과정을 도시한다. 도 10에서는 배선층(161)의 패턴을 제외한 부분을 마스킹하여 마스킹이 되지 않은 음각 부분에 배선층(161)의 패턴이 형성되는 것을 도시하였다. 이와 달리, 도 17에서는 배선층(161)의 패턴 부분에 마스킹하여 마스킹이 되지 않은 음각 부분의 배선층(161)을 제거하여 패턴이 형성되는 것을 도시한다. 배선층(161)이 제거되는 과정에서 시드층(162) 역시 동시에 제거될 수 있다. 이후의 공정은 도 14 및 도 15와 동일하므로 별도의 설명을 생략하도록 한다.
17 shows a process of laminating the
도 20 내지 도 22는 도 6 내지 도 13에 대응하는 본 발명의 제3 실시예에 따른 반도체 패키지의 제작 공정을 나타내는 단면도이다.20 to 22 are cross-sectional views showing a manufacturing process of a semiconductor package according to a third embodiment of the present invention corresponding to Figs. 6 to 13.
도 6 내지 도 13에서는 봉지재(150)를 몰딩하고, 봉지재(150)의 상면을 연삭하여 도전성 볼(140)의 상단을 노출하고, 봉지재(150) 상에 절연층(163)과 배선층(161)을 포함하는 외부접속부(160)를 적층하는 과정을 도시하였다.6 to 13, the
도 20은 봉지재(150)를 기판(130) 상에 몰딩하는 단계를 나타낸다. 도 20은 도 6과 비교할 때, 봉지재(150)가 도전성 볼(140)의 상단이 노출되도록 몰딩된다는 점에서 차이가 있다. 따라서, 도 7과 같이 도전성 볼(140)의 상단을 노출하기 위하여 봉지재(150)의 상면을 연삭하는 과정을 삭제할 수 있어, 제조 공정이 단순화되고 작업 효율이 향상될 수 있다.20 shows the step of molding the
봉지재(150)를 몰딩하는 과정에서 도전성 볼(140)의 상단을 노출하기 위해 봉지재(150)의 두께를 조절할 수 있다. 봉지재(150)의 두께를 조절하기 위해 도전성 볼(140)의 노출부(140a)에 마스킹 부재(170)를 접촉시킬 수 있다. 마스킹 부재(170)는 상부 금형(미도시)과 봉지재(150)가 들러붙는 것을 방지하기 위한 필름일 수 있으며, 일 예로 이형필름(Release Film)일 수 있다. 또한, 상부 금형의 하부에 별도로 삽입되는 부재를 포함한다.The thickness of the sealing
도면에는 마스킹 부재(170)의 두께가 과장되어 표시되어 있으나, 이와 달리 초박형의 필름이라도 신축성을 가져서 도전성 볼(140)의 노출부(140a)를 수용할 수 있는 것이라면 본 발명의 실시 예에 따른 마스킹 부재(170)로서 사용 가능하다. 마스킹 부재(170)는 신축성을 가질 수 있으며, 이에 의해 상기 노출부(140a)를 수용할 수 있다. 따라서 봉지재(150)가 기판(130)과 마스킹 부재(170) 사이에 충진될 때 상기 노출부(140a)는 봉지재(150)에 의해 밀봉되지 않을 수 있다. Though the thin film may be stretchable to accommodate the exposed portion 140a of the
봉지재(150)는 경화되기 전의 유동성 있는 상태로 기판(130) 상에 충진될 수 있다. 봉지재(150)는 반도체 칩(110)과 도전성 볼(140) 사이를 충진하여 밀봉하도록 충진된다. 봉지재(150)의 충진양은 도전성 볼(140)의 노출부(140a)를 노출시키고자 하는 목적에 부합하도록 정해질 수 있다. 즉, 상기 노출부(140a)를 노출시키도록 봉지재(150)의 충진양이 제어될 수 있다. 그러나 이와 달리 봉지재(150)가 상기 노출부(140a)를 덮을 수 있다. 이는 금형의 압축력에 의해 봉지재(150)가 압착되면서 부피가 작아질 수 있기 때문이다. 이 때 마스킹 부재(170)가 신축성이 있기 때문에 봉지재(150)가 금형의 압축력에 의해 압착되면서 상기 노출부(140a)가 마스킹 부재(170)에 수용되게 된다. 위에서 금형에 의해 작용되는 압축력은 상부 금형에 의한 상방 압축력과 하부 금형에 의한 하방 압축력을 포함한다. 금형이 고정되고 시간이 지남에 따라 유동성 있는 봉지재(150)는 경화가 시작된다. 봉지재(150)가 완전히 경화되면 금형이 분리되고 마스킹 부재(170)가 봉지재(150)로부터 제거된다.The
도 21은 마스킹 부재(170)를 제거하는 단계를 나타낸다. 도면에서 도전성 볼(140)의 노출부(140a)가 봉지재(150)에 의해 밀봉되지 않고 노출되어 있음을 확인할 수 있다.Fig. 21 shows the step of removing the masking
도 22는 봉지재(150) 상에 배선층(161)을 적층하는 과정을 도시한다. 배선층(161)은 도전성 볼(140)의 노출부(140a)와 전기적으로 접속된다. 도 22에 도시된 실시예에서는 봉지재(150)가 반도체 칩(110)의 비활성면(112)을 덮고 있으며, 절연층(163, 도 8 참고)은 생략되었다. 도 7과 도 8에서는 도전성 볼(140)을 노출하기 위한 연삭 과정에서 반도체 칩(110)의 비활성면(112)을 노출하였으며, 이에 배선층(161)과 반도체 칩(110)을 절연하는 절연층(161)이 적층되었다. 그러나, 도 22에 도시된 반도체 패키지에서는 도전성 볼(140)을 노출하기 위한 연삭 과정이 생략될 수 있으므로 반도체 칩(110)의 비활성면(112)은 봉지재(150)에 의해 덮인 상태일 수 있다. 따라서, 별도의 절연층(163, 도 8 참고)이 필요치 않을 수 있으므로 바로 배선층(161)을 적층할 수 있다. 다만, 필요에 따라 절연층(163)과 시드층(162, 도 9 참고)을 포함할 수 있다.22 shows a process of laminating the
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, You will understand. Accordingly, the true scope of the invention should be determined only by the appended claims.
110: 반도체 칩, 111: 활성면,
112: 비활성면, 113: 신호패드,
120: 칩 배선부, 121: 제1 배선층,
122: 제2 배선층, 123: 제1 절연층,
124: 제2 절연층, 125: 접속돌기,
130: 기판, 131: 기판배선,
131a: 제1 기판배선, 131b: 관통배선,
131c: 제2 기판배선, 140: 도전성 볼,
150: 봉지재, 160: 외부접속부,
161: 배선층, 162: 시드층,
163: 절연층, 164: 마스크,
170: 마스킹 부재, 200: 캐리어,
210: 접착층.110: semiconductor chip, 111: active surface,
112: inactive side, 113: signal pad,
120: chip wiring portion, 121: first wiring layer,
122: second wiring layer, 123: first insulating layer,
124: second insulation layer, 125: connection protrusion,
130: substrate, 131: substrate wiring,
131a: first substrate wiring, 131b: through wiring,
131c: second substrate wiring, 140: conductive ball,
150: sealing material, 160: external connection part,
161: wiring layer, 162: seed layer,
163: insulating layer, 164: mask,
170: masking member, 200: carrier,
210: adhesive layer.
Claims (24)
상기 반도체 칩의 일면에 배치되고 상기 반도체 칩과 전기적으로 연결되는 기판;
상기 반도체 칩의 타면에 배치되고 외부와 전기적으로 연결될 수 있는 외부접속부;
상기 반도체 칩의 측부에 배치되고 상기 기판과 상기 외부접속부를 전기적으로 연결하는 도전성 볼; 및
상기 반도체 칩과 상기 기판과 상기 외부접속부와 상기 도전성 볼을 일체화하도록 몰딩하는 봉지재;를 포함하고,
상기 외부접속부는 상기 봉지재의 일면 상에 적층되는 절연층과 상기 절연층 상에 마련되고 일면이 상기 도전성 볼과 전기적으로 접속되고 타면의 적어도 일부가 외부로 노출되는 배선층을 포함하는 반도체 패키지.A semiconductor chip;
A substrate disposed on one surface of the semiconductor chip and electrically connected to the semiconductor chip;
An external connection portion disposed on the other surface of the semiconductor chip and electrically connected to the outside;
A conductive ball disposed on a side of the semiconductor chip and electrically connecting the substrate and the external connection portion; And
And an encapsulant for molding the semiconductor chip, the substrate, the external connection portion, and the conductive ball so as to be integrated with each other,
Wherein the external connection portion includes an insulating layer stacked on one side of the sealing material, and a wiring layer provided on the insulating layer, one surface electrically connected to the conductive ball and at least a portion of the other surface exposed to the outside.
상기 도전성 볼은 구리(Cu), 금(Au), 니켈(Ni), 알루미늄(Al), 은(Ag), 또는 이들 금속 중 하나 이상을 포함하는 합금으로 이루어지는 반도체 패키지.The method according to claim 1,
Wherein the conductive ball is made of copper (Cu), gold (Au), nickel (Ni), aluminum (Al), silver (Ag), or an alloy containing at least one of these metals.
상기 도전성 볼은 솔더 페이스트를 매개로 상기 기판에 부착되는 반도체 패키지.3. The method of claim 2,
Wherein the conductive ball is attached to the substrate via a solder paste.
상기 솔더 페이스트는 솔더 입자와 플럭스를 포함하는 반도체 패키지.The method of claim 3,
Wherein the solder paste comprises solder particles and flux.
상기 도전성 볼의 코어를 형성하는 금속 또는 합금은 솔더로 도금되는 반도체 패키지.3. The method of claim 2,
Wherein the metal or alloy forming the core of the conductive ball is plated with solder.
상기 도전성 볼의 코어를 형성하는 금속 또는 합금은 니켈(Ni)로 도금되고, 니켈은 솔더로 도금되는 반도체 패키지.3. The method of claim 2,
Wherein the metal or alloy forming the core of the conductive ball is plated with nickel (Ni) and the nickel is plated with solder.
상기 기판의 일면에는 상기 반도체 칩 및 상기 도전성 볼과 전기적으로 접속되는 제1 기판배선이 마련되고, 타면에는 메인기판과 전기적으로 접속될 수 있는 제2 기판배선이 마련되며,
상기 제1 기판배선과 상기 제2 기판배선은 상기 기판을 관통하는 관통배선에 의해 연결되는 반도체 패키지.The method according to claim 1,
A first substrate wiring electrically connected to the semiconductor chip and the conductive ball is formed on one surface of the substrate and a second substrate wiring electrically connected to the main substrate is provided on the other surface,
Wherein the first substrate wiring and the second substrate wiring are connected by a through wiring penetrating the substrate.
상기 외부접속부는 상기 절연층 상에 적층되고 상기 도전성 볼과 전기적으로 접속되는 시드층을 포함하고,
상기 배선층은 상기 시드층 상에 적층되는 반도체 패키지.The method according to claim 1,
Wherein the external connection portion includes a seed layer laminated on the insulating layer and electrically connected to the conductive ball,
Wherein the wiring layer is laminated on the seed layer.
상기 봉지재의 일면은 상기 반도체 칩의 타면인 비활성면과 동일 평면 상에 마련되고,
상기 절연층은 상기 봉지재의 일면과 상기 반도체 칩의 비활성면 상에 적층되는 반도체 패키지.The method according to claim 1 or 8,
One surface of the sealing material is provided on the same plane as the inactive surface which is the other surface of the semiconductor chip,
Wherein the insulating layer is stacked on one surface of the sealing material and on an inactive surface of the semiconductor chip.
상기 외부접속부와 접속되는 상기 도전성 볼의 일면은 상기 봉지재의 일면과 동일 평면상에 마련되는 반도체 패키지.The method according to claim 1,
And one surface of the conductive ball connected to the external connection portion is provided on the same plane as one surface of the sealing material.
상기 외부접속부와 접속되는 상기 도전성 볼의 일면은 상기 봉지재의 일면으로부터 돌출되도록 마련되는 반도체 패키지.The method according to claim 1,
And one surface of the conductive ball connected to the external connection portion is protruded from one surface of the sealing material.
상기 외부접속부는 상기 봉지재의 일면에 적층되어 상기 도전성 볼의 돌출부와 전기적으로 접속되고 패턴을 형성하는 배선층을 포함하는 반도체 패키지.12. The method of claim 11,
Wherein the external connection portion includes a wiring layer laminated on one surface of the sealing material and electrically connected to the protruding portion of the conductive ball to form a pattern.
상기 기판의 일면에 형성되는 패턴에 반도체 칩과 도전성 볼을 실장하되, 상기 반도체 칩의 접속돌기와 상기 기판의 패턴 중 일부가 전기적으로 접속하도록 상기 반도체 칩을 실장하고, 상기 도전성 볼의 일단과 상기 기판의 패턴 중 다른 일부가 전기적으로 접속하도록 상기 반도체 칩의 측부에 상기 도전성 볼을 실장하고,
상기 기판 상에 봉지재를 몰딩하되, 상기 기판과 상기 도전성 볼과 상기 반도체 칩을 일체화하고,
상기 봉지재의 일면을 연삭하여 상기 도전성 볼의 단부를 노출하고,
상기 봉지재의 일면에 상기 노출된 도전성 볼의 타단과 전기적으로 접속되도록 배선층을 적층하는 과정을 포함하는 반도체 패키지 제조방법.A substrate is attached to a carrier,
Wherein the semiconductor chip and the conductive ball are mounted on a pattern formed on one surface of the substrate so that the connection protrusion of the semiconductor chip and a part of the pattern of the substrate are electrically connected to each other, The conductive balls are mounted on the side of the semiconductor chip so that another part of the pattern of the semiconductor chip is electrically connected,
And a sealing material is molded on the substrate, wherein the substrate, the conductive ball, and the semiconductor chip are integrated,
One end of the sealing material is ground to expose the end of the conductive ball,
And laminating a wiring layer on one surface of the sealing material so as to be electrically connected to the other end of the exposed conductive ball.
상기 도전성 볼은 구리(Cu), 금(Au), 니켈(Ni), 알루미늄(Al), 은(Ag), 또는 이들 금속 중 하나 이상을 포함하는 합금으로 이루어지는 코어의 외부에 솔더를 도금하여 마련하고,
상기 기판에 형성되는 패턴에 상기 도전성 볼을 실장하는 방법은 상기 도금된 솔더를 리플로우 공정을 통해 상기 패턴과 전기적으로 접속하는 반도체 패키지 제조방법.14. The method of claim 13,
The conductive ball is formed by plating a solder on the outside of a core made of copper (Cu), gold (Au), nickel (Ni), aluminum (Al), silver (Ag), or an alloy containing at least one of these metals and,
Wherein the method of mounting the conductive ball on a pattern formed on the substrate electrically connects the plated solder to the pattern through a reflow process.
상기 솔더를 연삭하여 상기 코어가 노출되도록 하고,
상기 배선층과 상기 도전성 볼을 전기적으로 접속하는 과정은 상기 노출된 코어와 상기 배선층을 전기적으로 접속하는 반도체 패키지 제조방법.16. The method of claim 15,
The solder is ground to expose the core,
Wherein the step of electrically connecting the wiring layer and the conductive ball electrically connects the exposed core and the wiring layer.
상기 봉지재의 일면을 연삭하는 과정에서 상기 반도체 칩의 비활성면이 노출되는 반도체 패키지 제조방법.14. The method of claim 13,
And an inactive surface of the semiconductor chip is exposed in a process of grinding one side of the encapsulation material.
상기 봉지재의 일면 상에 절연층을 적층하고, 상기 절연층 상에 시드층을 적층하고, 상기 시드층 상에 상기 배선층을 적층하고, 상기 시드층과 상기 배선층의 일부를 제거하여 패턴을 형성하는 과정을 포함하는 반도체 패키지 제조방법.14. The method of claim 13,
A step of laminating an insulating layer on one surface of the encapsulation material, laminating a seed layer on the insulating layer, laminating the wiring layer on the seed layer, and removing a part of the seed layer and the wiring layer to form a pattern ≪ / RTI >
상기 시드층과 상기 배선층의 일부를 제거하여 패턴을 형성하는 방법은 상기 시드층 상에 마스크를 형성하고, 상기 마스크에 의해 마스킹되지 않은 상기 시드층 상에 배선층을 적층하고, 상기 마스크를 제거하고, 상기 배선층이 적층되지 않은 상기 시드층을 제거하는 반도체 패키지 제조방법.19. The method of claim 18,
A method of forming a pattern by removing a part of the seed layer and the wiring layer includes forming a mask on the seed layer, laminating a wiring layer on the seed layer not masked by the mask, And removing the seed layer on which the wiring layer is not laminated.
상기 시드층과 상기 배선층의 일부를 제거하여 패턴을 형성하는 방법은 상기 시드층 상에 배선층을 적층하고, 상기 배선층 상에 마스크를 형성하고, 상기 마스크에 의해 마스킹되지 않은 상기 배선층과 상기 시드층을 제거하는 반도체 패키지 제조방법.19. The method of claim 18,
A method of forming a pattern by removing a part of the seed layer and the wiring layer includes the steps of laminating a wiring layer on the seed layer, forming a mask on the wiring layer, and forming the wiring layer and the seed layer, And removing the semiconductor package.
상기 봉지재는 신축성 있는 마스킹 부재에 상기 도전성 볼의 노출부가 수용되는 상태에서 상기 기판과 상기 마스킹 부재 사이에 몰딩되고,
상기 마스킹 부재를 제거하여 상기 도전성 볼의 단부가 상기 봉지재로부터 노출되는 반도체 패키지 제조방법.14. The method of claim 13,
Wherein the sealing material is molded between the substrate and the masking member in a state in which the exposed portion of the conductive ball is accommodated in the stretchable masking member,
And the masking member is removed to expose the end of the conductive ball from the sealing material.
상기 봉지재는 유동성 있는 상태로 신축성 있는 마스킹 부재와 상기 기판 사이에 충진되고, 상기 봉지재가 경화되기 전에 상기 마스킹 부재에 외력을 가하여 상기 도전성 볼의 노출부를 수용하도록 하고,
상기 마스킹 부재를 제거하여 상기 도전성 볼의 단부가 상기 봉지재로부터 노출되는 반도체 패키지 제조방법.14. The method of claim 13,
Wherein the sealing material is filled between a flexible masking member and the substrate in a fluid state and applies an external force to the masking member before the sealing member is cured to receive the exposed portion of the conductive ball,
And the masking member is removed to expose the end of the conductive ball from the sealing material.
상기 유동성 있는 봉지재의 주입량은 상기 마스킹 부재에 외력이 가하였을 때 상기 도전성 볼의 노출부가 수용될 수 있을 정도로 제어되는 반도체 패키지 제조방법.23. The method of claim 22,
Wherein the amount of the fluid encapsulating material is controlled so that an exposed portion of the conductive ball can be received when an external force is applied to the masking member.
상기 봉지재의 일면 상에 상기 도전성 볼의 노출부와 전기적으로 접속되도록 상기 배선층을 적층하고, 상기 배선층의 일부를 제거하여 패턴을 형성하는 과정을 포함하는 반도체 패키지 제조방법.23. The method of claim 21 or 22,
And laminating the wiring layer on one surface of the encapsulation material so as to be electrically connected to the exposed portion of the conductive ball, and removing a part of the wiring layer to form a pattern.
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|---|---|---|---|
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2014
- 2014-03-05 KR KR1020140026169A patent/KR101535404B1/en active IP Right Grant
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