KR101534453B1

KR101534453B1 - Cr 스너버 회로

Info

Publication number: KR101534453B1
Application number: KR1020147021051A
Authority: KR
Inventors: 미츠히코 간다; 시즈리 다무라; 아키라 하타이; 야스히로 세키모토; 유지 노지리; 요시토모 하야시
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2013-10-02
Filing date: 2013-10-02
Publication date: 2015-07-06
Also published as: TWI495237B; US9570972B2; TW201515370A; KR20150050522A; JP5558645B1; CN104704729A; CN104704729B; US20160344279A1; WO2015049736A1; JPWO2015049736A1

Abstract

실효 인덕턴스 성분의 저감 효과를 높여, 스위칭 소자의 스위칭시에 발생하는 링잉 성분을 억제하는 것이 가능한 CR 스너버 회로를 얻는다. 기판의 한쪽 면에 형성되는 제1 전류 경로와 기판의 한쪽 면의 이면인 다른 쪽 면에 형성되는 제2 전류 경로가 상기 기판을 사이에 두고 대향하고, 또한, 제1 전류 경로와 제2 전류 경로에서 서로 역방향으로 전류가 흐르도록, 콘덴서(5)와 저항(6)이 배치되어, 제1 전류 경로에 포함되는 인덕턴스 성분과 제2 전류 경로에 포함되는 인덕턴스 성분이 결합하여 얻어지는 실효 인덕턴스 성분과, 콘덴서(5) 및 저항(6)에 의해 대역 제거 필터를 형성한다.

Description

CR 스너버 회로{CR SNUBBER CIRCUIT}

본 발명은 CR 스너버 회로에 관한 것이다.

파워 반도체 모듈 등의 스위칭 소자의 오프시에는, 스파이크 모양(spike-like)의 서지 전압이 발생한다. 이 서지 전압이 크면, 스위칭 소자의 단락 파괴를 부를 우려가 있다. 종래, 스너버 콘덴서와 반도체 모듈의 사이를 비교적 도전성이 높은 금속 바 및 기판상의 배선을 통해서 접속함으로써, 스너버 콘덴서와 반도체 모듈 사이의 임피던스 성분을 저하시켜, 스위칭 소자를 오프했을 때에 흐르는 스파이크 모양의 서지 전압을 완화시킴과 아울러, 서로 이웃하는 반도체 모듈에 대해서 스너버 콘덴서와의 사이의 배선 길이를 균일하게 함으로써, 각각의 반도체 모듈에 대한 임피던스 성분을 거의 같게 함으로써, 각각의 반도체 모듈에 있어서의 서지 전압 보호 효과를 균등하게 하는 기술이 개시되어 있다(예를 들면, 특허 문헌 1).

특허 문헌 1: 일본국 특개 2003-219661호 공보

상기 종래 기술에서는, 절연 재료를 통해서 서로 이웃하는 도체판에 각각 상반되는 극성(極性)의 전류가 공급되는 구성이 제시되어 있다. 이것에 의해, 도체판간의 상호 인덕턴스 성분이 증가하여, 배선의 실효 임피던스 성분을 작게 할 수 있어, 스너버 콘덴서에 의한 서지 전압 보호가 용이해진다. 그렇지만, 부품의 배치를 포함한 전류 경로의 대칭성에 대해서는 언급되지 않아, 충분한 실효 인덕턴스 성분의 저감 효과를 얻을 수 없는 경우가 있다고 하는 문제가 있었다.

또, 스위칭 소자의 오프 후에는, 스파이크 모양의 서지 전압에 이어서, 보다 높은 주파수로 진동하는 링잉 성분(ringing component)이 발생한다. 이 링잉 성분은, 전원이나 부하로의 노이즈원(noise source)이 되지만, 상기 종래 기술은, 이 링잉 성분 보다도 낮은 주파수의 스위칭 소자를 오프했을 때에 흐르는 스파이크 모양의 서지 전압을 완화하는 것으로, 보다 높은 주파수로 진동하는 링잉 성분도 저감시키는 것은 어렵다는 문제가 있었다.

본 발명은 상기를 감안하여 이루어진 것으로서, 실효 인덕턴스 성분의 저감 효과를 높여, 스위칭 소자의 스위칭시에 발생하는 링잉 성분을 억제하는 것이 가능한 CR 스너버 회로를 제공하는 것을 목적으로 한다.

상술한 과제를 해결하여 목적을 달성하기 위해, 본 발명에 따른 CR 스너버 회로는, 스위칭 소자를 포함하여 형성된 파워 반도체 모듈에 직류 전압을 인가하는 직류 단자 사이에 직렬 접속된 콘덴서와 저항을 포함하며, 기판상에 형성되는 CR 스너버 회로로서, 상기 기판의 한쪽 면에 형성되는 제1 전류 경로와 상기 기판의 한쪽 면의 이면인 다른 쪽 면에 형성되는 제2 전류 경로가 상기 기판을 사이에 두고 대향하고, 또한, 상기 제1 전류 경로와 상기 제2 전류 경로에서 서로 역방향으로 전류가 흐르도록, 상기 콘덴서와 상기 저항이 배치되어, 상기 제1 전류 경로에 포함되는 인덕턴스 성분과 상기 제2 전류 경로에 포함되는 인덕턴스 성분이 결합되어 얻어지는 실효(實效) 인덕턴스 성분과, 상기 콘덴서 및 상기 저항에 의해 대역(帶域) 제거 필터를 형성하는 것을 특징으로 한다.

본 발명에 따르면, 실효 인덕턴스 성분의 저감 효과를 높여, 스위칭 소자의 스위칭시에 발생하는 링잉 성분을 억제하는 것이 가능해진다고 하는 효과를 달성한다.

도 1은 실시 형태 1에 따른 CR 스너버 회로를 적용한 파워 반도체 모듈의 일 구성예를 나타내는 도면이다.
도 2는 스위칭 소자 오프 전후에 있어서의 부하로의 출력 전압 파형의 일례를 나타내는 도면이다.
도 3은 실시 형태 1에 따른 CR 스너버 회로의 주파수 특성예를 나타내는 도면이다.
도 4는 실시 형태 1에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다.
도 5는 도 4에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예를 나타내는 도면이다.
도 6은 실시 형태 1에 따른 CR 스너버 회로의 기판으로의 도 4와는 다른 일 실장예를 나타내는 도면이다.
도 7은 도 6에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예를 나타내는 도면이다.
도 8은 도 4 및 도 6에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다.
도 9는 실시 형태 2에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다.
도 10은 실시 형태 2에 따른 CR 스너버 회로의 기판으로의 도 9와는 다른 일 실장예를 나타내는 도면이다.
도 11은 도 9 및 도 10에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다.
도 12는 실시 형태 3에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다.
도 13은 도 12에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다.
도 14는 실시 형태 3에 따른 CR 스너버 회로의 주파수 특성예를 나타내는 도면이다.
도 15는 실시 형태 4에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다.
도 16은 도 15에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다.
도 17은 실시 형태 5에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다.
도 18은 실시 형태 5에 따른 CR 스너버 회로의 기판으로의 도 17과는 다른 일 실장예를 나타내는 도면이다.
도 19는 실시 형태 5에 따른 CR 스너버 회로의 기판으로의 도 17, 도 18과는 다른 일 실장예를 나타내는 도면이다.
도 20은 도 19에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다.
도 21은 실시 형태 6에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다.
도 22는 도 21에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다.
도 23은 실시 형태 6에 따른 CR 스너버 회로의 기판으로의 도 21과는 다른 일 실장예를 나타내는 도면이다.
도 24는 실시 형태 7에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다.
도 25는 도 24에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다.
도 26은 실시 형태 8에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다.

이하에 첨부 도면을 참조하여, 본 발명의 실시 형태에 따른 CR 스너버 회로에 대해 설명한다. 또한, 이하에 나타내는 실시 형태에 의해 본 발명이 한정되는 것은 아니다.

실시 형태 1.

도 1은 실시 형태 1에 따른 CR 스너버 회로를 적용한 파워 반도체 모듈의 일 구성예를 나타내는 도면이다. 도 1에 도시된 예에서는, 복수의 스위칭 소자(7a~7f)가 풀 브리지(full-bridge) 접속되어 파워 반도체 모듈(100)이 형성되고, 직류 단자 P-N 사이에 접속된 직류 전원(1)으로부터 직류 전력이 공급되어 출력 단자 U, V, W에 접속되는 도시하지 않은 부하에 삼상 교류 전력을 공급하는 구성을 나타내고 있다. 또한, 파워 반도체 모듈(100)의 구성은 이것으로 한정하지 않고, 예를 들면, 4개의 스위칭 소자가 풀 브리지 접속되어 형성된 것이어도 좋고, 1개 혹은 2개의 스위칭 소자로 형성되어, 직류 전원(1)으로부터 공급되는 직류 전력을 강압 혹은 승압하여 부하에 공급하는 구성이어도 좋고, 혹은, 직류 전원(1)을 대신하여, 교류 전원으로부터 교류 전력이 공급되는 구성이어도 좋다. 즉, 파워 반도체 모듈(100)로서는, 1개 이상의 스위칭 소자를 포함하는 구성이면 좋고, 이 파워 반도체 모듈(100)의 구성에 의해 본 발명이 한정되는 것은 아니다. 또, 직류 전원(1) 대신에 교류 전원을 다이오드로 정류한 회로 구성이어도 좋다.

파워 반도체 모듈(100)의 직류 단자 P-N 사이에는, 평활 콘덴서(2), 스너버 콘덴서(3), 및 실시 형태 1에 따른 CR 스너버 회로(4)가 접속되어 있다.

평활 콘덴서(2)는 주로 직류 전원(1)을 평활하는 기능을 가지고, 스너버 콘덴서(3)는 파워 반도체 모듈(100)을 구성하는 스위칭 소자(7a~7f)의 오프시에 발생하는 스파이크 모양의 서지 전압을 억제하는 기능을 가지고 있다.

실시 형태 1에 따른 CR 스너버 회로(4)는 직렬 접속된 콘덴서(5)와 저항(6)을 포함하여 구성되어, 스위칭 소자(7a~7f)의 오프 후에 스파이크 모양의 서지 전압에 이어서 발생하는 보다 높은 주파수로 진동하는 링잉 성분을 억제하는 기능을 가지고 있다. 이 링잉 성분은, 파워 반도체 모듈(100)에 포함되는 기생 인덕턴스 성분을 요인으로 하여 발생하는 것이다.

도 2는 스위칭 소자 오프 전후에 있어서의 부하로의 출력 전압 파형의 일례를 나타내는 도면이다. 도 2 (a)는 실시 형태 1에 따른 CR 스너버 회로를 실장하지 않은 경우의 출력 전압 파형을 나타내고, 도 2 (b)는 실시 형태 1에 따른 CR 스너버 회로를 실장했을 경우의 출력 전압 파형을 나타내고 있다. 또, 도 3은 실시 형태 1에 따른 CR 스너버 회로의 주파수 특성예를 나타내는 도면이다.

스너버 콘덴서(3)의 용량이 예를 들면 0.1㎌ ~ 1㎌정도인데 반해, CR 스너버 회로(4)를 구성하는 콘덴서(5)의 용량은, 예를 들면 수 nF~수십 nF정도이며, CR 스너버 회로(4)의 전류 경로에 포함되는 인덕턴스 성분과 함께, 스위칭 소자(7a~7f)의 오프시에 발생하는 서지 전압보다 높은 주파수의 링잉 성분을 감쇠시키는 BEF(Band Elimination Filter：대역 제거 필터)를 형성한다(도 3 참조). 이 BEF에 의해, 파워 반도체 모듈(100)에 포함되는 기생 인덕턴스 성분을 요인으로 하여 발생하는 링잉 성분을 감쇠시키는 것이 가능하다. 또, 본 실시 형태에서는, 예를 들면 수 Ω 정도의 저항(6)을 콘덴서(5)에 직렬 접속하여 구성함으로써, 링잉 성분의 감쇠 효과를 크게 하고 있다.

실시 형태 1에 따른 CR 스너버 회로를 실장하지 않은 경우에는, 도 2 (a)에 도시된 것처럼, 스위칭 소자의 오프 이후에 파고치(波高値)가 최대 약 130Vp-p의 링잉이 발생하지만, 실시 형태 1에 따른 CR 스너버 회로(4)를 실장했을 경우에는, 도 2 (b)에 도시된 것처럼, 스위칭 소자의 오프 이후에 발생하는 링잉의 파고치가 약 30Vp-p로 억제된다.

도 4는 실시 형태 1에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다. 또, 도 5는 도 4에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예를 나타내는 도면이다. 또, 도 6은 실시 형태 1에 따른 CR 스너버 회로의 기판으로의 도 4와는 다른 일 실장예를 나타내는 도면이다. 또, 도 7은 도 6에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예를 나타내는 도면이다. 또, 도 8은 도 4 및 도 6에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다.

도 4, 도 6에 도시된 예에서는, 양면 기판(9)의 한쪽 면(도 4 중의 좌측면, 도 6 중의 상면)에 면실장형(surface-mounttype) 콘덴서(5)와 저항(6a)을 실장하고(도 8(a) 참조), 이들 콘덴서(5) 및 저항(6a)을 포함하여 형성되는 제1 전류 경로가, 양면 기판(9)의 다른 쪽 면(도 4 중의 우측면, 도 6 중의 하면)의 배선 패턴에 의해 형성되는 제2 전류 경로에 양면 기판(9)을 사이에 두고 대향하도록 하고 있다. 이와 같이 구성함으로써, 제1 전류 경로와 제2 전류 경로에서 서로 역방향의 전류가 흘러(도 4 중의 정면도 참조), 제1 전류 경로에 포함되는 인덕턴스 성분과 제2 전류 경로에 포함되는 인덕턴스 성분이 결합되어 상호 인덕턴스 성분이 증가해, CR 스너버 회로(4)의 전류 경로 전체의 실효 인덕턴스 성분을 저감시킬 수 있고, 나아가서는, 콘덴서(5)의 용량치를 작게 할 수 있으므로, 링잉 성분의 억제가 용이해진다.

또, 도 1에 도시된 저항(6)의 실장 위치를 복수 마련하여, 도 4, 도 6에 도시된 예에서는 저항(6a)을 실장하는 예를 나타냈지만, 저항(6a)을 대신하여, 저항(6b) 혹은 저항(6c)을 실장하도록 해도 좋고, 추가로, 저항(6a~6c)을 복수 병렬로 실장하도록 해도 좋다(도 8 (b) 참조). 이와 같이 저항(6)의 실장 위치나 실장수를 바꿈으로써, 전류 경로에 포함되는 인덕턴스 성분이나 BEF의 특성을 용이하게 변경할 수 있어, 링잉 성분의 감쇠 효과의 최적화를 도모하는 것이 가능해진다.

이상 설명한 것처럼, 실시 형태 1의 CR 스너버 회로에 따르면, 파워 반도체 모듈의 직류 단자 P-N 사이에 CR 스너버 회로를 마련하고, CR 스너버 회로의 전류 경로에 포함되는 인덕턴스 성분과 함께, 스위칭 소자의 오프시에 발생하는 서지 전압보다 높은 주파수의 링잉 성분을 포함하는 주파수 대역을 감쇠시키는 BEF를 형성할 때에, 양면 기판의 한쪽 면에 면실장형 콘덴서와 저항을 실장하고, 이들 콘덴서 및 저항을 포함하여 형성되는 제1 전류 경로가, 양면 기판의 다른 쪽 면의 배선 패턴에 의해 형성되는 제2 전류 경로에 양면 기판을 사이에 두고 대향하도록 구성했으므로, 제1 전류 경로와 제2 전류 경로에서 서로 역방향의 전류가 흘러, 제1 전류 경로에 포함되는 인덕턴스 성분과 제2 전류 경로에 포함되는 인덕턴스 성분이 결합되어 상호 인덕턴스 성분이 증가해, CR 스너버 회로의 전류 경로 전체의 실효 인덕턴스 성분을 저감시킬 수 있고, 나아가서는, 콘덴서의 용량치를 작게 할 수 있으므로, 링잉 성분의 억제가 용이해진다.

또, 저항의 실장 위치를 복수 마련했으므로, 저항의 실장 위치나 실장수(室裝藪)를 바꿈으로써, 전류 경로에 포함되는 인덕턴스 성분이나 BEF의 특성을 용이하게 변경할 수 있어, 링잉 성분의 감쇠 효과의 최적화를 도모하는 것이 가능해진다.

실시 형태 2.

도 9는 실시 형태 2에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다. 또, 도 10은 실시 형태 2에 따른 CR 스너버 회로의 기판으로의 도 9와는 다른 일 실장예를 나타내는 도면이다. 또, 도 11은 도 9 및 도 10에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다. 또한, 도 9에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예에 대해서는, 실시 형태 1에서 설명한 도 5와 마찬가지이고, 또, 도 10에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예에 대해서는, 실시 형태 1에서 설명한 도 7과 마찬가지이므로, 여기에서는 설명을 생략한다.

실시 형태 1에서는, 양면 기판의 한쪽 면에 면실장형 콘덴서와 저항을 실장하는 예에 대해 설명했지만, 도 9, 도 10에 도시된 예에서는, 양면 기판(9)의 한쪽 면(도 9 중의 좌측면, 도 10 중의 상면)에 면실장형 콘덴서(5-1)와 저항(6a-1)을 실장하고, 양면 기판(9)의 다른 쪽 면(도 9 중의 우측면, 도 10 중의 하면)에 면실장형 콘덴서(5-2)와 저항(6a-2)을 실장하여(도 11(a) 참조), 콘덴서(5-1)와 콘덴서(5-2)를 양면 기판(9)을 사이에 두고 대향 배치하고, 저항(6a-1)과 저항(6a-2)을 양면 기판(9)을 사이에 두고 대향 배치하여, 양면 기판(9)의 한쪽 면에 형성되는 제1 전류 경로와 양면 기판(9)의 다른 쪽 면에 형성되는 제2 전류 경로가 양면 기판(9)을 사이에 두고 대향하도록 하고 있다. 이와 같이 구성함으로써, 실시 형태 1과 마찬가지로, 제1 전류 경로와 제2 전류 경로에서 서로 역방향의 전류가 흘러, 제1 전류 경로에 포함되는 인덕턴스 성분과 제2 전류 경로에 포함되는 인덕턴스 성분이 결합되어 상호 인덕턴스 성분이 증가해, CR 스너버 회로(4)의 전류 경로 전체의 실효 인덕턴스 성분을 저감시킬 수 있고, 나아가서는, 각 콘덴서(5-1, 5-2)의 용량치를 작게 할 수 있으므로, 링잉 성분의 억제가 용이해진다.

또한, 본 실시 형태에서는, 각 콘덴서(5-1, 5-2)가 직렬로 접속되고, 각 저항(6a-1, 6a-2)이 직렬로 접속되는 것으로 되기 때문에, 실시 형태 1보다도 저내압의 부품을 이용하여 구성할 수 있다.

또, 도 1에 도시된 저항(6)의 실장 위치를 양면 기판(9)의 한쪽 면과 다른 쪽 면에서 각각 같은 수로 복수 마련하고, 도 9, 도 10에 도시된 예에서는 각 저항(6a-1, 6a-2)을 실장하는 예를 나타냈지만, 각 저항(6a-1, 6a-2)을 대신하여, 각 저항(6b-1, 6b-2) 혹은 각 저항(6c-1, 6c-2)을 실장하도록 해도 좋고, 또한 각 저항(6a-1, 6a-2), 각 저항(6b-1, 6b-2), 각 저항(6c-1, 6c-2)의 각 직렬 회로의 조합을 복수 조 병렬로 실장하도록 해도 좋다(도 11 (b) 참조). 이와 같이 저항(6)의 실장 위치나 실장수를 바꿈으로써, 전류 경로에 포함되는 인덕턴스 성분이나 BEF의 특성을 용이하게 변경할 수 있어, 링잉 성분의 감쇠 효과의 최적화를 도모하는 것이 가능해진다.

이상 설명한 것처럼, 실시 형태 2의 CR 스너버 회로에 의하면, 양면 기판의 한쪽 면 및 다른 쪽 면에 면실장형 콘덴서와 저항을 각각 양면 기판을 사이에 두고 대향 배치하고, 양면 기판의 한쪽 면에 형성되는 제1 전류 경로와 양면 기판의 다른 쪽 면에 형성되는 제2 전류 경로가 양면 기판을 사이에 두고 대향하도록 구성했으므로, 실시 형태 1과 마찬가지로, 제1 전류 경로와 제2 전류 경로에서 서로 역방향의 전류가 흘러, 제1 전류 경로에 포함되는 인덕턴스 성분과 제2 전류 경로에 포함되는 인덕턴스 성분이 결합되어 상호 인덕턴스 성분이 증가해, CR 스너버 회로의 전류 경로 전체의 실효 인덕턴스 성분을 저감시킬 수 있고, 나아가서는, 각 콘덴서의 용량치를 작게 할 수 있으므로, 링잉 성분의 억제가 용이해진다.

추가로, 본 실시 형태에서는, 한쪽 면의 콘덴서와 다른 쪽 면의 콘덴서가 직렬로 접속되고, 한쪽 면의 저항과 다른 쪽 면의 저항이 직렬로 접속되는 것으로 되기 때문에, 실시 형태 1보다도 저내압의 부품을 이용하여 구성할 수 있다. 또, 실시 형태 1과 동등한 내압의 콘덴서를 이용하여 구성했을 경우에는, 보다 고압의 회로에 적용할 수 있다.

또, 저항의 실장 위치를 복수 마련했으므로, 저항의 실장 위치나 실장수를 바꿈으로써, 전류 경로에 포함되는 인덕턴스 성분이나 BEF의 특성을 용이하게 변경할 수 있어, 링잉 성분의 감쇠 효과의 최적화를 도모하는 것이 가능해진다.

실시 형태 3.

도 12는 실시 형태 3에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다. 또, 도 13은 도 12에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다. 또, 도 14는 실시 형태 3에 따른 CR 스너버 회로의 주파수 특성예를 나타내는 도면이다. 또한, 도 12에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예에 대해서는, 실시 형태 1에서 설명한 도 5와 마찬가지이므로, 여기에서는 설명을 생략한다.

실시 형태 1 및 2에서는, 저항의 실장 위치나 실장수를 바꾸는 예에 대해 설명했지만, 도 12에 도시된 예에서는, 양면 기판(9)의 한쪽 면(도 12 중의 좌측면)에 면실장형의 복수의 콘덴서(5a, 5b, 5c)를 실장 가능하게 함과 아울러, 면실장형 저항(6)을 실장하고, 이들 콘덴서(5a, 5b, 5c) 및 저항(6)을 포함하여 형성되는 제1 전류 경로가, 양면 기판(9)의 다른 쪽 면(도 12 중의 우측면)의 배선 패턴에 의해 형성되는 제2 전류 경로에 양면 기판(9)을 사이에 두고 대향하도록 하고 있다. 이와 같이 구성함으로써, 각 콘덴서(5a, 5b, 5c) 중 어느 것을 선택하여 실장함으로써(도 13(a) 참조), 각각 실장 위치에 따라 인덕턴스값을 달라지게 할 수 있어, BEF의 공진 주파수를 바꿀 수 있다.

또, 각 콘덴서(5a, 5b, 5c)를 복수 병렬로 실장함으로써(도 13 (b) 참조), 각각 공진 주파수가 다른 BEF가 형성되므로(예를 들면, 도 14 중의 BEF 특성 1 및 BEF 특성 2), CR 스너버 회로(4)의 BEF 특성은 이들 복수의 BEF 특성의 합성 특성이 되며(도 14 중의 합성 BEF 특성), 도 14에 도시된 것처럼, 링잉 성분의 주파수에 대해서 감쇠 효과가 큰 주파수 범위를 확대할 수 있다.

또, 실시 형태 1, 2와 마찬가지로, 제1 전류 경로와 제2 전류 경로에서 서로 역방향의 전류가 흘러, 제1 전류 경로에 포함되는 인덕턴스 성분과 제2 전류 경로에 포함되는 인덕턴스 성분이 결합되어 상호 인덕턴스 성분이 증가해, CR 스너버 회로(4)의 전류 경로 전체의 실효 인덕턴스 성분을 저감시킬 수 있고, 나아가서는, 각 콘덴서(5a, 5b, 5c)의 용량치를 작게 할 수 있으므로, 링잉 성분의 억제가 용이해진다.

이상 설명한 것처럼, 실시 형태 3의 CR 스너버 회로에 의하면, 콘덴서의 실장 위치를 복수 마련했으므로, 콘덴서의 실장 위치에 따라 인덕턴스값을 달라지게 할 수 있어, BEF의 공진 주파수를 바꿀 수 있다.

또, 실장 위치가 다른 복수의 콘덴서를 복수 병렬로 실장함으로써, 각각 공진 주파수가 다른 BEF가 형성되므로, 링잉 성분의 주파수에 대해서 감쇠 효과가 큰 주파수 범위를 확대할 수 있다.

또, 실시 형태 1, 2와 마찬가지로, 제1 전류 경로와 제2 전류 경로에서 서로 역방향의 전류가 흘러, 제1 전류 경로에 포함되는 인덕턴스 성분과 제2 전류 경로에 포함되는 인덕턴스 성분이 결합되어 상호 인덕턴스 성분이 증가해, CR 스너버 회로의 전류 경로 전체의 실효 인덕턴스 성분을 저감시킬 수 있고, 나아가서는, 각 콘덴서의 용량치를 작게 할 수 있으므로, 링잉 성분의 억제가 용이해진다.

실시 형태 4.

도 15는 실시 형태 4에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다. 또, 도 16은 도 15에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다. 또한, 도 15에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예에 대해서는, 실시 형태 1에서 설명한 도 5와 마찬가지이므로, 여기에서는 설명을 생략한다.

실시 형태 3에서는, 실시 형태 1과 마찬가지로, 양면 기판의 한쪽 면에 면실장형 콘덴서와 저항을 실장하는 예에 대해 설명했지만, 도 15에 도시된 예에서는, 양면 기판(9)의 한쪽 면(도 15 중의 좌측면)에 면실장형의 복수의 콘덴서(5a-1, 5b-1, 5c-1)를 실장 가능하게 함과 아울러, 면실장형 저항(6-1)을 실장하고, 양면 기판(9)의 다른 쪽 면(도 15 중의 우측면)에 면실장형의 복수의 콘덴서(5a-2, 5b-2, 5c-2)를 실장 가능하게 함과 아울러, 면실장형 저항(6-2)을 실장하여, 각 콘덴서(5a-1, 5a-2), 각 콘덴서(5b-1, 5b-2), 각 콘덴서(5c-1, 5c-2)를 각각 양면 기판(9)을 사이에 두고 대향 배치 가능하게 하고, 저항(6-1)과 저항(6-2)을 양면 기판(9)을 사이에 두고 대향 배치하고, 양면 기판(9)의 한쪽 면에 형성되는 제1 전류 경로와 양면 기판(9)의 다른 쪽 면에 형성되는 제2 전류 경로가 양면 기판(9)을 사이에 두고 대향하도록 하고 있다. 이와 같이 구성함으로써, 각 콘덴서(5a-1, 5a-2), 각 콘덴서(5b-1, 5b-2), 각 콘덴서(5c-1, 5c-2)의 각 조합 중 어느 것을 선택하여 실장함으로써(도 16(a) 참조), 각 조합의 실장 위치에 따라 인덕턴스값을 달라지게 할 수 있어, 실시 형태 3과 마찬가지로, BEF의 공진 주파수를 바꿀 수 있다.

또, 각 콘덴서(5a-1, 5a-2), 각 콘덴서(5b-1, 5b-2), 각 콘덴서(5c-1, 5c-2)의 조합을 복수 조 병렬로 실장함으로써(도 16 (b) 참조), 각각 공진 주파수가 다른 BEF가 형성되므로, 실시 형태 3과 마찬가지로, 링잉 성분의 주파수에 대해서 감쇠 효과가 큰 주파수 범위를 확대할 수 있다(도 14 참조).

또, 실시 형태 1~3과 마찬가지로, 제1 전류 경로와 제2 전류 경로에서 서로 역방향의 전류가 흘러, 제1 전류 경로에 포함되는 인덕턴스 성분과 제2 전류 경로에 포함되는 인덕턴스 성분이 결합되어 상호 인덕턴스 성분이 증가해, CR 스너버 회로(4)의 전류 경로 전체의 실효 인덕턴스 성분을 저감시킬 수 있고, 나아가서는, 각 콘덴서(5a-1, 5a-2), 각 콘덴서(5b-1, 5b-2), 각 콘덴서(5c-1, 5c-2)의 용량치를 작게 할 수 있으므로, 링잉 성분의 억제가 용이해진다.

또, 실시 형태 2와 마찬가지로, 각 콘덴서(5a-1, 5a-2), 각 콘덴서(5b-1, 5b-2), 각 콘덴서(5c-1, 5c-2)가 각각 직렬로 접속되고, 각 저항(6-1, 6-2)이 직렬로 접속되는 것으로 되기 때문에, 실시 형태 1, 3보다도 저내압의 부품을 이용하여 구성할 수 있다. 또, 실시 형태 1, 3과 동등한 내압의 콘덴서를 이용하여 구성했을 경우에는, 보다 고압의 회로에 적용할 수 있다.

이상 설명한 것처럼, 실시 형태 4의 CR 스너버 회로에 의하면, 실시 형태 3과 마찬가지로, 콘덴서의 실장 위치를 복수 마련했으므로, 콘덴서의 실장 위치에 따라 인덕턴스값을 달라지게 할 수 있어, BEF의 공진 주파수를 바꿀 수 있다.

또, 실시 형태 3과 마찬가지로, 실장 위치가 다른 복수의 콘덴서를 복수 병렬로 실장함으로써, 각각 공진 주파수가 다른 BEF가 형성되므로, 링잉 성분의 주파수에 대해서 감쇠 효과가 큰 주파수 범위를 확대할 수 있다.

또, 실시 형태 1~3과 마찬가지로, 제1 전류 경로와 제2 전류 경로에서 서로 역방향의 전류가 흘러, 제1 전류 경로에 포함되는 인덕턴스 성분과 제2 전류 경로에 포함되는 인덕턴스 성분이 결합되어 상호 인덕턴스 성분이 증가해, CR 스너버 회로의 전류 경로 전체의 실효 인덕턴스 성분을 저감시킬 수 있고, 나아가서는, 각 콘덴서의 용량치를 작게 할 수 있으므로, 링잉 성분의 억제가 용이해진다.

추가로, 본 실시 형태에서는, 실시 형태 2와 마찬가지로, 한쪽 면의 콘덴서와 다른 쪽 면의 콘덴서가 직렬로 접속되고, 한쪽 면의 저항과 다른 쪽 면의 저항이 직렬로 접속되는 것으로 되기 때문에, 실시 형태 1, 3보다도 저내압의 부품을 이용하여 구성할 수 있다.

실시 형태 5.

도 17은 실시 형태 5에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다. 또한, 도 17에 도시된 CR 스너버 회로의 등가 회로는, 실시 형태 1에서 설명한 도 8과 마찬가지이므로, 여기에서는 설명을 생략한다. 또, 도 17에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예에 대해서는, 실시 형태 1에서 설명한 도 5와 마찬가지이므로, 여기에서는 설명을 생략한다.

도 17에 도시된 예에서는, 실시 형태 1에서 설명한 도 4에 대해, 콘덴서(5)를 디스크리트형 부품(discrete part)으로 구성한 점이 다르다.

도 18은 실시 형태 5에 따른 CR 스너버 회로의 기판으로의 도 17과는 다른 일 실장예를 나타내는 도면이다. 또한, 도 18에 도시된 CR 스너버 회로의 등가 회로는, 실시 형태 3에서 설명한 도 13과 마찬가지이므로, 여기에서는 설명을 생략한다. 또, 도 18에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예에 대해서는, 실시 형태 1에서 설명한 도 5와 마찬가지이므로, 여기에서는 설명을 생략한다.

도 18에 도시된 예에서는, 실시 형태 3에서 설명한 도 12에 대해, 각 콘덴서(5a, 5b, 5c)를 디스크리트형 부품으로 구성한 점이 다르다.

도 19는 실시 형태 5에 따른 CR 스너버 회로의 기판으로의 도 17, 도 18과는 다른 일 실장예를 나타내는 도면이다. 또, 도 20은 도 19에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다. 또한, 도 19에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예에 대해서는, 실시 형태 1에서 설명한 도 5와 마찬가지이므로, 여기에서는 설명을 생략한다.

도 19에 도시된 예에서는, 도 18에 도시된 예에 대해, 콘덴서(5a, 5b)를 각각 2개의 디스크리트형 부품을 직렬 접속하여 구성한 예를 나타내고 있다.

일반적으로, 면실장형 콘덴서는 내압이 낮다. 본 실시 형태에서는, 도 17~19에 도시된 것처럼, CR 스너버 회로(4)를 구성하는 콘덴서(5)를 디스크리트형 부품으로 함으로써, 고내압화를 도모할 수 있다.

이와 같이, 콘덴서(5)를 디스크리트형 부품으로 구성해도, 상술한 실시 형태 1~4와 마찬가지의 효과를 얻을 수 있다.

이상 설명한 것처럼, 실시 형태 5의 CR 스너버 회로에 의하면, 상술한 실시 형태 1~4와 마찬가지의 효과를 얻을 수 있고, 추가로, 콘덴서를 디스크리트 부품으로 구성함으로써, 고내압화를 도모할 수 있다.

실시 형태 6.

도 21은 실시 형태 6에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다. 또, 도 22는 도 21에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다. 또한, 도 21에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예에 대해서는, 실시 형태 1에서 설명한 도 5와 마찬가지이므로, 여기에서는 설명을 생략한다.

도 21에 도시된 예에서는, CR 스너버 회로(4)를 구성하는 콘덴서(5)를 양면 기판(9)의 기판 패턴(동박(銅箔))으로 형성한 예를 나타내고 있다. 실시 형태 1에서 설명한 것처럼, 양면 기판(9)의 한쪽 면에 형성되는 제1 전류 경로와 다른 쪽 면에 형성되는 제2 전류 경로가 양면 기판(9)을 사이에 두고 대향하도록 구성함으로써, 제1 전류 경로와 제2 전류 경로에서 서로 역방향의 전류가 흘러, 제1 전류 경로에 포함되는 인덕턴스 성분과 제2 전류 경로에 포함되는 인덕턴스 성분이 결합되어 상호 인덕턴스 성분이 증가해, CR 스너버 회로(4)의 전류 경로 전체의 실효 인덕턴스 성분을 저감시킬 수 있고, 나아가서는, 링잉 성분의 억제에 필요한 콘덴서(5)의 용량치를 작게 할 수 있다. 따라서 도 21에 도시된 것처럼, 양면 기판(9)의 기판 패턴으로 콘덴서(5)를 형성하는 것도 가능해진다.

이와 같이, 기판 패턴으로 콘덴서(5)를 형성했을 경우에도, 상술한 실시 형태 1~4와 마찬가지의 효과를 얻을 수 있어, 부품 개수의 삭감을 도모하는 것이 가능해진다.

도 23은 실시 형태 6에 따른 CR 스너버 회로의 기판으로의 도 21과는 다른 일 실장예를 나타내는 도면이다. 또한, 도 23에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예에 대해서는, 실시 형태 1에서 설명한 도 5와 마찬가지이므로, 여기에서는 설명을 생략한다.

도 23에 도시된 예에서는, 도 21에 도시한 양면 기판(9)을 대신하여, 4층 기판(9a)을 이용하고 있다. 4층 이상의 다층 기판의 복수층의 기판 패턴을 이용하여 콘덴서(5)를 형성함으로써, 기판면에 점유하는 콘덴서(5)의 면적을 작게 할 수 있다.

이상 설명한 것처럼, 실시 형태 6의 CR 스너버 회로에 의하면, 상술한 실시 형태 1~4와 마찬가지의 효과를 얻을 수 있고, 추가로, 기판 패턴으로 콘덴서를 형성함으로써, 부품 개수의 삭감을 도모할 수 있다.

또, 4층 이상의 다층 기판의 복수층의 기판 패턴을 이용하여 콘덴서를 형성함으로써, 기판면에 점유하는 콘덴서의 면적을 작게 할 수 있다.

실시 형태 7.

도 24는 실시 형태 7에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다. 또, 도 25는 도 24에 도시된 CR 스너버 회로의 등가 회로를 나타내는 도면이다. 또한, 도 24에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예에 대해서는, 실시 형태 1에서 설명한 도 5와 마찬가지이므로, 여기에서는 설명을 생략한다.

도 24에 도시된 예에서는, 실시 형태 1과 마찬가지로, 양면 기판(9)의 한쪽 면(도 24 중의 좌측면)에 면실장형 콘덴서(5)와 저항(6a)을 실장하고(도 25 참조), 이들 콘덴서(5) 및 저항(6a)을 포함하여 형성되는 제1 전류 경로가, 양면 기판(9)의 다른 쪽 면(도 24 중의 우측면)의 배선 패턴에 의해 형성되는 제2 전류 경로에 양면 기판(9)을 사이에 두고 대향하도록 하고 있다. 이와 같이 구성함으로써, 제1 전류 경로와 제2 전류 경로에서 서로 역방향의 전류가 흘러(도 24 중의 정면도 참조), 제1 전류 경로에 포함되는 인덕턴스 성분과 제2 전류 경로에 포함되는 인덕턴스 성분이 결합되어 상호 인덕턴스 성분이 증가해, CR 스너버 회로(4)의 전류 경로 전체의 실효 인덕턴스 성분을 저감시킬 수 있고, 나아가서는, 콘덴서(5)의 용량치를 작게 할 수 있으므로, 링잉 성분의 억제가 용이해진다.

또, 실시 형태 1과 마찬가지로, 도 1에 도시된 저항(6)의 실장 위치를 복수 마련하고, 도 24에 도시된 예에서는 저항(6a)을 실장하는 예를 나타냈지만, 저항(6a)을 대신하여, 저항(6b) 혹은 저항(6c)을 실장하도록 해도 좋고, 추가로, 저항(6a~6c)을 복수 병렬로 실장하도록 해도 좋다. 이와 같이 저항(6)의 실장 위치나 실장수를 바꿈으로써, 전류 경로에 포함되는 인덕턴스 성분이나 BEF의 특성을 용이하게 변경할 수 있어, 링잉 성분의 감쇠 효과의 최적화를 도모하는 것이 가능해진다.

추가로, 본 실시 형태에서는, 양면 기판(9)의 다른 쪽 면(도 24 중의 우측면)에 기판 패턴에 의해 형성된 패턴 퓨즈(10)를 마련하고 있다(도 25 참조). 예를 들면, 콘덴서(5)가 단락 파괴되었을 때에는, 파워 반도체 모듈(100)의 직류 단자 P-N 사이에 과전류가 흐를 우려가 있지만, 본 실시 형태에서는, 상술한 패턴 퓨즈(10)를 마련하고 있기 때문에, 부품 단락 등에 의해 과전류가 흘렀을 경우에는, 패턴 퓨즈(10)가 끊어짐으로써, 직류 전원(1)이나 외부 접속 기기 등을 보호할 수 있다.

또한, 상술한 도 24에 도시된 예에서는, 실시 형태 1에서 설명한 구성에 패턴 퓨즈(10)를 마련한 구성예를 나타냈지만, 상술한 실시 형태 2~6에서 설명한 구성에 패턴 퓨즈(10)를 마련한 구성으로 하는 것도 가능하다는 것은 말할 필요도 없다.

이상 설명한 것처럼, 실시 형태 7의 CR 스너버 회로에 의하면, 상술한 실시 형태 1~4와 마찬가지의 효과를 얻을 수 있고, 추가로, 기판 패턴으로 패턴 퓨즈를 형성함으로써, 부품 단락 등에 의해 과전류가 흐르려고 했을 경우에는, 패턴 퓨즈가 끊어짐으로써, 직류 전원이나 외부 접속 기기 등을 보호할 수 있다.

실시 형태 8.

도 26은 실시 형태 8에 따른 CR 스너버 회로의 기판으로의 일 실장예를 나타내는 도면이다. 또한, 도 26에 도시된 CR 스너버 회로의 등가 회로는, 실시 형태 2에서 설명한 도 11과 마찬가지이므로, 여기에서는 설명을 생략한다. 또, 도 26에 도시된 CR 스너버 회로를 실장한 기판의 파워 반도체 모듈로의 실장예에 대해서는, 실시 형태 1에서 설명한 도 5와 마찬가지이므로, 여기에서는 설명을 생략한다.

도 26에 도시된 예에서는, 실시 형태 2와 마찬가지로, 양면 기판(9)의 한쪽 면(도 26 중의 좌측면)에 면실장형 콘덴서(5-1)와 저항(6a-1)을 실장하고, 양면 기판(9)의 다른 쪽 면(도 26 중의 우측면)에 면실장형 콘덴서(5-2)와 저항(6a-2)을 실장하여, 콘덴서(5-1)와 콘덴서(5-2)를 양면 기판(9)을 사이에 두고 대향 배치하고, 저항(6a-1)과 저항(6a-2)을 양면 기판(9)을 사이에 두고 대향 배치하여, 양면 기판(9)의 한쪽 면에 형성되는 제1 전류 경로와 양면 기판(9)의 다른 쪽 면에 형성되는 제2 전류 경로가 양면 기판(9)을 사이에 두고 대향하도록 하고 있다. 이와 같이 구성함으로써, 실시 형태 2와 마찬가지로, 제1 전류 경로와 제2 전류 경로에서 서로 역방향의 전류가 흘러, 제1 전류 경로에 포함되는 인덕턴스 성분과 제2 전류 경로에 포함되는 인덕턴스 성분이 결합되어 상호 인덕턴스 성분이 증가해, CR 스너버 회로(4)의 전류 경로 전체의 실효 인덕턴스 성분을 저감시킬 수 있고, 나아가서는, 각 콘덴서(5-1, 5-2)의 용량치를 작게 할 수 있으므로, 링잉 성분의 억제가 용이해진다.

추가로, 실시 형태 2와 마찬가지로, 각 콘덴서(5-1, 5-2)가 직렬로 접속되고, 각 저항(6a-1, 6a-2)이 직렬로 접속되는 것으로 되기 때문에, 실시 형태 1보다도 저내압의 부품을 이용하여 구성할 수 있다. 또, 실시 형태 1과 동등한 내압의 콘덴서를 이용하여 구성했을 경우에는, 보다 고압의 회로에 적용할 수 있다.

또, 실시 형태 2와 마찬가지로, 도 1에 도시된 저항(6)의 실장 위치를 양면 기판(9)의 한쪽 면과 다른 쪽 면에서 각각 같은 수로 복수 마련하고, 도 26에 도시된 예에서는 각 저항(6a-1, 6a-2)을 실장하는 예를 나타냈지만, 각 저항(6a-1, 6a-2)을 대신하여, 각 저항(6b-1, 6b-2) 혹은 각 저항(6c-1, 6c-2)을 실장하도록 해도 좋고, 추가로, 각 저항(6a-1, 6a-2), 각 저항(6b-1, 6b-2), 각 저항(6c-1, 6c-2)의 각 직렬 회로의 조합을 복수 조 병렬로 실장하도록 해도 좋다. 이와 같이 저항(6)의 실장 위치나 실장수를 바꿈으로써, 실시 형태 2와 마찬가지로, 전류 경로에 포함되는 인덕턴스 성분이나 BEF의 특성을 용이하게 변경할 수 있어, 링잉 성분의 감쇠 효과의 최적화를 도모하는 것이 가능해진다.

추가로, 본 실시 형태에서는, 양면 기판(9)의 한쪽 면에 실장하는 콘덴서(5-1)를 세라믹 콘덴서로 하고, 다른 쪽 면에 실장하는 콘덴서(5-2)를 필름 콘덴서로 하고 있다(도 26 참조).

일반적으로, 세라믹 콘덴서는 필름 콘덴서보다도 고내압화가 용이한 반면, 예를 들면 과전압시에 과전류가 흐르려고 했을 경우에는 단락 파괴될 우려가 있다. 본 실시 형태에서는, 상술한 것처럼 양면 기판(9)의 한쪽 면에 실장하는 콘덴서(5-1)를 세라믹 콘덴서로 하고, 다른 쪽 면에 실장하는 콘덴서(5-2)를 필름 콘덴서로 함으로써, 세라믹 콘덴서인 콘덴서(5-1)가 단락 파괴되어 과전류가 흐르려고 했을 경우에는, 필름 콘덴서인 콘덴서(5-2)가 오픈 파괴됨으로써, 직류 전원(1)이나 외부 접속 기기 등을 보호할 수 있다.

또한, 상술한 도 26에 도시된 예에서는, 양면 기판(9)의 한쪽 면에 실장하는 콘덴서(5-1)를 세라믹 콘덴서로 하고, 다른 쪽 면에 실장하는 콘덴서(5-2)를 필름 콘덴서로 한 구성예를 나타냈지만, 양면 기판(9)의 한쪽 면에 실장하는 콘덴서(5-1)를 필름 콘덴서로 하고, 다른 쪽 면에 실장하는 콘덴서(5-2)를 세라믹 콘덴서로 한 구성이어도 좋고, 또, 예를 들면, 실시 형태 5에서 설명한 도 19에 도시된 것처럼, 복수의 콘덴서가 직렬로 접속되어서 콘덴서(5)를 형성하는 구성에 있어서, 한쪽을 세라믹 콘덴서, 다른 쪽을 필름 콘덴서로 해도, 본 실시 형태에서 설명한 도 26의 구성과 마찬가지의 효과를 얻을 수 있는 것은 말할 필요도 없다.

또, 상술한 바와 같이 세라믹 콘덴서와 필름 콘덴서가 직렬로 접속되는 구성에서는, 용량치가 작은 쪽에 의해 고전압이 인가되기 때문에, 필름 콘덴서보다도 고내압화가 가능한 세라믹 콘덴서를 필름 콘덴서보다도 소용량으로 하는 것이 바람직하다.

추가로, 3개 이상의 콘덴서가 직렬로 접속되는 구성에 있어서도, 어느 1개 이상을 필름 콘덴서로 함으로써, 상술한 효과를 얻을 수 있다.

이상 설명한 것처럼, 실시 형태 8의 CR 스너버 회로에 의하면, 상술한 실시 형태 1~4와 마찬가지의 효과를 얻을 수 있고, 추가로, 직렬로 접속되는 복수의 콘덴서 중 어느 1개 이상을 필름 콘덴서로 함으로써, 다른 콘덴서가 단락 파괴되어 과전류가 흐르려고 했을 경우에는, 필름 콘덴서가 오픈 파괴됨으로써, 직류 전원이나 외부 접속 기기 등을 보호할 수 있다.

또한, 이상의 실시 형태에 나타낸 구성은, 본 발명의 구성의 일례이며, 다른 공지의 기술과 조합하는 것도 가능하며, 본 발명의 요지를 일탈하지 않는 범위에서, 일부를 생략하는 등, 변경하여 구성하는 것도 가능하다는 것은 말할 필요도 없다.

[산업상의 이용 가능성]

이상과 같이, 본 발명은 CR 스너버 회로의 실효 인덕턴스 성분의 저감 효과를 높이는 기술로서 유용하고, 특히, 파워 반도체 모듈에 포함되는 스위칭 소자의 스위칭시에 발생하는 링잉 성분을 억제하는 것으로서 적합하다.

1: 직류 전원,
2: 평활 콘덴서,
3: 스너버 콘덴서,
4: CR 스너버 회로,
5, 5-1, 5-2, 5a-1, 5a-2, 5b-1, 5b-2, 5c-1, 5c-2: 콘덴서,
6, 6-1, 6-2, 6a-1, 6a-2, 6b-1, 6b-2, 6c-1, 6c-2: 저항,
7a~7f: 스위칭 소자,
9: 양면 기판(기판),
9a: 4층 기판(기판),
10: 패턴 퓨즈,
100: 파워 반도체 모듈.

Claims

스위칭 소자를 포함하여 형성된 파워 반도체 모듈에 직류 전압을 인가하는 직류 단자 사이에 직렬 접속된 콘덴서와 저항을 포함하며, 기판상에 형성되는 CR 스너버 회로(snubber circuit)로서,
상기 기판의 한쪽 면에 형성되는 제1 전류 경로와 상기 기판의 한쪽 면의 이면(裏面)인 다른 쪽 면에 형성되는 제2 전류 경로가 상기 기판을 사이에 두고 대향하고, 또한, 상기 제1 전류 경로와 상기 제2 전류 경로에서 서로 역방향으로 전류가 흐르도록, 상기 콘덴서와 상기 저항이 배치되어, 상기 제1 전류 경로에 포함되는 인덕턴스 성분과 상기 제2 전류 경로에 포함되는 인덕턴스 성분이 결합되어 얻어지는 실효 인덕턴스 성분과, 상기 콘덴서 및 상기 저항에 의해 대역 제거 필터(band elimination filter)를 형성하는 것을 특징으로 하는 CR 스너버 회로.
청구항 1에 있어서,
상기 기판상의 복수 위치(個所)에 상기 저항을 실장 가능하게 한 것을 특징으로 하는 CR 스너버 회로.
청구항 1에 있어서,
상기 저항을 1, 혹은 복수 개 병렬 또는 직렬로 실장한 것을 특징으로 하는 CR 스너버 회로.
청구항 1에 있어서,
상기 기판상의 복수 위치에 상기 콘덴서를 실장 가능하게 한 것을 특징으로 하는 CR 스너버 회로.
청구항 1에 있어서,
상기 콘덴서를 1, 혹은 복수 개 병렬 또는 직렬로 실장한 것을 특징으로 하는 CR 스너버 회로.
청구항 1에 있어서,
상기 저항은 복수 개 직렬로 접속되어, 상기 기판을 사이에 두고 대향 배치된 것을 특징으로 하는 CR 스너버 회로.
청구항 1에 있어서,
상기 콘덴서는 복수 개 직렬로 접속되어, 상기 기판을 사이에 두고 대향 배치된 것을 특징으로 하는 CR 스너버 회로.
청구항 1에 있어서,
상기 콘덴서는 디스크리트형 부품(discrete part)으로 구성된 것을 특징으로 하는 CR 스너버 회로.
청구항 1에 있어서,
상기 콘덴서는 상기 기판상의 기판 패턴을 이용하여 형성된 것을 특징으로 하는 CR 스너버 회로.
청구항 1에 있어서,
상기 기판상의 기판 패턴을 이용하여 패턴 퓨즈(pattern fuse)가 형성된 것을 특징으로 하는 CR 스너버 회로.
청구항 1에 있어서,
복수 개 직렬로 접속된 상기 콘덴서 중 적어도 1개가 필름 콘덴서(film capacitor)인 것을 특징으로 하는 CR 스너버 회로.
청구항 11에 있어서,
상기 필름 콘덴서 이외의 콘덴서의 용량이 상기 필름 콘덴서의 용량보다도 작은 것을 특징으로 하는 CR 스너버 회로.