KR101533447B1 - 반도체 소자 - Google Patents

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파이루신알버트
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이재덕
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Abstract

반도체 소자가 제공된다. 반도체 소자는 전하 저장 패턴을 덮되, 전하 저장 패턴의 모서리 영역을 덮는 블로킹막의 부분의 두께가 나머지 부분의 두께보다 두꺼워, 전하 저장 패턴의 모서리 영역에 전계가 집중되는 것이 완화될 수 있다.
비휘발성 메모리 소자, 전계, 모서리

Description

반도체 소자{Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로, 특히 비휘발성 메모리 소자에 관한 것이다.
다양한 전자 기기에는 물론 자동차, 선박을 비롯한 거의 모든 산업 분야에서 반도체를 사용하게 됨에 따라, 현대 산업 구조에서 반도체 산업이 갖는 위상은 날로 높아지고 있다. 반도체 장치가 이와 같이 다양한 산업분야에서 활용되고, 전자기기, 자동차 및 선박 등의 품질을 결정하는 중요한 요소가 됨에 따라, 우수한 특성을 갖는 반도체 장치에 대한 수요가 증가하게 되었다. 이러한 요구에 맞추어 반도체 장치의 고집적화, 저소비 전력화 및/또는 고속화 등을 구현하기 위한 반도체 기술들이 개발되고 있다.
반도체 장치 중 비휘발성 메모리 소자의 정보 저장 능력, 정보의 기록 및 소거 특성은 비휘발성 메모리 소자가 부착된 여러 기기들의 신뢰성과 직결되므로 그 중요성이 점차 커지고 있는 실정이다.
본 발명이 이루고자하는 일 기술적 과제는 신뢰성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 정보 저장 능력이 향상된 반도체 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위해 본 발명은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는 기판, 상기 기판 상의 터널 절연막, 상기 터널 절연막 상에 배치되고, 상부면, 측벽 및 상기 상부면과 상기 측벽 사이의 모서리 영역을 포함하는 전하 저장 패턴, 상기 전하 저장 패턴의 상기 모서리 영역을 덮는 절연 패턴 및, 상기 전하 저장 패턴의 상기 상부면, 상기 측벽 및 상기 모서리 영역을 덮는 게이트 유전막을 포함하는 블로킹막, 상기 블로킹막 상에 배치되고, 상기 전하 저장 패턴의 상기 상부면, 측벽 및 모서리 영역을 덮는 게이트 전극을 포함하되, 상기 모서리 영역을 덮는 상기 블로킹막의 부분의 두께는 상기 블로킹막의 나머지 부분의 두께보다 두껍다.
상기 절연 패턴과 상기 게이트 유전막은 서로 다른 공정에서 제공될 수 있다.
상기 절연 패턴과 상기 게이트 유전막 사이에 불연속면이 제공되고, 상기 절연 패턴과 상기 게이트 유전막은 상기 불연속면에 의해 구분될 수 있다.
상기 전하 저장 패턴의 모서리 영역은 곡면이고, 상기 절연 패턴은 상기 모서리 영역에서 상기 전하 저장 패턴의 상부면으로 연장되고, 상기 전하 저장 패턴 의 상기 상부면을 덮는 상기 블로킹막의 부분의 두께는 상기 측벽 부분을 덮는 상기 블로킹막의 두께보다 두꺼울 수 있다.
상기 절연 패턴은 상기 모서리 영역에서 상기 전하 저장 패턴의 상기 측벽으로 연장될 수 있다.
상기 게이트 유전막은 상기 절연 패턴을 덮을 수 있다.
상기 블로킹막은, 상기 게이트 유전막을 덮고 상기 전하 저장 패턴의 상기 모서리 영역 상에 배치되되, 상기 게이트 유전막과 다른 물질을 포함하는 스페이서를 더 포함할 수 있다.
상기 절연 패턴은 상기 게이트 유전막과 다른 물질을 포함하고, 상기 절연 패턴의 상부면은 상기 전하 저장 패턴의 상부면보다 높고, 상기 절연 패턴의 하부면은 상기 전하 저장 패턴의 하부면보다 높되, 상기 전하 저장 패턴의 상기 상부면보다 낮을 수 있다.
상기 절연 패턴은 상기 게이트 유전막 상에 배치될 수 있다.
상기 게이트 전극은, 상기 절연 패턴의 하부면과 동일한 높이의 상부면을 갖는 하부 게이트 전극 및, 상기 하부 게이트 전극 상에 배치된 상부 게이트 전극을 포함하되, 상기 하부 게이트 전극의 상부면과 상기 상부 게이트 전극의 하부면 사이의 계면은 불연속면을 포함할 수 있다.
본 발명에 따른 반도체 소자의 형성 방법은 기판을 준비하는 것, 상기 기판 상에 터널 절연막을 형성하는 것, 상기 터널 절연막 상에 상부면 및 측벽을 포함하는 전하 저장 패턴을 형성하는 것, 상기 전하 저장 패턴의 상기 상부면 및 상기 상 부면과 상기 측벽 사이의 모서리 영역을 노출하도록 상기 측벽 상에 마스크막을 형성하는 것, 상기 전하 저장 패턴의 상기 상부면 및 상기 모서리 영역을 덮는 캡핑막을 형성하는 것, 상기 캡핑막 상에 게이트 유전막을 형성하는 것 및 상기 게이트 유전막 상에 게이트 전극을 형성하는 것을 포함한다.
상기 마스크막을 형성하는 것은, 상기 전하 저장 패턴 상에 마스크막을 형성하는 것 및 상기 마스크막을 이방성 식각 공정으로 식각하는 것을 포함할 수 있다.
상기 마스크막은 상기 캡핑막과 식각 선택비를 가질 수 있다.
상기 게이트 유전막을 형성하기 전, 상기 마스크막을 제거하는 것을 더 포함할 수 있다.
상기 캡핑막을 형성하는 것은 상기 전하 저장 패턴을 산화시키는 것을 포함할 수 있다.
상기 반도체 소자의 형성 방법은 상기 게이트 전극을 형성하기 전, 상기 게이트 유전막 상에 상기 게이트 유전막의 상부면 및 측벽의 상부 영역을 노출하도록 물질막을 형성하는 것 및 상기 게이트 유전막의 상기 상부면을 노출하고, 상기 게이트 유전막의 상기 측벽의 상부 영역을 덮는 스페이서를 형성하는 것을 더 포함할 수 있다.
본 발명에 따른 반도체 소자의 형성 방법은 기판을 준비하는 것, 상기 기판 상에 터널 절연막을 형성하는 것, 상기 터널 절연막 상에 전하 저장 패턴을 형성하는 것, 상기 전하 저장 패턴 상에 게이트 유전막을 형성하는 것, 상기 게이트 유전막 상에 상기 게이트 유전막의 상부면 및 측벽의 상부 영역을 노출하도록 물질막을 형성하는 것, 상기 게이트 유전막의 상기 상부면을 노출하고, 상기 게이트 유전막의 상기 측벽의 상부 영역을 덮는 스페이서를 형성하는 것 및 상기 스페이서 및 상기 게이트 유전막 상에 게이트 전극을 형성하는 것을 포함한다.
상기 물질막은 상기 게이트 전극과 동일한 물질을 포함할 수 있다.
상기 스페이서를 형성하는 것은, 상기 노출된 게이트 유전막 및 상기 물질막 상에 상기 게이트 유전막 및 상기 물질막에 대하여 식각 선택비를 갖는 스페이서막을 형성하는 것 및 상기 스페이서막을 이방석으로 식각하는 것을 포함할 수 있다.
상기 스페이서막은 상기 게이트 유전막에 대하여 식각 선택비를 가질 수 있다.
전하 저장 패턴의 양 측벽의 상부 영역을 덮는 블로킹막의 부분의 두께가 블로킹막의 나머지 부분의 두께보다 두꺼워 게이트 전극에서 가해지는 전계가 전하 저장 패턴의 모서리에 집중되는 것이 완화되어, 고신뢰성을 갖는 반도체 소자가 제공될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시 예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다.
본 발명의 일 실시 예에 따른 반도체 소자가 설명된다. 도 1 은 본 발명의 일 실시 예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 2a 는 도 1 의 I-I'를 따라 취한 단면도이다.
도 1 및 2a 를 참조하면, 셀 영역(cell region)을 갖는 반도체 기판(100)은 소자 분리 막(ISO)에 의해 정의된 활성 영역(ACT)을 가지며, 상기 활성영역(ACT)은 제1 방향으로 신장될 수 있다. 상기 활성 영역(ACT)은 채널 영역을 포함할 수 있다. 비휘발성 메모리 장치의 동작시, 상기 채널 영역 내에 채널이 생성될 수 있다. 상기 제1 방향과 교차하는 제2 방향으로 복수 개의 워드라인들(WL)이 신장될 수 있다. 상기 워드라인들(WL)은 그들과 평행한 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 사이에서 신장될 수 있다. 상기 접지 선택 라인(GSL)의 일측에 공통 소스 라인(CSL)이 상기 접지 선택 라인(GSL)과 평행하게 배치될 수 있다. 비트 라인들(BL)은 상기 워드 라인들(WL)과 교차하는 방향으로 신장될 수 있다. 상기 비트 라인들(BL)은 콘택트(DC)를 통하여 상기 스트링 선택 라인(SSL)에 인접한 활성 영역(ACT)에 연결될 수 있다.
상기 기판(100)은 단결정 구조의 반도체를 포함할 수 있다. 상기 기판(100)은 다른 도전형의 불순물 영역들에 의해 전기적으로 분리된 영역을 구비할 수 있다. 상기 기판은 소자 분리 막(ISO)을 포함할 수 있다. 상기 소자 분리 막(ISO)은 활성 영역(ACT)을 정의할 수 있다. 상기 활성 영역(ACT)은 채널 영역을 포함할 수 있다. 비휘발성 메모리 장치의 동작시, 상기 채널 영역 내에 채널이 생성될 수 있다.
상기 활성 영역 상에 터널 절연막(102)이 배치될 수 있다. 상기 터널 절연막(102)은 단일층 또는 다층일 수 있다. 예를 들어, 상기 터널 유전막(102)은 실리콘 산질화막, 실리콘 질화막, 실리콘 산화막 및 금속 산화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 터널 절연막(102) 상에 전하 저장 패턴(104)이 배치될 수 있다. 상기 전하 저장 패턴(104)은 상부면 및 측벽을 포함할 수 있다. 상기 전하 저장 패턴(104)의 측벽의 길이는 상기 전하 저장 패턴(104)의 상부면의 길이보다 길 수 있다. 상기 전하 저장 패턴(104)의 하부면의 길이는 상기 전하 저장 패턴(104)의 상부면의 길이보다 길 수 있다. 상기 전하 저장 패턴(104)은 상기 전하 저장 패턴(104)의 상기 상부면과 상기 전하 저장 패턴(104)의 상기 측벽 사이의 모서리 영역을 포함할 수 있다. 상기 모서리 영역은 상기 전하 저장 패턴(104)의 상부면과 상기 측벽이 만나는 모서리와 인접한 상기 전하 저장 패턴(104)의 상부면의 일부를 포함할 수 있다. 상기 모서리 영역은 상기 모서리와 인접한 상기 전하 저장 패턴(104)의 측벽의 상부 영역을 포함할 수 있다. 상기 전하 저장 패턴(104)의 상기 모서리 영역은 곡면일 수 있다. 상기 소자 분리 막(ISO)의 상부면은 상기 전하 저장 패턴(104)의 상기 하부면보다 높을 수 있다.
상기 전하 저장 패턴(104)은 도프트(doped) 폴리 실리콘 또는 언도프트(undoped) 폴리 실리콘을 포함할 수 있다. 상기 전하 저장 패턴(104)은 전하를 저장할 수 있는 전하 트랩 사이트(site)들을 포함할 수 있다. 예를 들면, 상기 전하 저장 패턴(104)은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산화막, 금속 실리콘 산질화막 및 나노 도트들(nanodots) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 전하 저장 패턴(104) 상에 블로킹막(124)이 배치될 수 있다. 상기 블로킹막(124)은 상기 전하 저장 패턴(104)의 상기 상부면 및 상기 측벽을 덮을 수 있다. 상기 블로킹막(124)은 상기 소자 분리막(ISO)의 상부면을 덮을 수 있다. 상기 전하 저장 패턴(104)의 상기 모서리 영역 및 상기 상부면을 덮는 상기 블로킹막(124)의 부분의 두께는, 상기 블로킹막(124)의 나머지 부분의 두께와 비교하여 두꺼울 수 있다.
상기 블로킹막(124)은 상기 전하 저장 패턴(104)의 측벽의 상부 영역 및 상기 전하 저장 패턴(104)의 상기 상부면을 덮는 절연 패턴을 포함할 수 있다. 상기 절연 패턴은 상기 전하 저장 패턴(104)의 상기 모서리 영역을 덮을 수 있다. 상기 절연 패턴은 캡핑막(120)일 수 있다. 상기 전하 저장 패턴(104)의 상기 측벽을 덮는 상기 캡핑막(120)의 부분의 두께는 상기 전하 저장 패턴(104)의 상기 모서리 영역을 덮는 캡핑막(120)의 두께보다 얇을 수 있다. 상기 캡핑막(120)은 상기 전하 저장 패턴(104)이 산화된 것일 수 있다. 상기 캡핑막(120)은 상기 전하 저장 패턴(104)과 동일한 원소를 포함할 수 있다. 예를 들어, 상기 전하 저장 패턴(104)이 폴리 실리콘을 포함하는 경우, 상기 캡핑막(120)은 실리콘 산화물을 포함할 수 있다. 이 경우, 상기 캡핑막(120)에 포함된 실리콘 산화물의 실리콘은 상기 전하 저장 패턴(104)에 포함된 실리콘을 포함할 수 있다.
상기 블로킹막(124)은 상기 캡핑막(120) 상에 배치된 게이트 유전막(122)을 포함할 수 있다. 상기 게이트 유전막(122)은 상기 캡핑막(120)을 덮을 수 있다. 상기 게이트 유전막(122)은 상기 전하 저장 패턴(104)의 상기 상부면 및 상기 측벽을 덮을 수 있다. 상기 게이트 유전막(122)은 상기 소자 분리막(ISO)의 상부면을 덮을 수 있다. 상기 게이트 유전막(122)은 상기 캡핑막(120)과 다른 공정에서 제공될 수 있다. 상기 캡핑막(120)과 상기 게이트 유전막(122) 사이에 불연속면이 제공될 수 있다. 상기 불연속면에 의해 상기 캡핑막(120)과 상기 게이트 유전막(122)은 구분될 수 있다.
상기 게이트 유전막(122)은 상기 캡핑막(120)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 게이트 유전막(122) 및 상기 캡핑막(120)은 실리콘 산화막을 포함할 수 있다. 상기 캡핑막(120)이 상기 전하 저장 패턴(104)이 산화된 것이고, 상기 게이트 유전막(122)이 증착된 것인 경우, 상기 캡핑막(120) 및 상기 게이트 유전막(122)을 구성하는 물질의 농도는 상이할 수 있다. 예를 들어, 상기 캡핑막(120)을 구성하는 물질의 농도가 상기 게이트 유전막(122)을 구성하는 물질의 농도보다 높을 수 있다.
상기 게이트 유전막(122)은 다층일 수 있다. 상기 게이트 유전막(122)은 상기 터널 절연막(102)보다 높은 유전상수를 갖는 물질을 포함할 수 있다. 상기 게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막 및 금속 산질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr) 등을 포함할 수 있다.
상기 블로킹막(124) 상에 게이트 전극(140)이 배치될 수 있다. 상기 게이트 전극(140)은 상기 전하 저장 패턴(104)의 상기 상부면, 상기 측벽 및 상기 모서리 영역을 덮을 수 있다. 상기 게이트 전극(140)은 상기 워드 라인(WL)일 수 있다. 상기 게이트 전극(140)은 단일층 또는 다층일 수 있다. 상기 게이트 전극(140)은 도핑된 폴리 실리콘, 금속, 금속 실리사이드 및 금속 질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 금속 실리사이드는 텅스텐 실리사이드막, 티타늄 실리사이드막, 코발트 실리사이드막, 탄탈륨 실리사이드막을 포함할 수 있다. 상기 금속 질화막은 질화 티타늄, 질화 탄탈륨을 포함할 수 있다.
상기 게이트 전극(140)의 양측의 상기 기판(100)에 소스 영역(미도시) 및 드레인 영역(미도시)이 형성될 수 있다. 상기 소오스 영역 및 상기 드레인 영역은 도펀트들에 의해 도핑된 영역일 수 있다. 이와는 달리, 상기 소오스 영역 및 상기 드레인 영역은 상기 게이트 전극(140)에 인가되는 동작 접압에 의해 생성되는 반전층을 포함할 수 있다. 상기 반전층은 상기 동작 전압으로 인하여 상기 게이트 전 극(140)에서 발생되는 가장자리 전계(fringe field)에 의해 생성될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 소거 및 프로그램 동작시에, 상기 게이트 전극(140) 및 상기 채널 영역 사이에 전압이 제공될 수 있다. 상기 전압에 의해 상기 게이트 전극(140) 및 상기 전하 저장 패턴(104) 사이에 전계가 작용할 수 있다. 상기 게이트 전극(140) 및 상기 전하 저장 패턴(104) 사이에 작용하는 상기 전계는, 상기 전하 저장 패턴(104)의 상기 상부면과 상기 전하 저장 패턴(104)의 상기 측벽 사이의 상기 모서리 영역에 집중될 수 있다. 상기 전계가 상기 전하 저장 패턴(104)의 상기 모서리에 집중되는 경우, 상기 전하 저장 패턴(104)의 전하가 상기 모서리 영역에 집중된 전계에 의해 손실되어, 상기 반도체 소자의 신뢰성이 저하될 수 있다. 예를 들어, 상기 반도체 소자는 NMOS 이고, 프로그램이 동작 될 수 있다. 이 경우, 상기 전하 저장 패턴(104)에 전자가 저장될 수 있고, 전계는 상기 게이트 전극(140)에서 상기 전하 저장 패턴(104)의 방향으로 작용될 수 있다. 상기 전계가 상기 전하 저장 패턴(104)의 상기 모서리 영역에 집중되는 경우, 상기 집중된 전계에 의해, 상기 전하 저장 패턴(104)에 저장된 전자가 상기 블로킹막(124)을 통과하여 상기 게이트 전극(140)으로 이동될 수 있다.
다만, 본 발명의 실시 예에 따르면, 상기 전하 저장 패턴(104)의 상기 모서리는 곡면을 가지고 있어, 상기 모서리 영역으로 상기 전계의 집중이 완화될 수 있다. 또한, 상기 캡핑막(120)으로 인해, 상기 블로킹막(124)의 두께는 상기 전하 저장 패턴(104)의 상기 상부면과 상기 측벽 사이의 상기 모서리 영역을 덮는 상기 블로킹막(124)의 부분의 두께가 나머지 상기 블로킹막(124)의 부분의 두께보다 두꺼 울 수 있다. 상기 전하 저장 패턴(104)의 상기 모서리 부분에 상기 전계가 집중되는 것이 방지되어 고신뢰성을 갖는 반도체 소자가 제공될 수 있다.
본 발명의 일 실시 예의 변형 예에 따른 반도체 소자가 설명된다. 도 2b 는 본 발명의 일 실시 예의 변형 예를 설명하기 위한 것으로, 도 1 의 I-I'를 따라 취한 단면도이다.
도 1 및 도 2b 를 참조하면, 본 발명의 일 실시 예의 변형 예에 따른 반도체 소자는 도 2a 를 참조하여 설명된 반도체 소자일 수 있다. 다만, 상기 캡핑막(120)은 상기 전하 저장 패턴(104)의 상기 모서리 영역에서 상기 전하 저장 패턴(104)의 하부면으로 상기 전하 저장 패턴(104)의 상기 측벽을 따라 연장될 수 있다. 상기 캡핑막(120)은 상기 소자 분리막(ISO)과 연결될 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법이 설명된다. 도 3a 내지 도 3d 는 본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 3a 를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 단결정 구조의 실리콘 기판을 포함할 수 있다. 상기 기판(100) 상에 터널 절연막(102)이 형성될 수 있다. 상기 터널 절연막(102)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 금속 산화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 터널 절연막(102)은 화학 기상 증착법(CVD), 물리 기상 증착법(PVD) 또는 원자층 화학 증착법(ALD) 중에서 어느 하나의 방법에 의해 형성될 수 있다. 상기 터널 절연막(102) 상에 전하 저장막(103)이 형성될 수 있다. 상기 전하 저장막(103)은 도프 트(doped) 폴리 실리콘 또는 언도프트(undoped) 폴리 실리콘을 포함할 수 있다. 상기 전하 저장막(103)은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산질화막 및 나노 도트들(nano dots) 중에서 적어도 어느 하나를 포함할 수 있다. 상기 전하 저장막(103)은 화학 기상 증착법(CVD), 물리 기상 증착법(PVD) 또는 원자층 화학 증착법(ALD) 중에서 어느 하나의 방법에 의해 형성될 수 있다.
도면에 도시된 바와는 달리, 상기 기판(100) 상에 터널 절연막(102) 및 상기 터널 절연막(102) 상의 마스크막(예를 들어, 실리콘 질화막)이 형성되고, 상기 기판(100), 상기 터널 절연막(102) 및 상기 마스크막(예를 들어, 실리콘 질화막)을 식각하여 트렌치가 형성되고, 상기 트렌치를 매립하는 소자 분리막(ISO)이 형성되고, 상기 마스크막(예를 들어, 실리콘 질화막)이 제거되고, 상기 전하 저장막(103)이 형성될 수 있다.
도 3b 를 참조하면, 상기 전하 저장막(103) 상에 마스크 패턴(예를 들어, 포토 레지스트 패턴)이 형성될 수 있다. 상기 마스크 패턴을 식각 마스크로 사용하여, 상기 기판(100), 상기 터널 절연막(102) 및 상기 전하 저장막(103)의 일부가 식각될 수 있다. 상기 기판(100)의 일부가 식각되어 트렌치가 형성될 수 있다. 상기 트렌치를 매립하는 소자 분리막(ISO)이 형성될 수 있다. 상기 소자 분리막(ISO)의 상부면은 상기 전하 저장막(103)의 하부면보다 높을 수 있다. 상기 전하 저장 막(103)이 식각되어 전하 저장 패턴(104)이 형성될 수 있다. 상기 전하 저장 패턴(104)은 상부면, 측벽 및 상기 상부면과 상기 측벽 사이의 모서리 영역을 포함할 수 있다. 상기 모서리 영역은 상기 전하 저장 패턴(104)의 상부면과 상기 측벽이 만나는 모서리와 인접한 상기 전하 저장 패턴(104)의 상부면의 일부를 포함할 수 있다. 상기 모서리 영역은 상기 모서리와 인접한 상기 전하 저장 패턴(104)의 측벽의 상부 영역을 포함할 수 있다. 상기 전하 저장 패턴(104)의 상기 측벽의 길이는 상기 전하 저장 패턴(104)의 상기 상부면의 길이보다 길 수 있다.
도 3c 를 참조하면, 상기 소자 분리막(ISO)의 상부면 및 상기 전하 저장 패턴(104)의 상부면과 측벽을 덮는 마스크막(110)이 형성될 수 있다. 상기 마스크막(110)은 상기 소자 분리막(ISO) 및 상기 전하 저장 패턴(104) 상에 유니폼(uniform)하게 형성될 수 있다. 상기 마스크막(110)은 상기 소자 분리막(ISO) 및 상기 전하 저장 패턴(104)에 대하여 식각 선택비를 가질 수 있다. 예를 들어, 상기 소자 분리막(ISO)이 실리콘 산화막을 포함하고, 상기 전하 저장 패턴(104)이 폴리 실리콘을 포함하는 경우, 상기 마스크막(110)은 실리콘 질화막을 포함할 수 있다.
도 3d 를 참조하면, 상기 마스크막(110)이 식각될 수 있다. 상기 마스크막(110)은 이방성 식각 공정을 이용하여 식각될 수 있다. 상기 마스크막(110)이 식각되어, 상기 전하 저장 패턴(104)의 상기 상부면 및 상기 모서리 영역을 노출하는 마스크 패턴(112)이 형성될 수 있다. 상기 마스크 패턴(112)은 상기 소자 분리막(ISO)의 상부면을 노출시 킬 수 있다.
상기 마스크 패턴(112)을 형성한 후, 캡핑막(120)이 형성될 수 있다. 예를 들어, 상기 캡핑막(120)은 열 산화 공정을 이용하여, 상기 전하 저장 패턴(104)을 산화시켜 형성될 수 있다. 상기 캡핑막(120)은 상기 마스크 패턴(112)에 의해 노출된 상기 전하 저장 패턴(104)의 상기 상부면 및 상기 모서리 영역을 덮을 수 있다. 상기 캡핑막(120)이 상기 전하 저장 패턴(104)을 산화시켜 형성되는 경우, 상기 전하 저장 패턴(104)의 상기 모서리 영역은 곡면일 수 있다. 상기 캡핑막(120)은 상기 전하 저장 패턴(104)과 동일한 원소를 포함할 수 있다. 예를 들어, 상기 전하 저장 패턴(102)이 폴리 실리콘을 포함하는 경우, 상기 캡핑막(120)은 실리콘 산화막을 포함할 수 있다. 이 경우, 상기 캡핑막(120)이 포함하는 실리콘 산화막의 실리콘은 상기 전하 저장 패턴(102)에 포함되었던 실리콘일 수 있다. 상기 캡핑막(120)은 상기 마스크 패턴(112)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 캡핑막(120)은 실리콘 산화물을 포함할 수 있고, 상기 마스크 패턴(112)은 실리콘 질화물을 포함할 수 있다.
도 2a 를 다시 참조하면, 상기 마스크 패턴(112)이 제거될 수 있다. 상기 마스트 패턴(112)은 등방성 식각 공정을 이용하여 제거될 수 있다. 상기 전하 저장 패턴(104), 상기 캡핑막(120) 및 상기 소자 분리막(ISO)을 덮는 게이트 유전막(122)이 형성될 수 있다. 상기 게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막 중에서 적어도 어느 하나를 포함할 수 있다. 이로써, 상기 게이트 유전막(122) 및 상기 캡핑막(120)을 포함하는 블로킹막(124)이 형성될 수 있다. 상기 전하 저장 패턴(104)의 상기 상부면 및 상기 모서리 영역을 덮는 상기 블로킹막(124)의 부분의 두께는, 상기 측벽을 덮는 상기 블로킹막(124)의 부분의 두께보다 두꺼울 수 있다.
상기 게이트 유전막(122) 상에 게이트 전극(140)이 형성될 수 있다. 상기 게이트 전극(140)은 상기 전하 저장 패턴(104)의 상기 상부면 및 상기 측벽을 덮을 수 있다. 상기 게이트 전극(140)은 도핑된 폴리 실리콘, 금속, 금속 실리사이드 및 금속 질화막 중에서 적어도 어느 하나를 포함할 수 있다.
본 발명의 일 실시 예의 변형 예에 따른 반도체 소자의 형성 방법이 설명된다.
도 2b 를 참조하면, 도 3a 내지 도 3d 를 참조하여 설명된 반도체 소자의 형성 방법에서, 상기 마스크 패턴(112)이 제거된 뒤, 상기 게이트 유전막(122)을 형성하기 전, 추가적인 열 산화 공정이 추가될 수 있다. 상기 추가적인 열 산화 공정은, 상기 캡핑막(120)을 형성하기 위한 열 산화 공정과 비교하여, 짧은 시간 동안 수행될 수 있다. 상기 추가적인 열 산화 공정에 의해 상기 전하 저장 패턴(104)이 추가적으로 산화될 수 있다. 상기 캡핑막(121)은, 상기 전하 저장 패턴(104)의 상기 모서리 영역에서 상기 전하 저장 패턴(104)의 상기 바닥면으로 상기 전하 저장 패턴(104)의 상기 측벽을 따라 연장될 수 있다. 상기 추가적 열 산화 공정에 의해, 상기 마스크 패턴(112)이 제거되는 동안 상기 전하 저장 패턴(104)이 받은 손상이 치유될 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자가 설명된다. 도 4 는 본 발명의 다른 실시 예에 따른 반도체 소자를 설명하기 위한 것으로, 도 1 의 I-I'를 따라 취한 단면도이다.
도 1 및 4 를 참조하면, 도 2a 를 참조하여 설명된 기판(100), 터널 절연막(102) 및 전하 저장 패턴(104)이 제공될 수 있다. 상기 전하 저장 패턴(104) 상에 블로킹막(126)이 배치될 수 있다. 상기 블로킹막(126)은 상기 전하 저장 패 턴(104)의 상기 상부면 및 상기 측벽을 덮을 수 있다. 상기 블로킹막(126)은 상기 소자 분리막(ISO)의 상부면을 덮을 수 있다. 상기 전하 저장 패턴(104)의 상기 상부면과 상기 측벽 사이의 상기 모서리 영역을 덮는 상기 블로킹막(126)의 부분의 두께는, 상기 블로킹막(126)의 나머지 부분의 두께와 비교하여 두꺼울 수 있다.
상기 블로킹막(126)은 상기 전하 저장 패턴(104)의 상기 상부면 및 상기 전하 저장 패턴(104)의 상기 측벽을 덮는 게이트 유전막(122)을 포함할 수 있다. 상기 게이트 유전막(122)은 도 2a 를 참조하여 설명된 게이트 유전막일 수 있다. 상기 게이트 유전막(122)은 상기 전하 저장 패턴(104)과 접촉할 수 있다. 상기 게이트 유전막(122)은 상기 전하 저장 패턴(104)의 상기 상부면을 덮는 상기 게이트 유전막(122)의 상부면 및, 상기 전하 저장 패턴(104)의 상기 측벽을 덮는 상기 게이트 유전막(122) 측벽을 포함할 수 있다.
상기 블로킹막(126)은 상기 게이트 유전막(122) 상에 배치된 절연 패턴을 포함할 수 있다. 상기 절연 패턴은 스페이서(136)일 수 있다. 상기 스페이서(136)는 상기 전하 저장 패턴(104)의 상기 모서리 영역을 덮는 게이트 유전막(122) 상에 배치될 수 있다. 상기 스페이서(136)는 상기 게이트 유전막(122)의 상기 측벽의 상부 영역에 배치될 수 있다. 상기 스페이서(136)의 상부면은 상기 전하 저장 패턴(104)의 상부면보다 높을 수 있다. 상기 스페이서(136)의 하부면은 상기 전하 저장 패턴(104)의 하부면보다 높을 수 있다. 상기 스페이서(136)의 하부면은 상기 전하 저장 패턴(104)의 상부면보다 낮을 수 있다. 상기 스페이서(136)는 상기 게이트 유전막(122)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 게이트 유전막(122)이 실 리콘 산화막을 포함하는 경우, 상기 스페이서(136)는 실리콘 질화물을 포함할 수 있다.
상기 블로킹막(126) 상에 게이트 전극(144)이 배치될 수 있다. 상기 게이트 전극(144)은 상기 전하 저장 패턴(104)의 상기 상부면, 상기 측벽 및 상기 모서리 영역을 덮을 수 있다. 상기 게이트 전극(144)은 하부 게이트 전극(132) 및 상기 하부 게이트 전극(132) 상에 배치된 상부 게이트 전극(142)을 포함할 수 있다. 상기 하부 게이트 전극(132) 및 상기 상부 게이트 전극(142)은 동일한 물질을 포함할 수 있다. 이와는 달리, 상기 하부 게이트 전극(132) 및 상부 게이트 전극(142)은 서로 다른 물질을 포함할 수 있다. 상기 하부 게이트 전극(132)의 상부면과 상기 상부 게이트 전극(142)의 하부면 사이의 계면은 불연속면일 수 있다. 상기 불연속면에 의해 상기 하부 게이트 전극(132) 및 상기 상부 게이트 전극(142)은 구분될 수 있다. 상기 하부 게이트 전극(132)의 상부면은 상기 스페이서(136)의 하부면과 동일한 높이를 가질 수 있다. 상기 하부 게이트 전극(132)의 상부면과 상기 스페이서(136)의 하부면은 공면을 이룰 수 있다.
상기 게이트 전극(144)은 워드 라인(WL)일 수 있다. 상기 하부 및 상부 게이트 전극(132, 142)은 각각 단일층 또는 다층일 수 있다. 상기 하부 및 상부 게이트 전극(132, 142)은 각각 도핑된 폴리 실리콘, 금속, 금속 실리사이드 및 금속 질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 금속 실리사이드는 텅스텐 실리사이드막, 티타늄 실리사이드막, 코발트 실리사이드막, 탄탈륨 실리사이드막을 포함할 수 있다. 상기 금속 질화막은 질화 티타늄, 질화 탄탈륨을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법이 설명된다. 도 5a 내지 도 5d 는 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 5a 를 참조하면, 도 3a 내지 도 3b 를 참조하여 설명된 반도체 소자의 형성 방법에 의해, 기판(100), 터널 절연막(102) 및 전하 저장 패턴(104)이 제공될 수 있다. 상기 전하 저장 패턴(104)의 상부면 및 측벽을 덮는 게이트 유전막(122)이 형성될 수 있다. 상기 게이트 유전막(122)은 상기 전하 저장 패턴(104)의 상기 상부면을 덮는 상기 게이트 유전막(122) 상부면 및, 상기 전하 저장 패턴(104)의 상기 측벽을 덮는 상기 게이트 유전막(122) 측벽을 포함할 수 있다. 상기 게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막 중에서 적어도 어느 하나를 포함할 수 있다.
도 5b 를 참조하면, 상기 게이트 유전막(122) 상에 물질막이 형성될 수 있다. 상기 물질막은 하부 게이트 전극(132)일 수 있다. 상기 하부 게이트 전극(132)의 상부면은 상기 전하 저장 패턴(104)의 상부면보다 낮을 수 있다. 예를 들어, 상기 하부 게이트 전극(132)의 상부면과 상기 전하 저장 패턴(104)의 상부면의 차이는 10~20nm 일 수 있다. 상기 하부 게이트 전극(132)은, 상기 전하 저장 패턴(104)의 상기 모서리 영역 및 상부면을 덮는 상기 게이트 유전막(122)을 노출하도록 형성될 수 있다. 상기 하부 게이트 전극(132)은, 상기 게이트 유전막(122)의 상기 상부면을 노출시킬 수 있다. 상기 하부 게이트 전극(132)은, 상기 게이트 유전 막(122)의 상기 측벽의 상부 영역을 노출시킬 수 있다.
상기 하부 게이트 전극(132)을 형성하는 것은, 하부 게이트 전극막을 형성하는 것 및 상기 하부 게이트 전극막의 일부를 식각하는 것을 포함할 수 있다. 상기 하부 게이트 전극(132)은 도핑된 폴리 실리콘, 금속, 금속 실리사이드 및 금속 질화막 중에서 적어도 어느 하나를 포함할 수 있다. 상기 하부 게이트 전극(132)은 상기 게이트 유전막(122)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 게이트 유전막(122)이 실리콘 산화막을 포함하는 경우, 상기 하부 게이트 전극(132)은 폴리 실리콘을 포함할 수 있다.
도 5c 를 참조하면, 상기 하부 게이트 전극(132)의 상부면 및 상기 하부 게이트 전극(132)에 의해 노출된 상기 게이트 유전막(122)을 덮는 스페이서막(134)이 형성될 수 있다. 상기 스페이서막(134)은 상기 게이트 유전막(122) 및 상기 하부 게이트 전극(132)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 게이트 유전막(122)이 실리콘 산화막을 포함하고, 상기 하부 게이트 전극(132)이 폴리 실리콘을 포함하는 경우, 상기 스페이서막(134)은 실리콘 질화막을 포함할 수 있다.
도 5d 를 참조하면, 상기 스페이서막(134)이 식각되어, 상기 게이트 유전막(122)의 상기 상부면 및 상기 하부 게이트 전극(132)의 상부면을 노출하고, 상기 게이트 유전막(122)의 상기 측벽 상부 영역을 덮는 스페이서(136)가 형성될 수 있다. 상기 스페이서(136)는, 상기 전하 저장 막(104)의 상기 모서리 영역을 덮는 상기 상기 게이트 유전막(122)의 부분을 덮을 수 있다. 상기 스페이서(136)는 상기 게이트 유전막(122)의 상기 측벽의 상부영역을 덮을 수 있다. 상기 스페이서(136)를 형성하는 것은, 상기 스페이서막(134)을 이방성으로 식각하는 것을 포함할 수 있다. 상기 스페이서막(134) 및 상기 게이트 유전막(122)을 포함하는 블로킹막(126)이 형성될 수 있다. 상기 전하 저장 패턴(104)의 모서리 영역을 덮는 상기 블로킹막(126)의 부분의 두께는, 상기 전하 저장 패턴(104)의 나머지 부분을 덮는 상기 블로킹막(126)의 두께보다 두꺼울 수 있다.
도 4 를 다시 참조하면, 상기 하부 게이트 전극(132) 및 상기 블로킹막(126)을 덮는 상부 게이트 전극(142)이 형성될 수 있다. 상기 상부 게이트 전극(142)은 상기 하부 게이트 전극(132)과 동일한 물질을 포함할 수 있다. 상기 상부 게이트 전극(142) 및 상기 하부 게이트 전극(132) 사이의 계면은 불연속면일 수 있다. 상기 상부 게이트 전극(142)은 도핑된 폴리 실리콘, 금속, 금속 실리사이드 및 금속 질화막 중에서 적어도 어느 하나를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 소자가 설명된다. 도 6a 는 본 발명의 또 다른 실시 예에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1 의 I-I'를 따라 취한 단면도이다.
도 1 및 도 6a 를 참조하면, 도 2a 를 참조하여 설명된 기판(100), 터널 절연막(102) 및 전하 저장 패턴(104)이 제공될 수 있다. 상기 전하 저장 패턴(104) 상에 블로킹막(128)이 배치될 수 있다. 상기 블로킹막(128)은 상기 전하 저장 패턴(104)의 상부면 및 측벽을 덮을 수 있다. 상기 블로킹막(128)은 상기 소자 분리막(ISO)의 상부면을 덮을 수 있다. 상기 모서리 영역은 상기 전하 저장 패턴(104) 의 상부면과 상기 측벽이 만나는 모서리와 인접한 상기 전하 저장 패턴(104)의 상부면의 일부를 포함할 수 있다. 상기 모서리 영역은 상기 모서리와 인접한 상기 전하 저장 패턴(104)의 측벽의 상부 영역을 포함할 수 있다. 상기 전하 저장 패턴(104)의 상기 모서리 영역 및 상기 상부면을 덮는 상기 블로킹막(128)의 부분의 두께는, 상기 블로킹막(128)의 나머지 부분의 두께와 비교하여 두꺼울 수 있다.
상기 블로킹막(128)은 상기 전하 저장 패턴(104)의 상기 모서리 영역 및 상기 상부면을 덮는 캡핑막(120)을 포함할 수 있다. 상기 캡핑막(120)은 도 2a 를 참조하여 설명된 캡핑막일 수 있다. 상기 블로킹막(128)은 상기 캡핑막(120) 상에 배치된 게이트 유전막(122)을 포함할 수 있다. 상기 게이트 유전막(122)은 상기 전하 저장 패턴(104)의 상기 상부면 및 상기 측벽을 덮을 수 있다. 상기 게이트 유전막(122)은 상기 캡핑막(120)을 덮을 수 있다. 상기 게이트 유전막(122)은 도 2a 를 참조하여 설명된 게이트 유전막일 수 있다. 상기 블로킹막(128)은 상기 게이트 유전막(122) 상에 배치된 스페이서(136)를 포함할 수 있다. 상기 스페이서(136)는 상기 전하 저장 막(104)의 상기 모서리 영역을 덮는 상기 게이트 유전막(122)의 부분을 덮을 수 있다. 상기 스페이서(136)는 도 4 를 참조하여 설명된 스페이서(136)일 수 있다.
상기 캡핑막(120), 상기 게이트 유전막(122) 및 상기 스페이서(136)는 각각 서로 다른 공정에서 제공될 수 있다. 상기 캡핑막(120) 및 상기 게이트 유전막(122) 사이 제공되는 불연속면에 의해 상기 캡핑막(120) 및 상기 게이트 유전막(122)은 구분될 수 있다. 상기 스페이서(136)는 상기 캡핑막(120) 및 상기 게이 트 유전막(122)과 다른 물질을 포함할 수 있다.
상기 블로킹막(128) 상에 게이트 전극(144)이 배치될 수 있다. 상기 게이트 전극(144)은 하부 게이트 전극(132) 및 상기 하부 게이트 전극(132) 상의 상부 게이느 전극(142)을 포함할 수 있다. 상기 하부 및 상기 상부 게이트 전극(132, 142)은 도 4 를 참조하여 설명된 게이트 전극일 수 있다.
본 발명의 또 다른 실시 예의 변형 예에 따른 반도체 소자가 설명된다. 도 6b 는 본 발명의 또 다른 실시 예의 변형 예에 따른 반도체 소자를 설명하기 위한 것으로, 도 1 의 I-I' 를 따라 취한 단면도이다.
도 1 및 도 6b 를 참조하면, 본 발명의 또 다른 실시 예의 변형 예에 따른 반도체 소자는 도 6a 를 참조하여 설명된 반도체 소자일 수 있다. 다만, 상기 캡핑막(120)은 상기 전하 저장 패턴(104)의 상기 모서리 영역에서 상기 전하 저장 패턴(104)의 하부면으로 상기 전하 저장 패턴(104)의 상기 측벽을 따라 연장되어, 상기 소자 분리막(ISO)과 연결될 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 소자의 형성 방법이 설명된다. 도 7a 내지 도 7b 는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 도면이다.
도 7a 를 참조하면, 도 3a 내지 도 3d 및 도 2a 를 참조하여 설명된 반도체 소자의 형성 방법에 의해, 기판(100), 터널 절연막(102), 전하 저장 패턴(104), 캡핑막(120) 및 게이트 유전막(122)이 이 제공될 수 있다. 상기 게이트 유전막(122) 상에 하부 게이트 전극(132)이 형성될 수 있다. 상기 하부 게이트 전극(132)은, 상 기 전하 저장 패턴(104)의 상기 모서리 영역 및 상기 상부면을 덮는 게이트 유전막(122)을 노출하도록 형성될 수 있다. 상기 하부 게이트 전극(132)은 도 5b 를 참조하여 설명된 방법에 의해 형성될 수 있다.
상기 하부 게이트 전극(132) 및 노출된 상기 게이트 유전막(122) 상에 스페이서막(134)이 형성될 수 있다. 상기 스페이서막(134)은 도 5c 를 참조하여 설명된방법에 의해 형성될 될 수 있다.
도 7b 를 참조하면, 상기 게이트 유전막(122)의 상부면을 노출하고, 상기 게이트 유전막(122)의 측벽 상부 영역을 덮는 스페이서(136)이 형성될 수 있다. 상기 스페이서(136)는, 상기 전하 저장 패턴(104)의 상기 모서리 영역을 덮는 상기 게이트 유전막(122)의 부분을 덮을 수 있다. 상기 스페이서(136)는 도 5d 를 참조하여 설명된 방법에 의해 형성될 수 있다. 캡핑막(120), 게이트 유전막(122) 및 스페이서(136)을 포함하는 블로킹막(128)이 형성될 수 있다. 상기 전하 저장 패턴(104)의 상기 모서리 영역 및 상기 상부면을 덮는 상기 블로킹막(128)의 부분의 두께는, 상기 블로킹막(128)의 나머지 부분의 두께보다 두꺼울 수 있다.
도 6a 를 다시 참조하면, 상기 블로킹막(128) 및 상기 하부 게이트 전극(132) 상에 상부 게이트 전극(142)이 형성될 수 있다. 상기 상부 게이트 전극(142)은 도 4 를 참조하여 설명된 상부 게이트 전극일 수 있다.
본 발명의 또 다른 실시 예의 변형 예에 따른 반도체 소자의 형성 방법이 설명된다.
도 6b 를 참조하면, 도 7a 내지 도 7b 를 참조하여 설명된 반도체 소자의 형 성 방법에서, 게이트 유전막(122)을 형성하기 전, 추가적인 열 산화 공정이 추가될 수 있다. 상기 추가적인 열 산확 공정은, 캡핑막(120)을 형성하기 위한 열 산화 공정과 비교하여, 짧은 시간 동안 수행될 수 있다. 상기 추가적인 열 산화 공정에 의해 상기 전하 저장 패턴(104)이 추가적으로 산화될 수 있다. 상기 캡핑막(121)은, 상기 전하 저장 패턴(104)의 상기 모서리 영역에서 상기 전하 저장 패턴(104)의 상기 바닥면으로 상기 전하 저장 패턴(104)의 상기 측벽을 따라 연장될 수 있다.
본 발명의 실시 예들에 따른 반도체 소자의 적용 예들이 설명된다. 도 8 및 도 9 는 본 발명의 실시 예들에 따른 반도체 소자의 적용 예들을 설명하기 위한 도면들이다.
도 8 은 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 8 을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세 서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 9 는 본 발명의 실시 예들에 따른 반도레 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 9 를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1 은 본 발명의 실시 예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 는 본 발명의 일 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2b 는 본 발명의 일 실시 예의 변형 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 3a 내지 도 3d 는 본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 4 는 본 발명의 다른 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 5a 내지 도 5d 는 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 6a 는 본 발명의 또 다른 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 6b 는 본 발명의 또 다른 실시 예의 변형 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 7a 내지 도 7b 는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 9 는 본 발명의 실시 예들에 따른 적용 예를 설명하기 위한 도 면들이다.

Claims (20)

  1. 기판에 활성 영역을 정의하는 소자분리막;
    상기 활성 영역 상에 터널 절연막;
    상기 터널 절연막 상에서, 상부면과 측면과 상기 상부면 및 측면 사이에 모서리 영역을 포함하는 전하 저장 패턴;
    상기 전하 저장 패턴의 상부면, 측면 및 모서리 영역을 덮는 게이트 유전막과, 상기 전하 저장 패턴의 모서리 영역을 덮으며 상기 전하 저장 패턴의 상부면을 덮는 게이트 유전막의 일부를 노출시키는 스페이서를 포함하는 블로킹막; 및
    상기 블로킹막 상에 게이트 전극을 포함하되,
    상기 전하 저장 패턴의 모서리 영역을 덮는 블로킹막의 제1 부분의 두께는 상기 전하 저장 패턴의 측면을 덮는 블로킹막의 제2 영역의 두께보다 크며, 상기 스페이서는 상기 게이트 유전막 및 상기 게이트 전극 사이에 있는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 전극은 하부 전극 및 상부 전극을 포함하며,
    상기 스페이서는 상기 하부 전극의 상부면에 직접적으로 접하는 반도체 소자.
  3. 제2항에 있어서,
    상기 하부 전극은 상기 전하 저장 패턴의 측면을 덮는 게이트 유전막의 일부가 직접적으로 접하는 반도체 소자.
  4. 제2항에 있어서,
    상기 하부 전극 및 상기 상부 전극은 그들 사이의 불연속 계면을 정의하는 반도체 소자.
  5. 제1항에 있어서,
    상기 전하 저장 패턴의 하부면이 상기 터널 절연막과 직접적으로 접하며, 상기 전하 저장 패턴은 상기 전하 저장 패턴의 하부면으로부터 상부면으로 기울어진 측면(tapered profile)을 갖는 반도체 소자.
  6. 제1항에 있어서,
    상기 게이트 유전막은 제1 물질을 포함하며,
    상기 스페이서는 상기 제1 물질과 상이한 제2 물질을 포함하며, 상기 게이트 유전막을 덮는 반도체 소자.
  7. 제1항에 있어서,
    상기 블로킹막은 상기 전하 저장 패턴 및 상기 게이트 유전막 사이에 절연 패턴을 더 포함하되,
    상기 절연 패턴은 상기 전하 저장 패턴의 모서리 영역을 덮는 반도체 소자.
  8. 제7항에 있어서,
    상기 절연 패턴은 상기 소자분리막으로부터 이격되며,
    상기 게이트 유전막은 상기 전하 저장 패턴의 측면에 직접적으로 접하는 반도체 소자.
  9. 제7항에 있어서,
    상기 절연 패턴 및 상기 게이트 유전막은 그들 사이에 불연속면을 가지며 제공되며, 상기 불연속면에 의해 분리되는 반도체 소자.
  10. 제7항에 있어서,
    상기 전하 저장 패턴의 모서리 영역은 만곡면(curved surface)을 가지며,
    상기 절연 패턴은 상기 전하 저장 패턴의 모서리 영역으로부터 상부면으로 연장하며,
    상기 전하 저장 패턴의 상부면을 덮는 상기 블로킹막의 제3 영역의 두께는 상기 전하 저장 패턴의 측면을 덮는 블로킹막의 제2 영역의 두께보다 큰 반도체 소자.
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