KR101527403B1

KR101527403B1 - 광 전송 네트워크를 위한 네트워크 노드

Info

Publication number: KR101527403B1
Application number: KR1020137018893A
Authority: KR
Inventors: 샤오보 이; 쉬밍 첸; 호우 쉬안 후; 양준 리; 샤오홍 장
Original assignee: 알까뗄 루슨트
Priority date: 2010-12-21
Filing date: 2011-12-08
Publication date: 2015-06-09
Also published as: US9185473B2; WO2012084527A1; KR20130120498A; CN102571548A; EP2469887B1; EP2469887A1; CN102571548B; JP2014502810A; US20130266029A1; JP5563724B2

Abstract

액세스 및 집성 네트워크에 잘 맞고, ODU0 및 ODUflex 입도로 스위칭 및 집성을 허용하는 네트워크 요소를 제공하기 위해, 광 전송 네트워크를 위한 네트워크 노드가 개시되고, 이는 고정된 크기의 데이터 용량의 n 개의 타임슬롯들을 전달하는 멀티플렉싱된 전송 신호를 수신하기 위한 신호 입력, 수신된 신호를 m>l 개의 서브-신호들로 디멀티플렉싱하기 위한 디멀티플렉서로서, 각각의 서브-신호는 타임슬롯들의 n/m 부분을 전달하는, 상기 디멀티플렉서, 상기 서브-신호들을 구성가능하게 스위칭하기 위한 하나 이상의 공간 스위치 모듈들, 및 상기 하나 이상의 공간 스위치 모듈들로부터 서브-신호들을 수신하여, 상기 서브-신호들로부터의 타임슬롯들을 상기 타임슬롯들 중 n 개를 전달하는 발신 멀티플렉싱된 전송 신호로 멀티플렉싱하기 위한 멀티플렉서를 갖는다. 멀티플렉서는 l>m 개의 상호 접속들을 통해 하나 이상의 스위치 모듈들에 접속되고 상기 하나 이상의 스위치 모듈들로부터 최대 l 개의 서브-신호들을 수신한다. 더욱이, 멀티플렉서는 최대 l 개의 서브 신호들로부터 발신 멀티플렉싱된 전송 신호에 대해 n 개의 타임슬롯들을 선택하도록 구성될 수 있다.

Description

광 전송 네트워크를 위한 네트워크 노드{NETWORK NODE FOR AN OPTICAL TRANSPORT NETWORK}

본 발명은 전기 통신들의 분야에 관한 것이고 특히 광 전송 네트워크를 위한 네트워크 노드 및 광 전송 네트워크에서 신호들을 스위칭하는 관련 방법에 관한 것이다.

광 전송 네트워크는 전기 통신 네트워크들에서 백본 전송을 위한 역할을 한다. 신호 송신은 일반적으로 시분할 멀티플렉싱에 기초한다. ITU는 G.709에서 광 전송 네트워크를 위한 표준을 규정했다. 초기 버전의 G.709는 각각 2.5 Gb/s, 10 Gb/s, 및 40 Gb/s의 데이터 레이트를 갖는 광 데이터 유닛들(ODU1, ODU2, ODU3)로 불리는, 멀티플렉싱의 세 개의 레벨들을 제공한다. 각각의 멀티플렉싱 레벨에서, 섹션 오버헤드 및 FEC 바이트들을 포함하는 대응하는 프레임된 신호 구조가 규정되고, 이는 광 전송 유닛들(OTU1, OTU2, OTU3)로 불린다. 예를 들면, OTU2는 하나의 ODU2 또는 네 개의 ODU1을 전달할 수 있다. 이후 1.25 Gb/s의 용량을 갖는 더 낮은 크기의 멀티플렉싱 레벨 ODU0는 기가비트 이더넷 신호들의 전송을 지원하도록 규정되고, 여기서 OTU1은 두 개의 ODU0를 전달할 수 있다. 추가로, ODUflex로 불리는 데이터 유닛은 1.25 Gb/s의 타임슬롯들(TS)의 증분들로 컨테이너 사이즈를 융통성있게 조정하게 한다. 그러나, ODU0 및 ODUflex 컨테이너들에 대해 전송 프레임이 규정되지 않아서, 이들은 단지 OTU1 또는 더 상위의 전송 프레임내 멀티플레싱된 더 낮은 순위 데이터 유닛들로서 일어날 수 있다.

더욱더 많은 기가비트 이더넷 트래픽 신호들이 ODU0에 캡슐화되고 OTN 네트워크에 의해 전송될 필요가 있다는 것이 예상된다. 더욱이, OTN 네트워크는 기저 대역 유닛들과 2G/3G/LTE 모바일 네트워크들에 대한 기지국들의 원격 무선 유닛 사이의 파이버 채널 신호들 및 CPRI 트래픽을 또한 전달하기 위한 다중 서비스 플랫폼이 되는 경향이 있다.

네트워크의 액세스 및 집성 세그먼트에서, OTUx 신호들은 완전히 로딩되지 않을 수 있다. 예를 들면, 전송 신호는 단지 OTU1내 1×ODU0, 또는 OTU2내 TS<8을 갖는 1×ODUflex를 전달할 수 있다. 이러한 신호들이 그들이 코어 네트워크로 가기전에 집성되지 않을 경우, 네트워크의 대역폭은 크게 낭비될 것이다. 스위칭 및 집성은 ODU1/2 대신에 ODU0/flex 정밀도로 이와 같이 동작할 것이다. 그러므로, 액세스 및 집성 네트워크에 잘 맞고, ODU0 및 ODUflex 입도로 스위칭 및 집성을 허용하는 네트워크 요소에 대한 필요성이 존재한다.

이하에 나타나는 이들 및 다른 객체들은, 고정된 크기의 데이터 용량의 n 개의 타임슬롯들을 전달하는 멀티플렉싱된 전송 신호를 수신하기 위한 신호 입력을 갖는 광 전송 네트워크를 위한 네트워크 노드, 수신된 신호를 m>1 개의 서브 신호들로 디멀티플렉싱하기 위한 디멀티플렉서로서, 각각의 서브-신호는 상기 타임슬롯들의 n/m의 부분을 전달하는, 상기 디멀티플렉서, 상기 서브-신호들을 구성가능하게 스위칭하기 위한 상기 하나 이상의 공간 스위치 모듈들; 및 상기 하나 이상의 공간 스위치 모듈들로부터 서브-신호들을 수신하여 상기 서브-신호들로부터의 타임슬롯들을 상기 타임슬롯들 중 n 개를 전달하는 발신 멀티플렉싱된 전달 신호로 멀티플렉싱하기 위한 멀티플렉서에 의해 달성된다. 상기 멀티플렉서는 다수의 l>m 상호접속들을 통해 하나 이상의 스위치 모듈들에 접속되고 하나 이상의 스위치 모듈들로부터 l개의 서브-신호들까지 수신한다. 더욱이, 상기 멀티플렉서는 최대 l 개의 서브-신호들로부터 발신 멀티플렉싱된 전송 신호에 대해 n 개의 타임슬롯들을 선택하도록 구성될 수 있다.

이는 공간 스위치 및 멀티플렉서의 타임슬롯 스위칭 기능 사이의 대역폭을 과도하게 공급함으로써 ODU1/2로부터 ODU0/플렉스 타임슬롯들까지 분배된 ODU 스위치 시스템의 입도를 확장하도록 허용한다. 따라서, ODU1/2 입도를 지원하는 시스템은 변하지 않은 시스템 백-패널을 유지하면서 ODU0/플렉스 입도를 지원하도록 변경되거나, 또는 새로운 시스템에 덜 복잡하고 더 비용효율적인 백-패널 설계를 행할 수 있다.

본 발명은 광 전송 네트워크를 위한 네트워크 노드 및 광 전송 네트워크에서 신호들을 스위칭하는 방법을 제공한다.

도 1은 분배된 스위칭 아키텍처를 갖는 네트워크 노드의 블록도.
도 2는 출력측 멀티플렉서들에서 ODUO 스위칭 및 집성을 도시하는 도면.
도 3은 풀 메시 백플레인을 갖는 네트워크 노드에 사용하기 위한 라인 카드의 블록도.
도 4는 풀 메시 백플레인의 상이한 라인 카드 슬롯들 사이의 상호접속들을 도시하는 도면.

본 발명의 바람직한 실시예들은 첨부하는 도면들을 참조하여 여기에 설명될 것이다.

분배된 스위칭 아키텍처를 갖는 네트워크 노드 N의 실시예는 도 1에 도시된다. 이는 다수의 신호 입력들(I1, I2) 및 다수의 신호 출력들(O3, O4)을 포함한다. 명확함을 위해, 단지 두 개의 입력들(I1, I2) 및 두 개의 출력들(O3, O4)이 도시되지만, 실제 네트워크 노드들은 일반적으로 다수의 입력들 및 출력들을 포함한다. 입력들 및 출력들은 종래의 XFP(접속가능한 10 Gb 작은 폼 팩터) 모듈들로서 실행된다. XFP 모듈은 초당 10 기가비트 SONET/SDH에 대해 프로토콜-독립된 광 송수신기, 파이버 채널, 기가비트 이더넷, 10 기가비트 이더넷 및 다른 애플리케이션들이다.

XFP 모듈(I1)은 OTU2 신호 프레임에 대한 프레이머(F1)에 접속된다. 그의 출력에서, 프레이머(F1)는, 공간 스위치 모듈(S1)에 접속된 네 개의 출력들을 갖는 디멀티플렉싱 회로(M1)에 접속된다. 공간 스위치(S1)는 풀 메시 백플레인(BP)에 접속된다.

유사하게는, 입력 XFP 모듈(I2)은, 프레이머(F2) 및 디멀티플렉싱 회로(M2)를 통해, 풀 메시 백플레인(BP)에 또한 접속되는 공간 스위치 모듈(S2)에 접속된다.

출력측에서, 상기 백플레인(BP)은 멀티플렉싱 회로들(M3, M4) 각각에 접속되는 공간 스위치 모듈들(S3, S4)로 이어진다. 각각의 멀티플렉싱 회로(M3, M4)는 각각의 프레이머(F3, F4)를 통해 출력측 XFP 모듈들(O3, O4)로 이어진다. 멀티플렉서들(M3, M4)과 스위치 모듈들(S3, S4) 사이의 상호 접속은 8개의 병렬 접속들을 통해 각각 달성되고, 따라서, 멀티플렉서들(M3, M4)이 공간 스위치들(S3, S4)로부터 8 개의 병렬 신호들을 수신하게 한다.

네트워크 노드 N의 기능은 다음과 같다. XFP 모듈(I1)은 10.7 Gb/s의 회선 속도에서 OTU2 포맷팅된 광 신호를 수신한다. XFP 모듈(I1)은 광 신호를 전기 포맷으로 변환한다. 프레이머(F1)는 프레임 오버헤드를 종단하고, FEC 바이트들을 프로세스 하고, 상기 프로세스된 신호를 디멀티플렉서(M1)로 포워딩한다. 수신된 OTU2가 8개의 OPU0 컨테이너들을 전달한다는 것이 가정된다. 디멀티플렉서(M1)는 수신된 신호로부터 8 개의 ODU0을 추출하고 이들을 스위치(S1)쪽의 출력측에서 4 개의 OTU1으로 맵핑하고, 각각의 OTU1은 8 개의 ODU0들 중 2개를 전달한다.

예시 프레임(F_a)이 입력(I1)에서 개략적으로 도시된다. 이는 8 개의 ODU0 타임슬롯들(a1 내지 a8)을 포함한다. 디멀티플렉서(M1)의 네 개의 병렬 출력들은 A1 내지 A4로서 표시된다. 본 실시예에서, 타임슬롯들(a1, a2)은 출력 A1상에 있고, a3 및 a4는 출력 A2상에 있고, a5 및 a6은 출력 A3상에 있고, a7 및 a8은 출력 A4상에 있다.

풀 메시 백플레인(BP)을 통해, 스위치 모듈(S1)은 각각의 출력측 스위치 모듈들(S3, S4)에 접속된다. ODU0 레벨에서 집성 및 스위칭을 지원하기 위해, 스위치(S1)는 멀티플렉서(M1)로부터 모든 출력측 스위치 모듈들(S3, S4)로 4 개의 병렬 신호들(A1 내지 A4)을 방송한다.

입력측 스위치 모듈(S2)은 동일한 방식으로 작동하고 또한 풀 메시 백플레인(BP)을 통해 각각의 출력측 스위치 모듈들(S3, S4)에 접속된다.

제 2 예시 프레임(F_b)은 입력(I2)에서 개략적으로 도시된다. 이는 8 개의 ODU0 타임슬롯들(b1 내지 b8)을 포함한다. 디멀티플렉스(M2)의 네 개의 병렬 출력들은 B1 내지 B4로서 표시된다. 본 실시예에서, 타임슬롯들(b1 및 b2)은 출력(B1)상에 있고, b3 및 b4는 출력 B2상에 있고, b5 및 b6은 출력 B3상에 있고, b7 및 b8은 출력 B4상에 있다.

출력측 스위치 모듈들(S3, S4)은 최대 8 개의 OTU1 신호들을 백블레인(BP)을 통해 수신된 모든 신호들로부터 선택하고 이들을 출력측 멀티플렉서들(M3, M4) 각각으로 스위칭하도록 작동한다. 각각의 출력측 스위치 모듈(S3, S4)은 스위치(S1)로부터 신호들(A1 내지 A4) 및 스위치(S2)로부터 신호들(B1 내지 B4)을 수신한다. 일반적으로 두 개보다 많은 신호 입력들이 이용가능한 것을 강조하기 위해, 도 1은 백플레인(BP)로부터 오는 제 3 세트의 입력 신호들(C1 내지 C4)를 또한 도시한다.

멀티플렉서들(M3, M4)은 OTU1 신호들내 수신된 ODU0 타임슬롯들을 관리 및 스위칭하고 상이한 입력 신호들로부터의 ODU0 타임슬롯들을 완전히 로딩된 출력 신호로 집성할 것이다. 특히, 스위치 모듈(S3)로부터 멀티플렉서(M3)에서 수신된 8 개의 OTU1 신호들은 최대 16 개의 ODU0을 전달하고, 반면에 멀티플렉서(M3)의 출력측에서, 8 개의 ODU0의 용량을 갖는 OTU2 신호가 전달된다. 따라서, 멀티플렉서(M3)는 16 개의 수신된 ODU0 타임슬롯들로부터 출력 포트(O3)로 향하는 8 개의 ODU0들을 선택하고 이들을 OTU2 프레임으로 멀티플렉싱한다. 프레이머(F3)는 적절한 섹션 오버헤드 및 FEC 바이트들을 삽입하고 광 OTU2 신호로서 광 전송 네트워크로 송신하기 위해 완전히 로딩된 OTU2 프레임들을 XFP 모듈(O3)로 포워딩한다.

예시 OTU2 신호 프레임(F_o4)은 출력(O4)에 도시된다. 도 2는 멀티플렉서(M4)가 프레임(F_o4)에 대하여 타임슬롯들을 어떻게 조합하는지를 더 상세하게 도시한다. 스위치(S4)가 백플레인(BP)으로부터 수신된 8 개의 OUT1 신호들을 멀티플렉서(M4)로 스위칭한다. 멀티플렉서(M4)는 8 개의 입력들(1 내지 8)을 갖는다. 입력(1)에서, 멀티플렉서(M1)는 스위치(S2)로부터 신호(B1)를 수신한다. 신호(B1)는 입력 ODU0 타임슬롯들(b1, b2)을 전달한다. 멀티플렉서(M1)는 타임슬롯(b1)을 선택하고 이를 제 1 타임슬롯으로서 출력 프레임(F_o4)으로 삽입한다. 입력(2)에서, 멀티플렉서(M4)는 타임슬롯들(a7, a8)을 전달하는 신호(A4)를 수신하고 출력 프레임(F_o4)에서 제 2 타임슬롯 위치에 대해 타임슬롯(a8)을 선택하는 등이다. 그 결과는 ODU0 타임슬롯들(b1, a8, b8, a5, b5, a1, a4, 및 a3)을 전달하는 출력 OTU2 신호이다.

ODU0 타임슬롯들과 동일한 방식으로, 네트워크 노드는 또한 개별적인 ODUflex 타임슬롯들(TS)을 조작할 수 있다. 예를 들면, 입력 신호는 5 개의 타임슬롯들을 갖는 ODUflex를 전달할 수 있다(ODUflex-5TS). 5 개의 ODUflex 타임슬롯들은 이후 세 개의 OUT1 신호들을 통해 분배되고 백플레인(BP)을 통해 모든 출력 스위치들에 방송될 것이다. 지정된 출력 스위치에서, 모든 세 개의 OUT1 신호들이 선택되어 연관된 멀티플렉서에 포워딩될 것이고, 5 개의 ODUflex 타임슬롯들이 선택되어 출력 OTU2 신호로 어셈블링된다. 출력 OTU2 신호에서 나머지 세 개의 타임슬롯들은 다른 입력 포트들로부터의 ODU0, ODU1, 또는 ODUflex 타임슬롯들로 채워질 수 있다.

유사하게는, ODU1 신호들도 스위칭될 수 있다. OTU1내 ODU1 신호는 출력측 멀티플렉서에 의해 두 개의 "의사" ODU0 타임슬롯들로서 조작되고 둘 다 함께 출력 ODU2 신호로 어셈블링된다. 동일한 방식으로, OTU2는 4 개의 내부 OTU1 신호들로 역 멀티플렉싱된 8 개의 연속적인 "의사" 타임슬롯들로서 스위칭될 수 있다.

출력측 멀티플렉서들이 8 개의 상이한 OTU1 입력들로부터의 ODU0 타임슬롯들을 필수적으로 취하지는 않지만, OTU1으로부터 두 타임슬롯들을 또한 선택할 수 있어서, 8개보다 적은 OTU1 입력 신호들이 요구된다는 것이 당업자들에게 명확할 것이다.

그러나, 멀티플렉서들(M3, M4)은 그들의 물리적 포트들과 출력 신호의 타임슬롯들 사이의 고정된 관계를 갖는 것이 바람직하다. 이후 멀티플렉서는 각각의 들어오는 OTU1 신호로부터 정확히 하나의 ODU0를 선택한다. 예를 들면, 출력 OTU2 신호의 타임슬롯 #1이 입력 1로부터 선택되고, 타임슬롯 #2는 입력 2로부터 선택되는 등이다. 특정 내부 OTU1 신호로부터의 두 신호들이 선택되는 경우, 출력측 스위치 모듈(S3, S4)은 신호를 멀티플렉서의 두 개의 입력들로 복제한다. 이는 멀티플렉서 회로들(M3, M4)에 대한 더욱더 간단한 설계를 유도한다.

동일한 방식으로, 디멀티플렉서들(M1, M2)은 OTU2 입력 신호의 타임슬롯들 과 물리적 출력 포트들 사이의 고정된 관계를 가질 수 있어서, ODU0 타임슬롯들(#1 및 #2)은 항상 제 1 출력 포트로 가고, 타임슬롯들(#3 및 #4)은 제 2 출력 포트로 가는 등이다.

바람직하게는, 반도체로 구현된 크로스바 스위치들은 스위치 모듈들(S1 내지 S4)로서 사용된다. 이러한 크로스바 스위치들은 시장에서 취득가능하고 일반적으로 일련의 금속화부들 또는 반도체 장치 내 "바들"에 접속된 입력 증폭기들 또는 리타이머들(retimers)의 세트를 포함한다. 유사한 세트의 금속화부들 또는 "바들"은 출력 증폭기들 또는 리타이머들에 접속된다. "바들"이 교차하는 각각의 교차점에서, 바들을 연결하는 패스 트랜지스터가 구현된다. 패스 트랜지스터가 인에이블될 때, 입력은 출력에 접속된다.

풀 메시 백플레인을 갖는 네트워크 노드에서 사용하기 위한 라인 카드는 도 3에 개략적으로 도시된다. 라인 카드(LC)는 입력들 및 출력들을 결합하고 완전히 양방향으로 동작한다. 라인 카드(LC)는 네 개의 독립적인 OTU2 신호들을 위한 네 개의 광 XFP 송수신기 모듈들(XFP1 내지 XFP4)을 포함한다. 각각의 송수신기(XFP1 내지 XFP4)는 각각의 프레이머(F11 내지 F14)로 이어지고, 이는 섹션 오버헤드를 종단하고 수신 및 송신 방향에서 FEC 바이트들의 OTU2 신호들을 처리한다. 프레이머들(F11 내지 F14)로부터 처리된 OTU2 신호들은 수신측에서 디멀티플렉싱 기능과 송신측의 멀티플렉싱 기능을 결합하는 각각의 멀티플렉싱/디멀티플렉싱 회로들(M11 내지 M14)로 공급된다. 바람직한 구현에서, 도 3의 M11 및 M12 또는 M13 및 M14와 같은, 두 개의 이러한 mux/demux 회로들은 단일 FPGA로 실행될 수 있다.

각각의 mux/demux 회로(M11 내지 M14)는 2×8 라인폭의 병렬 인터페이스를 통해 반도체 교차점 스위치(XPS)에 접속된다. 교차점 스위치(XPS)와 각각의 mux/demux 회로(M11 내지 M14) 사이의 8 개의 라인들은 송신 방향의 신호를 위하여 제공되고 8 개의 라인들은 수신 방향에서 제공된다. 특히, 송신 방향의 8 개의 라인들은 총 16 개의 ODU0 또는 ODUflex 타임슬롯들을 갖는 8 OUT1 포매팅된 신호들을 전달하고, mux/demux 회로(M11 내지 M14)와 프레이머(F11 내지 F14) 사이의 인터페이스는 단지 총 8 개의 ODU0 또는 ODUflex 타임슬롯들을 갖는 1×OTU2의 용량을 갖는다. 교차점 스위치로의 mux/demux 회로의 용량의 이러한 확대 또는 확장 때문에, ODU0 또는 ODUflex 타임슬롯들의 입도로 완전히 우연한 스위칭 및 집성 기능이 달성될 수 있다.

mux/demux 회로(M11 내지 M14)와 교차점 스위치(XPC) 사이의 수신측 방향에 대해, 이는 특히 방송 또는 보호 접속들을 고려할 때, 더 높은 융통성의 가능한 스위칭 상태들을 초래할 것이기 때문에, 8 개의 개별적인 라인들상에 등가의 4 개로부터 8 개의 ODU1로의 동일한 확장이 바람직하지만 필수적이지는 않다.

교차점 스위치(XPC)는, 각각, 144 개 입력들 및 출력들을 갖는, 144×144 스위치 모듈이고, OTU1 신호들에 충분한 최대 3.2 Gb/s의 신호 레이트들을 허용한다. 교차점 스위치(XPC)의, 각각, 144 개의 입력들 및 출력들 중 112 개는 풀 메시 백플레인(BP)으로 이어진다.

라인 카드들은 클록 생성기(CLK), 오버헤드 프로세서(OHP), 및 온-보드 제어기(BCM)를 추가로 포함한다. 클록 생성기(CLK)는 mux/demux 회로들 및 프레이머들에 클록 신호들을 제공한다. 오버헤드 프로세서(OHP)는 프레이머들로부터의 오버헤드 정보를 수신 및 처리하고 송신될 OTU2 신호들에 대한 오버헤드 정보를 상기 프레이머들에 제공한다. 온-보드 제어기(BCM)는 mux/demux 회로들(M11 내지 M14) 및 교차점 스위치(XPC)를 구성한다. 상기 보드 제어기는 오버헤드 프로세서(OHP)에 접속되고 이더넷 스위치를 통해 다른 라인 카드들의 중앙 제어기(도시되지 않음) 및 온-보드 제어기들에 접속된다. 오버헤드 프로세서(OHP)는 백플레인(BP)에서 전용 라인들을 통해 다른 라인 카드들의 오버헤드 프로세서들에 접속된다.

풀 메시 백플레인의 배선은 도 4에 도시된다. 백플레인은, 라인 카드들이 갖추어질 수 있는 8 개의 슬롯들(L1 내지 L8)을 갖는다. 각각의 슬롯은 7 개의 상호접속들을 갖고, 하나가 각각 다른 슬롯에 접속한다. 접속들의 각각의 그룹 또는 세트는 하나의 화살표로 도 4에 나타내지고 2×16 백플레인 상호 접속들(각각의 방향에 대해 16), 각각의 라인 카드상의 각각의 mux/demux 회로에 대해 2×4를 포함한다. 일 실시예에서, 백플레인(BP)을 통해 교차점 스위치들 사이의 상호 접속들은 2.5 Gb/s 신호들에 대한 산업 표준 칩-투-칩 인터페이스로서 OIF에 의해 규정된 SFI-4.2 인터페이스를 사용한다. 그래서, 각각의 화살표는 4×SFI-4.2를 나타내고, 이는 슬롯당 총 40G로 합계된다. 이는 백플레인(BP)의 슬롯들의 일부가 또한 OTU3 신호들에 대한 라인 카드들이 장착될 수 있다는 이점을 갖는다.

상기 실시예는 ODU0를 스위칭 및 집성하게 하고 OTU1와 유사한 내부 신호 포맷을 사용하고, 각각의 OTU1은 2 개의 ODU0를 전달한다. 이들이 라인 카드들내 종단되지 않기 때문에, 내부 신호들이 임의의 섹션 오버헤드 바이트들을 필수적으로 포함하지 않는다는 것이 명확할 것이다. 내부 신호들의 이러한 오버헤드 바이트들은 빈 것으로 남을 수 있거나, 또는 완전히 제외될 수 있다.

예를 들면, 풀 메시 백플레인에 의해 상호 접속들의 메시를 통해 서로 상호접속되는, 로컬 공간 스위치들로부터 및 그로의 mux/demux 회로들의 용량의 확장을 제공하는 개념은 또한 다른 종류의 멀티플렉싱된 신호들의 스위칭에 적용될 수 있다. 예를 들면, 동일한 방식으로, OTU2 신호 구조들내 내부적으로 분배되는 ODU1를 스위칭하는 것이 가능할 것이다. 10Gb/s의 신호 레이트들에 대한 교차점 스위치들 및 백플레인들이 오늘날 이용가능하고, 상기 실시예들과 유사한 노드 아키텍처에서 채용될 수 있다. OTU2가 4 개의 ODU1까지 전달하기 때문에, 따라서, 라인 카드들상의 mux/demux 회로들과 로컬 공간 스위치 사이의 확장 팩터는 4의 팩터까지일 수 있다.

스위칭 모듈들은 상기 설명된 바와 같은 반도체 크로스바 또는 교차점 스위치들로 실행될 수 있다. 도 1에 도시된 바와 같이, 수신측 스위치 모듈들 및 송신측 스위치 모듈들을 상이한 전용 스위치 모듈들로서 실행할 수 있고, 또는 두 방향들은 각각의 라인 카드에 대한 단일 스위치 모듈로 결합될 수 있다. 앞의 경우에, 수신 및 송신 방향에 대한 I/O 포트들을 전달하는, 라인 카드들은 수신 및 송신 방향에 대한 두 개의 전용 스위치 모듈들을 구비할 것이다.

이전에 설명된 바와 같이, 수신측의 스위치 모듈들은 백플레인을 통해 신호들을 송신측의 각각의 다른 스위치 모듈에 방송하도록 작동한다. 이는 수신측 스위치 모듈들의 제어를 단순화하기 때문에 바람직한 구현이지만, 이는 필수적인 것은 아니다. 수신측 스위치 모듈들을 제어하여, 신호들이 실질적으로 필요한 그들의 송신측 스위치 모듈들로만 상기 신호가 분배되는 것이 가능하다. 이러한 구현에서와 같이, 백플레인 상호 접속들의 일부만이 동시에 신호를 전달하고, 이는 누화(crosstalk)가 고려되는 경우, 누화를 감소시키는데 도움이 될 수 있다. 이는 장비의 전력 소비가 고려되는 경우, 상기 전력 소비를 감소시키는데 또한 도움이 될 수 있다.

수신측의 스위치 모듈이 송신 방향으로 하나 이상의 OTU1 신호들을 동일한 라인 카드상에 배열된 I/O 포트로 스위치 백하는 것이 또한 가능하다. 이는 도 3에 도시되는 실시예에서 이해할 수 있고, 여기서 하나보다 많은 I/0 포트들은 동일한 라인 카드들상에 배열되거나, 또는 라인 카드당 단 하나의 I/O 포트가 있는 경우, 예를 들면, 테스트 및 유지 보수 목적들을 위해, 하나 이상의 ODU0 또는 ODUflex 타임슬롯들에 대해 동일한 I/O 포트에서 라인 루프백을 실행하도록 구성된다. 독립형 장치(즉, 임의의 백플레인 접속들 없는)로서 도 3의 라인 카드가 ODU0 및 ODUflex 타임슬롯들의 스위칭 입도로 작은 4×4 OTU2 스위칭 노드를 이미 구현한 것이 당업자에 의해 또한 인식될 것이다.

상세한 설명 및 도면들은 본 발명의 원리들을 단순히 예시하는 것이다. 그러므로 당업자는 여기에 명확하게 설명되거나 도시되지 않았지만, 본 발명의 원리들을 구현하고 그의 정신 및 범위내에 포함되는 다양한 장치들을 생각할 수 있을 것임이 이해될 것이다. 또한, 여기에 인용된 모든 예시들은 독자가 본 발명의 원리들 및 발명자들에 의해 기술을 발전시키기 위해 기여된 개념들을 이해하는 것을 돕기 위한 표현적으로 단지 교육적인 목적들을 위해서만 주로 의도되고, 이러한 명확하게 인용된 예들 및 조건들에 대한 제한이 없는 것으로 이해되는 것이다. 더욱이, 본 발명의 원리들, 양태들, 및 실시예들, 또한 그의 특정 예시들을 인용하는 여기의 모든 진술들은 그의 동등물들을 포함하는 것으로 의도된다.

"프로세서들"로서 라벨링된 임의의 기능 블록들을 포함하는, 도면들에 도시된 다양한 요소들의 기능들은 적합한 소프트웨어와 연관된 소프트웨어를 실행할 수 있는 하드웨어뿐만이 아니라 전용 하드웨어의 사용을 통해 제공될 수 있다. 프로세서에 의해 제공될 때, 상기 기능들은 단일의 전용 프로세서에 의해, 단일 공유 프로세서에 의해, 또는 그의 일부가 공유될 수 있는, 복수의 개별적인 프로세서들에 의해 제공될 수 있다. 더욱이, 용어 "프로세서" 또는 "제어기"의 명시된 사용은 소프트웨어를 실행할 수 있는 하드웨어를 배타적으로 말하는 것으로 해석되지 않아야하고, 디지털 신호 프로세서(DSP) 하드웨어, 네트워크 프로세서, 주문형 반도체(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 소프트웨어를 저장하기 위한 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 및 비휘발성 저장 장치를 제한 없이 암시적으로 포함할 수 있다. 관습형 및/또는 맞춤형의, 다른 하드웨어가 또한 포함될 수 있다. 유사하게는 도면들에 도시된 임의의 스위치들은 단지 개념적이다. 그들의 기능은 프로그램 로직의 작동을 통해, 전용 로직을 통해, 프로그램 제어 및전용 로직의 상호작용을 통해, 또는 수동으로 실행될 수 있고, 특정 기술은 문맥으로부터 더욱 명확하게 이해되는 바와 같이 실행자에 의해 선택가능하다.

Claims

광 전송 네트워크를 위한 네트워크 노드(N)에 있어서,
고정된 크기의 데이터 용량의 n개의 타임슬롯들(a1 내지 a8, b1 내지 b8)을 전달하는 멀티플렉싱된 전송 신호(F_a, F_b)를 수신하기 위한 신호 입력(I1, I2);
상기 수신된 신호를 m>1 개의 서브-신호들(A1 내지 A4, B1 내지 B4)로 디멀티플렉싱하기 위한 디멀티플렉서(M1, M2)로서, 각각의 서브-신호는 상기 타임슬롯들의 n/m 부분을 전달하는, 상기 디멀티플렉서(M1, M2);
상기 서브-신호들(A1 내지 A4, B1 내지 B4)을 스위칭하도록 구성가능한 하나 이상의 공간 스위치 모듈들(S1 내지 S4); 및
상기 하나 이상의 공간 스위치 모듈들(S1 내지 S4)로부터 서브-신호들을 수신하고, 상기 서브-신호들(A1 내지 A4, B1 내지 B4)로부터의 타임슬롯들을 상기 타임슬롯들 중 n 개를 전달하는 발신 멀티플렉싱된 전송 신호(F_o4)로 멀티플렉싱하기 위한 멀티플렉서(M3, M4)를 포함하고,
상기 멀티플렉서(M3, M4)는 l>m 개의 상호 접속들을 통해 상기 하나 이상의 스위치 모듈들(S1 내지 S4)에 접속되고, 상기 하나 이상의 스위치 모듈들(S1 내지 S4)로부터 최대 l 개의 서브-신호들을 수신하고, 상기 멀티플렉서(M3, M4)는 상기 발신 멀티플렉싱된 전송 신호(F_o4)에 대해 상기 최대 l 개의 서브-신호들로부터 상기 n 개의 타임슬롯들을 선택하도록 구성되는, 네트워크 노드.
제 1 항에 있어서,
상호접속들의 메시(mesh)를 통해 서로 상호접속된 상기 다수의 공간 스위치 모듈들(S1 내지 S4)을 포함하는, 네트워크 노드.
제 1 항에 있어서,
상기 신호 입력(I1, I2;XFP1 내지 XFP4)과, 상기 디멀티플렉서(M1, M2; M11 내지 M14)와, 상기 공간 스위치 모듈들(S1 내지 S4; XPS) 중 하나와, 상기 멀티플렉서(M3, M4; M11 내지 M14)를 포함하는, 적어도 하나의 라인 카드(LC)를 포함하는, 네트워크 노드.
제 2 항에 있어서,
상기 상호 접속들의 메시는 풀 메시 백플레인(BP)을 포함하는, 네트워크 노드.
제 3 항 또는 제 4 항에 있어서,
상기 풀 메시 백플레인(BP)의 슬롯들로 플러그된 수 개의 상기 라인 카드들(LC)을 포함하는, 네트워크 노드.
제 5 항에 있어서,
상기 라인 카드들(LC) 중 제 1 라인 카드 상의 스위치 모듈(S1, S2)은 모든 서브-신호들(A1 내지 A4, B1 내지 B4)을 상기 라인 카드의 각각의 디멀티플렉서(M1, M2)로부터 각각의 다른 스위치 모듈(S3, S4)로 방송하고, 각각의 라인 카드 상의 상기 스위치 모듈들(S3, S4)은 상기 방송된 서브-신호들(A1 내지 A4, B1 내지 B4)로부터 각각의 라인 카드에서 출력되도록 규정된 이러한 서브-신호들을 선택하도록 구성되는, 네트워크 노드.
제 1 항에 있어서,
l=n이고, 상기 멀티플렉서(M3, M4)는 상기 하나 이상의 스위치 모듈들(S1 내지 S4)로부터 수신된 상기 서브-신호들의 각각으로부터 하나의 타임슬롯을 선택하는, 네트워크 노드.
제 7 항에 있어서,
상기 멀티플렉서(M3, M4)의 물리적 포트들과 상기 발신 멀티플렉싱된 전송 신호(F_o4)의 상기 타임슬롯들 사이에 고정된 관계가 존재하는, 네트워크 노드.
광 전송 네트워크에서 신호들을 스위칭 및 집성하는 방법에 있어서,
고정된 크기의 데이터 용량의 n 개의 타임슬롯들(a1 내지 a8, b1 내지 b8)을 전달하는 멀티플렉싱된 전송 신호(F_a, F_b)를 네트워크 노드(N)에서 수신하는 단계;
상기 수신된 신호를 m>1 개의 서브-신호들(A1 내지 A4, B1 내지 B4)로 디멀티플렉싱하는 단계로서, 각각의 서브-신호는 상기 타임슬롯들의 n/m 부분을 전달하는, 상기 디멀티플렉싱 단계;
공간 도메인의 상기 서브-신호들을 하나 이상의 출력측 멀티플렉서들(M3, M4)로 스위칭하는 단계; 및
상기 출력측 멀티플렉서들(M3, M4) 중 하나에서, 상기 수신된 서브-신호들(A1 내지 A4, B1 내지 B4)로부터의 타임슬롯들을 상기 타임슬롯들 중 n 개를 전달하는 발신 멀티플렉싱된 전송 신호(F_o4)로 멀티플렉싱하는 단계를 포함하고,
상기 멀티플렉서(M3, M4)는 l>m 개의 서브-신호들을 수신하고, 상기 멀티플렉서(M3, M4)는 상기 l 개의 서브-신호들로부터 상기 발신 멀티플렉싱된 전송 신호(F_o4)에 대해 상기 n 개의 타임슬롯들을 선택하도록 구성되는, 광 전송 네트워크에서 신호들을 스위칭 및 집성하는 방법.