KR101497542B1 - 반도체 소자의 동작 방법 - Google Patents

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Abstract

반도체 소자의 동작 방법이 개시된다. 본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 전압 펄스의 타이밍을 조절하여 동작 모드를 설정하거나 또는 전압 펄스의 전압 레벨을 조절하여 동작 모드를 설정한다.

Description

반도체 소자의 동작 방법{Operation method of semiconductor device}
본 발명은 반도체 소자의 동작 방법에 관한 것으로써, 특히 전압 펄스의 타이밍을 조절하여 동작 모드를 설정하거나 전압 펄스의 전압 레벨을 조절하여 동작 모드를 설정하는 반도체 소자의 동작 방법에 관한 것이다.
최근에는, Cap을 포함하지 않고 하나의 트랜지스터만으로 구현되는 1-T DRAM이 이용되고 있다. 1-T DRAM은 단순한 제조 공정에 의하여 제작될 수 있을 뿐만 아니라, 향상된 센싱 마진을 가진다.
본 발명이 이루고자 하는 기술적 과제는, 전압 펄스의 타이밍을 조절하여 동작 모드를 설정하는 반도체 소자의 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 전압 펄스의 전압 레벨을 조절하여 동작 모드를 설정하는 반도체 소자의 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 반도체 소자의 데이터 상태를 제1상태로 변경하는 소거 모드에서, 상기 드레인 영역에 인가되는 드레인 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 상기 게이트 영역에 인가되는 게이트 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이되고, 상기 반도체 소자의 데이터 상태를 제2상태로 변경하는 기입 모드에서, 상기 게이트 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 상기 드레인 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이된다.
소거 모드에서, 상기 드레인 전압 펄스의 천이 타이밍과 상기 게이트 전압 펄스의 천이 타이밍이 동일할 수 있다.
상기 소거 모드와 상기 기입 모드에서, 상기 소스 영역에 인가되는 소스 전압은, 펄스 형태로 인가되는 소스 전압 펄스이거나 또는 일정한 전압 레벨을 가질 수 있다.
상기 소거 모드와 상기 기입 모드에서, 상기 게이트 전압 펄스가 스탠 바이 상태에서 인에이블 상태로 천이되는 타이밍은, 상기 드레인 전압 펄스가 스탠 바이 상태에서 인에이블 상태로 천이되는 타이밍보다 빠르거나 동일하거나 또는 늦을 수 있다.
상기 소거 모드와 상기 기입 모드에서, 상기 게이트 전압 펄스의 지속시간(duration time)은, 상기 드레인 전압 펄스의 지속시간보다 좁거나 동일하거나 또는 넓을 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 반도체 소자의 데이터 상태를 제1상태로 변경하는 소거 모드에서 상기 게이트 영역에 인가되는 게이트 전압 펄스의 전압 레벨은, 상기 반도체 소자의 데이터 상태를 제2상태로 변경하는 기입 모드에서 상기 게이트 전압 펄스의 전압 레벨보다 높고, 상기 소거 모드에서 상기 소스 영역에 인가되는 소스 전압 펄스의 전압 레벨은, 상기 기입 모드에서 상기 소스 전압 펄스의 전압 레벨보다 높다.
상기 반도체 소자는, 반도체 기판; 상기 반도체 기판 상에 위치하는 바디 영역; 상기 반도체 기판 상에 위치하며, 상기 바디 영역의 양쪽 측면에 배치되는 게이트 패턴들; 및 상기 바디 영역의 위쪽에 위치하는 제1 및 제2불순물 도핑 영역을 구비할 수 있다.
상기 반도체 소자는, 반도체 기판; 상기 반도체 기판 상에 위치하는 게이트 패턴; 상기 게이트 패턴 상에 위치하는 바디 영역; 및 상기 바디 영역의 위쪽에 위 치하는 제1 및 제2불순물 도핑 영역을 구비할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 전압 펄스의 타이밍을 조절하거나 전압 펄스의 전압 레벨을 조절함으로써, 소거 모드와 기입 모드를 구별할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제1예이다.
도 1의 1T-DRAM은 반도체 기판(110), 바디 영역(170), 게이트 패턴(130), 소스 전극(162), 드레인 전극(164), 소스 영역(140), 및 드레인 영역(150)을 구비한다. 소스 영역(140)과 드레인 영역(150)은 소정의 불순물로 도핑된 영역이다. 소스 영역(140)과 드레인 영역(150)은 서로 뒤바뀔 수 있고, 그에 따라 소스 전극(162)과 드레인 전극(164)도 서로 뒤바뀔 수 있다.
도 2는 도 1의 기입 모드에서 캐리어들이 생성되는 모습을 나타낸다.
도 3은 도 2의 기입 모드 이후에 캐리어들이 저장되어 있는 모습을 나타낸다.
도 4는 도 1의 소거 모드에서 캐리어들이 제거된 모습을 나타낸다.
기입 모드에서, 임팩트 이온화(impact ionization)에 의하여 바디 영역(170)과 드레인 영역(150)이 접하는 부분에서 캐리어들(예를 들어, 홀)이 생성되도록 할 수 있다(도 2 참조). 도 2에 도시된 임팩트 이온화에 의하여 생성된 캐리어들은 바디 영역(170)에 저장된다(도 3 참조). 도 3에서 사선으로 표시된 영역의 캐리어 농도는 점으로 표시된 영역의 캐리어 농도보다 높다. 반대로, 기입 모드에서 캐리어들을 생성하지 않은 경우, 도 4에 도시된 것처럼 바디 영역(170)에는 캐리어들이 저장되지 않는다. 점으로 표시된 영역은 캐리어 농도가 낮다는 것을 의미한다.
바디 영역(170)에 캐리어들이 저장되어 있으면, 1T-DRAM에 데이터 "1"이 기입된 것으로 볼 수 있다. 반대로, 바디 영역(170)에 캐리어들이 저장되어 있지 않으면, 1T-DRAM에는 데이터 "0"이 기입된 것으로 볼 수 있다.
한편, 바디 영역(170)에 저장되어 있던 캐리어들을 제거할 수도 있다(소거 모드). 소거 모드 이후의 바디 영역(170)은 도 4와 같은 모습을 가진다.
독출 모드에서는, 소스 영역(140)에서 드레인 영역(150)으로 흐르는 전류량을 측정하여, 1T-DRAM의 데이터를 독출할 수 있다. 바디 영역(170)에 저장되어 있는 캐리어들의 개수가 많으면 소스 영역(140)에서 드레인 영역(150)으로 흐르는 전류량이 크고, 바디 영역(170)에 저장되어 있는 캐리어들의 개수가 적으면 소스 영 역(140)에서 드레인 영역(150)으로 흐르는 전류량이 작다.
게이트 패턴(130), 드레인 전극(162)과 소스 전극(164)에 각각 인가되는 게이트 전압, 드레인 전압과 소스 전압의 전압 레벨을 조절함으로써, 도 2의 기입 모드, 도 4의 소거 모드 또는 독출 모드를 구현할 수 있다.
소스 영역(140)은 소스 라인에 연결되고, 드레인 영역(150)은 비트 라인에 연결될 수 있다. 소스 영역(140)은 소스 라인을 통하여 소스 전압을 공급받을 수 있고, 드레인 영역(150)은 비트 라인을 통하여 드레인 전압을 공급받을 수 있다. 또한, 게이트 패턴(130)은 워드 라인에 연결되고, 워드 라인을 통하여 게이트 전압을 공급받을 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제2예이다.
도 5의 1T-DRAM(500)은 반도체 기판(510), 바디 영역(570), 게이트 패턴들(530a, 530b), 제1불순물 도핑 영역(540), 및 제2불순물 도핑 영역(550)을 구비한다.
바디 영역(570)은 반도체 기판(510) 상에 위치한다. 게이트 패턴들(530a, 530b)은 반도체 기판(510) 상에 위치하며, 바디 영역(570)의 양쪽 측면에 배치된다. 제1 및 제2불순물 도핑 영역(540, 350)은 바디 영역(570)의 위쪽에 위치한다. 제1불순물 도핑 영역(540) 및 제2불순물 도핑 영역(550)은 드레인 영역(소스 영역) 및 소스 영역(드레인 영역)일 수 있다.
게이트 패턴들(530a, 530b)을 제1 및 제2불순물 도핑 영역(540, 550)과 수직 방향으로 소정 거리 이상 떨어져서 배치할 수 있다. 그에 따라, 게이트 패턴들(530a, 530b)과 제1 및 제2불순물 도핑 영역(540, 350)이 서로 오버랩되지 않도록 할 수 있다.
게이트 패턴들(530a, 530b)은 바디 영역(570)의 넓은 면에 수직 방향으로 신장될 수 있다. 예를 들어, 도 5에서 게이트 패턴들(530a, 530b)은 바디 영역(570)의 넓은 면을 뚫고 들어가는 방향으로 신장될 수 있다.
제1불순물 도핑 영역(540)과 제2불순물 도핑 영역(550)은, 바디 영역(570)의 위쪽으로 돌출되고 소정의 간격만큼 떨어져서 배치될 수 있다. 제1불순물 도핑 영역(540)과 제2불순물 도핑 영역(550) 사이에는 차단 옥사이드 영역(580)이 배치될 수 있다.
차단 옥사이드 영역(580)은 옥사이드를 포함하는 물질로 이루어지는 영역이다. 그러나, 차단 옥사이드 영역(580)은 다른 절연 물질로 이루어지는 절연 영역으로 대체될 수 있다. 또한, 본 명세서에서 언급되는 옥사이드 영역들도, 다른 절연 물질로 이루어지는 절연 영역들로 대체될 수 있다.
본 발명의 실시예에 따른 반도체 소자는 게이트 절연 영역들(520a, 520b)을 더 구비할 수 있다. 각각의 게이트 절연 영역(520a, 520b)은 각각의 게이트 패턴(530a, 530b)과 바디 영역(570) 사이에 위치한다. 각각의 게이트 절연 영역(520a, 520b)은 각각의 게이트 패턴(530a, 530b)을 바디 영역(570)으로부터 절연시킨다.
본 발명의 실시예에 따른 반도체 소자는, 기판 영역(510) 상에 형성되는 박 스(BOX ; buried oxide) 영역(미도시)을 더 구비할 수 있다. 벌크 기판으로부터 형성되는 기판 영역(510) 상에 옥사이드 영역을 형성시킴으로써 박스 영역을 형성시킬 수도 있고, 또는 SOI(Silicon-On-Insulator) 기판의 절연 영역을 박스 영역으로 이용할 수도 있다.
도 6은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제3예이다.
도 6의 1T-DRAM(600)은 반도체 기판(610), 게이트 패턴(630), 바디 영역(670), 제1불순물 도핑 영역(640), 및 제2불순물 도핑 영역(650)을 구비한다.
게이트 패턴(630)은 반도체 기판(610) 상에 위치한다. 바디 영역(670)은 게이트 패턴(630) 상에 위치한다. 제1 및 제2불순물 도핑 영역(640, 650)은 바디 영역(670)의 위쪽에 위치한다. 즉, 게이트 패턴(630)은 바디 영역(670)과 제1 및 제2불순물 도핑 영역(640, 650)의 아래쪽에 배치된다.
바디 영역(670)은 기판 영역(610)으로부터 분리되는 플로팅 바디 영역일 수 있다. 바디 영역(670)과 기판 영역(610)은 동일한 특성을 가지는 재질로 이루어질 수 있다.
도 6의 1T-DRAM(600)은 기판 영역(610) 상에 형성되는 박스(BOX ; buried oxide) 영역(615)을 더 구비할 수 있다. 도 6의 1T-DRAM(600)은 제1절연 영역들(620a, 620b)을 더 구비할 수 있다. 각각의 제1절연 영역(320a, 320b)은 게이트 패턴(630)과 바디 영역(670)의 양쪽 옆에 배치된다. 각각의 제1절연 절연 영역(620a, 620b)은 게이트 패턴(630)과 바디 영역(670)을 주위로부터 절연시킨다.
이하에서 설명되는 본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 도 1, 도 5와 도 6에 도시된 1-T DRAM들(100, 500, 600)에 적용될 수 있다.
도 7은 본 발명의 제1실시예에 따른 반도체 소자의 동작 방법에서 동작 모드에 따른 전압 펄스들을 나타낸다.
도 7을 참조하면, 게이트 전압 펄스(GP)와 드레인 전압 펄스(DP)는 인에이블 상태의 전압 레벨이 스탠 바이 상태의 전압 레벨보다 높고, 소스 전압 펄스(SP)는 인에이블 상태의 전압 레벨이 스탠 바이 상태의 전압 레벨보다 낮다.
기입 모드(WM)에서는, 게이트 전압 펄스(GP)가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 드레인 전압 펄스(DP)가 인에이블 상태에서 스탠 바이 상태로 천이된다. 반대로, 소거 모드(EM)에서는, 드레인 전압 펄스(DP)가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 게이트 전압 펄스(GP)가 인에이블 상태에서 스탠 바이 상태로 천이된다.
도 7에는 기입 모드(WM)와 소거 모드(EM)에서 드레인 전압 펄스(DP)의 전압 레벨이 동일한 것으로 도시되었으나, 이는 단순한 예시일 뿐이다. 또한, 도 7에는 기입 모드(WM)와 소거 모드(EM)에서 게이트 전압 펄스(GP)의 전압 레벨이 서로 다른 것으로 도시되었으나, 이 또한 단순한 예시일 뿐이다.
기입 모드(WM)와 소거 모드(EM)에서 소스 영역에 인가되는 소스 전압은, 펄스 형태로 인가되는 소스 전압 펄스일 수 있다(도 7 참조). 또는, 소스 전압은 일정한 전압 레벨(예를 들어, 접지 전압 레벨)을 가질 수도 있다.
한편, 도 7에는, 기입 모드(WM) 다음의 제1독출 모드(RM1)와 소거 모드(EM) 다음의 제2독출 모드(RM2)에서 인가되는 전압 펄스들도 도시된다. 도 7에는 기입 모드(WM), 제1독출 모드(RM1), 소거 모드(EM)와 제2독출 모드(RM2)가 순차적으로 도시되었으나, 이는 단순한 예시일 뿐이고 순서가 변경될 수 있다. 또한, 특정 모드가 수행되지 않을 수도 있다. 예를 들어, 기입 모드(WM)만이 수행될 수도 있고, 소거 모드(EM)만이 수행될 수도 있다.
도 8은 본 발명의 제1실시예에 따른 반도체 소자의 동작 방법의 소거 모드에서 게이트 전압 펄스와 드레인 전압 펄스의 예를 나타낸다.
도 8을 참조하면, 소거 모드에서 드레인 전압 펄스(DP11 또는 DP13)가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 게이트 전압 펄스(GP11 또는 GP13)가 인에이블 상태에서 스탠 바이 상태로 천이된다. 또는, 드레인 전압 펄스(DP12)의 천이 타이밍과 게이트 전압 펄스(GP12)의 스탠바이 천이 타이밍이 동일할 수도 있다.
한편, 드레인 전압 펄스와 게이트 전압 펄스가 스탠 바이 상태에서 인에이블 상태로 천이되는 인에이블 타이밍은, 달라질 수 있다. 예를 들어, 드레인 전압 펄스(DP13)의 인에이블 타이밍은 게이트 전압 펄스(GP13)의 인에이블 타이밍보다 늦을 수도 있고, 또는 드레인 전압 펄스(DP11 또는 DP12)의 인에이블 타이밍은 게이트 전압 펄스(GP11 또는 GP12)의 인에이블 타이밍보다 빠를 수도 있다.
도 9는 본 발명의 제1실시예에 따른 반도체 소자의 동작 방법의 기입 모드에서 게이트 전압 펄스와 드레인 전압 펄스의 예를 나타낸다.
도 9을 참조하면, 기입 모드에서 게이트 전압 펄스(GP21, GP22, GP23)가 인 에이블 상태에서 스탠 바이 상태로 천이된 이후에, 드레인 전압 펄스(DP21, DP22, DP23)가 인에이블 상태에서 스탠 바이 상태로 천이된다.
한편, 드레인 전압 펄스와 게이트 전압 펄스가 스탠 바이 상태에서 인에이블 상태로 천이되는 인에이블 타이밍은, 달라질 수 있다. 예를 들어, 드레인 전압 펄스(DP21)의 인에이블 타이밍은 게이트 전압 펄스(GP21)의 인에이블 타이밍보다 늦을 수도 있고, 또는 드레인 전압 펄스(DP23)의 인에이블 타이밍은 게이트 전압 펄스(GP23)의 인에이블 타이밍보다 빠를 수도 있다. 또는, 드레인 전압 펄스(DP22)의 인에이블 타이밍은 게이트 전압 펄스(GP23)의 인에이블 타이밍과 동일할 수 있다.
도 10 내지 도 12는 본 발명의 제1실시예에 따른 반도체 소자의 동작 방법에서 동작 모드에 따른 전압 펄스들의 다양한 예들을 나타낸다.
도 7에 도시된 동작 방법에 비하여 도 10에 도시된 동작 방법에서는, 소거 모드(EM)에서 드레인 전압 펄스(DP1)의 전압 레벨이 일정한 점에서 차이가 있고, 소거 모드(EM)와 기입 모드(WM)에서 게이트전압 펄스(GP1)의 전압 레벨이 동일한 점에서 차이가 있다.
도 7에 도시된 동작 방법에 비하여 도 11에 도시된 동작 방법에서는, 소거 모드(EM)에서 드레인 전압 펄스(DP1)의 상태가 천이되는 형태가 다르다. 또한, 소거 모드(EM)와 기입 모드(WM)에서 게이트전압 펄스(GP1)의 전압 레벨이 동일한 점에서 차이가 있다.
도 7에 도시된 동작 방법에 비하여 도 12에 도시된 동작 방법에서는, 드레인 전압 펄스(DP3)의 전압 레벨이 높은 점에서 차이가 있다.
도 7 내지 도 12에 도시된 본 발명의 실시예에 따른 동작 방법에서, 소거 모드에서 인가되는 게이트 전압 펄스의 진폭은 기입 모드에서 게이트 전압 펄스의 진폭과 동일할 수 있다. 또한, 소거 모드에서 드레인 전압 펄스의 진폭은 기입 모드에서 드레인 전압 펄스의 진폭과 동일할 수 있다. 소거 모드와 기입 모드에서, 게이트 전압 펄스의 지속시간은 드레인 전압 펄스의 지속시간보다 좁거나 동일하거나 또는 넓을 수 있다. 또한, 게이트 전압 펄스의 진폭과 소스 전압 펄스의 진폭은 서로 다를 수도 있다.
도 13은 본 발명의 제2실시예에 따른 반도체 소자의 동작 방법에서 동작 모드에 따른 전압 펄스들을 나타낸다.
도 13을 참조하면, 본 발명의 제2실시예에 따른 반도체 소자의 동작 방법에서, 소거 모드(EM)에서 게이트 영역에 인가되는 게이트 전압 펄스(GP4)의 전압 레벨은, 기입 모드(WM)에서 게이트 전압 펄스(GP4)의 전압 레벨보다 높다. 또한, 소거 모드(EM)에서 소스 영역에 인가되는 소스 전압 펄스(SP4)의 전압 레벨은, 기입 모드(WM)에서 소스 전압 펄스(SP4)의 전압 레벨보다 높다.
본 발명의 제1실시예에 따른 반도체 소자의 동작 방법에서는, 드레인 전압 펄스(DP4)와 게이트 전압 펄스(GP4) 사이의 상태 천이 타이밍을 조절함으로써, 소거 모드와 기입 모드를 구별한다. 그러나, 본 발명의 제2실시예에 따른 반도체 소자의 동작 방법에서는, 드레인 전압 펄스(DP4), 게이트 전압 펄스(GP4)와 소스 전압 펄스(SP4)의 전압 레벨을 조절함으로써, 소거 모드와 기입 모드를 구별한다. 즉, 본 발명의 제2실시예에 따른 반도체 소자의 동작 방법에서는, 드레인 전압 펄 스(DP4)와 게이트 전압 펄스(GP4) 사이의 천이 타이밍이 문제되지 않는다.
게이트 전압 펄스(GP4)의 인에이블 상태의 전압 레벨은, 게이트 전압 펄스(GP4)의 스탠 바이 상태의 전압 레벨보다 높을 수 있다. 소스 전압 펄스(SP4)의 인에이블 상태의 전압 레벨은, 소스 전압 펄스(SP4)의 스탠 바이 상태의 전압 레벨보다 낮을 수 있다. 기입 모드와 소거 모드에서, 게이트 전압 펄스(GP4)의 인에이블 상태의 전압 레벨은, 소스 전압 펄스(SP4)의 인에이블 상태의 전압 레벨과 동일할 수 있다.
소거 모드(EM)에서 드레인 전압 펄스(DP4)의 전압 레벨은, 기입 모드(WM)에서 드레인 전압 펄스(DP4)의 전압 레벨과 동일할 수 있다. 드레인 전압 펄스(DP4)의 인에이블 상태의 전압 레벨은, 드레인 전압 펄스(DP4)의 스탠 바이 상태의 전압 레벨보다 높을 수 있다. 기입 모드(WM)와 소거 모드(EM)에서, 드레인 전압 펄스(DP4)의 인에이블 상태의 전압 레벨은, 소스 전압 펄스(SP4)의 인에이블 상태의 전압 레벨보다 높을 수 있다.
한편, 본 발명의 실시예에 따른 반도체 소자의 동작 방법의 변형예로써, 소거 모드와 기입 모드에서 서로 같은 드레인, 소스 전압 크기 및 전압 펄스 타이밍을 사용하고, 게이트 전압의 크기 혹은 게이트 전압 펄스 타이밍을 바꿈으로써 소거 모드와 기입 모드를 구분할 수 있다.
소거 모드와 기입 모드에서, 인에이블 상태의 전압 레벨은, 드레인 전압 펄스, 소스 전압과 게이트 전압 펄스 순서로 작아질 수 있다. 또는, 드레인 전압 펄스, 게이트 전압 펄스와 소스 전압 순서로 작아질 수도 있다.
소거 모드와 기입 모드에서, 드레인 전압 펄스의 스탠바이 상태의 전압 레벨은 소스 전압과 동일하고, 게이트 전압 펄스의 스탠바이 상태의 전압 레벨은, 소스 전압보다 낮을 수 있다.
소거 모드와 기입 모드에서, 게이트 전압 펄스의 인에이블 상태의 전압 레벨은, 게이트 전압 펄스의 스탠바이 상태의 전압 레벨보다 클 수도 있다.
인에이블 상태 및 스탠 바이상태에서 각 부분의 전압크기는 상기 조건과 같으나, 인에이블 상태에서 게이트 전압이 스탠 바이상태에서 게이트 전압보다 작으며, 인에이블 상태에서 드레인 전압이 스탠 바이상태에서 드레인 전압보다 작으며, 인에이블 상태에서 소스 전압과 스탠 바이상태에서 소스 전압의 크기가 같은 경우의 동작 방법은 다음과 같을 수 있다.
반도체 소자의 데이터 상태를 제1상태로 변경하는 소거 모드에서, 상기 게이트 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 상기 드레인 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이되고, 상기 반도체 소자의 데이터 상태를 제2상태로 변경하는 기입 모드에서, 상기 드레인 영역에 인가되는 드레인 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 상기 게이트 영역에 인가되는 게이트 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사 용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제1예이다.
도 2는 도 1의 기입 모드에서 캐리어들이 생성되는 모습을 나타낸다.
도 3은 도 2의 기입 모드 이후에 캐리어들이 저장되어 있는 모습을 나타낸다.
도 4는 도 1의 소거 모드에서 캐리어들이 제거된 모습을 나타낸다.
도 5는 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제2예이다.
도 6은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제3예이다.
도 7은 본 발명의 제1실시예에 따른 반도체 소자의 동작 방법에서 동작 모드에 따른 전압 펄스들을 나타낸다.
도 8은 본 발명의 제1실시예에 따른 반도체 소자의 동작 방법의 소거 모드에서 게이트 전압 펄스와 드레인 전압 펄스의 예를 나타낸다.
도 9는 본 발명의 제1실시예에 따른 반도체 소자의 동작 방법의 기입 모드에서 게이트 전압 펄스와 드레인 전압 펄스의 예를 나타낸다.
도 10 내지 도 12는 본 발명의 제1실시예에 따른 반도체 소자의 동작 방법에 서 동작 모드에 따른 전압 펄스들의 다양한 예들을 나타낸다.
도 13은 본 발명의 제2실시예에 따른 반도체 소자의 동작 방법에서 동작 모드에 따른 전압 펄스들을 나타낸다.

Claims (20)

  1. 드레인 영역, 소스 영역, 플로팅 바디 영역, 및 게이트 영역을 각각 포함하는 하나 이상의 반도체 소자의 동작 방법에 있어서,
    상기 반도체 소자의 데이터 상태를 제1상태로 변경하는 소거 모드에서, 상기 드레인 영역에 인가되는 드레인 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 상기 게이트 영역에 인가되는 게이트 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이되고,
    상기 반도체 소자의 데이터 상태를 제2상태로 변경하는 기입 모드에서, 상기 게이트 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 상기 드레인 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이되는 것을 특징으로 하는 반도체 소자의 동작 방법.
  2. 드레인 영역, 소스 영역, 플로팅 바디 영역, 및 게이트 영역을 각각 포함하는 하나 이상의 반도체 소자의 동작 방법에 있어서,
    상기 반도체 소자의 데이터 상태를 제1상태로 변경하는 소거 모드에서, 상기 드레인 영역에 인가되는 드레인 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 상기 게이트 영역에 인가되는 게이트 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이되거나, 또는 상기 드레인 전압 펄스가 인에이블 상태에서 스탠 바이 상태로의 천이 완료된 시점과 상기 게이트 전압 펄스가 인에이블 상태에서 스탠 바이 상태로의 천이 완료된 시점이 동일하고,
    상기 반도체 소자의 데이터 상태를 제2상태로 변경하는 기입 모드에서, 상기 게이트 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 상기 드레인 전압 펄스가 인에이블 상태에서 스탠 바이 상태로 천이되는 것을 특징으로 하는 반도체 소자의 동작 방법.
  3. 제1항에 있어서, 상기 소거 모드와 상기 기입 모드에서,
    상기 소스 영역에 인가되는 소스 전압은,
    펄스 형태로 인가되는 소스 전압 펄스이거나 또는 일정한 전압 레벨을 가지는 것을 특징으로 하는 반도체 소자의 동작 방법.
  4. 제1항에 있어서,
    상기 소거 모드에서 상기 게이트 전압 펄스의 진폭은, 상기 기입 모드에서 상기 게이트 전압 펄스의 진폭과 동일하거나, 또는
    상기 소거 모드에서 상기 드레인 전압 펄스의 진폭은, 상기 기입 모드에서 상기 드레인 전압 펄스의 진폭과 동일한 것을 특징으로 하는 반도체 소자의 동작 방법.
  5. 제1항에 있어서, 상기 소거 모드에서,
    상기 게이트 전압 펄스의 진폭과 상기 소스 전압 펄스의 진폭은 서로 다르거나, 또는
    상기 게이트 전압 펄스의 진폭과 상기 소스 전압의 일정한 전압 레벨은 서로 다른 것을 특징으로 하는 반도체 소자의 동작 방법.
  6. 제1항에 있어서, 상기 소거 모드와 상기 기입 모드에서,
    상기 게이트 전압 펄스가 스탠 바이 상태에서 인에이블 상태로 천이되는 타 이밍은, 상기 드레인 전압 펄스가 스탠 바이 상태에서 인에이블 상태로 천이되는 타이밍보다 빠르거나 동일하거나 또는 늦은 것을 특징으로 하는 반도체 소자의 동작 방법.
  7. 제1항에 있어서, 상기 소거 모드와 상기 기입 모드에서,
    상기 게이트 전압 펄스의 지속시간(duration time)은, 상기 드레인 전압 펄스의 지속시간보다 좁거나 동일하거나 또는 넓은 것을 특징으로 하는 반도체 소자의 동작 방법.
  8. 제1항에 있어서, 상기 소거 모드와 상기 기입 모드에서, 인에이블 상태의 전압 레벨은,
    상기 드레인 전압 펄스, 상기 소스 전압과 상기 게이트 전압 펄스 순서로 작아지거나, 또는
    상기 드레인 전압 펄스, 상기 게이트 전압 펄스와 상기 소스 전압 순서로 작아지는 것을 특징으로 하는 반도체 소자의 동작 방법.
  9. 제1항에 있어서, 상기 소거 모드와 상기 기입 모드에서,
    상기 드레인 전압 펄스의 스탠바이 상태의 전압 레벨은 상기 소스 전압과 동일하고,
    상기 게이트 전압 펄스의 스탠바이 상태의 전압 레벨은, 상기 소스 전압보다 낮은 것을 특징으로 하는 반도체 소자의 동작 방법.
  10. 제1항에 있어서, 상기 반도체 소자는,
    반도체 기판;
    상기 반도체 기판 상에 위치하는 바디 영역;
    상기 반도체 기판 상에 위치하며, 상기 바디 영역의 양쪽 측면에 배치되는 게이트 패턴들; 및
    상기 바디 영역의 위쪽에 위치하는 제1 및 제2불순물 도핑 영역을 구비하고,상기 게이트 패턴들은,
    상기 제1 및 제2불순물 도핑 영역과 오버랩되지 않도록, 상기 제1 및 제2불순물 도핑 영역과 수직 방향으로 소정 거리 이상 떨어져서 배치되는 것을 특징으로 하는 반도체 소자의 동작 방법.
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