KR101494274B1 - 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 비휘발성 메모리 셀 - Google Patents

사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 비휘발성 메모리 셀 Download PDF

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Abstract

본 발명의 일 실시예에 의하면, 사이클릭 박막 증착 방법은, 대상물이 로딩된 챔버의 내부에 실리콘 전구체를 주입하여 상기 대상물 상에 실리콘을 증착하는 증착 단계, 상기 챔버의 내부에서 미반응 실리콘 전구체 및 반응 부산물을 제거하는 제1 퍼지 단계, 상기 챔버의 내부에 산소를 포함하는 제1 반응 소스를 공급하여 증착된 상기 실리콘을 실리콘이 포함되는 산화막으로 형성하는 반응 단계 및 상기 챔버의 내부에서 미반응의 제1 반응 소스와 반응 부산물을 제거하는 제2 퍼지 단계를 반복하여 수행하는 산화막 증착 단계; 그리고 상기 챔버의 내부에 질소를 포함하는 제2 반응 소스로부터 생성된 플라즈마를 제공하여 상기 실리콘이 포함되는 산화막을 처리하는 플라즈마 처리 단계를 포함한다.

Description

사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 비휘발성 메모리 셀{CYCLIC DEPOSITION METHOD OF THIN FILM AND MANUFACTURING METHOD OF SEMICONDUCTOR, NON-VOLATILE MEMORY CELL}
본 발명은 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 비휘발성 메모리 셀에 관한 것으로, 더욱 상세하게는 질소를 포함하는 플라즈마를 통해 산화막을 처리하는 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 비휘발성 메모리 셀에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 고집적화 및 고성능화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 그러나 반도체 소자의 고집적화를 위하여 미세 구조를 실현하기에는 어려움을 겪고 있다.
예를 들어, 미세 구조를 실현하기 위해서는 더 얇은 절연막이 요구되나, 절연막의 두께가 얇게 형성하면 절연 특성 등 막질이 저하되는 문제가 발생하고 있다. 또한 박막의 두께를 얇게 형성하면서, 우수한 스텝 커버리지를 얻기가 어려워지고 있다.
한국공개특허공보 2005-0060268호 2005.06.22.
본 발명의 목적은 우수한 막질과 스텝 커버리지를 가지는 산화막을 증착할 수 있는 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 비휘발성 메모리 셀을 제공하는 데 있다.
본 발명의 다른 목적은 반도체 소자의 소거 속도가 개선된 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 비휘발성 메모리 셀을 제공하는 데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부한 도면으로부터 보다 명확해질 것이다.
본 발명의 일 실시예에 의하면, 사이클릭 박막 증착 방법은, 대상물이 로딩된 챔버의 내부에 실리콘 전구체를 주입하여 상기 대상물 상에 실리콘을 증착하는 증착 단계, 상기 챔버의 내부에서 미반응 실리콘 전구체 및 반응 부산물을 제거하는 제1 퍼지 단계, 상기 챔버의 내부에 산소를 포함하는 제1 반응 소스를 공급하여 증착된 상기 실리콘을 실리콘이 포함되는 산화막으로 형성하는 반응 단계 및 상기 챔버의 내부에서 미반응의 제1 반응 소스와 반응 부산물을 제거하는 제2 퍼지 단계를 반복하여 수행하는 산화막 증착 단계; 그리고 상기 챔버의 내부에 질소를 포함하는 제2 반응 소스로부터 생성된 플라즈마를 제공하여 상기 실리콘이 포함되는 산화막을 처리하는 플라즈마 처리 단계를 포함한다.
상기 제1 반응 소스는 O2, O3, N2O를 포함하는 군으로부터 선택된 하나 이상의 가스일 수 있다.
상기 플라즈마 처리 단계는, Ar, He, Kr 및 Xe를 포함하는 군으로부터 선택된 하나 이상의 점화 가스(ignition gas)를 주입하여 상기 제2 반응 소스로부터 상기 플라즈마를 생성할 수 있다.
상기 반응 단계는, O2 분위기에서 플라즈마를 이용하여 형성된 O2-(산소 음이온) 또는 O*(산소 라디칼)을 제1 반응 소스로 사용할 수 있다.
상기 제2 반응 소스는 N2 및 NH3를 포함하는 군으로부터 선택된 하나 이상의 가스일 수 있다.
상기 산화막 증착 단계는, 상기 챔버의 내부 압력이 0.01 내지 10 Torr일 수 있다.
상기 플라즈마 처리 단계는, 상기 챔버의 내부 압력을 0.01 내지 10 Torr일 수 있다.
상기 플라즈마 처리 단계 전에, 상기 증착 단계, 상기 제1 퍼지 단계, 상기 반응 단계 및 상기 제2 퍼지 단계를 3회 내지 50회 반복할 수 있다.
또한, 상기 산화막 증착 단계 및 상기 플라즈마 처리 단계를 반복할 수 있다.
본 발명의 일 실시예에 의하면, 앞서 기재된 사이클릭 박막 증착 방법 중 어느 하나를 통해 터널 산화막(tunnel oxide)을 증착할 수 있다.
상기 터널 산화막의 두께는 20 내지 100Å 일 수 있다.
상기 터널 산화막 내의 질소 농도는 0.5 내지 20 atomic%일 수 있다.
또한, 상기 터널 산화막 상에 포획층 및 전하 차단층, 그리고 게이트층을 차례로 형성할 수 있다.
본 발명의 일 실시예에 의하면, 터널 산화막 및 포획층, 전하 차단층, 그리고 게이트층이 차례로 적층된 비휘발성 메모리 셀은, 상기 터널 산화막 내의 질소 농도가 0.5 내지 20 atomic%일 수 있다.
본 발명의 일 실시예에 의하면, 얇은 두께를 가지면서도 우수한 막질과 스텝 커버리지를 가지는 산화막을 형성할 수 있다. 따라서, 고집적화된 반도체 소자를 실현하기 위하여, 얇은 두께를 가지는 산화막을 형성할 수 있으며, 스텝 커버리지도 우수하기 때문에 미세 구조를 실현할 수 있다. 또한 우수한 막질을 가지기 때문에, 고집적화된 반도체 소자에서 요구되는 성능을 만족할 수 있다. 특히, 반도체 소자의 소거 속도를 크게 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 사이클릭 박막 증착 방법을 나타내는 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 사이클릭 박막 증착 방법을 수행하는 반도체 제조장치를 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 사이클릭 박막 증착 방법의 진행과정을 나타내는 다이어그램이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 실리콘을 증착하는 단계를 나타내는 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 실리콘이 포함되는 산화막을 형성하는 단계를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 복수의 실리콘이 포함되는 산화막을 형성한 모습을 나타내는 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 산화막을 플라즈마 처리하는 단계를 나타내는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 실리콘이 포함된 산화막을 형성한 모습을 나타내는 단면도이다.
도 9는 도 8에 도시한 산화막의 조성비를 나타내는 그래프이다.
도 10은 전하 트랩형 반도체 소자를 나타내는 단면도이다.
도 11은 반도체 소자에 대한 에너지 밴드를 나타내는 도면이다.
도 12는 반도체 소자의 소거 특성을 나타내는 그래프이다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도 1 내지 도 12를 참고하여 더욱 상세히 설명한다. 본 발명의 실시예들은 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 설명하는 실시예들에 한정되는 것으로 해석되어서는 안 된다. 본 실시예들은 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 상세하게 설명하기 위해서 제공되는 것이다. 따라서 도면에 나타난 각 요소의 형상은 보다 분명한 설명을 강조하기 위하여 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 사이클릭 박막 증착 방법을 나타내는 흐름도이다. 도 1에 도시한 바와 같이, 반도체 제조장치의 챔버 내부에 기판을 로딩한다(S100). 챔버 내부에 로딩된 기판에 산화막이 증착되며(S200), 산화막을 증착하기 위하여 실리콘을 증착하는 단계(S210), 제1 퍼지 단계(S220), 반응 단계(S230) 및 제2 퍼지 단계(S240)가 함께 수행된다.
실리콘을 증착하기 위하여 챔버 내부에 실리콘 전구체를 주입하여, 기판 상에 실리콘이 증착되도록 할 수 있다(S210). 기판 상에 실리콘을 증착한 후, 미반응 실리콘 전구체 및 반응 부산물을 제거하는 제1 퍼지 단계를 수행한다(S220).
이후, 기판 상에 형성된 실리콘을 반응 소스와 반응시켜, 실리콘이 포함되는 산화막으로 형성하는 반응 단계를 수행한다(S230). 실리콘을 실리콘이 포함되는 산화막으로 형성하기 위하여, 챔버 내부에 제1 반응 소스를 주입할 수 있다. 제1 반응 소스는 예를 들면 O2, O3, N2O를 포함하는 군으로부터 선택된 하나 이상의 가스일 수 있다. 또한, 제1 반응 소스는 O2 또는 O3와 같은 산소 원자를 포함하는 가스, 또는 O2 분위기에서 플라즈마를 이용하여 형성된 O2-(산소 음이온) 또는 O*(산소 라디칼)일 수 있다. 이후, 챔버의 내부에서 반응 부산물과 반응 소스 또는 점화 가스를 제거하는 제2 퍼지 단계를 수행할 수 있다(S240).
실리콘을 증착하는 단계(S210), 제1 퍼지 단계(S220), 반응 단계(S230) 및 제2 퍼지 단계(S240)는 반복하여 수행될 수 있다(S250). 실리콘을 증착하는 단계(S210), 제1 퍼지 단계(S220), 반응 단계(S230) 및 제2 퍼지 단계(S240)는 예를 들면, 3 내지 50회 반복하여 수행될 수 있다.
실리콘을 증착하는 단계(S210), 제1 퍼지 단계(S220), 반응 단계(S230) 및 제2 퍼지 단계(S240)를 포함하는 산화막 증착 단계(S200) 동안에 기판의 온도 및 챔버 내부의 압력을 일정하게 유지할 수 있다. 각 실리콘을 증착하는 단계(S210)에서는 적어도 1개의 실리콘 원자층이 기판 상에 형성될 수 있다. 예를 들어, 실리콘이 포함되는 산화막은 20 내지 100Å의 두께를 가지도록 형성될 수 있다. 실리콘이 포함되는 산화막이 형성된 후, 플라즈마 처리 단계를 수행한다(S300).
실리콘이 포함되는 산화막을 플라즈마 처리하기 위하여, 챔버 내부에 플라즈마 분위기를 형성할 수 있다. 또한 플라즈마 분위기와 함께 추가로 제2 반응 소스를 주입할 수 있다. 제2 반응 소스는 예를 들면 N2 및 NH3를 포함하는 군으로부터 선택된 하나 이상의 가스일 수 있다. 원하는 두께의 실리콘이 포함되는 산화막을 얻기 위하여, 필요에 따라 산화막 증착 단계(S200) 및 플라즈마 처리 단계(S300)는 반복하여 수행될 수 있다(S400). 원하는 두께의 실리콘이 포함되는 산화막이 형성된 경우, 기판은 챔버로부터 언로딩될 수 있다(S900).
도 2는 본 발명의 일 실시예에 따른 사이클릭 박막 증착 방법을 수행하는 반도체 제조장치를 개략적으로 나타내는 단면도이다. 도 2에 도시한 바와 같이, 반도체 제조 장치(10)의 챔버(11) 내에 반응 소스가 도입되기 위한 도입부(12)가 형성된다. 도입부(12)에 의해 도입된 반응 소스는 샤워헤드(13)를 통해 챔버(11) 내부로 분사될 수 있다. 증착의 대상이 되는 기판(100)이 척(14)상에 놓여지게 되는데, 이러한 척(14)은 척지지대(16)에 의해 지지된다. 척(14)은 필요한 경우, 기판(100)에 열을 가하여, 기판(100)이 소정의 온도를 가지도록 할 수 있다. 이러한 장치에 의해 증착이 수행되고 나서는 배출부(17)에 의해 챔버(11)의 내부는 배기된다. 또한 반도체 제조 장치(10)는 플라즈마 분위기를 형성하기 위하여 플라즈마 발생부(18)를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 사이클릭 박막 증착 방법의 진행과정을 나타내는 다이어그램이다. 도 3에 도시한 바와 같이, 실리콘(Si) 전구체의 주입 및 퍼지(purge)와 제1 반응 소스의 주입 및 퍼지가 반복적으로 수행된다. 실리콘(Si) 전구체의 주입 후 퍼지(purge)와 제1 반응 소스의 주입 후 퍼지가 반복적으로 수행된 후, 플라즈마 분위기가 형성된다. 플라즈마 분위기가 형성된 상태에서는 필요에 따라서 제2 반응 소스가 주입될 수 있다.
이와 같이, 실리콘 전구체의 주입 및 퍼지와 제1 반응 소스의 주입 및 퍼지가 반복 수행된 후 플라즈마 분위기가 형성되는 단계까지가 1 사이클로 동작한다. 즉, 실리콘 전구체의 주입 및 퍼지와 반응 소스의 주입 및 퍼지가 반복 수행되어 실리콘이 포함되는 산화막을 형성한 후, 플라즈마 분위기를 형성하여 실리콘이 포함되는 산화막을 플라즈마 처리한다. 또한 전술한 과정을 모두 반복하여, 원하는 두께의 실리콘이 포함되는 산화막을 얻을 수 있다. 따라서, 사이클릭 박막 증착 방법은 실리콘 전구체의 주입 및 퍼지와 제1 반응 소스의 주입 및 퍼지가 반복적으로 수행될 수 있음은 물론, 실리콘이 포함되는 산화막의 형성과 플라즈마 처리 또한 반복적으로 수행될 수 있다.
도 4a 내지 도 9는 전술한 내용을 토대로, 본 발명의 실시 예에 따른 사이클릭 박막 증착 방법을 단계별로 자세히 설명한다. 도 4a 내지 도 9에 관한 설명에서, 필요한 경우 도 1 내지 도 3에 대한 참조 부호가 함께 사용될 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 실리콘을 증착하는 단계를 나타내는 단면도이다. 도 4a는 본 발명의 일 실시예에 따른 실리콘 전구체를 주입하는 단계를 나타내는 단면도이다.
도 4a를 참조하면, 기판(100)이 로딩된 챔버(11) 내로 실리콘 전구체(50)가 주입된다. 기판(100)은 예를 들면, 실리콘 또는 화합물 반도체 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 또는 기판(100)은 글라스, 금속, 세라믹, 석영과 같은 반도체와 다른 기판 물질 등이 포함될 수 있다. 실리콘 전구체(50)는 예를 들면, BEMAS (bisethylmethylaminosilane), BDMAS (bisdimethylaminosilane), BEDAS, TEMAS (tetrakisethylmethylaminosilane), TDMAS (tetrakisidimethylaminosilane), TEDAS와 같은 아미노계 실란, 또는 HCD(hexachlorinedisilan)와 같은 염화계 실란일 수 있다. 기판(100)이 실리콘 전구체(50)와 반응할 수 있도록, 기판(100)은 50 내지 600℃의 온도를 유지할 수 있다. 또한 기판(100)이 로딩된 챔버(11) 내부의 압력은 0.01 내지 10 Torr를 유지할 수 있다.
도 4b는 본 발명의 일 실시예에 따른 기판 상에 실리콘을 증착한 모습을 나타내는 단면도이다. 도 4b를 참조하면, 실리콘 전구체(50) 중 기판(100)과 반응한 것들에 의하여, 기판(100) 상에는 실리콘 원자가 증착되어 실리콘층(112)이 형성될 수 있다. 실리콘층(112)은 적어도 1개의 실리콘 원자층으로 이루어질 수 있다. 실리콘 전구체(50)는 기판(100)과 반응한 후 반응 부산물(52)을 형성할 수 있다. 또한 실리콘 전구체(50) 중 일부는 기판(100)과 반응하지 않고, 미반응 상태로 남아있을 수 있다.
도 4c는 본 발명의 일 실시예에 따른 제1 퍼지 단계를 수행한 모습을 나타내는 단면도이다. 도 4c를 참조하면, 기판(100) 상에 실리콘층(112)을 형성한 후, 잔류한 미반응 상태의 실리콘 전구체(50) 및 반응 부산물(52)을 챔버(11) 내부에서 제거하는 퍼지(purge)를 수행할 수 있다. 미반응 실리콘 전구체(50) 및 반응 부산물(52)을 챔버(11) 내부에서 제거하는 퍼지(purge) 단계를 제1 퍼지 단계라 호칭할 수 있다. 제1 퍼지 단계 동안, 기판(100)은 50 내지 600℃의 온도를 유지할 수 있다. 또한 기판(100)이 로딩된 챔버(11) 내부의 압력은 0.01 내지 10 Torr를 유지할 수 있다. 즉, 실리콘층(112)을 증착하는 단계와 상기 제1 퍼지 단계 동안에 기판(100)의 온도 및 챔버(11) 내부의 압력을 일정하게 유지할 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 실리콘이 포함되는 산화막을 형성하는 단계를 나타내는 단면도이다. 도 5a는 본 발명의 일 실시예에 따른 반응 소스를 주입하는 단계를 나타내는 단면도이다. 도 5a를 참조하면, 기판(100)이 로딩된 챔버(11) 내로 제1 반응 소스(60)가 주입된다. 제1 반응 소스(60)는 예를 들면, O2, O3, N2O를 포함하는 군으로부터 선택된 하나 이상의 가스일 수 있다. 또는 제1 반응 소스(60)는 예를 들면, O2 분위기에서 플라즈마를 이용하여 형성된 O2-(산소 음이온) 또는 O*(산소 라디칼)일 수 있다. 기판(100)이 제1 반응 소스(60)와 반응할 수 있도록, 기판(100)은 50 내지 600℃의 온도를 유지할 수 있다. 또한 기판(100)이 로딩된 챔버(11) 내부의 압력은 0.01 내지 10 Torr를 유지할 수 있다.
도 5b는 본 발명의 일 실시예에 따른 기판 상에 실리콘이 포함되는 산화막을 증착한 모습을 나타내는 단면도이다. 도 5b를 참조하면, 제1 반응 소스(60) 중 실리콘층(112)과 반응한 것들에 의하여, 기판(100) 상에는 실리콘이 포함되는 산화막(122a)이 형성될 수 있다. 제1 반응 소스(60)는 실리콘층(112)과 반응한 후 반응 부산물(62)을 형성할 수 있다. 또한, 제1 반응 소스(60) 중 일부는 실리콘층(112)과 반응하지 않고, 미반응 상태로 남아있을 수 있다.
제1 반응 소스(60)로 예를 들어, O2, O3와 같은 산소 원자를 포함하는 가스 또는 O2 분위기에서 플라즈마를 이용하여 형성된 O2-(산소 음이온) 또는 O*(산소 라디칼)을 사용할 경우, 실리콘층(112)은 제1 반응 소스(60)에 포함된 산소 원자와 반응하여 실리콘산화막으로 형성될 수 있다.
도 5c는 본 발명의 일 실시예에 따른 제2 퍼지 단계를 수행한 모습을 나타내는 단면도이다. 도 5c를 참조하면, 기판(100) 상에 실리콘이 포함되는 산화막(122a)을 형성한 후, 잔류한 미반응 상태의 제1 반응 소스(60) 및 반응 부산물(62)을 챔버(11) 내부에서 제거하는 퍼지(purge)를 수행할 수 있다. 미반응 상태의 제1 반응 소스(60) 및 반응 부산물(62)을 챔버(11) 내부에서 제거하는 퍼지(purge) 단계를 제2 퍼지 단계라 호칭할 수 있다. 상기 제2 퍼지 단계 동안, 기판(100)은 50 내지 600℃의 온도를 유지할 수 있다. 또한 기판(100)이 로딩된 챔버(11) 내부의 압력은 0.01 내지 10 Torr를 유지할 수 있다.
도 6은 본 발명의 일 실시예에 따른 복수의 실리콘이 포함되는 산화막을 형성한 모습을 나타내는 단면도이다. 도 6을 참조하면, 도 4a 내지 도 5c에서 보인 단계를 반복하여, 복수의 실리콘이 포함되는 산화막(122a, 122b, 122c)이 이루는 산화막층(122)을 형성한다. 산화막층(122)은 20 내지 100Å의 두께를 가질 수 있다. 산화막층(122)은 3 내지 10개의 실리콘이 포함되는 산화막(122a, 122b, 122c)을 포함하도록, 각 실리콘이 포함되는 산화막(122a, 122b 또는 122c)을 증착하는 과정은 3 내지 50회 반복하여 수행될 수 있다. 이와 같이 산화막층(122)을 복수의 실리콘이 포함되는 산화막들(122a, 122b, 122c)로 형성하면, 산화막층(122)은 우수한 막질과 스텝 커버리지(step coverage)를 가질 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 산화막을 플라즈마 처리하는 단계를 나타내는 단면도이다. 도 7a는 본 발명의 실시 예에 따른 산화막층에 플라즈마 분위기를 공급하는 모습을 나타내는 단면도이다. 도 7a를 참조하면, 산화막층(122)이 형성된 기판(100) 상에 플라즈마를 가한다. 즉, 기판(100)이 로딩된 챔버(11) 내부를 플라즈마 분위기로 형성한다. 플라즈마 분위기를 형성하기 위하여, ICP(Inductively Coupled Plasma), CCP(Capacitively Coupled Plasma) 또는 MW(Microwave) Plasma 방식이 사용될 수 있다. 이때 플라즈마 분위기를 형성하기 위하여, 100W 내지 3kW의 전력이 인가될 수 있다.
플라즈마 분위기를 형성하기 위하여, 예를 들면, Ar, He, Kr 및 Xe를 포함하는 군으로부터 선택된 하나 이상의 점화 가스(ignition gas)가 주입될 수 있다. 이때, 점화 가스는 100 내지 3000sccm의 유량으로 주입될 수 있다. 플라즈마 분위기에서 제2 반응 소스(64)가 추가로 주입될 수 있다. 제2 반응 소스(64)는 예를 들면, N2 및 NH3를 포함하는 군으로부터 선택된 하나 이상의 가스일 수 있다.
도 7b는 본 발명의 일 실시예에 따른 산화막층(122D)을 형성한 모습을 나타내는 단면도이다. 도 7a 및 도 7b를 함께 참조하면, 플라즈마 분위기에서 산화막층(122)은 플라즈마 처리(plasma treatment)되며, 질소 원자가 산화막층(122)의 상부에 배치되어 산화막층(122)의 상부(122D1)는 실리콘 옥시나이트라이드막(SiON)의 형태를 가지는 반면, 산화막층(122)의 하부(122D2)는 실리콘 옥사이드(SiO2)의 형태를 가진다. 도 6에 도시한 바와 같이, 산화막들(122a,122b,122c) 사이에 경계가 존재하므로, 플라즈마 처리시 산화막들(122a,122b,122c)의 경계가 플라즈마 처리의 경계로 작용하여 산화막층(122)의 상부(122D1) 및 하부(122D2)의 경계가 산화막들(122a,122b,122c)의 경계 중 하나와 일치할 수 있으며, 해당 경계에 따라 산화막층(122)의 상부(122D1) 및 하부(122D2)를 구분할 수 있다.
또한, 산화막층(122)은 치밀화(densification)가 이루어질 수 있으며, 플라즈마 처리 동안 기판(100)이 로딩된 챔버(11)의 압력을 0.05 내지 10 Torr로 유지할 수 있다. 또한, 산화막층(122)을 플라즈마 분위기에서 처리하여 얻어진 치밀화된 산화막층(122)은 절연 특성 등이 막질이 우수할 수 있다. 특히, 치밀화된 산화막층(112D)이 얇은 두께를 가지도록 형성하여도, 우수한 막질을 가질 수 있다.
도 8은 본 발명의 다른 실시예에 따른 실리콘이 포함된 산화막을 형성한 모습을 나타내는 단면도이다. 도 8을 참조하면, 도 4a 내지 도 7b에서 설명한 단계들을 반복하여, 복수의 치밀화된 산화막층(122, 124)이 포함되는 산화막(120)을 형성할 수 있으며, 앞서 설명한 바와 마찬가지로, 산화막층(124)의 상부(124D1)는 대체로 실리콘 옥시나이트라이드막(SiON)의 형태를 가지는 반면, 산화막층(124)의 하부(124D2)는 대체로 실리콘 옥사이드(SiO2)의 형태를 가진다. 도 7a에서 보인 산화막층(122)이 상대적으로 두꺼울 경우, 산화막층(122)의 하부에는 플라즈마 또는 제2 반응 소스(64)에 의한 영향은 상대적으로 적을 수 있다. 따라서, 산화막(120)의 막질을 더욱 향상시키기 위하여, 상대적으로 얇은 복수의 치밀화된 산화막층(122, 124)이 포함되는 산화막(120)을 형성할 수 있다.
또한, 산화막(120)은 2개의 치밀화된 산화막층(122, 124)이 포함되는 것으로 도시되었으나, 3개 이상의 치밀화된 산화막층을 포함하는 것도 가능하다. 즉, 산화막(120)이 포함하는 치밀화된 산화막층의 개수는, 산화막(120)의 원하는 두께를 고려하여 결정할 수 있다. 즉, 산화막(120)의 원하는 두께를 고려하여 도 4a 내지 도 7b에서 설명한 단계들을 반복할 회수를 결정할 수 있다.
도 9는 도 8에 도시한 산화막의 조성비를 나타내는 그래프이며, 가로축은 산화막의 표면으로부터 깊이를 나타내고 세로축은 atomic%를 나타낸다. 도 9에 도시한 바와 같이, 실리콘과 산소는 산화막(120) 내에 일정하게 분포하며, 질소는 가로값이 0인 표면으로부터 계단 형태로 나타난다. 즉, 앞서 설명한 바와 같이, 산화막층(122,124)의 상부(122D1,124D1)는 대체로 실리콘 옥시나이트라이드막(SiON)의 형태를 가지는 반면, 산화막층(122,124)의 하부(122D2,124D2)는 대체로 실리콘 옥사이드(SiO2)의 형태를 가지므로, 산화막층(122,124)의 상부(122D1,124D1)에서는 질소의 조성이 높게 나타나는 반면, 산화막층(122,124)의 하부(122D2,124D2)에서는 질소의 조성이 낮게 나타난다. 질소의 조성이 산화막(120)의 깊이에 따라 감소하는 추세를 나타내는 것은 산화막층(122,124)의 상부(122D1,124D1)에 존재하는 질소가 상하로 확산되어 산화막(120)의 표면에 질소가 누적되므로, 산화막(120)의 표면에서 조성이 최대값을 가지는 것으로 판단된다.
한편, 데이터를 저장하는 반도체 메모리 소자들은, 일반적으로, 휘발성(volatile) 또는 비휘발성(non-volatile) 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 전원 공급이 차단됨에 따라 저장된 데이터를 소실하지만, 비휘발성 메모리 소자는 전원 공급이 차단되더라도 저장된 데이터를 유지한다.
비휘발성 메모리 소자는 트랜지스터의 문턱 전압 천이(thresold voltage transition)를 이용하는 것과 전하 이동(charge displacement)을 이용하는 것, 저항 변화를 이용하는 것들이 있다. 문턱 전압 천이를 이용하는 메모리 소자는 전하 저장을 위한 스토리지 노드를 구비하고 있다는 점에서 전하 저장형 메모리 소자로 불린다. 예를 들어, 플로팅 게이트(floating gate)를 스토리지 노드로 이용하는 플로팅 게이트형 메모리 소자와, 전하 트랩층(charge trap layer)을 스토리지 노드로 이용하는 소노스(SONOS)형 메모리 소자가 전하 트랩형 메모리 소자에 속한다.
도 10은 전하 트랩형 반도체 소자를 나타내는 단면도이다. 도 10에 도시한 바와 같이, 메모리 소자(200)는 전하 포획(또는 트랩)을 위한 질화막(130)을 스토리지 노드로 이용한다. 본 실시예와 달리, 질화막(Si3N4)(130)은 실리콘 산화막(SiO2), 실리콘 옥시나이트라이드막(SiON), SRN(Si rich nitride), 알루미늄 산화막(Al2O3), 알루미늄 질화막(AlN), 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 (HfSiON), 하프늄 옥시나이트라이드막(HfON), 하프늄 알루미늄 산화막(HfAlO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O3), 하프늄 탄탈륨 산화막(HfTaxOy), 란탄 산화막(LaO), 란탄 알루미늄 산화막 (LaAlO), 란탄 하프늄 산화막(LaHfO) 및 하프늄 알루미늄 산화막(HfAlO) 이루어지는 군에서 선택되는 하나 또는 그 이상의 물질을 포함하는 단일 또는 복합 층으로 대체될 수 있다. 스토리지 노드인 질화막(130)과 반도체 기판(100) 사이에는 전하의 터널링 또는 핫캐리어 주입을 위한 터널 절연막, 일 예로 산화막(120)이 형성된다.
또한, 질화막(130)과 제어 게이트 전극(150) 사이에는 전하 차단층, 일례로 실리콘 산화막(140)이 형성된다. 본 실시예와 달리, 산화막(SiO2)(140)은 실리콘 옥시나이트라이드막(SiON), 실리콘 질화막(Si3N4), SRN(Si rich nitride), 알루미늄 산화막(Al2O3), 알루미늄 질화막(AlN), 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 옥시나이트라이드막(HfSiON), 하프늄 옥시나이트라이드막(HfON), 하프늄 알루미늄 산화막(HfAlO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O3), 하프늄 탄탈륨 산화막(HfTaxOy), 란탄 산화막(LaO), 란탄 알루미늄 산화막 (LaAlO), 란탄 하프늄 산화막(LaHfO) 및 하프늄 알루미늄 산화막(HfAlO)으로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합으로 대체될 수 있다. 또한, 산화막(120)은 상기 군에서 선택된 둘 또는 그 이상의 물질들이 혼합된 단일층이거나 상기 군에서 선택된 어느 하나 또는 그 이상의 물질들로 각각 이루어진 복수의 층들이 적층된 복합층으로 대체될 수 있다.
반도체 기판(100)은 예를 들어 실리콘 기판이 사용될 수 있고, 제어 게이트 전극(150)은 예를 들어 폴리실리콘으로 형성될 수 있다. 본 실시예와 달리, 제어 게이트 전극(150)은 알루미늄(Al), 루테늄(Ru), 탄탈 질화물(TaN), 티타늄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 하프늄 질화물(HfN) 및 텅스텐 실리사이드(WSi)로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합을 포함할 수 있다.
결론적으로, 메모리 소자(200)는 실리콘 기판(100)과 폴리실리콘(150) 사이에 산화막(120)/질화막(130)/산화막(140)이 개재된 SONOS 구조를 이룬다. 메모리 소자(200)의 기록 동작은 제어 게이트 전극(150)에 양의 기록 전압을 인가하는 방법으로 이루어진다. 이에 따라, 소오스/드레인부(110)에서 가속된 전자가 에너지를 얻어 질화막(130)으로 주입될 수 있다. 또는, 반도체 기판(100)의 전자가 터널링(tunneling)에 의해 질화막(130)으로 주입될 수도 있다. 소거 동작은 제어 게이트 전극(150)에 음의 전압을 인가하거나, 또는 반도체 기판(100)에 양의 전압을 인가함으로써 수행할 수 있다. 이에 따라, 질화막(130)에 저장된 전자가 터널링에 의해 반도체 기판(100)으로 소거된다.
앞서 설명한 산화막(120)은 전하 트랩형 반도체 소자의 터널 절연막으로 사용될 수 있으며, 산화막(120)은 복수의 산화막층을 포함하므로, 각각의 산화막층은 대체로 실리콘 옥시나이트라이드막(SiON)의 형태를 가지는 상부와 대체로 실리콘 옥사이드(SiO2)의 형태를 가지는 하부가 교대로 적층된 구조를 가진다. 이와 같은 구조는 메모리 소자(200) 내에서 프로그램/소거 시에 전하 이동을 용이하게 한다.
도 11은 반도체 소자에 대한 에너지 밴드를 나타내는 도면이다. 도 11에 도시한 바와 같이, 산화막(120)의 에너지 밴드 갭은 질화막(130)의 에너지 밴드 갭에 비하여 크며, 상부(D1)는 질소 원자를 함유함에 따라 전도 밴드와 가전자 밴드 간의 간격이 줄어든 에너지 밴드를 가진다. 또한, 상부(D1) 내에 질소 원자의 함량이 증가할수록 전도 밴드와 가전자 밴드 사이의 차이는 감소된다. 제어 게이트 전극(150)에 소거 전압이 인가되면, 질화막(130)에 저장된 전자는 산화막(120)을 거쳐 반도체 기판(100)으로 이동하며, 낮아진 전도 밴드의 에너지 준위에 의하여 전자의 이동이 용이하게 되는 효과가 나타난다.
다시 말해, 일반적인 소노스형 메모리 소자는 소거 동작이 전자와 홀의 터널링 전류에 의하여 동작특성이 달라진다. 일반적으로 터널링 절연층의 두께를 얇게 형성하면, 소자의 동작특성이 개선되지만, 누설전류가 증가되어 데이터 리텐션(retention)이 감소하는 문제가 있다. 반면, 두꺼운 터널링 절연층은 소자의 프로그램/소거 동작 속도가 저하되는 문제가 있다. 또한, 소자의 소거 동작속도를 개선하기 위해서는 높은 소거 전압이 요구된다. 그러나, 본 실시예의 경우, 산화막(120)의 두께를 얇게 형성하지 않고도 소자의 동작특성을 개선하여 소자의 소거 동작속도를 증가시킬 수 있으며, 산화막(120)의 두께는 20 내지 100Å일 수 있다.
구체적으로, 메모리 소자는 각 제품별로 특성에 따라 산화막(120)의 두께가 정해져 있으며, 순수한 산화막(SiO2)의 두께를 기준으로 하여 EOT(Equivalent Oxide Thickness)라고 한다. 예를 들어, 특정 제품에서 요구하는 EOT가 50Å인 경우, 본 실시예와 같은 방법으로 산화막(120)을 50Å 두께로 형성하면 EOT는 45Å에 불과하므로, 55~60Å 두께로 형성한다. 그러나, 후술하는 바와 같이 산화막(120)의 두께가 증가함으로 인한 소거 속도의 저하 문제는 발생하지 않는 반면, 산화막(120)의 충분한 두께를 통해 데이터 리텐션을 유지할 수 있는 장점이 있다.
이때, 산화막(120) 내의 질소 농도는 0.5 내지 20atmic%인 것이 바람직하다. 산화막(120) 내의 질소 농도가 0.5atomic% 미만일 경우 플라즈마 처리 효과가 거의 없어 후술하는 소거 속도의 개선 효과가 미미하며, 반대로, 산화막(120) 내의 질소 농도가 20atomic%를 초과할 경우 누설전류가 증가되어 데이터 리텐션(retention)이 감소하는 문제가 있다.
도 12는 반도체 소자의 소거 특성을 나타내는 그래프이다. PGM은 최초 상태에서 전압 인가시 프로그램(질화막(130)에 전하가 저장)이 이루어지는 상태를 의미한다. 도 12에 도시한 바와 같이, 동일한 전압이 인가된 상태(예를 들어, -1V)에서 본 발명의 실시예에 따른 산화막(120)을 가지는 메모리 소자(200)의 경우 가장 빠른 소거 속도를 나타내는 것을 확인할 수 있다. 소거속도에 따라 분류하면, 저압화학기상증착(LPCVD)을 통해 증착된 산화막을 가지는 메모리 소자(파란색선), 원자층증착(ALD)을 통해 증착된 산화막의 상부에 질소 플라즈마 처리한 메모리 소자(검정색선), 원자층증착(ALD)을 통해 증착된 산화막을 가지는 메모리 소자(빨강색선) 순이다. 즉, 본 발명의 실시예와 마찬가지로, 사이클릭 박막 증착을 통해 질소 플라즈마 처리한 산화막을 가지는 메모리 소자가 가장 빠른 소거 속도를 나타내며, 원자층증착(ALD)을 통해 증착된 산화막의 상부에 질소 플라즈마 처리한 메모리 소자는 소거 속도가 낮은 점을 알 수 있다.
본 발명을 바람직한 실시예들을 통하여 상세하게 설명하였으나, 이와 다른 형태의 실시예들도 가능하다. 그러므로, 이하에 기재된 청구항들의 기술적 사상과 범위는 바람직한 실시예들에 한정되지 않는다.
100 : 기판
120,140 : 산화막
130 : 질화막
150 : 제어 게이트 전극
200 : 반도체 소자

Claims (15)

  1. 대상물이 로딩된 챔버의 내부에 실리콘 전구체를 주입하여 상기 대상물 상에 실리콘을 증착하는 증착 단계, 상기 챔버의 내부에서 미반응 실리콘 전구체 및 반응 부산물을 제거하는 제1 퍼지 단계, 상기 챔버의 내부에 산소를 포함하는 제1 반응 소스를 공급하여 증착된 상기 실리콘을 실리콘이 포함되는 산화막으로 형성하는 반응 단계 및 상기 챔버의 내부에서 미반응의 제1 반응 소스와 반응 부산물을 제거하는 제2 퍼지 단계를 반복하여 수행하는 산화막 증착 단계; 및
    상기 챔버의 내부에 질소를 포함하는 제2 반응 소스로부터 생성된 플라즈마를 제공하여 상기 실리콘이 포함되는 산화막의 상부 및 하부를 실리콘 옥시나이트라이드막 및 실리콘 옥사이드로 각각 형성하는 플라즈마 처리 단계를 포함하는, 사이클릭 박막 증착 방법.
  2. 제1항에 있어서,
    상기 제1 반응 소스는 O2, O3, N2O를 포함하는 군으로부터 선택된 하나 이상의 가스인, 사이클릭 박막 증착 방법.
  3. 제2항에 있어서,
    상기 플라즈마 처리 단계는,
    Ar, He, Kr 및 Xe를 포함하는 군으로부터 선택된 하나 이상의 점화 가스(ignition gas)를 주입하여 상기 제2 반응 소스로부터 상기 플라즈마를 생성하는, 사이클릭 박막 증착 방법.
  4. 제1항에 있어서,
    상기 반응 단계는,
    O2 분위기에서 플라즈마를 이용하여 형성된 O2-(산소 음이온) 또는 O*(산소 라디칼)을 제1 반응 소스로 사용하는, 사이클릭 박막 증착 방법.
  5. 제3항에 있어서,
    상기 제2 반응 소스는 N2 및 NH3를 포함하는 군으로부터 선택된 하나 이상의 가스인, 사이클릭 박막 증착 방법.
  6. 제1항에 있어서,
    상기 산화막 증착 단계는,
    상기 챔버의 내부 압력이 0.01 내지 10 Torr인, 사이클릭 박막 증착 방법.
  7. 제1항에 있어서,
    상기 플라즈마 처리 단계는,
    상기 챔버의 내부 압력을 0.01 내지 10 Torr인, 사이클릭 박막 증착 방법.
  8. 제1항에 있어서,
    상기 플라즈마 처리 단계 전에,
    상기 증착 단계, 상기 제1 퍼지 단계, 상기 반응 단계 및 상기 제2 퍼지 단계를 3회 내지 50회 반복하는, 사이클릭 박막 증착 방법.
  9. 제1항에 있어서,
    상기 산화막 증착 단계 및 상기 플라즈마 처리 단계를 반복하는, 사이클릭 박막 증착 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 기재된 사이클릭 박막 증착 방법을 통해 터널 산화막(tunnel oxide)을 증착하는, 반도체 제조 방법.
  11. 제10항에 있어서,
    상기 터널 산화막의 두께는 20 내지 100Å인, 반도체 제조 방법.
  12. 제11항에 있어서,
    상기 터널 산화막 내의 질소 농도는 0.5 내지 20 atomic%인, 반도체 제조 방법.
  13. 제10항에 있어서,
    상기 터널 산화막 상에 포획층 및 전하 차단층, 그리고 게이트층을 차례로 형성하는, 반도체 제조 방법.
  14. 터널 산화막 및 포획층, 전하 차단층, 그리고 게이트층이 차례로 적층된 비휘발성 메모리 셀에 있어서,
    상기 터널 산화막은 실리콘 옥시나이트라이드막 및 실리콘 옥사이드가 교대로 상하적층된 구조이며,
    상기 터널 산화막 내의 질소 농도는 0.5 내지 20 atomic%인, 비휘발성 메모리 셀.
  15. 제14항에 있어서,
    상기 터널 산화막의 두께는 20 내지 100Å인, 비휘발성 메모리 셀.
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