KR101490111B1 - 에피택셜 그래핀을 포함하는 적층구조물, 상기적층구조물의 형성방법 및 상기 적층구조물을 포함하는전자 소자 - Google Patents

에피택셜 그래핀을 포함하는 적층구조물, 상기적층구조물의 형성방법 및 상기 적층구조물을 포함하는전자 소자 Download PDF

Info

Publication number
KR101490111B1
KR101490111B1 KR20080050467A KR20080050467A KR101490111B1 KR 101490111 B1 KR101490111 B1 KR 101490111B1 KR 20080050467 A KR20080050467 A KR 20080050467A KR 20080050467 A KR20080050467 A KR 20080050467A KR 101490111 B1 KR101490111 B1 KR 101490111B1
Authority
KR
South Korea
Prior art keywords
layer
substrate
graphene
base layer
source
Prior art date
Application number
KR20080050467A
Other languages
English (en)
Other versions
KR20090124330A (ko
Inventor
우윤성
서순애
김동철
정현종
전대영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20080050467A priority Critical patent/KR101490111B1/ko
Priority to US12/230,487 priority patent/US8159037B2/en
Publication of KR20090124330A publication Critical patent/KR20090124330A/ko
Application granted granted Critical
Publication of KR101490111B1 publication Critical patent/KR101490111B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12674—Ge- or Si-base component

Abstract

에피택셜 그래핀(epitaxial graphene)을 포함하는 적층구조물, 상기 적층구조물의 형성방법 및 상기 적층구조물을 포함하는 전자 소자에 대해 개시되어 있다. 개시된 본 발명의 적층구조물은 본 발명의 일 실시예는 Si 기판, 상기 Si 기판 상에 구비된 하지층, 및 상기 하지층 상에 구비된 적어도 한 층의 에피택셜 그래핀(epitaxial graphene)을 포함하는 적층구조물을 제공한다.

Description

에피택셜 그래핀을 포함하는 적층구조물, 상기 적층구조물의 형성방법 및 상기 적층구조물을 포함하는 전자 소자{Stack structure comprising epitaxial graphene, method of forming the stack structure and electronic device comprising the stack structure}
본 발명은 전자 소자에 관한 것으로, 더욱 상세하게는 에피택셜 그래핀(epitaxial graphene)을 포함하는 적층구조물, 상기 적층구조물의 형성방법 및 상기 적층구조물을 포함하는 전자 소자에 관한 것이다.
그래핀(graphene)은 탄소 원자로 이루어진 육방정계(hexagonal) 단층 구조물이다. 그래핀은 화학적으로 매우 안정하며, 전도대(conduction band)와 가전자대(valance band)가 오직 한 점(즉, Dirac point)에서 겹쳐지는 반금속(semi-metal) 특성을 갖는다. 또한 그래핀은 이차원 탄도 이동(2-dimensional ballistic transport) 특성을 갖는다. 전하가 물질 내에서 이차원 탄도 이동한다는 것은 산란(scattering)에 의한 저항이 거의 없는 상태로 이동한다는 것을 의미한다. 따라서 그래핀 내에서 전하의 이동도(mobility)는 매우 높다. 그 밖에도 그래핀은 구리 보다 100배 이상 큰 전류 밀도(약 108A/㎠)를 갖는 등 여러 이점이 있다.
이러한 그래핀의 특성 때문에, 그래핀을 다양한 전자 소자에 적용하려는 연구가 진행되고 있다. 그러나 그래핀 형성 공정상의 제약으로 인해, 그래핀을 적용한 전자 소자의 제조는 현실적으로 용이하지 않다. 보다 자세히 설명하면, 그래핀을 형성하는 방법으로 박리(exfoliation) 법이 있다. 박리 법은 단결정 그라파이트(single crystal graphite)를 절연층 상면에 접합시켜 그들 사이의 반데르발스의 힘(Van der Waals' force)을 이용해서 그라파이트(graphite)의 일부, 즉, 그래핀을 절연층 상에 부착시키는 방법이다. 그러나 이 방법은 기본적으로 우연에 기대하는 공정으로 형성되는 그래핀 층의 층수, 위치 및 너비를 제어하기 어렵고, 대면적의 그래핀 층을 얻기 어렵다. 다른 방법으로 화합물 단결정 기판 상에 그래핀 층을 성장시키는 성장(growth) 법이 소개되었으나, 화합물 단결정 기판은 고가인데다 대면적으로 제조하기 어렵다. 또한 그래핀 층을 성장시킬 수 있는 화합물 단결정 기판의 종류는 매우 제한적이고, 대부분의 전자 소자의 제조 공정에 적용하기 쉽지 않은 문제가 있다.
본 발명은 에피택셜 그래핀(epitaxial graphene)을 포함하는 적층구조물 및 그의 형성방법을 제공한다.
또한 본 발명은 상기 적층구조물을 포함하는 전자 소자를 제공한다.
본 발명의 일 실시예는 Si 기판; 상기 Si 기판 상에 구비된 하지층; 및 상기 하지층 상에 구비된 적어도 한 층의 에피택셜 그래핀(epitaxial graphene);을 포함하는 적층구조물을 제공한다.
상기 하지층은 h-BN(hexagonal boron nitride)(0001)층일 수 있다.
상기 Si 기판과 상기 하지층 사이에 Ni(111)층을 더 포함할 수 있다.
상기 Si 기판과 상기 Ni(111)층 사이에 Cu(111)층을 더 포함할 수 있다.
상기 Si 기판은 Si(111) 기판 또는 Si(110) 기판일 수 있다.
상기 하지층은 3C-SiC(111)층일 수 있다. 이 경우, 상기 Si 기판은 Si(111) 기판일 수 있다.
본 발명의 다른 실시예는 Si 기판 상에 하지층을 형성하는 단계; 및 상기 하지층 상에 적어도 한 층의 에피택셜 그래핀(epitaxial graphene)을 성장시키는 단계;를 포함하는 적층구조물의 형성방법을 제공한다.
본 발명의 또 다른 실시예는 전술한 본 발명의 실시예에 따른 적층구조물을 포함하는 전자 소자를 제공한다.
상기 전자 소자는 상기 에피택셜 그래핀을 채널층으로 이용하는 트랜지스터일 수 있다.
상기 트랜지스터는 상기 채널층 양단에 각각 접촉된 소오스 및 드레인;
상에 채널층 상에 구비된 게이트절연층; 및 상기 게이트절연층 상에 구비된 게이트전극;을 포함할 수 있다.
상기 트랜지스터는 상기 채널층 양단에 각각 접촉된 소오스 및 드레인을 포함하며, 상기 하지층을 게이트절연층으로 이용하고, 상기 게이트절연층 아래의 상기 Si 기판을 게이트전극으로 이용할 수 있다.
상기 트랜지스터는 상기 채널층 양단에 각각 접촉된 소오스와 드레인; 및 상기 Si 기판과 상기 하지층 사이에 게이트전극으로 이용되는 도전층;을 더 포함하며, 상기 하지층을 게이트절연층으로 이용할 수 있다.
상기 트랜지스터는 상기 채널층 양단에 각각 접촉된 소오스와 드레인; 및 상기 Si 기판과 상기 하지층 사이에 도전층;을 더 포함하며, 상기 하지층을 게이트절연층으로 이용하고, 상기 도전층과 그 아래의 상기 Si 기판을 게이트전극으로 이용할 수 있다.
상기 소오스 및 상기 드레인은 상기 하지층 상에 상기 채널층과 동일 물질로 형성될 수 있고, 상기 채널층의 폭은 상기 소오스 및 상기 드레인의 폭보다 작을 수 있다.
상기 하지층은 h-BN(hexagonal-BoronNitride)(0001)층일 수 있다. 이 경우, 상기 Si 기판은 Si(111) 기판 또는 Si(110) 기판일 수 있다.
상기 하지층은 3C-SiC(111)층일 수 있다. 이 경우, 상기 Si 기판은 Si(111) 기판일 수 있다.
상기 하지층은 h-BN(hexagonal-BoronNitride)(0001)층일 수 있고, 상기 도전층은 Ni(111)층을 포함할 수 있다. 이 경우, 상기 도전층은 상기 Ni(111)층 아래에 Cu(111)층을 더 포함할 수 있다.
상기 전자 소자는 상기 에피택셜 그래핀을 배선, 전극, 인덕터 또는 센서층으로 사용하는 소자일 수 있다.
이하, 본 발명의 실시예에 따른 에피택셜 그래핀(epitaxial graphene)을 포함하는 적층구조물, 상기 적층구조물의 형성방법 및 상기 적층구조물을 포함하는 전자 소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 에피택셜 그래핀을 포함하는 적층구조물을 보여준다.
도 1을 참조하면, Si 기판(SUB1) 상에 제1하지층(UL1), 제2하지층(UL2) 및 제3하지층(UL3)이 차례로 구비되고, 제3하지층(UL3) 상에 적어도 한 층의 그래핀(GP1)이 구비되어 있다. Si 기판(SUB1)은 단결정 기판이고, 도전성 불순물이 도핑된 도핑영역일 수 있으나, 미도핑영역일 수도 있다. Si 기판(SUB1)의 XY면과 평행한 결정면은 (111) 또는 (110)일 수 있다. XY면과 평행한 결정면이 (111)인 Si 기판(SUB1)은 Si(111) 기판으로 표시하고, 이와 유사하게, XY면과 평행한 결정면이 (110)인 Si 기판(SUB1)은 Si(110) 기판으로 표시한다. 이러한 표시는 이하의 다른 물질들에 대해서도 마찬가지이다. 즉, "물질" 뒤에 붙는 면지수 "(XXX)" 또는 "(XXXX)"는 상기 "물질"의 결정면, 즉, XY면과 평행한 결정면을 나타내는 것으로 한다. 제1하지층(UL1)은 Si 기판(SUB1) 상에 에피택셜하게 성장된 금속층, 예컨대, Cu(111)층일 수 있다. Si 기판(SUB1)과 Cu(111)층의 계면에서 원자 배열은 도 2a 또는 도 2b와 같을 수 있다. 도 2a는 Si 기판(SUB1)이 Si(111) 기판인 경우이고, 도 2b는 Si 기판(SUB1)이 Si(110) 기판인 경우이다. 도 2a 및 도 2b에 도시된 바와 같이, Cu(111)층은 Si(111) 기판 또는 Si(110) 기판 상에 에피택셜하게 성장될 수 있다.
다시 도 1을 참조하면, 제2하지층(UL2)은 제1하지층(UL1) 상에 에피택셜하게 성장된 금속층, 예컨대, Ni(111)층일 수 있다. 제1하지층(UL1)의 Cu(111)층과 제2하지층(UL2)의 Ni(111)층은 모두 FCC(face centered cubic) 구조를 갖는다. 또한 Cu(111)층의 격자상수(aCu - Cu)는 2.557Å이고, Ni(111)층의 격자상수(aNi - Ni)는 2.492Å으로서, 이들은 매우 유사하다. 따라서 Cu(111)층 상에 Ni(111)층은 에피택셜하게 성장될 수 있다.
제3하지층(UL3)은 제2하지층(UL2) 상에 에피택셜하게 성장된 절연층, 예컨대, h-BN(hexagonal boron nitride)(0001)층일 수 있다. 제2하지층(UL2)의 Ni층은 FCC 구조를 갖고, 제3하지층(UL3)의 h-BN층은 육방정계(hexagonal) 구조를 갖는데, FCC 구조의 (111)은 육방정계(hexagonal) 구조의 (0001)과 등가하다. 또한 Ni(111)층의 격자상수(aNi - Ni)는 2.492Å이고, h-BN(0001)층의 격자상수(aB -B 및 aN -N)는 2.50Å 정도로 이들은 서로 매우 유사하다. 그러므로 h-BN(0001)층은 Ni(111)층 상에 에피택셜하게 성장될 수 있다.
그래핀(GP1)은 육방정계(hexagonal) 격자구조, 즉, h-BN층의 (0001)과 등가한 격자구조를 갖는다. 또한 그래핀(GP1)의 격자상수(aC -C)는 2.46Å로서, 이는 제3하지층(UL3)의 h-BN(0001)층의 격자상수(aB -B 및 aN -N)인 2.50Å과 유사하다.
도 3a 및 도 3b는 각각 세 층의 그래핀 및 h-BN(0001)층의 결정 구조를 보여준다. 도 3a 및 도 3b를 비교하면, 그래핀 및 h-BN(0001)층의 결정 구조가 매우 유사함을 알 수 있다.
따라서 도 1의 그래핀(GP1)은 제3하지층(UL3)인 h-BN(0001)층 상에 에피택셜하게 성장될 수 있다. 그래핀(GP1)은 소정의 모양으로 패터닝된 층일 수 있고, 그 아래의 제1하지층(UL1) 또는 제1하지층(UL1)과 제2하지층(UL2) 또는 제1하지층 내지 제3하지층(UL1∼UL3)도 그래핀(GP1)과 동일 또는 다른 모양으로 패터닝된 층일 수 있다.
도 1에서 제2하지층(UL2)은 제3하지층(UL3)의 형성 온도를 낮추고 제3하지층(UL3)의 용이한 성장을 돕기 때문에, 제2하지층(UL2)을 구비시키는 것이 바람직하다. 이와 유사하게, 제2하지층(UL2)은 제1하지층(UL1) 상에서 에피택셜 성장이 더 용이하기 때문에, 제1하지층(UL1)을 구비시키는 것이 바람직하다. 그러나 경우 에 따라서는, 제1하지층(UL1) 또는 제1하지층(UL1) 및 제2하지층(UL2)을 구비시키지 않을 수도 있다.
도 4는 본 발명의 다른 실시예에 따른 에피택셜 그래핀을 포함하는 적층구조물을 보여준다.
도 4를 참조하면, Si 기판(SUB2) 상에 하지층(UL4)이 구비되고, 하지층(UL4) 상에 적어도 한 층의 그래핀(GP2)이 구비되어 있다. Si 기판(SUB2)은 단결정 Si(111) 기판일 수 있고, 도전성 불순물이 도핑된 도핑영역일 수 있으나, 미도핑영역일 수도 있다. 하지층(UL4)은 Si 기판(SUB2) 상에 에피택셜하게 성장된 절연층, 예컨대, 3C-SiC(111)층일 수 있다. 3C-SiC는 도 5에 도시된 바와 같이 섬아연광(閃亞鉛鑛)(zinc-blende) 구조를 갖는다. 도 5와 같은 섬아연광 구조를 갖는 3C-SiC의 (111)은 Si의 (111)과 동일한 격자구조를 갖는다. 따라서 Si(111) 구조를 갖는 Si 기판(SUB2) 상에 3C-SiC(111)층은 에피택셜하게 성장될 수 있다. 3C-SiC(111)층을 에피 성장시킬 때, 3C-SiC(111)층의 Si 원자가 Si 기판(SUB2)의 Si 원자와 일대일로 대응되도록 형성된다. 또한 도 5와 같은 섬아연광 구조를 갖는 3C-SiC의 (111)은 6H-SiC의 (0001)과 동일한 격자구조를 갖는다. 6H-SiC의 (0001) 상에 그래핀의 에피 성장이 가능하므로, 6H-SiC의 (0001)과 등가한 3C-SiC층의 (111) 상에도 그래핀(GP2)을 에피택셜하게 성장시킬 수 있다.
도 1의 그래핀(GP1)과 마찬가지로 도 4의 그래핀(GP2)은 소정의 모양으로 패터닝된 층일 수 있다. 또한 하지층(UL4)도 그래핀(GP2)과 동일 또는 다른 모양으로 패터닝된 층일 수 있다.
도 1의 구조물은 기판(SUB1) 상에 제1 내지 제3하지층(UL1∼UL3)을 차례로 형성한 후, 제3하지층(UL3) 상에 그래핀(GP1)을 에피택셜하게 성장시킴으로써 형성할 수 있다. 이와 유사하게, 도 4의 구조물은 기판(SUB2) 상에 하지층(UL4)을 형성한 후, 하지층(UL4) 상에 그래핀(GP2)을 에피택셜하게 성장시킴으로써 형성할 수 있다. 그래핀(GP1, GP2)을 성장시키는 방법에 대해 보다 자세히 설명하면, 그래핀(GP1, GP2)은 열 CVD(thermal chemical vapor deposition), PE-CVD(plasma enhanced-CVD), MBE(molecular beam epitaxy) 또는 ALD(atomic layer depositon) 법 등 다양한 방법으로 형성할 수 있다. 상기 열 CVD 법을 사용하는 경우, 700℃ 이상의 고온에서 CH4, C2H4 또는 C2H2 등의 수산화탄소 가스나 액체 형태인 벤젠(C6H6)의 증기를 증착 챔버 내에 주입함으로써 그래핀(GP1, GP2)을 형성할 수 있다. 이때, 반응 가스의 압력은 10-6∼10 Torr 정도의 범위에서 결정될 수 있고, 반응 시간은 수 분에서 수십 분 정도일 수 있다. 반응 온도, 가스 압력 및 반응 시간 등 반응 조건은 사용하는 가스의 종류에 따라 변화될 수 있다. 상기 PE-CVD 법을 이용하는 경우, 상기 열 CVD 법에서 사용하는 가스와 동일한 반응 가스를 사용하여 상기 열 CVD 법보다 낮은 온도에서 그래핀(GP1, GP2)을 형성할 수 있다. 이때 플라즈마를 형성하기 위해 DC(direct current) 파워, RF(radia frequency) 파워 및 마이크로파(microwave) 파워 등 다양한 소오스가 사용될 수 있다. 증착 압력은 플라즈마 소오스의 종류에 따라 10-6∼10 Torr 정도의 범위에서 결정될 수 있다. 한편, MBE 법을 이용하는 경우, UHV(ultra high vacuum) 조건하에서 기판 온도를 600∼1000℃ 정도로 유지하고, 전자빔(E-beam) 등을 이용하여 증착 챔버 내에 탄소 플럭스(flux)를 형성함으로써 그래핀(GP1, GP2)을 형성할 수 있다. 한편, 제3하지층(UL3)의 h-BN(0001)층은 예컨대, B3N3H6 가스를 제2하지층(UL2)의 Ni(111)층 위에서 열분해시킴으로써 에피택셜하게 성장시킬 수 있다. 그러나 이는 일례에 불과하며, 본 발명은 이에 한정되지 않는다. 다른 하지층들(UL1, UL2, UL4)도 스퍼터링(sputtering) 법, 증발(evaporation) 법, MBE 법 및 그 밖의 다른 다양한 증착 공정을 이용해서 성장시킬 수 있다.
도 1의 구조물을 형성할 때, 대면적의 실리콘 웨이퍼 상에 제1하지층(UL1) 및 제2하지층(UL2)을 증착하여 그들을 패터닝하고, 그 후, 제3하지층(UL3) 및 그래핀(GP1)을 증착하여 그래핀(GP1) 또는 그래핀(GP1)과 제3하지층(UL3)을 패터닝할 수 있다. 또는, 실리콘 웨이퍼 상에 제1하지층(UL1)부터 그래핀(GP1)까지 적층한 후, 그래핀(GP1) 또는 그래핀(GP1)과 그 아래의 적어도 하나의 층을 패터닝할 수 있다. 이와 유사하게, 도 4의 구조물을 형성할 때도, 실리콘 웨이퍼 상에 하지층(UL4)을 형성한 후, 그것을 패터닝하고, 그 후, 그래핀(GP2)을 증착하여 패터닝하거나, 또는 하지층(UL4)과 그래핀(GP2)을 증착한 후, 그래핀(GP2) 또는 그래핀(GP2)과 하지층(UL4)을 패터닝할 수 있다.
그래핀(GP1, GP2)은 산소 플라즈마(O2 plasma)로 쉽게 식각되므로, 일반적인 포토 리소그라피(photo lithography)나 전자빔 리소그라피(E-beam lithography)와 같은 탑-다운(top-down) 공정을 이용하여 원하는 위치에 원하는 모양을 갖는 미세한 그래핀 패턴을 얻을 수 있다. 그러므로 그래핀을 이용해서 전자 소자를 제조시, 오정렬(mis-align)에 따른 문제를 방지 또는 최소화할 수 있고, 소자의 균일성(uniformity) 및 재현성(reproductivity)을 용이하게 확보할 수 있다.
도 6a은 본 발명의 일 실시예에 따른 적층구조물을 포함하는 전자 소자를 보여주는 단면도이다. 도 6a는 그에 대응하는 평면도인 도 6b의 A-A'선에 따른 단면도일 수 있다. 본 실시예는 탑-게이트(top-gate) 구조를 갖는 박막트랜지스터(thin film transistor)이다.
도 6a를 참조하면, Si 기판(SUB1) 상에 제1하지층(UL1), 제2하지층(UL2) 및 제3하지층(UL3)이 차례로 구비되고, 제3하지층(UL3) 상에 적어도 한 층의 그래핀(GP1)이 구비되어 있다. Si 기판(SUB1), 제1하지층(UL1), 제2하지층(UL2), 제3하지층(UL3) 및 적어도 한 층의 그래핀(GP1)은 도 1의 그것들과 동일하므로, 그에 대한 설명은 반복하지 않는다. 그래핀(GP1)은 소정 모양으로 패터닝된 층일 수 있다. 이에 대해서는 추후 도 6b를 참조하여 설명한다. 그래핀(GP1)의 적어도 일부, 예컨대, 중앙부는 채널영역(C1)으로 사용될 수 있고, 채널영역(C1) 상에 게이트스택(GS1)이 구비될 수 있다. 게이트스택(GS1)은 채널영역(C1) 상에 순차로 적층된 게이트절연층(GI1)과 게이트전극(GE1)을 포함할 수 있다. 채널영역(C1) 양측의 그래핀(GP1)의 일단 및 타단은 각각 소오스(S1) 및 드레인(D1)일 수 있다. 게이트전극(GE1), 소오스(S1) 및 드레인(D1)에 각각 게이트전압(Vg), 소오스전압(Vs) 및 드레인전압(Vd)이 인가될 수 있고, Si 기판(SUB1)은 접지될 수 있다. 이 경우, Si 기 판(SUB1)은 도핑된 도전영역일 수 있다. 만약, Si 기판(SUB1)이 미도핑영역이라면, Si 기판(SUB1) 대신에 제1하지층(UL1) 또는 제2하지층(UL2)을 접지시킬 수 있다.
도 6b를 참조하면, 소오스(C1) 및 드레인(D1)는 패드(pad) 형태일 수 있고, 채널영역(C1)은 소오스(C1)와 드레인(D1)을 연결하는 폭이 좁은 라인 형태일 수 있다. 그래핀(GP1)의 물리적 특성상, 폭이 좁은 채널영역(C1)은 반도체 특성을 나타낼 수 있고, 폭이 넓은 소오스(S1) 및 드레인(D1)은 금속 특성을 나타낼 수 있다. 게이트스택(GS1)은 채널영역(C1) 위를 지나는 라인 형태의 제1영역(R1) 및 제1영역(R1)의 일단에서 확장된 패드 형태의 제2영역(R2)을 포함할 수 있다. 소오스(C1), 드레인(D1) 및 채널영역(C1)의 모양 및 크기, 그리고, 게이트스택(GS1)의 모양 및 크기는 다양하게 변화될 수 있다. 또한 본 실시예에서는 아령(dumbbell) 모양으로 패터닝된 그래핀(GP1)의 중앙부를 채널영역(C1)으로 사용하고, 채널영역(C1) 양측 부분을 각각 소오스(S1) 및 드레인(D1)으로 사용하였지만, 본 발명은 이에 한정되지 않는다. 예컨대, 그래핀을 일자형으로 패터닝하여 그것을 모두 채널영역으로 사용하고, 그 양단에 각각 접촉되는 금속층을 형성하여 그것들을 소오스 및 드레인으로 사용할 수도 있다.
도 7a은 본 발명의 다른 실시예에 따른 적층구조물을 포함하는 전자 소자를 보여주는 단면도이다. 도 7a는 그에 대응하는 평면도인 도 7b의 B-B'선에 따른 단면도일 수 있다. 본 실시예는 바텀-게이트(bottom-gate) 구조를 갖는 박막트랜지스터이다.
도 7a를 참조하면, Si 기판(SUB1') 상에 제1하지층(UL1'), 제2하지층(UL2') 및 제3하지층(UL3')이 차례로 구비되고, 제3하지층(UL3') 상에 적어도 한 층의 그래핀(GP1')이 구비되어 있다. Si 기판(SUB1'), 제1하지층(UL1'), 제2하지층(UL2'), 제3하지층(UL3') 및 그래핀(GP1')은 각각 도 1의 Si 기판(SUB1), 제1하지층(UL1), 제2하지층(UL2), 제3하지층(UL3) 및 그래핀(GP1)과 동일할 수 있다. 제1하지층(UL1') 및 제2하지층(UL2')은 금속층, 예컨대, 각각 Cu층 및 Ni층일 수 있으므로, 이들(UL1', UL2')은 게이트전극(GE2)에 포함될 수 있다. 또한 Si 기판(SUB1')이 도전성 불순물이 고농도로 도핑된영역이라면, Si 기판(SUB1')도 게이트전극(GE2)의 일부로 포함될 수 있다. 만약, Si 기판(SUB1')이 미도핑영역이면, 그를 제외한 제1하지층(UL1') 및 제2하지층(UL2')이 게이트전극으로 사용될 수 있다. 제3하지층(UL3')은 절연층, 예컨대, h-BN층일 수 있으므로, 게이트절연층(GI2)으로 사용될 수 있다. 게이트전극(GE2)과 게이트절연층(GI2)은 게이트스택(GS2)을 구성한다. Si 기판(SUB1'), 소오스(S1') 및 드레인(D1')에 각각 게이트전압(Vg), 소오스전압(Vs) 및 드레인전압(Vd)이 인가될 수 있다. 만약, Si 기판(SUB1')이 미도핑영역이면, Si 기판(SUB1') 대신에, 제1하지층(UL1') 또는 제2하지층(UL2')에 게이트전압(Vg)이 인가될 수 있다.
도 7b를 참조하면, 그패핀(GP1')의 평면 구조는 도 6b의 그패핀(GP1)의 평면 구조와 유사할 수 있다. 즉, 그래핀(GP1')의 양단은 패드 형태의 소오스(C1') 및 드레인(D1')일 수 있고, 그래핀(GP1')의 중앙부는 폭이 좁은 라인 형태의 채널영역(C1')일 수 있다. 폭이 좁은 채널영역(C1')은 반도체 특성을 가져 게이트전극(GE2)(도 7a 참조)의 전압에 의해 게이팅(gating)될 수 있다. 반면, 폭이 넓은 소오스(S1') 및 드레인(D1')은 금속 특성을 나타내기 때문에, 게이트전극(GE2)(도 7a 참조)의 전압에 의해 게이팅(gating)되지 않는다. 따라서 게이트전극(GE2)(도 7a 참조)의 크기가 그래핀(GP1')보다 크더라도 소자 동작에는 문제가 되지 않는다.
도 7a의 제3하지층(UL3') 또는 제3하지층(UL3')과 제2하지층(UL2') 또는 제1하지층 내지 제3하지층(UL1'∼UL3')은 도 7b의 그래핀(GP1')과 동일 혹은 유사한 형태로 패터닝될 수 있다. 또한 도 7a 및 도 7b에서 소오스(C1'), 드레인(D1') 및 채널영역(C1')의 모양 및 크기, 그리고, 게이트스택(GS2)의 모양 및 크기는 다양하게 변화될 수 있다.
도 8 및 도 9는 본 발명의 다른 실시예들에 따른 적층구조물을 포함하는 전자 소자를 보여준다. 본 실시예들은 도 4의 적층구조물을 포함한다. 도 8은 도 6a와 유사한 탑-게이트 구조의 박막트랜지스터이고, 도 9는 도 7a와 유사한 바텀-게이트 구조의 박막트랜지스터이다.
도 8을 참조하면, Si 기판(SUB2) 상에 하지층(UL4) 및 적어도 한 층의 그래핀(GP2)이 적층되어 있다. Si 기판(SUB2)에서 그래핀(GP2) 까지의 구조는 도 4의 적층구조물과 동일할 수 있다. 그래핀(GP2)의 평면구조는 도 6b의 그래핀(GP1)과 동일할 수 있다. 즉, 그래핀(GP2)은 아령 모양으로 패터닝된 층일 수 있고, 그 양단은 패드 형상의 소오스(S2) 및 드레인(D2)일 수 있으며, 그들(S2, D2) 사이의 영역은 폭이 좁은 채널영역(C2)일 수 있다. 그래핀(GP2)의 채널영역(C2) 상에 게이트스택(GS3)이 구비될 수 있다. 게이트스택(GS3)은 순차 적층된 게이트절연층(GI3)과 게이트전극(GE3)을 포함할 수 있다. 게이트스택(GS3)의 평면구조는 도 6b의 게이트 스택(GS1)과 동일할 수 있다. 게이트전극(GE3), 소오스(S2) 및 드레인(D2)에 각각 게이트전압(Vg), 소오스전압(Vs) 및 드레인전압(Vd)이 인가될 수 있고, Si 기판(SUB2)은 접지될 수 있다.
도 9를 참조하면, Si 기판(SUB2') 상에 하지층(UL4') 및 적어도 한 층의 그래핀(GP2')이 적층되어 있다. Si 기판(SUB2')에서 그래핀(GP2') 까지의 구조는 도 8의 Si 기판(SUB2)에서 그래핀(GP2) 까지의 구조와 동일할 수 있다. 그래핀(GP2')은 도 6b의 그래핀(GP1)과 유사하게, 그 양단에 소오스(S2') 및 드레인(D2')과, 중앙에 채널영역(C2')을 가질 수 있다. 하지층(UL4')은 게이트절연층(GI4)으로 사용될 수 있고, Si 기판(SUB2')은 게이트전극(GE2)으로 사용될 수 있다. 즉, 하지층(UL4')과 Si 기판(SUB2')은 게이트스택(GS4)을 구성할 수 있다. 이 경우, Si 기판(SUB2')은 도핑된 도전영역이다. Si 기판(SUB2'), 소오스(S2') 및 드레인(D2')에 각각 게이트전압(Vg), 소오스전압(Vs) 및 드레인전압(Vd)이 인가될 수 있다.
도 6a 내지 도 9의 박막트랜지스터는 전술한 도 1 및 도 4의 적층구조물을 형성하는 방법과 일반적인 반도체 소자의 제조방법을 활용하여 제조할 수 있다.
도 6a 내지 도 9에서는 도 1 및 도 4의 적층구조물을 박막트랜지스터에 적용한 경우에 대해서 도시하고 설명하였지만, 본 발명은 이에 한정되지 않는다. 즉, 도 1 및 도 4의 적층구조물에서 그래핀(GP1, GP2)은 다양한 전자 소자에 다양한 목적으로 적용될 수 있다. 예컨대, 그래핀(GP1, GP2)은 소정의 전자 소자에서 배선, 전극, 인덕터(inductor), 센서층 또는 그 밖의 다른 구성요소로 사용될 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따르면, Si 기판 상에 그래핀을 에피 택셜하게 성장시킬 수 있다. 성장되는 에피택셜 그래핀의 면적은 Si 기판의 면적 또는 Si 기판 상에 형성하는 하지층의 면적에 따라 결정되는바, 대면적의 에피택셜 그래핀을 용이하게 얻을 수 있다. 이렇게 형성한 그래핀은 목적에 따라 원하는 모양으로 패터닝하여 사용할 수 있다. 따라서 본 발명의 실시예에 따르면 그래핀을 이용한 전자 소자의 구현이 용이해질 수 있다. 특히, Si 기판은 현재 다양한 전자 소자의 기판으로 이용되고 있으므로, 본 발명의 실시예에 따라 형성된 그래핀 및 그를 포함하는 구조물은 다양한 전자 소자에 용이하게 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1, 도 4 및 도 6a 내지 도 9의 구성요소 및 구조는 각각 다양화 및 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로서, 기판(SUB1, SUB2)으로 SOI(silicon on insulator) 기판을 사용할 수 있고, 탑-게이트와 바텀-게이트가 함께 구비된 듀얼-게이트 구조의 박막트랜지스터의 구현도 가능함을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 따른 적층구조물의 단면도이다.
도 2a 및 도 2b는 도 1의 Si 기판과 Cu(111)층의 계면에서의 원자 배열을 보여주는 도면이다.
도 3a 및 도 3b는 각각 그래핀(graphene) 및 h-BN(0001)층의 결정 구조를 보여주는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 적층구조물의 단면도이다.
도 5는 도 4의 3C-SiC의 결정구조를 보여주는 도면이다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 전자 소자를 보여주는 단면도 및 평면도이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 전자 소자를 보여주는 단면도 및 평면도이다.
도 8 및 도 9는 본 발명의 또 다른 실시예에 따른 전자 소자를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
C1, C1', C2, C2' : 채널영역 S1, S1', S2, S2' : 소오스
D1, D1', D2, D2' : 드레인 GE1∼GE4 : 게이트전극
GI1∼GI4 : 게이트절연층 GS1∼GS4 : 게이트스택
GP1, GP1', GP2, GP2' : 그래핀 UL1∼UL4, UL1'∼UL4' : 하지층
SUB1, SUB1', SUB2, SUB2' : Si 기판 Vd : 드레인전압
Vg : 게이트전압 Vs : 소오스전압

Claims (22)

  1. Si 기판;
    상기 Si 기판 상에 구비된 하지층; 및
    상기 하지층 상에 구비된 적어도 한 층의 에피택셜 그래핀(epitaxial graphene);을 포함하고,
    상기 에피택셜 그래핀은 상기 하지층과 접촉되는 적층구조물.
  2. 제 1 항에 있어서,
    상기 하지층은 h-BN(hexagonal boron nitride)(0001)층인 적층구조물.
  3. 제 2 항에 있어서,
    상기 Si 기판과 상기 하지층 사이에 Ni(111)층을 더 포함하는 적층구조물.
  4. 제 3 항에 있어서,
    상기 Si 기판과 상기 Ni(111)층 사이에 Cu(111)층을 더 포함하는 적층구조물.
  5. 제 2 내지 4 항 중 어느 한 항에 있어서,
    상기 Si 기판은 Si(111) 기판 또는 Si(110) 기판인 적층구조물.
  6. 제 1 항에 있어서,
    상기 하지층은 3C-SiC(111)층인 적층구조물.
  7. 제 6 항에 있어서,
    상기 Si 기판은 Si(111) 기판인 적층구조물.
  8. Si 기판 상에 하지층을 형성하는 단계; 및
    상기 하지층 상에 적어도 한 층의 에피택셜 그래핀(epitaxial graphene)을 성장시키는 단계;를 포함하는 적층구조물의 형성방법.
  9. 청구항 1의 적층구조물을 포함하는 전자 소자.
  10. 제 9 항에 있어서,
    상기 전자 소자는 상기 에피택셜 그래핀을 채널층으로 이용하는 트랜지스터인 전자 소자.
  11. 제 10 항에 있어서, 상기 트랜지스터는
    상기 채널층 양단에 각각 접촉된 소오스 및 드레인;
    상에 채널층 상에 구비된 게이트절연층; 및
    상기 게이트절연층 상에 구비된 게이트전극;을 포함하는 전자 소자.
  12. 제 10 항에 있어서, 상기 트랜지스터는
    상기 채널층 양단에 각각 접촉된 소오스 및 드레인을 포함하며,
    상기 하지층을 게이트절연층으로 이용하고,
    상기 게이트절연층 아래의 상기 Si 기판을 게이트전극으로 이용하는 전자 소자.
  13. 제 10 항에 있어서, 상기 트랜지스터는
    상기 채널층 양단에 각각 접촉된 소오스와 드레인; 및
    상기 Si 기판과 상기 하지층 사이에 게이트전극으로 이용되는 도전층;을 더 포함하며,
    상기 하지층을 게이트절연층으로 이용하는 전자 소자.
  14. 제 10 항에 있어서, 상기 트랜지스터는
    상기 채널층 양단에 각각 접촉된 소오스와 드레인; 및
    상기 Si 기판과 상기 하지층 사이에 도전층;을 더 포함하며,
    상기 하지층을 게이트절연층으로 이용하고,
    상기 도전층과 그 아래의 상기 Si 기판을 게이트전극으로 이용하는 전자 소자.
  15. 제 11 내지 14 항 중 어느 한 항에 있어서,
    상기 소오스 및 상기 드레인은 상기 하지층 상에 상기 채널층과 동일 물질로 형성되고,
    상기 채널층의 폭은 상기 소오스 및 상기 드레인의 폭보다 작은 전자 소자.
  16. 제 9 내지 14 항 중 어느 한 항에 있어서,
    상기 하지층은 h-BN(hexagonal-BoronNitride)(0001)층인 전자 소자.
  17. 제 16 항에 있어서,
    상기 Si 기판은 Si(111) 기판 또는 Si(110) 기판인 전자 소자.
  18. 제 9 내지 12 항 중 어느 한 항에 있어서,
    상기 하지층은 3C-SiC(111)층인 전자 소자.
  19. 제 18 항에 있어서,
    상기 Si 기판은 Si(111) 기판인 전자 소자.
  20. 제 13 항 또는 제 14 항에 있어서,
    상기 하지층은 h-BN(hexagonal-BoronNitride)(0001)층이고,
    상기 도전층은 Ni(111)층을 포함하는 전자 소자.
  21. 제 20 항에 있어서,
    상기 도전층은 상기 Ni(111)층 아래에 Cu(111)층을 더 포함하는 전자 소자.
  22. 제 9 항에 있어서,
    상기 에피택셜 그래핀을 배선, 전극, 인덕터 또는 센서층으로 사용하는 전자 소자.
KR20080050467A 2008-05-29 2008-05-29 에피택셜 그래핀을 포함하는 적층구조물, 상기적층구조물의 형성방법 및 상기 적층구조물을 포함하는전자 소자 KR101490111B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20080050467A KR101490111B1 (ko) 2008-05-29 2008-05-29 에피택셜 그래핀을 포함하는 적층구조물, 상기적층구조물의 형성방법 및 상기 적층구조물을 포함하는전자 소자
US12/230,487 US8159037B2 (en) 2008-05-29 2008-08-29 Stack structure comprising epitaxial graphene, method of forming the stack structure, and electronic device comprising the stack structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20080050467A KR101490111B1 (ko) 2008-05-29 2008-05-29 에피택셜 그래핀을 포함하는 적층구조물, 상기적층구조물의 형성방법 및 상기 적층구조물을 포함하는전자 소자

Publications (2)

Publication Number Publication Date
KR20090124330A KR20090124330A (ko) 2009-12-03
KR101490111B1 true KR101490111B1 (ko) 2015-02-06

Family

ID=41378646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20080050467A KR101490111B1 (ko) 2008-05-29 2008-05-29 에피택셜 그래핀을 포함하는 적층구조물, 상기적층구조물의 형성방법 및 상기 적층구조물을 포함하는전자 소자

Country Status (2)

Country Link
US (1) US8159037B2 (ko)
KR (1) KR101490111B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11339499B2 (en) 2018-10-08 2022-05-24 Korea Institute Of Science And Technology Method for epitaxial growth of single crystalline heterogeneous 2D materials and stacked structure

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090174435A1 (en) * 2007-10-01 2009-07-09 University Of Virginia Monolithically-Integrated Graphene-Nano-Ribbon (GNR) Devices, Interconnects and Circuits
US20100218801A1 (en) * 2008-07-08 2010-09-02 Chien-Min Sung Graphene and Hexagonal Boron Nitride Planes and Associated Methods
WO2010006080A2 (en) * 2008-07-08 2010-01-14 Chien-Min Sung Graphene and hexagonal boron nitride planes and associated methods
KR20110014847A (ko) * 2009-08-06 2011-02-14 서울대학교산학협력단 그라핀 제조방법 및 그라핀층을 포함하는 적층구조물
US7947581B2 (en) * 2009-08-10 2011-05-24 Linde Aktiengesellschaft Formation of graphene wafers on silicon substrates
US8158200B2 (en) * 2009-08-18 2012-04-17 University Of North Texas Methods of forming graphene/(multilayer) boron nitride for electronic device applications
US8574528B2 (en) * 2009-09-04 2013-11-05 University Of South Carolina Methods of growing a silicon carbide epitaxial layer on a substrate to increase and control carrier lifetime
US20110108854A1 (en) * 2009-11-10 2011-05-12 Chien-Min Sung Substantially lattice matched semiconductor materials and associated methods
US9306099B2 (en) * 2009-12-01 2016-04-05 Samsung Electronics Co., Ltd. Material including graphene and an inorganic material and method of manufacturing the material
KR101121735B1 (ko) * 2009-12-16 2012-03-22 경희대학교 산학협력단 그래핀/반도체 복합구조를 이용한 광증폭 방법
US20110163298A1 (en) * 2010-01-04 2011-07-07 Chien-Min Sung Graphene and Hexagonal Boron Nitride Devices
JP5569825B2 (ja) * 2010-02-26 2014-08-13 独立行政法人産業技術総合研究所 炭素膜積層体
US8450779B2 (en) * 2010-03-08 2013-05-28 International Business Machines Corporation Graphene based three-dimensional integrated circuit device
JP5692794B2 (ja) * 2010-03-17 2015-04-01 独立行政法人産業技術総合研究所 透明導電性炭素膜の製造方法
US20110233513A1 (en) * 2010-03-29 2011-09-29 International Business Machines Corporation Enhanced bonding interfaces on carbon-based materials for nanoelectronic devices
US9024300B2 (en) 2010-05-13 2015-05-05 Nokia Corporation Manufacture of graphene-based apparatus
WO2011156749A2 (en) * 2010-06-10 2011-12-15 Applied Materials, Inc. Graphene deposition
KR101781552B1 (ko) 2010-06-21 2017-09-27 삼성전자주식회사 보론 및 질소로 치환된 그라핀 및 제조방법과, 이를 구비한 트랜지스터
US8461567B2 (en) * 2010-06-24 2013-06-11 Nokia Corporation Apparatus and method for sensing photons
EP2402999A1 (en) * 2010-06-29 2012-01-04 IHP GmbH-Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik Semiconductor component, method of producing a semiconductor component, semiconductor device
US8946903B2 (en) 2010-07-09 2015-02-03 Micron Technology, Inc. Electrically conductive laminate structure containing graphene region
US8785261B2 (en) * 2010-09-23 2014-07-22 Intel Corporation Microelectronic transistor having an epitaxial graphene channel layer
CN103124691B (zh) * 2010-09-28 2016-04-27 英派尔科技开发有限公司 定向重结晶的石墨烯生长衬底
US8541769B2 (en) 2010-11-09 2013-09-24 International Business Machines Corporation Formation of a graphene layer on a large substrate
US9257509B2 (en) * 2010-12-21 2016-02-09 The Trustees Of Columbia University In The City Of New York Electrical devices with graphene on boron nitride
FR2972077B1 (fr) * 2011-02-24 2013-08-30 Thales Sa Composant electronique, procede de fabrication et utilisation de graphene dans un composant electronique
US8530886B2 (en) 2011-03-18 2013-09-10 International Business Machines Corporation Nitride gate dielectric for graphene MOSFET
GB201104824D0 (en) 2011-03-22 2011-05-04 Univ Manchester Structures and methods relating to graphene
US9318591B2 (en) 2011-03-22 2016-04-19 The University Of Manchester Transistor device and materials for making
KR101878730B1 (ko) 2011-03-31 2018-07-16 삼성전자주식회사 3차원 그래핀 구조체, 그의 제조방법 및 전사방법
KR101993382B1 (ko) 2011-05-06 2019-06-27 삼성전자주식회사 기판상의 그래핀 및 상기 기판상 그래핀의 제조방법
US9753001B1 (en) 2011-09-23 2017-09-05 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Polymer nanofiber based reversible nano-switch/sensor diode (nanoSSSD) device
US9016108B1 (en) 2011-09-23 2015-04-28 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Graphene based reversible nano-switch/sensor Schottky diode (nanoSSSD) device
KR101878739B1 (ko) * 2011-10-24 2018-07-17 삼성전자주식회사 그래핀 전사부재, 그래핀 전사방법 및 이를 이용한 그래핀 소자 제조방법
JP5591784B2 (ja) 2011-11-25 2014-09-17 株式会社東芝 配線及び半導体装置
CN102583329B (zh) * 2012-01-03 2013-08-14 西安电子科技大学 基于Cu膜辅助退火和Cl2反应的大面积石墨烯制备方法
KR101890703B1 (ko) * 2012-03-23 2018-08-22 삼성전자주식회사 무선 주파수를 이용한 센싱 장치 및 이의 제조 방법
KR101339761B1 (ko) * 2012-03-26 2013-12-10 전자부품연구원 그래핀 기반 ｖｏ2 적층체의 상전이 온도 제어 방법
WO2014008453A2 (en) * 2012-07-06 2014-01-09 University Of North Texas Controlled epitaxial boron nitride growth for graphene based transistors
KR101993767B1 (ko) * 2012-10-17 2019-07-01 한국전자통신연구원 그래핀 나노리본 센서
KR102059129B1 (ko) * 2012-11-21 2019-12-24 삼성전자주식회사 그래핀의 제조 방법 및 이를 포함하는 그래핀 적용 소자
CN103151246B (zh) * 2013-01-31 2015-09-02 西安电子科技大学 基于Cu膜退火和氯气反应的侧栅石墨烯晶体管制备方法
KR101532310B1 (ko) * 2013-02-18 2015-06-29 삼성전자주식회사 2차원 소재 적층 플렉서블 광센서
KR102036110B1 (ko) * 2013-02-22 2019-10-24 엘지전자 주식회사 성장 기판, 질화물 반도체 소자 및 그 제조 방법
CN103227194B (zh) * 2013-04-25 2015-06-24 西安电子科技大学 一种大尺寸石墨烯堆叠结构晶圆及其制备方法
KR101480817B1 (ko) 2013-09-24 2015-01-13 한국과학기술연구원 보라진 다량체를 전구체로 활용하여 금속촉매 효과로 성장된 고품질의 질화 붕소막 및 그 제조방법
CN103730545A (zh) * 2013-12-26 2014-04-16 广州有色金属研究院 一种AlGaN基垂直结构深紫外LED的制造方法
KR102311676B1 (ko) * 2014-01-21 2021-10-12 삼성전자주식회사 접착층을 포함하는 전극 연결 구조체 및 이를 포함하는 전자 소자
KR102207923B1 (ko) * 2014-01-28 2021-01-26 삼성전자주식회사 다층 그래핀 구조체의 형성 방법
WO2015126139A1 (en) * 2014-02-19 2015-08-27 Samsung Electronics Co., Ltd. Wiring structure and electronic device employing the same
US10854735B2 (en) * 2014-09-03 2020-12-01 Taiwan Semiconductor Manufacturing Company Limited Method of forming transistor
KR102395778B1 (ko) * 2015-09-10 2022-05-09 삼성전자주식회사 나노구조체 형성방법과 이를 적용한 반도체소자의 제조방법 및 나노구조체를 포함하는 반도체소자
KR101692514B1 (ko) * 2015-09-21 2017-01-03 한국과학기술연구원 기재 위에 대면적, 단결정, 단일층의 h-BN 박막을 형성하는 방법 및 그로부터 제조된 h-BN 박막 적층체
KR101797182B1 (ko) * 2016-03-17 2017-11-13 한국표준과학연구원 대면적 단결정 단원자층 hBN의 제조 방법, 장치 및 이를 이용한 단원자층 그래핀 성장을 위한 기판
US10181521B2 (en) 2017-02-21 2019-01-15 Texas Instruments Incorporated Graphene heterolayers for electronic applications
US9793214B1 (en) 2017-02-21 2017-10-17 Texas Instruments Incorporated Heterostructure interconnects for high frequency applications
CN108091698B (zh) * 2017-12-14 2020-12-29 北京华碳科技有限责任公司 场效应晶体管、制造场效应晶体管的方法及电子器件
US20220238332A1 (en) * 2021-01-28 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5112699A (en) * 1990-03-12 1992-05-12 International Business Machines Corporation Metal-metal epitaxy on substrates and method of making
KR20060073460A (ko) * 2004-12-24 2006-06-28 도시바 세라믹스 가부시키가이샤 화합물 반도체 및 그것을 이용한 화합물 반도체 디바이스
JP2006216874A (ja) * 2005-02-07 2006-08-17 Toshiba Ceramics Co Ltd 六方晶窒化ホウ素単結晶基板およびその製造方法
WO2007097938A1 (en) * 2006-02-16 2007-08-30 Lucent Technologies Inc. Devices including graphene layers epitaxially grown on single crystal substrates

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1636829B1 (en) * 2003-06-12 2016-11-23 Georgia Tech Research Corporation Patterned thin film graphite devices
US7989067B2 (en) * 2003-06-12 2011-08-02 Georgia Tech Research Corporation Incorporation of functionalizing molecules in nanopatterned epitaxial graphene electronics
SG157390A1 (en) * 2004-11-10 2009-12-29 Nikon Corp Carbon nanotube assembly and manufacturing method thereof
JP5167479B2 (ja) 2006-06-13 2013-03-21 国立大学法人北海道大学 グラフェン集積回路の製造方法
US7449133B2 (en) * 2006-06-13 2008-11-11 Unidym, Inc. Graphene film as transparent and electrically conducting material

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5112699A (en) * 1990-03-12 1992-05-12 International Business Machines Corporation Metal-metal epitaxy on substrates and method of making
KR20060073460A (ko) * 2004-12-24 2006-06-28 도시바 세라믹스 가부시키가이샤 화합물 반도체 및 그것을 이용한 화합물 반도체 디바이스
JP2006216874A (ja) * 2005-02-07 2006-08-17 Toshiba Ceramics Co Ltd 六方晶窒化ホウ素単結晶基板およびその製造方法
WO2007097938A1 (en) * 2006-02-16 2007-08-30 Lucent Technologies Inc. Devices including graphene layers epitaxially grown on single crystal substrates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11339499B2 (en) 2018-10-08 2022-05-24 Korea Institute Of Science And Technology Method for epitaxial growth of single crystalline heterogeneous 2D materials and stacked structure

Also Published As

Publication number Publication date
US8159037B2 (en) 2012-04-17
KR20090124330A (ko) 2009-12-03
US20090294759A1 (en) 2009-12-03

Similar Documents

Publication Publication Date Title
KR101490111B1 (ko) 에피택셜 그래핀을 포함하는 적층구조물, 상기적층구조물의 형성방법 및 상기 적층구조물을 포함하는전자 소자
Tongay et al. Rectification at graphene-semiconductor interfaces: zero-gap semiconductor-based diodes
Kang et al. Inking elastomeric stamps with micro‐patterned, single layer graphene to create high‐performance OFETs
Wang et al. BN/graphene/BN transistors for RF applications
US7858989B2 (en) Device and process of forming device with device structure formed in trench and graphene layer formed thereover
US8304760B2 (en) Sidewall graphene devices for 3-D electronics
US7858990B2 (en) Device and process of forming device with pre-patterned trench and graphene-based device structure formed therein
US9362365B2 (en) Graphite and/or graphene semiconductor devices
EP2690664B1 (en) Transistors and methods of manufacturing the same
Lin et al. Enhanced performance in epitaxial graphene FETs with optimized channel morphology
US7772059B2 (en) Method for fabricating graphene transistors on a silicon or SOI substrate
Browning et al. Growth of multiple WS 2/SnS layered semiconductor heterojunctions
WO2007148653A1 (ja) 電界効果トランジスタ
US20120305891A1 (en) Graphene channel transistors and method for producing same
Zhang et al. Realization of vertical and lateral van der Waals heterojunctions using two-dimensional layered organic semiconductors
CN109873038B (zh) 一种场效应晶体管及其制备方法
KR20100055098A (ko) 대면적 그래핀 층을 포함하는 전자 장치 및 이의 제조방법
WO2014008453A2 (en) Controlled epitaxial boron nitride growth for graphene based transistors
Bae et al. Dual-field plated β-Ga 2 O 3 nano-FETs with an off-state breakdown voltage exceeding 400 V
Jeong et al. Physisorbed-precursor-assisted atomic layer deposition of reliable ultrathin dielectric films on inert graphene surfaces for low-power electronics
Bae et al. First demonstration of robust tri-gate β-Ga2O3 nano-membrane field-effect transistors
JP2019169544A (ja) グラフェン含有構造体、半導体装置、およびグラフェン含有構造体の製造方法
US10529807B2 (en) Stacked body and electronic device
Cai et al. Coplanar High Mobility and Interplanar Van Der Waals Heterojunction in Layered Two-Dimensional Bi₂O₂Se Nanosheets
Clavel et al. Study of annealing temperature influence on the performance of top gated graphene/SiC transistors

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181218

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191216

Year of fee payment: 6