KR101883082B1 - 파워 증폭기의 임피던스 매칭 회로 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 파워 증폭기의 임피던스 매칭 회로는, 파워 증폭기를 포함하는 다층 기판: 상기 다층 기판의 최상부에 배치된 1층 기판에 배치되어, 상기 파워 증폭기에 연결된 마이크로 스트립 라인; 상기 1층 기판에 배치되어 상기 마이크로 스트립 라인과 접속된 제1 스파이럴 전송라인과, 상기 1층 기판의 하부층중 적어도 하나의 기판에 배치되어, 상기 제1 스파이럴 전송라인에 접속된 제2 스파이럴 전송라인과, 상기 1층 기판에 배치되어 상기 제2 스파이럴 전송라인과 접속된 출력패드를 포함하는 스파이럴 인덕터; 상기 다층 기판의 1층 기판중 상기 스파이럴 인덕터의 외측에 배치되고, 상기 마이크로 스트립 라인과 접지 사이에 접속되는 제1 커패시터 회로; 및 상기 다층 기판의 1층 기판중 상기 스파이럴 인덕터의 외측에 배치되고, 상기 출력패드와 접지 사이에 접속된 제2 커패시터 회로를 포함한다.

Description

파워 증폭기의 임피던스 매칭 회로{IMPEDANCE MATCHING CIRCUIT OF POWER AMPLIFIER}
본 발명은 파워 증폭기의 출력측에 연결될 수 있는 고능성 및 소형의 임피던스 매칭 회로에 관한 것이다.
일반적으로, 휴대폰 등의 모바일 디바이스는 송신 신호의 전력을 증폭하기 위해서 파워 증폭기(PA)를 포함한다. 상기 파워 증폭기(PA)는 임피던스 매칭을 위해 입력 매칭 회로와 출력 매칭 회로가 필요하다.
이와 같은 임피던스 매칭 회로는 인덕턴스 소자와 커패시턴스 소자로 구현되고, 여기서 인덕턴스 소자는 개별 인덕터 부품 또는 인쇄회로기판(PCB) 패턴 등과 같은 전송라인으로 구현될 수 있고, 커패시턴스 소자는 커패시터 부품으로 구현될 수 있다.
기존의 임피던스 매칭 회로가 커패시터 부품과 전송라인의 인덕터로 이루어지고, 상기 전송라인이 단층의 기판에 구현되는 경우에는 필요한 인덕턴스를 구현하기 위해서 요구되는 길이를 갖는 전송라인을 형성하여야 하므로, 이에 따라 넓은 면적을 차지하게 되므로, 소형화에 제한이 따르는 문제점이 있다.
일본 공개특허 제2010-87934호 공보
본 발명의 일 실시 예는, 고성능을 유지하면서 사이즈를 소형화할 수 있는 파워 증폭기의 임피던스 매칭 회로를 제공한다.
본 발명의 일 실시 예에 의해, 파워 증폭기를 포함하는 다층 기판: 상기 다층 기판의 최상부에 배치된 1층 기판에 배치되어, 상기 파워 증폭기에 연결된 마이크로 스트립 라인; 상기 1층 기판에 배치되어 상기 마이크로 스트립 라인과 접속된 제1 스파이럴 전송라인과, 상기 1층 기판의 하부층중 적어도 하나의 기판에 배치되어, 상기 제1 스파이럴 전송라인에 접속된 제2 스파이럴 전송라인과, 상기 1층 기판에 배치되어 상기 제2 스파이럴 전송라인과 접속된 출력패드를 포함하는 스파이럴 인덕터; 상기 다층 기판의 1층 기판중 상기 스파이럴 인덕터의 외측에 배치되고, 상기 마이크로 스트립 라인과 접지 사이에 접속되는 제1 커패시터 회로; 및 상기 다층 기판의 1층 기판중 상기 스파이럴 인덕터의 외측에 배치되고, 상기 출력패드와 접지 사이에 접속된 제2 커패시터 회로; 를 포함하는 파워 증폭기의 임피던스 매칭 회로가 제안된다.
본 과제의 해결 수단에서는, 하기 상세한 설명에서 설명되는 여러 개념들 중 하나가 제공된다. 본 과제 해결 수단은, 청구된 사항의 핵심 기술 또는 필수적인 기술을 확인하기 위해 의도된 것이 아니며, 단지 청구된 사항들 중 하나가 기재된 것이며, 청구된 사항들 각각은 하기 상세한 설명에서 구체적으로 설명된다.
본 발명의 일 실시 예에 의하면, 고성능을 유지하면서 사이즈를 소형화할 수 있다. 예를 들어, 매칭용 커패시터를 6개를 사용하여 대략 1.5 x 1.7mm 사이즈로 레이아웃(Layout)할 수 있으며, 다층으로 구현된 스파이럴 인덕터를 구현함으로써, Q값을 높일 수 있고, 이에 따라 낮은 손실(Loss)을 실현시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 파워 증폭기의 임피던스 매칭 회로의 일 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 파워 증폭기의 임피던스 매칭 회로의 다른 일 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 파워 증폭기의 임피던스 매칭 회로의 층 구조에 대한 일 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 파워 증폭기의 임피던스 매칭 회로의 층 구조에 대한 다른 일 예시도이다.
도 5는 본 발명의 일 실시 예에 따른 제1 커패시터 회로의 일 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 제2 커패시터 회로의 일 예시도이다.
도 7은 본 발명의 일 실시 예에 따른 제3 커패시터 회로의 일 예시도이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 파워 증폭기의 임피던스 매칭 회로의 일 예시도이고, 도 2는 본 발명의 일 실시 예에 따른 파워 증폭기의 임피던스 매칭 회로의 다른 일 예시도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 파워 증폭기의 임피던스 매칭 회로는 다층 기판(100), 마이크로 스트립 라인(200), 스파이럴 인덕터(300), 제1 커패시터 회로(410) 및 제2 커패시터 회로(420)를 포함할 수 있다.
상기 다층 기판(100)은 파워 증폭기(50)를 포함할 수 있고, 복수의 기판이 적층된 다층구조를 갖는다. 예를 들어, 6층 기판을 포함할 수 있으며, 이에 한정되지 않는다.
상기 마이크로 스트립 라인(200)은 상기 다층 기판(100)의 최상부에 배치된 1층 기판(110)에 배치되어, 상기 파워 증폭기(50)에 연결될 수 있다. 일 예로, 상기 마이크로 스트립 라인(200)은 상기 파워 증폭기(50)에 와이어 본딩을 통해 연결될 수 있다.
또한, 상기 마이크로 스트립 라인(200)의 하부에는 기준 접지가 배치될 수 있고, 이에 대해서는 하기에 설명된다.
상기 스파이럴 인덕터(300)는 제1 스파이럴 전송라인(310), 제2 스파이럴 전송라인(320) 및 출력패드(330)를 포함할 수 있다.
상기 제1 스파이럴 전송라인(310)은 상기 1층 기판(110)에 배치되어 상기 마이크로 스트립 라인(200)에 일단이 접속될 수 있다.
상기 제2 스파이럴 전송라인(320)은 상기 1층 기판(110)의 하부층중 적어도 하나의 내부 기판에 배치되어, 상기 제1 스파이럴 전송라인(310)의 타단에 접속된 일단과, 상기 출력패드(330)에 접속된 타단을 포함할 수 있다.
그리고, 상기 출력패드(330)는 상기 1층 기판(110)에 배치되어 상기 제2 스파이럴 전송라인(320)의 타단에 접속될 수 있다.
이와 같은 제1 스파이럴 전송라인(310), 제2 스파이럴 전송라인(320) 및 출력패드(330)는 스파이럴 구조로 배치되고, 이에 따라 스파이럴 인덕터(300)가 소형으로 구성될 수 있다.
상기 제1 커패시터 회로(410)는, 임피던스 매칭을 위한 커패시턴스를 제공하고, 상기 다층 기판(100)의 1층 기판(110)중 상기 스파이럴 인덕터(300)의 외측에 배치되고, 상기 마이크로 스트립 라인(200)과 접지 사이에 접속될 수 있다.
상기 제2 커패시터 회로(420)는, 임피던스 매칭을 위한 커패시턴스를 제공하고, 상기 다층 기판(100)의 1층 기판(110)중 상기 스파이럴 인덕터(300)의 외측에 배치되고, 상기 출력패드(330)와 접지 사이에 접속될 수 있다.
여기서, 제1 커패시터 회로(410) 및 제2 커패시터 회로(420)에 접속되는 상기 접지는 제1 커패시터 회로(410) 및 제2 커패시터 회로(420)를 접속하기 위해, 상기 1층 기판(110)에 형성된다.
또한, 상기 파워 증폭기의 임피던스 매칭 회로는 직류 차단 커패시터(500)를 포함할 수 있으며, 상기 직류 차단 커패시터(500)는 상기 다층 기판(100)의 1층 기판(110)에 배치되어, 상기 스파이럴 인덕터(300)의 출력패드(330)와 출력단자(OUT) 사이에 연결될 수 있다.
상기 직류 차단 커패시터(500)는 상기 출력패드(330)와 출력단자(OUT) 사이에서 직류를 차단할 수 있다.
상기 파워 증폭기(PA)(50)의 임피던스 매칭 회로는, 상기 다층 기판(100)의 내부에 배치되어 상기 마이크로 스트립 라인(200)의 기준 전위를 제공하는 제1 기준 접지(GND1)를 포함할 수 있고, 이 경우, 상기 마이크로 스트립 라인(200)은 상기 제1 기준접지(GND1)가 상기 다층 기판(100)의 최하층에 배치되는 것보다 낮은 특성 임피던스를 가질 수 있다.
이에 따라, 파워 증폭기(50)와 스파이럴 인덕터(300) 사이에 배치되어, 파워 증폭기(50)의 출력 임피던스가 낮기 때문에, 파워 증폭기(50)와 스파이럴 인덕터(300)간의 임피던스 매칭이 용이해질 수 있다.
도 1에서, IN은 파워 증폭기(50)의 입력단자이고, OUT는 출력단자이다.
도 2를 참조하면, 상기 파워 증폭기의 임피던스 매칭 회로는 제3 커패시터 회로(430)를 더 포함할 수 있다.
상기 제3 커패시터 회로(430)는 상기 다층 기판(100)의 1층 기판(110)중 상기 스파이럴 인덕터(300)의 외측에 배치되고, 상기 제1 스파이럴 전송라인(310)과 접지 사이에 접속될 수 있다.
여기서, 제3 커패시터 회로(430)에 접속되는 상기 접지는 제3 커패시터 회로(430)를 접속하기 위해, 상기 1층 기판(110)에 형성된다.
전술한 바와 같은 제1 커패시터 회로(410)는 별도의 접속 패드 없이 마이크로 스트립 라인(200)에 직접 접속되고, 또한, 제3 커패시터 회로(430)도 별도의 접속 패드 없이 제1 스파이럴 전송라인(310)에 직접 접속된다.
이에 따라 상기 제1 커패시터 회로(430) 및 제3 커패시터 회로(430) 각각은 상기 접속을 위해 별도의 접속 패드를 필요하지 않으므로, 더욱 소형화에 유리하다.
한편, 상기 스파이럴 인덕터(300)의 외측에 대해 정의하면, 상기 스파이럴 인덕터(300)가 스파이럴 구조로 배치되어 스파이럴 구조의 중심을 형성하는데, 이 중심의 바깥측이 스파이럴 인덕터(300)의 외측에 해당된다.
이와 같이, 상기 제1 커패시터 회로(410), 제2 커패시터 회로(420) 및 제3 커패시터 회로(430) 각각이 스파이럴 인덕터(300)의 외측에 배치되므로, 스파이럴 인덕터(300)의 자계 형성에 방해하지 않는 구조이므로 스파이럴 인덕터(300)의 성능을 개선할 수 있고, 상기 스파이럴 인덕터(300)가 다층의 스파이럴 구조이므로 소형화가 가능하다.
발명의 각 도면에서는, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있다.
도 3은 본 발명의 일 실시 예에 따른 파워 증폭기의 임피던스 매칭 회로의 층 구조에 대한 일 예시도이고, 도 4는 본 발명의 일 실시 예에 따른 파워 증폭기의 임피던스 매칭 회로의 층 구조에 대한 다른 일 예시도이다.
도 3 및 도 4를 참조하면, 상기 제2 스파이럴 전송라인(320)은, 예를 들어, 제1 전송 라인(320-1), 제2 전송 라인(320-2) 및 제3 전송 라인(320-3)을 포함할 수 있다.
상기 제1 전송 라인(320-1)은 상기 다층 기판(100)의 1층 기판(110)의 하부에 배치된 2층 기판(120)에 배치되어, 상기 제1 스파이럴 전송라인(310)의 타단에 제1 도체 비아(V11)를 통해 접속된 일단을 포함할 수 있다.
상기 제2 전송 라인(320-2)은 상기 다층 기판(100)의 2층 기판(120)의 하부에 배치된 3층 기판(130)에 배치되어, 상기 제1 전송 라인(320-1)의 타단에 제2 도체 비아(V21)를 통해 접속된 일단을 포함할 수 있다.
상기 제3 전송 라인(320-3)은 상기 다층 기판(100)의 3층 기판(130)의 하부에 배치된 4층 기판(140)에 배치되어, 상기 제2 전송 라인(320-2)의 타단에 제3 도체 비아(V31)를 통해 접속된 일단과, 상기 출력패드(330)에 제4 도체 비아(V41)를 통해 접속된 타단을 포함할 수 있다.
또한, 상기 제1 스파이럴 전송라인(310)과 제2 스파이럴 전송라인(320)은 스파이럴 구조로 배치될 수 있다. 전술한 바와 같이, 상기 스파이럴 인덕터(300)가 다층의 스파이럴 구조이므로 소형화가 가능하다.
상기 파워 증폭기의 임피던스 매칭 회로는, 제1 기준 접지(GND1) 및 제2 기준 접지(GND2)를 더 포함할 수 있다.
상기 제1 기준 접지(GND1)는 상기 다층 기판(100)의 내부에 배치되어 상기 마이크로 스트립 라인(200)의 기준 전위를 제공할 수 있고, 상기 제2 기준 접지(GND2)는 상기 다층 기판(100)의 내부에 배치되어 상기 스파이럴 인덕터(300)의 기준 전위를 제공할 수 있다.
또한, 상기 제1 기준 접지(GND1)는 상기 다층 기판(100)의 내부중 상기 제2 기준 접지(GND2)와 다른 층에 배치될 수 있고, 상기 제2 기준 접지(GND2)는 상기 다층 기판(100)의 최하층에 배치될 수 있다.
일 예로, 도 3 및 도 4에 도시한 바와 같이, 다층 기판(100)이 6층 구조인 경우, 상기 제1 기준 접지(GND1)는 상기 다층 기판(100)의 3층 기판(130)에 배치될 수 있고, 상기 제2 기준 접지(GND2)는 상기 다층 기판(100)중 최하층인 6층 기판(160)에 배치될 수 있으며, 이에 한정되지는 않는다.
이와 같이, 상기 제1 기준 접지(GND1)는 상기 다층 기판(100)의 내부 층에 배치되는 경우에는 상기 제1 기준접지(GND1)가 상기 다층 기판의 최하층에 배치되는 것보다 상기 마이크로 스트립 라인(200)이 보다 낮은 특성 임피던스를 가질 수 있고, 또한, 스파이럴 인덕터(300)의 하부층중에서 상기 제2 기준 접지(GND2)가 상기 다층 기판(100)의 최하층에 배치됨에 따라, 스파이럴 인덕터(300)의 Q값이 개선될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 제1 커패시터 회로의 일 예시도이다.
도 5를 참조하면, 상기 제1 커패시터 회로(410)는 제1 커패시터(C11) 및 제2 커패시터(C12)를 포함할 수 있다.
상기 제1 커패시터(C11)는 상기 다층 기판(100)의 1층 기판(110)에 배치되어, 상기 마이크로 스트립 라인(200)과 접지 사이에 접속될 수 있다.
상기 제2 커패시터(C12)는 상기 다층 기판(100)의 1층 기판(110)에 배치되어, 상기 제1 커패시터(C11)에 병렬로 접속될 수 있다.
이와 같이, 제1 커패시터(C11) 및 제2 커패시터(C12) 각각은 서로 병렬로 접속됨에 따라, 대형의 큰 용량의 커패시터를 사용하지 않고도 소형의 작은 용량으로 보다 큰 용량을 제공할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 제2 커패시터 회로의 일 예시도이다.
도 6을 참조하면, 상기 제2 커패시터 회로(420)는 제3 커패시터(C21) 및 제4 커패시터(C22)를 포함할 수 있다.
상기 제3 커패시터(C21)는 상기 다층 기판(100)의 1층 기판(110)에 배치되어, 상기 출력패드(330)와 접지 사이에 접속될 수 있다.
상기 제4 커패시터(C22)는 상기 다층 기판(100)의 1층 기판(110)에 배치되어, 상기 제3 커패시터(C21)에 병렬로 접속될 수 있다.
이와 같이, 제3 커패시터(C21) 및 제4 커패시터(C22) 각각은 서로 병렬로 접속됨에 따라, 대형의 큰 용량의 커패시터를 사용하지 않고도 소형의 작은 용량으로 보다 큰 용량을 제공할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 제3 커패시터 회로의 일 예시도이다.
도 7을 참조하면, 상기 제3 커패시터 회로(430)는 제5 커패시터(C31) 및 제6 커패시터(C32)를 포함할 수 있다.
상기 제5 커패시터(C31)는 상기 다층 기판(100)의 1층 기판(110)에 배치되어, 상기 제1 스파이럴 전송라인(310)과 접지 사이에 접속될 수 있다.
상기 제6 커패시터(C32)는 상기 다층 기판(100)의 1층 기판(110)에 배치되어, 상기 제5 커패시터(C31)에 병렬로 접속될 수 있다.
이와 같이, 제5 커패시터(C31) 및 제6 커패시터(C32) 각각은 서로 병렬로 접속됨에 따라, 대형의 큰 용량의 커패시터를 사용하지 않고도 소형의 작은 용량으로 보다 큰 용량을 제공할 수 있다.
또한, 제3 커패시터 회로(430)를 스파이럴 인덕터(300)에 접속시켜 추가함으로서, 스파이럴 인덕터(300)의 소형화 및 임피던스 매칭에 유리할 수 있다.
100: 다층 기판
50: 파워 증폭기
200: 마이크로 스트립 라인
300: 스파이럴 인덕터
310: 제1 스파이럴 전송라인
320: 제2 스파이럴 전송라인
320-1; 제1 전송 라인
320-2: 제2 전송 라인
320-3: 제3 전송 라인
330: 출력패드
410: 제1 커패시터 회로
420: 제2 커패시터 회로
430: 제3 커패시터 회로
500: 직류 차단 커패시터
C11: 제1 커패시터
C12: 제2 커패시터
C21: 제3 커패시터
C22: 제4 커패시터
C31: 제5 커패시터
C32: 제6 커패시터
GND1: 제1 기준 접지
GND2: 제2 기준 접지

Claims (15)

  1. 파워 증폭기를 포함하는 다층 기판:
    상기 다층 기판의 최상부에 배치된 1층 기판에 배치되어, 상기 파워 증폭기에 연결된 마이크로 스트립 라인;
    상기 1층 기판에 배치되어 상기 마이크로 스트립 라인과 접속된 제1 스파이럴 전송라인과, 상기 1층 기판의 하부층중 적어도 하나의 기판에 배치되어, 상기 제1 스파이럴 전송라인에 접속된 제2 스파이럴 전송라인과, 상기 1층 기판에 배치되어 상기 제2 스파이럴 전송라인과 접속된 출력패드를 포함하는 스파이럴 인덕터;
    상기 다층 기판의 1층 기판중 상기 스파이럴 인덕터의 외측에 배치되고, 상기 마이크로 스트립 라인과 접지 사이에 접속되는 제1 커패시터 회로; 및
    상기 다층 기판의 1층 기판중 상기 스파이럴 인덕터의 외측에 배치되고, 상기 출력패드와 접지 사이에 접속된 제2 커패시터 회로; 를 포함하고,
    상기 파워 증폭기의 임피던스 매칭 회로는,
    상기 다층 기판의 내부에 배치되어 상기 마이크로 스트립 라인의 기준 전위를 제공하는 제1 기준 접지를 포함하고,
    상기 마이크로 스트립 라인은 상기 제1 기준접지가 상기 다층 기판의 최하층에 배치되는 것보다 낮은 특성 임피던스를 갖는 파워 증폭기의 임피던스 매칭 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 제2 스파이럴 전송라인은
    상기 다층 기판의 1층 기판의 하부에 배치된 2층 기판에 배치되어, 상기 제1 스파이럴 전송라인에 접속된 제1 전송 라인;
    상기 다층 기판의 2층 기판의 하부에 배치된 3층 기판에 배치되어, 상기 제1 전송 라인에 접속된 제2 전송 라인; 및
    상기 다층 기판의 3층 기판의 하부에 배치된 4층 기판에 배치되어, 상기 제2 전송 라인에 접속된 제3 전송 라인; 을 포함하고,
    상기 제1 스파이럴 전송라인과 제2 스파이럴 전송라인은 스파이럴 구조로 배치되는 파워 증폭기의 임피던스 매칭 회로.
  4. 제1항에 있어서, 상기 제1 커패시터 회로는
    상기 다층 기판의 1층 기판에 배치되어, 상기 마이크로 스트립 라인과 접지 사이에 접속된 제1 커패시터; 및
    상기 다층 기판의 1층 기판에 배치되어, 상기 제1 커패시터에 병렬로 접속된 제2 커패시터;
    를 포함하는 파워 증폭기의 임피던스 매칭 회로.
  5. 제1항에 있어서, 상기 제2 커패시터 회로는
    상기 다층 기판의 1층 기판에 배치되어, 상기 출력패드와 접지 사이에 접속된 제3 커패시터; 및
    상기 다층 기판의 1층 기판에 배치되어, 상기 제3 커패시터에 병렬로 접속된 제4 커패시터;
    를 포함하는 파워 증폭기의 임피던스 매칭 회로.
  6. 제1항에 있어서, 상기 파워 증폭기의 임피던스 매칭 회로는,
    상기 다층 기판의 내부에 배치되어 상기 마이크로 스트립 라인의 기준 전위를 제공하는 제1 기준 접지; 및
    상기 다층 기판의 내부에 배치되어 상기 스파이럴 인덕터의 기준 전위를 제공하는 제2 기준 접지; 를 더 포함하고,
    상기 제1 기준 접지는 상기 다층 기판의 내부중 상기 제2 기준 접지와 다른 층에 배치되고, 상기 제2 기준 접지는 상기 다층 기판의 최하층에 배치되는 파워 증폭기의 임피던스 매칭 회로.
  7. 제1항에 있어서, 상기 파워 증폭기의 임피던스 매칭 회로는,
    상기 다층 기판의 1층 기판에 배치되어, 상기 스파이럴 인덕터의 출력패드와 출력단자 사이에 연결된 직류 차단 커패시터를 더 포함하는 파워 증폭기의 임피던스 매칭 회로.
  8. 파워 증폭기를 포함하는 다층 기판;
    상기 다층 기판에 배치되어, 상기 파워 증폭기에 연결된 마이크로 스트립 라인;
    상기 다층 기판의 1층 기판에 배치되어 상기 마이크로 스트립 라인과 접속된 제1 스파이럴 전송라인과, 상기 1층 기판의 하부층중 적어도 하나의 기판에 배치되어, 상기 제1 스파이럴 전송라인에 접속된 제2 스파이럴 전송라인과, 상기 1층 기판에 배치되어 상기 제2 스파이럴 전송라인과 접속된 출력패드를 포함하는 스파이럴 인덕터;
    상기 다층 기판의 1층 기판중 상기 스파이럴 인덕터의 외측에 배치되고, 상기 마이크로 스트립 라인과 접지 사이에 접속되는 제1 커패시터 회로;
    상기 다층 기판의 1층 기판중 상기 스파이럴 인덕터의 외측에 배치되고, 상기 출력패드와 접지 사이에 접속된 제2 커패시터 회로; 및
    상기 다층 기판의 1층 기판중 상기 스파이럴 인덕터의 외측에 배치되고, 상기 제1 스파이럴 전송라인과 접지 사이에 접속된 제3 커패시터 회로; 를 포함하고,
    상기 파워 증폭기의 임피던스 매칭 회로는,
    상기 다층 기판의 내부에 배치되어 상기 마이크로 스트립 라인의 기준 전위를 제공하는 제1 기준 접지를 포함하고,
    상기 마이크로 스트립 라인은 상기 제1 기준접지가 상기 다층 기판의 최하층에 배치되는 것보다 낮은 특성 임피던스를 갖는 파워 증폭기의 임피던스 매칭 회로.
  9. 삭제
  10. 제8항에 있어서, 상기 제2 스파이럴 전송라인은
    상기 다층 기판의 1층 기판의 하부에 배치된 2층 기판에 배치되어, 상기 제1 스파이럴 전송라인에 접속된 제1 전송 라인;
    상기 다층 기판의 2층 기판의 하부에 배치된 3층 기판에 배치되어, 상기 제1 전송 라인에 접속된 제2 전송 라인; 및
    상기 다층 기판의 3층 기판의 하부에 배치된 4층 기판에 배치되어, 상기 제2 전송 라인에 접속된 제3 전송 라인; 을 포함하고,
    상기 제1 스파이럴 전송라인과 제2 스파이럴 전송라인은 스파이럴 구조로 배치되는 파워 증폭기의 임피던스 매칭 회로.
  11. 제8항에 있어서, 상기 제1 커패시터 회로는
    상기 다층 기판의 1층 기판에 배치되어, 상기 마이크로 스트립 라인과 접지 사이에 접속된 제1 커패시터; 및
    상기 다층 기판의 1층 기판에 배치되어, 상기 제1 커패시터에 병렬로 접속된 제2 커패시터;
    를 포함하는 파워 증폭기의 임피던스 매칭 회로.
  12. 제8항에 있어서, 상기 제2 커패시터 회로는
    상기 다층 기판의 1층 기판에 배치되어, 상기 출력패드와 접지 사이에 접속된 제3 커패시터; 및
    상기 다층 기판의 1층 기판에 배치되어, 상기 제3 커패시터에 병렬로 접속된 제4 커패시터;
    를 포함하는 파워 증폭기의 임피던스 매칭 회로.
  13. 제8항에 있어서, 상기 제3 커패시터 회로는
    상기 다층 기판의 1층 기판에 배치되어, 상기 제1 스파이럴 전송라인과 접지 사이에 접속된 제5 커패시터; 및
    상기 다층 기판의 1층 기판에 배치되어, 상기 제5 커패시터에 병렬로 접속된 제6 커패시터;
    를 포함하는 파워 증폭기의 임피던스 매칭 회로.
  14. 제8항에 있어서, 상기 파워 증폭기의 임피던스 매칭 회로는,
    상기 다층 기판의 내부에 배치되어 상기 마이크로 스트립 라인의 기준 전위를 제공하는 제1 기준 접지; 및
    상기 다층 기판의 내부에 배치되어 상기 스파이럴 인덕터의 기준 전위를 제공하는 제2 기준 접지; 를 더 포함하고,
    상기 제1 기준 접지는 상기 다층 기판의 내부중 상기 제2 기준 접지와 다른 층에 배치되고, 상기 제2 기준 접지는 상기 다층 기판의 최하층에 배치되는 파워 증폭기의 임피던스 매칭 회로.
  15. 제8항에 있어서, 상기 파워 증폭기의 임피던스 매칭 회로는,
    상기 다층 기판의 1층 기판에 배치되어, 상기 스파이럴 인덕터의 출력패드와 출력단자 사이에 연결된 직류 차단 커패시터를 더 포함하는 파워 증폭기의 임피던스 매칭 회로.






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