KR101461633B1 - 이미지 센서 및 그의 제조방법 - Google Patents
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Abstract
이미지 센서 및 그의 제조방법을 제공한다. 상기 이미지 센서 및 그의 제조방법은 제조 단가를 낮추고 그리고 신뢰성이 높은 도전 패드를 제공할 수 있다. 이를 위해서, 기판에 패드 영역이 배치될 수 있다. 상기 패드 영역은 기판 대비 불순물 이온들의 농도를 크게 가질 수 있다. 상기 기판을 식각 마스크로 사용해서 패드 영역을 선택적으로 제거하여 홀을 형성할 수 있다. 상기 기판의 홀에 도전 패드를 형성할 수 있다.
이미지 센서, 기판, 패드 영역, 도전 패드
Description
실시예들은 이미지 센서 및 그의 제조방법에 관한 것이다.
일반적으로, 이미지 센서는 빛(Light)에 노출된 물체의 광 신호(Optical Signal)들을 받아서 이를 전기 신호(Electric Signal)들로 바꾸는 반도체 장치이다. 상기 이미지 센서는 픽셀 어레이 영역 및 주변 회로 영역을 가질 수 있다. 상기 광 신호들은 픽셀 어레이 영역에 조사될 수 있다. 상기 주변 회로 영역은 픽셀 어레이 영역과 함께 빛의 감도에 따라서 광 신호들을 전기 신호들로 바꿀 수 있다. 이를 통해서, 상기 이미지 센서는 전자 부품들에 내장되어서 물체를 영상화하는데 보조 역할을 할 수 있다.
그러나, 상기 이미지 센서는 다양한 용도를 위해서 개발되지만 시장성을 위해서 제조 단가를 고려하여 개발되어져야만 한다. 상기 이미지 센서의 제조 단가는 고집적화 및 다기능화에 적극 대응되어서 높아질 수 있다. 상기 이미지 센서의 고집적화 및 다기능화는 반도체 제조 라인에서 반도체 기판 상에 반도체 제조 공정들의 반복적인 수행을 통해서 구현될 수 있다. 따라서, 상기 이미지 센서의 제조 단 가는 반도체 제조 공정들에 의존될 수 있다.
실시예들이 해결하고자 하는 과제는 반도체 제조 공정들의 수행을 단순화해서 제조 단가를 낮출 수 있는 이미지 센서의 제조방법을 제공하는데 있다.
실시예들이 해결하고자 하는 다른 과제는 제품 신뢰성이 향상된 이미지 센서를 제공하는데 있다.
상기 과제들의 해결 수단으로써, 실시예들은 이미지 센서 및 그의 제조방법을 제공할 수 있다.
실시예들에 따르는 이미지 센서의 제조방법은 반도체 기판을 준비하는 것을 포함할 수 있다. 상기 반도체 기판은 차례로 적층되는 제 1 및 2 기판들을 가질 수 있다. 그리고, 상기 제 1 및 2 기판들은 도전성을 가질 수 있다. 상기 반도체 기판에 패드 영역을 형성할 수 있다. 상기 패드 영역은 상기 제 2 기판의 소정 영역을 지나서 상기 제 1 기판과 접촉할 수 있다. 그리고, 상기 패드 영역의 불순물 이온들의 농도는 상기 제 2 기판의 불순물 이온들의 농도 대비 큰 크기를 가질수 있다. 상기 패드 영역을 덮도록 상기 반도체 기판 상에 절연막을 형성할 수 있다. 상기 반도체 기판으로부터 상기 제 1 기판을 선택적으로 제거할 수 있다. 상기 제 2 기판의 상기 패드 영역에 정렬되도록 상기 제 2 기판 및 상기 절연막에 패드 홀을 형성할 수 있다.
선택된 실시예들에 따라서, 상기 제 1 및 2 기판들은 동일 형 및 다른 형 중 선택된 하나의 불순물 이온들을 가질 수 있다. 상기 제 1 기판의 불순물 이온들의 농도는 상기 제 2 기판의 불순물 이온들의 농도 대비 큰 크기를 가질 수 있다.
선택된 실시예들에 따라서, 상기 제 2 기판은 픽셀 어레이 영역 및 주변 회로 영역을 가질 수 있다. 상기 픽셀 어레이 영역 및 상기 주변 회로 영역은 활성 영역들을 가질 수 있다. 상기 활성 영역들의 각각은 복수 개의 확산층들을 가질 수 있다. 상기 확산층들의 불순물 이온들의 적어도 일부는 상기 패드 영역에 형성될 수 있다. 상기 패드 영역은 상기 주변 회로 영역에 형성될 수 있다. 그리고, 상기 픽셀 어레이 영역은 포토 다이오드를 적어도 하나 가질 수 있다.
선택된 실시예들에 따라서, 상기 제 1 기판을 선택적으로 제거하는 것은 상기 반도체 기판 상에 평탄화 공정을 수행하는 것을 포함할수 있다. 상기 펴탄화 공정은 상기 제 1 및 2 기판들의 불순물 이온들의 농도 크기를 이용해서 상기 제 2 기판을 노출시키도록 수행될 수 있다. 상기 평탄화 공정은 화학 기계적 연마, 에칭 백 및 이방성 식각 기술 중 선택된 하나를 사용해서 수행될 수 있다.
나머지 실시예들에 따라서, 상기 절연막은 적어도 하나의 도전 배선을 가질 수 있다. 이때에, 상기 패드 홀을 형성하는 것은 상기 제 2 기판을 식각 마스크 및 식각 버퍼막으로 사용해서 상기 패드 영역을 습식 식각하여 상기 절연막을 노출시키는 유도 홀을 형성하는 것, 그리고 상기 제 2 기판을 식각 마스크로 사용해서 상기 절연막을 부분적으로 식각하여 상기 도전 배선을 노출시키는 접속홀을 형성하는 것을 포함할 수 있다.
나머지 실시예들에 따라서, 상기 이미지 센서의 제조방법은 상기 제 2 기판, 상기 절연막 및 상기 도전 배선 상에 표면 식각 처리를 수행하는 것, 상기 패드 홀을 컨포멀하게 덮도록 상기 제 2 기판 상에 반사 방지막을 형성하하는 것, 및 상기 반사 방지막 아래에 위치하도록 상기 제 2 기판, 상기 절연막 및 상기 도전 배선들에 N 및 P 형들 중 선택된 하나의 도전성을 가지는 확산층을 형성하는 것을 더 포함할 수 있다.
나머지 실시예들에 따라서, 상기 이미지 센서의 제조방법은 상기 패드 홀을 컨포멀하게 덮도록 상기 반사 방지막 상에 절연 스페이서막을 형성하는 것, 상기 도전 배선이 노출되도록 상기 절연 스페이서막 및 상기 반사 방지막을 식각해서 상기 패드 홀의 측벽을 둘러싸도록 절연 스페이서를 형성하는 것, 및 상기 패드 홀을 채워서 상기 패드 홀의 주변을 덮도록 도전 패드를 형성하는 것을 더 포함할 수 있다.
실시예들에 따르는 이미지 센서는 적어도 하나의 도전 배선을 가지고 그리고 상기 도전 배선을 노출시키도록 접속홀을 가지는 절연막을 포함할 수 있다. 상기 절연막 상에 기판을 배치할 수 있다. 상기 기판은 상기 접속 홀과 정렬하는 유도 홀을 가질 수 있다. 상기 기판의 표면, 상기 유도 홀 및 접속홀의 측벽, 그리고 상기 접속홀의 밑면에 확산층이 배치될 수 있다. 상기 확산층 및 상기 도전 배선 중 적어도 하나를 노출시키도록 상기 유도 홀 및 접속 홀에 반사 방지막 및 절연 스페이서가 차례로 적층될 수 있다. 상기 유도 홀 및 접속 홀은 패드 홀을 구성할 수 있다.
선택된 실시예들에 따라서, 상기 기판은 픽셀 어레이 영역 및 주변 회로 영 역을 가질 수 있다. 상기 픽셀 어레이 영역은 포토 다이오드를 적어도 하나 가질 수 있다. 상기 주변 회로 영역은 상기 패드 홀을 적어도 하나 가질 수 있다. 그리고, 상기 확산층은 불순물 이온들을 가지면서 상기 픽셀 어레이 영역 및 상기 주변 회로 영역에 배치될 수 있다.
나머지 실시예들에 따라서, 상기 반사 방지막은 상기 패드 홀의 상기 측벽을 둘러싸면서 상기 패드 홀의 상기 밑면을 부분적으로 덮을 수 있다. 그리고, 상기 반사 방지막은 상기 패드 홀로부터 연장해서 상기 픽셀 어레이 영역 및 상기 주변 회로 영역의 상기 기판 상에 배치될 수 있다. 상기 절연 스페이서는 상기 패드 홀의 상기 측벽 상에 배치될 수 있다.
나머지 실시예들에 따라서, 상기 이미지 센서는 상기 패드 홀을 채우면서 상기 패드 홀 주변의 상기 반사 방지막 상에 도전 패드를 더 포함할 수 있다.
상기 실시예들은 반도체 기판 상에 패드 홀을 정의하기 위해서 반도체 기판 상에 포토 공정을 적용하지 않는 이미지 센서의 제조방법을 제공할 수 있다. 이를 통해서, 상기 실시예들은 반도체 제조 공정들의 수행을 단순화해서 이미지 센서의 제조 단가를 낮추는데 기여할 수 있다. 그리고, 상기 실시예들은 이미지 센서의 제조방법을 통해서 종래 기술 대비 신뢰성을 가지는 이미지 센서를 제공할 수 있다.
상기 실시예들의 양태들은 이후로 첨부 도면들을 참조해서 설명하기로 한다. 그러나, 상기 실시예들은 여러 가지 다른 형태들로 구체화되어질 수 있고, 그리고 여기에서 설명되는 양태들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 양태들은 실시예들을 더욱 철저하고 그리고 완전하게 되도록 해주며, 당업자에게 실시예들의 영역을 충분히 전달할 수 있도록 해준다. 비록 제 1, 제 2 .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어질 것이다. 단지, 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다.
여기에서, 사용되어진 바와 같이, '확산층' 용어는 반도체 제조 라인에서 이온 주입 공정의 결과물을 설명하기 위해서 사용되어질 수 있다. 그리고, '상부측, 하부측, 선택적, 일부, 나머지, 상에" 등과 같이 특별히 상대적인 용어들은 선택된 구성 요소, 다른 구성 요소와 어떤 형상과의 상대적인 관계, 또는 도면들에 도시된 형상을 간단하게 설명하는데 설명의 간소화를 위해서 사용되어질 수 있다. 그리고, 여기에서 전문용어의 사용은 특별한 양태들을 단지 설명하기 위함이지 실시예들을 한정하려는 것은 아니다.
이제, 실시예들에 따르는 이미지 센서는 도 1 내지 3 을 참조해서 설명하기로 한다.
도 1 은 실시예들에 따라는 이미지 센서를 보여주는 평면도이고, 그리고 도 2 는 도 1 의 픽셀 영역(A) 을 보여주는 회로도이다. 더불어서, 도 3 은 도 1 및 2 의 B 및 C 영역들을 보여주는 배치도이다.
도 1 을 참조하면, 실시예들에 따르는 이미지 센서(140)는 지지판(100) 상에 픽셀 어레이 영역(Pixel Array Region; 133) 및 주변 회로 영역을 포함할 수 있다. 상기 픽셀 어레이 영역(133)은 픽셀 영역(A)을 복수 개 가질 수 있다. 상기 픽셀 영역(A)은 지지판(100)의 열들 및 행들을 따라서 픽셀 어레이 영역(133) 내 이차원적으로 배치될 수 있다. 상기 픽셀 영역(A)은 빛(Light)이 조사되어서 광 신호(Optical Signal)들을 전기 신호(Electric Signal)들로 바꿀 수 있다. 상기 픽셀 어레이 영역(133)은 nMOS 트랜지스터들, 또는 nMOS 및 pMOS 트랜지스터들을 가질 수 있다.
상기 주변 회로 영역(Peripheral Circuit Region)은 픽셀 어레이 영역(133)을 둘러싸도록 배치될 수 있다. 상기 주변 회로 영역은 옵티칼 블랙 영역(Optical Black Region; 136) 및 주변 영역(Peripheral Region; 139)을 포함할 수 있다. 상기 옵티칼 블랙 영역(136)은 픽셀 어레이 영역(133)과 동일하게 픽셀 영역(A)을 복수 개 가질 수 있다. 상기 옵티칼 블랙 영역(136)은 빛이 조사되지 않도록 차광막(Light-shielding Layer)을 가질 수 있다. 상기 옵티칼 블랙 영역(136)은 nMOS 트랜지스터들, 또는 nMOS 및 pMOS 트랜지스터들을 가질 수 있다.
상기 주변 영역(139)은 픽셀 어레이 영역(133) 및 옵티칼 블랙 영역(136)과 다른 구조를 가질 수 있다. 상기 주변 영역(139)은 내부 회로(도면에 미 도시)를 가지고 픽셀 어레이 영역(133) 및 옵티칼 블랙 영역(136) 및 픽셀 어레이 영역(139)의 전기 신호들을 처리할 수 있다. 상기 주변 영역(139)은 nMOS 및 pMOS 트랜지스터들을 가질 수 있다. 상기 주변 영역(139)은 패드 형성 영역(Pad-forming Region; C)을 복수 개 가질 수 있다. 상기 패드 형성 영역(C)은 도전 패드(129)를 가질 수 있다. 상기 도전 패드(129)는 내부 회로를 통해서 픽셀 어레이 영역(133) 및 옵티칼 블랙 영역(136)을 외부와 전기적으로 연결시킬 수 있다.
도 2 를 참조하면, 상기 픽셀 영역(A)은 전기적으로 서로 접속하는 제 1 내지 4 트랜지스터들(E1, E2, E3 및 E4)을 포함할 수 있다. 상기 제 1 내지 4 트랜지스터들(E1, E2, E3 및 E4)은 nMOS 트랜지스터일 수 있다. 상기 제 1 트랜지스터(E1)는 서로 다른 체적들을 각각 가지는 소오스 및 드레인 영역들을 가질 수 있다. 이를 위해서, 상기 제 1 트랜지스터(E1)는 소오스 영역 또는 드레인 영역에 포토 다이오드(Photodiode; PD)를 가질 수 있다.
상기 제 2 내지 4 트랜지스터들(E2, E3 및 E4)의 각각은 실질적으로 동일한 체적을 가지는 소오스 및 드레인 영역들을 가질 수 있다. 상기 포토 다이오드(PD)에 대응하도록 제 1, 2 및 4 트랜지스터들(E1, E2 및 E4)에 회로 라인들(L1, L2, L3 및 L4)이 전기적으로 연결될 수 있다. 실시예들의 설명을 단순화시키기 위해서, 상기 제 1 내지 4(E1, E2, E3 및 E4) 중 제 1 트랜지스터(E1)와 관련된 트랜지스터 형성 영역(Transistor-forming region; B)에 관심을 두기로 한다.
도 3 을 참조하면, 상기 제 1 트랜지스터 형성 영역(B)은 픽셀 활성 영역(14), 게이트 패턴(38) 및 픽셀 도전 배선(73)을 포함할 수 있다. 상기 픽셀 활성 영역(14)은 지면 상에서 게이트 패턴(38)의 왼쪽에 도 2 의 포토 다이오드(PD)를 가질 수 있다. 상기 픽셀 활성 영역(14)은 지면 상에서 게이트 패턴(38)의 오른쪽에 포토 다이오드(PD) 대비 체적이 작은 확산층을 가질 수 있다. 상기 게이트 패턴(38)은 포토 다이오드(PD) 내 저장된 전하의 이동을 컨트롤할 수 있다.
상기 픽셀 도전 배선(73)은 콘택 홀(66)을 통해서 게이트 패턴(38)과 전기적으로 접속할 수 있다. 상기 픽셀 도전 배선(73)은 도 2 의 제 1 트랜지스터(E1)에 전기적으로 연결된 회로 라인(L3)에 대응될 수 있다. 한편, 실시예들의 설명을 단순화시키기 위해서 트랜지스터 형성 영역(B)과 더불어서 주변 영역(139) 중 도 1 의 패드 형성 영역(C)에 관심을 두기로 한다. 상기 패드 형성 영역(C)은 주변 활성 영역(18), 제 1 내지 3 도전 배선들(76, 84, 94) 및 도전 패드(129)를 포함할 수 있다.
상기 주변 활성 영역(18)은 패드 형성 영역(C) 이외에 주변 회로 영역(139)의 내부 회로도에 복수 개 배치될 수도 있다. 상기 도전 패드(129)는 패드 홀(119)을 통해서 제 1 도전 배선(76)과 전기적으로 접속할 수 있다. 상기 트랜지스터 형성 영역(B) 및 패드 형성 영역(C)은 실시예들에 따르는 이미지 센서(140)에 포함될 수 있다.
다음으로, 실시예들에 따르는 이미지 센서의 제조방법을 설명한다.
도 4 내지 8 은 도 3 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 이미지 센서의 제조방법을 설명해주는 단면도들이다.
도 4 를 참조하면, 반도체 기판(9)에 소자 분리 영역(10)을 형성할 수 있다. 상기 소자 분리 영역(10)은 도 1 의 픽셀 어레이 영역(133) 및 주변 회로 영역(136, 139)에 형성될 수 있다. 상기 소자 분리 영역(10)은 픽셀 어레이 영역(133)에 픽셀 영역(A)을 복수 개 한정할 수 있다. 이를 위해서, 상기 소자 분리 영역(10)은 픽셀 영역(A)에 픽셀 활성 영역(14)을 하나 대응시키도록 형성될 수 있 다.
상기 픽셀 활성 영역(14)은 도 2 의 제 2 내지 4 트랜지스터들(E2, E3 및 E4)을 따라서 형성될 수 있다. 상기 소자 분리 영역(10)은 주변 회로 영역에서 주변 활성 영역(18)을 복수 개 한정할 수 있다. 이를 위해서, 상기 주변 활성 영역(18)은 옵티칼 블랙 영역(136)에 복수 개 형성될 수 있다. 상기 옵티칼 블랙 영역(136)의 주변 활성 영역(18)은 픽셀 어레이 영역(133)의 픽셀 활성 영역(14)과 동일한 모양이거나 다른 모양일 수 있다.
상기 주변 활성 영역(18)은 도 1 의 주변 영역(139)의 내부 회로에 복수 개 형성될 수 있다. 이를 통해서, 상기 주변 활성 영역(18)은 패드 형성 영역(C)에도 하나 형성될 수 있다. 상기 반도체 기판(9)은 차례로 적층되는 제 1 및 2 기판들(3, 6)을 포함할 수 있다. 상기 제 1 및 2 기판들(3, 6)은 단결정 실리콘을 포함할 수 있다. 상기 제 1 및 2 기판들(3, 6)의 각각은 N 또는 P 형의 도전성을 가질 수 있다.
상기 제 1 기판(3)의 불순물 이온들의 도즈(Dose)는 제 2 기판(6)의 불순물 이온의 도즈보다 큰 크기를 가질 수 있다. 이를 통해서, 상기 제 1 및 2 기판들(3, 6)은 이후로 수행될 수 있는 선택된 식각 공정에 대해서 서로 다른 식각률들을 각각 가질 수 있다. 상기 픽셀 활성 영역(14) 및 주변 활성 영역(18)은 제 2 기판(6)에 형성될 수 있다. 계속해서, 상기 픽셀 어레이 영역(14)의 소자 분리 영역(10) 아래에 제 1 확산층(20)을 형성할 수 있다.
상기 제 1 확산층(20)은 픽셀 활성 영역(14)을 전기적으로 고립시켜줄 수 있 다. 한편, 상기 제 1 확산층(20)은 옵티칼 블랙 영역(136)의 소자 분리 영역(10) 아래에도 형성될 수 있다. 더불어서, 상기 주변 영역(139)의 소자 분리 영역(10) 아래의 일부에도 제 1 확산층(20)이 형성될 수 있다. 상기 주변 영역(139)의 소자 분리 영역(10) 아래의 나머지에 제 2 확산층(도면에 미 도시)이 형성될 수 있다. 따라서, 상기 주변 활성 영역(18)은 제 1 확산층(20) 또는 제 2 확산층을 가지고 전기적으로 고립될 수 있다.
좀 더 상세하게 설명하면, 상기 제 1 확산층(20) 및 제 2 확산층은 픽셀 어레이 영역(14) 및 주변 회로 영역(136, 139)에서 nMOS 및 pMOS 트랜지스터들의 벌크 바디(Bulk Body)를 전기적으로 고립시켜줄 수 있다. 상기 제 1 확산층(20)의 불순물 이온들은 제 2 확산층의 불순물 이온들과 다른 도전성을 가질 수 있다. 상기 제 1 확산층(20) 또는 제 2 확산층의 불순물 이온들은 제 2 기판(6)의 불순물 이온들과 동일한 도전성을 가지거나 다른 도전성을 가질 수 있다.
상기 패드 형성 영역(C) 내 주변 활성 영역(18)에 패드 영역(55)을 형성할 수 있다. 상기 패드 영역(55)은 픽셀 어레이 영역(133) 및/ 또는 주변 회로 영역(136, 139)에 불순물 이온들이 주입되는 동안 제 1 확산층(20) 및/ 또는 제 2 확산층을 사용해서 형성될 수 있다. 상기 제 1 확산층(20) 및 제 2 확산층의 각각은 이온 주입 공정, 또는 포토 및 이온 주입 공정들을 통해서 제 2 기판(6)에 형성될 수 있다.
상기 패드 영역(55)은 제 2 기판(6)에 나타낸 제 1 확산층(20) 및/ 또는 제 2 확산층의 불순물 이온들의 자취(Trace)일 수 있다. 한편, 상기 제 1 확산층(20) 은 소자 분리 영역(10)의 아래, 그리고 픽셀 활성 영역(14)에도 형성될 수 있다. 상기 제 2 확산층은 소자 분리 영역(10)의 아래, 그리고 주변 활성 영역(18)에도 형성될 수 있다. 또한, 상기 픽셀 어레이 영역(133) 및 옵티칼 블랙 영역(136)에 셀 웰 확산층(도면에 미 도시; Cell Well Diffusion Layer)이 형성될 수 있다.
상기 셀 웰 활성 영역은 주변 영역(139)의 일부에도 형성될 수 있다. 상기 셀 웰 확산층은 제 1 확산층(20) 및 제 2 확산층 아래에 형성될 수 있다. 이를 통해서, 상기 셀 웰 확산층은 반도체 기판(9)의 내부 및 외부의 전기적 충격으로부터 픽셀 어레이 영역(133), 옵티칼 블랙 영역(136), 및 주변 영역(139)의 일부를 보호할 수 있다. 상기 주변 영역(139)의 나머지에 주변 웰 확산층(도면에 미 도시; Peripheral Well Diffusion Layer)이 형성될 수 있다.
상기 주변 웰 확산층은 제 1 확산층(20) 및 제 2 확산층 아래에 형성될 수 있다. 이를 통해서, 상기 주변 웰 확산층은 반도체 기판(9)의 내부 및 외부의 전기적 충격으로부터 주변 영역(139)의 나머지를 보호할 수 있다. 상기 셀 웰 확산층의 불순물 이온들은 주변 웰 확산층의 불순물 이온들과 다른 도전성을 가질 수 있다. 상기 셀 웰 확산층 및/ 또는 주변 웰 확산층은 패드 형성 영역(C)의 패드 영역(55)에 형성될 수 있다. 상기 셀 및 주변 웰 확산층들의 각각은 이온 주입 공정, 또는 포토 및 이온 주입 공정들을 통해서 제 2 기판(6)에 형성될 수 있다.
도 5 를 참조하면, 상기 픽셀 어레이 영역(133)에 게이트 패턴(38)을 복수 개 형성할 수 있다. 상기 게이트 패턴(38)은 선택된 픽셀 영역(A)의 픽셀 활성 영역(14) 상에 형성될 수 있다. 상기 게이트 패턴(38)은 픽셀 활성 영역(14) 내 제 2 내지 제 4 트랜지스터들(E2, E3 및 E4)의 각각에 대응해서 형성될 수 있다. 더불어서, 상기 게이트 패턴(38)은 주변 회로 영역(136, 139)이 내부 회로에 대응해서 복수 개 형성할 수 있다.
상기 게이트 패턴(38)은 도핑된 폴리실리콘, 메탈, 메탈실리사이드 또는 이들의 적층 물질을 포함할 수 있다. 상기 게이트 패턴(38) 아래에 게이트 절연 패턴(34)을 형성할 수 있다. 상기 게이트 절연 패턴(34)은 실리콘 옥사이드, 실리콘 나이트라이드, 메탈 나이트라이드, 메탈 옥사이드 또는 이들의 적층 물질을 포함할 수 있다. 상기 픽셀 어레이 영역(133) 및 옵티칼 블랙 영역(136)에 제 3 및 4 확산층들(44, 48)을 형성할 수 있다.
상기 픽셀 영역(A)의 픽셀 활성 영역(14) 및 옵티칼 블랙 영역(136)의 주변 활성 영역(18)이 동일한 모양을 가지는 경우에, 상기 제 3 확산층(44)은 게이트 패턴(38)의 일측부에 위치하도록 픽셀 영역(A)의 픽셀 활성 영역(14) 및 옵티칼 블랙 영역(136)의 주변 활성 영역(18)에 형성될 수 있다. 상기 제 3 확산층(44)은 포토 다이오드(PD)일 수 있다. 상기 제 3 확산층(44)은 선택된 하나의 도전성을 가지거나 서로 다른 도전성들을 가지는 불순물 이온들을 가질 수 있다.
상기 제 3 확산층(44)이 선택된 하나의 도전성의 불순물 이온들을 가지는 경우에, 상기 제 3 확산층(44)는 제 1 확산층(20) 및 제 2 기판(6)과 다른 도전성을 가질 수 있다. 상기 제 3 확산층(44)은 제 2 확산층과 동일한 도전성을 가질 수도 있다. 상기 제 3 확산층(44)이 서로 다른 도전성들의 불순물 이온들을 가지는 경우에, 상기 제 3 확산층(44) 일부는 제 1 확산층(20) 및 제 2 기판(6)과 동일 도전성 을 가질 수 있다. 상기 제 3 확산층(44)의 나머지는 제 2 확산층과 동일한 도전성을 가질 수 있다.
계속해서, 상기 픽셀 영역(A)의 픽셀 활성 영역(14) 및 옵티칼 블랙 영역(136)의 주변 활성 영역(18)이 동일한 모양을 가지는 경우에, 상기 제 4 확산층(48)은 게이트 패턴(38)의 다른 측부에 위치하도록 픽셀 영역(A)의 픽셀 활성 영역(14) 및 옵티칼 블랙 영역(136)의 주변 활성 영역(18)에 형성될 수 있다. 그리고, 상기 제 4 확산층(48)은 제 2 내지 4 트랜지스터들(E2, E3 및 E4)의 각각의 양측부들에 형성될 수 있다. 상기 제 4 확산층(48)은 제 2 내지 4 트랜지스터들(E2, E3 및 E4)의 각각에서 소오스 및 드레인 영역들일 수 있다.
상기 제 4 확산층(48)은 주변 영역(139)의 일부에서 게이트 패턴(38)의 양측부들에 위치하도록 주변 활성 영역(18)에 형성될 수 있다. 상기 제 4 확산층(48)은 주변 영역(139)의 일부에서 트랜지스터의 소오스 및 드레인 영역들일 수 있다. 상기 제 4 확산층(48)은 제 3 확산층(44)의 적어도 일부와 동일한 도전성을 가질 수 있다. 상기 주변 영역(139)의 나머지에서 게이트 패턴(38)의 양측부들에 위치하도록 주변 활성 영역(18)에 제 5 확산층(도면에 미 도시)이 형성될 수 있다.
상기 제 5 확산층은 주변 영역(139)의 나머지에서 트랜지스터의 소오스 및 드레인 영역들일 수 있다. 상기 제 5 확산층은 제 4 확산층(48)과 다른 도전성의 불순물 이온들을 가질 수 있다. 상기 제 3 확산층(44), 제 4 확산층(48) 및 제 5 확산층은 포토 공정 및 이온 주입 공정을 통해서 제 2 기판(6)에 형성될 수 있다. 상기 제 3 확산층(44), 제 4 확산층(48) 및/ 또는 제 5 확산층은 패드 형성 영 역(C)의 패드 영역(55)에 형성될 수 있다.
한편, 상기 게이트 패턴(38)이 반도체 기판(9) 상에 형성되기 전에, 상기 픽셀 어레이 영역(133) 및 주변 회로 영역(136, 139)에 셀 및 주변 문턱 조절 확산층들(도면에 미 도시)이 각각 형성될 수 있다. 상기 셀 및 주변 문턱 조절 확산층들은 픽셀 활성 영역(14) 및 주변 활성 영역(18)의 주 표면들 주변에 형성될 수 있다. 상기 패드 영역(55)은 셀 문턱 조절 확산층 및/ 또는 주변 문턱 조절 확산층을 가질 수 있다.
상기 제 5 확산층이 형성된 후에, 상기 패드 영역(55)은 제 2 기판(6)을 지나서 제 1 기판(3)과 접촉하도록 형성될 수 있다. 상기 패드 영역(55)의 불순물 이온들의 도즈는 제 2 기판(6)의 불순물 이온들의 도즈 대비 큰 크기를 가질 수 있다. 이를 통해서, 상기 제 2 기판(6) 및 패드 영역은 이후로 수행될 수 있는 선택된 식각 공정에 대해서 서로 다른 식각률들을 각각 가질 수 있다.
도 6 을 참조하면, 상기 픽셀 어레이 영역(133) 및 주변 회로 영역(136, 139)에 제 1 절연막(63)을 형성할 수 있다. 이때에, 상기 제 1 절연막(63)은 픽셀 활성 영역(14)의 게이트 패턴(38) 및 패드 형성 영역(C)의 패드 영역(55) 상에 형성될 수 있다. 상기 제 1 절연막(63)은 게이트 패턴(38)과 다른 식각률을 가지는 절연 물질을 포함할 수 있다. 상기 제 1 절연막(63)의 소정 영역을 부분적으로 제거해서 콘택 홀(66)을 형성할 수 있다.
상기 콘택 홀(66)은 게이트 패턴(38)을 노출시키도록 형성될 수 있다. 상기 콘택 홀(66)은 포토 공정 및 식각 공정을 통해서 형성될 수 있다. 상기 콘택 홀(66)에 콘택 플러그(69)를 형성할 수 있다. 상기 콘택 플러그(69)는 도전 물질을 포함할 수 있다. 상기 콘택 플러그(69)는 증착 공정 및 식각 공정을 통해서 형성될 수 있다. 상기 콘택 플러그(69)와 접촉하도록 제 1 절연막(63) 상에 픽셀 도전 배선(L3; 73)을 형성할 수 있다.
상기 픽셀 도전 배선(73)은 게이트 패턴(38) 그리고 제 3 및 4 확산층들(44, 48)과 함께 도 2 의 제 1 트랜지스터(E1)를 구성할 수 있다. 한편, 상기 패드 형성 영역(C)의 제 1 절연막(63) 상에 제 1 도전 배선(76)을 형성할 수 있다. 상기 픽셀 어레이 영역(133) 및 주변 회로 영역(136, 139)에 제 2 내지 4 절연막들(79, 88 및 98)을 형성할 수 있다. 상기 제 2 내지 4 절연막들(79, 88 및 98)은 제 1 절연막(63) 상에 위치해서 제 1 도전 배선(76)을 덮도록 형성될 수 있다.
상기 제 2 내지 4 절연막들(79, 88 및 98)은 제 1 절연막(63)과 동일한 식각률을 가지거나 다른 식각률을 가지는 절연물질을 포함할 수 있다. 상기 제 2 내지 4 절연막들(79, 88 및 98)은 서로 다른 식각률들을 각각 가질 수 있다. 상기 제 1 내지 4 절연막들(63, 79, 88 및 98)의 각각은 증착 공정을 통해서 형성될 수 있다. 상기 제 3 및 4 절연막들(88, 98)은 제 2 및 3 도전 배선들(84, 94)을 각각 가지도록 형성될 수 있다. 상기 픽셀 도전 배선(73)은 제 1 내지 3 도전 배선들(76, 84 및 94)과 함께 알루미늄 및 구리 중 선택된 하나를 사용해서 형성될 수 있다.
상기 픽셀 도전 배선(73), 그리고 제 1 내지 3 도전 배선들(76,84 및 94)은 그 배선들(73, 76, 84 및 94)의 하부 및/ 또는 상부에 메탈, 메탈 질화물 또는 이들의 적층물질을 가질 수 있다. 상기 픽셀 도전 배선(73), 그리고 제 1 내지 3 도 전 배선들(76, 84, 94)의 각각은 증착 공정, 포토 공정 및 식각 공정을 통해서 형성될 수 있다. 계속해서, 상기 제 4 절연막(98) 상에 지지판(100)을 형성할 수 있다. 상기 지지판(100)은 픽셀 어레이 영역(133) 및 주변 회로 영역(136, 139)을 덮도록 형성될 수 있다.
상기 지지판(100)은 단결정 실리콘, 다결정 실리콘, 비정질 실리콘 또는 이들의 적층 물질을 포함할 수 있다.
도 7 을 참조하면, 도 6 의 반도체 기판(9)을 뒤집어서 반도체 기판(9) 및 지지판(100)이 상부측 및 하부측을 각각 향하도록 할 수 있다. 상기 반도체 기판(9) 상에 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정은 제 1 기판(3)을 제거해서 제 2 기판(6)을 노출시키도록 수행될 수 있다. 상기 평탄화 공정은 화학 기계적 연마, 에칭 백 및 이방성 식각 기술 중 선택된 하나를 사용해서 수행될 수 있다. 상기 제 2 기판(6) 상에 습식 식각 공정을 수행할 수 있다.
상기 습식 식각 공정은 제 2 기판(6)을 식각 마스크로 사용해서 패드 형성 영역(C)의 패드 영역(55) 내 반도체 물질을 제거하도록 수행될 수 있다. 상기 반도체 물질은 실리콘 및 그와 결합한 불순물 이온들을 포함할 수 있다. 상기 습식 식각 공정은 불산(HF), 질산(HNO3) 및 초산(CH3COOH)을 포함하는 습식 에천트(Wet Echant)를 사용해서 수행될 수 있다. 상기 습식 에천트는 불순물 이온들의 종류 및 농도에 따라서 결정 실리콘에 대하여 아래 표와 같은 식각률을 가질 수 있다.
[도핑 농도에 따른 실리콘 식각량의 비교표]
| 불순물 이온의 종류 | 농도(개수/㎠) | 식각률(㎛/min) |
| Boron |
7x10E18 이상 | 2.0 |
| 3x10E17 이하 | 0.02 | |
| Phosphorus |
8x10E18 이상 | 2.9 |
| 5x10E17 이하 | 0.16 |
상기 습식 에천트는 실시예들에서 패드 영역(C) 내 붕소(Boron) 및 인(Phosphorus)을 포함하는 불순물 이온들의 농도의 값에 대해서도 상기 비교표와 같은 식각률을 보였다. 상기 비교표를 참조해 볼 때에, 상기 패드 영역(C) 내 확산층들의 불순물 이온들의 농도의 값은 패드 형성 영역(C)을 위해서 적절히 선택될 수 있다. 따라서, 상기 습식 에천트는 제 2 기판(6)을 식각 버퍼막 및/ 또는 식각 마스크로 사용해서 패드 영역(C) 내 반도체 물질과 반응하여 패드 형성 영역(C)의 제 2 기판(6)에 유도 홀(113)을 형성할 수 있다.
상기 유도 홀(113)은 제 2 기판(6)을 관통해서 제 1 절연막(63)을 노출시키도록 제 2 기판(6)에 형성될 수 있다. 상기 유도 홀(113)을 통하여 제 1 절연막(63)을 식각해서 제 1 절연막에 접속 홀(116)을 형성할 수 있다. 상기 접속 홀(116)은 제 1 도전 배선(76)을 노출시키도록 형성될 수 있다. 상기 접속 홀(116)은 제 2 기판(6)을 식각 마스크로 사용해서 습식 식각 공정 및/ 또는 건식 식각 공정을 통해서 형성될 수 있다. 상기 접속 홀(116)은 유도 홀(113)과 함께 하나의 패드 홀(119)을 구성할 수 있다. 따라서, 상기 패드 홀(119)은 포토 공정을 적용하지 않고 그 홀(119)의 주변 구조에 자기 정렬해서 형성될 수 있다.
도 8 을 참조하면, 상기 제 2 기판(6), 제 1 절연막(63) 및 제 1 도전 배 선(76)의 표면들에 표면 식각 처리(Surface-etching Treatment)를 수행할 수 있다. 상기 표면 식각 처리는 접속 홀(116)의 형성 동안에 생긴 제 2 기판(6) 내 식각 데미지 층을 제거하도록 수행될 수 있다. 상기 표면 식각 처리는 화학 기계적 연마 기술을 통해서 수행될 수 있다. 계속해서, 상기 패드 홀(119)을 컨포멀하게 덮도록 제 2 기판(6) 상에 반사 방지막(120)을 형성할 수 있다.
상기 반사 방지막(120)은 픽셀 어레이 영역(133) 및 주변 회로 영역(136, 139)에 형성될 수 있다. 상기 반사 방지막(120)은 표면 식각 처리 이후에 수행되는 반도체 제조 공정들을 안정화시키는데 기여할 수 있다. 상기 반사 방지막(120)은 증착(또는 코팅) 공정을 통해서 형성될 수 있다. 이어서, 상기 반사 방지막(120)을 통해서 제 2 기판(6), 제 1 절연막(63) 및 제 1 도전 배선(76)에 제 6 확산층(123)을 형성할 수 있다. 상기 제 6 확산층(123)의 불순물 이온들은 제 2 기판(6)의 불순 이온들과 동일한 도전성을 가지거나 다른 도전성을 가질 수 있다.
상기 제 6 확산층(123)은 이온 주입 공정을 통해서 형성될 수 있다. 상기 제 6 확산층(123)은 포토 다이오드(PD)의 내부 및 주변에 생길 수 있는 전자들 및 홀들로 인한 전기적인 피해를 최소화하는데 기여할 수 있다. 이어서, 상기 패드 홀(119)을 컨포멀하게 덮도록 반사 방지막(120) 상에 절연 스페이서막(도면에 미 도시)을 형성할 수 있다. 상기 절연 스페이서 막은 반사 방지막(120)과 동일한 식각률을 가지거나 다른 식각률을 가지는 절연물질을 사용해서 형성할 수 있다.
상기 절연 스페이서 막은 증착 공정을 통해서 형성될 수 있다. 상기 제 1 도전 배선(76) 및/ 또는 제 6 확산층(123)이 노출되도록 절연 스페이서 막 및 반사 방지막(120)을 식각해서 패드 홀(119)의 측벽을 둘러싸는 절연 스페이서(126)를 형성할 수 있다. 상기 절연 스페이서(126)는 식각 공정을 통해서 형성될 수 있다. 상기 절연 스페이서(126)가 형성된 후에, 상기 반사 방지막(120)은 픽셀 어레이 영역(133) 및 주변 회로 영역(136, 139)에 남겨질 수 있다.
상기 반사 방지막(120)은 포토 공정 및 식각 공정을 통해서 픽셀 어레이 영역(133) 및/ 또는 옵티칼 블랙 영역(136)에만 남도록 형성될 수도 있다. 상기 패드 홀(119)을 채우면서 패드 홀(119) 주변의 반사 방지막 상에 위치하는 도전 패드(129)를 형성할 수 있다. 상기 도전 패드(129)는 픽셀 어레이 영역(133) 및 옵티칼 블랙 영역(136)을 노출시키도록 형성될 수 있다. 이를 통해서, 상기 도전 패드(129)는 도 1 의 패드 형성 영역(C)에 형성될 수 있다.
상기 도전 패드(129)는 포토 및 식각 공정들을 통해서 형성될 수 있다. 상기 도전 패드(129)는 알루미늄 또는 구리를 포함할 수 있다. 이를 통해서, 상기 도전 패드(129)는 픽셀 어레이 영역(133) 및 주변 회로 영역(136)의 구성 요소들과 함께 실시예들에 따르는 이미지 센서(140)를 구성할 수 있다. 또한, 상기 도전 패드(129)가 형성된 후에, 상기 픽셀 어레이 영역(133) 및 주변 회로 영역에 이미지 센서(140)와 관련된 반도체 제조 공정들이 계속해서 적용될 수 있다.
도 1 은 실시예들에 따르는 이미지 센서를 보여주는 평면도이다.
도 2 는 도 1 의 픽셀 영역(A) 을 보여주는 회로도이다.
도 3 은 도 1 및 2 의 B 및 C 영역들을 보여주는 배치도이다.
도 4 내지 8 은 도 3 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 이미지 센서의 제조방법을 설명해주는 단면도들이다.
Claims (11)
- 제1 기판 및 상기 제1 기판 상에 적층된 제2 기판을 포함하는 반도체 기판을 준비하되, 상기 제 1 및 2 기판들은 도전성을 가지고,상기 반도체 기판에 패드 영역을 형성하되, 상기 패드 영역은 상기 제 1 기판과 접촉하도록 상기 제 2 기판의 일부 영역에 형성되고, 그리고 상기 패드 영역의 불순물 이온들의 농도는 상기 제 2 기판의 불순물 이온들의 농도 대비 큰 크기를 가지고,상기 패드 영역을 덮도록 상기 반도체 기판 상에 절연막을 형성하고,상기 반도체 기판으로부터 상기 제 1 기판을 선택적으로 제거하고, 및상기 제 2 기판의 상기 패드 영역에 정렬되도록 상기 제 2 기판 및 상기 절연막에 패드 홀을 형성하는 이미지 센서의 제조방법.
- 제 1 항에 있어서,상기 제 1 및 2 기판들은 동일 형 및 다른 형 중 선택된 하나의 불순물 이온들을 가지되,상기 제 1 기판의 불순물 이온들의 농도는 상기 제 2 기판의 불순물 이온들의 농도 대비 큰 크기를 가지는 이미지 센서의 제조방법.
- 제 2 항에 있어서,상기 제 2 기판은 픽셀 어레이 영역 및 주변 회로 영역을 가지고, 상기 픽셀 어레이 영역 및 상기 주변 회로 영역은 활성 영역들을 가지고, 상기 활성 영역들의 각각은 복수 개의 확산층들을 가지고, 상기 확산층들의 불순물 이온들의 적어도 일부는 상기 패드 영역에 형성되고, 상기 패드 영역은 상기 주변 회로 영역에 형성되고, 그리고 상기 픽셀 어레이 영역은 포토 다이오드를 적어도 하나 가지는 이미지 센서의 제조방법.
- 제 3 항에 있어서,상기 제 1 기판을 선택적으로 제거하는 것은,상기 제 1 및 2 기판들의 불순물 이온들의 농도 크기를 이용해서 상기 제 2 기판을 노출시키도록 상기 반도체 기판 상에 평탄화 공정을 수행하는 것을 포함하되,상기 평탄화 공정은 화학 기계적 연마, 에칭 백 및 이방성 식각 기술 중 선택된 하나를 사용해서 수행되는 이미지 센서의 제조방법.
- 제 4 항에 있어서,상기 절연막은 적어도 하나의 도전 배선을 가지되,상기 패드 홀을 형성하는 것은,상기 제 2 기판을 식각 마스크 및 식각 버퍼막으로 사용해서 상기 패드 영역을 습식 식각하여 상기 절연막을 노출시키는 유도 홀을 형성하고, 및상기 제 2 기판을 식각 마스크로 사용해서 상기 절연막을 부분적으로 식각하여 상기 도전 배선을 노출시키는 접속홀을 형성하는 것을 포함하는 이미지 센서의 제조방법.
- 제 5 항에 있어서,상기 제 2 기판, 상기 절연막 및 상기 도전 배선 상에 표면 식각 처리를 수행하고,상기 패드 홀을 컨포멀하게 덮도록 상기 제 2 기판 상에 반사 방지막을 형성하고, 및상기 반사 방지막 아래에 위치하도록 상기 제 2 기판, 상기 절연막 및 상기 도전 배선들에 N 및 P 형들 중 선택된 하나의 도전성을 가지는 확산층을 형성하는 것을 더 포함하는 이미지 센서의 제조방법.
- 제 6 항에 있어서,상기 패드 홀을 컨포멀하게 덮도록 상기 반사 방지막 상에 절연 스페이서막을 형성하고,상기 도전 배선이 노출되도록 상기 절연 스페이서막 및 상기 반사 방지막을 식각해서 상기 패드 홀의 측벽을 둘러싸도록 절연 스페이서를 형성하고, 및상기 패드 홀을 채워서 상기 패드 홀의 주변을 덮도록 도전 패드를 형성하는 것을 더 포함하는 이미지 센서의 제조방법.
- 적어도 하나의 도전 배선을 가지고 그리고 상기 도전 배선을 노출시키도록 접속홀을 가지는 절연막;상기 절연막 상에 위치해서 상기 접속 홀과 정렬하도록 유도 홀을 가지는 기판;상기 기판의 표면, 상기 유도 홀 및 접속홀의 측벽, 그리고 상기 접속홀의 밑면에 배치되는 확산층; 및상기 확산층 및 상기 도전 배선 중 적어도 하나를 노출시키도록 상기 유도 홀 및 접속 홀에 차례로 적층된 반사 방지막 및 절연 스페이서를 포함하되,상기 유도 홀 및 접속 홀은 패드 홀을 구성하는 이미지 센서.
- 제 8 항에 있어서,상기 기판은 픽셀 어레이 영역 및 주변 회로 영역을 가지고, 상기 픽셀 어레이 영역은 포토 다이오드를 적어도 하나 가지고, 상기 주변 회로 영역은 상기 패드 홀을 적어도 하나 가지고, 그리고 상기 확산층은 불순물 이온들을 가지면서 상기 픽셀 어레이 영역 및 상기 주변 회로 영역에 배치되며,상기 반사 방지막은 상기 패드 홀의 상기 측벽을 둘러싸면서 상기 패드 홀의 상기 밑면을 부분적으로 덮고 그리고 상기 패드 홀로부터 연장해서 상기 픽셀 어레이 영역 및 상기 주변 회로 영역의 상기 기판 상에 배치되고, 그리고 상기 절연 스페이서는 상기 패드 홀의 상기 측벽 상에 배치되는 이미지 센서.
- 제 9 항에 있어서,상기 패드 홀을 채우면서 상기 패드 홀 주변의 상기 반사 방지막 상에 배치되는 도전 패드를 더 포함하는 이미지 센서.
- 삭제
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869902A (en) * | 1990-09-19 | 1999-02-09 | Samsung Electronics Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2005191492A (ja) * | 2003-12-26 | 2005-07-14 | Sony Corp | 固体撮像素子及びその製造方法 |
| US20060151887A1 (en) * | 2005-01-13 | 2006-07-13 | Samsung Electronics Co., Ltd. | Interconnection structure having double diffusion barrier layer and method of fabricating the same |
| US7985612B2 (en) * | 2008-02-19 | 2011-07-26 | Sri International | Method and device for reducing crosstalk in back illuminated imagers |
Family Cites Families (4)
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| US7973409B2 (en) * | 2007-01-22 | 2011-07-05 | International Business Machines Corporation | Hybrid interconnect structure for performance improvement and reliability enhancement |
| KR100894389B1 (ko) * | 2007-09-27 | 2009-04-20 | 주식회사 동부하이텍 | 이미지센서 및 그 제조방법 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869902A (en) * | 1990-09-19 | 1999-02-09 | Samsung Electronics Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2005191492A (ja) * | 2003-12-26 | 2005-07-14 | Sony Corp | 固体撮像素子及びその製造方法 |
| US20060151887A1 (en) * | 2005-01-13 | 2006-07-13 | Samsung Electronics Co., Ltd. | Interconnection structure having double diffusion barrier layer and method of fabricating the same |
| US7985612B2 (en) * | 2008-02-19 | 2011-07-26 | Sri International | Method and device for reducing crosstalk in back illuminated imagers |
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