KR101458902B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 박막 트랜지스터 기판은 기판 위에 형성되어 있는 게이트 전극을 가지는 게이트선, 게이트 전극 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 게이트 전극과 중첩하는 개구부를 가지는 틀형성 층, 개구부에 채워진 반도체, 틀형성 층 위에 형성되어 있으며 반도체와 접촉하는 소스 전극을 가지는 데이터선, 틀형성 층 위에 형성되어 있으며 반도체와 접촉하며 소스 전극과 마주하는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되어 있는 보호막, 보호막 위에 형성되며 드레인 전극과 연결되어 있는 화소 전극을 포함하고, 보호막, 소스 전극 및 드레인 전극에는 개구부와 연결되는 적어도 하나의 관통 구멍이 형성되어 있다.
유기 반도체, 잉크젯, 과식각, 절연체
Description
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치(liquid crystal display, LCD)나 유기 발광 표시 장치(organic light emitting diode display, OLED display), 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기광학(electro-optical) 활성층을 포함한다. 액정 표시 장치의 경우 전기광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치의 경우 전기광학 활성층으로 유기 발광층을 포함한다.
한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고 전기광학 활성층은 이 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
평판 표시 장치에서는 스위칭 소자로서 게이트 전극, 소스 전극, 드레인 전극 및 반도체를 포함하는 박막 트랜지스터(thin film transistor, TFT)를 사용하며, 이 박막 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 신호를 전달하는 데이터선(data line)이 평판 표시 장치에 구비된다.
이러한 박막 트랜지스터 중에서, 용액 공정(solution process)으로 반도체를 형성하는 박막 트랜지스터에 대한 연구가 활발히 이루어지고 있다.
반도체를 용액 공정으로 제작하는 것은 증착 공정 만으로 한계가 있는 대면적 평판 표시 장치에도 쉽게 적용할 수 있다.
그러나 용액 공정은 용액을 가두기 위한 둑을 별도로 형성하는 공정을 필요로 하여 종래의 증착 공정과는 다른 별도의 추가 공정을 필요로 한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 종래의 공정을 이용하면서도 유기 반도체를 포함하는 박막 트랜지스터 기판 및 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 기판은 기판 위에 형성되어 있는 게이트 전극을 가지는 게이트선, 게이트 전극 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 게이트 전극과 중첩하는 개구부를 가지는 틀형성 층, 개구부에 채워진 반도체, 틀형성 층 위에 형성되어 있으며 반도체와 접촉하는 소스 전극을 가지는 데이터선, 틀형성 층 위에 형성되어 있으며 반도체와 접촉하며 소스 전극과 마주하는 드레인 전극, 데이터선 및 드레인 전극 위에 형성되어 있는 보호막, 보호막 위에 형성되며 드레인 전극과 연결되어 있는 화소 전극 을 포함하고, 보호막, 소스 전극 및 드레인 전극에는 개구부와 연결되는 적어도 하나의 관통 구멍이 형성되어 있다.
관통 구멍에는 반도체를 보호하는 덮개층이 형성되어 있을 수 있다.
관통 구멍은 보호막 및 소스 전극에 형성되어 있는 제1 관통 구멍과 보호막 및 드레인 전극에 형성되어 있는 제2 관통 구멍을 포함할 수 있다.
제1 관통 구멍 및 제2 관통 구멍의 경계선은 개구부의 경계선 내에 위치할 수 있다.
개구부의 경계선으로부터 제1 관통 구멍까지의 최단 거리인 제1 거리와 개구부의 경계선으로부터 제2 관통 구멍까지의 최단 거리인 제2 거리는 3㎛이상일 수 있다.
이웃하는 제1 관통 구멍 사이의 거리 및 이웃하는 제2 관통 구멍 사이의 거리는 제1 거리 또는 제2 거리의 두 배 이하일 수 있다.
소스 전극 및 드레인 전극 사이의 채널로부터 가장 가까운 제1 관통 구멍의 경계선과 채널로부터 가장 가까운 제2 관통 구멍의 경계선 사이의 거리는 제1 거리 또는 제2 거리의 2배 이하일 수 있다.
반도체는 유기 반도체일 수 있다.
게이트 절연막 및 틀형성 층은 막질의 조밀성이 다른 동일한 물질로 형성할 수 있고, 게이트 절연막은 틀형성 층보다 막질이 더 조밀하고 단단할 수 있다.
틀형성 층은 데이터선 및 드레인 전극과 식각 선택비 차이가 큰 금속으로 이루어질 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 위에 게이트 전극을 가지는 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막, 버퍼층 및 금속막을 형성하는 단계, 금속막과 버퍼층을 사진 식각하여 소스 전극을 가지는 데이터선 및 드레인 전극과 틀형성용 패턴을 형성하는 단계, 데이터선 및 드레인 전극 위에 드레인 전극을 노출하는 접촉 구멍을 가지는 보호막을 형성하는 단계, 보호막 위에 접촉 구멍을 통해 드레인 전극과 연결되는 투명 도전막을 형성하는 단계, 투명 도전막, 보호막, 소스 전극 및 드레인 전극을 사진 식각하여, 화소 전극을 형성하고, 틀형성용 패턴을 노출하는 관통 구멍을 형성하는 단계, 관통 구멍을 통해 노출된 틀형성용 패턴을 식각하여 관통 구멍과 연결되는 개구부를 가지는 틀형성 층을 형성하는 단계, 관통 구멍을 통해 개구부에 유기 반도체를 채우는 단계를 포함한다.
게이트 절연막과 버퍼층은 식각 선택비 차가 큰 물질로 형성할 수 있다.
게이트 절연막과 버퍼층은 동일한 물질로 형성하며, 게이트 절연막은 버퍼층보다 높은 온도로 형성할 수 있다.
게이트 절연막은 220℃ 이상의 온도에서 형성하고, 버퍼층은 130℃ 이하의 온도에서 형성할 수 있다.
틀형성 층을 형성하는 단계에서, 게이트 절연막을 노출한 후에 틀형성용 패턴을 과식각할 수 있고, 과식각으로 이웃하는 제1 관통 구멍 사이 또는 이웃하는 제2 관통 구멍 사이를 개구부로 연결할 수 있다.
관통 구멍은 소스 전극을 관통하는 제1 관통 구멍과 드레인 전극을 관통하는 제2 관통 구멍을 포함할 수 있다.
투명 도전막, 보호막, 소스 전극 및 드레인 전극을 사진 식각하여, 화소 전극을 형성하고, 틀형성용 패턴을 노출하는 관통 구멍을 형성하는 단계는 투명 도전막 위에 제1 부분과 제1 부분보다 두꺼운 제2 부분을 포함하는 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 마스크로 하여 투명 도전막, 보호막, 소스 전극 및 드레인 전극을 식각하여 관통 구멍을 형성하는 단계, 제1 감광막 패턴을 애싱하여 제1 부분을 제거하는 단계, 제1 부분이 제거되어 노출되는 투명 도전막을 식각하여 화소 전극을 형성하는 단계를 포함할 수 있다.
제1 감광막 패턴은 관통 구멍이 형성될 부분의 투명 도전막을 노출하고, 제2 부분은 화소 전극이 형성될 부분에 놓일 수 있다.
화소 전극을 형성하는 단계에서 게이트선의 끝부분과 연결되는 게이트 접촉 보조 부재와 데이터선의 끝부분과 연결되는 데이터 접촉 보조 부재를 함께 형성할 수 있다.
금속막과 버퍼층을 사진 식각하여 소스 전극을 가지는 데이터선 및 드레인 전극과 틀형성용 패턴을 형성하는 단계는 금속막 위에 제3 부분과 제3 부분보다 두꺼운 제4 부분을 포함하는 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 마스크로 하여 금속막 및 버퍼층을 식각하여 소스 전극과 드레인 전극이 연결되어 있는 미완성 데이터 패턴과 틀형성용 패턴을 형성하는 단계, 제3 감광막 패턴을 애싱하여 제3 부분을 제거하는 단계, 제3 부분이 제거되어 노출된 미완성 데이터 패턴을 식각하여 소스 전극과 상기 드레인 전극을 분리하는 단계를 포함할 수 있다.
개구부에 유기 반도체를 채우는 단계는 잉크젯 인쇄 방법으로 진행할 수 있다.
화소 전극을 형성한 후 마지막으로 유기 반도체를 형성하기 때문에 유기 반도체가 손상되는 것을 방지하고 박막 트랜지스터의 효율을 높일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도 1 내지 3을 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이 고, 도 3은 도 1의 박막 트랜지스터 표시판의 일부분을 확대 도시한 단면도이다.
투명한 유리, 실리콘(silicone) 또는 플라스틱(plastic) 따위로 만들어진 절연 기판(substrate)(110) 위에 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(129)을 포함한다.
게이트선(121) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 산화 규소 또는 질화 규소로 형성된다.
그리고 게이트 절연막(140) 위에는 틀형성 층(400)이 형성되어 있고, 틀형성 층(400) 위에는 데이터선(171) 및 드레인 전극(175)이 형성되어 있다.
틀형성 층(400)은 게이트 절연막(140)을 노출하는 복수의 개구부(40)를 가진다. 틀형성 층(400)은 감광성 유기 물질 또는 산화 규소 또는 질화 규소 따위로 이루어진다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 있다. 각 데이터선(171)은 게이트 전극(124) 측으로 돌출되어 있는 소스 전극(173)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(179)을 포함한다.
데이터선(171) 및 드레인 전극(175)은 크롬(Cr), 몰리브덴(Mo), 탄탈륨(Ta) 및 티타늄(Ti) 따위의 저저항 금속으로 만들어질 수 있으며, 이들은 저저항 배선으로 신호 지연을 방지할 수 있다.
소스 전극(173)과 중간 드레인 전극(175)은 후술하는 유기 반도체(154)와 직 접 접촉하기 때문에 유기 반도체와 일 함수(work function) 차이가 크지 않은 도전 물질로 만들어지는 것이 바람직하며, 이 경우 중간 소스 전극(173)과 중간 드레인 전극(175)은 유기 반도체와 전극 사이의 쇼트키 장벽(schottky barrier)을 낮추는 오믹 컨택(ohmic contact) 역할을 동시에 수행할 수 있다.
데이터선(171) 및 드레인 전극(175) 위에는 보호막(180)이 형성되어 있다.
보호막(180) 및 소스 전극(173)에는 개구부(40)와 연결되는 복수의 제1 관통 구멍(183a)이 형성되어 있고, 보호막(180) 및 드레인 전극(175)에는 개구부(40)와 연결되는 복수의 제2 관통 구멍(183b)이 형성되어 있다. 그리고 보호막(180)에는 드레인 전극(175), 데이터 패드(182)를 노출하는 접촉 구멍(185)이 형성되어 있고, 보호막(180) 및 게이트 절연막(140)에는 게이트 패드(129)를 노출하는 접촉 구멍(181)이 형성되어 있다.
개구부(40)의 경계선은 게이트 전극(124)의 경계선 내에 위치하는 것이 바람직하며, 제1 및 제2 관통 구멍(183a, 183b) 또한 개구부(40)의 경계선 내에 위치한다.
설명을 용이하게 하기 위해서, 소스 전극(173)과 드레인 전극(175) 사이를 채널이라고 한다.
채널로부터 가장 멀리 있는 제1 및 제2 관통 구멍(183a)의 경계선과 개구부(40)의 경계선은 A1만큼 떨어져 위치하며, 도 2에 도시한 단면으로 보면 소스 전극(173) 및 드레인 전극(175) 아래의 틀형성 층(400)에 언더컷이 형성된다.
이웃하는 제1 관통 구멍(183a) 사이 또는 이웃하는 제2 관통 구멍(183b) 사 이의 거리는 A1 거리의 두 배 이하이다. 그리고 채널과 인접한 제1 관통 구멍(183a)과 제2 관통 구멍(183b) 사이의 거리(A2)는 A1 거리의 2배 이하이다.
보호막(180) 위에는 화소 전극(191) 및 접촉 보조 부재(81, 82)가 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 연결되어 있으며 이를 통해 데이터 전압을 인가 받는다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(121, 179)과 연결되어 있으며, 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호한다.
그리고 개구부(40)와 제1 및 제2 관통 구멍(183a, 183b)에는 유기 반도체(154)가 채워져 있다.
유기 반도체(154)는 수용액이나 유기 용매에 용해되는 고분자 화합물이나 저분자 화합물을 포함할 수 있으며, 잉크젯 인쇄 방법(inkjet printing)으로 형성될 수 있다. 그러나 유기 반도체(154)는 스핀 코팅(spin coating), 슬릿 코팅(slit coating) 따위의 다른 용액 공정(solution process) 또는 증착(deposition) 등의 방법으로 형성될 수도 있다.
유기 반도체(154)는 폴리티닐렌비닐렌(polythienylenevinylene), 폴리-3-헥실티오펜(poly 3-hexylthiophene), 폴리티오펜(polythiophene), 프탈로시아닌(phthalocyanine), 금속화 프탈로시아닌(metallized phthalocyanine) 또는 그의 할로겐화 유도체를 포함할 수 있다. 유기 반도체(154)는 또한 페릴렌테트라카르복실산 이무수물(perylenetetracarboxylic dianhydride, PTCDA), 나프탈렌테트라카르복실산 이무수물(naphthalenetetracarboxylic dianhydride, NTCDA) 또는 이들의 이 미드(imide) 유도체를 포함할 수 있다. 유기 반도체(154)는 페릴렌(perylene) 또는 코로넨(coronene)과 그들의 치환기를 포함하는 유도체를 포함할 수도 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 유기 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 유기 반도체(154)에 형성된다.
화소 전극(191)과 접촉 보조 부재(81, 82)는 투명한 도전 물질 또는 반사형 금속으로 만들어질 수 있다.
그러면 도 1 및 도 2에 도시한 박막 트랜지스터를 제조하는 방법에 대하여 도 4 내지 7과 기 설명한 도 1 내지 3을 참고하여 설명한다.
도 4 내지 도 7은 본 발명에 따른 액정 표시 장치의 제조 방법 중 중간 단계를 순서대로 도시한 단면도이다.
먼저 도 4에 도시한 바와 같이, 기판(110) 위에 금속층을 적층하고 사진 식각하여 게이트 전극(124)을 포함하는 게이트선을 형성한다.
그리고 기판(110) 및 게이트 전극(124) 위에 산화 규소 또는 질화 규소를 적층하여 게이트 절연막(140)을 형성한다.
게이트 절연막(140) 위에 유기 물질 또는 산화 규소 따위의 절연 물질을 증착하여 버퍼층을 형성한다. 버퍼층은 게이트 절연막(140)과 식각 선택비가 큰 물질로 형성한다. 예를 들면, 질화 규소막의 형성 온도를 달리하여 식각 선택비 차이를 둘 수 있다. 즉, 게이트 절연막은 220℃ 이상의 온도로 증착하여 막질이 조밀하여 단단한 막을 형성하고, 버퍼층은 130℃ 이하의 온도에서 증착하여 게이트 절연막보다 막질이 조밀하지 못하여 무른 막을 형성할 수 있다.
그리고 버퍼층 위에 도전 금속을 증착하여 데이터용 금속층을 형성한다.
이후 데이터용 금속층 위에 두께가 다른 감광막 패턴을 형성한 후 식각하여 소스 전극(173)을 가지는 데이터선 및 드레인 전극(175)과 틀형성 층 패턴(4)을 형성한다.
두께가 다른 감광막 패턴은 슬릿 또는 하프톤 마스크를 이용하여 형성할 수 있으며, 제1 두께를 가지는 제1 부분은 소스 전극(173) 및 드레인 전극(175) 사이에 위치하고, 제1 부분보다 두꺼운 제2 부분은 소스 전극(173) 및 드레인 전극(175) 위에 위치한다.
그런 다음, 감광막 패턴을 마스크로 데이터용 금속층 및 버퍼층을 식각한 다음, 애싱으로 제1 부분을 제거하고 제2 부분을 마스크로 데이터용 금속층을 식각하여 소스 전극(173) 및 드레인 전극(175) 사이를 분리하여 소스 전극(173) 및 드레인 전극(175)을 완성한다.
데이터용 금속층 및 버퍼층은 압인(imprinting) 방법을 이용하여 형성할 수 있다.
다음 도 5에 도시한 바와 같이, 소스 전극(173) 및 드레인 전극(175) 위에 유기 물질 또는 무기 물질로 보호막(180)을 형성한다. 그리고 식각하여 드레인 전극(175)을 노출하는 접촉 구멍(185)을 형성한다.
다음 도 6에 도시한 바와 같이, 접촉 구멍(185)을 포함하는 기판(110) 위에 ITO 또는 IZO를 증착하여 투명 도전막(900)을 형성한다.
이후 투명 도전막(900) 위에 감광막을 증착한 후 슬릿 또는 하프톤 마스크를 이용하여 두께가 다른 제1 및 제2 감광막 패턴(PR1, PR2)을 형성한다.
화소 영역의 화소 전극이 될 부분의 제1 감광막 패턴(PR1)은 나머지 부분에 형성된 제2 감광막 패턴(PR2) 보다 두께가 두껍게 형성된다.
그런 다음 제1 및 제2 감광막 패턴(PR1, PR2)을 마스크로 투명 도전막(900), 보호막(180), 소스 전극(173) 및 드레인 전극(175)을 1차 식각하여 틀형성 층 패턴이 노출되는 제1 및 제2 관통 구멍(183a, 183b)을 형성한다. 그리고 제1 및 제2 관통 구멍(183a, 183b)을 통해 노출되는 틀형성 층 패턴을 2차 식각하여 개구부(40)를 가지는 틀형성 층(400)을 형성한다.
이때, 2차 식각은 과식각(overetch)으로 게이트 절연막(140)이 노출된 후에도 소스 전극(173) 및 드레인 전극(175) 아래의 틀형성 층 패턴을 식각하여 소스 전극 및 드레인 전극 아래에 언더컷을 형성한다. 이때 식각은 화살표 방향으로 진행된다.
게이트 절연막(140)과 틀형성 층(400)은 식각 선택비 차가 큰 물질로 형성하기 때문에 틀형성 층(400)이 과식각되더라도 게이트 절연막(140)은 손상되지 않도록 한다.
틀형성 층(400)은 데이터용 금속층과 식각 선택비차가 큰 금속으로 형성할 수 있다.
도 3 및 도 6를 참조하면 소스 전극(173) 및 드레인 전극(175) 사이는 반도 체의 채널이 형성되어야 하므로 소스 전극(173) 및 드레인 전극(175) 사이는 개구부(40)를 통해서 연결되어야 한다.
본 발명의 실시예에서 소스 전극(173) 및 드레인 전극(175) 사이의 채널 길이는 3~4㎛을 가지도록 형성하므로, 언더컷(A1)은 3㎛ 이상 범위로 형성하는 것이 바람직하다. 이때, 제1 관통 구멍(183a)과 제2 관통 구멍(183b) 사이의 거리(A2)는 언더컷(A1) 길이의 2배 이하로 형성한다.
예를 들어, 언더컷(A1)을 3㎛로 한다면 채널과 인접한 제1 및 제2 관통 구멍(183a, 183b) 아래에 언더컷이 각각 형성되므로 제1 관통 구멍(183a)과 제2 관통 구멍(183b) 사이의 거리(A2)는 6㎛를 확보할 수 있다.
따라서 채널 길이 3㎛를 제외하면 3㎛가 남는다. 그리고 채널과 인접한 제1 관통 구멍(183a)로부터 소스 전극의 경계선까지의 간격(A3)과 제2 관통 구멍(183b)로부터 드레인 전극의 경계선까지의 간격(A3)을 각각 1.5㎛씩 둘 수 있다.
이 경우 A2 길이는 A1 길이의 2 배로 하였으나, 만약 A2 길이가 A1 길이의 2 배 이상으로 7㎛일 경우 언더컷을 3㎛만 형성하면 양쪽 A1 사이에 1㎛만큼 틀형성 층이 식각되지 않은 부분이 발생하여 채널부가 연결되지 않는다. 따라서 A2 길이는 A1 길이의 2배 이하로 하는 것이 바람직하다.
다음 도 7에서와 같이, 애싱으로 제2 감광막 패턴(PR2)을 제거한 후 노출된 투명 도전막을 제1 감광막 패턴(PR1)을 마스크로 식각하여 화소 전극(191)을 형성한다. 도 1을 참조하면, 화소 전극(191)과 함께 게이트 접촉 보조 부재(81)와 데이터 접촉 보조 부재(82)를 함께 형성할 수 있다. 이 경우 접촉 보조 부재(81, 82)가 형성될 부분에도 제2 감광막 패턴(PR2)을 형성한다.
다음 도 1에서와 같이, 제1 감광막 패턴(PR1)을 제거하고 잉크젯 인쇄(inkjet printing) 방법으로 제1 및 제2 관통 구멍(183a, 183b)를 통해 개구부(40)에 유기 반도체(154)를 형성한다.
유기 반도체(154)를 채우기 전에 제1 및 제2 관통 구멍(183a, 183b)과 개구부(40)의 표면에 불소 함유 기체를 사용하여 표면 처리함으로써 표면이 소수성(hydrophobic property)을 가지게 할 수 있다. 그런 다음 유기 반도체 용액을 친수성(hydrophilic property)을 가진 물질로 형성하면 제1 및 제2 관통 구멍(183a, 183b)과 개구부(184)의 표면과 유기 반도체의 특성이 다르므로 개구부(40) 안으로 유기 반도체 용액이 용이하게 모일 수 있다.
도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 8을 참조하면, 도 7에서와 같이 유기 반도체(154)를 형성한 후 유기 반도체(154) 위에 용액형 절연 물질로 덮개막(80)을 형성할 수 있다. 덮개막(80)은 관통 구멍(183a, 183b)내에 형성되며, 노출된 반도체(154)를 보호한다. 덮개막(80)은 유기 반도체(154)와 같이 잉크젯 인쇄 방법으로 형성할 수 있다. 이때, 유기 반도체(154)는 제1 및 제2 관통 구멍(183a, 183b)을 완전히 채우지 않도록 형성한다.
이처럼 본 발명의 실시예에서는 화소 전극(191)까지 형성한 후 유기 반도체(154)를 형성하므로 유기 반도체(154)의 표면이 식각 공정 등에서 화학액 또는 플라스마 따위에 노출되어 손상되는 것을 방지할 수 있어 안정적인 채널 특성을 가 지는 박막 트랜지스터를 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 기판을 II-II 선을 따라 잘라 도시한 단면도이다.
도 3은 도 1의 박막 트랜지스터 기판의 일부분을 확대 도시한 단면도이다.
도 4 내지 도 7은 본 발명에 따른 박막 트랜지스터 기판의 제조 방법 중 중간 단계를 순서대로 도시한 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도로, 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
40: 개구부 80: 덮개막
110: 절연 기판
121: 게이트선 124: 게이트 전극
140: 게이트 절연막 154: 유기 반도체
163, 165: 저항성 접촉 부재
171: 데이터선 173: 소스 전극
175: 드레인 전극 180: 보호막
183a, 183b: 관통 구멍 185: 접촉 구멍
191: 화소 전극 400: 틀형성 층
Claims (23)
- 기판 위에 형성되어 있는 게이트 전극을 가지는 게이트선,상기 게이트 전극 위에 형성되어 있는 게이트 절연막,상기 게이트 절연막 위에 형성되어 있으며 상기 게이트 전극과 중첩하는 개구부를 가지는 틀형성 층,상기 개구부에 채워진 반도체,상기 틀형성 층 위에 형성되어 있으며 상기 반도체와 접촉하는 소스 전극을 가지는 데이터선,상기 틀형성 층 위에 형성되어 있으며 상기 반도체와 접촉하며 상기 소스 전극과 마주하는 드레인 전극,상기 데이터선 및 드레인 전극 위에 형성되어 있는 보호막,상기 보호막 위에 형성되며 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하고,상기 보호막, 상기 소스 전극 및 상기 드레인 전극에는 상기 개구부와 연결되는 적어도 하나의 관통 구멍이 형성되어 있는 박막 트랜지스터 기판.
- 제1항에서,상기 관통 구멍에는 상기 반도체를 보호하는 덮개층이 형성되어 있는 박막 트랜지스터 기판.
- 제2항에서,상기 관통 구멍은 상기 보호막 및 상기 소스 전극에 형성되어 있는 제1 관통 구멍과 상기 보호막 및 상기 드레인 전극에 형성되어 있는 제2 관통 구멍을 포함하는 박막 트랜지스터 기판.
- 제3항에서,상기 제1 관통 구멍 및 상기 제2 관통 구멍의 경계선은 상기 개구부의 경계선 내에 위치하는 박막 트랜지스터 기판.
- 제3항에서,상기 개구부의 경계선으로부터 상기 제1 관통 구멍까지의 최단 거리인 제1 거리와 상기 개구부의 경계선으로부터 상기 제2 관통 구멍까지의 최단 거리인 제2 거리는 3㎛이상인 박막 트랜지스터 기판.
- 제5항에서,이웃하는 제1 관통 구멍 사이의 거리 및 이웃하는 제2 관통 구멍 사이의 거리는 상기 제1 거리 또는 제2 거리의 두 배 이하인 박막 트랜지스터 기판.
- 제5항에서,상기 소스 전극 및 드레인 전극 사이의 채널로부터 가장 가까운 제1 관통 구멍의 경계선과 상기 채널로부터 가장 가까운 제2 관통 구멍의 경계선 사이의 거리는 상기 제1 거리 또는 제2 거리의 2배 이하인 박막 트랜지스터 기판.
- 제1항에서,상기 반도체는 유기 반도체인 박막 트랜지스터 기판.
- 제1항에서,상기 게이트 절연막 및 틀형성 층은 막질의 조밀성이 다른 동일한 물질로 형성하는 박막 트랜지스터 기판.
- 제9항에서,상기 게이트 절연막은 상기 틀형성 층보다 막질이 더 조밀하고 단단한 박막 트랜지스터 기판.
- 제1항에서,상기 틀형성 층은 상기 데이터선 및 드레인 전극과 식각 선택비 차이가 큰 금속으로 이루어지는 박막 트랜지스터 기판.
- 기판 위에 게이트 전극을 가지는 게이트선을 형성하는 단계,상기 게이트선 위에 게이트 절연막, 버퍼층 및 금속막을 형성하는 단계,상기 금속막과 버퍼층을 사진 식각하여 소스 전극을 가지는 데이터선 및 드레인 전극과 틀형성용 패턴을 형성하는 단계,상기 데이터선 및 드레인 전극 위에 상기 드레인 전극을 노출하는 접촉 구멍을 가지는 보호막을 형성하는 단계,상기 보호막 위에 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되는 투명 도전막을 형성하는 단계,상기 투명 도전막, 보호막, 소스 전극 및 드레인 전극을 사진 식각하여, 화소 전극을 형성하고, 상기 틀형성용패턴을 노출하는 관통 구멍을 형성하는 단계,상기 관통 구멍을 통해 노출된 상기 틀형성용 패턴을 식각하여 상기 관통 구멍과 연결되는 개구부를 가지는 틀형성 층을 형성하는 단계,상기 관통 구멍을 통해 상기 개구부에 반도체를 채우는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제12항에서,상기 게이트 절연막과 상기 버퍼층은 식각 선택비 차가 큰 물질로 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제13항에서,상기 게이트 절연막과 상기 버퍼층은 동일한 물질로 형성하며,상기 게이트 절연막은 상기 버퍼층보다 높은 온도로 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제14항에서,상기 게이트 절연막은 220℃ 이상의 온도에서 형성하고,상기 버퍼층은 130℃ 이하의 온도에서 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제12항에서,상기 틀형성 층을 형성하는 단계에서,상기 게이트 절연막을 노출한 후에 상기 틀형성용 패턴을 과식각하는 박막 트랜지스터 기판의 제조 방법.
- 제16항에서,상기 과식각으로 이웃하는 제1 관통 구멍 사이 또는 이웃하는 제2 관통 구멍 사이를 상기 개구부로 연결하는 박막 트랜지스터 기판의 제조 방법.
- 제12항에서,상기 관통 구멍은 상기 소스 전극을 관통하는 제1 관통 구멍과 상기 드레인 전극을 관통하는 제2 관통 구멍을 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제12항에서,상기 투명 도전막, 보호막, 소스 전극 및 드레인 전극을 사진 식각하여, 화소 전극을 형성하고, 상기 틀형성용 패턴을 노출하는 관통 구멍을 형성하는 단계는상기 투명 도전막 위에 제1 부분과 상기 제1 부분보다 두꺼운 제2 부분을 포함하는 제1 감광막 패턴을 형성하는 단계,상기 제1 감광막 패턴을 마스크로 하여 상기 투명 도전막, 보호막, 소스 전극 및 드레인 전극을 식각하여 상기 관통 구멍을 형성하는 단계,상기 제1 감광막 패턴을 애싱하여 상기 제1 부분을 제거하는 단계,상기 제1 부분이 제거되어 노출되는 상기 투명 도전막을 식각하여 상기 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제19항에서,상기 제1 감광막 패턴은 상기 관통 구멍이 형성될 부분의 상기 투명 도전막을 노출하고, 상기 제2 부분은 상기 화소 전극이 형성될 부분에 놓이는 박막 트랜지스터 기판의 제조 방법.
- 제19항에서,상기 화소 전극을 형성하는 단계에서 상기 게이트선의 끝부분과 연결되는 게 이트 접촉 보조 부재와 상기 데이터선의 끝부분과 연결되는 데이터 접촉 보조 부재를 함께 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제19항에서,상기 금속막과 버퍼층을 사진 식각하여 소스 전극을 가지는 데이터선 및 드레인 전극과 틀형성용 패턴을 형성하는 단계는상기 금속막 위에 제3 부분과 상기 제3 부분보다 두꺼운 제4 부분을 포함하는 제2 감광막 패턴을 형성하는 단계,상기 제2 감광막 패턴을 마스크로 하여 상기 금속막 및 버퍼층을 식각하여 상기 소스 전극과 상기 드레인 전극이 연결되어 있는 미완성 데이터 패턴과 상기 틀형성용 패턴을 형성하는 단계,상기 제3 감광막 패턴을 애싱하여 상기 제3 부분을 제거하는 단계,상기 제3 부분이 제거되어 노출된 상기 미완성 데이터 패턴을 식각하여 상기 소스 전극과 상기 드레인 전극을 분리하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제12항에서,상기 개구부에 유기 반도체를 채우는 단계는 잉크젯 인쇄 방법으로 진행하는 박막 트랜지스터 기판의 제조 방법.
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