KR101456268B1 - 와이어 본딩없이 패키지 가능한 발광 다이오드 칩, 이를 사용한 발광 다이오드 패키지, 발광 다이오드 칩의 제조방법 및 발광 다이오드 패키지의 제조방법 - Google Patents
와이어 본딩없이 패키지 가능한 발광 다이오드 칩, 이를 사용한 발광 다이오드 패키지, 발광 다이오드 칩의 제조방법 및 발광 다이오드 패키지의 제조방법 Download PDFInfo
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Abstract
와이어 본딩없이 패키지 가능한 LED 칩이 개시된다. 그러한 LED 칩은, 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층을 포함하는 LED 셀과, LED 셀의 적층 방향에 평행하도록 LED 셀의 일측에 이격 배치되며 제2 도전성 반도체층과 전기적으로 연결되는 비아를 포함할 수 있고, 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층을 포함하는 LED 셀, LED 셀의 적층 방향에 평행하도록 LED 셀의 일측에 이격 배치되며 제1 도전성 반도체층과 전기적으로 연결되는 제1 비아 및 LED 셀의 적층 방향에 평행하도록 제1 비아가 배치되지 않은 LED 셀의 타측에 이격 배치되며 제2 도전성 반도체층과 전기적으로 연결되는 제2 비아를 포함할 수 있다. 그리하여, 본 발명은 와이어 본딩으로 인한 패키지 불량 문제를 방지할 수 있고, 패키지에서 다이 부착후 형광체 도포를 통해 백색 계열의 LED를 제조할 수 있다.
LED, 패키지, 와이어, 본딩, 비아
Description
본 발명은 발광 다이오드 칩에 관한 것으로서, 보다 상세하게는 와이어 본딩 없이 패키지 가능한 발광 다이오드(LED) 칩, 이를 사용한 발광 다이오드 패키지, 발광 다이오드 칩의 제조방법 및 발광 다이오드 패키지의 제조방법에 관한 것이다.
발광 다이오드는 반도체 PN 접합소자로서 전기에너지를 빛 에너지로 바꿔주는 대표적인 발광소자로서, 전류가 인가되는 경우 PN 접합(P-N junction) 또는 활성층에서 전자와 정공이 만나 빛을 발하는 소자이다. 이러한 발광 다이오드는 통상적으로 발광 다이오드 칩(이하에서는 "LED 칩" 이라 함)이 실장된 패키지(package)로 제작되는 데, 이는 흔히 "LED 패키지"로 불려지고 있다.
LED 칩이 실장된 종래의 LED 패키지를 살펴 보면, LED 패키지의 단자와 LED 칩 간의 연결은 통상적으로 와이어 본딩(wire bonding)을 통해 이루어져 왔다. 예를 들면, LED 칩의 하나의 전극은 LED 패키지의 칩부착부와 직접 연결되어 LED 패키지의 제1 단자부로 연결되고, LED 칩의 다른 하나의 전극은 와이어 본딩을 통해 LED 패키지의 제2 단자부와 연결되는 형태의 칩(여기서는 이를 "수직형 LED 칩" 이라 정의함), 그리고 LED 칩의 양 전극 모두 와이어 본딩으로 LED 패키지의 제1 단 자부 및 제2 단자부와 연결되는 형태의 칩(여기서는 이를 "수평형 LED 칩" 이라 정의함)이 있다.
그러나, 이와 같이 와이어 본딩을 사용하여 패키지를 설계하는 경우에는 그러한 와이어 본딩 자체의 결함으로 인한 문제점이 많이 발생할 수 있고, 패키지 상태에서 형광체를 도포하고자 할 경우에도 불편함을 초래하게 된다.
따라서, 본 발명의 목적은 상술한 바와 같이 패키지에 실장시 LED 칩과 패키지를 전기적으로 연결하기 위해 와이어 본딩을 사용하는 경우 와이어 본딩의 결함으로 인해 발생할 수 있는 패키지 불량 문제를 개선하기 위한 와이어 본딩없이 패키지 가능한 발광 다이오드 칩을 제공하는 것에 있다.
본 발명의 다른 목적은 패키지에 실장시 LED 칩과 패키지를 전기적으로 연결하기 위해 와이어 본딩을 사용하는 경우, 패키지에서 다이 부착후 형광체를 도포하고자 하는 경우의 어려움을 개선하기 위한 와이어 본딩없이 패키지 가능한 발광 다이오드 칩을 제공하는 것에 있다.
상기 목적들을 달성하기 위한 본 발명의 일 양상에 따른 LED 칩은, 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층을 포함하는 LED 셀과; 상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 일측에 이격 배치되며, 상기 제2 도전성 반도체층과 전기적으로 연결되는 비아를 포함한다.
여기서, 상기 LED 셀과 상기 비아 사이에는 절연층이 개재되고, 상기 제2 도전성 반도체층과 상기 비아는 제1 메탈 전극을 통해 전기적으로 연결될 수 있다.
상기 제1 도전성 반도체층의 하면에 위치한 제2 메탈 전극을 더 포함한다.
상기 비아는 Ag 또는 흑연 등의 전도성 금속 또는 비금속의 전도성 물질일 수 있다.
상기 절연층은 금속 산화물 또는 고분자 유기물질 등의 비전도성 물질일 수 있다.
또한, 본 발명은 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층을 포함하는 LED 셀; 상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 일측에 이격 배치되며, 상기 제1 도전성 반도체층과 전기적으로 연결되는 제1 비아; 및 상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 타측에 이격 배치되며, 상기 제2 도전성 반도체층과 전기적으로 연결되는 제2 비아를 포함한다.
상기 LED 셀과 상기 제1 비아 사이에 개재되는 제1 절연층; 상기 LED 셀과 상기 제2 비아 사이에 개재되는 제2 절연층; 상기 제1 도전성 반도체층과 상기 제1 비아를 전기적으로 연결하기 위한 제1 메탈 전극; 및 상기 제2 도전성 반도체층과 상기 제2 비아를 전기적으로 연결하기 위한 제2 메탈 전극을 포함한다.
상기 제1 도전성 반도체층의 하부에 위치한 제3 메탈 전극을 더 포함하고, 상기 제3 메탈 전극은 상기 제1 비아와 전기적으로 연결된다.
상기 제1 및 제2 비아는 Ag 또는 흑연 등의 전도성 금속 또는 비금속의 전도성 물질일 수 있다.
상기 제1 및 제2 절연층은 금속 산화물 또는 고분자 유기물질 등의 비전도성 물질일 수 있다.
일정 거리 이격된 제1 및 제2 전극을 포함하는 패키지 기판; 및 상기 기판 상에 실장되는 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층을 포함하는 LED 셀을 포함하고, 상기 제1 도전성 반도체층은 상기 제1 전극 상에 위치하여 상기 제1 전극에 전기적으로 연결되고, 상기 LED 셀에는 상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 일측에 이격 배치되며, 상기 제2 도전성 반도체층과 전기적으로 연결되는 비아를 포함하고, 상기 비아는 상기 제2 전극과 전기적으로 연결된다.
상기 LED 셀과 상기 비아 사이에는 절연층이 개재되고, 상기 제2 도전성 반도체층과 상기 비아는 제1 메탈 전극을 통해 전기적으로 연결된다.
상기 제1 도전성 반도체층과 상기 제1 전극 사이에 위치한 제2 메탈 전극을 더 포함한다.
상기 비아는 Ag 또는 흑연 등의 전도성 금속 또는 비금속의 전도성 물질일 수 있다.
상기 절연층은 금속 산화물 또는 고분자 유기물질 등의 비전도성 물질일 수 있다.
또한, 본 발명은 일정 간격 이격된 제1 및 제2 전극을 포함하는 패키지 기판; 및 상기 패키지 기판 상에 위치하는 기판, 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층을 포함하는 LED 셀;을 포함하고, 상기 LED 셀은 상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 일측에 이격 배치되며, 상기 제1 도전성 반도체층과 전기적으로 연결되는 제1 비아; 및 상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 타측에 이격 배치되며, 상기 제2 도전성 반도체층과 전기적으로 연결되는 제2 비아를 포함하고, 상기 제1 비아는 상기 제1 전극과 전기적으로 연결되고, 상기 제2 비아는 상기 제2 전극과 전기적으로 연결된다.
상기 LED 셀과 상기 제1 비아 사이에 개재되는 제1 절연층; 상기 LED 셀과 상기 제2 비아 사이에 개재되는 제2 절연층; 상기 제1 도전성 반도체층과 상기 제1 비아를 전기적으로 연결하기 위한 제1 메탈 전극; 및 상기 제2 도전성 반도체층과 상기 제2 비아를 전기적으로 연결하기 위한 제2 메탈 전극을 포함한다.
상기 기판의 하부에 위치한 제3 메탈 전극을 더 포함하고, 상기 제3 메탈 전극은 상기 제1 비아와 전기적으로 연결된다.
상기 제1 및 제2 비아는 Ag 또는 흑연 등의 전도성 금속 또는 비금속의 전도성 물질일 수 있다.
상기 제1 및 제2 절연층은 금속 산화물 또는 고분자 유기물질 등의 비전도성 물질일 수 있다.
또한, 본 발명은 에피텍셜 웨이퍼를 준비하는 단계; 상기 에피텍셜 웨이퍼 상의 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층이 내측으로 노출되도록 소정 간격으로 홀을 형성하는 단계; 상기 홀 내의 측벽에 절연층을 형성하는 단계; 상기 절연층이 형성된 상기 홀 내에 전도성 물질을 충진하여 비아를 형성하는 단계; 상기 제2 도전성 반도체층과 상기 비아를 전기적으로 연결하기 위한 메탈 전극을 형성하는 단계; 및 상기 비아를 따라 절단하는 단계를 포함한다.
에피텍셜 웨이퍼를 준비하는 단계; 상기 에피텍셜 웨이퍼 상의 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층이 내측으로 노출되도록 소정 간격으로 홀을 형성하는 단계; 상기 홀 내의 측벽에 절연층을 형성하는 단계; 상기 절연층이 형성된 상기 홀 내에 전도성 물질을 충진하여 비아를 형성하는 단계; 상기 비아를 하나씩 건너뛰어 식각하고 식각되는 비아에 인접한 절연층과 상기 인접한 절연층의 인접 영역을 식각하여, 상기 제1 도전성 반도체층이 상기 제2 도전성 반도체층에 비해 단차지게 노출되도록 식각하는 단계; 상기 단차지게 노출된 제1 도전성 반도체층과 상기 식각된 비아를 전기적으로 연결하기 위한 제1 메탈 전극을 형성하고, 식각되지 않은 비아와 상기 제2 도전성 반도체층을 전기적으로 연결하기 제2 메탈 전극을 형성하는 단계; 및 상기 식각되지 않은 비아 및 상기 식각된 비아가 각각의 비아의 중심선을 따라 양분되도록 절단하는 단계를 포함한다.
에피텍셜 웨이퍼 상의 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층이 내측으로 노출되도록 소정 간격으로 홀을 형성하고, 상기 홀 내의 측벽에 절연층을 형성하고, 상기 절연층이 형성된 상기 홀 내에 전도성 물질을 충진하여 비아를 형성하고, 상기 제2 도전성 반도체층과 상기 비아를 전기적으로 연결하기 위한 메탈 전극을 형성하고, 상기 비아를 따라 절단하는 단계를 포함하는 LED 칩을 제조하는 단계; 상기 LED 칩을 패키지 기판 상에 실장하는 단계; 및 상기 LED 칩 상에 형광체를 도포하는 단계를 포함한다.
에피텍셜 웨이퍼 상의 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층이 내측으로 노출되도록 소정 간격으로 홀을 형성하고, 상기 홀 내의 측벽에 절연층을 형성하고, 상기 절연층이 형성된 상기 홀 내에 전도성 물질을 충진하여 비아를 형성하고, 상기 비아를 하나씩 건너뛰어 식각하고 식각되는 비아에 인접한 절연층과 상기 인접한 절연층의 인접 영역을 식각하여, 상기 제1 도전성 반도체층이 상기 제2 도전성 반도체층에 비해 단차지게 노출되도록 식각하고, 상기 단차지게 노출된 제1 도전성 반도체층과 상기 식각된 비아를 전기적으로 연결하기 위한 제1 메탈 전극을 형성하고, 식각되지 않은 비아와 상기 제2 도전성 반도체층을 전기적으로 연결하기 제2 메탈 전극을 형성하는 단계 및 상기 식각되지 않은 비아 및 상기 식각된 비아가 각각의 비아의 중심선을 따라 양분되도록 절단하는 단계를 포함하는 LED 칩을 제조하는 단계; 상기 LED 칩을 패키지 기판 상에 실장하는 단계; 및 상기 LED 칩 상에 형광체를 도포하는 단계를 포함한다.
상기 제1 도전성 반도체층의 하면에 위치한 제2 메탈 전극을 더 포함한다.
상기 비아는 Ag 또는 흑연 등의 전도성 금속 또는 비금속의 전도성 물질일 수 있다.
상기 절연층은 금속 산화물 또는 고분자 유기물질 등의 비전도성 물질일 수 있다.
또한, 본 발명은 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층을 포함하는 LED 셀; 상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 일측에 이격 배치되며, 상기 제1 도전성 반도체층과 전기적으로 연결되는 제1 비아; 및 상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 타측에 이격 배치되며, 상기 제2 도전성 반도체층과 전기적으로 연결되는 제2 비아를 포함한다.
상기 LED 셀과 상기 제1 비아 사이에 개재되는 제1 절연층; 상기 LED 셀과 상기 제2 비아 사이에 개재되는 제2 절연층; 상기 제1 도전성 반도체층과 상기 제1 비아를 전기적으로 연결하기 위한 제1 메탈 전극; 및 상기 제2 도전성 반도체층과 상기 제2 비아를 전기적으로 연결하기 위한 제2 메탈 전극을 포함한다.
상기 제1 도전성 반도체층의 하부에 위치한 제3 메탈 전극을 더 포함하고, 상기 제3 메탈 전극은 상기 제1 비아와 전기적으로 연결된다.
상기 제1 및 제2 비아는 Ag 또는 흑연 등의 전도성 금속 또는 비금속의 전도성 물질일 수 있다.
상기 제1 및 제2 절연층은 금속 산화물 또는 고분자 유기물질 등의 비전도성 물질일 수 있다.
일정 거리 이격된 제1 및 제2 전극을 포함하는 패키지 기판; 및 상기 기판 상에 실장되는 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층을 포함하는 LED 셀을 포함하고, 상기 제1 도전성 반도체층은 상기 제1 전극 상에 위치하여 상기 제1 전극에 전기적으로 연결되고, 상기 LED 셀에는 상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 일측에 이격 배치되며, 상기 제2 도전성 반도체층과 전기적으로 연결되는 비아를 포함하고, 상기 비아는 상기 제2 전극과 전기적으로 연결된다.
상기 LED 셀과 상기 비아 사이에는 절연층이 개재되고, 상기 제2 도전성 반도체층과 상기 비아는 제1 메탈 전극을 통해 전기적으로 연결된다.
상기 제1 도전성 반도체층과 상기 제1 전극 사이에 위치한 제2 메탈 전극을 더 포함한다.
상기 비아는 Ag 또는 흑연 등의 전도성 금속 또는 비금속의 전도성 물질일 수 있다.
상기 절연층은 금속 산화물 또는 고분자 유기물질 등의 비전도성 물질일 수 있다.
또한, 본 발명은 일정 간격 이격된 제1 및 제2 전극을 포함하는 패키지 기판; 및 상기 패키지 기판 상에 위치하는 기판, 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층을 포함하는 LED 셀;을 포함하고, 상기 LED 셀은 상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 일측에 이격 배치되며, 상기 제1 도전성 반도체층과 전기적으로 연결되는 제1 비아; 및 상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 타측에 이격 배치되며, 상기 제2 도전성 반도체층과 전기적으로 연결되는 제2 비아를 포함하고, 상기 제1 비아는 상기 제1 전극과 전기적으로 연결되고, 상기 제2 비아는 상기 제2 전극과 전기적으로 연결된다.
상기 LED 셀과 상기 제1 비아 사이에 개재되는 제1 절연층; 상기 LED 셀과 상기 제2 비아 사이에 개재되는 제2 절연층; 상기 제1 도전성 반도체층과 상기 제1 비아를 전기적으로 연결하기 위한 제1 메탈 전극; 및 상기 제2 도전성 반도체층과 상기 제2 비아를 전기적으로 연결하기 위한 제2 메탈 전극을 포함한다.
상기 기판의 하부에 위치한 제3 메탈 전극을 더 포함하고, 상기 제3 메탈 전극은 상기 제1 비아와 전기적으로 연결된다.
상기 제1 및 제2 비아는 Ag 또는 흑연 등의 전도성 금속 또는 비금속의 전도성 물질일 수 있다.
상기 제1 및 제2 절연층은 금속 산화물 또는 고분자 유기물질 등의 비전도성 물질일 수 있다.
또한, 본 발명은 에피텍셜 웨이퍼를 준비하는 단계; 상기 에피텍셜 웨이퍼 상의 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층이 내측으로 노출되도록 소정 간격으로 홀을 형성하는 단계; 상기 홀 내의 측벽에 절연층을 형성하는 단계; 상기 절연층이 형성된 상기 홀 내에 전도성 물질을 충진하여 비아를 형성하는 단계; 상기 제2 도전성 반도체층과 상기 비아를 전기적으로 연결하기 위한 메탈 전극을 형성하는 단계; 및 상기 비아를 따라 절단하는 단계를 포함한다.
에피텍셜 웨이퍼를 준비하는 단계; 상기 에피텍셜 웨이퍼 상의 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층이 내측으로 노출되도록 소정 간격으로 홀을 형성하는 단계; 상기 홀 내의 측벽에 절연층을 형성하는 단계; 상기 절연층이 형성된 상기 홀 내에 전도성 물질을 충진하여 비아를 형성하는 단계; 상기 비아를 하나씩 건너뛰어 식각하고 식각되는 비아에 인접한 절연층과 상기 인접한 절연층의 인접 영역을 식각하여, 상기 제1 도전성 반도체층이 상기 제2 도전성 반도체층에 비해 단차지게 노출되도록 식각하는 단계; 상기 단차지게 노출된 제1 도전성 반도체층과 상기 식각된 비아를 전기적으로 연결하기 위한 제1 메탈 전극을 형성하고, 식각되지 않은 비아와 상기 제2 도전성 반도체층을 전기적으로 연결하기 제2 메탈 전극을 형성하는 단계; 및 상기 식각되지 않은 비아 및 상기 식각된 비아가 각각의 비아의 중심선을 따라 양분되도록 절단하는 단계를 포함한다.
에피텍셜 웨이퍼 상의 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층이 내측으로 노출되도록 소정 간격으로 홀을 형성하고, 상기 홀 내의 측벽에 절연층을 형성하고, 상기 절연층이 형성된 상기 홀 내에 전도성 물질을 충진하여 비아를 형성하고, 상기 제2 도전성 반도체층과 상기 비아를 전기적으로 연결하기 위한 메탈 전극을 형성하고, 상기 비아를 따라 절단하는 단계를 포함하는 LED 칩을 제조하는 단계; 상기 LED 칩을 패키지 기판 상에 실장하는 단계; 및 상기 LED 칩 상에 형광체를 도포하는 단계를 포함한다.
에피텍셜 웨이퍼 상의 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층이 내측으로 노출되도록 소정 간격으로 홀을 형성하고, 상기 홀 내의 측벽에 절연층을 형성하고, 상기 절연층이 형성된 상기 홀 내에 전도성 물질을 충진하여 비아를 형성하고, 상기 비아를 하나씩 건너뛰어 식각하고 식각되는 비아에 인접한 절연층과 상기 인접한 절연층의 인접 영역을 식각하여, 상기 제1 도전성 반도체층이 상기 제2 도전성 반도체층에 비해 단차지게 노출되도록 식각하고, 상기 단차지게 노출된 제1 도전성 반도체층과 상기 식각된 비아를 전기적으로 연결하기 위한 제1 메탈 전극을 형성하고, 식각되지 않은 비아와 상기 제2 도전성 반도체층을 전기적으로 연결하기 제2 메탈 전극을 형성하는 단계 및 상기 식각되지 않은 비아 및 상기 식각된 비아가 각각의 비아의 중심선을 따라 양분되도록 절단하는 단계를 포함하는 LED 칩을 제조하는 단계; 상기 LED 칩을 패키지 기판 상에 실장하는 단계; 및 상기 LED 칩 상에 형광체를 도포하는 단계를 포함한다.
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상술한 바와 같이, 본 발명은 와이어 본딩없이 패키지 가능한 LED 칩을 제공함으로써, 패키지에 실장시 LED 칩과 패키지를 전기적으로 연결하기 위해 와이어 본딩을 사용하는 경우 와이어 본딩의 결함으로 인해 발생할 수 있는 와이어 단락(short) 또는 개방(open)으로 인한 패키지 불량 문제를 개선할 수 있다.
또한, 본 발명은 와이어 본딩없이 패키지 가능한 LED 칩을 제공함으로써, 패키지 상태에서 형광체를 도포하고자 할 경우 종래의 와이어 본딩으로 인한 불편함을 개선하여 다양한 형광체 도포 방법을 사용하여 백색 LED를 제조할 수 있다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이하의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지 는 자에게 본 발명에 대한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다. 또한, 도면상에서의 각각의 구성요소들의 상대적인 크기는 설명의 편의나 이해를 돕기 위해 과장되게 도시되었다.
도 1은 본 발명의 일 실시예에 따른 와이어 본딩없이 패키지 가능한 LED 칩(10)의 개략적인 단면도이다. 도 1을 참조하면, LED 칩(10)은 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층을 포함하는 LED 셀(12), LED 셀(12)의 적층 방향에 평행하도록 LED 셀(12)의 일측에 이격 배치되며, 제2 도전성 반도체층과 전기적으로 연결되는 비아(via)(16)를 포함한다.
LED 셀(10)은 도면상에서 세부적으로 구획되지는 않았으나, 도 1의 하부에서 상부 방향으로 차례대로 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층을 포함할 수 있다. 예를 들면, 제1 도전성 반도체층은 N형 불순물이 도핑된 층일 수 있고, 제2 도전성 반도체층은 P형 불순물이 도핑된 층일 수 있다. 그리고, 활성층은 전자와 정공의 결합에 의해 빛이 방출되는 층이다. 나아가, LED 셀(10)은 기판, 버퍼층 등을 더 포함할 수 있으나, 본 발명을 설명함에 있어서 중요한 요소는 아니므로 이하에서는 별도로 언급하지 않는다.
비아(16)는 LED 셀(12)의 적층 방향에 평행하게 이격 배치되는 데, 여기서 LED 셀(12)의 적층 방향은 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층 각각이 배열되는 면의 방향에 대체로 수직인 방향이다. 비아(16)는 전도성이 좋은 금속일 수 있으나, 금속에 한정되지 않고 전도성 물질이라면 얼마든지 가능할 수 있다. 예를 들면, 비아(16)는 은(Ag)이나, 흑연일 수 있다.
비아(16)와 LED 셀(12) 사이에는 절연층(14)이 더 개재되어 LED 셀(12)과 비아(16) 간을 절연시킬 수 있다. 여기서의 절연은 보다 구체적으로는, LED 셀(12)의 제1 도전성 반도체층 및 활성층과의 절연을 의미한다. 절연층(14)은 LED 셀(12)과 비아(16) 간을 효과적으로 절연시킬 수 있는 비전도성 물질의 절연체면 충분하다. 예를 들면, 절연층(14)은 금속 산화물 또는 고분자 유기물질로 이루어질 수 있으나, 이에 한정되지는 않는다.
그리고, LED 셀(12)의 제2 도전성 반도체층과 비아(16) 간은 메탈 전극(18)을 통해 전기적으로 연결될 수 있다.
도 1에 도시된 LED 칩의 형태는 앞서 분류한 바와 같이 수직형 LED 칩으로서, LED 셀(12)의 하단(도 1상에서)은 메탈 전극(19)을 통해 LED 패키지의 하나의 전극 단자(도 5의 52 참조)에 연결되고, 비아(16)의 하단은 LED 패키지의 다른 하나의 전극 단자(도 5의 54 참조)에 연결된다.
따라서, 본 발명의 일 실시예에 따른 와이어 본딩없이 패키지가 가능한 LED 칩을 제공함으로써, 종래의 수직형 LED 칩의 경우 메탈 전극(18)과 LED 패키지의 전극 단자 간의 와이어 본딩이 불가피했고 그로 인해 빈번하게 발생했던 패키지 불량 문제를 해결할 수 있게 된다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 와이어 본딩없이 패키지 가능한 LED 칩의 제조방법을 개략적으로 나타낸 공정 단면도이다. 도 2a 내지 도 2e를 참조하면, 본 발명의 일 실시예에 따른 와이어 본딩없이 패키지 가능한 LED 칩 의 제조방법은, 에피텍셜 웨이퍼(epitexial wafer)를 준비하는 단계(도 2a), 에피텍셜 웨이퍼 상의 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층이 내측으로 노출되도록 소정 간격으로 홀을 형성하는 단계(도 2b), 홀 내의 측벽에 절연층을 형성하는 단계(도 2c), 절연층이 형성된 홀 내에 전도성 물질을 충진하여 비아를 형성하는 단계(도 2d), 제2 도전성 반도체층과 비아를 전기적으로 연결하기 위한 메탈 전극을 형성하는 단계(도 2e), 및 비아를 따라 절단하는 단계(도 2e)를 포함한다.
도 2a는 에피텍셜 웨이퍼(epitexial wafer)의 일 부분(22)의 단면을 개략적으로 나타내고 있다. 에피텍셜 웨이퍼라 함은 기질(예를 들면, GaAs)상에 특정 조건하에서 P층, 활성층 및 N층이 형성되어진 웨이퍼를 말하는 것으로서, 이러한 에피텍셜 웨이퍼는 당해 기술 분야에서 통상적인 지식을 가진 자에게 잘 알려져 있으므로, 더 이상의 구체적인 설명은 생략한다.
도 2b는 도 2a의 에피텍셜 웨이퍼에 홀이 형성된 상태를 나타낸 도면으로서, 복수 개의 홀들(23a, 23b, 23c, 23d)이 소정 간격으로 형성된 상태가 보여진다. 복수 개의 홀들(23a, 23b, 23c, 23d) 각각에서는 에피텍셜 웨이퍼 상의 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층(각각의 층은 구체적으로 구획하지는 않았으며 총괄하여 22a, 22b, 22c, 22d, 22e로 표기되었으며, 각각은 하나의 LED 셀로 정의됨)이 복수 개의 홀들(23a, 23b, 23c, 23d) 각각의 내측으로 노출되어 있다.
도 2c는 도 2b의 홀 내의 측벽에 절연층이 형성된 상태의 일부를 나타낸 도 면으로서, 복수 개의 홀들(23a, 23b, 23c, 23d) 각각의 내부의 측벽으로 노출된 LED 셀의 측면 상에 절연층(24a, 24b)이 형성됨으로써, LED 셀의 측면이 각각의 홀로 노출되지 않게 된다. 이러한 절연층(24a, 24b)은 이후에 홀 내부에 충진되는 전도성 물질과 LED 셀 간을 절연시키는 역할을 하게 된다.
도 2d는 도 2c에서 절연층(24a, 24b)이 형성된 홀 내에 전도성 물질을 충진함으로써 비아(26a, 26b)가 형성된 상태를 나타낸 도면으로서, 전도성 물질의 충진 후 LED 셀(22a)과 이에 이웃하는 LED 셀(22b) 간의 단면을 횡적으로 살펴보면, LED 셀(22a), 절연층(24a), 비아(26a), 절연층(24a) 및 LED 셀(22b) 순서로 보여진다.
도 2e는 도 2d에서 LED 셀(22a, 22b) 각각의 제2 도전성 반도체층과 비아(26a, 26b)를 전기적으로 연결하기 위한 메탈 전극(28a, 28b, 29a, 29b)이 형성된 상태를 나타낸 도면으로서, 메탈 전극(28a, 28b)은 구체적으로 구획되지는 않았지만, LED 셀(22a, 22b)의 제2 도전성 반도체층과, 절연층(24a, 24b)을 개재하여 인접한 비아(26a, 26b)의 상부 간을 전기적으로 연결하고 있다.
메탈 전극(28a, 28b, 29a, 29b)이 형성된 후에는 비아(26a, 26b)에 대체로 평행한 절단라인(C1, C2)을 따라 절단하는 단계가 수행된다. 절단 공정은 비아(26a)와 LED 셀(22b) 사이의 절연층(24a) 범위 내에서 수행되는 것이 바람직하다. 그리고, 절단 공정 이후에 절단 부분의 절연층(26a와 22b 사이)을 제거하는 공정이 추가될 수도 있다.
그리하여, 본 발명은 상기와 같은 공정들을 포함함으로써 와이어 본딩이 필요없이 패키지 가능한 LED 칩(도 1의 10)의 제조가 가능해진다.
도 3은 본 발명의 다른 실시예에 따른 와이어 본딩없이 패키지 가능한 LED 칩의 개략적인 단면도이다. 도 3을 참조하면, LED 칩(30)은 제1 도전성 반도체층(32), 활성층(33) 및 제2 도전성 반도체층(34)을 포함하는 LED 셀(35), LED 셀(35)의 적층 방향에 평행하도록 LED 셀(35)의 일측에 이격 배치되며 제1 도전성 반도체층(32)과 전기적으로 연결되는 제1 비아(37a), LED 셀(35)의 적층 방향에 평행하도록 제1 비아(37a)가 배치되지 않은 LED 셀(35)의 타측에 이격 배치되며 제2 도전성 반도체층(34)과 전기적으로 연결되는 제2 비아(37b)를 포함한다.
LED 셀(35)은 제1 도전성 반도체층(32), 활성층(33) 및 제2 도전성 반도체층(34)을 포함하며, 도시된 바와 같이 기판(31)까지 포함하는 것으로 볼 수 있다. 기판(31)으로는 사파이어 기판이 많이 사용되나 이에 한정되는 것은 아니며, 제1 도전성 반도체층(32)은 N형 불순물이 도핑된 층일 수 있고, 제2 도전성 반도체층(34)은 P형 불순물이 도핑된 층일 수 있으며, 활성층(33)은 전자와 정공의 결합에 의해 빛이 방출되는 층이다.
제1 비아(37a)는 LED 셀(35)의 적층 방향에 평행하도록 이격 배치되는 데, 여기서 LED 셀(35)의 적층 방향은 기판(31), 제1 도전성 반도체층(32), 활성층(32) 및 제2 도전성 반도체층(34)이 배열되는 면의 방향에 대체로 수직인 방향을 나타낸다. 제1 비아(37a)는 LED 셀(35) 중 제1 도전성 반도체층(32)과 전기적으로 연결되고 그 이외의 부분(기판(31), 활성층(33) 및 제2 도전성 반도체층(34))과는 절연되어져야 한다. 따라서, LED 셀(35)의 적층 방향을 따라 배열된 제1 비아(37a)의 길이는 도 3에 도시된 바와 같이 LED 셀(35) 중 제1 도전성 반도체층(32)까지의 길이 를 넘지 않는 것이 바람직하다.
또한, 제1 도전성 반도체층(32)과 제1 비아(37a)를 전기적으로 연결하기 위한 제1 메탈 전극(38a)이 더 구비된다. 제1 메탈 전극(38a)은 제1 비아(37a)의 일단과 제2 도전성 반도체층(34)에 비해 단차지게 상부로 노출된 제1 도전성 반도체층(32)의 노출된 부분 간을 전기적으로 연결한다.
또한, LED 셀(35)과 제1 비아(37a) 사이에는 양자 간을 절연시키기 위한 제1 절연층(36a)이 더 개재될 수 있다.
제2 비아(37b)는 LED 셀(35)의 적층 방향에 평행하도록 이격 배치되며, 배치되는 위치는 제1 비아(37a)가 배치되지 않은 LED 셀(35)의 타측이다. 또한 제2 도전성 반도체층(34)과 제2 비아(37b) 간의 전기적 연결은 제2 메탈 전극(38b)을 통해 이루어진다. 따라서 제2 비아(37b)와 LED 셀(35)의 사이에는 제2 절연층(36b)이 개재되는 것이 바람직하다.
상기 제1 비아(37a) 및 제2 비아(37b)로 사용되는 물질은 전도성 금속이나 전도성 비금속 등의 전도성 물질이 사용될 수 있는 데, 예를 들면, 은(Ag)이나 흑연일 수 있다.
상기 제1 절연층(36a) 및 제2 절연층(36b) 각각은 LED 셀(35)과 제1 비아(37a) 그리고 LED 셀(35)과 제2 비아(37b) 간을 효과적으로 절연시킬 수 있는 비전도성 물질의 절연체면 충분하다. 예를 들면, 이러한 절연층(36a, 36b)은 금속 산화물 또는 고분자 유기물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
또한, LED 셀(35)의 하단부에는 전극 패드(39)가 더 형성되어 제2 비아(37b) 가 LED 패키지의 전극 단자(64)와 전기적으로 연결되도록 한다.
도 3에 도시된 LED 칩(30)의 형태는 앞서 분류한 바와 같이 수평형 LED 칩으로서, 비아(37a)의 하단(도 3상에서)은 LED 패키지의 제1 단자부(미도시)에 연결되고 비아(37b)는 전극 패드(39)를 통해 LED 패키지의 제2 단자부(미도시)에 연결된다.
따라서, 본 발명의 일 실시예에 따른 와이어 본딩없이 패키지가 가능한 LED 칩을 제공함으로써, 종래의 수평형 LED 칩의 경우 메탈 전극들(38a, 38b)과 LED 패키지의 단자부들 간의 와이어 본딩이 불가피했고 그로 인해 빈번하게 발생했던 패키지 불량 문제를 해결할 수 있게 된다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 와이어 본딩없이 패키지 가능한 LED 칩의 제조방법을 개략적으로 나타낸 공정 단면도이다. 도 4a 내지 도 4f를 참조하면, 본 발명의 다른 실시예에 따른 와이어 본딩없이 패키지 가능한 LED 칩의 제조방법은, 에피텍셜 웨이퍼를 준비하는 단계(도 4a), 에피텍셜 웨이퍼 상의 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층이 내측으로 노출되도록 소정 간격으로 홀을 형성하는 단계(도 4b), 홀 내의 측벽에 절연층을 형성하는 단계(도 4c), 절연층이 형성된 홀 내에 전도성 물질을 충진하여 비아를 형성하는 단계(도 4d), 비아를 하나씩 건너뛰어 식각하고 식각되는 비아에 인접한 절연층과 그 인접한 절연층의 인접 영역을 식각하여 제1 도전성 반도체층이 제2 도전성 반도체층에 비해 단차지게 노출되도록 식각하는 단계(도 4e), 상기 단차지게 노출된 제1 도전성 반도체층과 식각된 비아를 전기적으로 연결하기 위한 제1 메탈 전극을 형성하 고, 식각되지 않은 비아와 제2 도전성 반도체층을 전기적으로 연결하기 위한 제2 메탈 전극을 형성하는 단계(도 4f), 상기 식각되지 않은 비아 및 상기 식각된 비아가 각각의 비아의 중심선을 따라 양분되도록 절단하는 단계(도 4f)를 포함한다.
도 4a는 에피텍셜 웨이퍼의 일부분을 나타낸 도면으로서, 에피텍셜 웨이퍼는 기판(41), 제1 도전성 반도체층(42), 활성층(43) 및 제2 도전성 반도체층(44)을 포함한다. 제1 도전성 반도체층(42)은 N형 불순물이 도핑된 층일 수 있고, 제2 도전성 반도체층(44)은 P형 불순물이 도핑된 층일 수 있다.
도 4b는 도 4a의 에피텍셜 웨이퍼에 홀이 형성된 상태를 나타낸 도면으로서, 복수 개의 홀들(45a, 45b, 45c, 45d)이 소정의 간격으로 형성된 상태가 보여진다. 복수 개의 홀들(45a, 45b, 45c, 45d) 각각에서는 에피텍셜 웨이퍼 상의 제1 도전성 반도체층(42a, 42b, 42c, 42d ,42e), 활성층(43a, 43b, 43c, 43d, 43e) 및 제2 도전성 반도체층(44a, 44b, 44c, 44d, 44e)이 복수 개의 홀들(45a, 45b, 45c, 45d, 45e) 내측으로 노출되어 있다. 또한, 기판(41a, 41b, 41c, 41d, 41c)도 복수 개의 홀들(45a, 45b, 45c 및 45d) 각각의 내측으로 노출되어 있다.
도 4c는 도 4b의 홀 내의 측벽에 절연층이 형성된 상태를 나타낸 도면으로서, 복수 개의 홀들(45a, 45b, 45c 및 45d) 각각의 내측으로 노출된 LED 셀의 측면에 절연층(46a, 46b, 46c, 46d, 46e)이 형성됨으로써, LED 셀의 측면이 각각의 홀로 노출되지 않게 된다. 이러한 절연층(46a, 46b, 46c, 46d, 46e)은 이후에 홀들(45a, 45b, 45c, 45d, 45e) 각각의 내부에 충진되는 전도성 물질과 LED 셀 간을 절연하는 역할을 하게 된다.
도 4d는 도 4에서 절연층들(46a, 46b, 46c, 46d, 46e)이 형성된 홀 내에 전도성 물질을 충진함으로써, 비아들(47a, 47b, 47c, 47d, 47e)이 형성된 상태를 나타낸 도면으로서, 예를 들어 LED 셀과 이에 이웃하는 LED 셀 간의 단면의 일부분을 횡적으로 살펴보면, LED 셀, 절연층(46a), 비아(47a), 절연층(46b) 및 LED 셀의 순서로 보여짐을 알 수 있다.
도 4e는 도 4d에서의 비아들(47a, 47b, 47c, 47d, 47e) 중에서 하나씩 건너뛰어 식각한 상태를 나타낸 도면으로서, 하나씩 건너뛰어 식각된 비아(47a, 47c, 47e)에 인접한 절연층(46a, 46c, 46e)과 이러한 절연층(46a, 46c, 46e)에 인접한 제1 도전성 반도체층(42a, 42b, 42c, 42d, 42e)의 일부, 활성층의 일부 및 제2 도전성 반도체층의 일부도 식각되어 제1 도전성 반도체층(42a, 42b, 42c, 42d, 42e)이 제2 도전성 반도체층과 단차지게 상부로 노출되도록(42a1, 42b1, 42c1, 42d1, 42e1) 식각된다.
도 4f는 도 4e에서 단차지게 노출된 제1 도전성 반도체층들(42a, 42b, 42c, 42d, 42e)과 식각된 비아들(47a, 47c, 47e)을 전기적으로 연결하기 위한 제1 메탈 전극들(48a, 48c, 48e)이 형성되고, 식각되지 않은 비아들(47b, 47d)과 제2 도전성 반도체층들을 전기적으로 연결하기 위한 제2 메탈 전극들(48b, 48d)이 형성되며, 식각되지 않은 비아들(47b, 47d)과 패키지의 하나의 전극간을 전기적으로 연결하기 위한 전극 패드들(39a, 39b, 39c)이 형성된 상태를 나타낸 도면이다.
제1 메탈 전극들(48a, 48c, 48e) 및 제2 메탈 전극들(48b, 48d), 그리고 전극 패드들(39a, 39b, 39c)이 형성된 이후에는, 식각되지 않은 비아들(47b, 47d)과 식각된 비아들(48a, 48c, 48e) 각각의 중심선들(C3, C4, C5, C6, C7)을 따라 양분되도록 절단될 수 있다. 상기 중심선들(C3, C4, C5, C6, C7)은 대체로 비아들(47a, 47b, 47c, 47d, 47e) 각각의 중심을 따라 균등하게 양분하는 것이 바람직하나, 굳이 동일한 폭으로 양분될 필요는 없다. 각각의 중심선들(C3, C4, C5, C6, C7)의 방향도 또한 비아들(47a, 47b, 47c, 47d, 47e) 각각에 대체로 평행한 것이 바람직하다.
위와 같은 공정들을 포함함으로써, 본 발명은 와이어 본딩이 필요없이 패키지 가능한 LED 칩(도 3의 30)을 제조할 수 있게 된다.
도 5는 도 1의 LED 칩을 패키징하는 경우의 패키지 전극들과 LED 칩의 연결을 설명하기 위한 도면이다. 도 5를 참조하면, 도 1의 LED 칩(10)이 패키지에 실장되는 경우, LED 셀(12)의 저면은 패키지의 제1 전극(52)과 연결되고, 비아(16)는 패키지의 제2 전극(54)과 연결된다. 참조부호 56은 패키지의 제1 전극(52)과 제2 전극(54) 간의 공간을 나타내며, 참조부호 58은 패키지 기판 또는 실장용 서브마운트(sub-mount)를 나타낸다.
위와 같이, 종래의 수직형 LED 칩의 경우에 LED 칩과 패키지의 제2 전극 간의 전기적 연결이 와이어 본딩에 의해 이루어졌으나, 본 발명에 의한 LED 칩을 패키징하는 경우에는 비아를 통해 패키지의 제2 전극과 LED 칩이 전기적으로 연결되므로 와이어 본딩이 필요없게 된다. 따라서, 와이어 본딩으로 인한 종래 패키지의 문제점들을 해결할 수 있게 된다.
도 6은 도 3의 LED 칩을 패키징하는 경우의 패키지 전극들과 LED 칩의 연결 을 설명하기 위한 도면이다. 도 6을 참조하면, 도 3의 LED 칩(30)이 패키지에 실장되는 경우, LED 칩(30)은 제1 비아(37a)를 통해 패키지의 제1 기판(62)과 제1 도전성 반도체층(32)이 전기적으로 연결되고, 제2 비아(37b)를 통해 패키지의 제2 기판(64)과 제2 도전성 반도체층(34)이 전기적으로 연결된다. 참조부호 66은 패키지의 제1 전극(62)과 제2 전극(64) 간의 공간을 나타내며, 참조부호 68은 패키지 기판 또는 실장용 서브마운트를 나타낸다.
위와 같이, 종래의 수평형 LED 칩의 경우에 LED 칩과 패키지 간의 전기적 연결이 와이어 본딩에 의해 이루어졌으나, 본 발명에 의한 LED 칩을 패키징하는 경우에는 비아를 통해 패키지의 제1, 제2 전극과 LED 칩이 전기적으로 연결되므로 와이어 본딩이 필요없게 된다. 따라서, 와이어 본딩으로 인한 종래 패키지의 문제점들을 해결할 수 있게 된다.
또한, 본 발명에 따른 와이어 본딩이 필요없이 패키지 가능한 LED 칩은 LED 칩으로부터 나온 빛의 파장을 변환시키기 위해 LED 칩으로의 절단 전단계에서 형광체 코팅 또는 도포를 통해서 백색 계열의 LED 패키지를 만들 수도 있고 LED 패키지에 다이 부착(die attach) 이후에 형광체를 도포함으로써 백색 계열의 LED 패키지를 만들 수 있는 이점을 갖는다.
상술한 바와 같은 본 발명에 따른 LED 칩 및 LED 칩 제조방법은 상기 실시 예들에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
도 1은 본 발명의 일 실시예에 따른 와이어 본딩없이 패키지 가능한 LED 칩의 개략적인 단면도,
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 와이어 본딩없이 패키지 가능한 LED 칩의 제조방법을 개략적으로 나타낸 공정 단면도,
도 3은 본 발명의 다른 실시예에 따른 와이어 본딩없이 패키지 가능한 LED 칩의 개략적인 단면도,
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 와이어 본딩없이 패키지 가능한 LED 칩의 제조방법을 개략적으로 나타낸 공정 단면도,
도 5는 도 1의 LED 칩을 패키징하는 경우의 패키지 전극들과 LED 칩의 연결을 설명하기 위한 도면, 그리고
도 6은 도 3의 LED 칩을 패키징하는 경우의 패키지 전극들과 LED 칩의 연결을 설명하기 위한 도면이다.
Claims (24)
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- 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층을 포함하는 LED 셀;상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 일측에 이격 배치되며, 상기 제1 도전성 반도체층과 전기적으로 연결되는 제1 비아; 및상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 타측에 이격 배치되며, 상기 제2 도전성 반도체층과 전기적으로 연결되는 제2 비아를 포함하는 것을 특징으로 하는 LED 칩.
- 청구항 6에 있어서,상기 LED 셀과 상기 제1 비아 사이에 개재되는 제1 절연층;상기 LED 셀과 상기 제2 비아 사이에 개재되는 제2 절연층;상기 제1 도전성 반도체층과 상기 제1 비아를 전기적으로 연결하기 위한 제1 메탈 전극; 및상기 제2 도전성 반도체층과 상기 제2 비아를 전기적으로 연결하기 위한 제2 메탈 전극을 포함하는 것을 특징으로 하는 LED 칩.
- 청구항 7에 있어서,상기 제1 도전성 반도체층의 하부에 위치한 제3 메탈 전극을 더 포함하고, 상기 제3 메탈 전극은 상기 제1 비아와 전기적으로 연결된 LED 칩.
- 청구항 7에 있어서,상기 제1 및 제2 비아는 Ag 또는 흑연의 전도성 금속 또는 비금속의 전도성 물질인 LED 칩.
- 청구항 7에 있어서,상기 제1 및 제2 절연층은 금속 산화물 또는 고분자 유기물질의 비전도성 물질인 LED 칩.
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- 일정 간격 이격된 제1 및 제2 전극을 포함하는 패키지 기판; 및상기 패키지 기판 상에 위치하는 기판, 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층을 포함하는 LED 셀;을 포함하고,상기 LED 셀은 상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 일측에 이격 배치되며, 상기 제1 도전성 반도체층과 전기적으로 연결되는 제1 비아; 및 상기 LED 셀의 적층 방향에 평행하도록 상기 LED 셀의 타측에 이격 배치되며, 상기 제2 도전성 반도체층과 전기적으로 연결되는 제2 비아를 포함하고,상기 제1 비아는 상기 제1 전극과 전기적으로 연결되고, 상기 제2 비아는 상기 제2 전극과 전기적으로 연결된 LED 패키지.
- 청구항 16에 있어서,상기 LED 셀과 상기 제1 비아 사이에 개재되는 제1 절연층;상기 LED 셀과 상기 제2 비아 사이에 개재되는 제2 절연층;상기 제1 도전성 반도체층과 상기 제1 비아를 전기적으로 연결하기 위한 제1 메탈 전극; 및상기 제2 도전성 반도체층과 상기 제2 비아를 전기적으로 연결하기 위한 제2 메탈 전극을 포함하는 것을 특징으로 하는 LED 패키지.
- 청구항 17에 있어서,상기 기판의 하부에 위치한 제3 메탈 전극을 더 포함하고, 상기 제3 메탈 전극은 상기 제1 비아와 전기적으로 연결된 LED 패키지.
- 청구항 17에 있어서,상기 제1 및 제2 비아는 Ag 또는 흑연의 전도성 금속 또는 비금속의 전도성 물질인 LED 패키지.
- 청구항 17에 있어서,상기 제1 및 제2 절연층은 금속 산화물 또는 고분자 유기물질의 비전도성 물질인 LED 패키지.
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- 에피텍셜 웨이퍼를 준비하는 단계;상기 에피텍셜 웨이퍼 상의 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층이 내측으로 노출되도록 소정 간격으로 홀을 형성하는 단계;상기 홀 내의 측벽에 절연층을 형성하는 단계;상기 절연층이 형성된 상기 홀 내에 전도성 물질을 충진하여 비아를 형성하는 단계;상기 비아를 하나씩 건너뛰어 식각하고 식각되는 비아에 인접한 절연층과 상기 인접한 절연층의 인접 영역을 식각하여, 상기 제1 도전성 반도체층이 상기 제2 도전성 반도체층에 비해 단차지게 노출되도록 식각하는 단계;상기 단차지게 노출된 제1 도전성 반도체층과 상기 식각된 비아를 전기적으로 연결하기 위한 제1 메탈 전극을 형성하고, 식각되지 않은 비아와 상기 제2 도전성 반도체층을 전기적으로 연결하기 제2 메탈 전극을 형성하는 단계; 및상기 식각되지 않은 비아 및 상기 식각된 비아가 각각의 비아의 중심선을 따라 양분되도록 절단하는 단계를 포함하는 것을 특징으로 하는 LED 칩 제조방법.
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- 에피텍셜 웨이퍼 상의 제1 도전성 반도체층, 활성층 및 제2 도전성 반도체층이 내측으로 노출되도록 소정 간격으로 홀을 형성하고, 상기 홀 내의 측벽에 절연층을 형성하고, 상기 절연층이 형성된 상기 홀 내에 전도성 물질을 충진하여 비아를 형성하고, 상기 비아를 하나씩 건너뛰어 식각하고 식각되는 비아에 인접한 절연층과 상기 인접한 절연층의 인접 영역을 식각하여, 상기 제1 도전성 반도체층이 상기 제2 도전성 반도체층에 비해 단차지게 노출되도록 식각하고, 상기 단차지게 노출된 제1 도전성 반도체층과 상기 식각된 비아를 전기적으로 연결하기 위한 제1 메탈 전극을 형성하고, 식각되지 않은 비아와 상기 제2 도전성 반도체층을 전기적으로 연결하기 제2 메탈 전극을 형성하는 단계 및 상기 식각되지 않은 비아 및 상기 식각된 비아가 각각의 비아의 중심선을 따라 양분되도록 절단하는 단계를 포함하는 LED 칩을 제조하는 단계;상기 LED 칩을 패키지 기판 상에 실장하는 단계; 및상기 LED 칩 상에 형광체를 도포하는 단계를 포함하는 LED 패키지 제조방법.
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