KR101456121B1

KR101456121B1 - 검출 장치 및 전자 기기

Info

Publication number: KR101456121B1
Application number: KR1020080053020A
Authority: KR
Inventors: 에이지 칸다; 료이치 노자와
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2007-06-22
Filing date: 2008-06-05
Publication date: 2014-11-03
Also published as: KR20080112945A; US20080315068A1; US7759628B2

Abstract

(과제) 용이하게 고밀도화가 가능한 검출 장치를 제공하는 것.

(해결 수단) 검출 장치(1)는, 기판 상에 배치된 주사선(10), 검출선(14), 제1 전원선(11a, 11b), 제2 전원선(12), 주사선(10)과 검출선(14)과의 교차에 대응하여 형성된 화소 회로(40)를 구비한다. 화소 회로(40)는, 게이트 전극의 전위에 따른 검출 신호를 검출선(14)에 공급하는 증폭 트랜지스터(45)와, 증폭 트랜지스터(45)의 게이트 전극과 접속되어, 외적 요인에 따라 증폭 트랜지스터(45)의 게이트 전위를 변화시키는 검출 소자와, 주사선(10)의 전위에 따라 동작하는 리셋 트랜지스터(41)와, 증폭 트랜지스터(45)의 게이트 전위를 유지하는 제1 용량 소자를 갖는다. 주사선(10)은, 증폭 트랜지스터(45)의 게이트 전극 및 리셋 트랜지스터(41)의 게이트 전극과는 다른 층에 형성되고, 평면에서 보아 리셋 트랜지스터(41)의 게이트 전극의 적어도 일부에 겹치도록 배치되어 있다.

검출 장치, 화소 회로, 게이트 전극

Description

검출 장치 및 전자 기기{DETECTION DEVICE AND ELECTRONIC APPARATUS}

본 발명은, 검출 장치 및, 당해 검출 장치를 탑재한 전자 기기에 관한 것이다.

2차원 센서, 이미지 센서, 광학식 터치 센서 등에 이용되는 검출 장치의 1개로서, 다음과 같은 것이 알려져 있다. 즉, 검출 소자로서의 광전 변환 소자와, 이 광전 변환 소자의 수광량에 따라 축적 전하량이 변화하는 용량 소자와, 트랜지스터를 구비하여, 트랜지스터의 온(on)·오프(off) 동작에 의해, 용량 소자에서의 전하 축적량을 읽어내는 구성의 검출 장치이다(예를 들면, 특허 문헌 1 참조).

또한, 상기에 있어서 광전 변환 소자를 축적 용량으로 치환하면, 상기 용량 소자의 축적 전하량은, 당해 축적 용량의 외적 요인에 의한 증감에 따라 변화한다. 검출 장치로서는, 이와 같이 검출 소자로서 축적 용량을 이용한 구성으로 할 수도 있다.

[특허 문헌 1] 일본공개특허공보 평4-212458호

상기와 같은 검출 장치는, 검출 소자를 고밀도로 배치할수록 검출 분해능(detection resolution)이 향상한다. 그러나, 트랜지스터나, 트랜지스터의 단자에 접속되는 배선을 비롯하는 각종 구성 요소를 고밀도로 배치하려고 하면, 트랜지스터의 특성이 악화하거나, 특성 불균일이 커지거나 하는 과제가 있다. 또는, 배선 구조가 복잡해지는 것에 기인하여 신호 지연이 생기거나, 수율이 저하하거나 하는 과제가 있다.

본 발명은, 상기 과제의 적어도 일부를 해결하기 위해 이루어진 것이며, 이하의 형태 또는 적용예로서 실현하는 것이 가능하다.

[적용예 1] 기판과, 상기 기판 상에 배치된, 복수의 주사선과, 복수의 검출선과, 복수의 제1 전원선과, 복수의 제2 전원선과, 상기 주사선과 상기 검출선과의 교차에 대응하여 형성된 복수의 단위 회로를 구비하고, 상기 단위 회로는, 제1 단자가 상기 검출선에 접속됨과 함께 제2 단자가 상기 제1 전원선에 접속되어, 게이트 전극의 전위에 따른 검출 신호를 상기 검출선에 공급하는 제1 트랜지스터와, 상기 제1 트랜지스터의 게이트 전극과 접속되어, 외적 요인에 따라 상기 제1 트랜지스터의 게이트 전위를 변화시키는 검출 소자와, 제1 단자가 상기 제1 트랜지스터의 게이트 전극에 접속됨과 함께 제2 단자가 상기 제2 전원선에 접속되고, 그리고 게이트 전극이 상기 주사선에 접속된 제2 트랜지스터와, 상기 제1 트랜지스터의 게이 트 전위를 유지하는 제1 용량 소자를 포함하며, 상기 주사선은, 상기 제1 트랜지스터의 게이트 전극 및 상기 제2 트랜지스터의 게이트 전극과는 다른 층에 형성되고, 평면에서 보아 상기 제2 트랜지스터의 게이트 전극의 적어도 일부에 겹치도록 배치되어 있는 검출 장치.

이와 같은 구성에 의하면, 제1 트랜지스터는 외적 요인에 따른 크기의 전류를 검출선에 출력하기 때문에, 주사선에 의해 선택된 단위 회로에 대한 상기 전류를 순차적으로 검출함으로써, 외적 요인을 검출할 수 있다. 여기서, 주사선은, 게이트 전극과는 다른 층에 형성되어, 제2 트랜지스터의 게이트 전극의 상방을 지나도록 배치되기 때문에, 단위 회로를 고밀도로 배치할 수 있다. 상기에 있어서 「평면에서 보아」란, 「기판의 법선 방향에서 보아」의 의미이다. 상기 구성에 있어서는, 제1 전원선과 제2 전원선은, 전기적으로 접속되어 있어도 좋다. 즉, 제1 전원선과 제2 전원선은, 공용화되어 있어도 좋다. 이와 같이 하면, 검출 장치의 회로 구성을 간략화할 수 있다. 또한, 단위 회로의 층 구조를 간략화하는 것 및, 단위 회로를 고밀도화하는 것이 가능해진다.

[적용예 2]

상기 검출 장치로서, 상기 주사선과, 상기 제2 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 게이트 전극 상에 있어서 상기 기판의 법선 방향으로 형성된 콘택트 홀을 통하여 전기적으로 접속되어 있는 검출 장치.

이러한 구성에 의하면, 주사선은, 기판의 법선 방향에서 게이트 전극과 접속되기 때문에, 주사선과 제2 트랜지스터와의 접속 배선을 위한 영역이 불필요해진 다. 이 때문에, 단위 회로를 고밀도로 배치할 수 있다.

[적용예 3]

상기 검출 장치로서, 상기 제1 트랜지스터의 채널 영역 및 상기 제2 트랜지스터의 채널 영역은, 상기 주사선의 연재(extend) 방향에 대하여 일정한 각도를 갖고 배치되어 있고, 상기 주사선은, 평면에서 보아 상기 제1 트랜지스터의 채널 영역 및 상기 제2 트랜지스터의 채널 영역을 가로지르도록 배치되어 있는 검출 장치.

이러한 구성에 의하면, 단위 회로를 고밀도로 배치할 수 있다.

[적용예 4]

상기 검출 장치로서, 상기 검출선과 상기 제2 전원선은, 다른 층에 형성되고, 상기 검출선은, 평면에서 보아 상기 제2 전원선의 연재 방향을 따라 연재하고, 그리고 적어도 일부가 상기 제2 전원선과 겹치도록 배치되어 있는 검출 장치.

이러한 구성에 의하면, 검출선 및 제2 전원선을 소면적으로 배치할 수 있기 때문에, 단위 회로의 행방향의 배치 피치(pitch)를 작게 할 수 있고, 단위 회로를 고밀도로 형성하는 것이 가능해진다. 또한, 상기 구성에 있어서는, 제1 전원선과 제2 전원선은, 전기적으로 접속되어 있어도 좋다. 즉, 제1 전원선과 제2 전원선은, 공용화되어 있어도 좋다. 이와 같이 하면, 검출 장치의 회로 구성을 간략화할 수 있다. 또한, 단위 회로의 층 구조를 간략화하는 것 및, 단위 회로를 고밀도화하는 것이 가능해진다.

[적용예 5]

상기 검출 장치로서, 상기 단위 회로의 행 중, 인접하는 상기 행을 따라 배 치된 2개의 상기 제1 전원선은, 서로 다른 층에 형성되어 있는 검출 장치.

이러한 구성에 의하면, 제1 전원선을 평면에서 보아 근접한 위치에 배치하는 것이 가능해진다. 이 때문에, 열방향에 대한 단위 회로의 배치 피치를 작게 할 수 있다.

[적용예 6] 상기 검출 장치로서, 상기 제1 트랜지스터는, 채널 길이의 방향이, 상기 제2 트랜지스터의 채널 길이의 방향을 따르고 있는 검출 장치.

이러한 구성에 의하면, 제1 트랜지스터의 채널 길이의 방향은, 제2 트랜지스터의 채널 길이의 방향을 따르고 있기 때문에, 제1 트랜지스터의 채널 영역 및 제2 트랜지스터의 채널 영역을 가장 작은 영역으로 정리하여 배치할 수 있다. 여기서, 채널 길이란, 채널 영역 중 트랜지스터의 제1 단자에서 제2 단자로 향하는 방향을 따른 길이를 가리킨다. 이에 따라, 제1 트랜지스터와 제2 트랜지스터를 고밀도로 배치하는 것이 가능해진다. 또한, 상기 구성에 있어서는, 제1 전원선과 제2 전원선은, 전기적으로 접속되어 있어도 좋다. 즉, 제1 전원선과 제2 전원선은, 공용화되어 있어도 좋다. 이와 같이 하면, 검출 장치의 회로 구성을 간략화할 수 있다. 또한, 단위 회로의 층 구조를 간략화하는 것 및, 단위 회로를 고밀도화하는 것이 가능해진다.

[적용예 7]

상기 검출 장치로서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 채널 길이의 방향이, 평면에서 보아 상기 주사선의 연재 방향 및 상기 검출선의 연재 방향과 교차하도록 배치되어 있는 검출 장치.

이러한 구성에 의하면, 제1 트랜지스터 및 제2 트랜지스터의 채널 영역의 배치 피치를 작게 할 수 있기 때문에, 단위 회로의 배치 피치를 저감할 수 있다. 이에 따라, 검출 장치의 해상도를 향상시킬 수 있다. 상기에 있어서 「평면에서 보아」란, 「기판의 법선 방향에서 보아」의 의미이다.

[적용예 8]

상기 검출 장치로서, 평면에서 보아 상기 주사선의 연재 방향을 따라 상기 제1 트랜지스터의 제1 단자와 상기 제2 트랜지스터의 제1 단자가 배치되고, 평면에서 보아 상기 주사선의 연재 방향을 따라 상기 제1 트랜지스터의 제2 단자와 상기 제2 트랜지스터의 제2 단자가 배치되어 있는 검출 장치.

이러한 구성에 의하면, 주사선에 따른 방향으로 연재하는 배선을 직선 형상으로 배치할 수 있다. 이 때문에, 배선이 복잡해지는 것에 따른 신호 지연을 방지할 수 있다.

[적용예 9]

상기 검출 장치로서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 채널 길이의 방향이, 평면에서 보아 상기 주사선의 연재 방향과 수직인 검출 장치.

이러한 구성에 의하면, 주사선과 수직인 방향으로 연재하는 배선과 제1 트랜지스터, 제2 트랜지스터를 겹칠 수 있어, 이들의 구성 요소를 고밀도로 배치할 수 있다.

[적용예 10]

상기 검출 장치로서, 상기 제1 용량 소자는, 제1 전극 및 제2 전극을 구비하 고, 상기 제1 트랜지스터의 채널 영역 및 상기 제2 트랜지스터의 채널 영역은, 평면에서 보아 상기 제1 전극 및 상기 제2 전극의 적어도 한쪽에 의해 덮여져 있는 검출 장치.

이러한 구성에 의하면, 제1 트랜지스터의 채널 영역 및 제2 트랜지스터의 채널 영역은, 평면에서 보아 제1 전극 및 제2 전극의 적어도 한쪽에 의해 덮여져 있기 때문에, 1개 또는 2개의 차광층에 의해 채널 영역을 차광할 수 있다. 이 때문에, 제1 트랜지스터 및 제2 트랜지스터의 오프 전류를 저감할 수 있다. 상기 구성에 있어서는, 제1 전원선과 제2 전원선은, 전기적으로 접속되어 있어도 좋다. 즉, 제1 전원선과 제2 전원선은, 공용화되어 있어도 좋다. 이와 같이 하면, 검출 장치의 회로 구성을 간략화할 수 있다. 또한, 단위 회로의 층 구조를 간략화하는 것 및, 단위 회로를 고밀도화하는 것이 가능해진다.

[적용예 11]

상기 검출 장치로서, 상기 제1 전극은, 상기 검출 소자의 전극을 겸하고 있는 검출 장치.

이러한 구성에 의하면, 제1 용량 소자 및 검출 소자의 점유 면적을 각각 넓게 할 수 있다.

[적용예 12]

기판과, 상기 기판 상에 배치된, 복수의 주사선과, 복수의 검출선과, 복수의 제1 전원선과, 복수의 제2 전원선과, 상기 주사선과 상기 검출선과의 교차에 대응하여 형성된 복수의 단위 회로를 구비하고, 상기 단위 회로는, 제1 단자가 상기 검 출선에 접속됨과 함께 제2 단자가 상기 제1 전원선에 접속되어, 게이트 전극의 전위에 따른 검출 신호를 상기 검출선에 공급하는 제1 트랜지스터와, 상기 제1 트랜지스터의 게이트 전극과 접속되어, 외적 요인에 따라 상기 제1 트랜지스터의 게이트 전위를 변화시키는 검출 소자와, 제1 단자가 상기 제1 트랜지스터의 게이트 전극에 접속됨과 함께 제2 단자가 상기 제2 전원선에 접속되고, 그리고 게이트 전극이 상기 주사선에 접속된 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트 전위를 유지하는 제1 용량 소자를 포함하며, 상기 단위 회로의 행 중, 인접하는 2개의 상기 행에 끼워진 위치에 상기 제1 전원선이 형성됨과 함께, 인접하는 2개의 상기 행에 대하여 1개의 상기 제1 전원선이 형성되고, 상기 제1 전원선은, 인접하는 2개의 상기 행의 단위 회로에 전원을 공급하는 검출 장치.

이러한 구성에 의하면, 제1 트랜지스터는 외적 요인에 따른 크기의 전류를 검출선에 출력하기 때문에, 주사선에 의해 선택된 단위 회로에 대한 상기 전류를 순차적으로 검출함으로써, 외적 요인을 검출할 수 있다. 여기서, 제1 전원선이 인접하는 단위 회로에 있어서 공용되기 때문에, 제1 전원선의 수를 저감할 수 있어, 단위 회로의 배치 밀도를 향상시킬 수 있다.

[적용예 13]

상기 검출 장치로서, 상기 제1 전원선을 끼워 인접하는 2개의 상기 단위 회로의 구성 요소는, 상기 제1 전원선의 연재 방향에 대하여 선(線) 대칭으로 구성되어 있는 검출 장치.

이러한 구성에 의하면, 단위 회로의 특성 불균일을 저감할 수 있다.

[적용예 14]

상기 검출 장치로서, 상기 제1 전원선을 끼워 인접하는 2개의 상기 단위 회로에 있어서의 한 쌍의 상기 제1 트랜지스터의 채널 영역은, 연속적인 실리콘막을 이용하여 구성되어 있는 검출 장치.

이러한 구성에 의하면, 제1 트랜지스터와 배선과의 콘택트의 수를 저감할 수 있기 때문에, 제조 공정에 있어서의 수율을 향상시킬 수 있다.

[적용예 15]

상기 검출 장치로서, 상기 제2 트랜지스터의 채널 영역은, 인접하는 2개의 상기 단위 회로의 경계선을 넘어 연속적으로 형성된 실리콘막을 이용하여 구성되고, 상기 인접하는 2개의 단위 회로에 형성된 한 쌍의 상기 제2 트랜지스터는, 공통의 제2 단자를 가짐과 함께, 상기 공통의 제2 단자에 있어서 상기 제2 전원선과 전기적으로 접속되어 있는 검출 장치.

이러한 구성에 의하면, 상기 트랜지스터와 배선과의 콘택트의 수를 저감할 수 있기 때문에, 제조 공정에 있어서의 수율을 향상시킬 수 있다. 또한, 상기 구성에 있어서는, 제1 전원선과 제2 전원선은, 전기적으로 접속되어 있어도 좋다. 즉, 제1 전원선과 제2 전원선은, 공용화되어 있어도 좋다. 이와 같이 하면, 검출 장치의 회로 구성을 간략화할 수 있다. 또한, 단위 회로의 층 구조를 간략화하는 것 및, 단위 회로를 고밀도화하는 것이 가능해진다.

[적용예 16]

기판과, 상기 기판 상에 배치된, 복수의 주사선과, 복수의 검출선과, 복수의 전원선과, 상기 주사선과 상기 검출선과의 교차에 대응하여 형성된 복수의 단위 회로를 구비하고, 상기 단위 회로는, 제1 단자가 상기 검출선에 접속됨과 함께 제2 단자가 상기 전원선에 접속되어, 게이트 전극의 전위에 따른 검출 신호를 상기 검출선에 공급하는 제1 트랜지스터와, 상기 제1 트랜지스터의 게이트 전극과 접속되어, 외적 요인에 따라 상기 제1 트랜지스터의 게이트 전위를 변화시키는 검출 소자와, 제1 단자가 상기 제1 트랜지스터의 게이트 전극에 접속됨과 함께 제2 단자가 상기 전원선에 접속되고, 그리고 게이트 전극이 상기 주사선에 접속된 제2 트랜지스터와, 상기 제1 트랜지스터의 게이트 전위를 유지하는 제1 용량 소자를 포함하며, 상기 주사선은, 상기 제1 트랜지스터의 게이트 전극 및 상기 제2 트랜지스터의 게이트 전극과는 다른 층에 형성되고, 평면에서 보아 상기 제2 트랜지스터의 게이트 전극의 적어도 일부에 겹치도록 배치되어 있는 검출 장치.

이러한 구성에 의하면, 제1 트랜지스터는 외적 요인에 따른 크기의 전류를 검출선에 출력하기 때문에, 주사선에 의해 선택된 단위 회로에 대한 상기 전류를 순차적으로 검출함으로써, 외적 요인을 검출할 수 있다. 여기서, 주사선은, 게이트 전극과는 다른 층에 형성되어, 제2 트랜지스터의 게이트 전극의 상방을 지나도록 배치되기 때문에, 단위 회로를 고밀도로 배치할 수 있다. 또한, 각 단위 회로는 단일의 전원선을 갖는 구성으로 하는 것이 가능하기 때문에, 복수의 전원선을 갖는 구성과 비교하여 검출 장치의 회로 구성을 간략화할 수 있다. 또한, 전원선을 다른 층에 복수 형성할 필요가 없기 때문에, 단위 회로의 층 구조를 간략화할 수 있다. 또한, 전원선의 배치 면적을 저감시킬 수 있어, 단위 회로를 보다 고밀 도로 구성할 수 있다.

[적용예 17]

상기 검출 장치로서, 상기 검출선과 상기 전원선은, 다른 층에 형성되고, 상기 검출선은, 평면에서 보아 상기 전원선의 연재 방향을 따라 연재하고, 그리고 적어도 일부가 상기 전원선과 겹치도록 배치되어 있는 검출 장치.

이러한 구성에 의하면, 검출선 및 전원선을 소면적으로 배치할 수 있기 때문에, 단위 회로의 행방향의 배치 피치를 작게 할 수 있어, 단위 회로를 고밀도로 형성하는 것이 가능해진다. 또한, 각 단위 회로는 단일의 전원선을 갖는 구성으로 하는 것이 가능하기 때문에, 복수의 전원선을 갖는 구성과 비교하여 검출 장치의 회로 구성을 간략화할 수 있다. 또한, 전원선을 다른 층에 복수 형성할 필요가 없기 때문에, 단위 회로의 층 구조를 간략화할 수 있다. 또한, 전원선의 배치 면적을 저감시킬 수 있어, 단위 회로를 보다 고밀도로 구성할 수 있다.

[적용예 18]

상기 검출 장치로서, 상기 제1 트랜지스터는, 채널 길이의 방향이, 상기 제2 트랜지스터의 채널 길이의 방향을 따르고 있는 검출 장치.

이러한 구성에 의하면, 제1 트랜지스터의 채널 길이의 방향은, 제2 트랜지스터의 채널 길이의 방향을 따르고 있기 때문에, 제1 트랜지스터의 채널 영역 및 제2 트랜지스터의 채널 영역을 가장 작은 영역으로 정리하여 배치할 수 있다. 이에 따라, 제1 트랜지스터와 제2 트랜지스터를 고밀도로 배치하는 것이 가능해진다. 또한, 각 단위 회로는 단일의 전원선을 갖는 구성으로 하는 것이 가능하기 때문에, 복수의 전원선을 갖는 구성과 비교하여 검출 장치의 회로 구성을 간략화할 수 있다. 또한, 전원선을 다른 층에 복수 형성할 필요가 없기 때문에, 단위 회로의 층 구조를 간략화할 수 있다. 또한, 전원선의 배치 면적을 저감시킬 수 있어, 단위 회로를 보다 고밀도로 구성할 수 있다.

[적용예 19]

상기 검출 장치로서, 상기 제1 용량 소자는, 제1 전극 및 제2 전극을 구비하고, 상기 제1 트랜지스터의 채널 영역 및 상기 제2 트랜지스터의 채널 영역은, 평면에서 보아 상기 제1 전극 및 상기 제2 전극의 적어도 한쪽에 의해 덮여져 있는 검출 장치.

이러한 구성에 의하면, 제1 트랜지스터의 채널 영역 및 제2 트랜지스터의 채널 영역은, 평면에서 보아 제1 전극 및 제2 전극의 적어도 한쪽에 의해 덮여져 있기 때문에, 1개 또는 2개의 차광층에 의해 채널 영역을 차광할 수 있다. 이 때문에, 제1 트랜지스터 및 제2 트랜지스터의 오프 전류를 저감할 수 있다. 또한, 각 단위 회로는 단일의 전원선을 갖는 구성으로 하는 것이 가능하기 때문에, 복수의 전원선을 갖는 구성과 비교하여 검출 장치의 회로 구성을 간략화할 수 있다. 또한, 전원선을 다른 층에 복수 형성할 필요가 없기 때문에, 단위 회로의 층 구조를 간략화할 수 있다. 또한, 전원선의 배치 면적을 저감시킬 수 있어, 단위 회로를 보다 고밀도로 구성할 수 있다.

[적용예 20]

상기 검출 장치를 구비한 전자 기기.

이러한 구성에 의하면, 고(高)검출감도의 입력 인터페이스를 구비하는 전자 기기를 실현할 수 있다.

(발명을 실시하기 위한 최량의 형태)

이하, 도면을 참조하여, 검출 장치 및 전자 기기의 실시 형태에 대하여 설명한다. 또한, 이하에 나타내는 각 도에 있어서는, 각 구성 요소를 도면 상에서 인식될 수 있는 정도의 크기로 하기 때문에, 각 구성 요소의 치수나 비율을 실제의 것과는 적절히 다르게 하고 있다.

<제1 실시 형태>

(A. 회로의 구성과 동작)

도1 에, 제1 실시 형태에 따른 검출 장치의 구성을 나타낸다. 동 도에 나타나는 바와 같이, 검출 장치(1)는, 화소 영역(A), Y 드라이버(100), 제1 X 드라이버(200A), 제2 X 드라이버(200B), 제어 회로(300)를 구비한다. 이 중 화소 영역(A)에는, X방향으로 연재하는 m개의 주사선(10)과, 각 주사선(10)에 쌍을 이루어 X방향으로 연재하는 m개의 제1 전원선(11)과, X방향으로 직교하는 Y방향으로 연재하는 n개의 제2 전원선(12)과, 각 제2 전원선(12)에 쌍을 이루어 Y방향으로 연재하는 n개의 검출선(14)이 형성되어 있다. 주사선(10)과 제2 전원선(12)과의 각 교차에 대응하는 위치에는 화소 회로(40)(단위 회로)가 배치된다. 따라서, 이들의 화소 회로(40)는, 종 m행×횡 n열의 매트릭스 형상으로 배열한다.

Y 드라이버(100)는, 화소 영역(A)에 배열하는 각 화소 회로(40)를 수평 주사 기간마다 행단위로 선택하여, 주사 신호(Y1∼Ym)를 각 주사선(10)에 출력한다. 제1 X 드라이버(200A)는, n개의 검출선(14)으로부터 공급되는 검출 신호(X1∼Xn)를 샘플 홀드(hold)하여, 샘플 홀드의 결과에 기초하여 통합 검출 신호(VID)를 생성한다. 또한, 제2 X 드라이버(200B)는, 제2 전원선(12)에 전원 전압(RSL)을 공급한다. 전원 전압(RSL)은 제1 전원 전위(VDD) 또는 제2 전원 전위(VSS)의 한쪽이 된다. 또한, 제1 X 드라이버(200A)는, 각 검출선(14)을 소정의 타이밍으로 제2 전원 전위(VSS)에 프리차지(precharge)한다. 후술하는 바와 같이 제1 전원선(11)의 전위가 제1 전원 전위(VDD)일 때, 각 화소 회로(40)로부터 입사광의 광량에 따른 크기의 검출 신호(X1∼Xn)가 출력된다. 또한, 검출 신호(X1∼Xn)의 각각에는, 열방향으로 늘어서는 m개의 화소 회로(40)로부터 출력되는 신호가 시분할 다중된다. 제어 회로(300)는, 클록 신호 등 각종의 제어 신호를 Y 드라이버(100), 제1 X 드라이버(200A) 및 제2 X 드라이버(200B)에 공급한다.

도2 에 화소 회로(40)의 구성을 나타낸다. 이 화소 회로(40)는 i(i는 1≤i≤m의 정수)행 j(j는 1≤j≤n의 정수)열째에 배치되지만, 다른 화소 회로(40)도 동일하게 구성되어 있다. 화소 회로(40)는, 검출 소자로서의 포토 다이오드(47)를 구비한다. 포토 다이오드(47)는 입사광의 광량에 따른 크기의 전류를 출력하는 것으로서, 빛 에너지를 전기 에너지로 변환하는 광전 변환 소자이다. 포토 다이오드(47)의 양극은 고정 전위에 접속되어 있고, 그 음극은 제1 트랜지스터로서의 증폭 트랜지스터(45)의 게이트에 접속되어 있다. 또한, 증폭 트랜지스터(45)의 게이트와 제1 전원선(11)과의 사이에는, 증폭 트랜지스터(45)의 게이트 전위를 유지하 는 제1 용량 소자(43)가 형성되어 있다. 이 제1 용량 소자(43)에 포토 다이오드(47)로부터 출력되는 전하가 축적된다. 증폭 트랜지스터(45)의 게이트와 제2 전원선(12)과의 사이에는 제2 트랜지스터로서의 리셋 트랜지스터(41)가 형성되어 있다. 이 리셋 트랜지스터(41)는 스위칭 소자로서 기능하여, 주사 신호(Yi)가 선택 전위가 되면 온 상태가 되고, 비(非)선택 전위가 되면 오프 상태가 된다. 리셋 트랜지스터(41)가 온 상태일 때, 제2 전원선(12)의 전위가 증폭 트랜지스터(45)의 게이트에 공급된다. 또한, 증폭 트랜지스터(45)의 드레인은 제1 전원선(11)과 전기적으로 접속되는 한편, 그 소스는 검출선(14)과 전기적으로 접속된다. 또한, 증폭 트랜지스터(45)에 있어서의 드레인과 소스의 관계는, 전위가 높은 쪽을 드레인, 전위가 낮은 쪽을 소스로 정의하기 때문에, 바이어스(bias)에 따라서는 드레인과 소스가 역전하는 경우가 있다.

도3 에, 제1 X 드라이버(200A)의 블록도를 나타낸다. 제1 X 드라이버(200A)는 n개의 검출선(14)에 각각 대응하는 처리 유닛(Ua1∼Uan)을 구비한다. 여기에서는, 처리 유닛(Ua1)에 대하여 설명하지만, 다른 처리 유닛도 동일하게 구성되어 있다. 트랜스퍼 게이트(20), 용량 소자(21) 및 용량 소자(22)는, 샘플 홀드 회로로서 기능한다. 트랜스퍼 게이트(20)는 샘플링 신호(SHG)가 하이(high) 레벨의 경우, 온 상태가 되고, 로우(low) 레벨의 경우, 오프 상태가 된다. 이에 따라, 검출 신호(X1)가 취입되어 유지된다. 또한, 인버터(23)는 증폭 회로로서 기능한다. 트랜스퍼 게이트(24)는, 인버터(23)의 입력을 중간 전위에 바이어스하기 위해 이용된다. 즉, 제어 신호(AMG)가 하이 레벨이 되면 인버터(23)의 입력과 출력이 단락되 어, 입력 전위가 중간 전위에 바이어스된다. 인버터(23)의 입력 단자는 스위칭 트랜지스터(25)를 통하여 배선(L)에 접속되어 있다. 스위칭 트랜지스터(25)의 게이트에는 시프트 레지스터(26)의 출력 신호가 공급된다. 시프트 레지스터(26)는, 전송 개시 펄스(DX)를 X 클록 신호(XCK)에 따라 순차적으로 전송하여 출력 신호를 생성한다. 이 출력 신호에 따라 각 처리 유닛(Ua1∼Uan)은 배타적으로 검출 신호를 배선(L)에 공급하여, 배선(L)에서 검출 신호가 합성되고, 버퍼(B)를 통하여 통합 검출 신호(VID)로서 출력된다. 또한, 샘플링 신호(SHG), 제어 신호(AMG), 전송 개시 펄스(DX) 및, X 클록 신호(XCK)는, 제어 회로(300)로부터 공급된다.

도4 는, 제2 X 드라이버(200B)의 구성을 나타내는 블록도이다. 제2 X 드라이버(200B)는 n열에 각각 대응하는 처리 유닛(Ub1∼Ubn)을 구비한다. 여기에서는, 처리 유닛(Ub1)에 대하여 설명하지만, 다른 처리 유닛도 동일하게 구성되어 있다. 트랜지스터(27)와 트랜지스터(28)는 제어 신호(SG1) 및 제어 신호(SG2)에 의해 온·오프가 제어된다. 여기서 제어 신호(SG2)는 제어 신호(SG1)를 반전한 것이다. 따라서, 트랜지스터(27)와 트랜지스터(28)는 배타적으로 온 상태가 되어, 제2 전원선(12)에 제1 전원 전위(VDD) 또는 제2 전원 전위(VSS)를 공급한다. 또한, 트랜지스터(29)는 제어 신호(RG)가 하이 레벨이 되면 온 상태가 되고, 검출선(14)에 제2 전원 전위(VSS)를 공급한다. 이에 따라, 검출선(14)을 프리차지하는 것이 가능해진다.

다음으로, 검출 장치(1)의 동작을 설명한다. 도5 는, 검출 장치(1)의 각 부의 신호 파형을 나타내는 타이밍 차트이다. 주사 신호(Y1∼Ym)는 각 수평 주사 기 간의 일부의 기간에서 순차적으로 하이 레벨이 된다. 이 도면에 나타내는 바와 같이 i번째의 수평 주사 기간은, 리셋 기간(Trest), 초기화 기간(Tini), 검출 기간(Tdet) 및, 판독 기간(Tread)으로 구성된다.

우선, 리셋 기간(Trest)에 있어서는, 증폭 트랜지스터(45)의 게이트 전위를 제2 전원 전위(VSS)로 설정한다. 도5 에 나타내는 바와 같이 당해 기간에서는, 주사 신호(Yi)가 하이 레벨이 되기 때문에, 리셋 트랜지스터(41)가 온 상태가 된다. 이때, 제어 신호(SG1)가 로우 레벨이 되는 한편, 제어 신호(SG2)가 하이 레벨이 되기 때문에, 트랜지스터(28)가 온 상태가 되고, 제2 전원 전위(VSS)가 제2 전원선(12)을 통하여 증폭 트랜지스터(45)의 게이트에 공급된다. 또한, 제어 신호(RG)가 하이 레벨이 되기 때문에, 트랜지스터(29)가 온 상태가 되어 검출선(14)에 제2 전원 전위(VSS)가 프리차지된다. m=n=3의 경우, 도6 에 나타내는 바와 같이 모든 화소 회로(40)에 있어서 증폭 트랜지스터(45)의 게이트 전위가 제2 전원 전위(VSS)로 설정된다.

다음으로, 초기화 기간(Tini)에서는, 제어 신호(SG1)가 하이 레벨이 되어 트랜지스터(27)가 온 상태가 되고, 제1 전원 전위(VDD)가 제2 전원선(12) 및 리셋 트랜지스터(41)를 통하여 증폭 트랜지스터(45)의 게이트에 공급된다. 도7 에 나타나는 바와 같이, 초기화 기간(Tini)에 있어서, 제1 전원 전위(VDD)가 공급되는 것은, 주사 신호(Y1∼Ym)가 하이 레벨이 되는 행에 한정된다. 도7 에 나타내는 예에서는 제2행이다. 그 외의 행의 화소 회로(40)에 있어서는, 리셋 기간(Trest)에서 기입된 제2 전원 전위(VSS)가 제1 용량 소자(43)에 의해 유지된다. 또한, 초기화 기 간(Tini)에서는, 샘플링 신호(SHG) 및 제어 신호(AMG)가 하이 레벨이 되기 때문에, 트랜스퍼 게이트(20 및 24)가 온 상태가 된다. 이때, 검출선(14)에는 제2 전원 전위(VSS)가 공급되기 때문에, 용량 소자(21)의 한쪽의 단자의 전위는 제2 전원 전위(VSS)가 되고, 다른 한쪽의 단자의 전위는 중간 전위로 설정된다. 이에 따라, 용량 소자(21)의 전위가 초기화된다.

다음으로, 검출 기간(Tdet)에 있어서는, 도5 에 나타내는 바와 같이 전원 신호(GPi)의 전위가 제1 전원 전위(VDD)가 된다. 또한, 제어 신호(RG)가 로우 레벨이 되기 때문에, 트랜지스터(29)는 오프 상태가 되고, 검출선(14)에는 제2 전원 전위(VSS)가 공급되지 않는다. 도8 에 나타나는 바와 같이, 검출 기간(Tdet)에서는, 선택된 행(이 예에서는, 제2행)의 화소 회로(40)로부터 검출 신호(X1∼X3)가 출력된다.

도9 에, 선택된 제2행 제2열의 화소 회로(40)의 바이어스를 나타낸다. 이 도면에 나타내는 바와 같이 증폭 트랜지스터(45)의 게이트 전위(Vg)는, 포토 다이오드(47)의 전압을 Vpd로 하면, Vg=VDD-Vpd가 된다. 전압(Vpd)은, 포토 다이오드(47)로의 입사광의 광량에 따라 변화한다. 즉, 포토 다이오드(47)는, 외적 요인으로서의 입사광의 광량에 따라 증폭 트랜지스터(45)의 게이트 전위를 변화시킨다. 그리고, 게이트 전위에 따라 정해지는 전류가 검출 신호(X2)로서 검출선(14)에 출력된다. 환언하면, 증폭 트랜지스터(45)는, 게이트 전극의 전위에 따른 검출 신호(X2)를 검출선(14)에 공급한다.

검출선(14)의 전위를 Vsense로 하면, 전위(Vsense)는, 도10 에 나타내는 바 와 같이 변화한다. 여기서, 특성(Q1)은 입사광의 광량이 작고 어두운 경우를 나타내고, 특성(Q2)은 입사광의 광량이 크고 밝은 경우를 나타낸다. 즉, 어두운 경우에는, 포토 다이오드(47)의 전압(Vpd)이 작기 때문에, 게이트 전위(Vg)가 높다. 이 때문에, 큰 전류가 증폭 트랜지스터(45)의 소스로부터 흘러나오고, 검출선(14)의 전위(Vsense)가 급속히 상승한다. 한편, 밝은 경우에는 포토 다이오드(47)의 전압(Vpd)이 크기 때문에 게이트 전위(Vg)가 낮다. 이 때문에, 증폭 트랜지스터(45)의 소스로부터 흘러나오는 전류가 작기 때문에, 검출선(14)의 전위(Vsense)는 완만하게 상승한다. 그리고, Vsense=Vg-Vth가 되면, 증폭 트랜지스터(45)가 오프 상태가 된다. 이와 같이 입사광의 광량에 따라 검출선(14)에 흘러나오는 전하량이 상위하기 때문에, 이를 전술한 처리 유닛(Ua2)에 있어서 전압으로서 검출한다.

(B. 화소 회로의 상세한 구성)

이어서, 화소 회로(40)의 상세한 구성에 대하여 설명한다. 도11 은, 검출 장치(1)의, 복수의 화소 회로(40)를 포함하는 영역에 있어서의 평면도이며, 도12 는 화소 회로(40)의 확대 평면도이다. 화소 회로(40)는, 복수의 행 및 열을 따라 매트릭스 형상으로 배치되어 있다. 이하에 있어서는, 화소 회로(40)의 행 또는 열을 가리켜 단순히 「행」 또는 「열」이라고도 부른다. 도19, 도20 은, 각각 도11 중의 B-B선, C-C선을 따른 검출 장치(1)의 단면도이다. 도19, 도20 에 나타내는 바와 같이, 화소 회로(40)는, 반도체층(41a, 45a)을 포함하는 제1층과, 게이트 전극(41g, 45g)을 포함하는 제2층과, 제2 전원선(12) 및 검출선(14) 등을 포함하는 제3층과, 주사선(10) 및 제1 전원선(11b) 등을 포함하는 제4층과, 제1 전원선(11a) 등을 포함하는 제5층을 갖고 있다. 도13 은, 도11 에 나타낸 구성 요소 중, 제1층 및 제3층의 구성 요소를 추출하여 나타내는 평면도이다. 도14 는, 도11 에 나타낸 구성 요소 중, 제1층, 제2층 및 제4층의 구성 요소를 추출하여 나타내는 평면도이다. 도15 는, 도11 에 나타낸 구성 요소 중, 제1층 및 제5층의 구성 요소를 추출하여 나타내는 평면도이다.

우선, 도19 의 단면도를 참조하면서 화소 회로(40)의 구성에 대하여 설명한다. 기판(5) 상에는, 산화 실리콘 등으로 이루어지는 하지(base) 절연막(51)이 형성되어 있다. 기판(5)으로서는, 석영 기판이나 유기 기판 등을 이용할 수 있다. 하지 절연막(51) 상에는 반도체층(41a, 45a)을 포함하는 제1층이 형성되어 있다. 제1층의 위에는, 산화 실리콘 등으로 이루어지는 게이트 절연막(52)이 형성되고, 그 위에는 게이트 전극(41g, 45g)을 포함하는 제2층이 형성되어 있다.

반도체층(41a)은, 예를 들면 실리콘막으로서의 폴리 실리콘막으로 이루어지고, 게이트 전극(41g)으로부터의 전계에 의해 채널이 형성되는 채널 영역(41c), 제1 단자로서의 드레인 영역(41d), 제2 단자로서의 소스 영역(41s)을 구비하고 있다. 반도체층(45a)도 동일하게 폴리 실리콘막으로 이루어지고, 게이트 전극(45g)으로부터의 전계에 의해 채널이 형성되는 채널 영역(45c), 제1 단자로서의 드레인 영역(45d), 제2 단자로서의 소스 영역(45s)을 구비하고 있다. 반도체층(41a, 45a)은, LDD(Lightly Doped Drain) 구조로 해도 좋다. 예를 들면, 채널 영역(41c(45c))과 드레인 영역(41d(45d))과의 사이에 저농도 드레인 영역을 형성함과 함께, 채널 영역(41c(45c))과 소스 영역(41s(45s))과의 사이에 저농도 소스 영역을 형성하는 구성으로 해도 좋다.

게이트 전극(41g, 45g)은, 예를 들면 Ti(티탄), Cr(크롬), W(텅스텐), Ta(탄탈), Mo(몰리브덴) 등의 고융점 금속 중 적어도 하나를 포함하는, 금속 단체, 합금, 금속 실리사이드, 폴리 실리사이드, 이들을 적층한 것, 또는 도전성 폴리 실리콘 등으로 구성할 수 있다. 게이트 전극(41g, 45g)은, 각각 평면에서 보아 채널 영역(41c, 45c)과 겹치는 영역에 적어도 형성되어 있다. 여기서 「평면에서 보아」란, 「기판(5)의 법선 방향에서 보아」의 의미이다(이하 동일).

도14 에 나타내는 바와 같이, 반도체층(41a)과 반도체층(45a)은, 서로 평행하게 되도록 배치되어 있다. 즉, 반도체층(41a)은, 반도체층(45a)의 연재 방향을 따라 형성되어 있다. 이 때문에, 채널 영역(41c)의 채널 길이의 방향은, 채널 영역(45c)의 채널 길이의 방향을 따른 방향으로 되어 있다. 또한, 채널 영역(41c)의 채널 길이의 방향은, 채널 영역(45c)의 채널 길이의 방향과 평행이어도 좋다. 여기서, 채널 영역(41c(45c))은, 반도체층(41a(45a)) 중 게이트 전극(41g(45g))과 겹친 영역이며, 채널 길이란, 채널 영역(41c(45c)) 중 드레인 영역(41d(45d))으로부터 소스 영역(41s(45s))으로 향하는 방향을 따른 길이를 가리킨다. 이러한 구성에 의하면, 채널 영역(41c)과 채널 영역(45c)을 가장 작은 영역으로 정리하여 배치할 수 있기 때문에, 증폭 트랜지스터(45)와 리셋 트랜지스터(41)를 고밀도로 배치하는 것이 가능해진다. 또한, 반도체층(41a, 45a)이 레이저 어닐 처리를 거쳐 형성된 저온 폴리 실리콘인 경우에는, 채널 영역(41c, 45c)의 사이즈로 트랜지스터 특성을 제어할 수 있다는 이점을 갖는다. 또한, 특히 반도체층(41a, 45a)이 저온 폴리 실리콘의 경우에는, 증폭 트랜지스터(45) 및 리셋 트랜지스터(41)의 전류 특성을 갖출 수 있고, 예를 들면 온 전류나 오프 전류를 동일하게 할 수 있다. 검출 장치(1)에 있어서, 어느 화소 회로(40)를 동작시키지 않는 경우에는, 증폭 트랜지스터(45) 및 리셋 트랜지스터(41)를 모두 확실히 오프 상태로 하지 않으면 안되지만, 상기 구성에 의하면 이 동작을 행하기 쉽다.

보다 상세하게는, 증폭 트랜지스터(45)는, 화소 회로(40)를 동작시킬 때에, 문턱값 영역 부근에서 게이트 전위에 대한 출력 전류의 감도를 민감하게 시킬 필요가 있다. 또한, 동작시키지 않는 경우에는, 동작시키는 화소 회로(40)에 대한 검출 신호(Xn)의 S/N비를 취하기 때문에, 확실히 오프시킬 필요가 있다. 또한, 리셋 트랜지스터(41)는, 주사선(10)의 전위가 로우 레벨이 되는 것에 대응하여 확실히 오프 상태로 함으로써, 광검출시의 증폭 트랜지스터(45)의 게이트 전위를 확실히 유지시킬 수 있어, 검출 신호(Xn)의 S/N비를 향상시킬 수 있다. 상기와 같이 채널 영역(41c)의 채널 길이의 방향이 채널 영역(45c)의 채널 길이를 따른 방향이 되도록 배치됨으로써, 이들의 동작이 행하기 쉽게 된다.

또한, 도11 에 나타내는 바와 같이, 채널 영역(41c, 45c)의 채널 길이는, 평면에서 본 연재 방향이, 주사선(10)의 연재 방향 및 검출선(14)의 연재 방향과 교차하도록 배치되어 있다. 또한, 상기 채널 길이의 연재 방향이, 화소 회로(40)의 대각 방향을 따른 방향이 되도록 배치되어 있어도 좋다. 또한, 상기 채널 길이의 연재 방향은, 주사선(10)의 연재 방향 및 검출선(14)의 연재 방향에 대하여 45도의 각도를 이루도록 배치되어 있어도 좋다. 동일하게, 제1 전원선(11a, 11b), 제2 전원선(12)에 대하여 교차하거나, 또는 45도의 각도를 이루고 있어도 좋다. 또한, 본 실시 형태에 있어서, 주사선(10), 제1 전원선(11a, 11b)은, 도면의 횡방향(행방향)을 따라 배치되고, 제2 전원선(12), 검출선(14)은, 도면의 종방향(열방향)을 따라 배치되어 있다. 이러한 구성에 의하면, 도11 의 종방향 및 횡방향에 대하여 채널 영역(41c, 45c)의 배치 피치, 나아가서는 반도체층(41a, 45a)의 배치 피치를 작게 할 수 있기 때문에, 화소 회로(40)의 크기를 저감할 수 있다. 이에 따라, 검출 장치(1)의 해상도를 향상시킬 수 있다.

여기서, 반도체층(41a, 45a)이 레이저 어닐을 거쳐 형성되는 저온 폴리 실리콘인 경우에는, 채널 영역(41c, 45c)은, 어닐용 레이저의 광속(光束)의 길이 방향에 대하여 45도의 각도를 이루도록 배치되는 것이 바람직하다. 이와 같이 하면, 반도체층(41a, 45a)에 대하여, 적은 수의 레이저 조사로 어닐을 완료할 수 있다. 이 때문에, 레이저 어닐에 따른 특성 불균일을 저감시킬 수 있다.

또한, 도11 에 나타내는 바와 같이, 증폭 트랜지스터(45)는, 드레인 영역(45d)(제1 단자)과 소스 영역(45s)(제2 단자)이, 평면에서 보아 주사선(10), 제1 전원선(11a, 11b), 제2 전원선(12), 검출선(14)의 연재 방향에 대하여 교차하는 방향을 따라 배치되어 있다. 또한, 드레인 영역(45d)과 소스 영역(45s)이, 화소 회로(40)의 대각 방향을 따라 배치되어 있어도 좋다. 또한, 드레인 영역(45d)과 소스 영역(45s)이 주사선(10)에 대하여 45도의 각도를 이루는 방향을 따라 배치되어 있어도 좋다. 동일하게, 리셋 트랜지스터(41)는, 드레인 영역(41d)(제1 단자)과 소스 영역(41s)(제2 단자)이, 평면에서 보아 주사선(10), 제1 전원선(11a, 11b), 제2 전원선(12), 검출선(14)의 연재 방향에 대하여 교차하는 방향을 따라 배치되어 있다. 또는, 드레인 영역(41d)과 소스 영역(41s)이, 화소 회로(40)의 대각 방향을 따라 배치되어 있어도 좋다. 또한, 드레인 영역(41d)과 소스 영역(41s)이 주사선(10)에 대하여 45도의 각도를 이루는 방향을 따라 배치되어 있어도 좋다. 이러한 구성에 의하면, 각 트랜지스터의 제1 단자와 제2 단자를 서로 떨어진 상태로 배치할 수 있다. 또한, 도11 의 종방향 및 횡방향으로 연재하는 배선의 배치에 있어서, 증폭 트랜지스터(45) 및 리셋 트랜지스터(41)에 겹치는 영역을 최소한으로 억제하면서 직선 형상으로 배치할 수 있다. 이 때문에, 배선이 복잡해지는 것에 따른 신호 지연을 방지할 수 있다.

또한, 도11 에 나타내는 바와 같이, 증폭 트랜지스터(45)의 드레인 영역(45d)과 리셋 트랜지스터(41)의 드레인 영역(41d)은, 평면에서 보아 주사선(10) 및 제1 전원선(11a, 11b)의 연재 방향을 따라 배치되어 있다. 또한, 증폭 트랜지스터(45)의 소스 영역(45s)과 리셋 트랜지스터(41)의 소스 영역(41s)은, 평면에서 보아 주사선(10) 및 제1 전원선(11a, 11b)의 연재 방향을 따라 배치되어 있다. 이러한 구성에 의하면, 도11 의 횡방향(행방향)으로 연재하는 배선, 즉 주사선(10), 제1 전원선(11a, 11b)을 직선 형상으로 배치할 수 있다. 이 때문에, 배선이 복잡해지는 것에 따른 신호 지연을 방지할 수 있다.

또한, 게이트 전극(45g)은, 평면에서 보아 리셋 트랜지스터(41)의 드레인 영역(41d)과 겹치는 위치까지 연설(extend)되고, 그리고 콘택트 홀(72)(도19)을 통하 여 드레인 영역(41d)에 전기적으로 접속되어 있다. 이에 따라, 증폭 트랜지스터(45)를, 리셋 트랜지스터(41)의 출력에 의해 제어하는 것이 가능해진다. 반도체층(41a, 45a)이 전술한 바와 같은 배치로 되어 있음으로써, 드레인 영역(41d)은, 채널 영역(45c)으로부터 반도체층(45a)의 단축(minor axis) 방향으로 늘린 선분 상, 즉 반도체층(45a)의 수직 이등분선 상에 존재하게 된다. 이 때문에, 게이트 전극(45g)은, 채널 영역(45c) 상을 시점으로 하여, 반도체층(45a)의 단축 방향으로 단순히 연설해 감으로써, 용이하게 드레인 영역(41d) 상까지 형성할 수 있다. 또한, 드레인 영역(41d)에 있어서의 콘택트부를 넓게 확보할 수 있다.

도19 로 되돌아가서, 제2층의 위에는, 산화 실리콘 등으로 이루어지는 층간 절연막(53)을 끼워 제2 전원선(12), 검출선(14) 등을 포함하는 제3층이 형성되어 있다. 또한, 이 제3층에는, 중계 전극(61, 62, 65)(도13, 도20)도 형성되어 있다. 제2 전원선(12)은, 층간 절연막(53) 및 게이트 절연막(52)을 관통하여 형성된 콘택트 홀(71)을 통하여 리셋 트랜지스터(41)의 소스 영역(41s)에 전기적으로 접속되어 있다. 검출선(14)은, 층간 절연막(53) 및 게이트 절연막(52)을 관통하여 형성된 콘택트 홀(73)을 통하여 증폭 트랜지스터(45)의 드레인 영역(45d)에 전기적으로 접속되어 있다. 중계 전극(61)은, 층간 절연막(53) 및 게이트 절연막(52)을 관통하여 형성된 콘택트 홀(72)을 통하여 리셋 트랜지스터(41)의 드레인 영역(41d)에 전기적으로 접속되어 있다. 중계 전극(62, 65)은, 층간 절연막(53) 및 게이트 절연막(52)을 관통하여 형성된 콘택트 홀(74)을 통하여 증폭 트랜지스터(45)의 소스 영역(45s)에 전기적으로 접속되어 있다.

상기 제3층의 구성 요소의 평면적인 배치는, 도13 에 나타나 있다. 제2 전원선(12)과 검출선(14)은, 화소 회로(40)(도11)의 열방향을 따라 연재하고, 제2 전원선(12)은 도13 에 있어서 화소 회로(40)의 좌단측에 배치되고, 검출선(14)은 도13 에 있어서 화소 회로(40)의 우단측에 배치되어 있다. 따라서, 화소 회로(40)에 있어서, 증폭 트랜지스터(45) 및 리셋 트랜지스터(41)는, 평면에서 보아 제2 전원선(12)과 검출선(14)과의 사이에 배치되어 있다. 환언하면, 제2 전원선(12)과 리셋 트랜지스터(41)와의 접속부 및, 검출선(14)과 증폭 트랜지스터(45)와의 접속부가, 채널 영역(41c, 45c)(도11)보다 화소 회로(40)의 외연부에 가까운 영역에 위치하고 있다. 이와 같은 구성에 의하면, 도11 의 종방향(열방향)으로 연재하는 배선, 즉 제2 전원선(12) 및 검출선(14)을 직선 형상으로 배치할 수 있다. 이 때문에, 배선이 복잡해지는 것에 따른 신호 지연을 방지할 수 있다.

중계 전극(61)은, 리셋 트랜지스터(41)의 드레인 영역(41d)(도11) 중 콘택트 홀(72)에 겹치는 영역에 적어도 배치되어 있다. 중계 전극(62, 65)은, 증폭 트랜지스터(45)의 소스 영역(45s) 중 콘택트 홀(74)에 겹치는 영역에 적어도 배치되어 있다. 여기서, 어느 행의 화소 회로(40)에는 중계 전극(62)이, 또한 당해 화소 회로(40)에 인접하는 행의 화소 회로(40)에는 중계 전극(65)이, 배치되어 있다. 즉, 중계 전극(62, 65)은, 1행 걸러 배치되어 있다. 보다 상세하게는, 제1 전원선(11a)(도11)을 갖는 화소 회로(40)에는 중계 전극(62)이 형성되고, 제1 전원선(11b)(도11)을 갖는 화소 회로(40)에는 중계 전극(65)이 형성된다. 중계 전극(65)은, 제1 전원선(11b)의 배치 영역 중, 콘택트 홀(78)(도14)의 배치 영역까지 연재하고 있다.

도19 로 되돌아가서, 제3층의 위에는, 산화 실리콘 등으로 이루어지는 층간 절연막(54)을 끼워 주사선(10) 등을 포함하는 제4층이 형성되어 있다. 제4층에는, 주사선(10) 외에, 제1 전원선(11b)이 형성되어 있다(도14, 도20). 주사선(10)은, 층간 절연막(54, 53)을 관통하여 형성된 콘택트 홀(75)을 통하여 리셋 트랜지스터(41)의 게이트 전극(41g)에 전기적으로 접속되어 있다. 제1 전원선(11b)은, 층간 절연막(54, 53)을 관통하여 형성된 콘택트 홀(78)을 통하여 중계 전극(65)(도20)에 전기적으로 접속되어 있다. 여기서, 중계 전극(65)은 증폭 트랜지스터(45)의 소스 영역(45s)에 접속되어 있기 때문에, 제1 전원선(11b)은 당해 소스 영역(45s)에 전기적으로 접속되어 있다. 후술하는 바와 같이, 본 실시 형태에서는, 제1 전원선으로서, 제1 전원선(11a, 11b)의 2종류가 각각 다른 층에 형성되어 있다. 제3층의 제1 전원선(11b)은, 그 중의 한쪽이다.

상기 제4층의 구성 요소의 평면적인 배치는, 도14 에 나타나 있다. 주사선(10)은, 평면에서 보아 리셋 트랜지스터(41)의 게이트 전극(41g)의 적어도 일부에 겹치도록 배치되어 있다. 본 실시 형태에서는, 또한 증폭 트랜지스터(45)의 채널 영역(45c) 및 리셋 트랜지스터(41)의 채널 영역(41c)을 가로지르도록, 그리고 직선 형상으로 배치되어 있다. 또한, 주사선(10)은, 채널 영역(41c, 45c)의 채널 길이의 방향에 대하여 일정한 각도를 갖고 배치되어 있다. 본 실시 형태에서는, 당해 일정한 각도는 45도이다. 또한, 상기한 바와 같이, 주사선(10)과 리셋 트랜지스터(41)의 게이트 전극(41g)은, 게이트 전극(41g) 상에 있어서 기판(5)의 법선 방향으로 형성된 콘택트 홀(75)을 통하여 전기적으로 접속되어 있다. 이와 같이, 주사선(10)은, 제2층, 제3층과는 다른 층에 있어서 2개의 트랜지스터의 상방을 지나도록 배치되고, 그리고 기판(5)의 법선 방향에서 게이트 전극(41g)과 접속되어 있기 때문에, 주사선(10)의 배선을 위한 영역을 별도 형성할 필요가 없어, 주사선(10)과 리셋 트랜지스터(41)와의 접속 배선을 위한 영역이 불필요해진다. 이 때문에, 증폭 트랜지스터(45) 및 리셋 트랜지스터(41)를 고밀도로 배치할 수 있다. 본 명세서에 있어서, 기판(5)의 법선 방향에서의 접속이란, 예를 들면 콘택트 홀에 의한 접속의 경우, 콘택트 홀의 형성 방향이 기판(5)의 법선 방향의 성분을 갖고 있는 것을 의미하고, 콘택트 홀이 엄밀하게 기판(5)의 법선 방향을 따라 형성되어 있는 경우에 한정되지 않는다.

제1 전원선(11b)은, 주사선(10)과 평행하게, 즉 행방향을 따라 직선 형상으로 배치되어 있다. 제1 전원선(11b)은, 1행 걸러 배치되어 있다.

도19 로 되돌아가서, 제4층의 위에는, 산화 실리콘 등으로 이루어지는 층간 절연막(55)을 끼워 제1 전원선(11a), 중계 전극(63, 64)(도20)을 포함하는 제5층이 형성되어 있다. 제1 전원선(11a)은, 2종류 있는 제1 전원선(11) 중의 다른 한쪽이다. 제1 전원선(11a)은, 층간 절연막(55, 54)을 관통하여 형성된 콘택트 홀(77)을 통하여 중계 전극(62)에 전기적으로 접속되어 있다. 여기서, 중계 전극(62)은 증폭 트랜지스터(45)의 소스 영역(45s)에 접속되어 있기 때문에, 제1 전원선(11a)은 당해 소스 영역(45s)에 전기적으로 접속되어 있다. 중계 전극(63)은, 층간 절연막(55, 54)을 관통하여 형성된 콘택트 홀(76)을 통하여 중계 전극(61)에 전기적으 로 접속되어 있다. 중계 전극(64)은, 층간 절연막(55, 54)을 관통하여 형성된 콘택트 홀(77)을 통하여 중계 전극(65)에 전기적으로 접속되어 있다.

상기 제5층의 구성 요소의 평면적인 배치는, 도15 에 나타나 있다. 제1 전원선(11a)은, 화소 회로(40)의 행방향을 따라 배치되고, 일부가 콘택트 홀(74, 77)의 배치 영역으로 돌출(jut)하도록 배치되어 있다. 중계 전극(63)은, 리셋 트랜지스터(41)의 드레인 영역(41d) 중 콘택트 홀(72, 76)에 겹치는 영역에 적어도 배치되어 있다. 중계 전극(64)은, 증폭 트랜지스터(45)의 소스 영역(45s) 중 콘택트 홀(74, 77)에 겹치는 영역에 적어도 배치되어 있다. 중계 전극(64)은, 제1 전원선(11b)을 갖는 화소 회로(40)에만 배치된다.

여기서, 제1 전원선(11a, 11b)의 배치에 대하여, 도17 을 이용하여 설명한다. 도17 은, 도11 에서 제1 전원선(11a, 11b), 반도체층(41a, 45a) 등을 발췌하여 나타내는 평면도이다. 제1 전원선(11a, 11b)은, 모두 주사선(10)과 평행한 방향으로 직선 형상으로 연설되어 있다. 보다 상세하게는, 제1 전원선(11a)은, 도17 에 있어서 화소 회로(40)의 상단(上端)측에 형성되어 있고, 제1 전원선(11b)은 화소 회로(40)의 하단(下端)측에 형성되어 있다. 그리고, 제1 전원선(11a)이 형성되어 있는 화소 회로(40)의 행과, 제1 전원선(11b)이 형성되어 있는 화소 회로(40)의 행은, 교대로 배치되어 있다. 따라서, 제1 전원선(11a)과 제1 전원선(11b)은, 평면에서 보아 서로 근접하는 위치에 배치되어 있다.

또한, 전술한 바와 같이, 제1 전원선(11a)은 제5층에 형성되고(도19), 제1 전원선(11b)은 이와는 다른 제4층에 형성되어 있다(도20). 이 때문에, 제1 전원 선(11a, 11b)을 동층(同層)에 형성하는 경우와 비교하여, 제1 전원선(11a, 11b)을 평면에서 보아 보다 근접한 위치에 배치하는 것이 가능해진다. 이 때문에, 도17 의 종방향(열방향)에 대한 화소 회로(40)의 배치 피치를 작게 할 수 있다.

또한, 도18 에 나타내는 바와 같이, 제1 전원선(11a, 11b)을, 평면에서 보아 일부가 겹치도록 배치해도 좋다. 이와 같이 하면, 열방향에 대한 화소 회로(40)의 배치 피치를 더욱 작게 할 수 있다.

도19 로 되돌아가서, 제5층의 위에는, 아크릴 수지 등으로 이루어지는 평탄화막(56)이 형성되고, 평탄화막(56) 상에는, 제1 용량 소자(43), 검출 소자로서의 포토 다이오드(47)가 이 순서대로 적층되어 있다. 제1 용량 소자(43) 및 포토 다이오드(47)는, 화소 회로(40)마다 형성되어 있다.

제1 용량 소자(43)는, 하층측으로부터, Al-Nd 등으로 이루어지는 제2 전극(43b), 질화 실리콘 등으로 이루어지는 절연막(43d), Al-Nd 등으로 이루어지는 제1 전극(43a)이 순서대로 적층된 구성을 갖고 있다. 제2 전극(43b)은, 평탄화막(56)에 형성된 콘택트 홀(79b)을 통하여 제1 전원선(11a) 또는 중계 전극(64)(도20)에 전기적으로 접속되어 있다. 따라서, 제2 전극(43b)은, 중계 전극(62) 또는 중계 전극(65)을 통하여 증폭 트랜지스터(45)의 소스 영역(45s)에 전기적으로 접속되어 있다. 콘택트 홀(79b)은, 평면에서 보아 제2 전극(43b)에 겹치는 영역 내에 형성되어 있다. 또한, 제1 전극(43a)은, 평탄화막(56)에 형성된 콘택트 홀(79a)을 통하여 중계 전극(63)에 전기적으로 접속되어 있다. 따라서, 제1 전극(43a)은, 중계 전극(61)을 통하여 리셋 트랜지스터(41)의 드레인 영역(41d) 및 증폭 트랜지스 터(45)의 게이트 전극(45g)에 전기적으로 접속되어 있다. 콘택트 홀(79a)은, 평면에서 보아 제1 전극(43a)에 겹치는 영역 내에 형성되어 있다. 이와 같이, 기판(5)의 법선 방향으로 형성된 콘택트 홀(79a, 79b)에 의해 전기적 접속을 행하는 구성에 의하면, 접속을 확실히 행할 수 있음과 함께, 동일층에 형성되는 배선의 라인/스페이스(space)를 넓게 할 수 있다. 또한, 제1 전극(43a)은, 평면에서 보아 반도체층(41a)과 일부가 겹쳐 있고, 제2 전극(43b)은, 평면에서 보아 반도체층(45a)과 일부가 겹쳐 있다. 이러한 특징에 의해서도, 동일층에 형성되는 배선의 라인/스페이스를 넓게 할 수 있다는 효과가 얻어진다.

또한, 제1 전극(43a)과 리셋 트랜지스터(41)의 드레인 영역(41d)과의 접속 및, 증폭 트랜지스터(45)의 게이트 전극(45g)과 리셋 트랜지스터(41)의 드레인 영역(41d)과의 접속은, 동일의 콘택트 홀(72)을 통하여 행해지고 있다(공통 콘택트 구조). 이와 같은 구성에 의하면, 평면에서 보아 콘택트에 이용하는 영역을 저감할 수 있어, 화소 회로(40)를 고밀도로 배치할 수 있다.

제1 전극(43a), 제2 전극(43b)의 평면적인 배치는, 도16 에 나타나 있다. 제2 전극(43b)은, 화소 회로(40) 중, 리셋 트랜지스터(41)의 드레인 영역(41d)을 제외한 영역에 형성되고, 제1 전극(43a)은, 화소 회로(40)의 대략 전면에 걸쳐 형성되어 있다. 이 때문에, 증폭 트랜지스터(45)의 채널 영역(45c) 및 리셋 트랜지스터(41)의 채널 영역(41c)은, 평면에서 보아 제1 전극(43a) 및 제2 전극(43b)의 적어도 한쪽에 의해 덮여져 있다. 이러한 구성에 의하면, 1개 또는 2개의 차광층(제1 전극(43a), 제2 전극(43b))에 의해 채널 영역(45c, 41c)(도11)을 차광할 수 있기 때문에, 증폭 트랜지스터(45) 및 리셋 트랜지스터(41)의 오프 전류를 저감할 수 있다. 이에 따라, 검출 신호(Xn)의 S/N비를 향상시킬 수 있다.

도19 로 되돌아가서, 제1 용량 소자(43)의 제1 전극(43a)은, 포토 다이오드(47)의 음극을 겸하고 있다. 포토 다이오드(47)는, 하층측으로부터, 음극으로서의 제1 전극(43a), 어모퍼스 실리콘으로 이루어지는 n층(47n), i층(47i), p층(47p), ITO(Indium Tin Oxide)로 이루어지는 투명한 양극(48)이 이 순서대로 적층된 구성을 갖고 있다. 포토 다이오드(47)는, 도16 에 나타내는 바와 같이, 평면적으로는 화소 회로(40)의 중심 부근의 직사각형 영역에 형성되어 있다. 포토 다이오드(47)의 직사각형 영역의 주위에는, 질화 실리콘 등으로 이루어지는 절연층(57)이 형성되어 있다. 이와 같이, 제1 용량 소자(43)의 제1 전극(43a)을 포토 다이오드(47)의 음극으로 겸용하여, 제1 용량 소자(43)에 겹쳐 포토 다이오드(47)를 형성하는 구성에 의하면, 제1 용량 소자(43), 포토 다이오드(47)의 점유 면적을 각각 넓게 할 수 있다.

(변형예 1-1)

본 실시 형태의 검출 장치(1)는, 검출 소자로서 포토 다이오드(47)를 이용하고 있지만, 이 외에도 여러 종류의 검출 소자를 이용할 수 있다. 도21 은, 검출 소자로서 제2 용량 소자(44)를 이용한 검출 장치(1)의 단면도이며, 단면의 위치는, 도11 에 있어서의 B-B선의 위치에 대응한다. 제2 용량 소자(44)는, 제1 용량 소자(43)에 겹쳐 형성되어 있고, 하층으로부터 제1 전극(43a), 절연층(44d), 제2 전극(44b)이 적층된 구성을 갖고 있다. 여기서, 제1 전극(43a)은, 제1 용량 소 자(43)와 공통의 전극이다. 제2 용량 소자(44)의 위에는, 유리 또는 투명한 수지 등으로 이루어지는 기판(6)이 배치되어 있다. 외적 요인에 의해 기판(6)이 변형하면, 절연층(44d)의 두께가 변화하고, 이것에 수반하여 제2 용량 소자(44)의 용량이 변화한다. 이 결과, 제2 용량 소자(44)에 축적되는 전하의 양이 변동하여, 증폭 트랜지스터(45)의 게이트 전위가 변화한다. 이와 같이, 제2 용량 소자(44)는, 외적 요인에 의해 증폭 트랜지스터(45)의 게이트 전위를 변화시킨다. 따라서, 검출 소자로서 제2 용량 소자(44)를 이용한 검출 장치(1)에 의해서도, 외적 요인을 검출할 수 있다.

(변형예 1-2)

본 실시 형태의 검출 장치(1)는, 각 화소 회로(40)에 2개의 전원선(제1 전원선(11), 제2 전원선(12))을 갖고 있지만, 이들의 전원선을 전기적으로 접속시켜 공용화하고, 각 화소 회로(40)에 단일의 전원선을 갖는 구성으로 할 수도 있다. 도22 는, 이러한 구성의 화소 회로(40)를 갖는 검출 장치(1)의 회로도이다. 각 화소 회로(40)에 있어서, 제1 용량 소자(43)의 한쪽의 단자는, 제2 전원선(12)(본 변형예에서는, 단순히 전원선(12)이라고도 부름)에 전기적으로 접속되어 있다. 또한, 리셋 트랜지스터(41) 및 증폭 트랜지스터(45)의 일단(소스 또는 드레인)은, 모두 전원선(12)에 전기적으로 접속되어 있다. 이와 같이 하면, 제1 용량 소자(43)의 단자 및 리셋 트랜지스터(41), 증폭 트랜지스터(45)의 일단에 대하여, 전원선(12)을 통하여 전원 전압(RSL)을 공급할 수 있다. 여기서, 전원 전압(RSL)은, 제1 전원 전위(VDD) 또는 제2 전원 전위(VSS)의 한쪽이 된다.

이러한 구성에 의해서도, 상기 실시 형태와 동일한 검출 동작을 행할 수 있다. 즉, 우선 리셋 기간(Trest)에 있어서는, 리셋 트랜지스터(41)가 온 상태가 되고, 제2 전원 전위(VSS)가 전원선(12)을 통하여 증폭 트랜지스터(45)의 게이트에 공급된다. 또한, 검출선(14)에 제2 전원 전위(VSS)가 프리차지된다. 다음으로, 초기화 기간(Tini)에서는, 주사 신호(Y1∼Ym)가 하이 레벨이 되는 행에 있어서, 제1 전원 전위(VDD)가 전원선(12) 및 리셋 트랜지스터(41)를 통하여 증폭 트랜지스터(45)의 게이트에 공급된다. 이때, 제1 용량 소자(43)의 타단(他端)에도 전원선(12)을 통하여 제1 전원 전위(VDD)가 공급된다. 다음으로, 검출 기간(Tdet)에 있어서는, 선택된 행의 화소 회로(40)로부터, 검출 신호(X1∼X3)가 출력된다. 이때, 증폭 트랜지스터(45)는, 게이트 전위에 따른 크기의 검출 신호(X1∼X3)를 출력한다. 여기서, 증폭 트랜지스터(45)의 게이트 전위는, 포토 다이오드(47)에 입사하는 광량에 따라 변화하기 때문에, 검출 신호(X1∼X3)는, 당해 입사 광량에 따른 크기가 된다.

도23 은, 본 변형예에 따른 검출 장치(1)의, 복수의 화소 회로(40)를 포함하는 영역에 있어서의 평면도이다. 또한, 도24 는, 도23 의 구성 요소 중 제1층(반도체층(41a, 45a)이 형성된 층), 제3층(전원선(12)이 형성된 층)의 배치를 나타내는 평면도이다. 이들의 도면에 나타내는 바와 같이, 전원선(12)은, 도면의 종방향(열방향)을 따라 배치되어 있음과 함께, 각 화소 회로(40)에 있어서 소스 영역(41s)과 소스 영역(45s)을 접속시키기 위한 가지부(12a)를 갖고 있다. 가지부(12a)는, 콘택트 홀(71, 74)을 통하여 소스 영역(41s)과 소스 영역(45s)을 전기 적으로 접속하고 있다. 또한, 소스 영역(41s, 45s)은, 콘택트 홀(77)을 통하여 제1 용량 소자(43)의 제2 전극(43b)과 전기적으로 접속되어 있다.

본 변형예의 검출 장치(1)는, 제1 전원선(11a, 11b)을 갖지 않는다. 따라서, 제1 실시 형태에 포함되어 있는, 제1 전원선(11a) 및 중계 전극(63, 64)을 포함하는 제5층(도15)을 생략할 수 있다. 이 경우는, 주사선(10)을 포함하는 제4층에, 중계 전극(63, 64)에 상당하는 위치에 새로이 중계 전극을 형성하고, 당해 중계 전극에 제1 용량 소자(43)의 제1 전극(43a), 제2 전극(43b)을 각각 전기적으로 접속시키면 좋다.

본 변형예의 구성에 의하면, 각 화소 회로(단위 회로)(40)는 단일의 전원선(12)을 갖고 있기 때문에, 복수의 전원선을 갖는 구성과 비교하여 검출 장치(1)의 회로 구성을 간략화할 수 있다. 또한, 전원선(12)을 다른 층에 복수 형성할 필요가 없기 때문에, 화소 회로(40)의 층 구조를 간략화할 수 있다. 또한, 전원선(12)의 배치 면적을 저감시킬 수 있어, 화소 회로(40)를 보다 고밀도로 구성할 수 있다.

<제2 실시 형태>

이어서, 검출 장치의 제2 실시 형태에 대하여 설명한다. 본 실시 형태의 검출 장치는, 화소 회로(40)의 구성 요소의 배치가 제1 실시 형태와 다른 것이며, 그 외의 점은 제1 실시 형태와 동일하다.

도25 는, 본 실시 형태에 따른 검출 장치(2)의, 복수의 화소 회로(40)를 포함하는 영역에 있어서의 평면도이며, 도26 은 화소 회로(40)의 확대 평면도이다. 도30 은, 도25 중의 D-D선을 따른 검출 장치(2)의 단면도이다. 도30 에 나타내는 바와 같이, 화소 회로(40)는, 반도체층(41a, 45a)을 포함하는 제1층과, 게이트 전극(41g, 45g)을 포함하는 제2층과, 검출선(14) 등을 포함하는 제3층과, 주사선(10), 제1 전원선(11) 등을 포함하는 제4층과, 제2 전원선(12) 등을 포함하는 제5층을 갖고 있다. 도27 은, 도25 에 나타낸 구성 요소 중, 제1층 및 제5층의 구성 요소를 추출하여 나타내는 평면도이다. 도28 은, 도25 에 나타낸 구성 요소 중, 제1층 및 제2층의 구성 요소를 추출하여 나타내는 평면도이다. 도29 는, 도25 에 나타낸 구성 요소 중, 제1층, 제3층 및 제4층의 구성 요소를 추출하여 나타내는 평면도이다.

우선, 도30 의 단면도를 참조하면서, 화소 회로(40)의 구성에 대하여 설명한다. 기판(5) 상에는, 산화 실리콘 등으로 이루어지는 하지 절연막(51)이 형성되어 있다. 하지 절연막(51) 상에는 반도체층(41a, 45a)을 포함하는 제1층이 형성되어 있다. 제1층의 위에는, 산화 실리콘 등으로 이루어지는 게이트 절연막(52)이 형성되고, 그 위에는 게이트 전극(41g, 45g)을 포함하는 제2층이 형성되어 있다.

반도체층(41a)은, 예를 들면 폴리 실리콘막으로 이루어지고, 게이트 전극(41g)으로부터의 전계에 의해 채널이 형성되는 채널 영역(41c), 제1 단자로서의 드레인 영역(41d), 제2 단자로서의 소스 영역(41s)을 구비하고 있다. 반도체층(45a)도 동일하게, 게이트 전극(45g)으로부터의 전계에 의해 채널이 형성되는 채널 영역(45c), 제1 단자로서의 드레인 영역(45d), 제2 단자로서의 소스 영역(45s)을 구비하고 있다. 반도체층(41a, 45a)은, LDD 구조로 해도 좋다. 게이트 전 극(41g, 45g)은, 각각 평면에서 보아 채널 영역(41c, 45c)과 겹치는 영역에 적어도 형성되어 있다.

도28 에 나타내는 바와 같이, 반도체층(41a, 45a)은, 열방향에 대하여 서로엇갈리게 되도록, 지그재그 형상(staggered manner)으로 배치되어 있다. 또한, 반도체층(41a, 45a)은, 모두 인접하는 2개의 화소 회로(40)의 경계선을 넘어 연속적으로 형성된 실리콘막에 의해 구성되어 있고, 길이 방향에 대하여 대칭인 형상으로 되어 있다. 즉, 1개의 반도체층(41a)은, 드레인 영역(41d), 채널 영역(41c), 소스 영역(41s), 채널 영역(41c), 드레인 영역(41d)이 일렬로 늘어선 구성으로 되어 있다. 이 중 소스 영역(41s)은, 인접하는 2개의 화소 회로(40)에 있어서 겸용되고, 제2 전원선(12)과 전기적으로 접속된다. 마찬가지로, 1개의 반도체층(45a)은, 드레인 영역(45d), 채널 영역(45c), 소스 영역(45s), 채널 영역(45c), 드레인 영역(45d)이 일렬로 늘어선 구성으로 되어 있다. 이 중 소스 영역(45s)은, 인접하는 2개의 화소 회로(40)에 있어서 겸용되고, 제1 전원선(11)과 전기적으로 접속된다. 상기에 있어서, 채널 영역(41c, 45c)은, 반도체층(41a, 45a) 중 게이트 전극(41g, 45g)과 겹친 영역이다. 이러한 구성에 의하면, 반도체층(41a, 45a)과 배선과의 콘택트의 수를 저감할 수 있기 때문에, 제조 공정에 있어서의 수율을 향상시킬 수 있다.

또한, 반도체층(41a)과 반도체층(45a)은, 서로 평행하게 되도록 배치되어 있다. 즉, 반도체층(41a)은, 반도체층(45a)의 연재 방향을 따라 형성되어 있다. 이 때문에, 채널 영역(41c)의 채널 길이의 방향은, 채널 영역(45c)의 채널 길이의 방 향을 따른 방향으로 되어 있다. 또한, 채널 영역(41c)의 채널 길이의 방향은, 채널 영역(45c)의 채널 길이의 방향과 평행이어도 좋다. 이러한 구성에 의하면, 채널 영역(41c)과 채널 영역(45c)을 가장 작은 영역으로 정리하여 배치할 수 있기 때문에, 증폭 트랜지스터(45)와 리셋 트랜지스터(41)를 고밀도로 배치하는 것이 가능해진다. 또한, 반도체층(41a, 45a)이 레이저 어닐 처리를 거쳐 형성된 저온 폴리 실리콘인 경우에는, 채널 영역(41c, 45c)의 사이즈로 트랜지스터 특성을 제어할 수 있다는 이점을 갖는다. 특히 반도체층(41a, 45a)이 저온 폴리 실리콘의 경우에는, 증폭 트랜지스터(45) 및 리셋 트랜지스터(41)의 전류 특성을 갖출 수 있고, 예를 들면 온 전류나 오프 전류를 동일하게 할 수 있다. 검출 장치(2)에 있어서, 어느 화소 회로(40)를 동작시키지 않는 경우에는, 증폭 트랜지스터(45) 및 리셋 트랜지스터(41)를 모두 확실히 오프 상태로 하지 않으면 안되지만, 상기 구성에 의하면 이 동작을 행하기 쉽다.

또한, 도28 에 나타내는 바와 같이, 채널 영역(41c, 45c)의 채널 길이는, 평면에서 본 연재 방향이, 주사선(10)(도29)의 연재 방향(행방향)과 수직으로 되어 있다. 이러한 구성에 의하면, 제2 전원선(12), 검출선(14) 등의 열방향의 배선과 증폭 트랜지스터(45), 리셋 트랜지스터(41)를 겹칠 수 있어, 이들의 구성 요소를 고밀도로 배치할 수 있다.

또한, 증폭 트랜지스터(45)는, 드레인 영역(45d)(제1 단자)과 소스 영역(45s)(제2 단자)이, 평면에서 보아 주사선(10), 제1 전원선(11)의 연재 방향(행방향)과 수직인 방향을 따라 배치되어 있다. 마찬가지로, 리셋 트랜지스터(41)는, 드레인 영역(41d)(제1 단자)과 소스 영역(41s)(제2 단자)이, 평면에서 보아 주사선(10), 제1 전원선(11)의 연재 방향(행방향)과 수직인 방향을 따라 배치되어 있다. 이러한 구성에 의하면, 행방향으로 연재하는 배선, 즉 주사선(10) 및 제1 전원선(11)의 배치에 있어서, 증폭 트랜지스터(45) 및 리셋 트랜지스터(41)에 겹치는 영역을 최소한으로 억제하면서 직선 형상으로 배치할 수 있다. 이 때문에, 배선이 복잡해지는 것에 따른 신호 지연을 방지할 수 있다. 또한, 레이저 어닐 처리를 거쳐 형성된 저온 폴리 실리콘인 경우에는, 화소 회로(40)의 열방향으로 평행한 선 형상의 레이저광에 의해 반도체층(41a, 45a)을 용이하게 어닐 처리할 수 있다. 반도체층(41a, 45a)의 전기 특성은, 결정 방향에 대한 의존성이 강하고, 특히 레이저 어닐의 경우에서는, 레이저의 조사의 방향에 따라 이 의존성이 현저해진다. 이 때문에, 본 실시 형태의 구성에 의하면, 전기 특성의 균일성이 높은 반도체층(41a, 45a)이 얻어진다.

또한, 도28 에 나타내는 바와 같이, 각 화소 회로(40)에 있어서, 증폭 트랜지스터(45)의 채널 영역(45c)과 리셋 트랜지스터(41)의 채널 영역(41c)이 열방향에 대하여 서로 엇갈리게 되도록 배치되어 있다. 마찬가지로, 증폭 트랜지스터(45) 및 리셋 트랜지스터(41)와 각종 배선과의 콘택트도 열방향에 대하여 서로 엇갈리게 되도록 배치되어 있다. 환언하면, 평면에서 보아 주사선(10)의 연재 방향에 대하여 일정한 각도를 이루는 방향을 따라, 증폭 트랜지스터(45)의 채널 영역(45c)과, 리셋 트랜지스터(41)의 채널 영역(41c)이 배치되어 있다. 이러한 구성에 의하면, 행방향의 배선, 즉 주사선(10) 및 제1 주사선(11)을 채널 영역(41c, 45c)이나 드레 인 영역(41d, 45d), 소스 영역(41s, 45s)에 접속할 때에, 이들 행방향의 배선을 복잡하게 굽힐 필요가 없이, 직선 형상으로 배치할 수 있다. 이에 따라, 배선이 복잡해지는 것에 따른 신호 지연을 방지할 수 있다.

또한, 게이트 전극(45g)은, 평면에서 보아 리셋 트랜지스터(41)의 드레인 영역(41d)과 겹치는 위치까지 연설되고, 그리고 콘택트 홀(82)을 통하여 드레인 영역(41d)에 전기적으로 접속되어 있다. 이에 따라, 증폭 트랜지스터(45)를, 리셋 트랜지스터(41)의 출력에 의해 제어하는 것이 가능해진다. 반도체층(41a, 45a)이전술한 바와 같은 배치가 되어 있음으로써, 드레인 영역(41d)은, 채널 영역(45c)으로부터 반도체층(45a)의 단축 방향으로 늘린 선분 상에 존재하게 된다. 이 때문에, 게이트 전극(45g)은, 채널 영역(45c) 상을 시점으로 하여, 반도체층(45a)의 단축 방향으로 단순히 연설해 감으로써, 용이하게 드레인 영역(41d) 상까지 형성할 수 있다. 또한, 드레인 영역(41d)에 있어서의 콘택트부를 넓게 확보할 수 있다. 그리고, 게이트 전극(45g)은, 주사선(10)의 연재 방향을 따라 직선 형상으로 배치되어 있다. 이에 따라, 게이트 전극(45g) 이외의 배선도, 주사선(10)을 따른 방향으로 직선 형상으로 배치하기 쉽게 된다. 이에 따라, 배선이 복잡해지는 것에 따른 신호 지연을 방지할 수 있다.

도30 으로 되돌아가서, 제2층의 위에는, 산화 실리콘 등으로 이루어지는 층간 절연막(53)을 끼워 검출선(14) 등을 포함하는 제3층이 형성되어 있다. 또한, 이 제3층에는, 중계 전극(66, 67)도 형성되어 있다. 검출선(14)은, 층간 절연막(53) 및 게이트 절연막(52)을 관통하여 형성된 콘택트 홀(83)을 통하여 증폭 트 랜지스터(45)의 드레인 영역(45d)에 전기적으로 접속되어 있다. 중계 전극(66, 67)은, 각각 층간 절연막(53) 및 게이트 절연막(52)을 관통하여 형성된 콘택트 홀(82, 81)을 통하여 리셋 트랜지스터(41)의 드레인 영역(41d), 소스 영역(41s)에 전기적으로 접속되어 있다.

상기 제3층의 구성 요소의 평면적인 배치는, 도29 에 나타나 있다. 검출선(14)은, 도면의 종방향(열방향)으로 평행하게 배치되어 있고, 제1 전원선(11)의 콘택트 홀(84)을 피하도록 일부 ㄱ자형으로 굽어 있다. 중계 전극(66)은, 리셋 트랜지스터(41)의 드레인 영역(41d) 중 콘택트 홀(82)에 겹치는 영역에 적어도 배치되어 있다. 중계 전극(67)은, 리셋 트랜지스터(41)의 소스 영역(41s) 중 콘택트 홀(81)에 겹치는 영역에 적어도 배치되어 있다.

도30 으로 되돌아가서, 제3층의 위에는, 산화 실리콘 등으로 이루어지는 층간 절연막(54)을 끼워 주사선(10), 제1 전원선(11) 등을 포함하는 제4층이 형성되어 있다. 주사선(10)은, 층간 절연막(54, 53)을 관통하여 형성된 콘택트 홀(85)을 통하여 리셋 트랜지스터(41)의 게이트 전극(41g)에 전기적으로 접속되어 있다. 제1 전원선(11)은, 층간 절연막(54, 53) 및 게이트 절연막(52)을 관통하여 형성된 콘택트 홀(84)을 통하여 증폭 트랜지스터(45)의 소스 영역(45s)에 전기적으로 접속되어 있다.

상기 제4층의 구성 요소의 평면적인 배치는, 도29 에 나타나 있다. 주사선(10)은, 도면의 횡방향(행방향)을 따라 연설되고, 평면에서 보아 리셋 트랜지스터(41)의 게이트 전극(41g)의 적어도 일부에 겹치도록 배치되어 있다. 또한, 상기 한 바와 같이, 주사선(10)과 리셋 트랜지스터(41)의 게이트 전극(41g)은, 게이트 전극(41g) 상에 있어서 기판(5)의 법선 방향으로 형성된 콘택트 홀(85)을 통하여 전기적으로 접속되어 있다. 이와 같이, 주사선(10)은, 제2층, 제3층과는 다른 층에 있어서 2개의 트랜지스터의 상방을 지나도록 배치되고, 그리고 기판(5)의 법선 방향에서 게이트 전극(41g)과 접속되어 있기 때문에, 주사선(10)의 배선을 위한 영역을 별도 형성할 필요가 없어, 주사선(10)과 리셋 트랜지스터(41)와의 접속 배선을 위한 영역이 불필요해진다. 이 때문에, 증폭 트랜지스터(45) 및 리셋 트랜지스터(41)를 고밀도로 배치할 수 있다.

제1 전원선(11)은, 도면의 횡방향(행방향)을 따라 연설되고, 평면에서 보아 증폭 트랜지스터(45)의 소스 영역(45s)의 적어도 일부에 겹치도록 배치되어 있다. 여기서, 제1 전원선(11)은, 화소 회로(40)의 행 중, 인접하는 2개의 행에 끼워진 위치에 형성됨과 함께, 인접하는 2개의 행에 대하여 1개 형성된다. 그리고, 각 제1 전원선은, 인접하는 2개의 화소 회로(40)의 행에 전원을 공급한다. 즉, 제1 전원선(11)은, 인접하는 화소 회로(40)의 행에서 공용화되어 있다. 또한, 제1 전원선(11)을 끼워 인접하는 2개의 화소 회로(40)의 구성 요소는, 제1 전원선(11)의 연재 방향에 대하여 선대칭으로 구성되어 있다. 이러한 구성에 의하면, 제1 전원선(11)의 수를 최소한으로 함으로써, 화소 회로(40)의 배치 밀도를 향상시킬 수 있다. 즉, 화소 회로(40)의 인접하는 행의 사이에 제1 전원선(11)을 2개 형성하는 구성과 비교하면, 제1 전원선(11)의 배치 영역 및, 2개의 제1 전원선의 사이의 스페이스를 형성할 필요가 없기 때문에, 화소 회로(40)의 배치 피치를 작게 할 수 있 다. 또한, 화소 회로(40)의 구성 요소가 선대칭으로 배치됨으로써, 화소 회로(40)의 특성 불균일을 저감할 수 있다.

도30 으로 되돌아가서, 제4층의 위에는, 산화 실리콘 등으로 이루어지는 층간 절연막(55)을 끼워 제2 전원선(12), 중계 전극(63, 64)을 포함하는 제5층이 형성되어 있다. 제2 전원선(12)은, 층간 절연막(55, 54)을 관통하여 형성된 콘택트 홀(86)을 통하여 중계 전극(67)에 전기적으로 접속되어 있다. 여기서, 중계 전극(67)은 리셋 트랜지스터(41)의 소스 영역(41s)에 접속되어 있기 때문에, 제2 전원선(12)은 당해 소스 영역(41s)에 전기적으로 접속되어 있다. 중계 전극(63)은, 층간 절연막(55, 54)을 관통하여 형성된 콘택트 홀(87)을 통하여 중계 전극(66)에 전기적으로 접속되어 있다. 중계 전극(64)은, 층간 절연막(55)을 관통하여 형성된 콘택트 홀(88)을 통하여 제1 전원선(11), 나아가서는 증폭 트랜지스터(45)의 소스 영역(45s)에 전기적으로 접속되어 있다.

중계 전극(64)과 제1 전원선(11)과의 접속부, 즉 콘택트 홀(88)의 형성 위치는, 평면에서 보아 검출선(14)과 일부가 겹쳐 있다. 이와 같이, 본 실시 형태의 구성에 의하면, 검출선(14)의 상층의 영역을 유효하게 이용할 수 있다. 이에 따라, 화소 회로(40)를 고밀도로 형성할 수 있다.

상기 제5층의 구성 요소의 평면적인 배치는, 도27 에 나타나 있다. 제2 전원선(12)은, 도면의 종방향(열방향)을 따라 연재하고 있고, 리셋 트랜지스터(41)의 소스 영역(41s)에 접속하기 위한 가지부를 갖고 있다. 상기한 바와 같이, 리셋 트랜지스터(41)의 소스 영역(41s)은, 인접하는 2개의 화소 회로(40)에 있어서 겸용되 어 있기 때문에, 소스 영역(41s)으로의 1개의 콘택트에 의해 2개의 리셋 트랜지스터(41)에 대하여 전원을 공급할 수 있다.

여기서, 도25 에 나타내는 바와 같이, 제2 전원선(12)과 검출선(14)은, 모두 열방향을 따라 연재하는 배선이며, 또한 제2 전원선(12)은 제5층, 검출선(14)은 제3층과, 서로 다른 층에 형성되어 있다. 이 때문에, 제2 전원선(12)과 검출선(14)은, 평면에서 보아 적어도 일부가 겹치도록 배치할 수 있다. 본 실시 형태에서는, 제2 전원선(12)과 검출선(14)은, 일부가 겹쳐 있다. 이러한 구성에 의하면, 2개의 배선을 겹칠 수 있기 때문에, 화소 회로(40)의 행방향의 배치 피치를 작게 할 수 있어, 화소 회로(40)를 고밀도로 형성하는 것이 가능해진다.

도30 으로 되돌아가서, 제5층의 위에는, 아크릴 수지 등으로 이루어지는 평탄화막(56)이 형성되고, 평탄화막(56) 상에는, 제1 용량 소자(43), 검출 소자로서의 포토 다이오드(47)가 이 순서대로 적층되어 있다. 제1 용량 소자(43) 및 포토 다이오드(47)는, 화소 회로(40)마다 형성되어 있다.

제1 용량 소자(43)는, 하층측으로부터, Al-Nd 등으로 이루어지는 제2 전극(43b), 질화 실리콘 등으로 이루어지는 절연막(43d), Al-Nd 등으로 이루어지는 제1 전극(43a)이 순서대로 적층된 구성을 갖고 있다. 제2 전극(43b)은, 평탄화막(56)에 형성된 콘택트 홀(79b)을 통하여 중계 전극(64)에 전기적으로 접속되어 있다. 따라서, 제2 전극(43b)은, 중계 전극(64), 제1 전원선(11)을 통하여 증폭 트랜지스터(45)의 소스 영역(45s)에 전기적으로 접속되어 있다. 콘택트 홀(79b)은, 평면에서 보아 제2 전극(43b)에 겹치는 영역 내에 형성되어 있다. 또한, 제1 전극(43a)은, 평탄화막(56)에 형성된 콘택트 홀(79a)을 통하여 중계 전극(63)에 전기적으로 접속되어 있다. 따라서, 제1 전극(43a)은, 중계 전극(63, 66)을 통하여 리셋 트랜지스터(41)의 드레인 영역(41d) 및 증폭 트랜지스터(45)의 게이트 전극(45g)에 전기적으로 접속되어 있다. 콘택트 홀(79a)은, 평면에서 보아 제1 전극(43a)에 겹치는 영역 내에 형성되어 있다. 이와 같이, 기판(5)의 법선 방향으로 형성된 콘택트 홀(79a, 79b)에 의해 전기적 접속을 행하는 구성에 의하면, 접속을 확실히 행할 수 있음과 함께, 동일층에 형성되는 배선의 라인/스페이스를 넓게 할 수 있다. 또한, 제1 전극(43a)은, 평면에서 보아 반도체층(41a)과 일부가 겹쳐 있고, 제2 전극(43b)은, 평면에서 보아 반도체층(45a)과 일부가 겹쳐 있다. 이러한 특징에 의해서도, 동일층에 형성되는 배선의 라인/스페이스를 넓게 할 수 있다는 효과가 얻어진다.

또한, 제1 전극(43a)과 리셋 트랜지스터(41)의 드레인 영역(41d)과의 접속 및, 증폭 트랜지스터(45)의 게이트 전극(45g)과 리셋 트랜지스터(41)의 드레인 영역(41d)과의 접속은, 동일의 콘택트 홀(82)을 통하여 행해지고 있다(공통 콘택트 구조). 이와 같은 구성에 의하면, 평면에서 보아 콘택트에 이용하는 영역을 저감할 수 있어, 화소 회로(40)를 고밀도로 배치할 수 있다.

제2 전극(43b)은, 화소 회로(40) 중, 리셋 트랜지스터(41)의 드레인 영역(41d) 및 그 근방을 제외한 영역에 형성되고, 제1 전극(43a)은, 화소 회로(40)의 대략 전면에 걸쳐 형성되어 있다. 이 때문에, 증폭 트랜지스터(45)의 채널 영역(45c) 및 리셋 트랜지스터(41)의 채널 영역(41c)은, 평면에서 보아 제1 전 극(43a) 및 제2 전극(43b)의 적어도 한쪽에 의해 덮여져 있다. 이러한 구성에 의하면, 1개 또는 2개의 차광층(제1 전극(43a), 제2 전극(43b))에 의해 채널 영역(45c, 41c)을 차광할 수 있기 때문에, 증폭 트랜지스터(45) 및 리셋 트랜지스터(41)의 오프 전류를 저감할 수 있다. 이에 따라, 검출 신호(Xn)의 S/N비를 향상시킬 수 있다.

제1 용량 소자(43)의 제1 전극(43a)은, 포토 다이오드(47)의 음극을 겸하고 있다. 포토 다이오드(47)는, 하층측으로부터, 음극으로서의 제1 전극(43a), 어모퍼스 실리콘으로 이루어지는 n층(47n), i층(47i), p층(47p), ITO로 이루어지는 투명한 양극(48)이 이 순서대로 적층된 구성을 갖고 있다. 포토 다이오드(47)의 주위에는, 질화 실리콘 등으로 이루어지는 절연층(57)이 형성되어 있다. 이와 같이, 제1 용량 소자(43)의 제1 전극(43a)을 포토 다이오드(47)의 음극에 겸용하고, 제1 용량 소자(43)에 겹쳐 포토 다이오드(47)를 형성하는 구성에 의하면, 제1 용량 소자(43), 포토 다이오드(47)의 점유 면적을 각각 넓게 할 수 있다.

(변형예 2-1)

본 실시 형태의 검출 장치(2)는, 검출 소자로서 포토 다이오드(47)를 이용하고 있지만, 이 외에도 여러 종류의 검출 소자를 이용할 수 있다. 도31 은, 검출 소자로서 제2 용량 소자(44)를 이용한 검출 장치(2)의 단면도이며, 단면의 위치는, 도25 에 있어서의 D-D선의 위치에 대응한다. 제2 용량 소자(44)는, 제1 용량 소자(43)에 겹쳐 형성되어 있고, 하층으로부터 제1 전극(43a), 절연층(44d), 제2 전극(44b)이 적층된 구성을 갖고 있다. 여기서, 제1 전극(43a)은, 제1 용량 소 자(43)와 공통의 전극이다. 제2 용량 소자(44)의 위에는, 유리 또는 투명한 수지 등으로 이루어지는 기판(6)이 배치되어 있다. 외적 요인에 의해 기판(6)이 변형하면, 절연층(44d)의 두께가 변화하고, 이것에 수반하여 제2 용량 소자(44)의 용량이 변화한다. 이 결과, 제2 용량 소자(44)에 축적되는 전하의 양이 변동하여, 증폭 트랜지스터(45)의 게이트 전위가 변화한다. 이와 같이, 제2 용량 소자(44)는, 외적 요인에 의해 증폭 트랜지스터(45)의 게이트 전위를 변화시킨다. 따라서, 검출 소자로서 제2 용량 소자(44)를 이용한 검출 장치(2)에 의해서도, 외적 요인을 검출할 수 있다.

(변형예 2-2)

본 실시 형태의 검출 장치(2)는, 각 화소 회로(40)에 2개의 전원선(제1 전원선(11), 제2 전원선(12))을 갖고 있지만, 이들의 전원선을 전기적으로 접속시켜 공용화하고, 각 화소 회로(40)에 단일의 전원선(12)을 갖는 구성으로 할 수도 있다. 이러한 구성의 화소 회로(40)를 갖는 검출 장치(2)의 회로도는, 전술한 변형예 1-2와 동일하며, 도22 에 나타나 있다. 이러한 구성에 의해서도, 상기 실시 형태와 동일한 검출 동작을 행할 수 있다.

도32 는, 본 변형예에 따른 검출 장치(2)의, 복수의 화소 회로(40)를 포함하는 영역에 있어서의 평면도이다. 또한, 도33 은, 도32 의 구성 요소 중 제1층(반도체층(41a, 45a)이 형성된 층), 제5층(전원선(12)이 형성된 층)의 배치를 나타내는 평면도이다. 이들의 도면에 나타내는 바와 같이, 전원선(12)은, 도면의 종방향(열방향)을 따라 배치되어 있음과 함께, 열방향과 교차하는 방향으로 연재하는 가지부에 있어서 콘택트 홀(81, 84, 86, 88)과 전기적으로 접속되어 있다. 보다 상세하게는, 전원선(12)은, 콘택트 홀(81, 86)을 통하여 소스 영역(41s)과 전기적으로 접속되어 있고, 또한 콘택트 홀(89)을 통하여 소스 영역(45s)과 전기적으로 접속되어 있다. 또한, 전원선(12)은, 콘택트 홀(79b)의 위치에서 제1 용량 소자(43)의 제2 전극(43b)과 전기적으로 접속되어 있다.

본 변형예의 검출 장치(2)는, 제1 전원선(11)을 갖지 않는다. 따라서, 제2 실시 형태에 포함되어 있는, 제1 전원선(11) 및 주사선(10)을 포함하는 제4층(도29)에 있어서 제1 전원선(11)을 생략할 수 있다.

본 변형예의 구성에 의하면, 각 화소 회로(단위 회로)(40)는 단일의 전원선(12)을 갖고 있기 때문에, 복수의 전원선을 갖는 구성과 비교하여 검출 장치(2)의 회로 구성을 간략화할 수 있다. 또한, 전원선(12)을 다른 층에 복수 형성할 필요가 없기 때문에, 화소 회로(40)의 층 구조를 간략화할 수 있다. 또한, 전원선(12)의 배치 면적을 저감시킬 수 있어, 화소 회로(40)를 보다 고밀도로 구성할 수 있다.

<전자 기기>

전술한 검출 장치(1)(검출 장치(2)를 포함함. 이하 동일.)는, 예를 들면, 도34 에 나타내는 바와 같은 전자 기기로서의 휴대 전화기(500)에 탑재하여 이용할 수 있다. 휴대 전화기(500)는, 표시부(510) 및 조작 버튼(520)을 갖고 있다. 표시부(510)는, 조작 버튼(520)으로 입력한 내용이나 착신 정보를 비롯하는 여러 가지 정보에 대하여 표시를 행할 수 있다. 또한, 표시부(510)에는, 내부에 검출 장 치(1)가 조입(incorporate)되어 있다. 검출 장치(1)에 터치 펜이나 손가락 등을 가까이하면, 검출 장치(1)에 의해 입사 광량의 변화가 검출되고, 그 위치 정보가 전자 기기에 입력된다. 이와 같이, 휴대 전화기(500)는, 검출 장치(1)를 이용한 유저 인터페이스를 갖고 있다.

또한, 검출 장치(1)는, 상기 휴대 전화기(500) 외의, 모바일 컴퓨터, 디지털 카메라, 디지털 비디오 카메라, 차량 탑재 기기, 오디오 기기 등의 각종 전자 기기에 이용할 수 있다. 또한, 검출 장치(1)는, 스캐너나 촬상 장치(imaging device) 등의 화상 판독 장치에 적용할 수 있다.

도1 은 검출 장치의 구성을 나타내는 블록도이다.

도2 는 화소 회로의 구성을 나타내는 회로도이다.

도3 은 제1 X 드라이버의 구성을 나타내는 블록도이다.

도4 는 제2 X 드라이버의 구성을 나타내는 블록도이다.

도5 는 검출 장치의 각부의 신호 파형을 나타내는 타이밍 차트이다.

도6 은 리셋 기간에 있어서의 신호의 흐름을 나타내는 설명도이다.

도7 은 초기화 기간에 있어서의 신호의 흐름을 나타내는 설명도이다.

도8 은 검출 기간에 있어서의 신호의 흐름을 나타내는 설명도이다.

도9 는 화소 회로의 바이어스를 나타내는 설명도이다.

도10 은 검출선의 전위의 시간 변화를 나타내는 그래프이다.

도11 은 검출 장치의, 복수의 화소 회로를 포함하는 영역에 있어서의 평면도이다.

도12 는 화소 회로의 확대 평면도이다.

도13 은 도11 의 구성 요소 중 제1층, 제3층의 배치를 나타내는 평면도이다.

도14 는 도11 의 구성 요소 중 제1층, 제2층, 제4층의 배치를 나타내는 평면도이다.

도15 는 도11 의 구성 요소 중 제1층, 제5층의 배치를 나타내는 평면도이다.

도16 은 제1 용량 소자 및 포토 다이오드의 배치를 나타내는 평면도이다.

도17 은 도11 로부터 제1 전원선, 반도체층 등을 발췌하여 나타내는 평면도 이다.

도18 은 제1 전원선의 배치의 변형예를 나타내는 평면도이다.

도19 는 도11 중의 B-B선을 따른 검출 장치의 단면도이다.

도20 은 도11 중의 C-C선을 따른 검출 장치의 단면도이다.

도21 은 검출 소자로서 제2 용량 소자를 이용한 검출 장치의 단면도이다.

도22 는 변형예 1-2에 따른 검출 장치의 회로도이다.

도23 은 변형예 1-2에 따른 검출장치의, 복수의 화소 회로를 포함하는 영역에 있어서의 평면도이다.

도24 는 도23 의 구성 요소 중 제1층, 제3층의 배치를 나타내는 평면도이다.

도25 는 검출 장치의, 복수의 화소 회로를 포함하는 영역에 있어서의 평면도이다.

도26 은 화소 회로의 확대 평면도이다.

도27 은 도25 의 구성 요소 중 제1층, 제5층의 배치를 나타내는 평면도이다.

도28 은 도25 의 구성 요소 중 제1층, 제2층의 배치를 나타내는 평면도이다.

도29 는 도25 의 구성 요소 중 제1층, 제3층, 제4층의 배치를 나타내는 평면도이다.

도30 은 도25 중의 D-D선을 따른 검출 장치의 단면도이다.

도31 은 검출 소자로서 제2 용량 소자를 이용한 검출 장치의 단면도이다.

도32 는 변형예 2-2에 따른 검출 장치의, 복수의 화소 회로를 포함하는 영역에 있어서의 평면도이다.

도33 은 도32 의 구성 요소 중 제1층, 제5층의 배치를 나타내는 평면도이다.

도34 는 전자 기기로서의 휴대 전화기의 사시도이다.

(도면의 주요 부분에 대한 부호의 설명)

1, 2 : 검출 장치

5, 6 : 기판

10 : 주사선

11, 11a, 11b : 제1 전원선

12 : 제2 전원선

14 : 검출선

40 : 단위 회로로서의 화소 회로

41 : 제2 트랜지스터로서의 리셋 트랜지스터

41a, 45a : 반도체층

41c, 45c : 채널 영역

41d, 45d : 드레인 영역

41g, 45g : 게이트 전극

41s, 45s : 소스 영역

43 : 제1 용량 소자

43a : 제1 전극

43b : 제2 전극

43d : 절연막

44 : 제2 용량 소자

44b : 제2 전극

44d : 절연층

45 : 제1 트랜지스터로서의 증폭 트랜지스터

47 : 검출 소자로서의 포토 다이오드

48 : 양극

51 : 하지(base) 절연막

52 : 게이트 절연막

53, 54, 55 : 층간 절연막

56 : 평탄화막

57 : 절연층

61∼67 : 중계 전극

71∼78, 79a, 79b, 81∼89 : 콘택트 홀

500 : 전자 기기로서의 휴대 전화기.

Claims

기판과,

상기 기판 상에 배치된, 복수의 주사선과, 복수의 검출선과, 복수의 제1 전원선과, 복수의 제2 전원선과, 상기 주사선과 상기 검출선과의 교차에 대응하여 형성된 복수의 단위 회로를 구비하고,

상기 단위 회로는,

제1 단자가 상기 검출선에 접속됨과 함께 제2 단자가 상기 제1 전원선에 접속되어, 게이트 전극의 전위에 따른 검출 신호를 상기 검출선에 공급하는 제1 트랜지스터와,

상기 제1 트랜지스터의 게이트 전극과 접속되어, 외적 요인에 따라 상기 제1 트랜지스터의 게이트 전위를 변화시키는 검출 소자와,

제1 단자가 상기 제1 트랜지스터의 게이트 전극에 접속됨과 함께 제2 단자가 상기 제2 전원선에 접속되고, 그리고 게이트 전극이 상기 주사선에 접속된 제2 트랜지스터와,

상기 제1 트랜지스터의 게이트 전극과 상기 제1 전원선과의 사이에 형성되어, 상기 제1 트랜지스터의 게이트 전위를 유지하는 제1 용량 소자

를 포함하며,

상기 주사선은, 상기 제1 트랜지스터의 게이트 전극 및 상기 제2 트랜지스터의 게이트 전극과는 다른 층에 형성되고, 평면에서 보아 상기 제2 트랜지스터의 게이트 전극의 적어도 일부에 겹치도록 배치되어 있는 것을 특징으로 하는 검출 장치.
제1항에 있어서,

상기 주사선과, 상기 제2 트랜지스터의 게이트 전극은, 상기 제2 트랜지스터의 게이트 전극 상에 있어서 상기 기판의 법선 방향으로 형성된 콘택트 홀을 통하여 전기적으로 접속되어 있는 것을 특징으로 하는 검출 장치.
제1항에 있어서,

상기 제1 트랜지스터의 채널 영역 및 상기 제2 트랜지스터의 채널 영역은, 상기 주사선의 연재(extend) 방향에 대하여 일정한 각도를 갖고 배치되어 있고,

상기 주사선은, 평면에서 보아 상기 제1 트랜지스터의 채널 영역 및 상기 제2 트랜지스터의 채널 영역을 가로지르도록 배치되어 있는 것을 특징으로 하는 검출 장치.
제1항에 있어서,

상기 검출선과 상기 제2 전원선은, 다른 층에 형성되고,

상기 검출선은, 평면에서 보아 상기 제2 전원선의 연재 방향을 따라 연재하고, 그리고 적어도 일부가 상기 제2 전원선과 겹치도록 배치되어 있는 것을 특징으로 하는 검출 장치.
제1항에 있어서,

상기 단위 회로의 행 중, 인접하는 상기 행을 따라 배치된 2개의 상기 제1 전원선은, 서로 다른 층에 형성되어 있는 것을 특징으로 하는 검출 장치.
제1항에 있어서,

상기 제1 트랜지스터는, 채널 길이의 방향이, 상기 제2 트랜지스터의 채널 길이의 방향을 따르고 있는 것을 특징으로 하는 검출 장치.
제6항에 있어서,

상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 채널 길이의 방향이, 평면에서 보아 상기 주사선의 연재 방향 및 상기 검출선의 연재 방향과 교차하도록 배치되어 있는 것을 특징으로 하는 검출 장치.
제6항에 있어서,

평면에서 보아 상기 주사선의 연재 방향을 따라 상기 제1 트랜지스터의 제1 단자와 상기 제2 트랜지스터의 제1 단자가 배치되고, 평면에서 보아 상기 주사선의 연재 방향을 따라 상기 제1 트랜지스터의 제2 단자와 상기 제2 트랜지스터의 제2 단자가 배치되어 있는 것을 특징으로 하는 검출 장치.
제6항에 있어서,

상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 채널 길이의 방향이, 평면에서 보아 상기 주사선의 연재 방향과 수직인 것을 특징으로 하는 검출 장치.
제1항에 있어서,

상기 제1 용량 소자는, 제1 전극 및 제2 전극을 구비하고,

상기 제1 트랜지스터의 채널 영역 및 상기 제2 트랜지스터의 채널 영역은, 평면에서 보아 상기 제1 전극 및 상기 제2 전극의 적어도 한쪽에 의해 덮여져 있는 것을 특징으로 하는 검출 장치.
제10항에 있어서,

상기 제1 전극은, 상기 검출 소자의 전극을 겸하고 있는 것을 특징으로 하는 검출 장치.
기판과,

상기 기판 상에 배치된, 복수의 주사선과, 복수의 검출선과, 복수의 제1 전원선과, 복수의 제2 전원선과, 상기 주사선과 상기 검출선과의 교차에 대응하여 형성된 복수의 단위 회로를 구비하고,

상기 단위 회로는,

제1 단자가 상기 검출선에 접속됨과 함께 제2 단자가 상기 제1 전원선에 접속되어, 게이트 전극의 전위에 따른 검출 신호를 상기 검출선에 공급하는 제1 트랜지스터와,

상기 제1 트랜지스터의 게이트 전극과 접속되어, 외적 요인에 따라 상기 제1 트랜지스터의 게이트 전위를 변화시키는 검출 소자와,

제1 단자가 상기 제1 트랜지스터의 게이트 전극에 접속됨과 함께 제2 단자가 상기 제2 전원선에 접속되고, 그리고 게이트 전극이 상기 주사선에 접속된 제2 트랜지스터와,

상기 제1 트랜지스터의 게이트 전극과 상기 제1 전원선과의 사이에 형성되어, 상기 제1 트랜지스터의 게이트 전위를 유지하는 제1 용량 소자

를 포함하며,

상기 단위 회로의 행 중, 인접하는 2개의 상기 행에 끼워진 위치에 상기 제1 전원선이 형성됨과 함께, 인접하는 2개의 상기 행에 대하여 1개의 상기 제1 전원선이 형성되고,

상기 제1 전원선은, 인접하는 2개의 상기 행의 단위 회로에 전원을 공급하는 것을 특징으로 하는 검출 장치.
제12항에 있어서,

상기 제1 전원선을 끼워 인접하는 2개의 상기 단위 회로의 구성 요소는, 상기 제1 전원선의 연재 방향에 대하여 선(線) 대칭으로 구성되어 있는 것을 특징으로 하는 검출 장치.
제12항에 있어서,

상기 제1 전원선을 끼워 인접하는 2개의 상기 단위 회로에 있어서의 한 쌍의 상기 제1 트랜지스터의 채널 영역은, 연속적인 실리콘막을 이용하여 구성되어 있는 것을 특징으로 하는 검출 장치.
제12항에 있어서,

상기 제2 트랜지스터의 채널 영역은, 인접하는 2개의 상기 단위 회로의 경계선을 넘어 연속적으로 형성된 실리콘막을 이용하여 구성되고,

상기 인접하는 2개의 단위 회로에 형성된 한 쌍의 상기 제2 트랜지스터는, 공통의 제2 단자를 가짐과 함께, 상기 공통의 제2 단자에 있어서 상기 제2 전원선과 전기적으로 접속되어 있는 것을 특징으로 하는 검출 장치.
기판과,

상기 기판 상에 배치된, 복수의 주사선과, 복수의 검출선과, 복수의 전원선과, 상기 주사선과 상기 검출선과의 교차에 대응하여 형성된 복수의 단위 회로를 구비하고,

상기 단위 회로는,

제1 단자가 상기 검출선에 접속됨과 함께 제2 단자가 상기 전원선에 접속되어, 게이트 전극의 전위에 따른 검출 신호를 상기 검출선에 공급하는 제1 트랜지스터와,

상기 제1 트랜지스터의 게이트 전극과 접속되어, 외적 요인에 따라 상기 제1 트랜지스터의 게이트 전위를 변화시키는 검출 소자와,

제1 단자가 상기 제1 트랜지스터의 게이트 전극에 접속됨과 함께 제2 단자가 상기 전원선에 접속되고, 그리고 게이트 전극이 상기 주사선에 접속된 제2 트랜지스터와,

상기 제1 트랜지스터의 게이트 전극과 상기 전원선과의 사이에 형성되어, 상기 제1 트랜지스터의 게이트 전위를 유지하는 제1 용량 소자

를 포함하며,

상기 주사선은, 상기 제1 트랜지스터의 게이트 전극 및 상기 제2 트랜지스터의 게이트 전극과는 다른 층에 형성되고, 평면에서 보아 상기 제2 트랜지스터의 게이트 전극의 적어도 일부에 겹치도록 배치되어 있는 것을 특징으로 하는 검출 장치.
제16항에 있어서,

상기 검출선과 상기 전원선은, 다른 층에 형성되고,

상기 검출선은, 평면에서 보아 상기 전원선의 연재 방향을 따라 연재하고, 그리고 적어도 일부가 상기 전원선과 겹치도록 배치되어 있는 것을 특징으로 하는 검출 장치.
제16항에 있어서,

상기 제1 트랜지스터는, 채널 길이의 방향이, 상기 제2 트랜지스터의 채널 길이의 방향을 따르고 있는 것을 특징으로 하는 검출 장치.
제16항에 있어서,

상기 제1 용량 소자는, 제1 전극 및 제2 전극을 구비하고,

상기 제1 트랜지스터의 채널 영역 및 상기 제2 트랜지스터의 채널 영역은, 평면에서 보아 상기 제1 전극 및 상기 제2 전극의 적어도 한쪽에 의해 덮여져 있는 것을 특징으로 하는 검출 장치.
제1항 내지 제19항 중 어느 한 항에 기재된 검출 장치를 구비한 것을 특징으로 하는 전자 기기.