KR101455251B1 - 기판 처리 방법과 반도체 장치의 제조 방법 및 기판 처리 장치 - Google Patents
기판 처리 방법과 반도체 장치의 제조 방법 및 기판 처리 장치 Download PDFInfo
- Publication number
- KR101455251B1 KR101455251B1 KR1020130060848A KR20130060848A KR101455251B1 KR 101455251 B1 KR101455251 B1 KR 101455251B1 KR 1020130060848 A KR1020130060848 A KR 1020130060848A KR 20130060848 A KR20130060848 A KR 20130060848A KR 101455251 B1 KR101455251 B1 KR 101455251B1
- Authority
- KR
- South Korea
- Prior art keywords
- doped silicon
- substrate
- silicon
- single crystal
- amorphous
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 80
- 238000012545 processing Methods 0.000 title claims abstract description 67
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title claims description 69
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 64
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 64
- 239000010703 silicon Substances 0.000 claims abstract description 64
- 239000013078 crystal Substances 0.000 claims abstract description 30
- 238000010438 heat treatment Methods 0.000 claims abstract description 22
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 238000003672 processing method Methods 0.000 claims abstract description 8
- 239000007790 solid phase Substances 0.000 claims description 6
- 230000008021 deposition Effects 0.000 abstract description 5
- 239000002019 doping agent Substances 0.000 abstract description 5
- 239000007789 gas Substances 0.000 description 85
- 235000012431 wafers Nutrition 0.000 description 66
- 230000007246 mechanism Effects 0.000 description 23
- 238000012546 transfer Methods 0.000 description 20
- 238000011068 loading method Methods 0.000 description 17
- 230000003028 elevating effect Effects 0.000 description 14
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000000137 annealing Methods 0.000 description 6
- 239000000498 cooling water Substances 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 238000001816 cooling Methods 0.000 description 5
- 238000012423 maintenance Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000007723 transport mechanism Effects 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000011066 ex-situ storage Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 102000045246 noggin Human genes 0.000 description 2
- 108700007229 noggin Proteins 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000010926 purge Methods 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000003779 heat-resistant material Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02529—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02576—N-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
- H01L21/67739—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
- H01L21/67757—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber vertical transfer of a batch of workpieces
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Chemical Vapour Deposition (AREA)
Abstract
본 발명은 성막 속도를 확보하면서 원하는 도펀트 농도를 가지는 소스/드레인 영역을 형성할 수 있는 기판 처리 방법과 반도체 장치의 제조 방법 및 기판 처리 장치를 제공한다.
표면의 적어도 일부에 절연막을 포함하는 것과 함께 기판 상에 소스부와 드레인부와 게이트부를 포함하고, 상기 게이트부의 하방에 배치된 게이트 채널에 단결정 실리콘을 이용한 구조를 가지는 기판을 처리하는 기판 처리 방법으로서, 적어도 실리콘 함유 가스와 도핑 가스를 공급하여 비정질의 도핑된 실리콘과, 단결정의 도핑된 실리콘을 성장시키는 공정; 및 상기 비정질의 도핑된 실리콘과 상기 단결정의 도핑된 실리콘을 가열하는 것에 의해 상기 단결정의 도핑된 실리콘을 종으로서 상기 비정질의 도핑된 실리콘을 단결정화시키는 공정;을 포함하는 기판 처리 방법.
표면의 적어도 일부에 절연막을 포함하는 것과 함께 기판 상에 소스부와 드레인부와 게이트부를 포함하고, 상기 게이트부의 하방에 배치된 게이트 채널에 단결정 실리콘을 이용한 구조를 가지는 기판을 처리하는 기판 처리 방법으로서, 적어도 실리콘 함유 가스와 도핑 가스를 공급하여 비정질의 도핑된 실리콘과, 단결정의 도핑된 실리콘을 성장시키는 공정; 및 상기 비정질의 도핑된 실리콘과 상기 단결정의 도핑된 실리콘을 가열하는 것에 의해 상기 단결정의 도핑된 실리콘을 종으로서 상기 비정질의 도핑된 실리콘을 단결정화시키는 공정;을 포함하는 기판 처리 방법.
Description
본 발명은 고상(固相) 에피택셜 성장에서의 기판 처리 장치와 반도체 장치의 제조 방법 및 기판 제조 방법에 관한 것이다.
반도체 디바이스의 고성능화에서 소자(素子) 미세화에 물리적 한계가 다가오고 있어, 성능 향상을 달성하는 새로운 기술 중 하나로서 변형[歪] Si기술이 기대되고 있다. 이는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 채널 부분에 압축 응력, 인장(引張) 응력 중 어느 하나를 가해서 Si의 결정 격자를 변형시키면, 등방(等方)적이었던 Si결정의 밴드 구조의 대칭성이 무너지고 에너지 준위의 분열이 발생해 밴드 구조가 변화하는 것에 의해, 격자 진동에 의한 캐리어 산란의 감소나 유효 질량의 저감에 의해 정공(正孔)과 전자의 이동도가 향상되는 기술이다.
채널 부분으로의 변형의 인가(印加) 방법으로서 소스/드레인부에 Si보다 격자 정수가 큰 Ge를 첨가한 SiGe막을 에피택셜 성장시켜 간접적으로 채널부에 압축 응력을 인가하는 방법이나, 반대로 Si보다 격자 정수가 작은 C를 첨가한 SiC막을 에피택셜 성장시켜서 인장 응력을 인가하는 방법이 알려져 있다(예컨대 특허문헌 1. 참조).
압축 응력을 인가하는 것에 의해 정공의 이동도가 향상되기 때문에 SiGe은 pMOS(p channel MOSFET)에 적용되고, 인장 응력을 인가하는 것에 의해 전자의 이동도가 향상되기 때문에 SiC는 nMOS(n channel MOSFET)에 적용된다.
인장 응력에 의해 전자의 이동도를 향상시키는 nMOS에서는 소스/드레인부에 SiC를 에피택셜시킬 때, n형의 불순물로서 P를 도핑시키는 것이 일반적이다.
하지만 CVD(Chemical Vapor Deposition) 장치에서 SiH4 등의 Si함유 가스와 PH3 등의 P함유 가스를 동시에 흘려 인시츄(in-situ)에서 P를 도핑시키는 Si의 에피택셜 성장에서는, P농도가 높아지면, 즉 P함유 가스의 분압이 높아지면 성장 속도가 현저하게 느려진다는 것이 알려져 있다[예컨대 비특허문헌 1.의 도 2의 (a)]. 이는 예컨대 높은 PH3분압으로 웨이퍼 표면이 P로 피복되는 것에 의해 Si의 댕글링 본드(공유 결합의 수단)가 막히는 것에 의해 DR(Deposition Rate: 성막 속도)가 느려지기 때문이며, 이 때문에 P농도를 원하는 농도까지 높게 하여 SiC막을 에피택셜 성장 시킬 수 없거나, 또는 P농도를 높게 하였을 경우에 생산성이 현저하게 악화된다는 문제가 있었다.
1. Surf.Interface Anal., 34(2002)423
본 발명은 이와 같은 실정을 감안하여, 성막 속도를 확보하면서 원하는 도펀트 농도를 가지는 소스/드레인 영역을 형성할 수 있는 기판 처리 방법과 반도체 장치의 제조 방법 및 기판 처리 장치를 제공한다.
본 발명의 일 형태에 의하면, 표면의 적어도 일부에 절연막을 포함하는 것과 함께 소스부와 드레인부와 게이트부를 포함하는 기판을 처리하는 기판 처리 방법으로서, 적어도 실리콘 함유 가스와 도핑 가스를 공급하여 비정질(非晶質)의 도핑된 실리콘과, 상기 게이트부의 하방(下方)에 설치된 게이트 채널에 단결정(單結晶)의 도핑된 실리콘을 성장시키는 공정; 및 상기 비정질의 도핑된 실리콘과 상기 단결정의 도핑된 실리콘을 가열하는 것에 의해 상기 단결정의 도핑된 실리콘을 종(種)으로서 상기 비정질의 도핑된 실리콘을 단결정화시키는 공정;을 포함하는 기판 처리 방법이 제공된다.
또한 본 발명의 다른 일 형태에 의하면, 표면의 적어도 일부에 절연막을 포함하는 것과 함께 소스부와 드레인부와 게이트부를 포함하는 기판을 처리하는 반도체 장치의 제조 방법으로서, 적어도 실리콘 함유 가스와 도핑 가스를 공급하여 비정질의 도핑된 실리콘과, 상기 게이트부의 하방에 설치된 게이트 채널에 단결정의 도핑된 실리콘을 성장시키는 공정; 및 상기 비정질의 도핑된 실리콘과 상기 단결정의 도핑된 실리콘을 가열하는 것에 의해 상기 단결정의 도핑된 실리콘을 종으로서 상기 비정질의 도핑된 실리콘을 단결정화시키는 공정;을 포함하는 반도체 장치의 제조 방법이 제공된다.
삭제
본 발명에 의하면, 성막 속도를 확보하면서 원하는 도펀트 농도를 가지는 소스/드레인 영역을 형성할 수 있는 기판 처리 방법과 반도체 장치의 제조 방법 및 기판 처리 장치를 제공할 수 있다.
도 1은 본 발명에 적용되는 기판 처리 장치의 사투시도(斜透視圖).
도 2는 본 발명에 적용되는 기판 처리 장치의 처리로 주변의 개략 구성도.
도 3은 본 발명에서의 기판 처리 공정을 인시츄 방식을 사용하여 수행하는 경우를 도시한 플로우 차트.
도 4는 고상 에피택셜 성장법에 대하여 기재한 개략 도면.
도 5는 본 발명의 제1 실시 형태에서의 단결정 SiCP막의 성막 공정을 도시한 공정도.
도 6은 본 발명의 제2 실시 형태에서의 단결정 SiCP막의 성막 공정을 도시한 공정도.
도 7은 본 발명에서의 기판 처리 공정을 익스시츄(ex-situ) 방식을 사용하여 수행하는 경우를 도시한 플로우 차트.
도 2는 본 발명에 적용되는 기판 처리 장치의 처리로 주변의 개략 구성도.
도 3은 본 발명에서의 기판 처리 공정을 인시츄 방식을 사용하여 수행하는 경우를 도시한 플로우 차트.
도 4는 고상 에피택셜 성장법에 대하여 기재한 개략 도면.
도 5는 본 발명의 제1 실시 형태에서의 단결정 SiCP막의 성막 공정을 도시한 공정도.
도 6은 본 발명의 제2 실시 형태에서의 단결정 SiCP막의 성막 공정을 도시한 공정도.
도 7은 본 발명에서의 기판 처리 공정을 익스시츄(ex-situ) 방식을 사용하여 수행하는 경우를 도시한 플로우 차트.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 이하의 실시 형태에서는 기판 처리 장치의 일 예인 고상 에피택셜 성장 방법을 이용한 장치에서 높이 방향에 웨이퍼를 배열하는 소위 뱃치(batch)식 종형(縱型) 장치 등을 이용하여 설명한다. 또한 뱃치식 종형 장치로 하는 것에 의해 한 번에 처리할 수 있는 웨이퍼의 매수가 많아져 스루풋이 향상된다.
<제1 실시 형태>
도 1은 본 발명에 적용되는 기판 처리 장치의 사투시도로서 도시된다. 도 1에 도시되는 바와 같이 실리콘 등으로 이루어지는 기판(200)(웨이퍼라고도 부른다)을 수납한 웨이퍼 캐리어로서의 카세트(110)(FOUP, 포드라고도 부른다)가 사용되는 본 발명의 기판 처리 장치(101)는 광체(筐體)(111)를 구비한다. 광체(111)의 정면 벽(111a)의 하방에는 메인터넌스 가능하도록 설치된 개구부(開口部)로서의 정면 메인터넌스구(口)(103)가 개설되고, 이 정면 메인터넌스구(103)를 개폐하는 정면 메인터넌스 도어(104)가 설치된다. 정면 메인터넌스 도어(104)에는 카세트 반입 반출구(112)(기판 수용기 반입 반출구)가 광체(111) 내외를 연통(連通)하도록 개설되고, 카세트 반입 반출구(112)는 프론트 셔터(113)(기판 수용기 반입 반출구 개폐 기구)에 의해 개폐되도록 이루어진다. 카세트 반입 반출구(112)의 광체(111) 내측에는 카세트 스테이지(114)[기판 수용기 수도대(受渡臺)]가 설치된다. 카세트(110)는, 카세트 스테이지(114) 상에 공정 내 반송 장치(도시되지 않음)에 의해 반입되고 또한 카세트 스테이지(114) 상으로부터 반출되도록 이루어진다. 카세트 스테이지(114)는, 공정 내 반송 장치에 의해 카세트(110) 내의 웨이퍼(200)가 수직 자세가 되고 카세트(110)의 웨이퍼 출입구가 상방향을 향하여 재치(載置)되도록 구성된다.
광체(111) 내의 전후 방향의 대략 중앙 하부에는 카세트 선반(105)(기판 수용기 재치 선반)이 설치되고, 카세트 선반(105)은 복수 단 복수 열로 복수 개의 카세트(110)를 보관하여 카세트(110) 내의 웨이퍼(200)를 출입 가능하도록 배치된다. 카세트 선반(105)은 슬라이드 스테이지(106)(수평 이동 기구) 상에 횡행(橫行) 가능하도록 설치된다. 또한 카세트 선반(105)의 상방(上方)에는 버퍼 선반(107)(기판 수용기 보관 선반)이 설치되고, 카세트(110)를 보관하도록 구성된다. 카세트 스테이지(114)와 카세트 선반(105) 사이에는 카세트 반송 장치(118)(기판 수용기 반송 장치)가 설치된다. 카세트 반송 장치(118)는 카세트(110)를 보지한 상태로 승강 가능한 카세트 엘리베이터(118a)(기판 수용기 승강 기구)와 반송 기구로서의 카세트 반송 기구(118b)(기판 수용기 반송 기구)로 구성되고, 카세트 엘리베이터(118a)와 카세트 반송 기구(118b)의 연속 동작에 의해, 카세트 스테이지(114), 카세트 선반(105), 버퍼 선반(107) 사이에서 카세트(110)를 반송하도록 구성된다.
카세트 선반(105)의 후방에는 웨이퍼 이재(移載) 기구(125)(기판 이재 기구)가 설치되고, 웨이퍼 이재 기구(125)는 웨이퍼(200)를 수평 방향으로 회전 또는 직동(直動) 가능한 웨이퍼 이재 장치(125a)(기판 이재 장치) 및 웨이퍼 이재 장치(125a)를 승강시키기 위한 웨이퍼 이재 장치 엘리베이터(125b)(기판 이재 장치 승강 기구)로 구성된다. 도 1에 모식적으로 도시되는 바와 같이 웨이퍼 이재 장치 엘리베이터(125b)는 내압 광체(111) 좌측 단부(端部)에 설치된다. 이 웨이퍼 이재 장치 엘리베이터(125b) 및 웨이퍼 이재 장치(125a)의 연속 동작에 의해 웨이퍼 이재 장치(125a)의 트위저(125c)[기판 보지체(保持體)]를 웨이퍼(200)의 재치부로서 단열부(217a)를 포함하는 보트(217)(기판 보지구)에 대하여 웨이퍼(200)를 장전(裝塡, charging) 및 탈장(脫裝, discharging)하도록 구성된다.
도 1에 도시되는 바와 같이 버퍼 선반(107)의 후방에는 청정화된 분위기인 클린 에어를 공급하도록 공급 팬 및 방진 필터로 구성된 클린 유닛(134a)이 설치되어, 클린 에어를 광체(111)의 내부에 유통시키도록 구성된다. 또한 웨이퍼 이재 장치 엘리베이터(125b)측과 반대측인 우측 단부에는 클린 에어를 공급하도록 공급 팬 및 방진 필터로 구성된 도시되지 않는 클린 유닛이 설치되고, 클린 유닛으로부터 취출(吹出)된 클린 에어는 웨이퍼 이재 장치(125a)를 유통한 후에 도시되지 않는 배기 장치에 흡입되고 광체(111)의 외부에 배기되도록 이루어진다.
웨이퍼 이재 장치(125a)(기판 이재 장치)의 후측에는 대기압 미만의 압력[이하, 부압(負壓)이라고 부른다]을 유지 가능한 기밀 성능을 가지는 광체(140)[이하, 내압(耐壓) 광체라고 부른다]가 설치되고, 이 내압 광체(140)에 의해 보트(217)를 수용 가능한 용적을 가지는 로드 록 방식의 대기실(待機室)인 로드록 실(141)이 형성된다. 내압 광체(140)의 정면 벽(140a)에는 웨이퍼 반입 반출구(142)(기판 반입 반출구)가 개설되고, 웨이퍼 반입 반출구(142)는 게이트 밸브(143)(기판 반입 반출구 개폐 기구)에 의해 개폐되도록 이루어진다. 내압 광체(140)의 한 쌍의 측벽에는 로드록 실(141)에 질소 가스 등의 불활성 가스를 급기(給氣)하기 위한 가스 공급관(144)과, 로드록 실(141)을 부압으로 배기하기 위한 가스 배기관(도시되지 않음)이 각각 접속된다.
로드록 실(141) 상방에는 처리로(202)가 설치된다. 처리로(202)의 하단부는 노구(爐口) 게이트 밸브(147)(노구 개폐 기구)에 의해 개폐되도록 구성된다. 도 1에 모식적으로 도시되는 바와 같이 로드록 실(141)에는 보트(217)를 승강시키기 위한 보트 엘리베이터(115)(기판 보지구 승강 기구)가 설치된다. 보트 엘리베이터(115)에 연결된 연결구로서의 도시되지 않는 암에는 개체로서의 씰 캡(219)이 수평으로 설치되고, 씰 캡(219)은 보트(217)를 수직으로 지지하여 처리로(202)의 하단부를 폐색(閉塞) 가능하도록 구성된다. 보트(217)는 복수 개의 보지 부재를 구비하고, 복수 매(예컨대 50매∼150매 정도)의 웨이퍼(200)를 그 중심을 맞춰서 수직 방향에 정렬시킨 상태에서 각각 수평하게 보지하도록 구성된다.
다음으로 본 발명에 의한 일 실시 형태에서의 처리 장치의 동작에 대하여 설명한다. 도 1에 도시되는 바와 같이 카세트(110)가 카세트 스테이지(114)에 공급되는 것보다 먼저 카세트 반입 반출구(112)가 프론트 셔터(113)에 의해 개방된다. 그 후, 카세트(110)는 카세트 반입 반출구(112)로부터 반입되고, 카세트 스테이지(114) 상에 웨이퍼(200)가 수직 자세이며 카세트(110)의 웨이퍼 출입구가 상방향을 향하도록 재치된다. 다음으로 카세트(110)는 카세트 반송 장치(118)에 의해 카세트 스테이지(114)로부터 꺼내지는 것과 함께, 카세트(110) 내의 웨이퍼(200)가 수평 자세가 되고 카세트(110)의 웨이퍼 출입구가 광체 후방을 향할 수 있도록 광체 후방에 우(右)방향으로 종(縱) 방향 90° 회전된다. 계속해서 카세트(110)는 카세트 반송 장치(118)에 의해 카세트 선반(105) 또는 버퍼 선반(107)의 지정된 선반 위치에 자동적으로 반송되어 수도되고 일시적으로 보관된 후, 카세트 반송 장치(118)에 의해 카세트 선반(105)에 이재되거나 또는 직접 카세트 선반(105)에 반송된다.
슬라이드 스테이지(106)는 카세트 선반(105)을 수평 이동시켜 이재의 대상이 되는 카세트(110)를 웨이퍼 이재 장치(125a)에 대치(對峙)하도록 위치를 결정한다. 미리 내부가 대기압 상태로 되어 있었던 로드록 실(141)의 웨이퍼 반입 반출구(142)가 게이트 밸브(143)의 동작에 의해 개방되면, 웨이퍼(200)는 카세트(110)로부터 웨이퍼 이재 장치(125a)의 트위저(125c)에 의해 웨이퍼 출입구를 통해서 픽업되고 웨이퍼 반입 반출구(142)를 통해서 로드록 실(141)에 반입되고 보트(217)로 이재되어서 장전(웨이퍼 차지)된다. 보트(217)에 웨이퍼(200)를 수도한 웨이퍼 이재 장치(125a)는 카세트(110)로 복귀하고, 다음 웨이퍼(200)를 보트(217)에 장전한다.
미리 지정된 매수의 웨이퍼(200)가 보트(217)에 장전되면, 웨이퍼 반입 반출구(142)가 게이트 밸브(143)에 의해 닫히고, 로드록 실(141)은 배기관으로부터 진공 흡입되는 것에 의해 감압된다. 로드록 실(141)이 처리로(202) 내의 압력과 같은 압력으로 감압되면, 처리로(202)의 하단부가 노구 게이트 밸브(147)에 의해 개방된다. 계속해서 씰 캡(219)이 보트 엘리베이터(115)에 의해 상승되고, 씰 캡(219)에 지지된 보트(217)가 처리로(202) 내로 점차 반입(로딩)된다.
로딩 후에는 처리로(202)에서 웨이퍼(200)에 임의의 처리가 실시된다. 처리 후에는 보트 엘리베이터(115)에 의해 보트(217)가 인출되고, 또한 로드록 실(141) 내부를 대기압으로 복귀시킨 후에 게이트 밸브(143)가 열린다. 그 후, 전술한 반대의 순서로 웨이퍼(200) 및 카세트(110)는 광체(111)의 외부로 불출(拂出)된다.
도 2는 상기 기판 처리 장치(101)의 처리로(202) 및 처리로(202) 주변의 개략 구성도이며, 종단면도로서 도시된다.
도 2에 도시되는 바와 같이 처리로(202)는 가열 기구로서의 히터(206)를 포함한다. 히터(206)는 원통 형상이며, 히터 소선(素線)과 그 주위에 설치된 단열 부재로 구성되고, 도시되지 않는 보지체에 지지되는 것에 의해 수직으로 설치된다.
히터(206)의 내측에는 히터(206)와 동심원 형상으로 반응관으로서의 아우터 튜브(205)가 배설(配設)된다. 아우터 튜브(205)는 석영(SiO2) 또는 탄화실리콘(SiC) 등의 내열 재료로 이루어지고, 상단이 폐색되고 하단이 개구된 원통 형상으로 형성된다. 아우터 튜브(205)의 내측의 통중공부(筒中空部)에는 처리실(201)이 형성되고, 기판으로서의 웨이퍼(200)를 상기 보트(217)에 의해 수평 자세로 수직 방향에 다단으로 정렬한 상태에서 수용 가능하도록 구성된다.
아우터 튜브(205)의 하방에는 아우터 튜브(205)와 동심원 형상으로 매니폴드(209)가 배설된다. 매니폴드(209)는 예컨대 스텐레스 등으로 이루어지고, 상단 및 하단이 개구된 원통 형상으로 형성된다. 이 매니폴드(209)는 아우터 튜브(205)를 지지하도록 설치된다. 또한 매니폴드(209)와 아우터 튜브(205) 사이에는 씰 부재로서의 O링(309)이 설치된다. 이 매니폴드(209)가 도시되지 않는 보지체에 지지되는 것에 의해 아우터 튜브(205)는 수직으로 설치된 상태가 된다. 이와 같이 아우터 튜브(205)와 매니폴드(209)에 의해 반응 용기가 형성된다.
매니폴드(209)에는 가스 배기관(231)이 설치되는 것과 함께 가스 공급관(232)이 관통하도록 설치된다. 가스 공급관(232)은 상류측에서 3개로 나뉘고, 밸브(177, 178, 179)와 가스 유량 제어 장치로서의 MFC(183, 184, 185)를 개재하여 제1 가스 공급원(180), 제2 가스 공급원(181), 제3 가스 공급원(182)에 각각 접속된다. MFC(183, 184, 185) 및 밸브(177, 178, 179)에는 가스 유량 제어부(235)가 전기적으로 접속되어, 공급하는 가스의 유량이 원하는 유량이 되도록 원하는 타이밍에 제어하도록 구성된다. 가스 배기관(231)의 하류측에는 도시되지 않는 압력 검출기로서의 압력 센서 및 압력 조정기로서의 APC밸브(242)를 개재하여 진공 펌프 등의 진공 배기 장치(246)가 접속된다. 압력 센서 및 APC밸브(242)에는 압력 제어부(236)가 전기적으로 접속되고, 압력 제어부(236)는 압력 센서에 의해 검출된 압력에 기초하여 APC밸브(242)의 개도(開度)를 조절하는 것에 의해 처리실(201) 내의 압력이 원하는 압력이 되도록 원하는 타이밍에 제어하도록 구성된다.
매니폴드(209)의 하방에는 매니폴드(209)의 하단 개구를 기밀하게 폐색하기 위한 노구 개체로서 상기 씰 캡(219)이 설치된다. 씰 캡(219)은 예컨대 스텐레스 등의 금속으로 이루어지고, 원반 형상으로 형성된다. 씰 캡(219)의 상면에는 매니폴드(209)의 하단과 당접(當接)하는 씰 부재로서의 O링(301)이 설치된다. 씰 캡(219)에는 회전 기구(254)가 설치된다. 회전 기구(254)의 회전축(255)은 씰 캡(219)을 관통해서 상기 보트(217)에 접속되고, 보트(217)를 회전시키는 것에 의해 웨이퍼(200)를 회전시키도록 구성된다. 씰 캡(219)은 처리로(202)의 외측에 설치된 승강 기구로서의 후술하는 승강 모터(248)에 의해 수직 방향으로 승강되도록 구성되고, 이에 의해 보트(217)를 처리실(201)에 대하여 반입 반출하는 것이 가능하도록 이루어진다. 회전 기구(254) 및 승강 모터(248)에는 구동(驅動) 제어부(237)이 전기적으로 접속되고, 원하는 동작을 하도록 원하는 타이밍에 제어하도록 구성된다.
히터(206) 근방에는 처리실(201) 내의 온도를 검출하는 온도 검출체로서의 온도 센서(도시되지 않음)가 설치된다. 히터(206) 및 온도 센서에는 전기적으로 온도 제어부(238)가 접속되고, 온도 센서에 의해 검출된 온도 정보에 기초하여 히터(206)로의 통전 상태를 조절하는 것에 의해 처리실(201) 내의 온도가 원하는 온도 분포가 되도록 원하는 타이밍에 제어하도록 구성된다.
이 처리로(202)의 구성에서 제1 처리 가스는 제1 가스 공급원(180)으로부터 공급되고 MFC(183)로 그 유량이 조절된 후, 밸브(177)를 개재하여 가스 공급관(232)에 의해 처리실(201) 내에 공급된다. 또한 제2 처리 가스는 제2 가스 공급원(181)으로부터 공급되고 MFC(184)로 그 유량이 조절된 후, 밸브(178)를 개재하여 가스 공급관(232)에 의해 처리실(201) 내에 공급된다. 제3 처리 가스는 제3 가스 공급원(182)으로부터 공급되고 MFC(185)로 그 유량이 조절된 후, 밸브(179)를 개재하여 가스 공급관(232)에 의해 처리실(201) 내에 공급된다. 또한 처리실(201) 내의 가스는 가스 배기관(231)에 접속된 진공 배기 장치(246)로서의 진공 펌프에 의해 처리실(201)로부터 배기된다.
다음으로 본 발명에서 이용하는 기판 처리 장치(101)의 처리로(202) 주변의 구성에 대하여 구체적으로 설명한다.
예비실로서의 상기 로드록 실(141)의 외면에 하(下)기판(245)이 설치된다. 하기판(245)에는 승강대(249)와 감합(嵌合)하는 가이드 샤프트(264) 및 승강대(249)와 나합(螺合)하는 볼 나사(244)가 설치된다. 하기판(245)에 입설(立設)한 가이드 샤프트(264) 및 볼 나사(244)의 상단에 상(上)기판(247)이 설치된다. 볼 나사(244)는 상기판(247)에 설치된 승강 모터(248)에 의해 회전된다. 볼 나사(244)가 회전하는 것에 의해 승강대(249)가 승강하도록 구성된다.
승강대(249)에는 중공의 승강 샤프트(250)가 수설(垂設)되고, 승강대(249)와 승강 샤프트(250)의 연결부는 기밀이다. 승강 샤프트(250)는 승강대(249)와 함께 승강하도록 이루어진다. 승강 샤프트(250)는 로드록 실(141)의 천판(天板)(251)을 유관(遊貫)한다. 승강 샤프트(250)가 관통하는 천판(251)의 관통공은 승강 샤프트(250)와 접촉하지 않도록 충분한 여유가 있다. 로드록 실(141)과 승강대(249) 사이에는 승강 샤프트(250)의 주위를 피복하도록 신축성을 가지는 중공 신축체로서의 벨로즈(265)가 로드록 실(141)을 기밀하게 유지하기 위해서 설치된다. 벨로즈(265)는 승강대(249)의 승강량에 대응할 수 있는 충분한 신축량을 가지고, 벨로즈(265)의 내경은 승강 샤프트(250)의 외형에 비해 넉넉한 크기로 벨로즈(265)를 신축하면서 접촉하지 않도록 구성된다.
승강 샤프트(250)의 하단에는 승강 기판(252)이 수평으로 고착된다. 승강 기판(252)의 하면에는 O링 등의 씰 부재를 개재하여 구동부 커버(253)가 기밀하게 설치된다. 승강 기판(252)과 구동부 커버(253)로 구동부 수납 케이스(256)가 구성된다. 이 구성에 의해 구동부 수납 케이스(256) 내부는 로드록 실(141) 내의 분위기와 격리된다.
또한 구동부 수납 케이스(256)의 내부에는 보트(217)의 회전 기구(254)가 설치되고, 회전 기구(254)의 주변은 냉각 기구(257)에 의해 냉각된다.
전력 공급 케이블(258)이 승강 샤프트(250)의 상단으로부터 승강 샤프트(250)의 중공부를 지나서 회전 기구(254)에 인도되어서 접속된다. 또한 냉각 기구(257), 씰 캡(219)에는 냉각 유로(259)가 형성되고, 냉각 유로(259)에는 냉각수를 공급하는 냉각수 배관(260)이 접속되고, 승강 샤프트(250)의 상단으로부터 승강 샤프트(250)의 중공부를 통한다.
승강 모터(248)가 구동되고 볼 나사(244)가 회전하는 것에 의해 승강대(249) 및 승강 샤프트(250)를 개재하여 구동부 수납 케이스(256)가 승강한다.
구동부 수납 케이스(256)가 상승하는 것에 의해, 승강 기판(252)에 기밀하게 설치되는 씰 캡(219)이 처리로(202)의 개구부인 노구(161)를 폐색하여 웨이퍼 처리가 가능한 상태가 된다. 구동부 수납 케이스(256)가 하강하는 것에 의해, 씰 캡(219)과 함께 보트(217)가 강하되어 웨이퍼(200)를 외부로 반출할 수 있는 상태가 된다.
가스 유량 제어부(235), 압력 제어부(236), 구동 제어부(237), 온도 제어부(238)는 조작부, 입출력부도 구성하고, 기판 처리 장치(101) 전체를 제어하는 주(主)제어부(239)에 전기적으로 접속된다. 이와 같은 가스 유량 제어부(235), 압력 제어부(236), 구동 제어부(237), 온도 제어부(238), 주제어부(239)는 컨트롤러(240)로서 구성된다.
다음으로 상기 구성에 따른 처리로(202)를 이용하여 반도체 디바이스의 제조 공정의 일 공정으로서 웨이퍼(200) 등의 기판 상에 성막하는 방법에 대하여 도 3을 이용하여 설명한다. 또한 이하의 설명에서 기판 처리 장치(101)를 구성하는 각(各) 부(部)의 동작은 컨트롤러(240)에 의해 제어된다.
도 3은 본 발명에서의 기판 처리 공정을 인시츄 방식을 사용하여 수행하는 경우를 도시한 플로우 차트다.
복수 매의 웨이퍼(200)가 보트(217)에 장전(STEP: 01)되면, 도 2에 도시되는 바와 같이 복수 매의 웨이퍼(200)를 보지한 보트(217)는 승강 모터(248)에 의한 승강대(249) 및 승강 샤프트(250)의 승강 동작에 의해 처리실(201) 내에 반입(보트 로딩)된다(STEP: 02). 이 상태에서 씰 캡(219)은 O링을 개재하여 매니폴드(209)의 하단을 밀봉한 상태가 된다.
처리실(201) 내가 원하는 압력(진공도)이 되도록 진공 배기 장치(246)에 의해 진공 배기된다(STEP: 03). 이 때 처리실(201) 내의 압력은 압력 센서로 측정되고, 이 측정된 압력에 기초하여 압력 조정기로서의 APC밸브(242)가 피드백 제어된다. 또한 처리실(201) 내가 원하는 온도가 되도록 히터(206)에 의해 가열된다(STEP: 04). 이 때 처리실(201) 내가 원하는 온도 분포가 되도록 온도 센서가 검출한 온도 정보에 기초하여 히터(206)로의 통전 상태가 피드백 제어된다(STEP: 05). 계속해서 회전 기구(254)에 의해 보트(217)가 회전되는 것에 의해 웨이퍼(200)가 회전된다.
예컨대 제1 가스 공급원(180), 제2 가스 공급원(181), 제3 가스 공급원(182)에는 처리 가스로서 SiH4 또는 Si2H6과 같은 Si함유 가스, CH3SiH3과 같은 C함유 가스, PH3과 같은 P함유 가스가 각각 봉입되고, 이어서 이와 같은 처리 가스 공급원으로부터 각각의 처리 가스가 공급된다. 원하는 유량이 되도록 MFC(183, 184, 185)의 개도가 조절된 후, 밸브(176, 177, 178)가 열리고, 각각의 처리 가스가 가스 공급관(232)을 유통하여 처리실(201)의 상부로부터 처리실(201) 내로 공급된다. 공급된 가스는 처리실(201) 내를 지나서 가스 배기관(231)으로부터 배기된다. 처리 가스는 처리실(201) 내를 통과할 때에 웨이퍼(200)와 접촉하고, 웨이퍼(200)의 표면 상에 SiCP(P doped SiC)막이 퇴적(堆積, deposition)된다(STEP: 06). 상기 가스 공급관(232)의 가스 공급구는 처리실(201)의 천장 근방의 위치로부터 처리실(201)의 하부를 향해서 연직 하향으로 개구된다. 또한 가스 공급관(232)의 선단부(先端部)를 폐색하고, 상하 방향에서 서로 인접하는 상하의 웨이퍼(200) 사이에 처리 가스가 각각 공급되도록 복수의 가스 공급구를 가스 공급관(232)의 측벽부에 설치해도 좋다. 또한 이 경우, 각 가스 공급구로부터 웨이퍼(200) 사이에 공급되는 처리 가스의 유량이 같아지도록 가스 공급관의 개구 면적 또는 개구 지름을 가스 공급관(232)의 압력 손실에 기초하여 조절해도 좋다. 또한 상기 가스 공급관(232)은 처리실 하부에 설치되어 처리실 하부로부터 상부 방향에 가스를 공급하도록 구성되어도 좋다.
SiCP 성막 후, 소정의 퍼지 가스(예컨대 H2가스)에 의해 처리실 내의 분위기가 퍼지되고(STEP: 07), 소정의 열처리 온도까지 승온된다(STEP: 08).
소정의 열처리 온도까지 승온되면, 일정 시간 열처리(어닐링)가 수행되고(STEP: 09), 비정질 SiCP막의 단결정화를 수행한다. 미리 정해진 열처리 시간이 경과한 후, 상기 열처리에서는 단결정화하지 않은 비정질 SiCP막의 에칭을 수행한다. 그 후 처리실 내를 강온하고(STEP: 10), 대기압 복귀한다(STEP: 11).
처리실 내의 압력이 대기압으로 복귀하면, 복수 매의 웨이퍼(200)를 보지한 보트가 처리실 외로 반출(보트 언로딩)된다(STEP: 12). 보트가 반출되면, 웨이퍼(200)를 수용 용기인 카세트(110)로 수용할 수 있는 온도까지 냉각하고(STEP: 13), 웨이퍼를 카세트(110)로 반송한다(STEP: 14).
다음으로 기판 처리 장치에서 이루어지는 횡방향 고상 에피택셜 성장을 이용한 기판 처리 공정에 대하여 설명한다.
도 4는 고상 에피택셜 성장법(Solid Phase Epitaxial Growth: SPE)에 대하여 기재한 개략 도면이다.
우선 도 4의 (a)에 기재되는 바와 같이 부분적으로 절연막(403)을 형성한 Si기판(401)의 표면에 비정질의 a-Si(amorphous-Silicon)막(402)을 성막한다.
다음으로 Si기판의 열처리를 수행한다. 즉 Si기판을 약 500℃∼700℃의 온도로 가열한다. Si기판에 열처리를 수행하는 것에 의해, 도 4의 (b)에 기재되는 바와 같이 Si 개구부를 종(種)으로서 절연막 형상의 a-Si막(402)이 단결정화한다. 그리고 일정 시간, 열처리를 계속하는 것에 의해, 도 4의 (c)에 기재되는 바와 같이 절연막 형상의 a-Si막(402)이 모두 단결정화하여 단결정 Si(404)이 성막된다.
다음으로 본 실시 형태에서의 소스/드레인부로의 단결정 SiCP(Epitaxial-P doped SiC)의 성막 방법에 대하여 도 5를 이용하여 설명한다.
도 5는 본 발명의 제1 실시 형태에서의 단결정 SiCP막의 성막 공정을 도시한 공정도이며, 특히 적용되는 기판 처리 프로세스(STEP: 06∼STEP: 09)를 도시한 공정도이다. 우선 도 5의 (a)에 기재되는 바와 같이 BOX층(501)을 포함하는 SOI(Silicon on Insulator) 기판 상에 MOS 트랜지스터를 형성한다. 이 MOS 트랜지스터는 에칭에 의해 소스/드레인부를 파고 내려가, 소스/드레인부의 저부(底部)에서 BOX층(501)이 노출되도록 구성하고, 또한 절연 캡(502) 하부에 설치되는 게이트부의 채널이 되는 단결정 Si(504)은 적어도 측벽이 Si을 노출하도록 구성한다.
다음으로 기판 처리 장치(101)에 의해 SiH4 등의 실리콘 함유 가스, CH3SiH3 등의 탄소 함유 가스, 도핑 가스로서의 PH3 등의 인 함유 가스를 450∼600℃의 온도대, 1∼1,000Pa의 압력대, 예컨대 처리 온도 530℃, 압력 90Pa, SiH4공급 유량 2,000scccm, 1% PH3유량 100sccm으로 공급하고 성막 처리하는 것에 의해, 도 5의 (b)에 기재되는 바와 같이 산화막[SOI 웨이퍼의 BOX층(501)이나 STI(Shallow Trench Isolation)층(503)] 상에는 비정질의 SiCP(505)(amorphous-P doped SiC)막이 성장하고, 게이트 채널의 Si막(504)의 측벽부에는 단결정의 SiCP(506)이 성장한다(STEP: 06). 또한 단결정의 SiCP는 높은 P농도에 의해 성막 속도가 느려지지만, 비정질의 SiCP는 성장 속도가 느려지지 않기 때문에 원하는 P농도로 두껍게 성막할 수 있다. 예컨대 본 발명을 사용하지 않았을 경우, 즉 원하는 P농도로서 Epi-Si막을 성막할 경우, 1Å/min이라는 DR로 성막하게 되지만, 본 발명을 사용하는 것에 의해 15∼20Å/min 정도의 성막 속도를 유지하는 것이 가능해진다.
다음으로 500℃∼700℃의 온도대, 예컨대 550℃의 처리 온도로 일정 시간 열처리(어닐링)하는 것에 의해, 도 5의 (c)와 같이 도 5의 (b)에서 Si막(504)의 측벽부에 성장한 단결정 SiCP(506)가 종이 되어서 비정질의 SiCP(505)가 단결정화하고 단결정 SiCP막(507)이 성장한다(STEP: 09). 이 때 처리 온도를 전술한 온도 대역(帶域) 이상의 고온으로 열처리하면 비정질의 SiCP는 다결정화하여 단결정의 SiCP를 얻지 못하기 때문에 상기와 같은 비정질의 SiCP가 다결정이 되지 않고, 또한 SPE가 수행되어 단결정 SiCP가 생성되는 낮은 온도대로 열처리를 수행하는 것이 중요하다.
도 5의 (c)의 처리 후, 도 5의 (d)와 같이 단결정화하지 않은 비정질의 SiCP막(505)을 에치백하는 것에 의해, 소스/드레인부에 원하는 P농도를 유지한 SiCP 에피택셜막(507)을 성막하는 것이 가능해진다. 이 때 소스/드레인부의 SiC막에 도핑해야할 P의 농도는 1×1020∼1×1021atoms/cm3이 되도록 성막하는 것이 바람직하다.
여기서 제1 실시 형태에서는 설명의 간편화를 위해 기판 처리 프로세스를 STEP: 06~STEP: 09로서 설명하였지만 이에 한정되지 않고, STEP: 03~ STEP: 11까지를 기판 처리 프로세스로 해도 좋다는 것은 말할 것도 없다.
전술한 바와 같이 제1 실시 형태에 의하면, 원하는 P농도를 가진 SiCP 에피택셜막을 소스/드레인부에 소정의 속도로 성막한다는 효과를 얻는 것이 가능해지고, 이에 의해 스루풋을 향상시키는 것이 가능해진다. 또한 게이트 채널에 대한 인장 응력을 인가하게 되어 nMOS에서의 전자 이동도를 크게 하여 nMOS의 향상을 도모할 수 있다.
<제2 실시 형태>
다음으로 본 발명의 제2 실시 형태에 대하여 설명한다. 제2 실시 형태는 SOI기판이 아니라 Si기판을 대상으로 하고, Si기판의 소스/드레인부를 파고 내려간 저부에 산화막을 형성시켜서 단결정 SiCP를 성막한다는 점에서 제1 실시 형태와 차이가 있다.
도 6은 본 발명의 제2 실시 형태에서의 단결정 SiCP막의 성막 공정을 도시한 공정도이다. 처리 대상이 되는 MOS 트랜지스터는 절연막인 STI(Shallow Trench Isolation)막(602)을 포함하고, Si기판(601)의 소스/드레인부를 파고 내려간 상태에서 소스/드레인부의 저부에 산화막(603)(예컨대 SiO2)을 형성하고, 절연 캡(604)의 하부에 설치된 게이트 채널부인 단결정 Si부(601)의 측벽에는 단결정 Si가 노출된 상태의 구조를 가진다.
도 6의 (a)의 구조를 가진 상태에서 제1 실시 형태와 동일한 프로세스로 기판 처리를 수행한다. 즉 기판 처리 장치(101)에 의해 SiH4 등의 실리콘 함유 가스, CH3SiH3 등의 탄소 함유 가스, 도핑 가스인 PH3 등의 인 함유 가스를 450∼600℃의 온도대, 1∼1,000Pa의 압력대, 예컨대 처리 온도 530℃, 압력 90Pa, SiH4공급 유량 2,000scccm, 1% PH3유량 100sccm으로 공급하고 성막 처리하는 것에 의해, 산화막 상에는 비정질의 SiCP(amorphous-P doped SiC)막이 성장하고, 게이트 채널의 Si막(601)의 측벽부에는 단결정의 SiCP(606)(Epitaxial-P doped Silicon)가 성장한다.
다음으로 500℃∼700℃의 온도대, 예컨대 550℃의 처리 온도로 일정 시간 열처리(어닐링)하는 것에 의해, 도 6의 (c)와 같이 도 6의 (b)에서 Si막(601)의 측벽부에 성장한 단결정 SiCP(606)가 종이 되어 비정질의 SiCP(605)가 단결정화하여 단결정 SiCP막(607)이 성장한다. 이 때 처리 온도를 전술한 온도 대역 이상의 고온으로 열처리하면 비정질의 SiCP는 다결정화하여 단결정의 SiCP를 얻지 못하기 때문에 상기와 같은 비정질의 SiCP가 다결정이 되지 않고, 또한 SPE가 수행되고 단결정 SiCP가 생성되는 낮은 온도대로 열처리를 수행하는 것이 중요하다.
도 6의 (c)의 처리 후, 도 6의 (d)와 같이 단결정화하지 않은 비정질의 SiCP막(605)을 에치백하는 것에 의해, 소스/드레인부에 원하는 P농도를 유지한 SiCP 에피택셜막(607)을 성막하는 것이 가능해진다. 이 때 소스/드레인부의 SiC막에 도핑해야 할 P의 농도는 1×1020∼1×1021atoms/cm3이 되도록 성막하는 것이 바람직하다.
이상과 같이 제2 실시 형태에 의하면, 제1 실시 형태에 의해 얻어지는 효과와 더불어 SOI기판뿐만 아니라 통상의 Si기판에서도 Epi-SiCP막을 효율적으로 성막하는 것이 가능해진다.
<제3 실시 형태>
다음으로 제3 실시 형태에 대하여 설명한다. 제3 실시 형태는 성막 처리와 열처리(어닐링 처리)를 별도의 장치로 실시하는 경우, 즉 익스시츄 어닐링에서 기판 처리를 수행하는 점에서 제1 실시 형태와 차이가 있다.
도 7은 본 발명에서의 기판 처리 공정을 익스시츄 방식을 사용하여 수행하는 경우를 도시한 플로우 차트다. 본 실시예에서는 STEP: 07인 처리실 내의 퍼지까지는 전술한 제1 및 제2 실시 형태와 동일한 처리를 수행하기 때문에 상세한 설명은 생략한다.
STEP: 07에서 처리실 내의 분위기를 퍼지한 후, 처리실 내의 압력을 대기압 복귀시킨다(STEP: 101). 처리실 내의 압력을 대기압으로 복귀시키면, 보트를 반출(보트 언로드)하고(STEP: 102), 웨이퍼(200)가 소정의 온도가 될 때까지 냉각을 수행한다(STEP: 103). 그 후, 웨이퍼(200)가 충분히 냉각되면, 웨이퍼를 반송한다(STEP: 104)
이상과 같이 제3 실시 형태에 의하면, 제1 또는 제2 실시 형태와 마찬가지의 효과를 얻을 수 있다는 효과와 더불어 익스시츄 방식을 사용하는 것에 의해 성막 처리와 열처리를 별도의 장치에 의해 처리하는 것이 가능해져 성막 처리의 스루풋 향상을 도모할 수 있다.
이상, 본 발명을 도면을 이용하여 설명하였지만, 본 발명의 취지를 일탈하지 않는 한, 갖가지 변경이 가능하다. 예컨대 상기한 제1 및 제2 실시 형태에서는 게이트 채널 부분의 단결정 Si부에 절연 캡(Insulator cap)을 설치하여 기재하였지만, 이 절연 캡을 설치하지 않고 게이트 채널부의 단결정 Si 표면에서도 Si를 노출시켜서 성막 처리를 수행해도 좋다. 또한 전술한 본 발명에 따른 일 실시 형태에서는 3종류의 가스를 혼합하여 1개의 가스 공급관에 의해 처리실 내에 가스를 공급하도록 설명하였지만 이에 한정되지 않고, 가스 공급관을 복수 개 설치해도 좋고, 가스종마다 독립된 가스 공급관을 설치하여 처리실 내에 공급한 후에 혼합해도 좋다.
또한 전술한 본 발명에 따른 일 실시 형태에서는 종형 뱃치식의 기판 처리 장치를 이용하여 설명하였지만 이에 한정되지 않고, 특정 조건 하에서 매엽(枚葉) 방식에 의한 기판 처리 장치에 적용해도 좋다. 또한 전술한 본 발명에 따른 일 실시 형태에서는 도전성의 불순물을 포함한 도핑된 실리콘을 성막하기 위해서 도펀트로서 인(P)을 이용하여 설명하였지만 이에 한정되지 않고, 비소(As)나, 안티몬(Sb)을 도펀트로서 이와 같은 원소를 포함하는 가스를 도핑 가스로서 이용하는 것에 의해 불순물을 도핑해도 좋다.
이상, 본 발명을 실시 형태에 따라 설명하였지만, 여기서 본 발명의 주된 형태를 부기(附記)한다.
(부기1)
표면의 적어도 일부에 절연막을 포함하는 것과 함께 소스부와 드레인부와 게이트부를 포함하는 기판을 처리하는 기판 처리 방법으로서, 적어도 실리콘 함유 가스와 도핑 가스를 공급하여 비정질의 도핑된 실리콘과, 상기 게이트부에 설치된 게이트 채널에 단결정의 도핑된 실리콘을 성장시키는 공정; 및 상기 비정질의 도핑된 실리콘과 상기 단결정의 도핑된 실리콘을 가열하는 것에 의해 상기 단결정의 도핑된 실리콘을 종으로서 상기 비정질의 도핑된 실리콘을 단결정화시키는 공정;을 포함하는 기판 처리 방법.
(부기2)
상기 게이트 채널의 측벽부에는 단결정 실리콘이 노출되고, 상기 단결정의 도핑된 실리콘은 노출되는 부분에 성막되는 부기1에 기재된 기판 처리 방법.
(부기3)
상기 비정질의 도핑된 실리콘을 단결정화시키는 공정은 400℃∼700℃의 온도대에서 수행되는 부기1 또는 2에 기재된 기판 처리 방법.
(부기4)
상기 소스부와 상기 드레인부의 저부에는 산화막이 성막되고, 상기 게이트 채널의 측벽부에는 상기 단결정 실리콘이 노출하는 부기1∼부기3에 기재된 기판 처리 방법.
(부기5)
상기 단결정화시키는 공정은 고상 에피택셜 성장에 의해 수행되는 부기1∼부기4에 기재된 기판 처리 방법.
(부기6)
표면의 적어도 일부에 절연막을 포함하는 것과 함께 소스부와 드레인부와 게이트부를 포함하는 기판을 처리하는 반도체 장치의 제조 방법으로서, 적어도 실리콘 함유 가스와 도핑 가스를 공급하여 비정질의 도핑된 실리콘과, 상기 게이트부의 하방에 설치된 게이트 채널에 단결정의 도핑된 실리콘을 성장시키는 공정; 및 상기 비정질의 도핑된 실리콘과 상기 단결정의 도핑된 실리콘을 가열하는 것에 의해 상기 단결정의 도핑된 실리콘을 종으로서 상기 비정질의 도핑된 실리콘을 단결정화시키는 공정;을 포함하는 반도체 장치의 제조 방법.
(부기7)
표면의 적어도 일부에 절연막을 포함하는 것과 함께 소스부와 드레인부와 게이트부를 포함하는 기판; 상기 기판을 처리하는 처리실; 상기 처리실에 적어도 실리콘 함유 가스와 도핑 가스를 공급하는 가스 공급부; 및 적어도 상기 가스 공급부를 제어하는 제어부;를 포함하고, 상기 제어부는 상기 실리콘 함유 가스와 상기 도핑 가스를 공급하는 것에 의해 비정질의 도핑된 실리콘과, 상기 게이트부에 설치된 게이트 채널에 단결정의 도핑된 실리콘을 성장시키도록, 상기 가스 공급부를 제어하는 기판 처리 장치.
(부기8)
상기 처리실 내를 가열하는 가열 기구를 더 포함하고, 상기 제어부는 상기 비정질의 도핑된 실리콘과 단결정의 도핑된 실리콘을 성장시킨 후, 상기 비정질의 도핑된 실리콘과 단결정의 도핑된 실리콘을 가열하는 것에 의해 상기 비정질의 도핑된 실리콘을 단결정화시키도록 상기 가열 기구를 제어하는 부기7에 기재된 기판 처리 장치.
101: 반도체 제조 장치 110: 카세트
111: 광체 114: 카세트 스테이지
118: 카세트 반송 장치 105: 카세트 선반
125: 웨이퍼 이재기 125c: 암
141: 로드록 실 144: 가스 공급관
176, 177, 178: 밸브 180: 제1 가스 공급원
181: 제2 가스 공급원 182: 제3 가스 공급원
183, 184, 185: MFC 200: 웨이퍼
201: 반응실 202: 처리로
205: 반응관 206: 히터
209: 매니폴드 217: 보트
217a: 보트 단열부 238: 온도 제어부
235: 가스 유량 제어부 231: 가스 배기관
236: 압력 제어부 219: 씰 캡
237: 구동 제어부 239: 주제어부
240: 컨트롤러 242: APC밸브
244: 볼 나사 248: 승강 모터
249: 승강대 250: 승강 샤프트
254: 회전 기구 255: 회전축
264: 가이드 샤프트 265: 벨로즈
252: 승강 기판 253: 구동부 커버
256: 구동부 수납 케이스 257: 냉각 기구
258: 전력 공급 케이블 259: 냉각수 유로
260: 냉각수 배관
111: 광체 114: 카세트 스테이지
118: 카세트 반송 장치 105: 카세트 선반
125: 웨이퍼 이재기 125c: 암
141: 로드록 실 144: 가스 공급관
176, 177, 178: 밸브 180: 제1 가스 공급원
181: 제2 가스 공급원 182: 제3 가스 공급원
183, 184, 185: MFC 200: 웨이퍼
201: 반응실 202: 처리로
205: 반응관 206: 히터
209: 매니폴드 217: 보트
217a: 보트 단열부 238: 온도 제어부
235: 가스 유량 제어부 231: 가스 배기관
236: 압력 제어부 219: 씰 캡
237: 구동 제어부 239: 주제어부
240: 컨트롤러 242: APC밸브
244: 볼 나사 248: 승강 모터
249: 승강대 250: 승강 샤프트
254: 회전 기구 255: 회전축
264: 가이드 샤프트 265: 벨로즈
252: 승강 기판 253: 구동부 커버
256: 구동부 수납 케이스 257: 냉각 기구
258: 전력 공급 케이블 259: 냉각수 유로
260: 냉각수 배관
Claims (8)
- 표면의 적어도 일부에 절연막을 포함하는 것과 함께 소스부와 드레인부와 게이트부를 포함하는 기판을 처리하는 기판 처리 방법으로서,
적어도 실리콘 함유 가스와 도핑 가스를 공급하여 비정질(非晶質)의 도핑된 실리콘과, 상기 게이트부에 설치된 게이트 채널에 단결정(單結晶)의 도핑된 실리콘을 성장시키는 공정; 및
상기 비정질의 도핑된 실리콘과 상기 단결정의 도핑된 실리콘을 가열하는 것에 의해 상기 단결정의 도핑된 실리콘을 종(種)으로서 상기 비정질의 도핑된 실리콘을 단결정화시키는 공정;
을 포함하는 기판 처리 방법. - 제1항에 있어서, 상기 게이트 채널의 측벽부에는 단결정 실리콘이 노출되고, 상기 단결정의 도핑된 실리콘은 노출되는 부분에 성막되는 기판 처리 방법.
- 제1항에 있어서, 상기 비정질의 도핑된 실리콘을 단결정화시키는 공정은 400℃∼700℃의 온도대로 수행되는 기판 처리 방법.
- 제1항에 있어서, 상기 소스부와 상기 드레인부의 저부(底部)에는 산화막이 성막되고, 상기 게이트 채널의 측벽부에는 상기 단결정 실리콘이 노출되는 기판 처리 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 단결정화시키는 공정은 고상(固相) 에피택셜 성장에 의해 수행되는 기판 처리 방법.
- 표면의 적어도 일부에 절연막을 포함하는 것과 함께 소스부와 드레인부와 게이트부를 포함하는 기판을 처리하는 반도체 장치의 제조 방법으로서,
적어도 실리콘 함유 가스와 도핑 가스를 공급하여 비정질의 도핑된 실리콘과, 상기 게이트부의 하방(下方)에 설치된 게이트 채널에 단결정의 도핑된 실리콘을 성장시키는 공정; 및
상기 비정질의 도핑된 실리콘과 상기 단결정의 도핑된 실리콘을 가열하는 것에 의해 상기 단결정의 도핑된 실리콘을 종으로서 상기 비정질의 도핑된 실리콘을 단결정화시키는 공정;
을 포함하는 반도체 장치의 제조 방법. - 삭제
- 삭제
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012131857A JP2013258188A (ja) | 2012-06-11 | 2012-06-11 | 基板処理方法と半導体装置の製造方法、および基板処理装置 |
JPJP-P-2012-131857 | 2012-06-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20130138674A KR20130138674A (ko) | 2013-12-19 |
KR101455251B1 true KR101455251B1 (ko) | 2014-10-27 |
Family
ID=49774780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020130060848A KR101455251B1 (ko) | 2012-06-11 | 2013-05-29 | 기판 처리 방법과 반도체 장치의 제조 방법 및 기판 처리 장치 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20130344689A1 (ko) |
JP (1) | JP2013258188A (ko) |
KR (1) | KR101455251B1 (ko) |
TW (1) | TWI497610B (ko) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6338904B2 (ja) * | 2014-03-24 | 2018-06-06 | 株式会社Screenホールディングス | 基板処理装置 |
JP6560991B2 (ja) * | 2016-01-29 | 2019-08-14 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理装置およびプログラム |
JP7199286B2 (ja) * | 2019-03-29 | 2023-01-05 | 東京エレクトロン株式会社 | 基板処理装置 |
US11302836B2 (en) * | 2020-01-14 | 2022-04-12 | Hoon Kim | Plasmonic field-enhanced photodetector and image sensor using light absorbing layer having split conduction band and valence band |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11288883A (ja) * | 1998-02-25 | 1999-10-19 | Siemens Ag | 多結晶シリコン構造体に対する製造方法 |
KR20000070658A (ko) * | 1997-01-31 | 2000-11-25 | 마클 데이빗 에이. | 소형 집적회로의 제조방법 |
JP2001291850A (ja) | 2000-04-10 | 2001-10-19 | Hitachi Cable Ltd | 結晶シリコン薄膜の製造方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6158879A (ja) * | 1984-08-29 | 1986-03-26 | Nec Corp | シリコン薄膜結晶の製造方法 |
JPH05226657A (ja) * | 1992-02-10 | 1993-09-03 | Nippondenso Co Ltd | 薄膜トランジスタおよびその製造方法 |
JP3009979B2 (ja) * | 1993-07-05 | 2000-02-14 | シャープ株式会社 | 半導体装置及びその製造方法 |
JPH0982651A (ja) * | 1995-09-14 | 1997-03-28 | Toshiba Corp | 半導体装置の製造方法 |
TW328650B (en) * | 1996-08-27 | 1998-03-21 | United Microelectronics Corp | The MOS device and its manufacturing method |
JPH10326837A (ja) * | 1997-03-25 | 1998-12-08 | Toshiba Corp | 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法 |
JP3886085B2 (ja) * | 1999-05-14 | 2007-02-28 | 株式会社東芝 | 半導体エピタキシャル基板の製造方法 |
US6346732B1 (en) * | 1999-05-14 | 2002-02-12 | Kabushiki Kaisha Toshiba | Semiconductor device with oxide mediated epitaxial layer |
JP3492973B2 (ja) * | 2000-03-30 | 2004-02-03 | 株式会社東芝 | 半導体装置の製造方法 |
EP1287555A1 (en) * | 2000-05-31 | 2003-03-05 | Infineon Technologies North America Corp. | Process for forming doped epitaxial silicon on a silicon substrate |
EP1296361A1 (en) * | 2001-09-13 | 2003-03-26 | STMicroelectronics S.r.l. | A process of forming an interface free layer of silicon on a substrate of monocrystalline silicon |
KR100680946B1 (ko) * | 2004-04-28 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성방법 |
US7361563B2 (en) * | 2004-06-17 | 2008-04-22 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using a selective epitaxial growth technique |
JP2007329200A (ja) * | 2006-06-06 | 2007-12-20 | Toshiba Corp | 半導体装置の製造方法 |
US7776698B2 (en) * | 2007-10-05 | 2010-08-17 | Applied Materials, Inc. | Selective formation of silicon carbon epitaxial layer |
JP5023004B2 (ja) * | 2008-06-30 | 2012-09-12 | 株式会社日立国際電気 | 基板処理方法及び基板処理装置 |
JP2010141079A (ja) * | 2008-12-11 | 2010-06-24 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
US8313999B2 (en) * | 2009-12-23 | 2012-11-20 | Intel Corporation | Multi-gate semiconductor device with self-aligned epitaxial source and drain |
-
2012
- 2012-06-11 JP JP2012131857A patent/JP2013258188A/ja active Pending
-
2013
- 2013-05-29 KR KR1020130060848A patent/KR101455251B1/ko active IP Right Grant
- 2013-06-10 TW TW102120506A patent/TWI497610B/zh active
- 2013-06-11 US US13/915,054 patent/US20130344689A1/en not_active Abandoned
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000070658A (ko) * | 1997-01-31 | 2000-11-25 | 마클 데이빗 에이. | 소형 집적회로의 제조방법 |
JPH11288883A (ja) * | 1998-02-25 | 1999-10-19 | Siemens Ag | 多結晶シリコン構造体に対する製造方法 |
JP2001291850A (ja) | 2000-04-10 | 2001-10-19 | Hitachi Cable Ltd | 結晶シリコン薄膜の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20130138674A (ko) | 2013-12-19 |
TW201405669A (zh) | 2014-02-01 |
JP2013258188A (ja) | 2013-12-26 |
TWI497610B (zh) | 2015-08-21 |
US20130344689A1 (en) | 2013-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4809175B2 (ja) | 半導体装置の製造方法 | |
US20100154711A1 (en) | Substrate processing apparatus | |
US20090104740A1 (en) | Semiconductor device producing method | |
US20080245303A1 (en) | Manufacturing method of semiconductor apparatus | |
US20110207302A1 (en) | Semiconductor device manufacturing method, and substrate processing method and apparatus | |
KR100996689B1 (ko) | 반도체장치의 제조방법, 막생성방법 및 기판처리장치 | |
JP5235142B2 (ja) | 半導体装置の製造方法及び基板処理装置 | |
JPWO2007018139A1 (ja) | 半導体装置の製造方法および基板処理装置 | |
KR101455251B1 (ko) | 기판 처리 방법과 반도체 장치의 제조 방법 및 기판 처리 장치 | |
WO2014192870A1 (ja) | 基板処理装置、半導体装置の製造方法および基板処理方法 | |
US8012885B2 (en) | Manufacturing method of semiconductor device | |
TW201537660A (zh) | 處理基板的設備 | |
US20090253265A1 (en) | Method for fabricating semiconductor device and substrate processing apparatus | |
US8293592B2 (en) | Method of manufacturing semiconductor device and substrate processing apparatus | |
JP4324632B2 (ja) | 半導体装置の製造方法および基板処理装置 | |
JP2012204691A (ja) | 半導体装置の製造方法及び基板処理装置 | |
US10741396B2 (en) | Substrate processing apparatus | |
JP2009260015A (ja) | 基板の製造方法及び基板処理装置 | |
JP5032059B2 (ja) | 半導体装置の製造方法、基板処理方法、及び基板処理装置 | |
JP2009289807A (ja) | 半導体装置の製造方法 | |
US10796915B2 (en) | Method for forming epitaxial layer at low temperature | |
JP2010073860A (ja) | 基板処理装置 | |
JP2009088305A (ja) | 半導体デバイスの製造方法 | |
JP2007056288A (ja) | 半導体デバイスの製造方法 | |
JP2007088225A (ja) | 半導体デバイスの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20170920 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20181004 Year of fee payment: 5 |