KR101451574B1 - 박막트랜지스터 기판 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 및 그의 제조방법에 관한 것으로, 본 발명의 실시 예에 따른 박막트랜지스터기판은 기판 상에 교차하여 구성되는 게이트 라인 및 데이터 라인과, 상기 게이트라인과 데이터라인의 교차부에 형성되고, 소스/드레인 전극 상부에 액티브 패턴, 게이트전극이 적층 형성되고, 상기 소스/드레인 전극 하부에 제1 금속막 패턴이 형성된 TFT와, 상기 게이트 라인과 데이터 라인이 교차하여 마련된 화소영역에 형성된 화소전극을 포함한다.
Description
본 발명은 액정표시장치 및 그의 제조방법에 관한 것으로, 특히 액정표시장치에 사용되는 박막트랜지스터 기판 및 그의 제조방법에 관한 것이다.
통상적으로 액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정 표시 장치는 주로 칼라 필터 어레이가 형성된 칼라 필터 기판과 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판이 액정을 사이에 두고 합착되어 형성된다.
박막 트랜지스터 기판은 기판 상에 게이트라인과 데이터라인의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터와 화소전극을 구비한다. 박막 트랜지스터(thin film transistor: 이하는 TFT라 지칭함)는 게이트라인으로부터의 게이트신호에 응답하여 데이터라인으로부터의 데이터 신호를 화소전극으로 공급한다. 투명도전층으로 형성된 화소전극은 TFT로부터의 데이터신호를 공급하여 액정이 구동되게 한다. 액정은 화소전극의 데이터 신호와 공통전극의 공통전압에 의해 형성된 전계에 따라 회전하여 광투과율을 조절함으로써 계조가 구현된다. 이때, 공통전극은 액정구동시 기준이 되는 공통전압이 공급되되, 박막 트랜지스터 기판 또는 칼라필터 기판 중 어느 한 곳에 형성될 수 있다.
이러한 액정 패널의 박막 트랜지스터 기판은 다수의 마스크 공정을 통해 형성된다. 하나의 마스크공정은 박막증착공정, 세정 공정, 포토리소그래피공정, 식각공정, 스트립공정, 검사공정 등과 같은 다수의 공정을 포함한다.
그러나, 다수의 마스크공정이 요구됨에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 주요 원인이 되고 있다. 이에 따라 박막 트랜지스터 기판은 5마스크공정에서 마스크 공정수를 줄이는 방향으로 발전하고 있다. 예를 들어, 종래의 박막 트랜지스터 기판 제조방법은 회절 노광마스크를 이용함으로써 4마스크 공정으로 공정수를 감소시킬 수 있게 된다. 나아가, 최근에는 리프트-오프(lift-off) 공정을 이용함으로써 박막트랜지스터 기판의 제조방법은 3마스크공정까지 감소시킬 수 있게 된다. 구체적으로, 3마스크공정을 이용한 박막 트랜지스터 기판의 제조방법은 콘택홀 형성을 위한 포토레지스트 패턴 위에 투명 도전막을 전면 도포한 후, 포토레지스트 패턴을 리프트-오프 방법으로 제거함으로써 투명 도전막이 패터닝된다.
그러나, 상기 리프트-오프 방법은 패터닝된 투명도전막 상에 포토레지스트 패턴을 잔존시킬 수 있고, 이로 인해 포인트 디펙(point defect)를 유발할 수 있는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 3마스크 공정시 리프트-오프방법을 사용함으로써 발생하는 포인트 디펙(point defcet)의 유발을 방지하는 박막 트랜지스터 기판 및 그의 제조방법을 제공함에 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판은 기판 상에 교차하여 구성되는 게이트 라인 및 데이터 라인과, 상기 게이트라인과 데이터 라인의 교차부에 형성되고, 소스/드레인 전극 상부에 액티브 패턴, 게이트전극이 적층 형성되고, 상기 소스/드레인 전극 하부에 제1 금속막 패턴이 형성된 TFT와, 상기 게이트 라인과 데이터 라인이 교차하여 마련된 화소영역에 형성된 화소전극을 포함한다.
또한, 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 제1 금속막, 제1 절연막, 제2 금속막 및 불순물층을 순차적으로 형성한 후, 상기 불순물층상에 제1 마스크를 이용하여 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 이용한 식각공정을 통해 상기 기판 상에 TFT용 패턴, 데이터라인용 제1 패턴, 커패시터용 제1 패턴 및 데이터패드용 패턴을 형성하고, 상기 커패시터용 제1 패턴을 제외한 상기 각 패턴 상에 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 이용한 식각공정을 통해 상기 TFT용 패턴에 소스/드레인전극 및 오믹콘택패턴을 형성하는 단계와, 상기 소스/드레인전극이 형성된 기판 상에 액티브층, 제2 절연막, 제3 금속막을 순차적으로 형성한 후, 상기 제3 금속막 상에 제2 마스크를 이용하여 제3 포토레지스트 패턴을 형성하는 단계와, 상기 제3 포토레지스트 패턴을 이용하여 상기 TFT용 패턴, 데이터라인용 제1 패턴, 커패시터용 제1 패턴 상에 게이트 전극패턴, 데이터라인용 제2 패턴 및 커패시터용 제2 패턴을 각각 형성하고, 게이트 패드용 패턴 및 게이트 라인용 패턴을 각각 형성하고, 상기 게이트 전극 패턴의 일부, 상기 게이트 라인용 패턴 및 게이트 패드용 패턴 상에 제4 포토레지스트 패턴을 형성하는 단계와, 상기 제4 포토레지스트 패턴을 이용한 식각공정을 통해 게이트전극이 형성된 TFT, 게이트라인, 데이터라인, 스토리지 커패시터, 게이트패드, 데이터패드를 형성하는 단계와, 상기 기판 상에 투명도전막을 형성한 후, 상기 투명도전막 상에 제3 마스크를 이용하여 제5 포토레지스트 패턴을 형성하는 단계와, 상기 제5 포토레지스트 패턴을 이용한 식각공정을 통해 화소전극, 데이터 패드용 투명도전패턴 및 게이트 패드용 투명도전패턴을 형성하는 단계를 포함한다.
본 발명의 박막 트랜지스터 기판 및 그의 제조방법에 따르면, 리프트-오프방법을 사용하지 않은 3 마스크 공정을 수행함으로써, 3 마스크 공정시 리프트-오프방법을 사용함으로써 발생하는 포인트 디펙(point defcet)의 유발을 방지할 수 있게 되는 효과가 있다.
본 발명의 박막 트랜지스터 기판 및 그의 제조방법에 따르면, 채널영역에 상응하는 액티브패턴(20b) 하부에 광차단막으로써 TFT용 제1 금속막패턴(12b)을 형성 함으로써, 광의 노출시 탑 게이트 스테거 구조(top gate staggered structure) TFT에서 발생하는 액티브 패턴의 감광성으로 인한 누설전류증대를 방지할 수 있는 효과가 있다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 8a 및 도 8b은 본 발명에 따른 박막 트랜지스터 기판의 평면도 및 단면도이다.
도 8a는 본 발명에 따른 박막 트랜지스터 기판에 구비된 하나의 화소 영역 및 상기 화소 영역의 일측에 각각 형성된 게이트 패드 및 데이터 패드가 도시된 평면도이고, 도 8b는 도 8a의 Ⅰ-Ⅰ'선상의 단면도 즉, 게이트 라인 및 TFT영역의 단면도, Ⅱ-Ⅱ' 선상의 단면도 즉, 데이터 라인 및 스토리지 커패시터 영역의 단면도, Ⅲ-Ⅲ'선상의 단면도 즉, 게이트 패드영역의 단면도, Ⅳ-Ⅳ'선상의 단면도 즉, 데이터 패드 영역의 단면도이다.
도 8a 및 도 8b에 도시된 바와 같이, 기판(10)상에 교차하여 구성되는 게이트 라인(GL) 및 데이터 라인(DL)과, 그 교차부마다 형성된 스위칭 소자인 TFT(T)와, 게이트 라인(GL)과 데이터 라인(DL)이 교차하여 마련된 화소영역에 형성된 화소전극(26b)을 구비한다. 그리고, 게이트 라인(GL)에 연장 형성된 게이트 패드(GP) 및 데이터 라인(DP)에 연장 형성된 데이터 패드(DP)를 구비한다.
상기 게이트 라인(GL)은 기판(10) 상에 순차적으로 게이트 라인용 액티브 패 턴(20f), 제2 절연막(22), 게이트 라인용 제3 금속패턴(24f)이 적층 형성되고, 상기 데이터 라인(DL)은 기판(10) 상에 순차적으로 데이터라인용 제1 금속막 패턴(12c), 제1 절연막(14), 데이터라인용 제2 금속막패턴(16c), 데이터라인용 오믹콘택패턴(18c), 데이터라인용 액티브패턴(20c) 및 제2 절연막(22)이 적층 형성된다.
상기 TFT(T)는 탑 게이트 스테거 구조(top gate staggered structure) TFT로써, 기판(10) 상에 순차적으로 TFT용 제1 금속막 패턴(12b), 제1 절연막(14), 소스/드레인 전극(16f, 16g), 오믹콘택패턴(18f, 18g), 액티브패턴(20b), 제2 절연막(22) 및 게이트 전극(24b)이 적층 형성된다. 그리고, 오믹콘택패턴(18f, 18g), 액티브패턴(20b) 및 제2 절연막(22)에는 드레인전극(16g)을 노출하는 콘택홀(23)이 구비된다. 상기 콘택홀(23)을 통해 상기 화소전극(26b)의 일부가 드레인전극(16g)와 접촉되고, 일부는 스토리지 커패시터 상에 오버랩되어 스토리지 커패시터(Cst)의 상부전극이 된다.
상기 스토리지 커패시터(Cst)는 하부전극인 커패시터용 제1 금속막 패턴(12d), 제1 절연막(14), 커패시터용 액티브패턴(20d), 제2 절연막(22) 및 커패시터의 상부전극인 화소전극(26b)이 적층 형성된다. 상기 커패시터용 액티브패턴(20d)는 제1 및 제2 절연막(14, 22)와 함께 스토리지 커패시터(Cst)의 유전막이다.
상기 게이트 패드(GP)는 기판(10) 상에 순차적으로 게이트 패드용 액티브 패턴(20e), 제2 절연막(22) 및 게이트 패드용 제3 금속패턴(24e), 게이트 패드용 투 명도전패턴(26c)이 적층 형성되고, 상기 데이터 패드(DP)는 기판(10) 상에 순차적으로 데이터 패드용 제1 금속막 패턴(12e), 절연막(14), 데이터 패드용 제2 금속막패턴(16e) 및 데이터패드용 투명도전패턴(26d)이 적층 형성된다.
이러한 구성을 갖는 본 발명에 따른 박막 트랜지스터 기판의 제조방법을 도 1a 및 도 1b 내지 도 8a 및 도 8b를 참조하여 설명하면 다음과 같다.
도 1a 및 도 1b에 도시된 바와 같이, 기판(10) 상에 제1 금속막(12a), 제1 절연막(14), 제2 금속막(16a) 및 불순물층(18a)이 형성되고, 상기 불순물층(18a)상에 제1 포토레지스트 패턴(101)을 형성한다.
제1 금속막(12a) 및 제2 금속막(16a)은 100~ 2000Å정도 두께의 몰리브덴(Mo)으로 형성하되, 최적으로 100~ 200Å정도 두께가 적절하고, 제1 절연막(14)은 750~ 850Å정도 두께의 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성되고, 불순물층(18a)은 불순물 비정질 실리콘층으로 형성된다.
제1 포토레지스트 패턴(101)은 불순물층(18a) 상에 포토레지스트를 형성한 후, 제1 마스크를 이용한 사진공정으로 형성된다. 이때, 상기 마스크는 광을 모두 통과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 복수의 슬릿으로 이루어진 회절노광영역과, 광을 차단사키는 차단영역을 포함하는 회절 노광마스크를 사용한다. 이때, 회절 노광영역은 박막 트랜지스터의 채널이 형성될 영역 및 스토리지 커패시터의 하부전극이 형성될 영역에 배치되고, 차단영역은 소스/드레인 영역, 데이터 라인 및 데이터 패드가 형성될 영역에 배치된다. 또한, 회절 노 광영역에 형성된 제1 포토레지스트 패턴의 두께는 차단영역에 형성된 제1 포토레지스트 패턴의 두께보다 낮은 두께로 형성된다.
이어, 도 2a 및 도 2b에 도시된 바와 같이, 기판(10) 상에 TFT용 패턴, 데이터라인용 제1 패턴, 커패시터용 제1 패턴 및 데이터패드용 패턴이 형성되고, 상기 커패시터용 제1 패턴을 제외한 상기 각 패턴 상에는 제2 포토레지스트 패턴(102)이 형성된다.
상기 TFT용 패턴은 TFT용 제1 금속막 패턴(12b), 제1 절연막(14), TFT용 제2 금속막 패턴(16b) 및 TFT용 오믹콘택패턴(18b)이 적층되고, 데이터라인용 제1 패턴은 데이터 라인용 제1 금속막 패턴(12c), 제1 절연막(14), 데이터라인용 제2 금속막패턴(16c) 및 데이터 라인용 오믹콘택패턴(18c)이 적층되고, 커패시터용 제1 패턴은 커패시터용 제1 금속막 패턴(12d), 제1 절연막(14), 커패시터용 제2 금속막패턴(16d) 및 커패시터용 오믹콘택패턴(18d)이 적층되고, 데이터 패드용 패턴은 데이터 패드용 제1 금속막 패턴(12e), 제1 절연막(14), 데이터 패드용 제2 금속막패턴(16e) 및 데이터 패드용 오믹콘택패턴(18e)이 적층된다.
상기 TFT용 패턴, 데이터라인용 제1 패턴, 커패시터용 제1 패턴 및 데이터패드용 패턴은 상기 불순물층(18a) 상에 형성된 제1 포토레지스트 패턴(101)을 식각 마스크로 불순물층(18a)의 건식식각, 제2 금속막(16a)의 습식식각, 제1 절연층(14) 및 제1 금속막(12a)의 건식식각을 수행하여 형성된다. 그리고, 제2 포토레지스트 패턴(102)은 상기 각 식각공정이 완료된 후, 상기 TFT용 오믹콘택패턴(18b)이 노출되도록 상기 제1 포토레지스트 패턴(101)에 에싱공정을 수행함으로써 형성된다. 이 때, 상기 커패시터용 패턴 상에 형성된 제1 포토레지스트 패턴(101)은 제거되어 커패시터용 오믹콘택패턴(18d)을 노출한다.
이어, 도 3a 및 도 3b에 도시된 바와 같이, 기판(10)상에 소스/드레인 전극(16f, 16g) 및 오믹콘택패턴(18f, 18g)이 형성된다.
소스/드레인 전극(16f, 16g) 및 오믹콘택패턴(18f, 18g)은 제2 포토레지스트 패턴(102)을 식각 마스크로 TFT용 오믹콘택패턴(18b) 및 TFT용 제2 금속막패턴(16b)을 건식식각함으로써 형성한다. 이때, 노출된 커패시터용 오믹콘택패턴(18d) 뿐만 아니라 커패시터용 제2 금속막패턴(16d)이 제거되어 제1 절연막(14)이 노출된다. 이어, 에싱공정을 통해 제2 포토레지스트 패턴(102)을 제거한다.
다음으로, 도 4a 및 도 4b에 도시된 바와 같이, 기판(10)상에 액티브층(20a), 제2 절연막(22), 제3 금속막(24a)이 형성되고, 상기 제3 금속막(24a) 상에 제3 포토레지스트 패턴(103)이 형성된다.
제3 금속막(24a)은 몰리브덴(Mo)으로 형성되고, 제2 절연막(22)은 2900~ 3100Å정도 두께의 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성되고, 액티브층(20a)은 1900~ 2100Å정도 두께의 순수 비정질 실리콘층으로 형성된다.
제3 포토레지스트 패턴(103)은 제3 금속막(24a) 상에 포토레지스트를 형성한 후, 제2 마스크를 이용한 사진공정으로 형성된다. 이때, 상기 마스크는 투과영역, 회절노광영역 및 차단영역이 구비된 상기 회절 노광마스크를 사용한다. 이때, 회절 노광영역은 데이터라인 및 스토리지 커패시터가 형성될 영역, 드레인전극을 노출하 는 콘택홀이 형성될 영역에 배치되고, 차단영역은 게이트라인, 게이트 패드 및 게이트 전극이 형성될 영역에 배치된다. 또한, 회절 노광영역에 형성된 제3 포토레지스트 패턴의 두께는 차단영역에 형성된 제3 포토레지스트 패턴의 두께보다 낮은 두께로 형성된다.
이어, 도 5a 및 도 5b에 도시된 바와 같이, 기판(10) 상에 TFT용 패턴 상에 게이트전극용 제3 금속패턴(24b) 및 제2 절연막(22)이 적층된 게이트전극 패턴, 데이터라인용 제1 패턴상에 데이터라인용 제3 금속패턴(24c) 및 제2 절연막(22)이 적층된 데이터라인용 제2 패턴, 커패시터용 제1 패턴 상에 커패시터용 제3 금속패턴(24d) 및 제2 절연막(22)이 적층된 커패시터용 제2 패턴, 게이트 패드용 제3 금속패턴(24e) 및 제2 절연막(22)이 적층된 게이트 패드용 패턴, 게이트라인용 제3 금속패턴(24f) 및 제2 절연막(22)이 적층된 게이트라인용 패턴이 각각 형성되고, 상기 게이트전극용 제3 금속패턴(24b)의 일부, 게이트라인용 제3 금속패턴(24f) 및 게이트 패드용 제3 금속패턴(24e) 상에는 제4 포토레지스트 패턴(104)이 형성된다.
게이트전극용 제3 금속패턴(24b) 및 제2 절연막(22), 데이터라인용 제3 금속패턴(24c) 및 제2 절연막(22), 커패시터용 제3 금속패턴(24d) 및 제2 절연막(22), 게이트 패드용 제3 금속패턴(24e) 및 제2 절연막(22), 게이트라인용 제3 금속패턴(24f) 및 제2 절연막(22)은 상기 제3 금속층(24a) 상에 형성된 제3 포토레지스트 패턴(103)을 식각 마스크로 제3 금속층(24a)의 습식식각 및 제2 절연막(22)의 건식식각함으로써 형성된다. 이때, 상기 제3 포토레지스트 패턴을 이용한 식각 공정시 상기 게이트 전극패턴에는 이후 드레인전극(16g)을 노출하는 콘택홀(23)의 일부가 형성된다.
그리고, 제4 포토레지스트 패턴(104)은 상기 제3 금속층(24a) 및 제2 절연막(22)의 식각공정이 완료된 후, 상기 게이트 전극용 제3 금속패턴(24b)의 일부, 데이터라인용 제3 금속패턴(24c) 및 커패시터용 제3 금속패턴(24d)이 노출되도록 상기 제3 포토레지스트 패턴(103)에 에싱공정을 수행함으로써 형성한다. 따라서, 제4 포토레지스트 패턴(104)은 게이트 전극용 제3 금속패턴(24b)의 일부, 게이트 라인용 제3 금속패턴(24f) 및 게이트 패드용 제3 금속패턴(24e) 상에만 형성된다.
이어, 도 6a 및 도 6b에 도시된 바와 같이, 기판(10)상에 게이트전극(24b), 데이터라인(DL), 게이트 라인(GL), 스토리지 커패시터(Cst), 게이트 패드(GP), 데이터 패드(DP)가 형성된다.
게이트전극(24b), 게이트 라인(GL), 데이터라인(DL), 스토리지 커패시터(Cst)의 하부전극, 게이트 패드(GP), 데이터 패드(DP)은 기판(10)상에 습식식각공정을 수행하여 제4 포토레지스트 패턴(104)로 인해 노출된 게이트전극용 제3 금속패턴(24b)의 일부, 데이터라인용 제3 금속패턴(24c), 커패시터용 제3 금속패턴(24d)을 제거하고, 제4 포토레지스트 패턴(104)를 마스크로 액티브층(20a)을 건식 식각하여 게이트 전극용 액티브패턴(20b), 데이터라인용 액티브패턴(20c), 커패시터용 액티브패턴(20d), 게이트 패드용 액티브패턴(20e), 게이트 라인용 액티브패턴(20f)을 각각 형성하고, 에싱공정을 수행하여 제4 포토레지스트 패턴(104)를 제거함으로써 형성된다. 다시 말해, 상기 습식식각 공정시 상기 게이트 라인용 제3 금속패턴(24f), 상기 게이트 패드용 제3 전극패턴(24e) 및 게이트 전극용 제3 전극 패턴(24b)의 일부는 제4 포토레지스트 패턴(104)으로 인해 제거되지 않고 잔존하게 되어 각각 게이트 전극(24b), 게이트 패드(GP) 및 게이트 라인(GL)가 형성되고, 데이터라인용 제3 금속패턴(24c), 커패시터용 제3 금속패턴(24d)은 제거되어 제2 절연막(22)이 노출된 데이터라인(DL), 스토리지 커패시터(Cst)가 형성된다.
이때, 스토리지 커패시터(Cst)는 하부전극인 커패시터용 제1 금속막 패턴(12d), 제1 절연막(14) 및 커패시터용 액티브패턴(20d)이 적층 형성된 커패시터용 패턴 상에 커패시터용 액티브패턴(20d), 제2 절연막(22)이 적층되어 있다.
이때, 상기 제4 포토레지스트 패턴(104)을 이용한 식각공정시 상기 일부 형성된 콘택홀(23)에 노출된 액티브층(20a) 뿐만 아니라 오믹콘택패턴(18g)을 식각하여 콘택홀의 형성을 완료한다.
또한, 상기 액티브층(20a)의 건식식각시 데이터패드용 오믹콘택패턴(18e)또한 제거된다.
다음으로, 도 7a 및 도 7b에 도시된 바와 같이, 상기 기판(10) 상에 투명도전막(26)을 형성하고, 상기 투명도전막(26a)상에 제5 포토레지스트 패턴(105)을 형성한다.
상기 제5 포토레지스트 패턴(105)은 투명도전막(26a) 상에 포토레지스트를 형성한 후, 제3 마스크를 이용한 사진공정으로 형성된다.
이어, 도 8a 및 도 8b에 도시된 바와 같이, 상기 기판(10) 상에 화소전극(26b), 게이트 패드용 투명도전패턴(26c) 및 데이터 패드용 투명도전패턴(26d)이 형성된다.
상기 화소전극(26b), 게이트 패드용 투명도전패턴(26c) 및 데이터 패드용 투명도전패턴(26d)은 제5 포토레지스트 패턴(105)을 식각 마스크로 투명도전막(26a)을 패터닝하여 형성된다. 이때, 화소전극(26b)의 일부는 콘택홀(23)을 통해 드레인 전극(16g)과 접촉하고, 일부는 상기 스토리지 커패시터(Cst)용 제2 절연막(22)상에 오버랩되도록 형성된다. 이로 인해, 제1 커패시터 상에 적층된 커패시터용 액티브패턴(20d)은 제1 절연막(14) 및 제2 절연막(22)와 함께 스토리지 커패시터의 유전막이 되고, 화소전극(26b)은 스토리지 커패시터의 상부전극이 된다.
이상에서와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그의 제조방법에 따르면, 리프트-오프방법을 사용하지 않은 3마스크 공정을 수행함으로써, 3마스크 공정시 리프트-오프방법을 사용함으로써 발생하는 포인트 디펙(point defcet)의 유발을 방지할 수 있게 된다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그의 제조방법에 따르면, 채널영역에 상응하는 액티브패턴(20b)하부에 광차단막으로써 TFT용 제1 금속막패턴(12b)을 형성함으로써, 광의 노출시 탑 게이트 스테거 구조(top gate staggered structure) TFT에서 발생하는 액티브 패턴의 감광성으로 인한 누설전류증대를 방지할 수 있게 된다. 다시 말해, 광의 노출시 탑 게이트 스테거 구조(top gate staggered structure) TFT에서는 액티브패턴의 감광성으로 인해 정공 및 전자가 생성되고 이는 광전류를 만드는 데, TFT의 오프상태에서도 광전류가 채널영역에 흐를 수 있게 되어 누설전류를 초래하게 되므로, 본 발명의 실시예에 따라 채널영역에 상응하는 액티브패턴(20b) 하부에 광차단막으로써 TFT용 제1 금속막패턴(12b)을 형 성함으로써, 광의 노출시 탑 게이트 스테거 구조(top gate staggered structure) TFT에서 발생하는 액티브 패턴의 감광성으로 인한 누설전류증대를 방지할 수 있게 된다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그의 제조방법에 따르면, 제1 및 제2 절연막과 함께 커패시터용 액티브패턴을 스토리지 커패시터의 유전막으로 사용함으로써, 기존의 스토리지 커패시터의 용량과 유사한 용량을 갖게 된다.
이를 상세히 설명하면, 본 발명의 실시예와 같이 800Å정도의 두께의 제1 절연막(14)과, 2000Å정도의 두께의 액티브패턴(20d) 및 3000Å정도의 두께의 제2 절연막(22)을 스토리지 커패시터의 유전막으로 사용할 경우, 유전분극현상으로 인해 액티브패턴(20d)의 각 표면에 표면전하가 생기므로, 제1 절연막(14)과 접하는 액티브패턴(20d)의 일측은 상부전극이 되어 제1 금속막 패턴(12d)과 스토리지 커패시터를 이루게 되고, 제2 절연막(22)와 접하는 액티브패턴(20)의 타측은 하부전극이 되어 화소전극(26)과 스토리지 커패시터를 이룸으로써, 두 커패시터가 직렬로 연결된 구조를 갖게 된다. 따라서, 다음의 [수학식 1]을 통해 본 발명에 따른 직렬로 연결된 두 커패시터의 커패시턴스를 계산하면 다음과 같다. 이때, 제1 및 제2 절연막은 실리콘 질화막으로 형성되므로, 이 물질의 유전율(ε)은 6.7이고, 액티브 패턴은 순수 비정질 실리콘층으로 형성되므로, 이 물질의 유전율(ε)은 11.7이다.
그리고, 기존의 박막트랜지스터 기판에 형성되는 스토리지 커패시터는 게이트전극용 금속막과 화소전극용 금속막 사이에 실리콘 질화막 또는 실리콘 질화막의 게이트 절연막과 보호막이 적층되고, 게이트 절연막과 보호막은 총 4000Å정도의 두께를 가질 수 있으므로, 상기 [수학식 1]을 통해 기존의 커패시턴의 커패시턴스를 계산할 수 있다.
이와 같이, 상기 [수학식 1]을 통해 계산된 기존의 스토리지 커패시터의 커패시턴스와 본 발명에 따른 스토리지 커패시터의 커패시턴스의 비는 1: 0.79이 된다. 더불어, 기존 스토리지 커패시터의 면적(S)보다 본 발명의 스토리지 커패시터의 면적을 1.27배 증가시키면 기존 스토리지 커패시터와 동일한 커패시턴스를 갖게 된다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b 내지 도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터 기판의 제조방법을 도시한 공정순서도이다.
Claims (16)
- 복수의 화소영역이 정의되도록 상호 교차하여 형성되는 게이트라인 및 데이터라인과,상기 게이트라인 및 데이터라인 사이의 교차부에 형성되는 TFT와,상기 각 화소영역에 형성되는 화소전극과,상기 화소전극과 상기 데이터라인 사이에 배치되는 일부를 포함하도록 형성되고, 상기 화소전극의 적어도 일부에 중첩되는 하부전극을 포함하고,상기 데이터라인은 기판 상에 제1 금속막, 제1 절연막, 제2 금속막 및 불순물층이 순차 적층된 구조로 형성되며,상기 게이트라인은, 상기 제1 금속막, 제1 절연막, 제2 금속막 및 불순물층을 포함하는 상기 기판 상에 액티브층, 제2 절연막 및 제3 금속막이 순차 적층된 구조로 형성되고,상기 화소전극은 상기 제2 절연막을 포함한 상기 기판 상에 투명도전막으로 형성되며,상기 하부전극은 상기 기판 상에 상기 제1 금속막 및 제1 절연막이 순차 적층된 구조로 형성되고, 상기 액티브층 및 제2 절연막으로 덮이는 것이며,상기 하부전극의 상기 제1 금속막과 상기 화소전극이 상기 제1 절연막, 상기 액티브층 및 상기 제2 절연막을 사이에 두고 상호 중첩하는 영역에서 발생되는 스토리지 커패시터를 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제1항에 있어서,상기 TFT는상기 제1 금속막과 중첩되고, 상기 제1 금속막을 덮은 상기 제1 절연막 상에 상기 제2 금속막으로 각각 형성되며, 상호 이격되는 소스 및 드레인 전극과;상기 소스 및 드레인 전극 각각 상에 상기 불순물층으로 형성되는 오믹콘택패턴과;상기 제1 절연막 상에 상기 오믹콘택패턴을 덮도록 형성되는 상기 액티브층과;상기 액티브층을 덮는 상기 제2 절연막 상에 상기 제3 금속막으로 형성되는 게이트 전극을 포함하고,상기 화소전극은 상기 제2 절연막, 상기 액티브층 및 상기 제1 절연막을 관통하여 상기 드레인 전극의 일부를 노출하는 콘택홀을 통해, 상기 드레인 전극과 연결되는 것을 특징으로 하는 박막트랜지스터 기판.
- 삭제
- 삭제
- 제1항에 있어서상기 게이트라인에 연장 형성되는 게이트패드와;상기 데이터라인에 연장 형성되는 데이터패드를 더 포함하고,상기 게이트패드는 상기 제1 금속막, 제1 절연막, 제2 금속막 및 불순물층을 포함하는 상기 기판 상에 액티브층, 제2 절연막 및 제3 금속막이 순차 적층된 구조로 형성되고, 상기 투명도전막으로 이루어진 게이트패드용 투명도전패턴으로 덮이는 것이며,상기 데이터패드는 상기 기판 상에 제1 금속막, 제1 절연막 및 제2 금속막이 순차 적층된 구조로 형성되고, 상기 투명도전막으로 이루어진 데이터패드용 투명도전패턴으로 덮이는 것을 특징으로 하는 박막트랜지스터 기판.
- 기판 상에 제1 금속막, 제1 절연막, 제2 금속막 및 불순물층을 순차적으로 형성하는 단계;박막트랜지스터의 채널 및 스토리지 커패시터의 하부전극에 대응하는 제1 회절노광영역과, 소스 및 드레인 전극, 데이터라인 및 데이터패드에 대응하는 제1 차단영역과, 상기 제1 회절노광영역 및 상기 제1 차단영역을 제외한 나머지인 제1 투과영역을 포함하는 제1 마스크를 이용하여, 상기 불순물층 상에 제1 포토레지스트 패턴을 형성하는 단계;상기 제1 포토레지스트 패턴을 마스크로 이용한 상태에서, 상기 제1 금속막, 제1 절연막, 제2 금속막 및 불순물층을 패터닝하여, 상기 소스 및 드레인 전극, 상기 데이터라인 및 상기 데이터패드를 상기 제1 금속막, 제1 절연막, 제2 금속막 및 불순물층이 적층된 구조로 형성하는 단계;상기 제1 포토레지스트 패턴을 에싱하여, 상기 소스 및 드레인 전극, 상기 데이터라인 및 상기 데이터패드에 대응하는 제2 포토레지스트 패턴을 형성하는 단계;상기 제2 포토레지스트 패턴을 마스크로 이용한 상태에서, 상기 제2 금속막 및 불순물층을 패터닝하여, 상기 박막트랜지스터의 채널에 대응하여 상기 제 1 절연막을 노출시키고, 상기 스토리지 커패시터의 하부전극을 상기 제1 금속막 및 제1 절연막이 적층된 구조로 형성하는 단계;상기 제2 포토레지스트 패턴을 제거하고, 상기 기판 상에 액티브층, 제2 절연막 및 제3 금속막을 순차적으로 형성하는 단계;상기 데이터라인 및 상기 스토리지 커패시터의 하부전극에 대응하는 제2 회절노광영역과, 상기 박막트랜지스터의 채널, 상기 소스 및 드레인전극, 게이트라인 및 게이트패드에 대응하는 제2 차단영역과, 상기 드레인전극의 일부에 대응하는 영역을 포함하고 상기 제2 회절노광영역 및 상기 제2 차단영역을 제외한 나머지인 제2 투과영역을 포함하는 제2 마스크를 이용하여, 상기 제3 금속막 상에 제3 포토레지스트 패턴을 형성하는 단계;상기 제3 포토레지스트 패턴을 마스크로 이용한 상태에서, 상기 제2 절연막 및 제3 금속막을 패터닝하여, 상기 게이트라인 및 상기 게이트패드를 상기 제2 절연막과 상기 제3 금속막이 적층된 구조로 형성하는 단계;상기 제3 포토레지스트 패턴을 에싱하여, 상기 소스 및 드레인전극, 상기 게이트라인 및 상기 게이트패드에 대응하는 제4 포토레지스트 패턴을 형성하는 단계;상기 제4 포토레지스트 패턴을 마스크로 이용한 상태에서, 상기 액티브층을 패터닝하여, 상기 드레인전극의 일부를 노출하는 콘택홀을 형성하는 단계;상기 제4 포토레지스트 패턴을 제거하고, 상기 기판 상에 투명도전막을 형성하는 단계;화소전극, 상기 데이터패드 및 상기 게이트패드에 대응하는 제3 차단영역과, 상기 제3 차단영역을 제외한 나머지인 제3 투과영역을 포함하는 제3 마스크를 이용하여, 상기 투명도전막 상에 제5 포토레지스트 패턴을 형성하는 단계; 및상기 제5 포토레지스트 패턴을 마스크로 이용한 상태에서, 상기 투명도전막을 패터닝하여, 화소전극을 형성하고, 상기 데이터패드를 덮는 데이터패드용 투명도전패턴을 형성하며, 상기 게이트패드를 덮는 게이트패드용 투명도전패턴을 형성하는 단계를 포함하는 박막트랜지스터 기판의 제조방법.
- 삭제
- 삭제
- 제6항에 있어서,상기 제3 포토레지스트 패턴을 마스크로 이용하는 단계에서, 상기 드레인전극의 일부에 대응하여 상기 제3 금속막 및 상기 제2 절연막을 관통하는 홀을 더 형성하고,상기 제4 포토레지스트 패턴을 마스크로 이용하는 단계에서, 상기 홀에 이어지는 상기 액티브층 및 불순물층을 관통하여 상기 드레인전극의 일부를 노출하는 상기 콘택홀을 형성하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 삭제
- 삭제
- 삭제
- 제6항에 있어서,상기 제4 포토레지스트 패턴을 마스크로 이용하는 단계에서, 상기 제3 금속막 및 상기 불순물층을 더 패터닝하여,상기 데이터라인과 상기 데이터패드와 상기 스토리지 커패시터의 하부전극 각각 상의 상기 제3 금속막을 더 제거하고,상기 데이터패드의 불순물층을 더 제거하며,상기 콘택홀과 상기 화소전극 사이의 상기 제3 금속막을 더 제거하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제6항에 있어서,상기 제1 포토레지스트 패턴을 마스크로 이용하는 단계에서,상기 스토리지 커패시터의 하부전극은 상기 화소전극과 상기 데이터라인 사이에 배치되는 일부를 포함하는 형태이며,상기 제5 포토레지스트 패턴을 마스크로 이용하는 단계에서,상기 화소전극은 상기 스토리지 커패시터의 하부전극의 적어도 일부와 중첩하도록 형성되고,상기 하부전극의 상기 제1 금속막과 상기 화소전극은 상기 제1 절연막, 상기 액티브층 및 상기 제2 절연막을 사이에 두고 상호 중첩하여, 상기 스토리지 커패시터를 발생시키는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 삭제
- 제6항에 있어서,상기 제1 금속막 또는 제2 금속막은 100~ 2000Å두께의 몰리브덴(Mo)으로 형 성하고, 상기 제1 절연막은 750~ 850Å두께의 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성하고, 상기 제2 절연막은 2900~ 3100Å두께의 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성하고, 상기 액티브층은 1900~ 2100Å두께의 순수 비정질 실리콘층으로 형성하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
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