KR101447430B1 - 이중 일함수 게이트 구조 - Google Patents

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Abstract

트랜지스터를 갖는 반도체 칩이 설명된다. 게이트 전극을 갖는 트랜지스터가 게이트 유전체 위에 배치된다. 게이트 전극은 게이트 유전체 상에 배치된 제 1 게이트 재료 및 게이트 유전체 상에 배치된 제 2 게이트 재료로 구성된다. 제 1 게이트 재료는 제 2 게이트 재료와는 상이한 것이다. 제 2 게이트 재료는 또한 상기 게이트 전극의 소스 영역 또는 드레인 영역에 위치된다.

Description

이중 일함수 게이트 구조{DUAL WORK FUNCTION GATE STRUCTURES}
본 발명의 분야는 일반적으로 반도체 디바이스, 보다 중요하게는, 이중 일함수 게이트 구조에 관한 것이다.
도 1 및 도 2는 CMOS와 같은 상보형(complementary) 반도체 디바이스 기술에 관한 관련 상세를 제공한다. 도 1 은 평형 상태(equilibrium)에서의 NMOS 디바이스 및 PMOS 디바이스 모두의 MOS 구조에 대한 에너지 밴드 다이어그램(energy band diagram)을 도시한다. 도 1의 접근방식(보통의 접근방식임)에 따라, 평형 상태에서, 하이 K 유전체(high K dielectric)(102_N)/NMOS P-우물(P-well)(103_N) 인터페이스에서의 페르미 레벨(Fermi level)과 하이 K 유전체(102_P)/PMOS N-우물(N-well)(103_P) 인터페이스에서의 페르미 레벨은 거의 전도 밴드(conduction band)(Ec)와 원자가 밴드(valence band)(Ev) 사이의 거의 중간이 되도록 양쪽 디바이스가 디자인된다. 여기서, 평형 상태는 본질적으로 "오프(off)" 디바이스에 대응하고 Ec와 Ev 사이의 중간으로 페르미 레벨을 설정하는 것은 이의 최소 전도성 상태(least conductive state)로 디바이스를 유지시킨다(왜냐하면 전도 밴드는 대체로 자유 전자(free electron)가 없고 원자가 밴드는 대체로 자유 홀(free hole)이 없기 때문이다).
상기 설명된 바와 같이 Ec와 Ev 사이의 중간으로 페르미 레벨을 설정하기 위해, NMOS P-우물(103_N) 및 PMOS N-우물(103_P)에서 적절한 양의 밴드 벤딩(band bending)을 유도하는 특정 게이트 금속 재료가 선택된다. 특히, 바람직한 밴드 벤딩을 달성하기 위해, NMOS 게이트(101_N)를 위해 사용된 재료는 통상적으로 PMOS 게이트(104_P)를 위해 사용된 재료보다 더 작은 일함수(work function)(104_N)를 갖는다(즉, PMOS 일함수(104_P)는 통상적으로 NMOS 일함수(104_N) 보다 더 크다).
도 2는 오프 상태보다는 액티브 상태에 있는 도 1의 디바이스를 도시한다. NMOS 디바이스의 경우에, 포지티브 게이트-소스 전압(positive gate-to-source voltage)은 본질적으로 추가적인 밴드 벤딩이 유전체/우물 인터페이스(205_N)에서 페르미 레벨 아래에 전도 밴드를 위치시키도록 한다. 전도 밴드(Ec)가 페르미 레벨 아래에 있을 때, 자유 전자는 풍부하다. 따라서, 전도성 채널은 "온(on)" 디바이스에 대응하는 인터페이스(205_N)에서 형성된다. 유사하게, PMOS 디바이스의 경우에, 네거티브 게이트-소스 전압(nagative gate-to-source voltage)은 본질적으로 추가적인 밴드 벤딩이 유전체/우물 인터페이스(205_P)에서 페르미 레벨 위에 원자가 밴드를 위치시키도록 한다. 원자가 밴드(Ev)가 페르미 레벨 위에 있을 때, 자유 홀은 풍부하다. 따라서, 전도성 채널은 "온" 디바이스에 대응하는 인터페이스(205_N)에서 형성된다.
본 발명은 첨부한 도면의 도식에서 제한이 아닌 예시의 방식으로 도시되며, 유사한 참조번호는 유사한 요소를 나타낸다.
도 1은 평형 상태에서의 종래 NMOS 및 PMOS 디바이스를 도시한다.
도 2는 액티브 모드에서의 종래 NMOS 및 PMOS 디바이스를 도시한다.
도 3a 및 도 3b는 종래 NMOS 디바이스의 채널을 따라 밴드 다이어그램을 도시한다.
도 4a 및 도 4b는 개량된 NMOS 디바이스의 채널을 따라 밴드 다이어그램을 도시한다.
도 5a 및 도 5b는 개량된 PMOS 디바이스의 채널을 따라 밴드 다이어그램을 도시한다.
도 6a 내지 도 6f는 종래의 이중 금속 게이트 제조 프로세스를 도시한다.
도 7a 내지 도 7f는 도 4a, 도 4b 및 도 5a, 도 5b의 개량된 디바이스를 제조하는 것이 가능한 이중 금속 게이트 제조 프로세스를 도시한다.
도 8a는 각각 이중 금속 게이트를 갖는 비대칭 NMOS 및 PMOS 디바이스의 실시예를 도시한다.
도 8b는 이중 금속 게이트를 갖는 수직 드레인 NMOS 디바이스의 실시예를 도시한다.
도 8c는 이중 금속 게이트를 갖는 측방으로 확산된 MOS 디바이스의 실시예를 도시한다.
도 3a 및 도 3b는 도 1 및 도 2a와 관련하여 설명된 NMOS 디바이스의 채널을 따라 밴드 다이어그램을 도시한다. 도 3a는 "오프" 디바이스에 대응하고 도 3b는 "온" 디바이스에 대응한다. 도 3a를 참조하면, n+ 소스/드레인 연장부(source/drain extensions)의 존재는 P-우물 내에 밴드 벤딩(301)을 야기한다. 이전 디바이스 세대에서 게이트 길이가 더 길었을 때, 밴드 벤딩(301)은 게이트 아래 P 우물 내의 에너지 밴드 프로파일의 작은 부분만을 나타내었다. 하지만, 계속되는 게이트 길이 감소에 의해, 밴드 벤딩(301)은 게이트 아래의 에너지 밴드 프로파일의 더욱 더 큰 비율(percentage)을 나타내고, 밴드 벤딩(301)의 효과는 점점 더 뚜렷해지고 있다. 예를 들어, 밴드 벤딩(301)의 존재는 감소된 문턱값 전압에 기여하는 것으로 여겨진다.
도 3b를 참조하면, n+ 드레인 연장부의 존재는 P 우물 및 n+ 드레인 연장부의 인터페이스에서, 또는 그 근처에서 급격한(sharp) 밴드 벤딩(302)을 야기한다. 급격한 벤딩(302)은 극도로 높은 전계(electric field)에 대응하고 기판 전류, 애벌런치 항복(avalanche breakdown), 낮아진 에너지 배리어(lowered energy barrier) 및 문턱값 이동(threshold shifting)과 같이 "핫 캐리어(hot carrier)"와 관련된 다수의 문제점의 원인이 되는 것으로 여겨진다.
도 4a 및 도 4b는 도 3a 및 도 3b의 NMOS 디바이스와 비교하여 게이트 전극 아래에서 개량된 밴드 벤딩 특성을 갖는 NMOS 디바이스에 대한 디자인을 도시한다. 도 4a는 오프 상태의 디바이스를 도시하고 도 4b는 온 상태의 디바이스를 도시한다.
특히, 디바이스의 게이트 구조는 세 개의 섹션을 갖는 것으로서 볼 수 있다. 1) 외부 섹션(402a 및 402b)과, 2) 내부 섹션(403). 실시예에서, 도 4a 및 도 4b에서 관찰되는 바와 같이 N 타입 디바이스에 대해, 외부 섹션(402a 및 402b)은 P 타입 디바이스 게이트 금속으로 구성되고, 내부 섹션(403)은 N 타입 디바이스 게이트 금속으로 구성된다. 따라서, 외부 섹션(402a, 402b)은 내부 섹션(403)보다 더 높은 일함수를 갖는다.
이 경우에, 게이트의 외부 영역(402a, 402b)에서의 더 높은 일함수 재료에 대한 효과는 도 1의 PMOS 디바이스에 대해 관찰되는 바와 유사한 효과를 갖는다. 즉, 더 높은 일함수 재료는 밴드 벤딩을 유도하여, 도 3a에서 관찰된 레벨과 비교하였을 때, 페르미 레벨에 대해 상대적으로 전도 및 원자가 밴드를 끌어 "올린다(up)". 따라서, 도 4a의 오프 디바이스는 도 3a의 디바이스에서 관찰된 밴드 벤딩(301) 보다 P 우물/연장부 인터페이스 영역에서 작은 밴드 벤딩(401)을 갖는다. 그 결과로서, n+ 소스/드레인 연장부의 존재에 의해 야기된 문턱값 전압 감소는 실제로 제거되거나 줄어든다.
유사하게, 도 4b를 참조하면, 더 높은 일함수 재료(402b)에 의해 유도된 원자가 및 전도 밴드 상에서의 상향 끌어당김(upward pull)은, 도 3b의 온 디바이스와 비교하였을 때, 온 디바이스의 P 우물/n+ 드레인 연장부 근처/에서 덜 급격한 밴드 벤딩(404)을 야기한다. 덜 급격한 밴드 벤딩(404)은 "핫 캐리어" 효과를 감소시키는 더 약한 전계에 대응한다. 밴드 벤딩은 또한 P 우물/n+ 소스 연장부에서 생성된다. 도 4b에서 관찰된 바와 같이, 작은 배리어가 생성되지만 이 배리어는 도핑 레벨 및 게이트 금속 재료의 적절한 선택으로 최소화되거나 제거될 수 있다.
도 5a 및 도 5b는, 종래 기술의 PMOS 디바이스와 비교하였을 때, 게이트 전극 아래에서 개량된 밴드 벤딩 특성을 갖는 PMOS 디바이스에 대한 디자인을 도시한다. 도 5a는 오프 상태의 디바이스를 도시하고 도 5b는 온 상태의 디바이스를 도시한다.
특히, 디바이스의 게이트 구조는 세 개의 섹션을 갖는 것으로서 볼 수 있다. 1) 외부 섹션(502a 및 502b)과, 2) 내부 섹션(503). 실시예에서, 도 5a 및 도 5b에서 관찰되는 바와 같이 P 타입 디바이스에 대해, 외부 섹션(502a 및 502b)은 N 타입 디바이스 게이트 금속으로 구성되고, 내부 섹션(503)은 P 타입 디바이스 게이트 금속으로 구성된다. 따라서, 외부 섹션(502a, 502b)은 내부 섹션(503)보다 더 낮은 일함수를 갖는다.
이 경우에, 게이트의 외부 영역(502a, 502b)에서의 더 낮은 일함수 재료의 효과는 도 1의 NMOS 디바이스에 대해 관찰되는 바와 유사한 효과를 갖는다. 즉, 더 낮은 일함수 재료는 밴드 벤딩을 유도하여 페르미 레벨에 대해 상대적으로 전도 및 원자가 밴드를 끌어 "내린다(down)". 따라서, 도 5a의 오프 디바이스는 종래 기술(단일 게이트 금속)의 PMOS 디바이스의 N 우물/연장부 인터페이스 영역에서 대응하는 밴드 벤딩 보다 N 우물/연장부 인터페이스 영역에서 작은 밴드 벤딩(501)을 갖는다. 그 결과로서, p+ 소스/드레인 연장부의 존재에 의해 야기된 문턱값 전압 감소는 실제로 제거되거나 줄어든다.
유사하게, 도 5b를 참조하면, 더 낮은 일함수 재료(502b)에 의해 유도된 원자가 및 전도 밴드 상에서의 하향 끌어당김(downward pull)은, 종래 기술(단일 게이트 금속)의 PMOS 디바이스와 비교하였을 때, 온 디바이스의 N 우물/p+ 드레인 연장부 근처/에서 덜 급격한 밴드 벤딩(504)을 야기한다. 덜 급격한 밴드 벤딩(504)은 "핫 캐리어" 효과를 감소시키는 더 약한 전계에 대응한다. 밴드 벤딩은 또한 N 우물/p+ 소스 연장부에서 생성된다. 도 5b에서 관찰된 바와 같이, 작은 배리어가 생성되지만 이 배리어는 도핑 레벨 및 게이트 금속 재료의 적절한 선택으로 최소화되거나 제거될 수 있다.
"NMOS" 및 "PMOS"라는 용어가 도 4a, 도 4b 및 도 5a, 도 5b를 참조하여 위에서 사용되었지만(이는 N 타입 금속 산화물 반도체(N type Metal Oxide Semiconductor) 및 P 타입 금속 산화물 반도체(P type Metal Oxide Semiconductor)를 각각 지칭하는 것으로 통상적으로 이해됨), 편의를 위해, 이들 용어는 기술적으로 산화물(oxide)이 아닌 게이트 유전체를 갖는 디바이스에 또한 적용하는 것으로 이해되어야 한다. "N 타입 디바이스" 및 " P 타입 디바이스"라는 용어가 또한 활용될 수 있다. 또한, "게이트 금속"이라는 용어가 도 4a, 도 4b 및 도 5a, 도 5b를 참조하여 위에서 사용되었지만 기술적으로 금속(예를 들어 고농도로 도핑된 폴리실리콘(heavily doped polysilicon)이 아닌 게이트 재료를 갖는 디바이스에 또한 적용하는 것으로 이해되어야 한다. "게이트 재료", "게이트 전극", "게이트 전극 재료"라는 용어 및 유사한 것이 또한 활용될 수 있다. 또한, 편의를 위해, 디바이스 다이어그램은 소스/드레인 전극(이들 각각의 소스/드레인 연장부에 전기적으로 연결되는 것으로 이해됨), 도시된 디바이스의 게이트 금속, 측벽 스페이서 등에 존재하는 금속 게이트 충진 재료와 같이 잘 알려진 디바이스 구조를 도시하지 않는다.
도 6a 내지 도 6f는 상이한, 개별적인 게이트 금속을 갖는 NMOS 및 PMOS 디바이스를 제조하기 위한 종래 기술의 프로세스를 도시한다. 도 6a는 게이트 유전체(601a, 601b)의 증착을 통한 NMOS 및 PMOS 디바이스를 나타낸다. 도 6b에서, NMOS 디바이스를 위한 게이트 금속(602a, 602b)이 양쪽 디바이스의 게이트 유전체(601a, 601b) 상에 증착된다. 또한, 도 6c에서 관찰되는 바와 같이, 포토레지스트(photoresist)(603a, 603b)는, 웨이퍼(wafer) 상에 코팅되고 PMOS 디바이스의 게이트 영역 위에 개구(opening)(604)를 형성하기 위해 패터닝되어서 PMOS 디바이스 내에 존재하는 NMOS 게이트 금속(602b)이 노출된다. NMOS 디바이스 위의 NMOS 게이트 금속(602a)은 포토레지스트(603a)로 커버된다.
도 6d에서 관찰되는 바와 같이, PMOS 디바이스의 게이트 영역에서 노출된 NMOS 게이트 금속(602b)이 에칭된다(etched away). NMOS 디바이스의 게이트 영역에서 NMOS 게이트 금속(602a)은 에칭 동안 포토레지스트(603a)에 의해 보호된다. 도 6e에서 관찰되는 바와 같이, PMOS 게이트 금속(605)은 PMOS 디바이스의 게이트 유전체 위에 증착된다. 도 6f에서 관찰되는 바와 같이, 포토레지스트(603a, 603b)가 제거되어, NMOS 디바이스의 게이트 영역에 NMOS 게이트 재료(602a) 및 PMOS 디바이스의 영역에 PMOS 게이트 재료(605)를 남긴다. 도 6f에서 관찰되는 바와 같이, 제조된 디바이스는 게이트 유전체 상에 오직 하나의 게이트 금속을 갖는다.
대조적으로, 도 7a 내지 도 7f는 단일 디바이스의 게이트 유전체 상에 하나 이상의 게이트 재료를 갖는 디바이스를 제조할 수 있는, 프로세스를 도시한다. 도 7a는 게이트 유전체(701a, 701b)의 증착을 통한 N 타입 및 P 타입 디바이스를 나타낸다. 도 7b에서, N 타입 게이트 재료(702a, 702b)가 양쪽 디바이스의 게이트 유전체 상에 증착된다. 도 7c에서 관찰되는 바와 같이, 포토레지스트(703a, 703b)는 웨이퍼 상에 코팅되고 N 타입 디바이스의 게이트 에지 위에 개구의 쌍(704) 및 P 타입 디바이스의 게이트 중앙 위에 단일 개구(705)를 형성하도록 패터닝된다. 각각의 개구는 하부의(underlying) N 타입 게이트 재료(702a, 702b)를 노출시킨다. 노출된 N 타입 게이트 재료(702b)가 또한 에칭된다. 에칭은 HCl 기반 또는 SF-6 기반 에칭과 같은 건식 에칭에 의해 수행될 수 있다.
도 7e에서 관찰되는 바와 같이 노출된 N 타입 게이트 재료가 제거될 때, P 타입 게이트 재료(706a, 706b)가 이의 위치에 증착된다. 그 후 게이트 유전체 상에서 N 및 P 타입 게이트 금속을 갖는 디바이스를 남기며 포토레지스트가 제거된다.
특히, 대안의 접근방식에서, P 타입 게이트 재료가 N 타입 게이트 재료 이전에 증착될 수 있다. 이 경우에, 포토레지스트 패턴은 도 7b와 비교하여 "스위칭(switched)"된다(즉, P 타입 디바이스는 개구의 쌍을 가질 것이고 N 타입 디바이스는 단일 개구를 가질 것이다).
게이트 재료에 대해 사용된 재료의 타입은 실시예에 따라 다를 수 있다. 상기 논의된 바와 같이, 일 접근방식에 따라, P 타입 디바이스에 대해 사용된 게이트 재료("P 타입 게이트 재료")는 P 타입 디바이스의 게이트 유전체 상에서뿐만 아니라 N 타입 디바이스의 게이트 유전체 상에서도 증착된다. 유사하게, N 타입 디바이스에 대해 사용된 게이트 재료("N 타입 게이트 재료")는 N 타입 디바이스의 게이트 유전체 상에서뿐만 아니라 P 타입 디바이스의 게이트 유전체 상에서도 증착된다. 일반적으로, 상기 논의된 바와 같이, P 타입 게이트 재료는 N 타입 게이트 재료보다 더 높은 일함수를 갖는다. 적합한 게이트 재료는 폴리실리콘, 텅스텐(tungsten), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 티타늄 탄화물(titanium carbide), 지르코늄 탄화물(zirconium carbide), 탄탈륨 탄화물(tantalum carbide), 하프늄 탄화물(hafnium carbide), 알루미늄 탄화물(aluminum carbide), 다른 금속 탄화물(metal carbide), 금속 질화물(metal nitride), 및 금속 산화물(metal oxide)을 포함하지만 이에 제한되지 않는다. 당해 기술 분야에서 알려진 바와 같이, 게이트 재료는 화학적 기상 증착(chemical vapor deposition) 또는 원자층 증착(atomic layer deposition) 또는 스퍼터링(sputtering)과 같은 다양한 프로세스에 의해 증착될 수 있다.
P 타입 게이트 재료가 P 타입 및 N 타입 디바이스 모두에 증착되고 N 타입 게이트 재료가 N 타입 디바이스 및 P 타입 디바이스 모두에 증착될 때 비록 프로세스 단계수의 측면에서는 효율성이 달성되었으나―대안의 접근방식에서는 바람직한 밴드 벤딩을 엔지니어링하기 위해 오직 하나의 디바이스(N 타입 또는 P 타입) 상에서만 사용되는 게이트 금속을 사용할 수 있다. 당업자는 이러한 접근방식이 보증될 때 애플리케이션 및 재료를 결정하는 것이 가능하다.
또한, 실시예에서, 디바이스의 게이트 길이는 제조 프로세스로 달성가능한 최소 게이트 길이보다 더 길 것이다. 예를 들어, 로직 프로세스에서, 통상적으로, 가장 작게 제조된 로직 트랜지스터의 피쳐는 게이트 길이이다. 따라서, 여기에 설명된 바와 같은 게이트 구조를 갖는 디바이스는 로직 트랜지스터보다 더 긴 게이트 길이를 갖는다(왜냐하면 로직 트랜지스터의 경우에서와 같이 단일의, 가장 작게 제조된 피쳐보다는 상기 논의된 바와 같은 단일 게이트 상에서 다수의 피쳐가 형성되기 때문이다). 예를 들어, 일 실시예에 따라, 여기에 설명된 바와 같은 게이트 구조를 갖는 디바이스는 더 높은 전압의 아날로그 및/또는 혼합 신호 회로를 구현하는데 사용된다. 이러한 디바이스는 최소 피쳐 게이트 길이의 로직 트랜지스터를 갖는 동일한 반도체 디바이스 상에서 집적될 수 있다. 예를 들어, 디지털 컴포넌트(예를 들어, 프로세싱 코어, 메모리 등) 및 아날로그/혼합 신호 컴포넌트(예를 들어, 증폭기, I/O 드라이버 등)를 갖는 시스템 온 칩(System On Chip;SOC)은 아날로그/혼합 신호 컴포넌트에 대해 여기에 설명된 바와 같은 게이트 구조를 갖는 디바이스를 사용할 수 있다.
상기 논의된 예시가 하부의 소스/드레인 연장부 팁(tip)을 갖는 외부 게이트 에지 금속의 엄격한 정렬(strict alignment)을 도시하였지만, 이러한 접근 방식은 단지 예시에 불과함을 지적함이 또한 적절하다. 이중 게이트 구조의 내부 게이트 금속과 외부 게이트 금속 사이에 경계의 포지셔닝(positioning of boundary)은 적절한 밴드 벤딩이 달성되기만 하면 달라질 수 있다. 또한, 도 8a에 나타난 바와 같이(이하에서 즉시 더 자세하게 논의됨), 일부 디바이스 디자인은 에지 중 오직 하나의 에지 상에서―예를 들어, 오직 소스 측 상에서 또는 오직 드레인 측 상에서만 ―상이한 외부 에지 게이트 재료를 가질 수 있다. 예를 들어, 핫 캐리어 효과와 대부분 관련된 디바이스 디자인은 게이트의 드레인 측 상에 상이한 외부 에지 게이트 재료를 위치시키도록 선택할 수 있지만 게이트의 소스 측 상에서는 아니다. 유사하게, 핫 캐리어 효과를 덜 고려하고 게이트의 소스단 아래의 실질적으로 평평하지 않은(non flat) 에너지 밴드 구조를 더 고려한 디바이스 디자인은 게이트의 소스 측 상에서만 오직 상이한 게이트 재료를 추가하도록 선택할 수 있지만 게이트의 드레인 측은 아니다.
또한 여전히, 상기 논의된 예시는, 상이한 외부 에지 게이트 재료가 소스 및 드레인 모두에 존재하는 경우에 동일한 게이트 재료가 양쪽 에지에서 사용됨을 나타내었지만, 외부 에지 게이트 재료의 쌍이 이들 사이와 마찬가지로 상이한 대안의 디바이스 디자인이 존재할 수 있다. 예를 들어, 게이트의 소스 측 아래 배리어의 높이를 제어하기 위해 제 1 외부 에지 게이트 재료가 게이트의 소스 측에서 사용될 수 있고(도 4b에서 관찰됨), 우물과 드레인 접합(drain junction) 사이에 전계를 줄이기 위해 제 2 외부 에지 게이트 재료―소스 측 상에서 사용된 게이트 재료와는 상이함―가 드레인 측에서 사용될 수 있다.
도 8a 내지 도 8c는 여기에 설명된 바와 같은 이중 금속 게이트 구조로 형성될 수 있는 다양한 종류의 트랜지스터를 도시한다. 도 8a는 N 타입 비대칭 디바이스 및 P 타입 비대칭 디바이스를 도시한다. 특히, 이들 디바이스는 드레인 측 근처에서 오직 상이한 외부 에지 금속만을 포함하지만 소스 측은 아니다(특히, N 타입 디바이스에 대해서는 P 타입 게이트 금속, P 타입 디바이스에 대해서는 N 타입 게이트 금속). 이처럼, 이들 디바이스는 오직 우물/드레인 연장부 근처의 전계를 감소시키는 밴드 벤딩을 제공하도록 시도한다.
도 8b는 이중 금속 게이트 구조를 갖는 수직 드레인 NMOS(Vertical Drain NMOS;VDNMOS) 디바이스를 도시한다. 당해 기술 분야에서 알려진 바와 같이, VDNMOS 디바이스는 게이트의 드레인 에지 아래에 절연재(insulation material)(801)를 삽입함으로써 우물과 드레인 접합 사이의 높은 전계의 문제점을 해결한다. 이 트렌치(trench)(801)의 삽입은 외적 드레인 컨택(extrinsic drain contact)으로부터 게이트 에지까지의 높은 레지스턴스 경로(hight resistance path)를 생성함으로써, 게이트 하의 영역에서 전계를 감소시킨다. 또한, 고농도로 도핑된 드레인 임플란트(highly doped drain implant) 및 팁은 게이트 하에서의 엔크로칭(encroaching)으로부터 방지되고, 이는 또한 피크 전계(peak electric field)를 감소시킨다. 전계에서의 이들 감소는 더 낮은 캐리어 에너지 및 개량된 디바이스 신뢰도(device reliability)로 나타난다.
도 8c는 이중 금속 게이트 구조를 갖는 측방으로 확산된 MOS(Laterally Diffused MOS;LDMOS) 디바이스를 도시한다. 당해 기술 분야에서 알려진 바와 같이, LDMOS 디바이스는 필드 플레이트(field plate)(802) 아래에서 드레인 연장부(DEX)를 연장시킴으로써 우물과 드레인 접합 사이에서 높은 전계를 갖는 문제점을 해결한다. 필드 플레이트(802)는 더 큰 드레인 간격으로 전계를 확산시키도록 동작하여, 피크 전계를 효과적으로 낮추고 핫 캐리어 효과의 감소를 통하여 디바이스 수명(device lifetime)을 효과적으로 향상시킨다.
전술한 설명에서, 본 발명은 이의 특정 예시의 실시예를 참조하여 설명되었다. 하지만, 첨부된 청구항에서 제시된 바와 같은 본 발명의 폭넓은 사상 및 범위로부터 벗어남이 없이 이에 대한 다양한 수정 및 변경이 이루어질 수 있음이 명백할 것이다. 따라서, 명세 및 도면은 제한적인 의미보다는 예시적인 의미로 간주될 것이다.
101_N : NMOS 게이트 102_N,102_P : 하이 K 유전체
103_N : NMOS P-우물 103_P : PMOS N-우물
104_P : PMOS 게이트 205_N,205_P : 유전체/우물 인터페이스
301 : 밴드 벤딩 402a,402b,502a,502b : 외부 섹션
403,503 : 내부 섹션 601a,601b : 게이트 유전체
602a, 602b : 게이트 금속 603a,603b : 포토레지스트
604 : 개구 605 : PMOS 게이트 재료
802 : 필드 플레이트

Claims (20)

  1. 반도체 칩으로서,
    트랜지스터를 포함하되,
    상기 트랜지스터는 게이트 유전체(a gate dielectric) 위에 배치된 게이트 전극(a gate electrode)을 갖고, 상기 게이트 전극은 상기 게이트 유전체 상에 배치된 제 1 게이트 재료 및 상기 게이트 유전체 상에 배치된 제 2 게이트 재료를 포함하되, 상기 제 1 게이트 재료는 상기 제 2 게이트 재료와 상이하고, 상기 제 2 게이트 재료는 상기 게이트 전극의 드레인 영역(a drain region)에 위치되고, 상기 제 1 게이트 재료는 상기 게이트 전극의 중앙 영역(a middle region)과 소스 영역(a source region)에 위치되며,
    상기 트랜지스터는 우물, 소스 주입 재료(source implant material) 및 드레인 주입 재료를 갖는 기판을 포함하되, 상기 드레인 주입 재료는 상기 트랜지스터의 드레인에 존재하되 상기 제 2 게이트 재료의 아래에는 존재하지 않고, 상기 소스 주입 재료는 상기 트랜지스터의 소스에 존재하고 상기 제 1 게이트 재료의 아래에 존재하는
    반도체 칩.
  2. 제 1 항에 있어서,
    상기 트랜지스터는 N 타입 디바이스(an N type device)이고 상기 제 1 게이트 재료는 상기 제 2 게이트 재료보다 더 낮은 일함수(a lower work function)을 갖는
    반도체 칩.
  3. 제 1 항에 있어서,
    상기 제 1 게이트 재료 및 상기 제 2 게이트 재료는 상기 게이트 유전체 상에 서로 측방으로 인접한(laterally adjacent)
    반도체 칩.
  4. 제 3 항에 있어서,
    상기 반도체 칩은 제 2 트랜지스터를 포함하되,
    상기 제 2 트랜지스터는 P 타입 디바이스(a P type device)이고, 상기 제 2 트랜지스터는 상기 P 타입 디바이스의 게이트 유전체 상에 배치된 상기 제 2 게이트 재료를 포함하는 게이트 전극을 갖는
    반도체 칩.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 트랜지스터는 P 타입 디바이스이고 상기 제 1 게이트 재료는 상기 제 2 게이트 재료보다 더 낮은 일함수를 갖는
    반도체 칩.
  8. 제 1 항에 있어서,
    상기 제 2 게이트 재료는 금속을 포함하는
    반도체 칩.
  9. 제 8 항에 있어서,
    상기 반도체 칩은 제 2 트랜지스터를 포함하되, 상기 제 2 트랜지스터는 N 타입 디바이스이고, 상기 제 2 트랜지스터는 상기 N 타입 디바이스의 게이트 유전체 상에 배치된 상기 제 2 게이트 재료를 포함하는 게이트 전극을 갖는
    반도체 칩.
  10. 트랜지스터를 제조하는 방법으로서,
    트랜지스터의 게이트 전극을 형성하는 단계를 포함하되,
    상기 트랜지스터의 게이트 전극을 형성하는 단계는,
    게이트 유전체의 중앙 영역과 소스 영역 상에 제 1 게이트 재료를 증착시키는 단계와,
    상기 게이트 유전체의 드레인 영역 상에 제 2 게이트 재료를 증착시키는 단계―상기 제 1 게이트 재료와 상기 제 2 게이트 재료는 상이한 일함수를 가짐―와,
    드레인 주입을 형성하는 단계-상기 드레인 주입의 주입 재료는 상기 제 2 게이트 재료 아래로 연장하지 않음-와,
    소스 주입을 형성하는 단계-상기 소스 주입의 주입 재료는 상기 제 1 게이트 재료 아래로 연장함-와,
    상기 트랜지스터와 동일한 반도체 칩 상에 제 2 트랜지스터의 제 2 게이트 전극을 형성하는 단계―상기 제 2 게이트 전극은 상기 게이트 전극보다 짧은 길이를 갖고, 상기 제 2 트랜지스터는 로직 회로의 부분임―를 포함하는
    트랜지스터 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 게이트 재료의 증착 단계 이후 그리고 상기 제 2 게이트 재료의 증착 단계 이전에,
    상기 제 1 게이트 재료를 포토레지스트(photoresist)로 코팅하는 단계와,
    상기 포토레지스트의 일부분을 제거하고 상기 제 1 게이트 재료의 영역을 노출시키도록 상기 포토레지스트를 패터닝(patterning)하는 단계와,
    상기 게이트 유전체의 드레인 영역을 노출시키도록 상기 제 1 게이트 재료의 영역을 에칭하는 단계를 더 포함하고,
    상기 제 1 게이트 재료와 상기 제 2 게이트 재료는 상기 게이트 유전체 상에서 서로 측방으로 인접한
    트랜지스터 제조 방법.
  12. 제 10 항에 있어서,
    상기 트랜지스터는 N 타입 트랜지스터이고 상기 제 1 게이트 재료는 상기 제 2 게이트 재료보다 더 낮은 일함수를 갖는
    트랜지스터 제조 방법.
  13. 제 10 항에 있어서,
    상기 트랜지스터는 P 타입 트랜지스터이고 상기 제 1 게이트 재료는 상기 제 2 게이트 재료보다 더 높은 일함수를 갖는
    트랜지스터 제조 방법.
  14. 제 10 항에 있어서,
    제 2 트랜지스터의 게이트 유전체의 제 1 영역 상에 상기 제 2 게이트 재료를 증착시키고, 상기 제 2 트랜지스터의 게이트 유전체의 제 2 영역 상에 상기 제 1 게이트 재료를 증착시킴으로써, 상기 게이트 유전체가 형성된 동일한 반도체 다이 상에 제 2 트랜지스터의 제 2 게이트 전극을 형성하는 단계를 더 포함하되,
    상기 제 2 트랜지스터의 게이트 유전체의 제 2 영역 상의 상기 제 1 게이트 재료는 상기 제 2 게이트 전극의 드레인 측에 위치하는
    트랜지스터 제조 방법.
  15. 반도체 다이로서,
    N 타입 트랜지스터-상기 N 타입 트랜지스터는 게이트 유전체 위에 배치된 게이트 전극을 갖고, 상기 게이트 전극은 상기 게이트 유전체 상에 배치된 제 1 게이트 재료 및 상기 게이트 유전체 상에 배치된 제 2 게이트 재료를 포함하고, 상기 제 1 게이트 재료는 상기 제 2 게이트 재료보다 더 낮은 일함수를 갖고, 상기 제 2 게이트 재료는 상기 게이트 전극의 드레인 영역에 위치되고, 상기 제 1 게이트 재료는 상기 게이트 전극의 중앙 영역과 소스영역에 위치함-와,
    P 타입 트랜지스터-상기 P 타입 트랜지스터는 게이트 유전체 위에 배치된 게이트 전극을 갖고, 상기 P 타입 트랜지스터의 게이트 전극은 상기 P 타입 트랜지스터의 게이트 유전체 상에 배치된 상기 제 1 게이트 재료 및 상기 P 타입 트랜지스터의 게이트 유전체 상에 배치된 상기 제 2 게이트 재료를 포함하고, 상기 P 타입 트랜지스터의 제 1 게이트 재료는 상기 P 타입 트랜지스터의 게이트 전극의 드레인 영역에 위치되고, 상기 P 타입 트랜지스터의 제 2 게이트 재료는 상기 P 타입 트랜지스터의 게이트 전극의 중앙 영역과 소스 영역에 위치되며, 상기 N 타입 트랜지스터 및 상기 P 타입 트랜지스터는 아날로그 및/또는 혼합 신호 회로의 부분임-와,
    상기 N 타입 트랜지스터와 상기 P 타입 트랜지스터보다 짧은 게이트 길이를 각각 갖는 다른 트랜지스터(other transistors)를 포함하되,
    상기 다른 트랜지스터는 로직 회로(logic circuitry)의 부분인
    반도체 다이.
  16. 제 15 항에 있어서,
    상기 N 타입 트랜지스터 및 상기 P 타입 트랜지스터는 비대칭 트랜지스터(asymmetric transistors)인
    반도체 다이.
  17. 삭제
  18. 제 15 항에 있어서,
    상기 N 타입 트랜지스터는 측방 확산형 트랜지스터(a laterally diffused transistor)인
    반도체 다이.
  19. 삭제
  20. 제 15 항에 있어서,
    상기 제 1 게이트 재료 및 상기 제 2 게이트 재료는 이들 각각의 트랜지스터의 각각의 게이트 유전체 상에서 서로 측방으로 인접한
    반도체 다이.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102117831B (zh) * 2009-12-31 2013-03-13 中国科学院微电子研究所 晶体管及其制造方法
KR101783952B1 (ko) * 2011-01-12 2017-10-10 삼성전자주식회사 반도체 장치
JP2015032651A (ja) * 2013-08-01 2015-02-16 マイクロン テクノロジー， インク． 半導体装置
EP3050103B1 (en) 2013-09-27 2020-03-18 Intel Corporation Non-planar i/o and logic semiconductor devices having different workfunction on common substrate
CN104600113A (zh) * 2013-10-31 2015-05-06 上海华虹宏力半导体制造有限公司 Ldmos器件
KR102202603B1 (ko) 2014-09-19 2021-01-14 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2016149442A (ja) * 2015-02-12 2016-08-18 ソニー株式会社 トランジスタ、保護回路およびトランジスタの製造方法
WO2017064793A1 (ja) 2015-10-15 2017-04-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP6317507B2 (ja) * 2017-05-24 2018-04-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
WO2019066785A1 (en) * 2017-09-26 2019-04-04 Intel Corporation GROUP III-V SEMICONDUCTOR DEVICES HAVING DUAL WORK EXTRACTION GRID ELECTRODES
FR3089343B1 (fr) * 2018-11-29 2021-10-08 Commissariat Energie Atomique Procede de realisation d’un transistor fet
CN114078957A (zh) * 2020-08-10 2022-02-22 华为技术有限公司 一种混合栅场效应管及制备方法、开关电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187657B1 (en) * 1999-03-24 2001-02-13 Advanced Micro Devices, Inc. Dual material gate MOSFET technique
US20010017390A1 (en) 1998-09-30 2001-08-30 Wei Long Non-uniform gate/dielectric field effect transistor
KR20020036740A (ko) * 2000-11-10 2002-05-16 가나이 쓰토무 반도체 집적 회로 장치
KR20060114474A (ko) * 2005-04-29 2006-11-07 삼성전자주식회사 다중 일함수 금속 질화물 게이트 전극을 갖는 모스트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및그 제조방법들

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2506963B2 (ja) * 1988-07-26 1996-06-12 松下電器産業株式会社 半導体装置
JPH04144238A (ja) * 1990-10-05 1992-05-18 Nippon Steel Corp Ｍｏｓ型半導体装置
US5091763A (en) * 1990-12-19 1992-02-25 Intel Corporation Self-aligned overlap MOSFET and method of fabrication
JPH05315605A (ja) * 1992-05-07 1993-11-26 Sony Corp Ｍｏｓ型半導体装置
JPH0661482A (ja) * 1992-08-07 1994-03-04 Sony Corp Ｍｏｓ型トランジスタおよびその製造方法
JP2842125B2 (ja) * 1993-02-04 1998-12-24 日本電気株式会社 電界効果型トランジスタの製造方法
JPH10214964A (ja) * 1997-01-30 1998-08-11 Oki Electric Ind Co Ltd Ｍｏｓｆｅｔ及びその製造方法
US6187567B1 (en) * 1999-09-01 2001-02-13 Akzo Nobel N.V. Methods and reagents for in situ amplification
US6858483B2 (en) * 2002-12-20 2005-02-22 Intel Corporation Integrating n-type and p-type metal gate transistors
CN1274029C (zh) * 2003-03-06 2006-09-06 北京大学 一种组合栅场效应晶体管
JP4477886B2 (ja) * 2003-04-28 2010-06-09 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4485932B2 (ja) * 2003-12-31 2010-06-23 東部エレクトロニクス株式会社 フラッシュメモリ素子そしてこれを用いたプログラミング及び消去方法
US20080180160A1 (en) * 2007-01-31 2008-07-31 Infineon Technologies Ag High voltage dual gate cmos switching device and method
JP2008227365A (ja) * 2007-03-15 2008-09-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7605601B2 (en) * 2007-04-19 2009-10-20 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
US20080308870A1 (en) * 2007-06-15 2008-12-18 Qimonda Ag Integrated circuit with a split function gate
JP2009123944A (ja) * 2007-11-15 2009-06-04 Panasonic Corp 半導体装置及びその製造方法
US20090142915A1 (en) * 2007-12-04 2009-06-04 Weize Xiong Gate structure and method of forming the same
US7635648B2 (en) * 2008-04-10 2009-12-22 Applied Materials, Inc. Methods for fabricating dual material gate in a semiconductor device
US8003463B2 (en) * 2008-08-15 2011-08-23 International Business Machines Corporation Structure, design structure and method of manufacturing dual metal gate Vt roll-up structure
US8101471B2 (en) * 2008-12-30 2012-01-24 Intel Corporation Method of forming programmable anti-fuse element
JP2011129690A (ja) * 2009-12-17 2011-06-30 Toshiba Corp 半導体装置の製造方法および半導体装置
US8487376B2 (en) * 2010-08-18 2013-07-16 Intel Corporation High-voltage transistor architectures, processes of forming same, and systems containing same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010017390A1 (en) 1998-09-30 2001-08-30 Wei Long Non-uniform gate/dielectric field effect transistor
US6187657B1 (en) * 1999-03-24 2001-02-13 Advanced Micro Devices, Inc. Dual material gate MOSFET technique
KR20020036740A (ko) * 2000-11-10 2002-05-16 가나이 쓰토무 반도체 집적 회로 장치
KR20060114474A (ko) * 2005-04-29 2006-11-07 삼성전자주식회사 다중 일함수 금속 질화물 게이트 전극을 갖는 모스트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및그 제조방법들

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