KR101447315B1 - 복수의 배리어 층을 구비한 금속 게이트 디바이스를 제공하는 기술 - Google Patents

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Abstract

금속 게이트를 구비한 반도체 디바이스가 개시된다. 금속 게이트를 구비한 예시적인 반도체 디바이스는, 반도체 기판, 반도체 기판 상의 소스 및 드레인 특징부, 소스 및 드레인 특징부 사이에 배치된 반도체 기판 위의 게이트 스택을 포함한다. 게이트 스택은 반도체 기판 위에 형성된 HK 유전체 층, HK 유전체 층의 상면 상에 형성된 금속 화합물의 복수의 배리어 층, 및 복수의 배리어 층 위에 배치된 금속 게이트 층의 스택을 포함하며, 배리어 층의 각각은 상이한 화학 조성을 갖는다.

Description

복수의 배리어 층을 구비한 금속 게이트 디바이스를 제공하는 기술{TECHNIQUES PROVIDING METAL GATE DEVICES WITH MULTIPLE BARRIER LAYERS}
본 발명은 반도체 분야에 관한 것이다.
기술 노드가 줄어듬에 따라, 일부 IC 설계에서는, 감소된 특징부 크기로써 디바이스 성능을 개선하기 위해 종래의 폴리실리콘 게이트 전극을 금속 게이트 전극으로 교체하기를 원해 왔다. 금속 게이트 구조(예를 들어, 폴리실리콘이 아닌 금속 게이트 전극을 포함함)를 제공하는 것은 하나의 해결책을 제공한다. 금속 게이트 스택을 형성하는 하나의 공정은 최종 게이트 스택이 "마지막에" 제조되는 "게이트 라스트(gate last)" 공정으로 불리는데, 이는 게이트 스택의 형성 전에 수행되는 고온 처리를 비롯하여 감소된 수의 후속 공정을 가능하게 한다. 또한, 트랜지스터의 치수가 감소함에 따라, 게이트 산화물의 두께가 감소되어 감소된 게이트 길이로써 성능을 유지할 수 있다. 게이트 누설을 감소시키기 위하여, 높은 유전 상수(하이 k 또는 HK) 게이트 절연체 층이 또한 사용되며, 이는 더 큰 기술 노드에서 사용되는 통상의 게이트 산화물에 의해 제공되는 바와 동일한 유효 두께를 유지할 수 있게 해준다.
그러나, 하이 k 유전체 재료 및 금속이 게이트 스택을 형성하는데 채용될 경우, 이 목적을 위해 공정 및 재료를 통합할 때 다양한 문제점이 생길 수 있다. 예를 들어, 하이 k 유전체 재료와 금속 사이의 배리어 층(가끔은 "캡(cap) 층"으로 지칭됨)의 특성에 의해 디바이스 신뢰성 문제가 유도될 수 있다. 다른 예에서, NMOS 트랜지스터와 PMOS 트랜지스터에 대한 일함수(work function)를 독립적으로 그리고 적절하게 조절하는 것이 난제가 될 수 있다.
본 개시의 넓은 형태 중의 하나는 금속 게이트를 구비한 반도체 디바이스를 포함한다. 예시적인 반도체 디바이스는, 반도체 기판, 반도체 기판 상에 형성된 HK 유전체 층, HK 유전체 층의 상면 상에 형성된 금속 화합물의 복수의 배리어 층으로서, 각각이 상이한 화학 조성을 갖는 복수의 배리어 층, 및 복수의 배리어 층 위에 증착된 금속 게이트 층들의 스택을 포함한다.
본 개시의 실시예의 넓은 형태 중의 다른 하나는, 반도체 기판, 반도체 기판 위에 형성된 계면 층, 계면 층 위에 형성된 HK 유전체 층, HK 유전체 층 위에 형성된 제1 배리어 층, 제1 배리어 층 위에 형성된 제2 배리어 층, 및 제2 배리어 층 위에 증착된 금속 게이트 층들의 스택을 포함하는, 금속 게이트를 구비한 반도체 디바이스를 포함하며, 제1 배리어 층과 제2 배리어 층은 동일한 금속 화합물 재료를 포함하고, 또한 제1 배리어 층과 제2 배리어 층은 상이한 화학 비율을 갖는다.
본 개시의 실시예의 넓은 형태 중의 다른 하나는 반도체 디바이스를 제조하는 방법을 포함한다. 방법은, 반도체 기판을 제공하는 단계와, 반도체 기판 위에 하이 k(HK) 유전체 층을 증착하는 단계와, HK 유전체 층 위에 제1 금속 화합물 배리어 층을 증착하는 단계와, 제1 및 제2 금속 화합물 배리어 층 위에 금속 게이트 층들의 스택을 증착하는 단계를 포함하며, 제1 및 제2 금속 화합물 배리어 층은 상이한 각자의 증착 공정에 의해 동일한 재료로 형성된다.
본 발명에 따라 복수의 배리어 층을 구비한 금속 게이트 디바이스를 제공하는 기술을 제공할 수 있다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들은 축적대로 도시된 것이 아니며 단지 설명을 위한 목적으로만 사용된다는 것을 강조한다. 사실상 다양한 특징부의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되어질 수 있다.
도 1은 본 개시의 다양한 양상에 따라 구성된 HK 라스트/금속 게이트(MG; metal gate) 라스트 구조를 갖는 반도체 디바이스를 형성하는 예시적인 방법의 흐름도이다.
도 2 내지 도 6은 본 개시의 다양한 양상에 따라 구성된 제조 단계들에서의 HK 라스트/금속 게이트 라스트 구조를 갖는 반도체 디바이스의 예시적인 실시예의 단면도들이다.
도 7은 본 개시의 다양한 양상에 따라 구성된 HK 퍼스트/금속 게이트 라스트 구조를 갖는 반도체 디바이스를 형성하는 예시적인 방법의 흐름도이다.
도 8 내지 도 11은 본 개시의 다양한 양상에 따라 구성된 제조 단계들에서의 HK 퍼스트/금속 게이트 라스트 구조를 갖는 반도체 디바이스의 예시적인 실시예의 단면도들이다.
다음의 개시는 본 발명의 다양한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예들을 제공하는 것임을 이해해야 할 것이다. 컴포넌트 및 구성의 특정 예들이 본 개시를 단순화하도록 아래에 기재되었다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 또한, 이어지는 다음 설명에서, 제2 프로세스 전에 제1 프로세스를 수행하는 것은, 제1 프로세스 직후에 제2 프로세스가 수행되는 실시예를 포함할 수 있고, 또한 제1 프로세스와 제2 프로세스 사이에 추가의 프로세스가 수행될 수 있는 실시예도 포함할 수 있다. 다양한 특징들은 단순하고 명확하게 하기 위하여 상이한 규모로 임의로 도시되어질 수 있다. 또한, 이어지는 다음 설명에서, 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다.
HK 라스트/MG 라스트 공정
도 1은 본 개시의 다양한 양상에 따라 구성되는 HK/다중-조성-배리어(multi-composition-barrier)/금속 게이트 스택을 갖는 반도체 디바이스를 형성하는 방법(100)의 하나의 예시적인 실시예의 흐름도이다. 방법(100)은 도 2 내지 도 6을 참조하여 기재된다. HK 라스트/MG 라스트 공정 방식은, 예를 들어 소스 및 드레인 영역의 형성에 고온 공정이 적용된 후에 HK 층 및 금속 게이트가 형성됨을 의미한다. HK 라스트 공정 방식은, HK 유전체가 고온 열 단계를 통과할 때 상당히 저하될 수 있는 스케일링된 EOT(effective oxide thickness)에서 디바이스 신뢰성 및 이동성(mobility)을 개선할 수 있다.
방법(100)은 단계 102에서 반도체 기판(210)을 제공함으로써 시작한다. 기판(210)은 실리콘을 포함한다. 대안으로서, 기판은 게르마늄, 실리콘 게르마늄, 갈륨 비소 또는 기타 적합한 반도체 재료를 포함할 수 있다. 또한 대안으로서, 반도체 기판(210)은 에피텍셜 층을 포함할 수 있다. 예를 들어, 기판(210)은 벌크 반도체를 덮는 에피텍셜 층을 가질 수 있다. 또한, 기판(210)은 성능 향상을 위해 변형될(strained) 수 있다. 예를 들어, 선택적 에피텍셜 성장(SEG; selective epitaxial growth)을 포함한 공정에 의해 형성되는 벌크 실리콘 게르마늄을 덮는 실리콘 층 또는 벌크 실리콘을 덮는 실리콘 게르마늄 층과 같이, 에피텍셜 층은 벌크 반도체의 재료와 상이한 반도체 재료를 포함할 수 있다. 또한, 기판(210)은 매립된 유전체 층과 같은 SOI(semiconductor-on-insulator) 구조를 포함할 수 있다. 또한 대안으로서, 기판은 SIMOX(separation by implantation of oxygen) 기술, 웨이퍼 본딩, SEG 또는 기타 적합한 방법으로 지칭되는 방법에 의해 형성되는 바와 같이 매립 산화물(BOX; buried oxide) 층과 같은 매립 유전체 층을 포함할 수 있다. 사실상 다양한 실시예들은 임의의 다양한 기판 구조 및 재료를 포함할 수 있다.
도 2에서, 기판(210)은 다양한 아이솔레이션(isolation) 특징부를 포함하고, 아이솔레이션 특징부는 상이한 구조를 포함할 수 있으며 상이한 공정 기술을 사용하여 형성될 수 있다. 예를 들어, 아이솔레이션 특징부는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 특징부(220)를 포함할 수 있다. STI의 형성은 기판(210)에 트렌치(도시되지 않음)를 에칭하고, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 절연체 재료에 의해 트렌치를 채우는 것을 포함할 수 있다. 채워진 트렌치는 트렌치를 채운 실리콘 질화물을 구비한 열 산화물 라이너와 같은 다층 구조를 가질 수 있다. 예로서, STI 구조는, 패드 산화물을 성장시키고, 저압 화학 기상 증착(LPCVD; low pressure chemical vapor deposition) 질화물 층을 형성하고, 포토레지스트 및 마스크를 사용하여 STI 개구를 패터닝하고, 기판에 트렌치를 에칭하고, 트렌치 계면을 개선하도록 열 산화물 트렌치 라이너를 선택적으로 성장시키고, CVD 산화물로 트렌치를 채우고, 화학 기계적 평탄화(CMP; chemical mechanical planarization)를 사용하여 과도한 산화물을 에칭 제거하는 것과 같은 공정 순서를 사용하여 만들어질 수 있다.
도 2에서, P 웰(230), N 웰(235)과 같은 다양한 도핑 영역이 주입 기술에 의해 형성된다. 지금 공지되어 있거나 추후 개발될 임의의 적합한 주입 기술이 사용될 수 있다.
SiO2 또는 SiON과 같은 더미 산화물(240)이 열 산화, 화학적 산화, CVD, ALD 또는 임의의 적합한 방법에 의해 기판(210) 위에 배치된다. 그 후에, 폴리실리콘과 같은 더미 게이트 층(245)이 CVD 기술에 의해 더미 산화물(240) 위에 배치된다. 그 다음, 더미 산화물(240) 및 더미 게이트 층(245)이 더미 게이트 스택을 형성하도록 패터닝된다.
추가적으로 또는 대안으로서, 도핑된 소스/드레인 영역(P 웰에서의 250 및 N 웰에서의 251)이 다양한 이온 주입 공정에 의해 형성되고 더미 게이트 스택에 맞추어 정렬된다. 연관된 도핑 영역을 형성하도록 채용된 N형 도펀트 불순물은 인, 비소, 및/또는 기타 재료를 포함할 수 있다. P형 도펀트 불순물은 붕소, 인듐, 및/또는 기타 재료를 포함할 수 있다. 또한, 일부 실시예에서 소스 및 드레인 영역(250, 251)은 저농도 도핑된 드레인(LDD; lightly doped drain), 고농도 도핑된 소스 및 드레인 영역과 같은 것들을 포함할 수 있고, 또한 감소된 접촉 저항을 위해 살리사이드(salicide)를 포함할 수 있다. 반면에 일부 실시예에서, N형 소스 및 드레인 영역은 저농도 도핑된 인, 고농도 도핑된 인, 저농도 도핑된 탄소 또는 둘 다를 갖는 실리콘 에피텍셜 성장 층을 사용할 수 있다.
소스 및 드레인(S/D) 영역(250 및 251)의 형성 후에, S/D 영역을 활성화하도록 하나 이상의 어닐링 공정이 수행될 수 있다. 어닐링 공정은 RTA(rapid thermal annealing), 레이저 어닐링 공정, 또는 기타 적합한 어닐링 공정을 포함한다. 예로서, 고온 열 어닐링 단계는 900 내지 1100 ℃ 범위 내의 어떠한 온도든 채용할 수 있지만, 다른 실시예에서 상이한 범위 내의 온도를 사용할 수 있다. 다른 예로서, 고온 어닐링은 600 ℃ 이상의 온도를 이용한 열 공정을 포함한다. 또한, 이 실시예는 매우 짧은 기간을 갖는 "스파이크(spike)" 어닐링 공정을 포함할 수 있다.
그 후에 유전체 증착 및 건식 에칭 공정에 의해 게이트 스페이서(260)가 형성된다. 스페이서(260)가 형성된 후에, 에피텍셜 성장 공정이 영역(270)을 생성하는데 사용된다. 예를 들어, 기판(210)을 리세스(recess)하도록 에칭 공정이 사용될 수 있고, 영역(270)을 성장시키도록 에피텍셜 성장 공정이 사용될 수 있다. 영역(270)은 PFET 디바이스에 있고, SiGe를 포함한다. 그러나, 상이한 실시예에 의해 다른 적합한 재료가 사용될 수 있다. 하나의 실시예에서, 추가적으로 SiC의 에피텍셜 성장 영역이 NFET(도시되지 않음)에 형성될 수 있다. 다른 실시예에서, 스페이서(260)의 형성 후에, 고농도 도핑된 소스 및 드레인 부분이 주입 기술에 의해 형성될 수 있다.
반도체 기판 및 더미 게이트 스택 상에 층간 유전체(ILD)(280)가 형성된다. 더미 게이트 층(245)이 노출되도록 ILD(280)를 제거하기 위해 화학 기계적 연마(CMP) 공정이 수행된다. 추가적으로 또는 대안으로서, 하드 마스크 층이 더미 게이트 층(245) 상에 형성될 수 있다. 하드 마스크를 노출시키도록 CMP 공정이 적용되고, 그 다음 습식 에칭 딥과 같은 에칭 공정이 하드 마스크를 제거하도록 적용되며, 더미 게이트 층(245)을 노출시킨다.
방법(100)은 도 3에 도시된 바와 같이, NFET 및 PFET 둘 다에서 더미 게이트 층(245)을 제거하며 NFET 영역 및 PFET 영역에 게이트 트렌치를 형성하도록 에칭 공정을 적용함으로써 단계 104로 진행한다. 에칭 기술은 건식 에칭, 습식 에칭, 또는 건식 및 습식 에칭의 조합을 포함할 수 있다. 일부 예에서, 더미 게이트 층(245)은 더미 산화물(240)의 상면 상에 형성된다. 이러한 예에서, 더미 산화물(240)은 또한, 더미 게이트 층(245)이 기판 표면을 노출시키도록 제거된 후에, 예를 들어 HF 습식 에칭 또는 기타 적합한 공정을 사용하여 제거될 수 있다.
방법(100)은 도 4에 도시된 바와 같이, 게이트 트렌치 상에 HK 유전체 재료 층(290)을 증착 및 어닐링함으로써 단계 106으로 진행하고, HK 유전체 재료 층 아래에 얇은 실리콘 산화물 또는 SiON(285)을 추가적으로 포함할 수 있다. HK 유전체 재료 층(290)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, HfO2-Al2O3 합금, 기타 적합한 HK 유전체 재료, 또는 이들의 조합을 포함할 수 있다. HK 재료 층(290)은 CVD, PVD(physical vapor deposition), ALD(atomic layer deposition), HDPCVD(high density plasma CVD), MOCVD(metal organic CVD), RPCVD(remote plasma CVD), PECVD(plasma enhanced CVD), LPCVD(low-pressure CVD), ALCVD(atomic layer CVD), APCVD(atmospheric pressure), 기타 적합한 방법, 또는 이들의 조합에 의해 증착될 수 있다. 도시된 실시예에서, HK 층(290)은 HfO2을 포함하고 ALD에 의해 증착된다. 반도체 기판과 HK 층(290) 사이에 개재된 계면 층(285)은 실리콘 산화물일 수 있고, 열 산화, ALD 또는 UV -오존 산화와 같은 기타 적합한 방법에 의해 형성될 수 있다. 많은 예에서, HK 막과 기판 표면 사이의 계면 층(IL)의 추가는 게이트 스택 전기적 성능에 유리한 것으로 증명되어 왔다. 계면 층은 HK 유전체 재료와 기판 사이의 원치않는 계면 반응을 막는 확산 배리어로서 중요할 수 있다. 게이트 유전체에서의 습기 제어를 향상시키도록 포스트 HK 층 증착 어닐링이 수행될 수 있다.
방법(100)은 도 5에 도시된 바와 같이 HK 층 위에 다중 조성 층 배리어 층(310 및 320)을 증착함으로써 단계 108로 진행한다. 이 예에서, 금속 배리어 층(310 및 320)은 전기를 전도하며, 금속, 실리콘 또는 유전체 재료 간의 상호 확산 및 반응을 막는다. 금속 배리어 재료의 후보는 내화 금속 및 이들의 질화물(예를 들어, TiN, TaN, W2N, TiSiN, TaSiN)을 포함할 수 있다. 금속 배리어 층은 PVD, CVD, MOCVD, 및 ALD에 의해 증착될 수 있다.
PVD는 표면에서의 화학 반응을 수반하는 것이 아니라 플라즈마 스퍼터 충격과 같은 물리적 공정을 수반하는 증착 방법이다. 플라즈마 스퍼터 공정에서, 타겟 재료로부터 고에너지 입자 충격에 의해 원자 또는 분자가 튀어나오며, 그리하여 튀어나온 원자 또는 분자는 박막으로서 기판 상에 응축할 수 있다. 증착된 막의 조성은 튀어나온 원자 또는 분자의 비율과 같은 증착 조건에 의해 다양할 수 있다. ALD는 기체상 화학 공정이며, 자기 제어(self-limiting) 원자 층상 성장(atomic layer-by-layer growth) 방법이다. ALD의 표면 제어되는 성장 메커니즘은 양호한 스텝 커버리지 및 핀홀이 거의 없는(또는 아예 없는) 조밀한 막을 제공한다. ALD를 이용해 달성되는 정밀도는 나노미터 스케일로 제어되는 방식으로 매우 얇은 막의 처리를 가능하게 한다. 화학 반응 공정으로서, ALD 방법에서 증착된 막의 조성은 화학 반응 자체에 의해 결정되고, PVD 공정에서와 같이 조성이 용이하게 조정되지는 않는다. 예로서, ALD TiN은 통상적으로 Ti:N의 고정된 1:1 비율을 제공하는 반면에, PVD TiN은 통상적으로 Ti:N의 조정 가능한 비율을 제공한다.
배리어의 확산 특성은 적용된 증착 방법 및 재료의 화학양론에 따라 달라진다. 확산 특성은 디바이스의 성능에 영향을 미친다. 예를 들어, Al 금속에 대한 질화물 리치(nitride-rich)(Ti에 대한 N의 비율 > 1) TiN 배리어는 HK 유전체로의 Al 확산을 막는데 더욱 효율적이며, 이러한 확산은 디바이스 신뢰성 문제, 즉 TDDB(time-dependent dielectric breakdown)에 기여하는 것으로 보인다. 질화물 리치 TiN은 보통 Ti:N의 1:1 비율을 갖는 TiN보다 더 열적으로 안정적이다. 증착 방법은 또한 그 아래의 재료에 영향을 미칠 수 있다. 예로서, 배리어가 PVD 방법에 의해 HK 재료의 상면 상에 증착될 때, HK 재료가 고에너지 입자 충격(플라즈마 손상)에 노출될 수 있다. HK 층은 스퍼터링 동안 플라즈마 손상 및 과도한 N 통합의 문제를 겪을 수 있으며, 이는 NBTI(negative bias temperature instability)를 야기하는 것과 같이 HK 층의 신뢰성을 저하시킬 수 있다.
도시된 실시예에서, 금속 배리어는 ALD에 의한 제1 배리어 층(310) 및 PVD에 의한 제2 배리어 층(320)을 포함한다. 부가의 실시예에서, 금속 배리어는 다중 조성 층(310 및 320)을 포함한다. 배리어 층(310)은 Ti:N의 1:1 비율을 갖는 ALD TiN을 포함하고, 배리어 층(320)은 TiN의 약 1:1.6 내지 1:3의 비율 범위를 갖는 PVD TiN을 포함한다(하지만 임의의 적합한 비율이 사용될 수 있음). 배리어 층(310)은 HK 층(290)의 상면 상에 증착된다. ALD 증착 방법을 사용함으로써, HK 층(290)은 배리어 층(310)의 증착 동안 고에너지 입자 충격을 경험하지 않는다. 일함수(WF; work function) 금속 게이트(MG; metal gate) 스택(NFET에서의 350A 및 PFET에서의 350B) 아래에 도 6에 도시된 배리어 층(320)은 PVD 증착 공정 동안 적합한 질소 플로우를 선택함으로써 TiN의 원하는 화학양론을 달성하도록 PVD 기술에 의해 증착된다. 다중 조성 배리어 층(310 및 320)의 예시적인 총 두께는 5 내지 50 Å이고, 배리어 층(320)에 대한 배리어 층(310)의 두께 비율은 실시예마다 다양할 수 있다. 따라서, 일부 예에서, 배리어 층(310) 대 배리어 층(320)의 두께 비율은 1:1일 수 있지만, 1:1이 아닌 비율이 사용될 수 있고, 두께 비율은 배치별로 달라질 수 있다. 대안으로서, 배리어 층(320)은 CVD, MOCVD에 의해 증착될 수 있고, 배리어 층(310)은 RPCVD 또는 임의의 적합한 플라즈마-손상-프리(plasma-damage-free) 증착 기술에 의해 증착될 수 있다. 또한, 배리어 층은 ALD, PVD, CVD 및/또는 임의의 적합한 방법을 사용함으로써 3개의 배리어 층을 포함할 수 있다.
도 6에서 계속하여, 방법(100)은 각각 N형 및 P형 디바이스에 N형 금속 게이트(MG) 스택(350A) 및 P형 MG(350B)를 형성함으로써 단계 110으로 진행한다. HK 유전체 층에 대한 고온 어닐링은 MG가 형성되기 전에 수행되기 때문에(MG 라스트라 불림) MG 스택은 고온에 노출되지 않는다. N형 MG 스택(350A)의 형성은 탄탈룸 질화물(TaN) 층을 형성하고, TaN 층 상에 TiAl 층과 TiAlN 층 중의 하나를 형성하는 것을 포함할 수 있다. P형 MG 스택(350B)의 형성은, 탄탈룸 질화물(TaN) 층을 형성하고, TaN 층 상에 텅스텐 질화물(WN) 층을 형성하고, WN 층 상에 TiAl 층과 TiAlN 층 중의 하나를 형성하는 것을 포함할 수 있다. 하나의 실시예에서, N형 MG는 탄탈룸 질화물 층을 포함한다. N형 금속 층은 추가적으로 티타늄 알루미늄(TiAl) 층 또는 티타늄 알루미늄 질화물(TiAlN) 층을 포함한다. 하나의 실시예에서, 금속 층은 화학 기상 증착(CVD) 공정 또는 기타 적합한 공정을 사용함으로써 증착된다. 개시된 방법에 의해, NFET 및 PFET에 대한 금속 게이트 스택은 상이한 조성 및 구성으로 형성된다. NFET 및 PFET 영역에 대한 일함수는 독립적으로 조정된다. NMOSFET 및 PMOSFET의 성능은 최적화되고 향상된다.
방법(100)은, 기판을 연마하며 이전 CMP 공정 후에 기판 표면 위의 과도한 금속 재료를 실질적으로 제거하기 위한 추가의 CMP 공정과 같은 부가의 공정을 포함할 수 있다.
방법(100)은 다층 상호접속부를 형성하는 것을 더 포함할 수 있다. 다층 상호접속부(도시되지 않음)는 종래의 비아 또는 컨택과 같은 수직 상호접속부, 및 금속 라인과 같은 수평 상호접속부를 포함할 수 있다. 다양한 상호접속부 특징은 구리, 텅스텐, 및 실리사이드를 포함한 다양한 전도성 재료를 구현할 수 있다. 하나의 예에서, 다마신 공정이 구리 관련 다층 상호접속 구조를 형성하는데 사용된다. 다른 실시예에서, 컨택 홀에 텅스텐 플러그를 형성하도록 텅스텐이 사용된다.
HK 층(290)과 WF 금속 및 금속 게이트 스택(350A, 350B) 사이에 다중 조성 TiN 배리어(ALD/PVD)(310 및 320)를 적용함으로써, HK 층(290)은 플라즈마 손상을 피할 수 있고, 또한 WF 금속 게이트 스택(350A, 350B)에 대하여 효율적인 확산 배리어가 확립될 수 있다. 그리고 이들은 전부 NBTI 및 TDDB를 개선할 수 있다.
상기 예에서는, 2개의 조성 배리어 층(310 및 320)이 적용되어 있다. 대안으로서, 다른 실시예에서, 배리어 층은 임의의 적합한 수의 상이한 조성의 층(예를 들어, 3개 이상)을 포함할 수 있다.
HK 퍼스트 및 MG 라스트 공정
도 7은 본 개시의 다양항 양상에 따라 구성된 HK 퍼스트/MG 라스트를 갖는 반도체 디바이스를 형성하는 예시적인 방법(300)의 하나의 실시예의 흐름도이다. 방법(300)은 도 8 내지 도 11을 참조하여 기재된다.
방법(300)은 단계 302에서 도 8에 도시된 바와 같이 반도체 기판(210)을 제공함으로써 시작한다. 기판(210)은 STI(220), P 웰(230), 및 N 웰(235)을 포함한다. STI(220), P 웰(230), 및 N 웰(235)의 형성은 많은 관점에서 도 2와 유사하다.
방법(300)은 기판(210) 상에 게이트 스택(340A 및 340B)을 형성함으로써 단계 304로 진행한다. 게이트 스택(340A 및 340B)은 IL 층(285), HK 층(290), 에칭 정지 층(315) 및 더미 게이트 층(245)을 포함한다. IL 층(285), HK 층(290) 및 더미 게이트 층(245)의 형성은 도 2 및 도 4에서 기재되었다. 도시된 실시예에서, HK 층(290)의 상면 상의 에칭 정지 층(315)은 ALD TiN을 포함한다. HK 퍼스트 공정은, 고온 공정이 적용되는 NFET 및 PFET의 소스 및 드레인 영역의 형성 전에 HK 층이 형성됨을 의미한다.
방법(300)은 도 9에 도시된 바와 같이, 게이트 스페이서(260), NFET의 소스/드레인 영역(250), PFET의 소스/드레인 영역(251, 270) 및 ILD 층(280)을 형성함으로써 단계 306으로 진행한다. 게이트 스페이서(260), NFET의 소스/드레인 영역(250), PFET의 소스/드레인 영역(251 및 270), 및 ILD(280)는 도 2의 실시예에 관련하여 상기 기재된 바와 같이 증착, 에칭, 주입, 어닐링, 및 에피텍셜 성장의 기술에 의해 형성된다.
방법(300)은 도 10에 도시된 바와 같이 더미 게이트 층(245) 및 에칭 정지 층(315)을 제거함으로써 단계 308로 진행한다. 제거 기술은 건식 에칭 또는 습식 에칭을 포함할 수 있다.
방법(300)은 도 5 및 도 6에 관련하여 상기 기재된 바와 마찬가지 방식으로 다중 조성 배리어 층(310, 320)을 형성함으로써 단계 309로 진행한다. 단계 309는 도 11에 도시된 바와 같이, 다중 조성 배리어(310 및 320)의 상면 상에 N형 MG 스택(350A) 및 P형 MG 스택(350B)을 형성하는 것을 더 포함한다. N형 MG 스택(350A) 및 P형 MG 스택(350B)의 형성은 도 6의 실시예에 관련하여 상기에 기재되었다.
다른 실시예에서, 더미 게이트 층(245)을 증착하기 전에, 다중 조성 배리어(310 및 320)가 에칭 정지 층으로서 작용하도록 HK 층(290) 위에 증착될 수 있다. 다중 조성 배리어(310 및 320)는 더미 게이트 층(245)의 제거 공정 동안 그대로 남아 있을 수 있다.
방법(300)은 다층 상호접속부를 형성하는 것을 더 포함할 수 있다. 다층 상호접속부(도시되지 않음)는 종래의 비아 또는 컨택과 같은 수직 상호접속부 및 금속 라인과 같은 수평 상호접속부를 포함할 수 있다. 다양한 상호접속부 특징은 구리, 텅스텐, 및 실리사이드를 포함하여 다양한 전도성 재료를 구현할 수 있다. 하나의 예에서, 다마신 공정이 구리 관련 다층 상호접속 구조를 형성하는데 사용된다. 다른 실시예에서, 컨택 홀에 텅스텐 플러그를 형성하도록 텅스텐이 사용된다.
다양한 실시예는 단층 배리어 실시예 이상으로 하나 이상의 이점을 포함할 수 있다. 상기 설명된 바와 같이, 제1 증착 공정은 HK 층에 대한 손상을 피하기 위해 선택될 수 있다. 그 후에, 제2 증착 공정은 확산에 저항하여 충분히 효과적인, 제1 배리어 금속 층과 상이한 다른 배리어 금속 층을 증착하는데 사용될 수 있다. 다수의 추가적인 배리어 금속 층이 또한 적절한 대로 형성될 수 있다. 그 결과 신뢰성이 향상된 반도체 디바이스가 된다.
전술한 바는 여러 실시예들의 특징을 나타낸 것이며, 그리하여 당해 기술 분야에서의 숙련자들은 본 개시의 양상을 보다 잘 이해할 수 있을 것이다. 당해 기술 분야에서의 숙련자는 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 공정 및 구조를 설계 및 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성이 본 개시의 진정한 의미 및 범위에서 벗어나지 않고, 본 개시의 진정한 의미 및 범위로부터 벗어나지 않고서 여기에 다양한 변경, 교체, 및 대안을 행할 수 있음을 알아야 한다.
210: 기판 220: 쉘로우 트렌치 아이솔레이션(STI)
230: P 웰 235: N 웰
240: 더미 산화물 245: 더미 게이트 층
250, 251: 소스/드레인 영역
260: 게이트 스페이서 280: 층간 유전체(ILD)
290: HK 유전체 재료 층
310, 320: 다중 조성 배리어 층
340A, 340B: 게이트 스택
350A, 350B: 금속 게이트(MG) 스택

Claims (10)

  1. 금속 게이트를 구비한 반도체 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 상의 소스 특징부 및 드레인 특징부; 및
    상기 소스 특징부와 상기 드레인 특징부 사이에 배치된 상기 반도체 기판 위의 게이트 스택을 포함하고, 상기 게이트 스택은
    상기 반도체 기판 위에 배치된, 비 플라즈마 손상의 하이 k(HK; high-k) 유전체 층;
    상기 HK 유전체 층 상에 형성되고 원자 층 증착(ALD; atomic layer deposition)으로 증착된 질화 티타늄(titanium nitride) 배리어 층;
    상기 ALD로 증착된 질화 티타늄 배리어 층 상에 형성되고 플라즈마 증착(plasma deposited)된 질화 티타늄 배리어 층; 및
    상기 플라즈마 증착된 질화 티타늄 배리어 층 상에 배치된 금속 게이트 층 스택을 포함하고,
    상기 ALD로 증착된 질화 티타늄 배리어 층의 티타늄(Ti)에 대한 질소(N)의 비율은 상기 플라즈마 증착된 질화 티타늄 배리어 층의 티타늄(Ti)에 대한 질소(N)의 비율보다 작은 것인, 반도체 디바이스.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 HK 유전체 층에 멀리 있는 상기 플라즈마 증착된 질화 티타늄 배리어 층은 상기 HK 유전체 층에 가까이 있는 상기 ALD로 증착된 질화 티타늄 배리어 층보다 더 강한 금속 확산 방지 특성을 갖는 것인, 반도체 디바이스.
  4. 삭제
  5. 금속 게이트를 구비한 반도체 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 형성된 계면 층;
    상기 계면 층 위에 배치된 비 플라즈마 손상(non-plasma damaged)의 하이 k(HK) 유전체 층;
    상기 비 플라즈마 손상의 HK 유전체 층 위에 형성된, 비 직접 플라즈마 증착(non-direct-plasma-deposited) 질화 티타늄 배리어 층;
    상기 비 직접 플라즈마 증착(non-direct-plasma-deposited) 질화 티타늄 배리어 층 위에 형성된 제2 질화 티타늄 배리어 층; 및
    상기 제2 배리어 층 위에 배치된 금속 게이트 층 스택
    을 포함하고, 상기 비 직접 플라즈마 증착 질화 티타늄 배리어층의 티타늄(Ti)에 대한 질소(N)의 비율은 상기 제2 질화 티타늄 배리어층의 티타늄(Ti)에 대한 질소(N)의 비율보다 작은 것인, 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 비 직접 플라즈마 증착(non-direct-plasma-deposited) 질화 티타늄 배리어 층은 원자 층 증착된(ALD; atomic-layer-deposited) 질화 티타늄(TiN; titanium nitride)을 포함하는 것인, 반도체 디바이스.
  7. 제 5 항에 있어서,
    상기 비 직접 플라즈마 증착(non-direct-plasma-deposited) 질화 티타늄 배리어 층 및 상기 제2 질화 티타늄 배리어 층 각각은 내화 금속 화합물 층을 포함하고,
    또한 상기 비 직접 플라즈마 증착(non-direct-plasma-deposited) 질화 티타늄 배리어 층 및 상기 제2 질화 티타늄 배리어 층은 상이한 질소 조성을 포함하는 것인, 반도체 디바이스.
  8. 금속 게이트 스택을 구비한 반도체 디바이스를 형성하는 공정에 있어서,
    반도체 기판을 제공하는 단계;
    상기 반도체 기판 위에 하이 k(HK) 유전체 층을 증착하는 단계;
    상기 HK 유전체 층 위에 제1 질화 티타늄 배리어 층을 ALD(atomic layer deposition) 증착하는 단계;
    상기 제1 질화 티타늄 배리어 층 위에 제2 질화 티타늄 배리어 층을 PVD(physical vapor depositon) 증착하는 단계; 및
    상기 제1 및 제2 질화 티타늄 배리어 층 위에 금속 게이트 층의 스택을 증착하는 단계
    를 포함하고,
    상기 제1 질화 티타늄 배리어 층의 티타늄(Ti)에 대한 질소(N)의 비율은 상기 제2 질화 티타늄 배리어 층의 티타늄(Ti)에 대한 질소(N)의 비율보다 작은 것인, 반도체 디바이스의 형성 공정.
  9. 제 8 항에 있어서,
    상기 반도체 기판 상에 더미 게이트를 형성하는 단계;
    상기 반도체 기판 상에 ILD를 증착하는 단계;
    게이트 트렌치를 만들도록 상기 더미 게이트를 제거하는 단계를 더 포함하고,
    상기 HK 유전체 층은 상기 게이트 트렌치 내에 증착되는 것인 반도체 디바이스의 형성 공정.
  10. 제 8 항에 있어서,
    상기 반도체 기판 상에 상기 HK 유전체 층을 증착하는 단계;
    상기 HK 유전체 층 위에 상기 제1 및 제2 질화 티타늄 배리어 층을 증착하는 단계;
    상기 제1 및 제2 질화 티타늄 배리어 층 위에 더미 게이트 층을 증착하는 단계;
    더미 게이트 구조를 형성하는 단계;
    더미 게이트 측벽을 따라 스페이서를 형성하는 단계;
    상기 더미 게이트 구조에 정렬된(aligned) 소스 영역 및 드레인 영역을 형성하는 단계;
    게이트 트렌치가 되도록 상기 더미 게이트 구조를 제거하는 단계;
    상기 게이트 트렌치 내에 금속 게이트 층의 스택을 형성하는 단계를 더 포함하는 반도체 디바이스의 형성 공정.
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