KR101438642B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims description 59
- 239000000463 material Substances 0.000 claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 230000005684 electric field Effects 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 354
- 239000011241 protective layer Substances 0.000 claims description 64
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 16
- 239000001301 oxygen Substances 0.000 claims description 16
- 229910052760 oxygen Inorganic materials 0.000 claims description 16
- 238000004140 cleaning Methods 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 claims description 6
- 239000010408 film Substances 0.000 description 33
- 239000002184 metal Substances 0.000 description 28
- 239000000758 substrate Substances 0.000 description 25
- 230000001681 protective effect Effects 0.000 description 24
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 18
- 238000002161 passivation Methods 0.000 description 18
- 238000000151 deposition Methods 0.000 description 11
- 238000005240 physical vapour deposition Methods 0.000 description 10
- 238000000059 patterning Methods 0.000 description 8
- 229910007541 Zn O Inorganic materials 0.000 description 7
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 239000008367 deionised water Substances 0.000 description 4
- 229910021641 deionized water Inorganic materials 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Abstract
박막 트랜지스터 및 그 제조방법에 관해 개시되어 있다. 개시된 본 발명의 박막 트랜지스터는 산화물 반도체 물질로 형성된 채널층, 상기 채널층 상에 서로 마주보며 위치하는 소오스 전극 및 드레인 전극, 상기 소오스 전극 및 상기 드레인 전극의 아래에서 상기 채널층을 커버하도록 형성된 보호층, 상기 채널층에 전계를 인가하기 위한 게이트 전극, 및 상기 게이트 전극과 상기 채널층 사이에 개재된 게이트 절연층을 포함하는 것을 특징으로 한다.
Description
반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
박막 트랜지스터(Thin film transistor)는 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치에서 스위칭 소자로 사용된다. 박막 트랜지스터의 이동도(mobility) 또는 누설전류 등은 채널층의 재질 및 상태에 크게 좌우된다.
현재 상용화되어 있는 액정표시장치에서, 박막 트랜지스터의 채널층은 대부분 비정질 실리콘층이다. 박막 트랜지스터의 채널층이 비정질 실리콘층일 때, 이동도는 0.5㎠/Vs 내외로 매우 낮기 때문에, 액정표시장치의 동작 속도를 증가시키기 어렵다.
이에, 상기 비정질 실리콘층보다 이동도가 높은 산화물 반도체 물질층, 예컨대 ZnO 계열(based) 물질층을 상기 박막 트랜지스터의 채널층으로 사용하기 위한 연구가 진행되고 있다. ZnO 계열 물질층 중 하나인 Ga-In-Zn-O층의 이동도는 비정질 실리콘층의 이동도의 수십 배 이상이기 때문에, 상기 Ga-In-Zn-O층을 채널층으로 사용한 박막 트랜지스터는 차세대 표시장치의 구동 소자로서 기대를 모으고 있다.
그러나 ZnO 계열 물질층을 박막 트랜지스터의 채널층으로 적용하는 경우, 채널층을 형성한 이후의 공정에서 채널층이 손상되고, 그 결과 소자의 전기적 특성이 열화되기 쉽다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래의 문제점을 개선하기 위한 것으로서, 비정질 실리콘보다 이동도가 높고, 플라즈마에 의한 특성 열화가 억제된 채널층을 갖는 박막 트랜지스터를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 박막 트랜지스터의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 산화물 반도체 물질로 형성된 채널층과, 상기 채널층 상에 서로 마주보며 위치하는 소오스 전극 및 드레인 전극과, 상기 소오스 전극 및 상기 드레인 전극의 아래에서 상기 채널층을 커버하도록 형성된 보호층과, 상기 채널층에 전계를 인가하기 위한 게이트 전극 및 상기 게이트 전극과 상기 채널층 사이에 개재된 게이트 절연층을 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
여기서, 상기 채널층은 ZnO 계열 물질층일 수 있다.
상기 채널층은 a(In2O3)·b(Ga2O3)·c(ZnO)층(여기서, a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)일 수 있다.
상기 채널층은 a(In2O3)·b(Ga2O3)·c(ZnO)층(여기서, a, b, c는 각각 a≥1, b≥1, 0＜c≤1의 조건을 만족시키는 실수)일 수 있다.
상기 보호층은 상기 채널층과 상기 소오스 전극 및 상기 드레인 전극이 접촉하는 콘택 영역을 제공할 수 있다.
상기 보호층은 실리콘 산화물층 또는 실리콘 질화물층일 수 있다.
상기 채널층과 상기 소오스 전극 사이 및 상기 채널층과 상기 드레인 전극 사이 각각에 오믹 콘택층이 더 형성될 수 있다.
상기 게이트 전극은 상기 채널층의 위에 형성될 수 있다.
상기 게이트 전극은 상기 채널층의 아래에 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 산화물 반도체 물질로 형성된 채널층과 상기 채널층을 커버하는 보호층을 형성하는 단계, 상기 채널층의 서로 마주보는 두 영역과 각각 접하는 소오스 전극과 드레인 전극을 형성하는 단계, 상기 보호층, 상기 소오스 전극 및 상기 드레인 전극을 덮는 게이트 절연층을 형성하는 단계 및 상기 채널층 위쪽의 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.
또한 상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 게이트 전극을 형성하는 단계, 상기 게이트 전극을 덮는 게이트 절연층을 형성하는 단계, 상기 게이트 전극 위쪽의 상기 게이트 절연층 상에, 산화물 반도체 물질로 형성된 채널층과 상기 채널층을 커버하는 보호층을 형성하는 단계 및 상기 채널층의 서로 마주보는 두 영역과 각각 접하는 소오스 전극과 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.
여기서, 상기 채널층은 ZnO 계열 물질층일 수 있다.
상기 보호층은 상기 채널층과 상기 소오스 전극 및 상기 드레인 전극이 접촉하는 콘택 영역을 제공할 수 있다.
본 발명의 실시예에 따르면, 상기 채널층 및 상기 보호층을 형성하는 단계는 기판 상에 산화물 반도체막을 증착하는 단계, 상기 산화물 반도체막을 패터닝하여 상기 채널층을 형성하는 단계, 상기 기판 및 상기 채널층 상에 보호 물질막을 증착하는 단계 및 상기 보호 물질막을 패터닝하여 상기 보호층을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 채널층 및 상기 보호층을 형성하는 단계는 상기 게이트 절연층 상에 산화물 반도체막을 증착하는 단계, 상기 산화물 반도체막을 패터닝하여 상기 채널층을 형성하는 단계, 상기 게이트 절연층 및 상기 채널층 상에 보호 물질막을 증착하는 단계 및 상기 보호 물질막을 패터닝하여 상기 보호층을 형성하는 단계를 포함할 수 있다.
상기 보호 물질막은 상기 채널층과 상기 소오스 전극 및 상기 드레인 전극이 접촉하는 콘택 영역을 제공하는 형태로 패터닝될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 채널층 및 상기 보호층을 형성하는 단계는 기판 상에 산화물 반도체막을 증착하는 단계, 상기 산화물 반도체막 상에 보호 물질막을 증착하는 단계 및 상기 산화물 반도체막 및 상기 보호 물질막을 패터닝하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 채널층 및 상기 보호층을 형성하는 단계는 상기 게이트 절연층 상에 산화물 반도체막을 증착하는 단계, 상기 산화물 반도체막 상에 보호 물질막을 증착하는 단계 및 상기 산화물 반도체막 및 상기 보호 물질막을 패터닝하는 단계를 포함할 수 있다.
상기 보호 물질막은 상기 채널층과 상기 소오스 전극 및 상기 드레인 전극이 접촉하는 콘택 영역을 제공하는 형태로 패터닝될 수 있다.
상기 산화물 반도체막 및 상기 보호 물질막을 패터닝하는 단계는 하나의 하프톤 포토 마스크 또는 하나의 슬릿 포토 마스크를 사용해서 수행할 수 있다.
상기 채널층을 형성하는 단계와 상기 보호 물질막을 형성하는 단계 사이에 상기 채널층의 표면을 산소 플라즈마로 처리하는 단계를 더 포함할 수 있다.
상기 채널층을 형성하는 단계와 상기 보호 물질막을 형성하는 단계 사이에 상기 채널층의 표면을 습식 세정하는 단계를 더 포함할 수 있다.
상기 산화물 반도체막을 증착하는 단계와 상기 보호 물질막을 증착하는 단계 사이에 상기 산화물 반도체막의 표면을 산소 플라즈마로 처리하는 단계를 더 포함할 수 있다.
상기 산화물 반도체막을 증착하는 단계와 상기 보호 물질막을 증착하는 단계 사이에 상기 산화물 반도체막의 표면을 습식 세정하는 단계를 더 포함할 수 있다.
상기에서 언급된 모든 습식 세정시 세정액으로 IPA(isopropyl alcohol), 탈이온수(deionized water) 및 아세톤(aceton) 중 적어도 어느 하나를 사용할 수 있다.
상기 소오스 전극 및 상기 드레인 전극과 상기 채널층 사이에 오믹 콘택층을 형성하는 단계를 더 포함할 수 있다.
상기 오믹 콘택층은 상기 채널층보다 산소 함량이 적은 전도성 산화물 물질로 형성할 수 있다.
본 발명을 이용하면 전하 이동도가 높은 박막 트랜지스터를 구현할 수 있다. 본 발명의 박막 트랜지스터의 산화물 반도체 물질로 형성된 채널층은 소오스/드레인 전극과 접촉되는 영역을 제외한 나머지 부분이 보호층으로 덮여 있기 때문에, 소오스 전극 및 드레인 전극을 형성하기 위한 식각 공정에서 채널층의 손상 및 특성 열화를 방지할 수 있다. 따라서, 본 발명을 이용하면 이동도가 높은 산화물 반도체 물질, 예컨대, Ga-In-Zn-O로 형성된 채널층을 갖는 박막 트랜지스터를 구현할 수 있다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 박막 트랜지스터를 보여주는 단면도 및 사시도이다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 박막 트랜지스터를 보여주는 단면도 및 사시도이다.
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다.
도 4a 내지 도 4f는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다.
도 5a 내지 도 5d는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다.
도 6은 본 발명의 제3 실시예에 따라 제조한 박막 트랜지스터의 전압-전류 특성을 보여주는 그래프이다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 박막 트랜지스터를 보여주는 단면도 및 사시도이다.
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다.
도 4a 내지 도 4f는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다.
도 5a 내지 도 5d는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다.
도 6은 본 발명의 제3 실시예에 따라 제조한 박막 트랜지스터의 전압-전류 특성을 보여주는 그래프이다.
이하, 본 발명의 바람직한 실시예에 따른 박막 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 박막 트랜지스터(이하, 본 발명의 제1 박막 트랜지스터)를 보여준다.
본 발명의 제1 박막 트랜지스터는 게이트 전극(150)이 채널층(110) 위에 형성된 탑(Top) 게이트 구조이다.
도 1a 및 도 1b를 참조하면, 기판(100) 상에 채널층(110)이 형성되어 있다. 기판(100)은 실리콘 기판, 유리 기판 및 플라스틱 기판 중 하나일 수 있고, 투명하거나 불투명할 수 있다. 채널층(110)은 산화물 반도체 물질층, 예컨대 Zn0 계열의 물질층일 수 있다. 상기 ZnO 계열의 물질층은, 예컨대 Ga-In-Zn-O층일 수 있다. 상기 Ga-In-Zn-O층은 a(In2O3)·b(Ga2O3)·c(ZnO)층일 수 있다. 여기서, a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족하는 실수일 수 있다. 보다 구체적으로, a, b, c는 각각 a≥1, b≥1, 0＜c≤1의 조건을 만족하는 실수일 수 있다. 상기 Ga-In-Zn-O층은 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition)(PVD) 방법으로 형성된 것일 수 있다.
채널층(110) 상에 서로 마주보며 위치하는 소오스 전극(130a) 및 드레인 전극(130b)이 형성되어 있다. 소오스 전극(130a) 및 드레인 전극(130b)은 각각 채널층(110) 둘레의 기판(100) 상으로 연장될 수 있다. 소오스 전극(130a) 및 드레인 전극(130b)은 금속층으로 형성딘 것일 수 있다. 이때 상기 금속층은, 예컨대, Mo 단일 금속층, Mo층을 포함하는 다중 금속층, Ti를 포함하는 금속층 및 Cr을 포함하는 금속층 중 어느 하나일 수 있다.
채널층(110) 상에 보호층(120)이 존재한다. 보호층(120)은 채널층(110)에서 소오스/드레인 전극(130a, 130b)과 접촉되는 부분을 제외한 나머지 부분을 덮는다. 보호층(120)의 일부분은 채널층(110) 둘레의 기판(100) 상으로 확장되어 있다. 소오스/드레인 전극(130a, 130b)은 이러한 보호층(120) 상으로 확장되어 있다. 보호층(120)은 채널층(110)과 소오스 전극(130a)이 접촉하는 제1 콘택 영역 및 채널층(110)과 드레인 전극(130b)이 접촉하는 제2 콘택 영역을 제공할 수 있다. 상기 제1 및 제2 콘택 영역은 채널층(110) 상면의 양단일 수 있다. 다시 말해, 보호층(120)은 채널층(110) 상면의 상기 양단을 제외한 나머지 영역을 덮도록 형성될 수 있다. 이에 따라, 도 1b에 도시된 바와 같이, 보호층(120)은 아령 모양이 될 수 있다. 이러한 보호층(120)에 의해 채널층(110)의 상기 양단의 중앙부가 노출된다. 보호층(120)의 모양은 아령 모양으로 제한되지 않고 다양하게 변형될 수 있다. 예컨대, 보호층(120)은 채널층(110)을 Y축 방향으로 가로지르는 사각형일 수도 있다. 또한, 도 1b에 도시된 바와 같이, 보호층(120)은 그 일부가 채널층(110)의 외측으로 연장될 수 있지만, 보호층(120)이 채널층(110)의 외측으로 연장되지 않을 수도 있다. 채널층(110)의 상면은 보호층(120), 소오스 전극(130a) 및 드레인 전극(130b)에 의해 덮여진다.
기판(100) 상에 채널층(110), 보호층(120), 소오스 전극(130a) 및 드레인 전극(130b)을 덮는 게이트 절연층(140)이 형성되어 있다. 게이트 절연층(140)은 실리콘 산화물층이나 실리콘 질화물층일 수 있다. 채널층(110) 위쪽의 게이트 절연층(140) 상에 게이트 전극(150)이 형성되어 있다. 게이트 전극(150)은 소오스 전극(130a)과 동일한 금속으로 형성된 전극일 수 있으나, 다른 금속으로 형성된 것일 수도 있다. 게이트 절연층(140) 상에 게이트 전극(150)을 덮는 패시베이션층(passivation layer)(160)이 형성되어 있다. 패시베이션층(160)은 실리콘 산화물층이나 실리콘 질화물층일 수 있다.
채널층(110), 소오스 전극(130a), 드레인 전극(130b), 게이트 절연층(140) 및 게이트 전극(150)의 두께는 각각 30∼200nm, 10∼200nm, 10∼200nm, 100∼300nm 및 100∼300nm 정도일 수 있다.
도시하지는 않았지만, 채널층(110)과 소오스 전극(130a) 사이 및 채널층(110)과 드레인 전극(130b) 사이에 각각 오믹 콘택층이 더 구비될 수 있다. 상기 오믹 콘택층은 채널층(110)보다 산소 함량이 적은 전도성 산화물층일 수 있다. 상기 오믹 콘택층은 채널층(110)과 소오스 전극(130a) 및 드레인 전극(130b) 간의 접촉 저항을 낮추고, 홀(hole)이 채널층(110) 외부로 빠져나가는 것을 방지하는 역할을 한다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 박막 트랜지스터(이하, 본 발명의 제2 박막 트랜지스터)를 보여준다. 본 발명의 제2 박막 트랜지스터는 게이트 전극(250)이 채널층(210) 아래에 형성된 바텀(Bottom) 게이트 구조이다.
도 2a 및 도 2b를 참조하면, 기판(200) 상에 게이트 전극(250)이 형성되어 있고, 기판(200) 상에 게이트 전극(250)을 덮는 게이트 절연층(240)이 형성되어 있다. 게이트 전극(250) 위쪽의 게이트 절연층(240) 상에 채널층(210)이 형성되어 있다. X축 방향으로의 채널층(210)의 폭(w1)이 게이트 전극(250)의 폭(w2)보다 큰 것이 바람직하다. 채널층(210)의 일부를 제외한 나머지 영역을 덮는 보호층(220)이 채널층(210) 상에 형성되어 있다. 보호층(220)은 아령 모양으로 형성되어 채널층(210) 양단의 중앙부를 노출시킨다. 보호층(220)의 모양은 다양하게 변형될 수 있다. 보호층(220)의 일부는 채널층(210) 외측의 게이트 절연층(240) 상으로 연장될 수 있다. 소오스 전극(230a) 및 드레인 전극(230b)이 채널층(210)의 상기 양단의 중앙부에 각각 접촉되도록 형성되어 있다. 소오스 전극(230a) 및 드레인 전극(230b)의 일부는 보호층(220) 상으로 확장되어 있다. 채널층(210)의 상면은 보호층(220), 소오스 전극(230a) 및 드레인 전극(230b)에 의해 덮여져 있다. 게이트 절연층(240) 상에 채널층(210), 보호층(220), 소오스 전극(230a) 및 드레인 전극(230b)을 덮는 패시베이션층(260)이 형성되어 있다.
도 2a 및 도 2b의 기판(200), 채널층(210), 보호층(220), 소오스 전극(230a), 드레인 전극(230b), 게이트 절연층(240), 게이트 전극(250) 및 패시베이션층(260) 각각의 재질 및 두께는 도 1a 및 도 1b의 기판(100), 채널층(110), 보호층(120), 소오스 전극(130a), 드레인 전극(130b), 게이트 절연층(140), 게이트 전극(150) 및 패시베이션층(160) 각각의 그것들과 동일할 수 있다.
도시하지는 않았지만, 채널층(210)과 소오스 전극(230a) 사이 및 채널층(210)과 드레인 전극(230b) 사이에 각각 오믹 콘택층이 더 구비될 수 있다. 상기 오믹 콘택층은 채널층(210)보다 산소 함량이 적은 전도성 산화물층일 수 있다.
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제조방법(이하, 본 발명의 제1 방법)을 보여준다. 본 발명의 제1 방법은 탑 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 1a 및 도 1b와 도 3a 내지 도 3e에서 동일한 참조 번호(부호)는 동일한 구성 요소를 나타낸다.
도 3a를 참조하면, 기판(100) 상에 채널층(110)을 형성한다. 채널층(110)은 Ga-In-Zn-O와 같은 산화물 반도체로 형성할 수 있는데, 스퍼터링(sputtering) 법 및 증발(evaporation) 법을 포함하는 물리 기상 증착(Physical Vapor Deposition)(PVD) 방법으로 형성할 수 있다. 상기 PVD 방법을 이용한 채널층(110)의 형성에 한 개 이상의 타겟이 사용될 수 있다. 상기 한 개 이상의 타겟은 In2O3, Ga2O3 및 ZnO 중 적어도 하나를 포함할 수 있다. 채널층(110) 형성 후, 채널층(110)의 표면을 산소 플라즈마로 처리할 수 있다. 이렇게 함으로써, 채널층(110) 표면의 산소 농도가 증가하여 채널층(110) 표면부의 전기 저항이 증가할 수 있다. 채널층(110) 표면부의 전기 저항이 증가되면, 후속 공정에서 채널층(110) 표면부의 특성이 열화되는 것을 줄일 수 있다. 상기 산소 플라즈마 처리 후, 기판(100) 및 채널층(110)의 상면에 존재하는 식각 부산물들을 제거하기 위한 습식 세정을 수행할 수 있다. 상기 습식 세정에서 세정액으로는 IPA(isopropyl alcohol)와 탈이온수(deionized water) 및 아세톤(aceton) 중 적어도 어느 하나를 사용할 수 있다.
도 3b를 참조하면, 채널층(110) 상에 채널층(110)의 마주하는 두 영역을 제외한 나머지 부분을 덮는 보호층(120)을 형성한다. 보호층(120)은 그 일부가 기판(100) 상으로 확장되게 형성할 수 있다. 이러한 보호층(120)은 기판(100) 상에 보호 물질막(미도시)을 형성한 후, 채널층(110)의 마주하는 두 영역, 예컨대 채널층(110) 상면의 양단을 제외한 나머지 부분이 노출되도록 상기 보호 물질층을 패터닝하여 형성할 수 있다. 보호층(120)은 CVD(chemical vapor deposition) 또는 PVD 방법을 이용해서 실리콘 산화물층 또는 실리콘 질화물층으로 형성할 수 있다.
본 발명의 제1 방법에서 상술한 채널층(110)과 보호층(120)의 형성방법을 채널층(110)과 보호층(120)의 제1 형성방법이라고 한다.
도 3c를 참조하면, 기판(100) 상에 채널층(110) 및 보호층(120)을 덮는 금속층(130)을 형성한다. 금속층(130) 상에 소오스/드레인 영역을 한정하는 마스크(M)를 형성한다. 마스크(M) 둘레의 금속층(130)을 제거한다. 이때, 금속층(130)은 습식 또는 건식 식각 방법으로 제거할 수 있다. 이후 마스크(M)를 제거한다. 이렇게 해서, 도 3d에 도시한 바와 같이, 채널층(110)의 상기 양단과 각각 접촉된 소오스 전극(130a)과 드레인 전극(130b)이 형성된다. 금속층(130)은 Mo 단일 금속층, Mo층을 포함하는 다중 금속층, Ti를 포함하는 금속층 및 Cr을 포함하는 금속층 중 어느 하나일 수 있다. 금속층(130)은 PVD 방법으로 형성할 수 있다. 금속층(130)을 습식 식각 방법으로 제거할 때, 에천트(etchant)로서 인산(H3PO4), 초산(CH3COOH), 질산(HNO3) 및 탈이온수의 혼합액을 사용할 수 있다.
보호층(120)이 형성되어 있기 때문에, 소오스 전극(130a) 및 드레인 전극(130b)을 형성하기 위한 식각 공정시 채널층(110)의 손상 및 특성 열화가 방지된다. 보다 구체적으로 설명하면, 소오스 전극(130a) 및 드레인 전극(130b)용 금속층을 습식 식각 방법으로 식각하는 경우, 상기 금속층과 채널층(110) 간의 식각 선택비가 없어도 상기 금속층의 패터닝이 가능하다. 또한 소오스 전극(130a) 및 드레인 전극(130b)용 금속층을 건식 식각 방법으로 식각하는 경우, 상기 건식 식각시 사용되는 플라즈마에 의한 채널층(110)의 특성 열화가 방지된다.
소오스 전극(130a)과 드레인 전극(130b)을 고온에서 형성하면, 소오스 전극(130a)과 드레인 전극(130b)을 형성하는 과정에서 채널층(110)과 소오스 전극(130a) 및 드레인 전극(130b) 사이에 채널층(110)보다 산소 함량이 적은 오믹 콘택층(미도시)을 형성할 수 있다. 소오스 전극(130a)과 드레인 전극(130b)을 형성하는 과정에서 상기 오믹 콘택층이 형성되지 않을 때, 후속으로 어닐링 공정을 실시할 수 있다. 상기 어닐링 공정에 의해 채널층(110)과 소오스 전극(130a) 및 드레인 전극(130b) 사이에 반응이 일어나고, 그 결과 상기 오믹 콘택층이 형성될 수 있다. 상기 어닐링 공정은 퍼니스 어닐링(furnace annealing) 또는 급속 가열 어닐링(rapid thermal annealing : RTA)일 수 있는데, 산소 또는 질소 분위기에서 200∼400℃의 온도로 10분∼2시간 동안 수행할 수 있다.
소오스 전극(130a)과 드레인 전극(130b)을 형성하는 과정에서 상기 오믹 콘택층을 형성하지 않고, 다른 시점에서 다른 방법으로 오믹 콘택층(미도시)을 형성할 수도 있다. 예를 들어, 금속층(130)을 형성하기 전에, 기판(100) 상에 채널층(110)과 보호층(120)을 덮는 오믹 콘택 물질층(미도시)을 형성할 수 있다. 상기 오믹 콘택 물질층은 채널층(110)보다 산소 함량이 적은 Ga-In-Zn-O층일 수 있는데, 산소 가스를 사용하지 않는 PVD 방법으로 형성할 수 있다. 상기 오믹 콘택 물질층은 금속층(130)과 동일한 형태로 패터닝될 수 있다.
도 3e를 참조하면, 기판(100) 상에 보호층(120), 소오스 전극(130a) 및 드레인 전극(130b)을 덮는 게이트 절연층(140)을 형성한다. 게이트 절연층(140)은 PECVD(plasma enhanced chemical vapor deposition) 방법으로 형성할 수 있다. 게이트 절연층(140)은 실리콘 산화물층 또는 실리콘 질화물층으로 형성할 수 있다. 계속해서, 게이트 절연층(140) 상에 게이트 전극(150)을 형성한다. 게이트 전극(150)은 채널층(110) 위에 위치하도록 형성한다. 게이트 전극(150)은 소오스 전극(130a) 및 드레인 전극(130b)과 동일한 금속 또는 다른 금속으로 형성할 수 있다. 그 다음, 게이트 절연층(140) 상에 게이트 전극(150)을 덮는 패시베이션층(160)을 형성한다.패시베이션층(160)은 실리콘 산화물층 또는 실리콘 질화물층으로 형성할 수 있다.
도 4a 내지 도 4f는 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조방법(이하, 본 발명의 제2 방법)을 보여준다.
본 발명의 제1 방법과 본 발명의 제2 방법의 차이는 채널층(110) 및 보호층(120)의 형성방법에 있다.
본 발명의 제1 방법에서는 채널층(110)과 보호층(120)을 별개의 포토 마스크를 사용하여 형성하였지만, 본 발명의 제2 방법에서는 채널층(110)과 보호층(120)을 하나의 포토 마스크, 예컨대, 하나의 하프톤 포토 마스크 또는 하나의 슬릿 포토 마스크를 사용하여 형성할 수 있다.
도 4a를 참조하면, 기판(100) 상에 산화물 반도체막(110')을 형성한다. 산화물 반도체막(110') 상에 보호 물질막(120')을 형성한다. 산화물 반도체막(110')과 보호 물질막(120')은 PVD 방법으로 연속해서 증착할 수 있다. 다른 방법으로는 PVD 방법으로 산화물 반도체막(110')을 형성한 후, CVD 방법으로 보호 물질막(120')을 형성할 수도 있다. 산화물 반도체막(110')의 형성 후, 보호 물질막(120')을 형성하기 전에, 산화물 반도체막(110')의 표면을 산소 플라즈마로 처리할 수 있다.
그 다음, 보호 물질막(120') 상에 감광층을 도포한 후, 상기 감광층을 하프톤 포토 마스크 또는 슬릿 포토 마스크를 사용해서 패터닝한다. 그 결과, 도 4a에 도시된 바와 같은, 채널층 형성 영역을 한정하는 감광층 패턴(10)이 형성된다. 감광층 패턴(10)은 영역에 따라 서로 다른 두께를 갖는다. 감광층 패턴(10)의 중앙부의 두께가 두꺼운 영역은 제1 영역이라 하고, 양측 가장자리의 두께가 얇은 영역은 제2 영역이라 한다.
도 4b를 참조하면, 감광층 패턴(10)을 식각 마스크로 이용해서 보호 물질막(120')과 산화물 반도체막(110')을 순차로 식각한다. 이러한 식각 후에 남은 산화물 반도체막(110)은 채널층이 된다.
계속해서, 감광층 패턴(10)을 산소 에싱(ashing)과 같은 방법으로 등방성 식각하여 상기 제2 영역을 제거한다. 이 결과, 도 4c에 도시한 바와 같이, 감광막 패턴(10)의 제1 영역 둘레의 보호 물질막(120')이 노출된다. 상기 제2 영역이 제거되는 동안 상기 제1 영역의 일부 두께도 제거된다.
도 4c를 참조하면, 감광층 패턴(10)을 식각 마스크로 이용해서 보호 물질막(120')의 노출된 부분을 식각한다. 이후, 감광층 패턴(10)을 제거한다. 이 결과, 도 4d에 도시된 바와 같이 채널층(110) 상에 채널층(110)의 마주하는 두 영역을 노출시키는 보호층(120)이 형성된다. 보호층(120)의 이러한 형태는 상기 제2 영역이 제거된 감광막 패턴(10)에 의해 결정된다. 그러므로 도 4a의 감광막 패턴(10)을 이점을 고려하여 형성한다.
보호층(120)은 채널층(110) 상면의 양단, 또는 상기 양단의 중앙부를 노출시키지만, 채널층(110)의 외측으로 연장되지 않는다.
본 발명의 제2 방법에서 기재된 채널층(110)과 보호층(120)의 형성방법을 채널층과 보호층의 제2 형성방법이라고 한다.
도 4e를 참조하면, 기판(100) 상에 채널층(110)의 상기 노출된 두 영역을 각각 덮는 소오스/드레인 전극(130a, 130b)을 형성한다. 소오스/드레인 전극(130a, 130b)은 도 3c에서 설명한 공정과 동일한 공정으로 형성할 수 있다. 단, 도 4e의 경우, 채널층(110)의 측면 일부가 노출되어 있기 때문에, 소오스 전극(130a) 및 드레인 전극(130b)을 형성하는 과정에서 채널층(110)의 측면 방향으로 손실이 발생할 수 있다. 하지만 상기 손실은 무시할 수 있을 정도로 적다. 또한 도 4a 단계에서 채널층(110) 측면의 손실을 감안하여 감광층 패턴(10)을 형성할 수도 있기 때문에, 상기 손실은 나타나지 않을 수도 있다.
도 4f를 참조하면, 도 3d를 참조하여 설명한 공정과 동일한 공정을 수행하여 게이트 절연층(140), 게이트 전극(150) 및 패시베이션층(160)을 차례로 형성한다.
도 5a 내지 도 5d는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 제조방법(이하, 본 발명의 제3 방법)을 보여준다.
본 발명의 제3 방법은 바텀 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 2a 및 도 2b와 도 5a 내지 도 5d에서 동일한 참조 번호(부호)는 동일한 구성 요소를 나타낸다.
도 5a를 참조하면, 기판(200) 상에 게이트 전극(250)을 형성하고, 기판(200) 상에 게이트 전극(250)을 덮는 게이트 절연층(240)을 형성한다. 게이트 절연층(240) 형성 후, 게이트 절연층(240) 상면에 존재하는 불순물들을 제거하기 위한 습식 세정을 수행할 수 있다. 상기 습식 세정에서 세정액으로는 IPA(isopropyl alcohol)와 탈이온수(deionized water) 및 아세톤(aceton) 중 적어도 어느 하나를 사용할 수 있다.
도 5b를 참조하면, 게이트 절연층(240) 상에 순차로 적층된 채널층(210)과 보호층(220)을 형성한다. 채널층(210)은 게이트 전극(250) 위쪽의 게이트 절연층(240) 상에 위치한다. 채널층(210)과 보호층(220)은 상기 채널층과 보호층의 제1 형성방법 또는 상기 채널층과 보호층의 제2 형성방법으로 형성할 수 있다.
도 5c를 참조하면, 게이트 절연층(240) 및 보호층(220) 상에 채널층(210)의 양단과 각각 접하는 소오스 전극(230a) 및 드레인 전극(230b)을 형성한다. 소오스 전극(230a) 및 드레인 전극(230b)은 도 3c에서 설명한 공정으로 형성할 수 있다. 또한 채널층(210)과 소오스 전극(230a) 및 드레인 전극(230b) 사이에 채널층(210)보다 산소 함량이 적은 오믹 콘택층(미도시)을 형성하는 공정도 상술한 바와 같을 수 있다.
도 5d를 참조하면, 게이트 절연층(240) 상에 보호층(220), 소오스 전극(230a) 및 드레인 전극(230b)을 덮는 패시베이션층(260)을 형성한다.
도 6은 본 발명의 제3 방법으로 제조한 박막 트랜지스터의 드레인 전압(Vd)별(0.1V, 5.1V, 10.1V) 게이트 전압(Vg)-드레인 전류(Id)의 특성을 보여준다.
도 6을 참조하면, 본 발명의 방법으로 제조한 박막 트랜지스터는 10.1V 정도의 높은 Vd에서도 우수한 스위칭 특성을 나타내는 것을 확인할 수 있다. 이것은 본 발명의 박막 트랜지스터 제조시 채널층(210)의 손상 및 특성 열화가 방지되었음을 의미한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 박막 트랜지스터의 구성 요소는 다양화할 수 있을 것이고, 구조 또한 다양한 형태로 변형할 수 있을 것이다. 또한, 본 발명의 박막 트랜지스터는 액정표시장치나 유기발광표시장치뿐만 아니라 메모리 소자 및 논리 소자 분야에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 감광층 패턴 100, 200 : 기판
110, 210 : 채널층 120, 220 : 보호층
130 : 금속층 130a, 230a : 소오스 전극
130b, 230b : 드레인 전극 140, 240 : 게이트 절연층
150, 250 : 게이트 전극 160, 260 : 패시베이션층
M : 마스크
10 : 감광층 패턴 100, 200 : 기판
110, 210 : 채널층 120, 220 : 보호층
130 : 금속층 130a, 230a : 소오스 전극
130b, 230b : 드레인 전극 140, 240 : 게이트 절연층
150, 250 : 게이트 전극 160, 260 : 패시베이션층
M : 마스크
Claims (17)
- 산화물 반도체 물질로 형성된 채널층;
상기 채널층 상에 서로 마주보며 위치하는 소오스 전극 및 드레인 전극;
상기 소오스 전극 및 상기 드레인 전극의 아래에서 상기 채널층을 커버하도록 형성된 것으로, 상기 채널층의 양단의 중앙부를 노출시키는 아령 모양을 갖는 보호층;
상기 채널층에 전계를 인가하기 위한 게이트 전극; 및
상기 게이트 전극과 상기 채널층 사이에 개재된 게이트 절연층;을 포함하고,
상기 보호층은 중앙부 및 그 양단에 구비된 확장부를 포함하고, 상기 확장부의 폭은 상기 채널층의 폭보다 크고, 상기 채널층의 상기 양단의 중앙부를 제외한 나머지 채널층 영역 전체는 상기 보호층에 의해 커버된 것을 특징으로 하는 박막 트랜지스터. - 제 1 항에 있어서, 상기 채널층은 ZnO 계열 물질층인 것을 특징으로 하는 박막 트랜지스터.
- 제 2 항에 있어서, 상기 채널층은 a(In2O3)·b(Ga2O3)·c(ZnO)층(여기서, a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)인 것을 특징으로 하는 박막 트랜지스터.
- 제 3 항에 있어서, 상기 채널층은 a(In2O3)·b(Ga2O3)·c(ZnO)층(여기서, a, b, c는 각각 a≥1, b≥1, 0＜c≤1의 조건을 만족시키는 실수)인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 보호층은 상기 채널층과 상기 소오스 전극 및 상기 드레인 전극이 접촉하는 콘택 영역을 제공하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 보호층은 중앙부 및 상기 중앙부의 양단에 구비된 확장부를 갖고, 상기 확장부는 상기 채널층보다 큰 폭을 갖는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 보호층은 실리콘 산화물층 또는 실리콘 질화물층인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 채널층과 상기 소오스 전극 사이 및 상기 채널층과 상기 드레인 전극 사이 각각에 오믹 콘택층이 더 형성된 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극은 상기 채널층의 위에 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극은 상기 채널층의 아래에 형성된 것을 특징으로 하는 박막 트랜지스터.
- 산화물 반도체 물질로 형성된 채널층과 상기 채널층을 커버하는 보호층을 형성하되, 상기 보호층은 상기 채널층의 양단의 중앙부를 노출시키는 아령 모양을 갖도록 형성하는 단계;
상기 보호층으로 커버되지 않은 상기 채널층의 양단의 중앙부에 각각 접하는 소오스 전극과 드레인 전극을 형성하는 단계;
상기 보호층, 상기 소오스 전극 및 상기 드레인 전극을 덮는 게이트 절연층을 형성하는 단계; 및
상기 채널층 위쪽의 상기 게이트 절연층 상에 게이트 전극을 형성하는 단계;를 포함하고,
상기 보호층은 중앙부 및 그 양단에 구비된 확장부를 포함하고, 상기 확장부의 폭은 상기 채널층의 폭보다 크고, 상기 채널층의 상기 양단의 중앙부를 제외한 나머지 채널층 영역 전체는 상기 보호층에 의해 커버된 것을 특징으로 하는 박막 트랜지스터의 제조방법. - 게이트 전극을 형성하는 단계;
상기 게이트 전극을 덮는 게이트 절연층을 형성하는 단계;
상기 게이트 전극 위쪽의 상기 게이트 절연층 상에, 산화물 반도체 물질로 형성된 채널층과 상기 채널층을 커버하는 보호층을 형성하되, 상기 보호층은 상기 채널층의 양단의 중앙부를 노출시키는 아령 모양을 갖도록 형성하는 단계; 및
상기 보호층으로 커버되지 않은 상기 채널층의 양단의 중앙부에 각각 접하는 소오스 전극과 드레인 전극을 형성하는 단계;를 포함하고,
상기 보호층은 중앙부 및 그 양단에 구비된 확장부를 포함하고, 상기 확장부의 폭은 상기 채널층의 폭보다 크고, 상기 채널층의 상기 양단의 중앙부를 제외한 나머지 채널층 영역 전체는 상기 보호층에 의해 커버된 것을 특징으로 하는 박막 트랜지스터의 제조방법. - 제 11 항 및 제 12 항 중 어느 한 항에 있어서, 상기 채널층은 ZnO 계열 물질층인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 11 항 및 제 12 항 중 어느 한 항에 있어서, 상기 채널층을 형성하는 단계와 상기 보호층을 형성하는 단계 사이에 상기 채널층의 표면을 산소 플라즈마로 처리하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 11 항 및 제 12 항 중 어느 한 항에 있어서, 상기 채널층을 형성하는 단계와 상기 보호층을 형성하는 단계 사이에 상기 채널층의 표면을 습식 세정하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 11 항 및 제 12 항 중 어느 한 항에 있어서, 상기 소오스 전극 및 상기 드레인 전극과 상기 채널층 사이에 오믹 콘택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 16 항에 있어서, 상기 오믹 콘택층은 상기 채널층보다 산소 함량이 적은 전도성 산화물로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130133002A KR101438642B1 (ko) | 2013-11-04 | 2013-11-04 | 박막 트랜지스터 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070016778A Division KR101410926B1 (ko) | 2007-02-16 | 2007-02-16 | 박막 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130129873A KR20130129873A (ko) | 2013-11-29 |
| KR101438642B1 true KR101438642B1 (ko) | 2014-09-17 |
Family
ID=49856348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130133002A KR101438642B1 (ko) | 2013-11-04 | 2013-11-04 | 박막 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101438642B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980035390A (ko) * | 1996-11-13 | 1998-08-05 | 김광호 | 채널 보호형 박막 트랜지스터 기판 |
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2013
- 2013-11-04 KR KR1020130133002A patent/KR101438642B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
| KR20130129873A (ko) | 2013-11-29 |
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