KR101430510B1 - Method of fabricating color filter on TFT type array substrate for In-plane switching mode liquid crystal display device - Google Patents

Method of fabricating color filter on TFT type array substrate for In-plane switching mode liquid crystal display device Download PDF

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Abstract

본 발명은, 기판 상에 일 방향으로 연장하는 게이트 배선과 이와 이격하여 나란하게 공통배선을 형성하는 단계와; 상기 게이트 배선과 공통배선 위로 상기 기판 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과, 상기 게이트 배선 상의 박막트랜지스터가 형성될 스위칭 영역에 대응하여 액티브층과, 불순물 비정질 실리콘 패턴과, 상기 데이터 배선과 이격된 금속패턴을 순차적으로 형성하는 단계와; 상기 스위칭 영역과 상기 게이트 배선과 데이터 배선의 교차부분 이외의 영역에 컬러필터층을 형성하는 단계와; 상기 컬러필터층 위로 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 투명 도전성 물질층을 기판 전면에 형성하는 단계와; 상기 투명 도전성 물질층을 패터닝하여 상기 제 1 보호층 위로 상기 화소영역 내에 서로 교대하며 이격하는 다수의 화소전극과 상기 공통배선과 연결된 다수의 중앙부 공통전극을 형성하고, 상기 스위칭 영역과 상기 게이트 및 데이터 배선교차부분 대응하여 상기 데이터 배선과 상기 금속패턴과 동시에 접촉하는 소스연결패턴과, 상기 다수의 화소전극 일끝단을 연결시키며 상기 소스연결패턴과 이격하여 상기 금속패턴과 접촉하는 화소연결패턴을 형성하는 단계와; 상기 소스연결패턴과 상기 화소연결패턴 사이로 노출된 금속패턴과 그 하부의 불순물 비정질 실리콘 패턴을 제거하여, 소스 및 드레인 전극과 그 하부로 서로 이격하는 오믹콘택층을 형성하는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 액티브층을 덮는 제 2 보호층을 형 성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device, comprising: forming a gate wiring extending in one direction on a substrate; Forming a gate insulating film on the entire surface of the substrate over the gate wiring and the common wiring; An active layer corresponding to the switching region in which the thin film transistor on the gate wiring is to be formed; an impurity amorphous silicon pattern; and a metal spaced apart from the data wiring, Forming patterns sequentially; Forming a color filter layer in a region other than a crossing portion of the switching region, the gate line, and the data line; Forming a first protective layer over the color filter layer; Forming a transparent conductive material layer on the entire surface of the substrate over the first passivation layer; Forming a plurality of pixel electrodes alternately spaced from each other in the pixel region on the first protective layer by patterning the transparent conductive material layer and a plurality of central common electrodes connected to the common wiring, And a pixel connection pattern connecting the ends of the plurality of pixel electrodes and spaced apart from the source connection pattern to form a pixel connection pattern in contact with the metal pattern ; Removing the metal pattern exposed between the source connection pattern and the pixel connection pattern and the impurity amorphous silicon pattern below the source connection pattern and the pixel connection pattern to form source and drain electrodes and an ohmic contact layer spaced apart from each other below the source and drain electrodes; And forming a second passivation layer covering the active layer exposed between the source and drain electrodes. ≪ Desc / Clms Page number 5 >

COT, 횡전계형, 반도체패턴, 웨이비노이즈, 오프커런트 COT, transverse electric field, semiconductor pattern, way noise, off-current

Description

씨오티 구조 횡전계형 액정표시장치용 어레이 기판의 제조 방법{Method of fabricating color filter on TFT type array substrate for In-plane switching mode liquid crystal display device} BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of fabricating an array substrate for a liquid crystal display

본 발명은 액정표시장치에 관한 것이며, 특히 COT 구조 횡전계형 액정표시장치용 어레이 기판의 제조 방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a method of manufacturing an array substrate for a COT-structured transverse electric field type liquid crystal display device.

최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며, 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다. Recently, liquid crystal display devices have been attracting attention as next generation advanced display devices with low power consumption, good portability, and high value-added.

이러한 액정표시장치 중에서도, 각 화소(pixel)별로 전압의 온(on)/오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.Among these liquid crystal display devices, an active matrix type liquid crystal display device having a thin film transistor, which is a switching device capable of controlling voltage on / off for each pixel, It is attracting attention.

일반적으로, 액정표시장치는 박막트랜지스터 및 화소 전극을 형성하는 어레이 기판 제조 공정과 컬러필터 및 공통 전극을 형성하는 컬러필터 기판 제조 공정을 통해, 각각 어레이 기판 및 컬러필터 기판을 형성하고, 이 두 기판 사이에 액정 을 개재하는 액정셀 공정을 거쳐 완성된다. In general, a liquid crystal display device forms an array substrate and a color filter substrate through an array substrate manufacturing process for forming thin film transistors and pixel electrodes, and a color filter substrate manufacturing process for forming color filters and common electrodes, And a liquid crystal cell interposed therebetween.

좀 더 자세히, 일반적인 액정표시장치의 분해사시도인 도 1을 참조하여 설명하면, 도시한 바와 같이, 액정층(30)을 사이에 두고 어레이 기판(10)과 컬러필터 기판(20)이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판(10)은 투명한 기판(12)의 상면으로 종횡 교차 배열되어 다수의 화소영역(P)을 정의하는 복수개의 게이트 배선(14)과 데이터 배선(16)을 포함하며, 이들 두 배선(14, 16)의 교차지점에는 박막트랜지스터(T)가 구비되어 각 화소영역(P)에 마련된 화소전극(18)과 일대일 대응 접속되어 있다.1, which is an exploded perspective view of a general liquid crystal display device, the array substrate 10 and the color filter substrate 20 are bonded to each other with a liquid crystal layer 30 interposed therebetween The lower array substrate 10 includes a plurality of gate wirings 14 and data wirings 16 that are longitudinally and laterally arranged on the upper surface of a transparent substrate 12 to define a plurality of pixel regions P A thin film transistor T is provided at the intersection of these two wirings 14 and 16 and is connected in a one-to-one correspondence with the pixel electrode 18 provided in each pixel region P.

또한, 상기 어레이 기판(10)과 마주보는 상부의 컬러필터 기판(20)은 투명기판(22)의 배면으로 상기 게이트 배선(14)과 데이터 배선(16) 그리고 박막트랜지스터(T) 등의 비표시영역을 가리도록 각 화소영역(P)을 테두리하는 격자 형상의 블랙매트릭스(25)가 형성되어 있으며, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열된 적(R), 녹(G), 청(B)색의 컬러필터 패턴(26a, 26b, 26c)을 포함하는 컬러필터층(26)이 형성되어 있으며, 상기 블랙매트릭스(25)와 컬러필터층(26)의 전면에 걸쳐 투명한 공통전극(28)이 구비되어 있다.The upper portion of the color filter substrate 20 facing the array substrate 10 is electrically connected to the rear surface of the transparent substrate 22 through the gate wiring 14, the data wiring 16, the thin film transistor T, Shaped black matrix 25 for framing each pixel region P so as to cover the respective pixel regions P in the pixel region P. The red (R), green A color filter layer 26 including color filter patterns 26a, 26b and 26c of blue (G) and blue (B) colors is formed on the front surface of the color filter layer 26, A common electrode 28 is provided.

전술한 구성을 갖는 액정표시장치는 상하의 전극에 의해 발생된 수직 전계에 의해 액정이 구동함으로써 시야각 특성이 우수하지 못한 단점을 가지고 있다. 따라서, 상기의 단점을 극복하기 위해 상기 컬러필터 기판에 형성되던 공통전극을 상기 어레이 기판에 형성한 것을 특징으로 하는 시야각 특성이 우수한 횡전계형 액정표시장치가 제안되었다. The liquid crystal display device having the above-described configuration has disadvantages in that the liquid crystal is driven by the vertical electric field generated by the upper and lower electrodes, resulting in poor viewing angle characteristics. Therefore, a transverse electric field type liquid crystal display device having excellent viewing angle characteristics is proposed, in which a common electrode formed on the color filter substrate is formed on the array substrate to overcome the above disadvantages.

한편, 횡전계형 액정표시장치에 있어서, 어레이 기판에 대응하여 상부의 컬러필터 기판에는 각 화소영역을 둘러싸는 형태, 즉 상기 어레이 기판의 데이터 배선과 게이트 배선 및 스위칭 소자인 박막트랜지스터에 대응하여 제 1 블랙매트릭스가 형성되고 있는데, 상기 제 1 블랙매트릭스는 상기 어레이 기판과 컬러필터 기판을 합착 시 합착 오차를 감안하여 실제 필요한 폭에서 상기 오차범위를 더한 크기의 폭을 갖도록 형성되고 있는 실정이다. 따라서, 이러한 구성을 갖는 횡전계형 액정표시장치는 블랙매트릭스의 합착 오차를 감안해야 하며, 실제 설계치보다 더욱 큰 폭을 갖도록 형성해야 하는 바, 개구율을 감소시키는 문제가 발생하고 있다.On the other hand, in the transverse electric field type liquid crystal display device, in the upper color filter substrate corresponding to the array substrate, the first color filter substrate surrounds each pixel region, that is, the first line corresponding to the data line and the gate line of the array substrate and the thin film transistor The first black matrix is formed to have a width that is the sum of the actual width and the error range in consideration of the adhesion error when the array substrate and the color filter substrate are attached to each other. Therefore, in the transverse electric field type liquid crystal display device having such a configuration, the coalescence error of the black matrix must be taken into consideration, and the width of the black matrix must be larger than the actual designed value.

따라서, 이러한 문제를 해결하고자 최근에는 컬러필터층까지 어레이 기판에 형성하는 것을 특징으로 하는 컬러필터 온 티에프티(color filter on TFT: 이하 COT라 칭함) 구조 횡전계형 액정표시장치가 제안되었다. Therefore, in order to solve such a problem, a color filter on TFT (hereinafter referred to as COT) structure lateral electric field type liquid crystal display device has been recently proposed which is formed on an array substrate up to a color filter layer.

도 2는 종래의 COT구조 횡전계형 액정표시장치의 스위칭 소자인 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도이다. 2 is a cross-sectional view of one pixel region including a thin film transistor which is a switching element of a conventional COT-structured transverse electric field liquid crystal display device.

도시한 바와 같이, 서로 교차하여 화소영역(P)을 정의하며 게이트 및 데이터 배선(미도시, 70)이 형성되어 있으며, 상기 게이트 배선(미도시)과 나라하게 동일한 층에 공통배선(55)이 형성되어 있다. 또한, 상기 게이트 및 데이터 배선(미도시, 70)과 교차하는 지점 부근에는 이들 두 배선(미도시, 70)과 연결되며, 게이트 전극(58), 게이트 절연막(60), 액티브층(63a) 및 서로 이격하는 오믹콘택층(63b)을 포함하는 반도체층(63)과 소스 및 드레인 전극(72, 74)으로 구성된 박막트랜지스 터(Tr)가 형성되어 있다.As shown in the drawing, gate lines and data lines (not shown) are formed to define a pixel region P intersecting with each other. A common line 55 is formed in the same layer as the gate line (not shown) Respectively. A gate electrode 58, a gate insulating film 60, an active layer 63a, and a gate insulating film 60 are connected to these two wirings (not shown) in the vicinity of a point crossing the gate and the data wiring A thin film transistor Tr composed of the semiconductor layer 63 including the ohmic contact layer 63b spaced apart from each other and the source and drain electrodes 72 and 74 is formed.

또한, 상기 박막트랜지스터(Tr) 위로 제 1 보호층(77)이 형성되어 있으며, 상기 제 1 보호층(77) 위로 각 화소영역(P)에 대응하여 순차 반복하며 적, 녹, 청색 컬러필터 패턴(80a, 80b, 80c)을 갖는 컬러필터층(80)이 형성되어 있다. 또한 상기 컬러필터층(80) 위로 제 2 보호층(85)이 형성되어 있으며, 상기 제 2 보호층(85) 위로, 상기 제 2 보호층(85)과 상기 컬러필터층(80) 및 상기 제 1 보호층(77)이 제거되어 상기 드레인 전극(74)을 노출시키며 형성된 드레인 콘택홀(83)을 통해 상기 드레인 전극(74)과 접촉하며 다수의 화소전극(87)이 일정간격 이격하며 형성되어 있으며, 상기 다수의 화소전극(87)과 이격하여 교대하며 다수의 공통전극(89)이 형성되어 있다. 이때, 상기 다수의 공통전극(89)은 상기 공통배선(55)과 상기 제 2 보호층(85)과 컬러필터층(80)과 상기 제 1 보호층(77)과 상기 게이트 절연막(60)이 제거되어 상기 공통배선(55) 일부를 노출시키는 다수의 공통 콘택홀(미도시)을 통해 전기적으로 연결되며 형성되어 있다.A first passivation layer 77 is formed on the thin film transistor Tr and is sequentially formed on the first passivation layer 77 corresponding to each pixel region P, (80a, 80b, 80c). A second passivation layer 85 is formed on the color filter layer 80 and the second passivation layer 85 and the color filter layer 80 and the first protection layer 85 are formed on the second passivation layer 85, The layer 77 is removed to expose the drain electrode 74 and a plurality of pixel electrodes 87 are formed at a predetermined interval in contact with the drain electrode 74 through the formed drain contact hole 83, A plurality of common electrodes 89 are formed alternately and spaced apart from the plurality of pixel electrodes 87. At this time, the common electrodes 89 are removed by removing the common wiring 55, the second passivation layer 85, the color filter layer 80, the first passivation layer 77 and the gate insulating layer 60 And are electrically connected through a plurality of common contact holes (not shown) exposing a part of the common wiring 55.

전술한 구조를 갖는 COT 구조 횡전계형 액정표시장치용 어레이 기판(51)의 경우, 통상 8개의 마스크 공정을 진행하여 형성하고 있다. 이때, 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 금속층을 순차적으로 적층하고, 포토레지스트를 도포한 후, 회절노광을 통해, 상기 소스 및 드레인 전극(72, 74)과 상기 액티브층(63a)과 오믹콘택층(63b)으로 구성된 반도체층(63)을 하나의 마스크 공정에 의해 형성함으로써 원치 않는 구조, 상기 서로 마주하는 소스 및 드레인 전극(72, 74) 사이로 노출되는 액티브층(63a) 이외의 상기 소스 및 드레인 전극(72, 74) 양끝단 외측 도면에서 A라 표시된 부분의 액티브층(63a)을 노출시키는 구조를 형성하게 된다. In the case of the array substrate 51 for a COT-structured transverse electric field type liquid crystal display having the above-described structure, eight mask processes are generally performed. At this time, after the pure amorphous silicon layer, the impurity amorphous silicon layer, and the metal layer are sequentially laminated and the photoresist is applied, the source and drain electrodes 72 and 74 and the active layer 63a are formed by ohmic The semiconductor layer 63 composed of the contact layer 63b is formed by a single mask process to form the undesired structure and the source region 63a exposed between the source and drain electrodes 72 and 74 facing each other, And the active layer 63a of the portion indicated by A in the outer edge of both ends of the drain electrodes 72 and 74 is exposed.

이때, 상기 소스 및 드레인 전극(72, 74)의 끝단 외부로 노출된 액티브층(63a)이, 이러한 구조를 갖는 어레이 기판(51)을 이용하여 완성된 액정표시장치(미도시)의 구동 시, 외부로부터 들어온 빛에 의해 여기(excite)되어 박막트랜지스터(Tr)의 스위칭에 영향을 미쳐 오프 커런트(Ioff) 특성을 저하시키며, 나아가 제조 공정 특성상 상기 데이터 배선(70)의 외측으로 노출된 상기 액티브층과 동일한 물질로 이루어진 제 1 반도체 패턴(64a)의 영향으로 화면상에 얼룩을 유발시키는 웨이비 노이즈(wavy noise)가 발생되는 문제가 있다. At this time, when the active layer 63a exposed to the outside of the ends of the source and drain electrodes 72 and 74 is driven by a liquid crystal display device (not shown) completed using the array substrate 51 having such a structure, And is excited by light incident from the outside to affect the switching of the thin film transistor Tr to lower the off-off characteristic. Further, due to the nature of the manufacturing process, The first semiconductor pattern 64a made of the same material as the first semiconductor layer 64a has a problem of generating a wavy noise that causes unevenness on the screen.

상기 문제점을 해결하기 위해서, 본 발명은 소스 및 드레인 전극의 끝단 외부로 액티브층이 노출되지 않도록 함으로써 광전류에 의한 오프 커런트 특성 저하를 방지하고, 나아가 데이터 배선 하부로 노출되는 반도체 패턴이 형성되지 않도록 함으로써 웨이비 노이즈(wavy noise)를 방지하는 것을 그 목적으로 한다.In order to solve the above problems, the present invention prevents the active layer from being exposed to the outside of the ends of the source and drain electrodes, thereby preventing the off current property from being degraded by the photocurrent and further preventing the semiconductor pattern So as to prevent wavy noise.

또한, 컬러필터층을 어레이 기판에 형성함으로써 합착 오차에 따른 마진을 줄임으로써 개구율을 향상시키는 것을 또 다른 목적으로 한다. Another object of the present invention is to improve the aperture ratio by forming a color filter layer on an array substrate, thereby reducing the margin due to the adhesion error.

상기 목적을 달성하기 위하여 본 발명에 따른 액정표시장치용 어레이 기판의 제조 방법은, 기판 상에 일 방향으로 연장하는 게이트 배선과 이와 이격하여 나란하게 공통배선을 형성하는 단계와; 상기 게이트 배선과 공통배선 위로 상기 기판 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과, 상기 게이트 배선 상의 박막트랜지스터가 형성될 스위칭 영역에 대응하여 액티브층과, 불순물 비정질 실리콘 패턴과, 상기 데이터 배선과 이격된 금속패턴을 순차적으로 형성하는 단계와; 상기 스위칭 영역과 상기 게이트 배선과 데이터 배선의 교차부분 이외의 영역에 컬러필터층을 형성하는 단계와; 상기 컬러필터층 위로 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 투명 도전성 물질층을 기판 전면에 형성하는 단계와; 상기 투명 도전성 물질층을 패터닝하여 상기 제 1 보호층 위로 상기 화소영역 내에 서로 교대하며 이격하는 다수의 화소전극과 상기 공통배선과 연결된 다수의 중앙부 공통전극을 형성하고, 상기 스위칭 영역과 상기 게이트 및 데이터 배선교차부분 대응하여 상기 데이터 배선과 상기 금속패턴과 동시에 접촉하는 소스연결패턴과, 상기 다수의 화소전극 일끝단을 연결시키며 상기 소스연결패턴과 이격하여 상기 금속패턴과 접촉하는 화소연결패턴을 형성하는 단계와; 상기 소스연결패턴과 상기 화소연결패턴 사이로 노출된 금속패턴과 그 하부의 불순물 비정질 실리콘 패턴을 제거하여, 소스 및 드레인 전극과 그 하부로 서로 이격하는 오믹콘택층을 형성하는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 액티브층을 덮는 제 2 보호층을 형성하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display, comprising: forming a gate line extending in one direction on a substrate; Forming a gate insulating film on the entire surface of the substrate over the gate wiring and the common wiring; An active layer corresponding to the switching region in which the thin film transistor on the gate wiring is to be formed; an impurity amorphous silicon pattern; and a metal spaced apart from the data wiring, Forming patterns sequentially; Forming a color filter layer in a region other than a crossing portion of the switching region, the gate line, and the data line; Forming a first protective layer over the color filter layer; Forming a transparent conductive material layer on the entire surface of the substrate over the first passivation layer; Forming a plurality of pixel electrodes alternately spaced from each other in the pixel region on the first protective layer by patterning the transparent conductive material layer and a plurality of central common electrodes connected to the common wiring, And a pixel connection pattern connecting the ends of the plurality of pixel electrodes and spaced apart from the source connection pattern to form a pixel connection pattern in contact with the metal pattern ; Removing the metal pattern exposed between the source connection pattern and the pixel connection pattern and the impurity amorphous silicon pattern below the source connection pattern and the pixel connection pattern to form source and drain electrodes and an ohmic contact layer spaced apart from each other below the source and drain electrodes; And forming a second passivation layer covering the exposed active layer between the source and drain electrodes.

상기 게이트 배선과 공통배선을 형성하는 단계는, 상기 공통배선에서 분기하여 상기 화소영역의 최외각에 위치하는 최외각 공통전극과, 상기 최외각 공통전극의 끝단을 연결하는 제 1 공통연결패턴을 더 형성하는 것이 특징이며, 상기 제 1 보호층을 형성하는 단계는, 상기 제 1 공통연결패턴을 노출시키는 공통 콘택홀을 형성하는 단계를 포함한다. 이때, 상기 다수의 화소전극과 상기 다수의 중앙부 공통전극과 상기 소스연결패턴과 상기 화소연결패턴을 형성하는 단계는, 상기 다수의 중앙부 공통전극의 일끝단을 연결시키며 상기 제 1 공통연결패턴과 상기 공통콘택홀을 통해 접촉하는 제 2 공통연결패턴과, 상기 최외각 공통전극과 중첩하며 상기 제 2 공통연결패턴과 연결된 보조공통전극을 더 형성하는 것이 특징이다. The step of forming the common wiring with the gate wiring may include a step of forming a first common connection pattern which branches from the common wiring and which connects an outermost common electrode located at an outermost position of the pixel region and an end of the outermost common electrode Wherein forming the first passivation layer includes forming a common contact hole exposing the first common connection pattern. The forming of the source connection pattern and the pixel connection pattern between the plurality of pixel electrodes and the plurality of central common electrodes may be performed by connecting one end of the plurality of central common electrodes, A second common connection pattern contacting through the common contact hole and an auxiliary common electrode overlapping the outermost common electrode and connected to the second common connection pattern.

상기 소스 및 드레인 전극과 그 하부로 서로 이격하는 오믹콘택층을 형성하는 단계는, 상기 투명 도전성 물질층 위로 상기 소스 및 드레인 전극에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 다수의 화소전극 및 중앙부 공통전극과 소스연결패턴과 상기 화소연결패턴에 대응하여 상기 제 1 두께보다 두꺼운 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 투명 도전성 물질층을 제거하는 단계와; 상기 투명 도전성 물질층이 제거됨으로써 노출된 상기 금속패턴과 그 하부의 상기 불순물 비정질 실리콘 패턴을 제거하는 단계를 포함한다. 이때, 상기 제 2 보호층을 형성하는 단계는, 애싱을 진행하여 상기 제 1 포토레지스트 패턴을 제거하는 단계와; 상기 제 1 포토레지스트 패턴이 제거됨으로써 새롭게 노출된 상기 소스연결패턴 및 화소연결패턴 위로 전면에 무기절연층을 형성하는 단계와; 상기 무기절연층이 형성된 기판을 스트립액에 노출시켜 상기 제 2 포토레지스트 패턴과 그 상부 및 측면에 형성된 상기 무기절연층을 함께 제거하는 리프트 오프 공정을 진행하는 단계를 포함하며, 상기 제 2 보호층은 상기 투명 도전성 물질로 이루어진 상기 다수의 화소전극과 다수의 중앙부 공통전극과 소스연결패턴 및 화소연결패턴 사이의 영역에 형성되는 것이 특징이다. The forming of the ohmic contact layer spaced apart from the source and drain electrodes and the bottom of the source and drain electrodes may include forming a first photoresist pattern having a first thickness corresponding to the source and drain electrodes on the transparent conductive material layer, Forming a second photoresist pattern corresponding to a plurality of pixel electrodes and a central common electrode, a source connection pattern and the pixel connection pattern, the second photoresist pattern being thicker than the first thickness; Removing the transparent conductive material layer exposed outside the first and second photoresist patterns; And removing the exposed metal pattern and the impurity amorphous silicon pattern under the transparent conductive material layer. At this time, the step of forming the second passivation layer may include a step of ashing to remove the first photoresist pattern; Forming an inorganic insulating layer on the entire surface of the newly exposed source connection pattern and the pixel connection pattern by removing the first photoresist pattern; And a lift-off step of exposing the substrate on which the inorganic insulating layer is formed to the strip liquid to remove the second photoresist pattern and the inorganic insulating layer formed on the top and side surfaces of the second photoresist pattern, Is formed in a region between the plurality of pixel electrodes made of the transparent conductive material and a plurality of central common electrodes, a source connection pattern and a pixel connection pattern.

상기 제 2 보호층 위로 상기 게이트 및 데이터 배선에 대응하여 일정간격 이격하는 다수의 패턴드 스페이서를 형성하는 단계를 더 포함한다. Forming a plurality of patterned spacers on the second passivation layer spaced apart from each other by a predetermined distance corresponding to the gate and data lines.

상기 게이트 배선과 공통배선을 형성하는 단계는, 상기 게이트 배선의 일끝단에 연결된 게이트 패드전극을 형성하는 단계를 포함하며, 이때, 상기 데이터 배선과 금속패턴을 형성하는 단계는, 상기 데이터 배선과 연결된 데이터 패드전극을 형성하는 단계를 포함하며, 상기 제 1 보호층을 형성하는 단계는, 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함한다. 또한, 상기 다수의 화소전극과 상기 다수의 중앙부 공통전극과 상기 소스연결패턴과 상기 화소연결패턴을 형성하는 단계는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 보조 게이트 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 보조 데이터 패드전극을 형성하는 단계를 더 포함한다. The step of forming a common wiring with the gate wiring may include forming a gate pad electrode connected to one end of the gate wiring, wherein forming the metal pattern with the data wiring includes: Forming a data pad electrode, wherein the forming of the first passivation layer comprises: forming a gate pad contact hole exposing the gate pad electrode and a data pad contact hole exposing the data pad electrode; . The forming of the source connection pattern and the pixel connection pattern between the plurality of pixel electrodes and the plurality of central common electrodes may include forming an auxiliary gate pad electrode contacting the gate pad electrode through the gate pad contact hole, And forming an auxiliary data pad electrode in contact with the data pad electrode through the data pad contact hole.

상기 화소연결 패턴은 상기 공통배선과 중첩하도록 형성함으로써 상기 게이트 절연막과 상기 제 1 보호층을 개재하여 서로 중첩하는 상기 공통배선과 화소연 결패턴은 스토리지 커패시터를 형성하는 것이 특징이다. The pixel connection pattern is formed so as to overlap with the common wiring so that the common wiring and the capacitor dielectric pattern overlap each other via the gate insulating film and the first protective layer to form a storage capacitor.

상기 데이터 배선과, 다수의 중앙부 공통전극과, 다수의 화소전극은 상기 화소영역의 중앙부를 기준으로 대칭적으로 꺾인 구조를 갖도록 형성되는 것이 특징이며, 상기 액티브층과 상기 불순물 비정질 실리콘 패턴 및 상기 금속패턴 각각은 동일한 형태 및 면적을 가지며 서로 완전히 중첩되도록 형성되는 것을 특징으로 한다.Wherein the data line, the plurality of central common electrodes, and the plurality of pixel electrodes are formed to have a symmetrically folded structure with respect to a central portion of the pixel region, and the active layer, the impurity amorphous silicon pattern, Each of the patterns has the same shape and area and is formed so as to completely overlap with each other.

본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치는, 소스 및 드레인 전극 외부로 노출된 액티브층에 기인한 광전류 발생에 의한 오프 커런트 특성 저하를 방지하는 효과가 있으며, 나아가 데이터 배선 외부로 노출되는 반도체 패턴이 없는 구조가 되는 바 이에 따른 웨이비 노이즈(wavy noise) 등의 화질불량을 방지할 수 있는 효과가 있다. The COT-structured transverse electric-field-type liquid crystal display device according to the embodiment of the present invention has an effect of preventing the deterioration of the off-current characteristic due to the generation of the photocurrent due to the active layer exposed to the outside of the source and drain electrodes, There is an effect that it is possible to prevent image quality defects such as wavy noise due to the structure having no semiconductor pattern to be formed.

또한, 공통전극과 화소전극을 모두 하나의 기판에 형성하여 횡전계 구동을 하도록 구성함으로써 시야각을 향상시키는 효과가 있다. In addition, the common electrode and the pixel electrode are formed on one substrate to perform transverse electric field driving, thereby improving the viewing angle.

또한, 컬러필터층을 어레이 기판에 각 화소영역의 경계에 각 컬러필터 패턴이 위치하도록 형성함으로써 합착 오차에 의한 마진을 줄여 개구율을 향상시키는 장점을 갖는다. Further, the color filter layers are formed on the array substrate so that the respective color filter patterns are located at the boundaries of the respective pixel regions, thereby improving the aperture ratio by reducing the margin due to the adhesion error.

이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.Hereinafter, preferred embodiments according to the present invention will be described with reference to the drawings.

이때, 본 발명에 따른 COT 구조 횡전계형 액정표시장치에 있어서, 특징적인 부분은 박막트랜지스터와 컬러필터층이 모두 구비된 어레이 기판에 있는 바, 어레이 기판을 위주로 설명한다.In this case, in the COT-structured transverse electric field type liquid crystal display device according to the present invention, the characteristic part is on the array substrate including both the thin film transistor and the color filter layer, and the array substrate will be mainly described.

도 3은 본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치의 어레이 기판에 대한 하나의 화소영역에 대한 평면도이며, 도 4는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도이며, 도 5는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이며, 도 6과 도 7은 각각 본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치의 어레이 기판의 게이트 패드부와 데이터 패드부에 대한 단면도이다. FIG. 3 is a plan view of one pixel region of an array substrate of a COT-structured transverse electric field type liquid crystal display device according to an embodiment of the present invention, and FIG. 4 is a sectional view of a portion cut along the line IV- 6 is a cross-sectional view taken along the line V-V in Fig. 3, and Fig. 7 is a cross-sectional view taken along the line V-V in Fig. And a data pad portion.

우선, 도 3을 참조하여 평면구조에 대해 설명하면, 도시한 바와 같이, 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이 기판(101)은, 투명한 절연기판(101) 상에 서로 교차하여 화소영역(P)을 정의하며 게이트 배선(105)과 데이터 배선(132)이 형성되어 있다. 또한, 상기 게이트 배선(105)과 이격하며 나란하게 공통배선(109)이 형성되어 있으며, 상기 공통배선(109)에서 분기하여 최외각 공통전극(114)이 화소영역(P)의 양측에 상기 데이터 배선(132)과 나란하게 이와 인접하여 형성되어 있으며, 이때 상기 최외각 공통전극(114)은 서로 그 일끝단이 상기 공통배선(109)과 나란하게 형성된 제 1 보조 공통연결패턴(115)에 의해 연결되고 있다. 3, the array substrate 101 for a COT-structured transverse electric field type liquid crystal display according to the present invention includes a transparent insulating substrate 101, A gate wiring 105 and a data wiring 132 are formed. The common wiring 109 is formed so as to be spaced apart from the gate wiring 105 and branched at the common wiring 109 so that the outermost common electrode 114 is provided on both sides of the pixel region P The outermost common electrode 114 is formed by a first auxiliary common connection pattern 115 whose one end is formed in parallel with the common wiring 109 It is connected.

또한, 도면에 나타나지 않았지만 상기 게이트 및 데이터 배선(105, 132) 각각의 끝단은 각각 게이트 및 데이터 패드부(미도시)까지 연장하여 각각 게이트 및 데이터 패드전극(미도시)을 형성하고 있다.Although not shown in the drawing, the ends of the gate and data lines 105 and 132 extend to the gate and data pad portions (not shown), respectively, to form a gate and a data pad electrode (not shown), respectively.

또한, 상기 게이트 배선(105)과 데이터 배선(132)의 교차지점에는 이들 두 배선(105, 132)과 연결되며, 게이트 전극(111)과, 게이트 절연막(미도시)과, 액티브층(123) 및 오믹콘택층(미도시)으로 구성된 반도체층(미도시)과 소스 및 드레인 전극(153, 155)으로 구성되는 스위칭 소자인 박막트랜지스터(Tr)가 형성되어 있다. 이때, 상기 박막트랜지스터(Tr)는 게이트 배선(105)이 그 자체로서 게이트 전극(111)을 이룸으로써 상기 게이트 배선(105) 상에 구성되고 있다. 또한, 상기 박막트랜지스터(Tr)의 드레인 전극(155)은 상기 화소영역(P) 내의 공통배선(109)이 형성된 부분까지 연장함으로써 그 일부가 상기 공통배선(109)과 중첩하도록 형성되고 있다. 또한, 본 발명의 가장 특징적인 부분으로써 상기 소스 전극(153)은 화소전극(164)을 이루는 동일한 물질로 동일한 층에 형성된 소스연결패턴(160)에 의해 상기 데이터 배선(132)과 전기적으로 연결되고 있다. A gate electrode 111, a gate insulating film (not shown), and an active layer 123 are connected to the two wirings 105 and 132 at the intersections of the gate wirings 105 and the data wirings 132, And a thin film transistor Tr which is a switching element composed of a semiconductor layer (not shown) composed of an ohmic contact layer (not shown) and source and drain electrodes 153 and 155 is formed. At this time, the thin film transistor Tr is formed on the gate wiring 105 by forming the gate electrode 111 as the gate wiring 105 itself. The drain electrode 155 of the thin film transistor Tr extends to a portion where the common wiring 109 is formed in the pixel region P so that a part thereof overlaps with the common wiring 109. As a most characteristic part of the present invention, the source electrode 153 is electrically connected to the data line 132 by a source connection pattern 160 formed in the same layer as the pixel electrode 164, have.

또한, 상기 화소영역(P) 중앙부에는 다수의 중앙부 공통전극(166)이 서로 이격하며 형성되어 있으며, 상기 다수의 중앙부 공통전극(166)과 동일한 층에 동일 물질로써 상기 데이터 배선(132) 양측에 위치한 최외각 공통배선(114)과 중첩하며 보조공통전극(167)이 형성되어 있다. 이때, 상기 보조공통전극(167) 및 중앙부 공통전극(166)은 이와 동일한 층에 동일한 물질로 상기 제 1 보조 공통연결패턴(115)과 중첩하며 형성된 제 2 보조 공통연결패턴(168)에 의해 서로 연결되고 있으며, 상기 제 1 보조 공통연결패턴(115)과 상기 제 2 보조 공통연결패턴(168)은 다수의 공통 콘택홀(148)에 의해 서로 전기적으로 연결되고 있다. A plurality of central common electrodes 166 are formed spaced apart from each other at the central portion of the pixel region P and are formed on the same layer as the plurality of central common electrodes 166 on both sides of the data lines 132 And the auxiliary common electrode 167 overlaps with the outermost common wiring 114 located therein. At this time, the auxiliary common electrode 167 and the central common electrode 166 are electrically connected to each other by a second auxiliary common connection pattern 168 formed by overlapping the first auxiliary common connection pattern 115 with the same material, And the first auxiliary common connection pattern 115 and the second auxiliary common connection pattern 168 are electrically connected to each other by a plurality of common contact holes 148.

한편, 상기 화소영역(P) 내부로 상기 보조공통전극(167) 사이에 상기 다수의 중앙부 공통전극(166)과 서로 교대하며 나란하게 다수의 화소전극(164)이 형성되고 있으며, 이러한 다수의 화소전극(164)은 화소연결패턴(162)에 의해 모두 전기적으로 연결되고 있다. 이때 상기 화소연결패턴(162)은 상기 공통배선(109)과 중첩하며, 상기 공통배선(109)까지 연장 형성된 상기 드레인 전극(155)과 접촉하여 전기적으로 연결되고 있는 것이 특징이다. 한편, 상기 서로 중첩하는 공통배선(109)과 화소연결패턴(162)은 스토리지 커패시터(StgC)를 이루며, 각각 스토리지 제 1 전극 및 제 2 전극을 이루고 있다. A plurality of pixel electrodes 164 are formed alternately and in parallel with the plurality of central common electrodes 166 between the auxiliary common electrodes 167 in the pixel region P, The electrodes 164 are all electrically connected by the pixel connection pattern 162. The pixel connection pattern 162 overlaps with the common wiring 109 and is electrically connected to the drain electrode 155 extended to the common wiring 109. On the other hand, the common wiring 109 and the pixel connection pattern 162 overlapping each other constitute a storage capacitor StgC and constitute a storage first electrode and a second electrode, respectively.

또한, 전술한 구성을 갖는 기판(101)의 각 화소영역(P)에는 적, 녹, 청색 컬러필터 패턴을 포함하는 컬러필터층(미도시)이 형성되고 있다. 이때, 상기 컬러필터층(미도시)은 각 화소영역(P)에 대응하여 순차 반복적으로 적, 녹, 청색의 컬러필터 패턴(미도시)이 대응되도록 이루어지고 있다. 또한, 상기 컬러필터층(미도시)은 박막트랜지스터(Tr)가 형성되는 스위칭 영역을 포함하여 상기 게이트 배선(105)과 데이터 배선(132)이 교차하는 영역(B)에 대해서는 형성되지 않은 것이 특징이다. 이러한 구성을 갖는 이유에 대해서는 추후 제조 방법에서 언급한다. A color filter layer (not shown) including red, green, and blue color filter patterns is formed in each pixel region P of the substrate 101 having the above-described structure. At this time, the color filter layer (not shown) corresponds to each pixel region P so that red, green, and blue color filter patterns (not shown) are sequentially and repeatedly associated. The color filter layer (not shown) includes a switching region in which the thin film transistor Tr is formed, and is not formed in the region B where the gate wiring 105 and the data wiring 132 cross each other . The reason for having such a configuration will be mentioned later in the manufacturing method.

한편, 그 단면 구조를 설명하는 부분에서 언급하겠지만, 상기 다수의 화소전극(164)과 중앙부 공통전극(166) 및 보조공통전극(167)은 상기 컬러필터층(미도시) 상부에 위치하고 있는 것이 특징이다. 또한, 상기 데이터 배선(132)에 대응하여 일정간격 이격하며 기둥형태의 패턴드 스페이서(177)가 형성되고 있으며, 상기 화소전극(164)을 이루는 동일한 물질로 상기 게이트 및 데이터 패드전극(미도시)에 대응하여 각각 게이트 및 데이터 패드 콘택홀(미도시)을 통해 접촉하며 각각 게이트 및 데이터 보조 패드전극(미도시)이 형성되고 있다.The plurality of pixel electrodes 164, the central common electrode 166 and the auxiliary common electrode 167 are located above the color filter layer (not shown) . The patterned spacers 177 are spaced apart from each other by a predetermined distance corresponding to the data lines 132. The gate electrodes and the data pad electrodes (not shown) are formed of the same material as the pixel electrodes 164, (Not shown) corresponding to the gate electrode and the data pad contact hole (not shown), respectively, and are formed with a gate and a data auxiliary pad electrode (not shown), respectively.

한편, 전술한 구성을 갖는 본 발명에 따른 횡전계형 액정표시장치용 어레이 기판(101)에 있어서, 상기 데이터 배선(132)과 화소전극(164)과 공통전극(114, 164) 및 보조공통전극(167)이 모두 직선형 바(bar) 형태를 갖도록 구성한 것을 보이고 있지만, 변형예로서 각 화소영역(P)의 중앙부를 기준으로 꺾이며 대칭을 이루는 구조를 갖도록 구성됨으로써 이중 도메인 구성을 갖도록 형성될 수도 있다. 이 경우 상기 데이터 배선(132)과 상기 데이터 배선(132)과 나란하게 형성된 다수의 공통전극(114, 166)과 보조공통전극(167) 및 화소전극(164)은 그 중앙부가 꺾여 상기 화소영역(P) 내에서 상하로 선대칭을 이루도록 구성함으로써 시야각에 따른 색차 발생을 줄일 수 있다. In the array substrate 101 for a transverse electric field type liquid crystal display device according to the present invention having the above-described configuration, the data line 132, the pixel electrode 164, the common electrodes 114 and 164, 167 are all configured to have a linear bar shape but may be formed to have a double domain structure by being configured to have a structure that is folded and symmetrical with respect to the center of each pixel region P as a modified example . In this case, a plurality of common electrodes 114 and 166, auxiliary common electrode 167, and pixel electrode 164 formed in parallel with the data line 132 and the data line 132 are bent at the center thereof, P), it is possible to reduce the occurrence of chrominance according to the viewing angle.

다음, 도 4, 5, 6 및 7을 참조하여 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이 기판의 단면 구조에 대해 설명한다. 설명의 편의상 스위칭 소자인 박막트랜지스터(Tr)가 형성되는 영역을 스위칭 영역(TrA), 스토리지 커패시터(StgC)가 형성되는 영역을 스토리지 영역(StgA), 그리고 게이트 및 데이터 패드전극이 각각 형성되는 영역을 각각 게이트 패드부(GPA) 및 데이터 패드부(DPA)라 정의한다.Next, with reference to FIGS. 4, 5, 6 and 7, a cross-sectional structure of an array substrate for a COT-structured transverse electric field type liquid crystal display according to the present invention will be described. For convenience of explanation, a region where the thin film transistor Tr as a switching element is formed is referred to as a switching region TrA, a region where a storage capacitor StgC is formed is referred to as a storage region StgA, Are defined as a gate pad portion (GPA) and a data pad portion (DPA), respectively.

도시한 바와 같이, 투명한 절연기판(101) 상에 그 자체로 일부분이 게이트 전극(111)을 형성하며 일방향으로 연장하는 게이트 배선(105)이 형성되어 있으며, 상기 게이트 배선(105)과 소정간격 이격하며 상기 게이트 배선(105)과 동일한 물질로 동일한 층에 나란하게 공통배선(109)이 형성되어 있으며, 상기 공통배선(109)에 서 분기하여 데이터 배선(132)과 나란하게 각 화소영역(P)의 최외각에 최외각 공통전극(114)과 상기 최외각 공통전극(114)의 일끝단을 연결하며 제 1 보조공통연결패턴(미도시)이 형성되어 있다. 또한, 게이트 패드부(GPA)에 있어 상기 게이트 배선(105)과 연결되며 게이트 패드전극(117)이 형성되어 있다.As shown in the figure, a gate wiring 105 is formed on a transparent insulating substrate 101 and forms a gate electrode 111 in part, and extends in one direction. The gate wiring 105 is spaced apart from the gate wiring 105 by a predetermined distance And common wirings 109 are formed in the same layer in the same layer as the gate wirings 105. The common wirings 109 are branched from the common wirings 109 to form pixel regions P in parallel with the data wirings 132. [ And a first auxiliary common connection pattern (not shown) is formed by connecting one end of the outermost common electrode 114 to the outermost common electrode 114 at the outermost periphery of the outermost common electrode 114. In addition, in the gate pad portion GPA, a gate pad electrode 117 connected to the gate wiring 105 is formed.

상기 게이트 전극(111)을 포함하는 게이트 배선(105)과 공통배선(109)과 최외각 공통전극(114) 및 제 1 보조공통연결패턴(미도시) 위로 전면에 무기절연물질로 이루어진 게이트 절연막(120)이 형성되어 있다. 또한, 상기 게이트 절연막(120) 위로, 상기 게이트 배선(105)과 교차하여 화소영역(P)을 정의하는 데이터 배선(132)이 형성되어 있으며, 상기 데이트 배선(132)과 연결되며 데이터 패드부(DPA)에는 데이터 패드전극(136)이 형성되어 있다. 또한, 상기 스위칭 영역(TrA)에는 게이트 전극(111)에 대응하여 액티브층(123)과 그 상부로 서로 이격하는 오믹콘택층(128)으로 이루어진 반도체층(129)이 형성되어 있으며, 상기 반도체층(129) 위로 상기 오믹콘택층(128)과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(153, 155)이 형성되어 있다. 이때, 상기 게이트 전극(111)과 게이트 절연막(120)과 반도체층(129)과 소스 및 드레인 전극(153, 155)은 박막트랜지스터(Tr)를 이룬다. 한편, 상기 소스 전극(153)과 상기 데이터 배선(132)은 그 상부에 위치한 소스연결패턴(160)에 의해 전기적으로 연결되고 있는 것이 특징이며, 상기 드레인 전극(155)은 공통배선(109)이 형성된 부분까지 연장 형성되고 있다. A gate insulating film composed of an inorganic insulating material is formed on the entire surface of the gate wiring 105 including the gate electrode 111, the common wiring 109, the outermost common electrode 114 and the first auxiliary common connection pattern (not shown) 120 are formed. A data line 132 is formed on the gate insulating layer 120 to define a pixel region P intersecting with the gate line 105. The data line 132 is connected to the data line 132, The data pad electrode 136 is formed. A semiconductor layer 129 is formed in the switching region TrA corresponding to the gate electrode 111 and includes an active layer 123 and an ohmic contact layer 128 spaced apart from the active layer 123, Source and drain electrodes 153 and 155 are formed in contact with the ohmic contact layer 128 and separated from each other. At this time, the gate electrode 111, the gate insulating layer 120, the semiconductor layer 129, and the source and drain electrodes 153 and 155 form a thin film transistor Tr. The source electrode 153 and the data line 132 are electrically connected to each other by a source connection pattern 160 disposed on the source line 153 and the drain line 155, And extends to the formed portion.

또한, 상기 데이터 배선(132)과 상기 게이트 절연막(120) 사이에는 상기 액티브층(123)과 오믹콘택층(128)을 이루는 동일한 물질로 각각 이루어진 순수 비정 질 실리콘 및 불순물 비정질 실리콘의 제 1 패턴(124) 및 제 2 패턴(126)으로 구성된 반도체 패턴(130)이 형성되고 있으며, 이때 상기 반도체 패턴(130)은 그 폭이 그 상부에 위치한 상기 데이터 배선(132)과 서로 동일하므로 상기 데이터 배선(132) 외측으로 노출되지 않으며 형성되고 있는 것이 특징이다. A first pattern of pure amorphous silicon and impurity amorphous silicon each made of the same material as the active layer 123 and the ohmic contact layer 128 is formed between the data line 132 and the gate insulating layer 120 The width of the semiconductor pattern 130 is the same as that of the data line 132 located at the upper portion of the semiconductor pattern 130. Therefore, 132 are not exposed to the outside.

한편, 상기 게이트 배선(111)과 교차하는 데이터 배선(132) 부분과 상기 박막트랜지스터(Tr)를 제외한 화소영역(P)에는 상기 게이트 절연막(120) 위로 각 화소영역(P)별로 적, 녹, 청색이 순차 반복하며 컬러필터 패턴(140a, 140b, 미도시)을 포함하는 컬러필터층(140)이 형성되어 있다. On the other hand, a portion of the data line 132 intersecting with the gate line 111 and the pixel region P excluding the thin film transistor Tr are formed with red, green, and blue on the gate insulating layer 120, And a color filter layer 140 including a color filter pattern 140a and 140b (not shown) is formed.

다음, 상기 컬러필터층(140) 상부에는 무기절연물질로 이루어진 제 1 보호층(143)이 형성되어 있으며, 상기 제 1 보호층(143) 위로 각 화소영역(P)에는 서로 교대하며 일정간격 이격하며 다수의 화소전극(164)과 중앙부 공통전극(166) 및 보조공통전극(167)이 형성되어 있다. 이때, 상기 다수의 화소전극(164)은 상기 드레인 전극(155)과 화소연결패턴(162)을 통해 전기적으로 연결되고 있으며, 상기 다수의 중앙부 공통전극(166) 및 보조공통전극(167)은 제 2 보조공통연결패턴(미도시)에 연결되고, 상기 제 2 보조공통연결패턴(미도시)은 다수의 공통콘택홀(미도시)을 통해 제 1 보조공통연결패턴(미도시)과 전기적으로 연결되고 있다. 이때, 스위칭 영역(TrA)에 있어서는 상기 다수의 화소전극(164)과 중앙부 공통전극(166)을 이루는 동일한 물질로 상기 소스 전극(153)과 이와 인접한 데이터 배선(132)을 전기적으로 연결시키며 소스연결패턴(160)이 형성되어 있으며, 스토리지 영역(StgA)에 있어서는 동일한 물질로 상기 공통배선(109)과 중첩하여 스토리지 커패시터(StgC)를 이루며 화소연결패턴(162)이 형성되어 있다. 이때, 상기 게이트 절연막(120)과 상기 제 1 보호층(143)을 개재하여 서로 중첩하는 공통배선(109)과 화소연결패턴(162)은 각각 제 1 및 제 2 스토리지 전극을 이룬다. 또한, 게이트 및 데이터 패드부(GPA, DPA)에 있어서는 각각 상기 다수의 화소전극(164)을 이루는 동일한 물질로 상기 게이트 및 데이터 패드전극(117, 136)에 대응하여 각각 게이트 및 데이터 패드 콘택홀(145, 147)을 통해 접촉하며 각각 게이트 및 데이터 보조 패드전극(169, 170)이 형성되고 있다.Next, a first passivation layer 143 made of an inorganic insulating material is formed on the color filter layer 140. The first passivation layer 143 is spaced apart from the first passivation layer 143 by a predetermined distance A plurality of pixel electrodes 164, a central common electrode 166, and an auxiliary common electrode 167 are formed. The plurality of pixel electrodes 164 are electrically connected to the drain electrodes 155 through the pixel connection patterns 162. The plurality of central common electrodes 166 and the auxiliary common electrodes 167 are electrically connected to the drain electrodes 155 through the pixel connection patterns 162, (Not shown), and the second auxiliary common connection pattern (not shown) is electrically connected to the first auxiliary common connection pattern (not shown) through a plurality of common contact holes . At this time, in the switching region TrA, the source electrode 153 and the data line 132 adjacent to the source electrode 153 are electrically connected to each other using the same material as the pixel electrode 164 and the central common electrode 166, And a pixel connection pattern 162 is formed in the storage region StgA by stacking the common wiring 109 with the same material and forming a storage capacitor StgC. At this time, the common wiring 109 and the pixel connection pattern 162 overlapping each other via the gate insulating layer 120 and the first passivation layer 143 form the first and second storage electrodes, respectively. In the gate and data pad portions GPA and DPA, gate and data pad contact holes are formed corresponding to the gate and data pad electrodes 117 and 136 with the same material forming the plurality of pixel electrodes 164, 145 and 147, respectively, and gate and data auxiliary pad electrodes 169 and 170 are formed, respectively.

또한, 본 발명의 또 다른 특징적인 부분으로서 상기 동일한 물질로 이루어진 상기 다수의 화소전극(164)과 중앙부 공통전극(166)과 보조공통전극(167)과 소스연결패턴(160)과 화소연결패턴(162) 및 제 2 보조 공통연결패턴(미도시)을 제외한 부분에는 무기절연물질로써 제 2 보호층(175)이 형성되고 있다. 이러한 구조를 이루게 되는 이유 또한 제조방법에서 언급하기로 한다.As another characteristic part of the present invention, the plurality of pixel electrodes 164, the central common electrode 166, the auxiliary common electrode 167, the source connection pattern 160, and the pixel connection pattern 162 and the second auxiliary common connection pattern (not shown), a second protective layer 175 is formed as an inorganic insulating material. The reason why this structure is formed will also be mentioned in the manufacturing method.

다음, 상기 컬러필터층(140)이 그 상부에 형성된 데이터 배선(132)에 대응하여 일정간격을 가지며 상기 제 2 보호층(175) 위로 기둥 형상의 패턴드 스페이서(177)가 형성되고 있다. Next, the color filter layer 140 has columnar patterned spacers 177 formed on the second passivation layer 175 at regular intervals corresponding to the data lines 132 formed thereon.

이후에는 전술한 구조를 갖는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 제조 방법에 대해 도면을 참고하여 설명한다.Hereinafter, a method of manufacturing an array substrate for a COT-structured transverse electric field type liquid crystal display device having the above-described structure will be described with reference to the drawings.

도 8a 내지 도 8e는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 하나의 화소영역에 대한 제조 단계별 공정 평면도이며, 도 9a 내지 도 9i는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 10a 내지 10i는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 11a 내지 11i는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 게이트 패드부(GPA)에 대한 제조 단계별 공정 단면도이며, 도 12a 내지 12i는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 데이터 패드부(DPA)에 대한 제조 단계별 공정 단면도이다.FIGS. 8A to 8E are process plan views for one pixel region of an array substrate for a COT-structured transverse electric field type liquid crystal display according to the present invention, and FIGS. 9A to 9I are cross-sectional views taken along the cutting line IV- 10A to 10I are cross-sectional views illustrating steps taken along the cutting line V-V in FIG. 3, and FIGS. 11A to 11I show cross-sectional views of the COT-structured transverse electric field liquid crystal (DPA) of the array substrate for a COT-structured transverse electric field type liquid crystal display according to the present invention is manufactured by a manufacturing step of the data pad unit (DPA) according to the present invention. Fig.

우선, 도 8a, 9a, 10a, 11a 및 12a에 도시한 바와 같이, 투명한 절연기판(101) 상에 제 1 금속물질을 전면에 증착하여 제 1 금속층(미도시)을 형성하고, 이를 패터닝함으로써 스위칭 영역(TrA)에 대해서는 그 자체로 게이트 전극(111)을 이루며, 일방향으로 연장하는 게이트 배선(105)과, 상기 게이트 배선(105)에서 소정간격 이격하여 나란하게 연장하는 공통배선(109)을 형성한다. 동시에 각 화소영역(P)에는 상기 공통배선(109)에서 분기한 형태로 최외각 공통전극(114)과 상기 최외각 공통전극(114)의 일끝단을 연결하는 제 1 보조공통연결패턴(115)을 형성한다. 이때, 상기 최외각 공통전극(114)은 각 화소영역(P) 내에서 그 중앙부가 꺾여 상하로 대칭이 되도록 형성할 수도 있다. 또한, 게이트 패드부(GPA)에 있어서는 상기 게이트 배선(105)과 연결된 게이트 패드전극(117)을 형성한다.First, as shown in FIGS. 8A, 9A, 10A, 11A, and 12A, a first metal layer (not shown) is formed on the entire surface of a transparent insulating substrate 101 by depositing a first metal material, The region TrA itself forms a gate electrode 111 and forms a gate wiring 105 extending in one direction and a common wiring 109 extending in parallel to the gate wiring 105 at a predetermined distance do. A first auxiliary common connection pattern 115 for connecting the outermost common electrode 114 and one end of the outermost common electrode 114 in the shape of a branch from the common line 109 is formed in each pixel region P, . At this time, the outermost common electrode 114 may be formed so that its central portion is bent in each pixel region P so as to be vertically symmetrical. In the gate pad portion GPA, a gate pad electrode 117 connected to the gate wiring 105 is formed.

다음, 도 8b, 9b, 10b, 11b 및 12b에 도시한 바와 같이, 상기 게이트 전극(111)과 게이트 배선(105)과 공통배선(109)과 최외각 공통전극(114)과 제 1 보조공통연결패턴(115) 및 게이트 패드전극(117) 위로 무기절연물질, 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 전면에 게이트 절연막(120)을 형 성한다. Next, as shown in Figs. 8B, 9B, 10B, 11B, and 12B, the gate electrode 111, the gate wiring 105, the common wiring 109 and the outermost common electrode 114, The gate insulating film 120 is formed on the entire surface by depositing an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) over the pattern 115 and the gate pad electrode 117.

이후, 상기 게이트 절연막(120) 위로 순수 비정질 실리콘과 불순물 비정질 실리콘 및 제 2 금속물질을 전면에 순차적으로 증착하여 순수 비정질 실리콘층(미도시)과 불순물 비정질 실리콘층(미도시)과 제 2 금속층(미도시)을 형성하고, 이를 마스크 공정을 실시하여 패터닝함으로써 상기 게이트 배선(105)과 교차하여 상기 화소영역(P)을 정의하는 데이터 배선(132)을 형성하고, 동시에 상기 스위칭 영역(TrA)에는 상기 게이트 전극(111)에 대응하여 순차 적층되며 동일한 형태 및 크기를 갖는 순수 비정질 실리콘의 액티브층(123)과 불순물 비정질 실리콘의 불순물 비정질 실리콘패턴(127)과 제 1 금속패턴(134)을 형성한다. 이때, 상기 액티브층(123)과 불순물 비정질 실리콘패턴(127)과 제 1 금속패턴(134)은 상기 공통배선(109)이 형성된 부분까지 연장하여 상기 공통배선(109)과 중첩하며 형성되도록 하는 것이 특징이다. 이때, 상기 데이터 배선(132)은 상기 화소영역(P) 내의 중앙부에서 꺾여 상하로 선대칭 구조를 가지며, 어레이 기판(101) 전체적으로 지그재그 형태를 갖도록 형성할 수도 있다. 한편, 동일한 공정에 의해 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(117) 중앙부에 대응하는 게이트 절연막(120)이 제거되어 상기 게이트 패드전극(117)을 노출시키는 제 1 게이트 패드 콘택홀(121)이 형성되며, 데이터 패드부(DPA)에 있어서는 상기 게이트 절연막(120) 위로 상기 데이터 배선(132)과 연결되는 데이터 패드전극(136)이 형성되며, 상기 공통배선(109)과 전기적으로 연결된 제 1 보조공통연결패턴(115)에 대해서도 이를 노출시키는 다수의 제 1 공통 콘택홀(122)이 형성되게 된다. Then, a pure amorphous silicon layer (not shown), an impurity amorphous silicon layer (not shown), and a second metal layer (not shown) are sequentially deposited on the gate insulating layer 120 to deposit pure amorphous silicon, impurity amorphous silicon, A data line 132 is formed which crosses the gate line 105 and defines the pixel region P, and at the same time, the switching region TrA is formed with a gate electrode The active layer 123 of pure amorphous silicon having the same shape and size and the impurity amorphous silicon pattern 127 of the impurity amorphous silicon and the first metal pattern 134 are sequentially formed corresponding to the gate electrode 111 . At this time, the active layer 123, the impurity amorphous silicon pattern 127, and the first metal pattern 134 are extended to a portion where the common wiring 109 is formed and are formed so as to overlap with the common wiring 109 Feature. At this time, the data lines 132 may be formed so as to have a line-symmetric structure in which the data lines 132 are bent at the central portion in the pixel region P, and have a zigzag shape throughout the array substrate 101. In the gate pad portion GPA, the gate insulating layer 120 corresponding to the central portion of the gate pad electrode 117 is removed to expose the gate pad electrode 117, A data pad electrode 136 connected to the data line 132 is formed on the gate insulating layer 120 and a data pad electrode 136 electrically connected to the common line 109 is formed in the data pad unit DPA. A plurality of first common contact holes 122 exposing the first auxiliary common connection pattern 115 are formed.

이러한 공정은, 반투과 영역을 포함하는 노광 마스크(미도시)를 이용하여 상기 제 2 금속층(미도시) 위로 포토레지스트층을 형성 후, 하프톤 노광 또는 슬릿노광을 실시하여 서로 두께를 달리하는 제 1 및 제 2 포토레지스트 패턴(미도시)을 형성하고 이를 이용하여 이들 제 1 및 제 2 포토레지스트 패턴(미도시) 외부로 노출된 부분 즉, 제 1 게이트 패드 콘택홀(121)과 다수의 제 1 공통 콘택홀(122)이 형성될 부분에 대응해서 상기 제 2 금속층(미도시)과 불순물 및 순수 비정질 실리콘층(미도시)과 상기 게이트 절연막(120)을 제거함으로써 제 1 게이트 패드 콘택홀(121)과 다수의 제 1 공통 콘택홀(122)을 형성하고, 이후 얇은 두께를 갖는 상기 제 2 포토레지스트 패턴을 제거하여 새롭게 노출된 부분의 제 2 금속층(미도시)과 그 하부의 불순물 및 순수 비정질 실리콘층(미도시)을 제거하고, 나아가 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.In this process, a photoresist layer is formed on the second metal layer (not shown) using an exposure mask (not shown) including a transflective region, and then halftone exposure or slit exposure is performed to form a photoresist layer 1 and a second photoresist pattern (not shown) are formed on the first gate pad contact hole 121 and a portion exposed to the outside of the first and second photoresist patterns (not shown) (Not shown), the impurity and the pure amorphous silicon layer (not shown) and the gate insulating layer 120 are removed in correspondence with the portion where the first common contact hole 122 is to be formed, 121 and a plurality of first common contact holes 122 are formed. Then, the second photoresist pattern having a small thickness is removed to form a second metal layer (not shown) of a newly exposed portion, Amorphous silicon Removing the layer (not shown), and further removing the first photoresist pattern.

상기 데이터 배선(132)과 데이터 패드전극(136) 하부에도 상기 액티브층(123)과 불순물 비정질 실리콘 패턴(127)을 이루는 동일한 물질로 이루어진 제 1 및 제 2 패턴(124, 126)의 반도체 패턴(130)이 형성되게 된다. 이때 상기 데이터 배선(132) 하부의 상기 반도체 패턴(130)은 상기 데이터 배선(132)과 동일한 폭을 가지며 형성되는 바, 웨이비 노이즈 등은 발생하지 않으며, 개구율이 증가되게 된다. 종래의 경우, 이 단계에서 서로 분리된 형태의 소스 및 드레인 전극과 그 하부로 서로 이격하는 오믹콘택층을 형성하게 되므로 이러한 과정에서 순수 비정질 실리콘으로 이루어지는 액티브층과 상기 데이터 배선 하부의 제 1 패턴이 상기 소스 및 드레인 전극의 끝단과 상기 데이터 배선 외측으로 노출되지만, 본 발명의 경우 현 단계에서 소스 및 드레인 전극과 서로 이격하는 형태의 오믹콘택층은 형성하지 않으므로 액티브층(123)과 상기 데이터 배선(132) 하부의 제 1 패턴(124)은 노출되지 않게 되는 것이다. The semiconductor pattern of the first and second patterns 124 and 126 made of the same material forming the active layer 123 and the impurity amorphous silicon pattern 127 is formed under the data line 132 and the data pad electrode 136 130 are formed. At this time, since the semiconductor pattern 130 under the data line 132 is formed to have the same width as the data line 132, no noise or the like is generated, and the aperture ratio is increased. In this case, the source and drain electrodes separated from each other and the ohmic contact layer spaced apart from each other are formed in this step. In this process, the active layer made of pure amorphous silicon and the first pattern The ohmic contact layer is not formed at the edge of the source and drain electrodes and outside the data line. In the present invention, however, the ohmic contact layer is not formed in the active layer 123 and the data line The first pattern 124 under the first pattern 124 is not exposed.

다음, 도 8c, 9c, 10c, 11c 및 12c에 도시한 바와 같이, 각 화소영역(P)의 게이트 절연막(120) 위로 각각 적, 녹, 청색이 순차 반복되는 형태로 컬러필터층(140)을 형성한다. 이때, 상기 컬러필터층(140)은 서로 인접한 게이트 배선(105)과 공통배선(109)이 형성된 영역, 특히 상기 스위칭 영역(TrA)과, 상기 데이터 배선(132) 중 상기 게이트 배선(105)과 교차하는 부분(B)에 대해서는 형성되지 않도록 하는 것이 특징이다. 이렇게 컬러필터층(140)에 대해 스위칭 영역(TrA) 및 데이터 배선(132) 일부가 노출되도록 형성하는 이유는, 본 발명의 특징상 상기 데이터 배선(132)과 상기 스위칭 영역(TrA)에 있어 추후 분리되어 소스 전극을 이루는 상기 제 1 금속패턴(134)과 전기적으로 연결시키기 위함이다. 상기 컬러필터층(140)은 우선 적색 레지스트를 전면에 도포하고 이를 노광 및 현상하여 패터닝함으로써 일 화소영역에 적색 컬러필터 패턴(140a)을 형성하고, 이후 녹색 및 청색에 대해서도 동일한 공정을 진행함으로써 각 화소영역(P)별로 적, 녹 ,청색 컬러필터 패턴(140a, 140b, 미도시)이 순차 반복하는 형태로 형성할 수 있다. Next, as shown in FIGS. 8C, 9C, 10C, 11C, and 12C, the color filter layer 140 is formed on the gate insulating film 120 of each pixel region P in such a manner that green, do. At this time, the color filter layer 140 is formed in a region where the gate wiring 105 and the common wiring 109 adjacent to each other are formed, in particular, the switching region TrA and the gate wiring 105 in the data wiring 132 (B) is not formed. The reason why the switching region TrA and the data line 132 are partially exposed to the color filter layer 140 is that the data line 132 and the switching region TrA are separated To electrically connect the first metal pattern 134 constituting the source electrode. The color filter layer 140 is formed by forming a red color filter pattern 140a on one pixel region by applying a red resist over the entire surface, exposing and developing the same, and then performing the same process for the green and blue colors, Green, and blue color filter patterns 140a and 140b (not shown) are sequentially and repeatedly formed for each region P.

다음, 도 8d, 9d, 10d, 11d 및 12d에 도시한 바와 같이, 상기 컬러필터층(140) 상부로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 제 1 보호층(143)을 형성하고, 이를 패터닝함으로써 상기 스 위칭 영역(TrA)과 이와 인접한 게이트 및 데이터 배선(105, 132)이 교차되는 영역(B)에 대해서는 제거함으로써 상기 제 1 금속패턴(134) 및 상기 게이트 배선(105)과 교차하는 부분(B)에 대응되는 데이터 배선(132)을 노출시킨다. 이때, 게이트 및 데이터 패드부(GPA, DPA)에 있어서는 각각 상기 게이트 패드전극(117)과 상기 데이터 패드전극(136)을 노출시키는 제 2 게이트 패드 콘택홀(145) 및 데이터 패드 콘택홀(147)이 형성되며, 상기 제 1 보조공통연결패턴(115)에 대해서도 이를 노출시키는 다수의 제 2 공통 콘택홀(148)이 형성된다. 이때 제 2 게이트 패드 콘택홀(145)은 상기 제 1 게이트 패드 콘택홀(도 11c의 121)에 대응하고, 상기 제 2 공통 콘택홀(도 12c의 148)은 상기 제 1 공통 콘택홀(122)에 대응되게 된다. And then, depositing the color filter layer 140 of silicon, for the inorganic insulating material, for example, on the front to the top oxide (SiO 2) or silicon nitride (SiNx), as shown in Figure 8d, 9d, 10d, 11d and 12d of claim 1 protection layer 143 is formed and patterned to remove the region B where the switching region TrA and the adjacent gate and data wirings 105 and 132 intersect to form the first metal pattern 134 And the data line 132 corresponding to the portion B intersecting with the gate line 105 are exposed. In the gate and data pad portions GPA and DPA, a second gate pad contact hole 145 and a data pad contact hole 147 for exposing the gate pad electrode 117 and the data pad electrode 136, respectively, And a plurality of second common contact holes 148 exposing the first auxiliary common connection pattern 115 are formed. The second common contact hole (148 in FIG. 12C) corresponds to the first common contact hole 122 (FIG. 12C), and the second gate contact hole 145 corresponds to the first gate pad contact hole .

다음, 도 8d와 도 9e, 10e, 11e 및 12e에 도시한 바와 같이, 상기 제 2 게이트 패드 콘택홀(145)과 데이터 패드 콘택홀(147) 및 다수의 제 2 공통콘택홀(148)이 구비된 제 1 보호층(143) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(150)을 형성한다. 이후, 상기 투명 도전성 물질층(150) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 이를 패터닝하여, 서로 그 두께를 달리하는 제 3, 4 및 제 5 포토레지스트 패턴(185a, 185b, 185c)을 형성한다. 우선, 게이트 및 데이터 패드부(GPA, DPA)에 있어서는 상기 게이트 패드전극(117) 및 데이터 패드전극(136)에 대응하여 제 1 두께를 갖는 제 3 포토레지스트 패턴(185a)을 형성하고, 상기 컬러필터층(140)에 대응해서는 추후 화소전극과 중앙부 공통전극과 제 2 보조공통연결패턴 및 공통보조전극이 형성될 부분에 대응하여 상기 제 1 두께보다 얇은 제 2 두께의 제 4 포토레지스트 패턴(185b)을 형성하고, 스위칭 영역(TrA)에 있어 추후 소스 및 드레인 전극이 형성될 부분에 대응해서는 상기 제 2 두께보다 얇은 제 3 두께의 제 5 포토레지스트 패턴(185c)을 형성한다. 또한, 상기 게이트 배선과 교차하는 부분(B)의 데이터 배선(132)에 대응해서는 상기 제 1 두께의 제 3 포토레지스트 패턴(185a)을 형성하며, 스토리지 영역(StgA)에 있어서도 상기 제 1 두께의 제 3 포토레지스트 패턴(185a)을 형성한다. Next, as shown in FIGS. 8D and 9E, 10E, 11E and 12E, the second gate pad contact hole 145, the data pad contact hole 147 and the plurality of second common contact holes 148 are provided A transparent conductive material such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO) is deposited on the first passivation layer 143 to form a transparent conductive material layer 150. Thereafter, a photoresist layer (not shown) is formed on the transparent conductive material layer 150 to form a photoresist layer (not shown), and patterned to form third, fourth, and fifth photoresist patterns 185a, 185b, and 185c are formed. A third photoresist pattern 185a having a first thickness corresponding to the gate pad electrode 117 and the data pad electrode 136 is formed in the gate and data pad portions GPA and DPA, A fourth photoresist pattern 185b having a second thickness that is thinner than the first thickness corresponding to a portion where the second auxiliary common connection pattern and the common auxiliary electrode are to be formed, And a fifth photoresist pattern 185c having a third thickness that is thinner than the second thickness is formed corresponding to a portion where the source and drain electrodes are to be formed later in the switching region TrA. The third photoresist pattern 185a having the first thickness is formed corresponding to the data line 132 in the portion B intersecting with the gate wiring and the third photoresist pattern 185a having the first thickness A third photoresist pattern 185a is formed.

한편, 전술한 영역 이외의 영역에 대해서는 상기 투명 도전성 물질층(150)이 노출되도록 상기 포토레지스트층을 제거한다. 이때, 상기 제 5 포토레지스트 패턴(185c) 대비 더 두꺼운 두께를 갖는 제 3 및 제 4 포토레지스트 패턴(185a, 185b)은 동일한 두께를 가지며 형성되는 것이 바람직하지만 비교적 두꺼운 두께를 갖는 컬러필터층 형성에 의해 단차가 발생함으로써 두께 차이가 발생한 것이다. On the other hand, the photoresist layer is removed so that the transparent conductive material layer 150 is exposed to regions other than the above-described regions. At this time, the third and fourth photoresist patterns 185a and 185b having a larger thickness than the fifth photoresist pattern 185c are preferably formed to have the same thickness, but by forming a color filter layer having a relatively thick thickness A difference in thickness occurred due to a step difference.

다음, 도 8d와 도 9f, 10f, 11f 및 12f에 도시한 바와 같이, 상기 제 3, 4 및 제 5 포토레지스트 패턴(185a, 185b, 도 9e의 185c) 외부로 노출된 투명 도전성 물질층(도 9e, 10e, 11e 및 12e의 150)을 식각하여 제거함으로써 화소영역(P) 내부에는 서로 일정간격 이격하며 교대하는 다수의 중앙부 공통전극(166)과 다수의 화소전극(164)을 형성하고, 동시에 상기 최외각 공통전극(114)과 각각 중첩하여 보조공통전극(167)을 형성하며, 동시에 상기 보조공통전극(167)과 상기 다수의 중앙부 공통전극(166)을 연결하는 제 2 보조공통연결패턴(168)을 한다. 이때, 상기 제 2 공통연결패턴(168)은 상기 다수의 제 2 공통콘택홀(148)을 통해 그 하부에 위치한 상기 제 1 공통연결패턴(115)과 접촉하게 된다. 또한, 스위칭 영역(TrA)에 있어서 는, 상기 투명 도전성 물질층(도 9e, 10e, 11e 및 12e의 150)을 제거한 후, 그 하부의 제 1 금속패턴(도 9e의 134)과 그 하부의 불순물 비정질 실리콘 패턴(도 9e의 127)을 드라이 에칭을 실시하여 제거함으로써 상기 액티브층(123) 상부로 서로 이격하는 오믹 콘택층(128)과, 상기 오믹콘택층(128) 상부로 서로 이격하는 소스 및 드레인 전극(153, 155)을 형성하고, 동시에 상기 소스 전극(153)과 상기 데이터 배선(132)을 전기적으로 연결시키는 소스연결패턴(160)을 형성한다. 이때, 순차 적층된 상기 게이트 전극(111)과, 게이트 절연막(120)과, 액티브층(123)과 오믹콘택층(128)을 포함하는 반도체층(129)과, 소스 및 드레인 전극(153, 155)은 박막트랜지스터(Tr)를 이룬다. Next, as shown in FIGS. 8D and 9F, 10F, 11F, and 12F, a transparent conductive material layer (also shown as a part of FIG. 9C) exposed outside the third, fourth, and fifth photoresist patterns 185a, 185b A plurality of central common electrodes 166 and a plurality of pixel electrodes 164 are formed in the pixel region P at regular intervals and alternating with each other by etching and removing the same 150, A second auxiliary common connection pattern 167 which overlaps the outermost common electrode 114 to form an auxiliary common electrode 167 and simultaneously connects the auxiliary common electrode 167 and the plurality of central common electrodes 166 168). At this time, the second common connection pattern 168 is in contact with the first common connection pattern 115 located below the second common contact holes 148. 9E, 10e, 11e, and 12e) is removed, and then the first metal pattern (134 in FIG. 9E) at the lower portion and the impurity An amorphous silicon pattern (127 in FIG. 9E) is removed by dry etching to form an ohmic contact layer 128 which is spaced apart from the active layer 123 and a source and a source which are spaced apart from each other above the ohmic contact layer 128, Drain electrodes 153 and 155 are formed and a source connection pattern 160 for electrically connecting the source electrode 153 and the data line 132 is formed. The semiconductor layer 129 including the active layer 123 and the ohmic contact layer 128 and the source and drain electrodes 153 and 155 Form a thin film transistor Tr.

한편, 스토리지 영역(StgA)에 있어서는 상기 제 1 스토리지 전극의 역할을 하는 공통배선(109)에 대응하여 제 2 스토리지 전극의 역할을 하는 화소연결패턴(162)이 형성되게 된다. 또한, 상기 게이트 패드부(GPA)에 있어서는 각각 상기 제 2 게이트 패드 콘택홀(145)을 통해 상기 게이트 패드전극(117)과 접촉하는 보조 게이트 패드전극(169)이 형성되며, 상기 데이트 패드부(DPA)에 있어서는 상기 데이터 패드 콘택홀(147)을 통해 상기 데이트 패드전극(136)과 접촉하는 보조 데이터 패드전극(170)이 형성된다. In the storage region StgA, a pixel connection pattern 162 serving as a second storage electrode is formed corresponding to the common wiring 109 serving as the first storage electrode. In the gate pad portion GPA, an auxiliary gate pad electrode 169 is formed which is in contact with the gate pad electrode 117 through the second gate pad contact hole 145, The auxiliary data pad electrode 170 contacting the data pad electrode 136 through the data pad contact hole 147 is formed.

이 경우, 소스 및 드레인 전극(153, 155)은 그 양끝단에 대해 각각 상기 제 3 포토레지스트 패턴(185a)이 형성되고 있는 바, 상기 드라이 에칭에 의한 영향이 없으므로 상기 액티브층(123)이 상기 소스 및 드레인 전극(153, 155) 양끝단 외측으로 노출되지 않으며, 또한 데이터 배선(132) 또한 컬러필터층(140) 또는 상기 제 3 포토레지스트 패턴(185a)에 의해 가려지고 있는 바, 종래의 경우처럼 상기 데이터 배선(132) 하부로 제 1 패턴(126)이 노출되지 않는다. 이후, 애싱(ashing)을 진행하여 상기 제 3 두께의 제 5 포토레지스트 패턴(도 9e의 185c)을 제거함으로써 소스 전극(153) 상부의 소스연결패턴(160) 일부와 상기 드레인 전극(155) 상부의 화소연결패턴(162) 일부를 노출시킨다. 이때, 상기 제 3 및 제 4 포토레지스트 패턴(185a, 185b)도 상기 애싱(ashing)에 의해 그 두께가 줄어들게 되지만, 상기 제 5 포토레지스트 패턴(도 9e의 185c)보다 두꺼운 두께를 갖는 바, 여전히 기판(101) 상에 남아 있게 된다. In this case, since the third photoresist pattern 185a is formed at both ends of the source and drain electrodes 153 and 155, the active layer 123 is not affected by the dry etching, And the data line 132 is also covered by the color filter layer 140 or the third photoresist pattern 185a as in the case of the prior art. The first pattern 126 is not exposed under the data line 132. Then, ashing is performed to remove the fifth photoresist pattern 185c (FIG. 9E) of the third thickness, so that a portion of the source connection pattern 160 on the source electrode 153 and a portion of the drain electrode 155 A portion of the pixel connection pattern 162 is exposed. At this time, although the thickness of the third and fourth photoresist patterns 185a and 185b is reduced by the ashing, the thickness of the third and fourth photoresist patterns 185a and 185b is thicker than that of the fifth photoresist pattern 185c And remains on the substrate 101.

다음, 도 8d, 9g, 10g, 11g 및 12g에 도시한 바와 같이, 상기 그 두께가 줄어든 제 3 및 제 4 포토레지스트 패턴(185a, 185b) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 무기절연층(173)을 형성한다. 이 경우 상기 무기절연층(173)은 상기 제 3 및 제 4 포토레지스트 패턴(185a, 185b) 외부로 노출된 영역 특히 스위칭 영역(TrA)에서는 상기 소스 및 드레인 전극(153, 155) 사이로 노출된 액티브층(123)과 상기 소스 및 드레인 전극(153, 155) 상부의 소스연결패턴(160) 및 화소연결패턴(162)에 대해서 형성되게 된다. 따라서, 상기 소스 및 드레인 전극(153, 155) 사이로 노출된 액티브층(123)을 보호하는 역할을 하게 된다.Next, as shown in FIGS. 8D, 9G, 10G, 11G, and 12G, an inorganic insulating material such as SiO 2 (SiO 2) is deposited on the entire surface of the third and fourth photoresist patterns 185a and 185b, ) Or silicon nitride (SiN x) is deposited to form the inorganic insulating layer 173. In this case, the inorganic insulating layer 173 is exposed to the outside of the third and fourth photoresist patterns 185a and 185b, in particular, in the switching region TrA, in the active region exposed between the source and drain electrodes 153 and 155, The source connection pattern 160 and the pixel connection pattern 162 on the layer 123 and the source and drain electrodes 153 and 155 are formed. Therefore, it protects the active layer 123 exposed between the source and drain electrodes 153 and 155.

다음, 도 8d와 도 9h, 10h, 11h 및 12h에 도시한 바와 같이, 상기 무기절연층(도 9g, 10g, 11g 및 12g의 173)이 형성된 기판(101)을 스트립액에 노출시켜 상 기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)과 그 상면 및 측면에 형성된 상기 무기절연층(도 9g, 10g, 11g 및 12g의 173)을 제거하는 리프트 오프(lift off) 공정을 진행한다. 이때 원활한 리프트 오프(lift off) 공정 진행을 위해 상기 기판(101)을 먼저 열처리를 실시할 수도 있다. 열처리를 진행하면 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)이 부피 증가에 의해 그 상부 및 측면에 위치한 상기 무기절연층(도 9g, 10g, 11g 및 12g의 173)에 크렉(crack)이 발생하고 상기 크렉(crack)이 발생된 부분을 스트립 액이 침투함으로써 리프트 오프(lift off) 공정이 원활하게 이루어지게 된다. 도면에 있어서는 상기 무기절연층(도 9g, 10g, 11g 및 12g의 173)이 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)을 완전히 덮은 것으로 도시되고 있지만, 상기 투명 도전성 물질층(도 9e, 10e, 11e 및 12e의 150)의 패터닝 시 과식각을 진행함으로서 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b) 하부로 남게되는 다수의 화소전극(164)과 중앙부 공통전극(166)등 투명 도전성 물질로 이루어지는 구성요소는 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)의 폭보다 작은 폭을 갖게되어, 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)에 대해 언더컷 형태를 이루며 형성되며, 이러한 상태에서 무기절연물질을 증착하게 되면 실질적으로 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)의 측면과 화소전극(164)과 중앙부 공통전극(166) 등에 대해 상기 언더컷 발생 부분에서 끊김이 발생하므로, 이러한 끊김이 발생된 부분을 통해 상기 스트립액이 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b)과 접촉하게 됨으로써 분리되게 된다.Subsequently, as shown in Figs. 8D and 9H, 10H, 11H and 12H, the substrate 101 on which the inorganic insulating layer (173 of Figs. 9G, 10G, 11G and 12G) is formed is exposed to the strip liquid, 9 (g), 10g, 11g and 12g (185a and 185b), and the inorganic insulating layer (173 of Figs. 9g, 10g, 11g and 12g) formed on the upper surface and the side surfaces of the fourth photoresist pattern lift off process. At this time, the substrate 101 may be subjected to a heat treatment in order to perform a smooth lift-off process. 9g, 10g, 11g, and 12g) of the third and fourth photoresist patterns (185a and 185b of Figures 9g, 10g, 11g, and 12g) A crack is generated in the 12g 173 and the portion where the crack is generated penetrates the strip liquid, so that a lift off process is smoothly performed. 9G, 10g, 11g, and 12g of 173 are shown as completely covering the third and fourth photoresist patterns (185a and 185b of FIGS. 9g, 10g, 11g, and 12g) , The upper and lower portions of the third and fourth photoresist patterns (185a and 185b of FIGS. 9g, 10g, 11g, and 12g) are formed by advancing the superposed angle at the time of patterning the transparent conductive material layer (150 of FIGS. 9E, A plurality of pixel electrodes 164 and a central common electrode 166, which are left as a transparent conductive material, are formed on the first and second photoresist patterns 185a and 185b of the third and fourth photoresist patterns (FIGS. 9g, 10g, 11g, and 12g) 9g, 10g, 11g, and 12g, 185a and 185b). When the inorganic insulating material is deposited in this state, the first and second photoresist patterns The third and fourth photoresist patterns (FIG. 9g, 10g , 11g, and 12g of the strip electrodes 185a and 185b, the pixel electrode 164 and the central common electrode 166, and the like, 3 and the fourth photoresist pattern (185a and 185b of Figs. 9g, 10g, 11g and 12g).

따라서, 전술한 리프트 오프 공정이 마무리되면, 도시한 바와 같이 투명 도전성 물질로 이루어진 구성요소들 사이에, 즉 상기 제 3 및 제 4 포토레지스트 패턴(도 9g, 10g, 11g 및 12g의 185a 및 185b) 외부로 노출된 영역에 대응해서는 무기절연물질로 이루어진 제 2 보호층(175)이 형성되게 된다.Thus, when the above-described lift-off process is completed, the third and fourth photoresist patterns (185a and 185b of FIGS. 9g, 10g, 11g, and 12g) are formed between constituent elements made of a transparent conductive material, A second protective layer 175 made of an inorganic insulating material is formed corresponding to the exposed region.

다음, 도 8e, 9i, 10i, 11i 및 12i에 도시한 바와 같이, 선택적으로 형성된 상기 제 2 보호층(175) 위로 유기절연물질을 도포하여 유기절연물질층(미도시)을 형성하고, 이를 패터닝함으로써 상기 컬러필터층(140)이 형성된 게이트 또는 데이트 배선(105, 132) 상부에 대응하여 패턴드 스페이서(177)를 형성함으로써 본 발명에 따른 COT구조 횡전계형 액정표시장치용 어레이 기판(101)을 완성한다.Next, as shown in FIGS. 8E, 9I, 10i, 11i and 12i, an organic insulating material is applied on the second protective layer 175 selectively formed to form an organic insulating material layer (not shown) The patterned spacers 177 are formed corresponding to the upper portions of the gate or data lines 105 and 132 on which the color filter layer 140 is formed to complete the array substrate 101 for the COT structure transverse electric field type liquid crystal display according to the present invention do.

전술한 제조 방법에 의해 완성된 COT구조 횡전계형 액정표시장치용 어레이 기판(101)의 경우, 소스 및 드레인 전극(153, 155) 양끝단 외측으로 액티브층(123)이 노출되지 않는 구조가 되는 바, 오프 커런트(Ioff) 증가에 의한 박막트랜지스터(Tr)의 특성 저하를 방지할 수 있으며, 나아가 데이터 배선(132)의 외측으로 상기 액티브층(123)을 이루는 동일한 물질인 순수 비정질 실리콘으로 이루어진 제 1 패턴(124)이 노출되지 않는 바, 웨이비 노이즈 발생을 억제하여 표시품질을 향상시키게 된다.In the case of the array substrate 101 for a COT-structured transverse electric field type liquid crystal display completed by the above-described manufacturing method, the structure in which the active layer 123 is not exposed outside the both ends of the source and drain electrodes 153 and 155 And the characteristic of the thin film transistor Tr can be prevented from decreasing due to an increase in off -current (I off ) 1 pattern 124 is not exposed, the generation of the wavelet noise is suppressed and the display quality is improved.

또한, 컬러필터층(140)을 어레이 기판(101)에 각 화소영역(P)의 경계에 각 컬러필터 패턴(140a, 140b, 미도시)이 위치하도록 형성함으로써 합착 오차에 의한 마진을 줄여 개구율을 향상시키는 장점을 갖는다. Further, by forming the color filter layer 140 on the array substrate 101 so that the color filter patterns 140a and 140b (not shown) are positioned at the boundaries of the pixel regions P, the margin due to the adhesion error is reduced to improve the aperture ratio .

도 1은 일반적인 액정표시장치의 분해사시도.1 is an exploded perspective view of a general liquid crystal display device.

도 2는 종래의 COT구조 횡전계형 액정표시장치의 스위칭 소자인 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.2 is a cross-sectional view of one pixel region including a thin film transistor which is a switching element of a conventional COT-structured transverse electric field liquid crystal display device.

도 3은 본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치의 어레이 기판에 대한 하나의 화소영역에 대한 평면도.3 is a plan view of one pixel region of an array substrate of a COT-structured transverse electric field type liquid crystal display device according to an embodiment of the present invention.

도 4는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도.4 is a cross-sectional view of a portion cut along line IV-IV of FIG. 3;

도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도.5 is a cross-sectional view of a portion cut along line V-V in Fig. 4; Fig.

도 6은 본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치의 어레이 기판의 게이트 패드부에 대한 단면도.6 is a cross-sectional view of a gate pad portion of an array substrate of a COT-structured transverse electric field type liquid crystal display device according to an embodiment of the present invention.

도 7은 본 발명의 실시예에 따른 COT 구조 횡전계형 액정표시장치의 어레이 기판의 데이터 패드부에 대한 단면도.7 is a sectional view of a data pad portion of an array substrate of a COT-structured transverse electric field type liquid crystal display device according to an embodiment of the present invention.

도 8a 내지 도 8e는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 하나의 화소영역에 대한 제조 단계별 공정 평면도.8A to 8E are process plan views of a pixel region of an array substrate for a COT-structured transverse electric field type liquid crystal display according to an embodiment of the present invention.

도 9a 내지 도 9i는 도 3을 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.Figs. 9A to 9I are cross-sectional views illustrating steps taken along the cutting line IV-IV in Fig.

도 10a 내지 10i는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.Figs. 10A to 10I are cross-sectional views of the manufacturing process steps of the portion cut along the cutting line V-V in Fig. 3;

도 11a 내지 11i는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 게이트 패드부에 대한 제조 단계별 공정 단면도.11A to 11I are cross-sectional views illustrating steps of manufacturing a gate pad portion of an array substrate for a COT-structured transverse electric field type liquid crystal display according to the present invention.

도 12a 내지 12i는 본 발명에 따른 COT 구조 횡전계형 액정표시장치용 어레이기판의 데이터 패드부에 대한 제조 단계별 공정 단면도.12A to 12I are cross-sectional views illustrating a data pad portion of an array substrate for a COT-structured transverse electric field type liquid crystal display according to an embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 >Description of the Related Art

101 :(어레이)기판 105 : 게이트 배선101: (array) substrate 105: gate wiring

109 : 공통배선 111 : 게이트 전극109: common wiring 111: gate electrode

114 : 최외각 공통전극 120 : 게이트 절연막114: outermost common electrode 120: gate insulating film

123 : 액티브층 124 : 제 1 패턴123: active layer 124: first pattern

126 : 제 2 패턴 128 : 오믹콘택층126: second pattern 128: ohmic contact layer

129(123, 128) : 반도체층 130(124, 126) : 반도체 패턴129 (123, 128): semiconductor layer 130 (124, 126): semiconductor pattern

132 : 데이터 배선 140(140a, 140b) : 컬러필터층132: Data wiring 140 (140a, 140b): Color filter layer

140a, 140b : 적, 녹색 컬러필터 패턴 143 : 제 1 보호층140a, 140b: red, green color filter pattern 143: first protective layer

153 : 소스 전극 155 : 드레인 전극153: source electrode 155: drain electrode

160 : 소스연결패턴 162 : 화소연결패턴160: Source connection pattern 162: Pixel connection pattern

164 : 화소전극 166 : 중앙부 공통전극164: pixel electrode 166: central common electrode

167 : 보조공통전극 167: auxiliary common electrode

185a, 185b : 제 3 및 제 4 포토레지스트 패턴 185a and 185b: third and fourth photoresist patterns

P : 화소영역 Tr : 박막트랜지스터P: pixel region Tr: thin film transistor

TrA : 스위칭 영역TrA: switching area

Claims (15)

기판 상에 일 방향으로 연장하는 게이트 배선과 이와 이격하여 나란하게 공통배선을 형성하는 단계와;Forming a common wiring on the substrate in parallel with the gate wiring extending in one direction; 상기 게이트 배선과 공통배선 위로 상기 기판 전면에 게이트 절연막을 형성하는 단계와;Forming a gate insulating film on the entire surface of the substrate over the gate wiring and the common wiring; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과, 상기 게이트 배선 상의 박막트랜지스터가 형성될 스위칭 영역에 대응하여 액티브층과, 불순물 비정질 실리콘 패턴과, 상기 데이터 배선과 이격된 금속패턴을 순차적으로 형성하는 단계와;An active layer corresponding to the switching region in which the thin film transistor on the gate wiring is to be formed; an impurity amorphous silicon pattern; and a metal spaced apart from the data wiring, Forming patterns sequentially; 상기 스위칭 영역과 상기 게이트 배선과 데이터 배선의 교차부분 이외의 영역에 컬러필터층을 형성하는 단계와;Forming a color filter layer in a region other than a crossing portion of the switching region, the gate line, and the data line; 상기 컬러필터층 위로 제 1 보호층을 형성하는 단계와;Forming a first protective layer over the color filter layer; 상기 제 1 보호층 위로 투명 도전성 물질층을 기판 전면에 형성하는 단계와;Forming a transparent conductive material layer on the entire surface of the substrate over the first passivation layer; 상기 투명 도전성 물질층을 패터닝하여 상기 제 1 보호층 위로 상기 화소영역 내에 서로 교대하며 이격하는 다수의 화소전극과 상기 공통배선과 연결된 다수의 중앙부 공통전극을 형성하고, 상기 스위칭 영역과 상기 게이트 및 데이터 배선교차부분 대응하여 상기 데이터 배선과 상기 금속패턴과 동시에 접촉하는 소스연결패턴과, 상기 다수의 화소전극 일끝단을 연결시키며 상기 소스연결패턴과 이격하여 상기 금속패턴과 접촉하는 화소연결패턴을 형성하는 단계와; Forming a plurality of pixel electrodes alternately spaced from each other in the pixel region on the first protective layer by patterning the transparent conductive material layer and a plurality of central common electrodes connected to the common wiring, And a pixel connection pattern connecting the ends of the plurality of pixel electrodes and spaced apart from the source connection pattern to form a pixel connection pattern in contact with the metal pattern ; 상기 소스연결패턴과 상기 화소연결패턴 사이로 노출된 금속패턴과 그 하부의 불순물 비정질 실리콘 패턴을 제거하여, 소스 및 드레인 전극과 그 하부로 서로 이격하는 오믹콘택층을 형성하는 단계와;Removing the metal pattern exposed between the source connection pattern and the pixel connection pattern and the impurity amorphous silicon pattern below the source connection pattern and the pixel connection pattern to form source and drain electrodes and an ohmic contact layer spaced apart from each other below the source and drain electrodes; 상기 소스 및 드레인 전극 사이로 노출된 액티브층을 덮는 제 2 보호층을 형성하는 단계Forming a second passivation layer covering the active layer exposed between the source and drain electrodes 를 포함하는 액정표시장치용 어레이 기판의 제조방법.And a plurality of pixel electrodes formed on the substrate. 제 1 항에 있어서,The method according to claim 1, 상기 게이트 배선과 공통배선을 형성하는 단계는, The step of forming a common wiring with the gate wiring includes: 상기 공통배선에서 분기하여 상기 화소영역의 최외각에 위치하는 최외각 공통전극과, 상기 최외각 공통전극의 끝단을 연결하는 제 1 공통연결패턴을 더 형성하는 것이 특징인 액정표시장치용 어레이 기판의 제조방법.Further comprising a first common connection pattern which branches off from the common wiring and connects an outermost common electrode located at an outermost periphery of the pixel region and an end of the outermost common electrode Gt; 제 2 항에 있어서,3. The method of claim 2, 상기 제 1 보호층을 형성하는 단계는, Wherein forming the first passivation layer comprises: 상기 제 1 공통연결패턴을 노출시키는 공통 콘택홀을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.And forming a common contact hole exposing the first common connection pattern. 제 3 항에 있어서,The method of claim 3, 상기 다수의 화소전극과 상기 다수의 중앙부 공통전극과 상기 소스연결패턴과 상기 화소연결패턴을 형성하는 단계는, Wherein forming the plurality of pixel electrodes, the plurality of central common electrodes, the source connection pattern, and the pixel connection pattern comprises: 상기 다수의 중앙부 공통전극의 일끝단을 연결시키며 상기 제 1 공통연결패턴과 상기 공통콘택홀을 통해 접촉하는 제 2 공통연결패턴과, 상기 최외각 공통전극과 중첩하며 상기 제 2 공통연결패턴과 연결된 보조공통전극을 더 형성하는 액정표시장치용 어레이 기판의 제조방법.A second common connection pattern connecting one end of the plurality of central common electrodes and making contact with the first common connection pattern through the common contact hole and a second common connection pattern overlapping with the outermost common electrode, And further forming an auxiliary common electrode. 제 1 항에 있어서,The method according to claim 1, 상기 소스 및 드레인 전극과 그 하부로 서로 이격하는 오믹콘택층을 형성하는 단계는,The step of forming the source and drain electrodes and the ohmic contact layer spaced apart from each other below the source and drain electrodes, 상기 투명 도전성 물질층 위로 상기 소스 및 드레인 전극에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 다수의 화소전극 및 중앙부 공통전극과 소스연결패턴과 상기 화소연결패턴에 대응하여 상기 제 1 두께보다 두꺼운 제 2 포토레지스트 패턴을 형성하는 단계와;Forming a first photoresist pattern having a first thickness corresponding to the source and drain electrodes on the transparent conductive material layer, forming a first photoresist pattern having a first thickness corresponding to the source connection pattern and the pixel connection pattern, Forming a second photoresist pattern thicker than the first thickness; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 투명 도전성 물질층을 제거하는 단계와;Removing the transparent conductive material layer exposed outside the first and second photoresist patterns; 상기 투명 도전성 물질층이 제거됨으로써 노출된 상기 금속패턴과 그 하부의 상기 불순물 비정질 실리콘 패턴을 제거하는 단계Removing the exposed metal pattern and the impurity amorphous silicon pattern under the transparent conductive material layer; 를 포함하는 액정표시장치용 어레이 기판의 제조방법.And a plurality of pixel electrodes formed on the substrate. 제 5 항에 있어서,6. The method of claim 5, 상기 제 2 보호층을 형성하는 단계는,Wherein forming the second passivation layer comprises: 애싱을 진행하여 상기 제 1 포토레지스트 패턴을 제거하는 단계와;Performing ashing to remove the first photoresist pattern; 상기 제 1 포토레지스트 패턴이 제거됨으로써 새롭게 노출된 상기 소스연결패턴 및 화소연결패턴 위로 전면에 무기절연층을 형성하는 단계와;Forming an inorganic insulating layer on the entire surface of the newly exposed source connection pattern and the pixel connection pattern by removing the first photoresist pattern; 상기 무기절연층이 형성된 기판을 스트립액에 노출시켜 상기 제 2 포토레지스트 패턴과 그 상부 및 측면에 형성된 상기 무기절연층을 함께 제거하는 리프트 오프 공정을 진행하는 단계Exposing the substrate on which the inorganic insulating layer is formed to the strip liquid, and performing a lift-off process of removing the second photoresist pattern and the inorganic insulating layer formed on the top and side surfaces of the second photoresist pattern together 를 포함하는 액정표시장치용 어레이 기판의 제조방법.And a plurality of pixel electrodes formed on the substrate. 제 6 항에 있어서,The method according to claim 6, 상기 제 2 보호층은 상기 투명 도전성 물질로 이루어진 상기 다수의 화소전극과 다수의 중앙부 공통전극과 소스연결패턴 및 화소연결패턴 사이의 영역에 형성되는 것이 특징인 액정표시장치용 어레이 기판의 제조방법.Wherein the second protective layer is formed in a region between the plurality of pixel electrodes made of the transparent conductive material and a plurality of central common electrodes, a source connection pattern, and a pixel connection pattern. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method according to claim 1, 상기 제 2 보호층 위로 상기 게이트 및 데이터 배선에 대응하여 일정간격 이격하는 다수의 패턴드 스페이서를 형성하는 단계를 더 포함하는 액정표시장치용 어레이 기판의 제조방법.And forming a plurality of patterned spacers on the second protective layer, the patterned spacers being spaced apart from each other by a predetermined distance corresponding to the gate and data wirings. 제 1 항에 있어서,The method according to claim 1, 상기 게이트 배선과 공통배선을 형성하는 단계는,The step of forming a common wiring with the gate wiring includes: 상기 게이트 배선의 일끝단에 연결된 게이트 패드전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.And forming a gate pad electrode connected to one end of the gate wiring. 제 9 항에 있어서,10. The method of claim 9, 상기 데이터 배선과 금속패턴을 형성하는 단계는,The step of forming a metal pattern with the data line includes: 상기 데이터 배선과 연결된 데이터 패드전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법. And forming a data pad electrode connected to the data line. 제 10 항에 있어서,11. The method of claim 10, 상기 제 1 보호층을 형성하는 단계는, Wherein forming the first passivation layer comprises: 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.A gate pad contact hole exposing the gate pad electrode, and a data pad contact hole exposing the data pad electrode. 제 11 항에 있어서,12. The method of claim 11, 상기 다수의 화소전극과 상기 다수의 중앙부 공통전극과 상기 소스연결패턴과 상기 화소연결패턴을 형성하는 단계는, Wherein forming the plurality of pixel electrodes, the plurality of central common electrodes, the source connection pattern, and the pixel connection pattern comprises: 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 보조 게이트 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 보조 데이터 패드전극을 형성하는 단계를 더 포함하는 액정표시장치용 어레이 기판의 제조방법.An auxiliary gate pad electrode contacting the gate pad electrode through the gate pad contact hole and an auxiliary data pad electrode contacting the data pad electrode through the data pad contact hole, A method of manufacturing an array substrate. 제 1 항에 있어서,The method according to claim 1, 상기 화소연결 패턴은 상기 공통배선과 중첩하도록 형성함으로써 상기 게이트 절연막과 상기 제 1 보호층을 개재하여 서로 중첩하는 상기 공통배선과 화소연결패턴은 스토리지 커패시터를 형성하는 액정표시장치용 어레이 기판의 제조방법. Wherein the pixel connection pattern is formed so as to overlap with the common wiring so that the common wiring and the pixel connection pattern overlapping each other via the gate insulation film and the first protection layer form a storage capacitor . 제 1 항에 있어서,The method according to claim 1, 상기 데이터 배선과, 다수의 중앙부 공통전극과, 다수의 화소전극은 상기 화소영역의 중앙부를 기준으로 대칭적으로 꺾인 구조를 갖도록 형성되는 것이 특징인 액정표시장치용 어레이 기판의 제조방법.Wherein the data line, the plurality of central common electrodes, and the plurality of pixel electrodes are formed to have a symmetrically folded structure with respect to a central portion of the pixel region. 제 1 항에 있어서,The method according to claim 1, 상기 액티브층과 상기 불순물 비정질 실리콘 패턴 및 상기 금속패턴 각각은 동일한 형태 및 면적을 가지며 서로 완전히 중첩되도록 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.Wherein the active layer, the impurity amorphous silicon pattern, and the metal pattern each have the same shape and area, and are formed so as to completely overlap with each other.
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