KR101428115B1 - 박막 트랜지스터 어레이를 위한 전기 바이어스 스트레스를 사용한 어레이 시험 방법 - Google Patents

박막 트랜지스터 어레이를 위한 전기 바이어스 스트레스를 사용한 어레이 시험 방법 Download PDF

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Abstract

박막 트랜지스터 액정 디스플레이(TFT-LCD) 패널에서 박막 트랜지스터(TFT)의 결함을 검출하는 방법은, 상기 패널(10) 위에 배치된 TFT에 스트레스 바이어스를 인가하는 단계; 및 상기 TFT의 전기적 특성의 변화를 검출하는 단계를 포함한다. 상기 TFT의 전기적 특성의 변화는 전압 영상 광학 시스템(voltage imaging optical system) 또는 전자 빔을 사용하여 검출될 수 있다. 상기 바이어스 스트레스가 인가되는 동안 상기 패널(10)의 온도가 변할 수 있다. 상기 전기적 특성의 변화는 상기 TFT의 어레이 전반에 걸쳐서 선택적으로 검출된다.
박막 트랜지스터, 액정 디스플레이, 결함, 전하 트래핑, 문턱 전압, 스트레스 바이어스, VIOS.

Description

박막 트랜지스터 어레이를 위한 전기 바이어스 스트레스를 사용한 어레이 시험 방법{ARRAY TESTING METHOD USING ELECTRIC BIAS STRESS FOR TFT ARRAY}
본 발명은 박막 트랜지스터(thin film transistor; TFT) 어레이의 시험에 관한 것이고, 보다 구체적으로는 이러한 어레이들의 기능성 및 신뢰성의 시험에 관한 것이다.
예를 들어, 텔레비전 제품을 위한 박막 트랜지스터 액정 디스플레이(TFT-LCD)는 더 우수한 이미지 품질을 위해 더 밝은 백라이트(backlight)를 필요로 한다. 도 1은 TFT-LCD 모듈 조립체의 단면도이다. 이 적층 구조는 편광자층 14와 광학 필름 12를 포함하고, 이들에 이어 TFT 패널 10이 놓이고 상기 TFT 패널 위에는 액정층 16이 형성되며, 다음으로 백라이트 20을 포함한다. 컬러 필터 22 및 편광자 14는 액정층 16 위에 배치된다. 더 밝은 백라이트는 동작 중 TFT-LCD의 온도를 증가시키고, 이에 따라, 상기 TFT-LCD의 오프 전류(off current) Ioff를 증가시킨다. 정상적인 TFT에 대해서는, 온도의 함수로서 Ioff의 변동이 상대적으로 작기 때문에 TFT-LCD의 이미지 품질에 영향을 미치지 않는다. 그러나, TFT에 결함이 있는 경우, 온도에 따른 오프 전류의 변동은 TFT-LCD의 동작 중 이미지 품질을 악화시킬만큼 크다.
도 2는, 일반적으로 N-채널 확장형(N-channel enhancement type) 전계 효과 트랜지스터인 일반적인 비정질 실리콘(a-Si) TFT의 단면도이다. 먼저 유리판 위에 금속 게이트 40의 패턴이 형성되고, 이어서 플라즈마 향상 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD)에 의해 질화 실리콘(silicon nitride; SiN)과 같은 게이트 절연체 유전 물질 42, 그리고 비정질 실리콘 반도체(a-Si) 44 및 n+ a-Si 46이 증착된다. 다음으로 소스 금속층 48 및 드레인 금속층 50의 패턴이 형성된다. 다음으로, 상기 전체 구조 위에 패시배이션층 52가 증착된다. 상기 n+ a-Si층 46은 온 전류(ON current)를 최대화하기 위해 전자를 위한 낮은 저항의 오믹 접촉(ohmic contact)으로서 작용한다. 이는 또한 오프(OFF) 상태에서 누설 전류를 최소화하기 위해 진성층(intrinsic layer)으로의 정공의 주입을 차단한다,
TFT는 평판 디스플레이에서 스위치로서 동작한다. 만약 게이트 전압이 문턱 전압을 초과하고 소스 및 드레인 단자를 가로질러 전압이 인가되면, 상기 소스로부터 드레인으로 전류가 흐른다. 게이트층 40 및 a-Si층 44는 커패시터의 평행 플레이트들로서 작용하며, 상기 플레이트들 사이에는 유전 SiN층 42가 배치된다.
비정질 실리콘은 매우 안정적인 것은 아니고 강한 조명 또는 전하 캐리어의 주입에 노출되면 그 특성이 변경될 수 있다. 시간이 지남에 따라서, 상기 TFT의 정상 동작 중에 a-Si층 44와 SiN 유전층 42 사이의 계면이 전하를 축적할 수 있고, 이는 시간의 경과에 따른 a-Si TFT의 문턱값의 변이(shift)를 일으킬 수 있다. 정상적인 동작 조건하에서, 온-타임 중 문턱 전압의 변이는 오프-타임 중에 일어나는 문턱 전압의 변이와는 반대 극성을 갖는다. 따라서, 상기 변이는 부분적으로 서로를 상쇄한다. 또한, 상기 TFT 구동이 이러한 변이 또는 변동을 극복할 수 있는 한, 동작은 나빠지지 않는다.
도 4A는 이상적인 비정질 반도체에 대한 에너지 대역을 도시한다. 비정질 반도체에 있어서, 전도 대역과 가전자 대역(valence band) 사이의 간격에 의해 분리된 고유의 국부적 상태들이 상기 대역의 가장자리 부근에 성립된다. 그러나, 상기 비정질 물질 내의 결함 또는 결손 결합(dangling bond)과 같은 불순물들에 의해 도 4B에 도시된 바와 같이 국부적인 결함 상태를 갖는 밴드 간격이 존재한다. 상기 국부적인 결함 상태는 국부적 상태들 사이의 열적 터널링(thermally assisted tunneling)에 기인하여 0이 아닌 온도에서 전하의 이동을 일으킨다. 따라서, 일반적인 반도체와는 달리, a-Si와 같은 비정질 반도체의 활성 에너지는 에너지 간격(energy gap)보다는 이동 간격(mobility gap)에 관련된다.
TFT의 소스-드레인간 전류 ISD는 아래의 식과 같이 상태 밀도(density of state)에 관련된다:
Figure 112009007962940-pct00001
여기서, A는 상수, EC는 전도 에너지, EF는 페르미 에너지, ΨS는 상태 밀도, q는 전자의 전하, k는 볼츠만 상수, 그리고 T는 켈빈 온도이다. 도 5는 도 3에 도시된 금속-절연체-반도체(MIS) 구조의 에너지 대역을 도시한다.
상온에서 그리고 전압이 인가되지 않은 상태에서, 상기 TFT의 소스-드레인간 전류 ISD(IOFF)는 작지만 0이 아닌 값을 갖는다. 온도가 상승함에 따라, 도 6에 도시된 바와 같이 ISD가 상승한다. TFT가 백라이트에 의해 조사되어 가열되는 텔레비전과 같은 TFT-LCD 패널의 일부 응용 제품에서, 전류 IOFF는 일반적으로 충분히 낮게 유지된다.
TFT의 처리 중에, 실란(silane)의 플라즈마 향상 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 또는 유사한 물질과 방법을 통해 a-Si가 증착된다. 실리콘-실리콘간 결합이 끊어진 때 상기 증착의 결과 얻어진 a-Si 필름이 결손 결합과 함께 남게 된다. 상기 결손 결합은 상기 비정질 반도체층 내의 결함이고 대역 간격 내의 상태 밀도가 0이 되지 않는데 기여함으로써, 전하의 이동(오프 전류)을 일으킨다. 상기 결손 결함에 기인한 상태 밀도를 최소화하기 위해, 상기 a-Si에 수소가 첨가된다. TFT에 대해서는 일반적으로, a-Si:H 필름이 10 내지 20% 정도의 수소를 포함한다.
그러나, 처리 중에 상기 Si:H 결합이 우연히 부서질 수 있다. 예를 들어, a-Si:H 필름의 이온 충격 중에 고에너지 이온이 상기 Si:H 결합을 파괴시킬 수 있 고, 이는 결손 결합이 상기 상태 밀도를 증가시키고 Ioff를 더 높이도록 한다. 처리 중의 고에너지 이온의 생성은 부적절한 또는 부정확한 처리 변수에 기인할 수 있고, 하나의 독립적인(stand-alone) TFT 결함을 일으키기 보다는 전체 플레이트(패널)에 영향을 미칠 수 있다. 다시 말해서, 하나의 고립된 TFT가 아니라 패널의 전체 영역이 열악한 품질의 a-Si:H 필름을 포함할 수 있다.
정상적인 TFT는 a-Si:H 및 SiNx 필름의 상기 대역 간격에서 더 낮은 상태 밀도를 갖는 반면, 결함이 있는 TFT는 a-Si:H 및 SiNx 필름의 상기 대역 간격에서 더 높은 상태 밀도를 갖는다. 온도가 증가함에 따라, 상기 대역 간격에 갇힌 전하(즉, 트래핑된 전하)가 상기 전도 대역으로 이동하고 TFT 오프 전류에 기여한다. 따라서, 결함이 있는 TFT는 더 높은 온도에서 더 큰 Ioff를 갖게 될 것이다(도 6 참조).
TFT-LCD 텔레비전용의 조도가 높은 백라이트가 도입되기 전에는, 위에서 논의된 결함들로 인해 고장난 픽셀이 생기지 않았고, TFT의 온 및 오프 상태에 기인한 문턱 전압의 변이는 서로 상쇄되었다. 최근, 상기 TFT-LCD 패널의 제조자들은 모듈 조립체에서 고전력(따라서 가열이 쉬운) 백라이트가 이러한 결함들을 일으키고 수율에 부정적인 영향을 미친다는 사실에 주목해 왔다. 이러한 타입의 결함은 복구될 수는 없지만, 상기 결함을 제조 과정에서 충분히 일찍 검출하는 것은 제조 동작의 변수들에 대한 피드백 및 교정을 가능하게 하여 손실을 최소화하므로 중요하다.
이러한 결함들을 검출하는 하나의 공지된 방법은 온도에 대한 Ioff의 의존성을 이용한다. 오프 전류는, 모듈로 조립된 TFT-LCD 플레이트 또는 패널에 열이 인가되는 동안 측정된다. 그러나, 실제로는 TFT-LCD 제조자들에 의해 요구되는 높은 처리 속도로 이 방법을 구현하기 어렵다. 샘플링(sampling)은 수용가능한 기술이고, 현재 제조자들은 어레이가 제조되고 상당수의 조립 단계들이 완성된 후에 완전히 조립된 모듈을 시험한다. 패널을 완전히 가열하고 Ioff을 측정하는 방법의 단점들은, (a) 상기 패널을 가열하는데 필요한 시간 및 (b) 길이와 폭이 각각 2m에 이를 수 있는 대형 패널을 수용하는데 필요한 복잡한 장치이다.
LCD 패널의 어레이 시험 중에 그리고 플레이트가 패널로 분리되고 모듈로 조립되는 처리 단계들보다 훨씬 이전에, 이러한 타입의 TFT 결함을 검출하는 방법과 장치에 대한 요구는 여전히 존재한다.
박막 트랜지스터 액정 디스플레이(TFT-LCD) 패널에서 박막 트랜지스터(TFT)의 결함을 검출하는 방법은, 상기 패널 위에 배치된 TFT에 스트레스 바이어스를 인가하는 단계 및 상기 TFT의 전기적 특성의 변화를 검출하는 단계를 포함한다. 상기 TFT의 전기적 특성의 변화는 전압 영상 광학 시스템(voltage imaging optical system) 또는 전자 빔을 사용하여 검출될 수 있다.
일부 실시예에서, 상기 바이어스 스트레스가 인가되는 동안 상기 패널의 온도가 변한다. 상기 패널은 상기 바이어스 스트레스가 인가되는 동안 가열되거나 냉각될 수 있다. 일부 실시예에서, 상기 전기적 특성의 변화는 상기 TFT들의 어레이 전반에 걸쳐서 검출된다.
상기 결함 검출은 TFT 제조 레벨에서 적용되어 모듈로 조립되기 전에 결함이 있는 플레이트를 가려낸다. 상기 결함 검출은 처리 과정의 초기 단계에서 수행되고 따라서 전체 비용을 감소시킨다.
도 1은 본 발명이 속하는 기술 분야에서 공지된 평판 디스플레이(FPD) 조립체의 단면도이다.
도 2는 본 발명이 속하는 기술 분야에서 공지된 비정질 실리콘(a-Si) 박막 트랜지스터(TFT)의 단면도이다.
도 3은 본 발명이 속하는 기술 분야에서 공지된, 도 2의 TFT 내에서의 전도 채널의 형성과 전류 흐름을 도시한다.
도 4A는 본 발명이 속하는 기술 분야에서 공지된 이상적인 비정질 반도체의 에너지 대역을 도시한다.
도 4B는 본 발명이 속하는 기술 분야에서 공지된 일반적인 비정질 반도체의 에너지 대역을 도시한다.
도 5는 본 발명이 속하는 기술 분야에서 공지된 금속-절연체-반도체(metal-insulator-semiconductor; MIS)의 에너지 대역을 도시한다.
도 6은 본 발명이 속하는 기술 분야에서 공지된 TFT의 드레인-소스간 전류를 온도의 역수의 함수로서 도시한 다수의 좌표점이다.
도 7A는 전기 바이어스를 인가하기 전 MIS 디바이스의 에너지 대역을 도시한다.
도 7B는 전기 바이어스를 인가하여 전자가 대역 간격에 갇히도록 한 후의 도 7A의 상기 MIS 디바이스의 에너지 대역을 도시한다.
도 7C는 전기 바이어스를 인가하여 상기 대역 간격에 상태가 생성되도록 한 후의 도 7A의 상기 MIS 디바이스의 에너지 대역을 도시한다.
도 8은 TFT 문턱 전압 변이와 바이어스 스트레스 시간 및 바이어스 스트레스 전압의 관계를 도시한다.
도 9는 바이어스 스트레스의 인가 전후의 정상 및 불량 TFT에 대한 게이트-소스간 전압의 함수로서 드레인-소스간 전류를 도시한 다양한 그래프이다.
도 10은 본 발명의 일 실시예에 의한, TFT 내의 a-Si:H층에 관련된 결함을 검출하기 위해 수행되는 단계들의 흐름도이다.
본 발명에 의하면, TFT 패널의 결함을 검출하기 위해 미리 정해진 시간동안 전기 바이어스가 상기 TFT 패널에 인가된다. 상기 인가된 전기 바이어스는 SiNx 필름 내의 전하 트래핑(trapping) 및 a-Si:H 필름 내에서의 상태 생성의 어느 하나 또는 모두를 유도하고, 이로써 TFT 문턱 전압의 변이를 상승시킨다. 상기 문턱 전 압의 변이는 TFT IOFF 전류의 변동을 일으킨다. 상기 문턱 전압 변이량(△VT)은 상기 필름 내의 초기 상태 밀도 뿐만 아니라 인가된 바이어스 전압과 상기 바이어스의 지속 기간에 의존한다.
도 7A는 전기 바이어스를 인가하기 전 MIS 디바이스의 에너지 대역을 도시한다. 도 7B는 전기 바이어스를 인가하여 전자가 대역 간격에 갇히도록 한 후의 도 7A의 상기 MIS 디바이스의 에너지 대역을 도시한다. 도 7C는 전기 바이어스를 인가하여 상기 대역 간격에 상태가 생성되도록 한 후의 도 7A의 상기 MIS 디바이스의 에너지 대역을 도시한다.
도 8은 TFT 문턱 전압 변이와 바이어스 스트레스 시간 및 바이어스 스트레스 전압의 관계를 도시한다. 도 8에 도시된 바와 같이, 스트레스 시간이 길수록 또는 바이어스 전압 VGB가 클수록, 문턱 전압의 변이량 △VT가 더 커진다.
도 9의 그래프 100은 바이어스 스트레스의 인가 전 정상 TFT 및 결함이 있는 TFT에 대한 드레인-소스간 전류를 게이트-소스간 전압의 함수로서 도시한다. 도 9의 그래프 102는 바이어스 스트레스의 인가 후 정상 TFT에 대한 드레인-소스간 전류를 게이트-소스간 전압의 함수로서 도시한다. 도 9의 그래프 104는 바이어스 스트레스의 인가 후 결함이 있는 TFT에 대한 드레인-소스간 전류를 게이트-소스간 전압의 함수로서 도시한다. 도 9에 도시된 바와 같이, 각각의 게이트-소스간 전압에 대해서, 문턱 전압의 변이에 의해 일어난 전류의 변이는 정상 TFT보다 결함이 있는 TFT에서 더 크다.
따라서, 본 발명에 의하면, TFT 내의 a-Si:H층에 관련된 결함을 검출하기 위하여 결함의 상태 밀도를 증가시키기에 충분한 시간동안 전기 바이어스 스트레스가 인가된다. 상기 결함의 상태 밀도에 있어서의 증가는 이에 대응되는 문턱 전압 및 상기 디바이스의 IOFF의 변이를 일으킨다. 상기 스트레스가 인가된 플레이트 또는 패널은 문턱 전압이 변이되고, 다음으로 캘리포니아 95138, 산 호세, 5970 옵티칼 코트에 소재한 포톤 다이나믹스에 의해 제조되고 전압 영상 광학 시스템(VIOS) 기술을 사용하는 어레이 체커(Array Checker)와 같은 표준 TFT 어레이 테스터를 사용하여 전기적으로 시험될 수 있다. 전자 빔 기술 또는 문턱 전압의 변이를 측정하기 위한 다른 수단을 사용하는 것과 같은 다른 전기적 어레이 테스터들이 사용될 수도 있다.
도 10은 본 발명의 일 실시예에 의한, TFT 내의 a-Si:H층에 관련된 결함을 검출하기 위해 수행되는 단계들의 흐름도이다. 전기(전압) 바이어스 스트레스가 피시험 패널에 인가된다(단계 202). 상기 전압의 레벨 및 상기 바이어스의 지속 시간은 사용자에 의해 선택된다. 상기 전기 바이어스 시험의 적용이 종료된다(단계 204). 상기 바이어스 스트레스는 결함이 있는 패널이 변이된 문턱 전압을 갖게 한다. 다음으로, 전압의 변이를 측정하기 위해 포톤 다이나믹스에 의해 제조된 어레이 체커와 같은 테스터를 사용하여 픽셀 전기 시험이 수행된다. 결함의 문턱값은 상기 스트레스 시험의 적용전 또는 후에 설정된다(단계 208). 상기 바이어스 스트레스는 결함이 있는 패널이 상기 VIOS에 검출가능한 변이된 문턱 전압을 갖게 한다. 상기 결함 추출(단계 210)에 이어서, 결함의 정도에 따라 패널의 가치가 결정된다(단계 212).
일부 실시예에서, 사용자가 조정가능한 스트레스 전압은 +/-50볼트(V)이고, 사용자가 조정가능한 스트레스 시간은 1000 내지 2000초 사이에서 변화될 수 있다. 상기 스트레스는 제조 과정 중에 표본 패널 또는 모든 패널에 인가될 수 있다.
일부 실시예에서, 상기 패널에서 온도 변화가 수반된다면 상기 바이어스 스트레스 시간이 감소될 수 있다. 이와 같이, 상기 전압 스트레스의 인가와 동시에 상기 피시험 패널이 가열되거나 냉각될 수 있다. 또는, 상기 전압 스트레스의 인가전 또는 후에 상기 피시험 패널이 가열되거나 냉각될 수 있다.
상기 a-Si:H 필름의 온도가 실질적으로 250 내지 350℃인 a-Si:H의 증착 온도보다 낮은 한, 상기 TFT(정상 및 불량 모두)는 더 이상 손상되지 않는다. 상기 스트레스 시험과 함께 상기 TFT 온도를 예를 들어 50℃ 상승시키면 상기 결함을 충분히 발견할 수 있다.
열의 인가에 의해 스트레스가 인가된 TFT는 열원이 제거된 후에는 원래(정상 또는 불량) 상태로 되돌아간다. 따라서, 상기 전압 시험이 진행될 때 가열이 요구될 수 있다. 만약 전압 시험 방법이 온도에 대한 의존성을 갖는다면, 이러한 조합에는 단점이 있을 수 있다.
바이어스 전압의 인가에 의해 스트레스가 인가된 TFT는 상기 바이어스 전압이 제거된 후에는 원래(정상 또는 불량) 상태로 되돌아간다. 원래 상태로 되돌아가는 시간은 일반적으로 몇 시간일 수 있고, 대개 하루보다는 짧다. 따라서, 어레 이 테스터 장치로부터 서로 다른 위치에서 바이어스 전압이 플레이트에 인가될 수 있다. 이어서 상기 플레이트는 짧은 시간(몇 시간보다 짧음) 내에 시험을 위한 어레이 테스터 내에 놓여질 수 있다. 이는 상기 어레이 테스터의 이용율을 높게 유지하는데 도움이 된다.
본 발명의 상기 실시예들은 예시적이며 발명의 권리범위를 제한하지 않는다. 본 발명의 다양한 변형 및 등가물이 가능하다. 다른 추가, 제거 또는 변경이 본 발명의 개시 내용에 비추어 자명하고 이들은 첨부된 청구범위의 영역에 속한다.

Claims (10)

  1. 박막 트랜지스터 액정 디스플레이(TFT-LCD) 패널에서 박막 트랜지스터(TFT)의 결함을 검출하는 방법에 있어서,
    상기 패널 위에 배치된 TFT들 중 하나 또는 그 이상의 TFT에 문턱 전압 또는 오프 전류의 변화를 일으키기 위하여 상기 TFT들에 스트레스 바이어스를 인가하는 단계;
    상기 스트레스 바이어스를 종료하는 단계;
    상기 TFT들에 시험 신호를 인가하는 단계; 및
    상기 인가된 시험 신호에 따라 상기 하나 또는 그 이상의 TFT에 있어서의 상기 문턱 전압 또는 오프 전류의 변화를 검출하는 단계
    를 포함하는 TFT 결함 검출 방법.
  2. 제1항에 있어서,
    상기 하나 또는 그 이상의 TFT에 있어서의 상기 문턱 전압 또는 오프 전류의 변화는 전압 영상 광학 시스템(voltage imaging optical system)을 사용하여 검출되는 TFT 결함 검출 방법.
  3. 제1항에 있어서,
    상기 하나 또는 그 이상의 TFT에 있어서의 상기 문턱 전압 또는 오프 전류의 변화는 전자 빔을 사용하여 검출되는 TFT 결함 검출 방법.
  4. 제1항에 있어서,
    상기 스트레스 바이어스를 인가하는 동안 상기 패널의 온도를 변화시키는 단계를 더 포함하는 TFT 결함 검출 방법.
  5. 제4항에 있어서,
    상기 스트레스 바이어스를 인가하는 동안 상기 패널을 가열하는 단계를 더 포함하는 TFT 결함 검출 방법.
  6. 제4항에 있어서,
    상기 스트레스 바이어스를 인가하는 동안 상기 패널을 냉각하는 단계를 더 포함하는 TFT 결함 검출 방법.
  7. 제1항에 있어서,
    상기 하나 또는 그 이상의 TFT에 있어서의 상기 문턱 전압 또는 오프 전류의 변화를 검출하는 동안 상기 패널의 온도를 변화시키는 단계를 더 포함하는 TFT 결함 검출 방법.
  8. 제7항에 있어서,
    상기 하나 또는 그 이상의 TFT에 있어서의 상기 문턱 전압 또는 오프 전류의 변화를 검출하는 동안 상기 패널을 가열하는 단계를 더 포함하는 TFT 결함 검출 방법.
  9. 제7항에 있어서,
    상기 하나 또는 그 이상의 TFT에 있어서의 상기 문턱 전압 또는 오프 전류의 변화를 검출하는 동안 상기 패널을 냉각하는 단계를 더 포함하는 TFT 결함 검출 방법.
  10. 제1항에 있어서,
    상기 TFT들은 어레이로 배치되고,
    상기 TFT들의 어레이의 상기 하나 또는 그 이상의 TFT에 있어서의 상기 문턱 전압 또는 오프 전류의 변화를 검출하는 단계를 포함하는 TFT 결함 검출 방법.
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