KR101425635B1 - Method of manufacturing of oxide thin film transistor array substrate and oxide thin film transistor array substrate - Google Patents

Method of manufacturing of oxide thin film transistor array substrate and oxide thin film transistor array substrate Download PDF

Info

Publication number
KR101425635B1
KR101425635B1 KR1020070119287A KR20070119287A KR101425635B1 KR 101425635 B1 KR101425635 B1 KR 101425635B1 KR 1020070119287 A KR1020070119287 A KR 1020070119287A KR 20070119287 A KR20070119287 A KR 20070119287A KR 101425635 B1 KR101425635 B1 KR 101425635B1
Authority
KR
South Korea
Prior art keywords
alloy
oxide semiconductor
region
film
pattern
Prior art date
Application number
KR1020070119287A
Other languages
Korean (ko)
Other versions
KR20080048936A (en
Inventor
이제훈
양동주
인태형
김도현
홍선영
정승재
정창오
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to US11/947,725 priority Critical patent/US7772021B2/en
Publication of KR20080048936A publication Critical patent/KR20080048936A/en
Priority to US12/774,255 priority patent/US7960730B2/en
Application granted granted Critical
Publication of KR101425635B1 publication Critical patent/KR101425635B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

산화물 박막 트랜지스터 기판의 제조 방법이 제공된다. 산화물 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에 게이트 배선을 형성하고, 게이트 배선 상에 산화물 반도체 패턴 및 데이터 배선의 적층 구조를 형성하되, 산화물 반도체 패턴은 제1 영역과 제2 영역으로 구분되고 상기 제1 영역의 두께가 상기 제2 영역의 두께보다 얇도록 형성하고, 상기 데이터 배선은 상기 제2 영역 상에 형성하는 것을 포함한다.A method of manufacturing an oxide thin film transistor substrate is provided. A method of manufacturing an oxide thin film transistor substrate includes forming a gate wiring on an insulating substrate, forming a laminated structure of an oxide semiconductor pattern and a data wiring on the gate wiring, wherein the oxide semiconductor pattern is divided into a first region and a second region And the data line is formed on the second region so that the thickness of the first region is thinner than the thickness of the second region.

산화물 박막 트랜지스터, 산화물 반도체, 식각, 일함수, 채널 두께 Oxide thin film transistor, oxide semiconductor, etching, work function, channel thickness

Description

산화물 박막 트랜지스터 기판의 제조 방법 및 산화물 박막 트랜지스터 기판{Method of manufacturing of oxide thin film transistor array substrate and oxide thin film transistor array substrate }BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of manufacturing an oxide thin film transistor substrate,

본 발명은 산화물 박막 트랜지스터 기판의 제조 방법 및 이에 의해 제조된 산화물 박막 트랜지스터 기판에 관한 것으로서, 더욱 상세하게는 전하 이동도가 높고 온/오프 전류비가 높은 산화물 박막 트랜지스터의 제조 방법 및 기판에 관한 것이다.The present invention relates to a method for manufacturing an oxide thin film transistor substrate and an oxide thin film transistor substrate manufactured thereby, and more particularly, to a method for manufacturing an oxide thin film transistor having high charge mobility and high on / off current ratio and a substrate.

액정 표시 장치의 대형화 및 고품질화가 지속되면서, 액정을 구동하는 박막 트랜지스터의 전기적 특성을 향상시킬 것이 요구되고 있다. 종래의 박막 트랜지스터의 경우, 수소화 비정질 규소(hydrogenated amorphous silicon, a-Si:H)를 채널이 형성되는 반도체막으로 사용하였다.As the size and quality of the liquid crystal display device continue to increase, it is required to improve the electrical characteristics of the thin film transistor driving the liquid crystal. In the case of a conventional thin film transistor, hydrogenated amorphous silicon (a-Si: H) is used as a semiconductor film in which a channel is formed.

수소화 비정질 규소의 경우 전하 이동도 및 온/오프 전류비가 상대적으로 낮은 문제가 있다. 또한 수소화 비정질 규소의 광학 밴드 갭(optical band gap)이 약 1.8eV로서 백라이트 유닛으로부터 누설 광전류가 발생하고 댕글링 본드(dangling bond)의 증가로 인한 잔상이 발생함으로써 박막 트랜지스터의 특성이 열화되는 문제가 있다.In the case of hydrogenated amorphous silicon, there is a problem that the charge mobility and on / off current ratio are relatively low. In addition, the optical band gap of hydrogenated amorphous silicon is about 1.8 eV, a leakage photocurrent is generated from the backlight unit and a residual image due to an increase in dangling bond is generated, thereby deteriorating the characteristics of the thin film transistor have.

본 발명이 이루고자 하는 기술적 과제는 우수한 특성의 산화물 박막 트랜지스터를 구비하는 산화물 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.SUMMARY OF THE INVENTION The present invention provides a method of manufacturing an oxide thin film transistor substrate having an oxide thin film transistor having excellent characteristics.

본 발명이 이루고자 하는 다른 기술적 과제는 우수한 특성의 산화물 박막 트랜지스터를 구비하는 산화물 박막 트랜지스터 기판을 제공하고자 하는 것이다.It is another object of the present invention to provide an oxide thin film transistor substrate having an oxide thin film transistor having excellent characteristics.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical objects of the present invention are not limited to the above-mentioned technical problems, and other technical subjects not mentioned can be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따른 산화물 박막 트랜지스터 기판의 제조 방법은 절연 기판 상에 게이트 배선을 형성하고, 상기 게이트 배선 상에 산화물 반도체막 패턴 및 데이터 배선의 적층 구조를 형성하는 단계로, 상기 산화물 반도체막 패턴은 제1 영역과 제2 영역으로 구분되고 상기 제1 영역의 두께가 상기 제2 영역의 두께보다 얇도록 형성하고, 상기 데이터 배선은 상기 제2 영역 상에 형성하는 것을 포함한다.상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따른 산화물 박막 트랜지스터 기판은 절연 기판 상에 형성된 게이트 배선, 상기 게이트선 상에 형성되는 산화물 반도체 패턴으로서, 제1 영역 및 제2 영역으로 구분되고, 상기 제1 영역의 두께가 상기 제2 영역의 두께보다 얇은 산화물 반도체 패턴, 및 상기 제2 영역 상에 형성된 데이터 배선을 포함한다. According to another aspect of the present invention, there is provided a method of fabricating an oxide thin film transistor substrate, comprising: forming a gate wiring on an insulating substrate; forming a stacked structure of an oxide semiconductor film pattern and a data wiring on the gate wiring; Wherein the oxide semiconductor film pattern is divided into a first region and a second region so that the thickness of the first region is thinner than the thickness of the second region and the data line is formed on the second region According to another aspect of the present invention, there is provided an oxide thin film transistor substrate including gate lines formed on an insulating substrate, oxide semiconductor patterns formed on the gate lines, An oxide semiconductor pattern that is divided into a first region, a second region, the first region being thinner than the second region, The first comprises a data line formed on the second region.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. To fully disclose the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

비록 제1, 제2 등이 다양한 소자, 구성요소, 영역, 배선, 층 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소, 영역, 배선, 층 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소, 영역, 배선, 층 또는 섹션들을 다른 소자, 구성요소, 영역, 배선, 층 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소, 제1 영역, 제1 배선, 제1 층 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소, 제2 영역, 제2 배선, 제2 층 또는 제2 섹션일 수도 있음은 물론이다. Although elements such as first, second, etc. are used to describe various elements, components, regions, wires, layers and / or sections, these elements, components, regions, wires, layers and / It is of course not limited. These terms are only used to distinguish one element, element, region, line, layer or sections from another element, element, region, line, layer or sections. Therefore, the first element, the first element, the first region, the first wiring, the first layer or the first section, which will be described below, can be applied to the second element, the second element, , A second wire, a second layer or a second section.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다. The terms spatially relative, "below", "beneath", "lower", "above", "upper" May be used to readily describe a device or a relationship of components to other devices or components. Spatially relative terms should be understood to include, in addition to the orientation shown in the drawings, terms that include different orientations of the device during use or operation. For example, when inverting an element shown in the figures, an element described as "below" or "beneath" of another element may be placed "above" another element. Thus, the exemplary term "below" can include both downward and upward directions. The elements can also be oriented in different directions, so that spatially relative terms can be interpreted according to orientation.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용 어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은한 이상적으로 또는 과도하게 해석되지 않는다. Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.The embodiments described herein will be described with reference to cross-sectional views that are ideal schematic views of the present invention. Thus, the shape of the illustrations may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include changes in the shapes that are generated according to the manufacturing process. For example, the etched area shown at right angles may be rounded or may have a shape with a certain curvature. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 산화물 박막 트랜지스터 기판에 대해 설명한다.Hereinafter, an oxide thin film transistor substrate according to an embodiment of the present invention will be described with reference to the accompanying drawings.

먼저 도 1a 내지 도 1b를 참조하여 본 발명의 일 실시예에 따른 산화물 박막 트랜지스터 기판의 구조에 대해 설명한다. 도 1a는 본 발명의 일 실시예에 따른 산화물 박막 트랜지스터 기판의 배치도(layout diagram)이고, 도 1b는 도 1a의 산화물 박막 트랜지스터 기판을 B-B' 선을 따라 절단한 단면도이다.First, the structure of an oxide thin film transistor substrate according to an embodiment of the present invention will be described with reference to FIGS. 1A to 1B. FIG. FIG. 1A is a layout diagram of an oxide thin film transistor substrate according to an embodiment of the present invention, and FIG. 1B is a cross-sectional view of the oxide thin film transistor substrate taken along line B-B 'of FIG. 1A.

기판(10) 위에 가로 방향으로 게이트선(22)이 형성되어 있고, 게이트선(22)에 연결되어 돌기 형태로 형성된 산화물 박막 트랜지스터의 게이트 전극(26)이 형 성되어 있다. 이러한 게이트선(22) 및 게이트 전극(26)을 게이트 배선이라고 한다.A gate line 22 is formed on the substrate 10 in a lateral direction and a gate electrode 26 of an oxide thin film transistor formed in a protrusion shape connected to the gate line 22 is formed. These gate lines 22 and gate electrodes 26 are referred to as gate wirings.

또한 기판(10) 위에는 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 가로 방향으로 뻗어 있는 스토리지(storage) 전극선(28)이 형성되어 있고, 스토리지 전극선(28)에 연결되어 넓은 너비를 가지는 스토리지 전극(27)이 형성되어 있다. 스토리지 전극(27)은 후술할 화소 전극(82)과 연결된 드레인 전극 확장부(67)와 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터를 이룬다. 이러한 스토리지 전극(27) 및 스토리지 전극선(28)을 스토리지 배선이라고 한다. A storage electrode line 28 extending in the transverse direction is formed substantially parallel to the gate line 22 across the pixel region on the substrate 10 and connected to the storage electrode line 28 to form a wide width The storage electrode 27 is formed. The storage electrode 27 overlaps the drain electrode extension 67 connected to the pixel electrode 82, which will be described later, to form a storage capacitor for improving the charge storage ability of the pixel. The storage electrode 27 and the storage electrode line 28 are referred to as a storage wiring.

게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 26) 및 스토리지 배선(27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.The gate wirings 22 and 26 and the storage wirings 27 and 28 may be formed of a metal of aluminum series such as aluminum (Al) and aluminum alloy, a series metal such as silver (Ag) and silver alloy, Such as molybdenum metal, chromium (Cr), titanium (Ti), and tantalum (Ta), such as copper, molybdenum and molybdenum alloys. However, the present invention is not limited thereto, and the gate wirings 22 and 26 and the storage wirings 27 and 28 may be made of various metals and conductors.

게이트 배선(22, 26) 및 스토리지 배선(27, 28)의 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다. 게이트 절연막(30) 위에는 O와 Zn, In, Ga 또는 Sn 에서 선택된 적어도 하나 이상의 물질을 포함하는 산화물로 이루어진 산화물 반도체 패턴(42, 44)이 형성되어 있다. 예를 들어 산화물 반도체 패턴(42, 44)으로는 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaInZnO 등의 혼합 산화물이 사용될 수 있다. 이러한 산화물 반도체 패턴(42, 44)은 수소화 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도 크고, 온/오프 전류비가 105 내지 108 의 값을 가짐으로써 뛰어난 반도체 특성을 가지고 있다. 또한 산화물 반도체(42, 44)의 경우, 밴드갭(band gap)이 약 3.0 내지 3.5eV 이므로 가시광에 대하여 누설 광전류가 발생하지 않는다. 따라서 산화물 박막 트랜지스터의 순간 잔상을 방지할 수 있고, 산화물 박막 트랜지스터 하부에 광차단막을 형성할 필요가 없으므로 액정 표시 장치의 개구율을 높일 수 있다. 산화물 반도체의 특성을 향상시키기 위해 주기율표상의 3족, 4족, 5족 또는 전이원소가 추가로 포함될 수 있다.산화물 박막 트랜지스터의 경우에는 산화물 반도체 패턴과 데이터 배선의 패턴 모양이 일반적으로 서로 상이하다. 그러나, 4매 마스크 공정을 적용하는 경우 산화물 반도체 패턴(42, 44)은 산화물 박막 트랜지스터의 채널 영역을 제외하고는 후술할 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 형상으로 패터닝될 수 있다. 이는 산화물 반도체 패턴(42, 44)과 데이터 배선(62, 65, 66, 67)을 하나의 식각 마스크를 이용하여 패터닝하기 때문이며, 이에 대해서는 제조 방법 설명시 자세히 설명하도록 한다. 또한, 도 1a 및 1b에서는 4매 마스크 공정에 의해 제조된 구조를 예시하고 있으나, 본 발명의 주요 핵심 내용이 이에 한정되는 것은 아니며, 4매 마스크 공정과 다른 공정, 예컨대 5매 마스크 공정을 적용한 경우에도 본 발명의 핵심 사상을 적용하는 것은 당업자에게 자명한 사실이다. 산화물 반도체 패턴(42, 44) 및 게이트 절연막(30) 위에는 데이터 배선(62, 65, 66, 67)이 형성되어 있다. 데이터 배선(62, 65, 66, 67)은 세로 방향으로 형성되어 게이트 선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 가지(branch) 형태로 분지되어 산화물 반도체 패턴(44)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 산화물 반도체 패턴(44) 상부에 형성되어 있는 드레인 전극(66)과, 드레인 전극(66)으로부터 연장되어 스토리지 전극(27)과 중첩하는 넓은 면적의 드레인 전극 확장부(67)를 포함한다.A gate insulating film 30 made of silicon nitride (SiNx) or the like is formed on the gate wirings 22, 26 and the storage wirings 27, 28. On the gate insulating film 30, oxide semiconductor patterns 42 and 44 made of an oxide including at least one of O and Zn, In, Ga, or Sn are formed. For example, as the oxide semiconductor patterns 42 and 44, mixed oxides such as InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, and GaInZnO may be used. The oxide semiconductor patterns 42 and 44 have an effective mobility of about 2 to 100 times larger than that of hydrogenated amorphous silicon and have on / off current ratios of 10 5 to 10 8 , Lt; / RTI > Also, in the case of the oxide semiconductors 42 and 44, since the band gap is about 3.0 to 3.5 eV, no leakage photocurrent is generated with respect to visible light. Accordingly, instantaneous afterglow of the oxide thin film transistor can be prevented, and it is not necessary to form a light shielding film under the oxide thin film transistor, so that the aperture ratio of the liquid crystal display device can be increased. In order to improve the characteristics of the oxide semiconductor, Group 3, Group 4, Group 5 or Group 5 elements or transition elements on the periodic table may be further included. In the case of an oxide thin film transistor, pattern shapes of oxide semiconductor patterns and data lines are generally different from each other. However, in the case of applying the four-mask process, the oxide semiconductor patterns 42 and 44 are patterned in substantially the same shape as the data lines 62, 65, 66, and 67 to be described later except for the channel region of the oxide thin film transistor . This is because the oxide semiconductor patterns 42 and 44 and the data lines 62, 65, 66, and 67 are patterned by using one etching mask. Although FIGS. 1A and 1B illustrate the structure manufactured by the four-mask process, the present invention is not limited thereto. For example, when a four-mask process and a five-mask process are applied It is obvious to those skilled in the art to apply the core idea of the present invention. Data wirings 62, 65, 66, and 67 are formed on the oxide semiconductor patterns 42 and 44 and the gate insulating film 30. The data lines 62, 65, 66 and 67 are formed in the vertical direction and intersect the gate line 22 to form a data line 62 defining a pixel and a data line 62 branched from the data line 62 The source electrode 65 extended to the upper portion of the oxide semiconductor pattern 44 and the source electrode 65 are separated from the source electrode 65 and face the source electrode 65 about the channel portion of the gate electrode 26 or the oxide thin film transistor A drain electrode 66 formed on the oxide semiconductor pattern 44 and a drain electrode extension 67 extending from the drain electrode 66 and overlapping the storage electrode 27.

이러한 데이터 배선(62, 65, 66, 67)은 산화물 반도체 패턴(42, 44)과 직접 접촉하여 오믹 콘택(Ohmic contact)을 형성하는 물질로 구성될 수 있다. 데이터 배선(62, 65, 66, 67)이 산화물 반도체 패턴(42, 44)을 구성하는 물질보다 일함수(work function)가 작은 물질로 이루어지면 두 층간에 오믹 콘택이 이루어질 수 있다. 따라서 산화물 반도체 패턴(42, 44)을 구성하는 물질의 일함수가 약 5 eV 이상, 예를 들어 약 5.1 내지 5.3eV인 경우에는, 데이터 배선(62, 65, 66, 67)을 일함수가 약 5.3eV 이하가 되는 물질로 형성할 수 있다. 또한, 데이터 배선(62, 65, 66, 67)과 산화물 반도체 패턴(42, 44)의 일함수 값의 차이가 약 1.5eV이하로 작은 것이 접촉 저항 특성 향상에 보다 적합할 수 있다. 따라서, 산화물 반도체 패턴(42, 44)과 오믹 콘택을 이루기 위하여 데이터 배선(62, 65, 66, 67)에는 하기 표 1에서 보는 바와 같이 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, 또는 Ta 등으로 이루어진 단일막 또는 다층막의 적용이 가능하다. 또한 상기 금속에 Ti, Zr, W, Ta, Nb, Pt, Hf, O, N에서 선택된 하나이상의 원소가 포함된 합금도 적용 가능하다. The data lines 62, 65, 66, and 67 may be formed of a material that directly contacts the oxide semiconductor patterns 42 and 44 to form an ohmic contact. When the data lines 62, 65, 66, and 67 are made of a material having a lower work function than the material of the oxide semiconductor patterns 42 and 44, ohmic contacts can be formed between the two layers. Therefore, when the work function of the material constituting the oxide semiconductor patterns 42 and 44 is about 5 eV or more, for example, about 5.1 to 5.3 eV, the data lines 62, 65, 66, It can be formed of a material which becomes 5.3 eV or less. The difference between the work function values of the data wirings 62, 65, 66, 67 and the oxide semiconductor patterns 42, 44 is as small as about 1.5 eV or less, which is more suitable for improving contact resistance characteristics. In order to make ohmic contact with the oxide semiconductor patterns 42 and 44, the data lines 62, 65, 66, and 67 are formed of Ni, Co, Ti, Ag, Cu, , Nb, Au, Fe, Se, Ta, or the like. An alloy including at least one element selected from Ti, Zr, W, Ta, Nb, Pt, Hf, O and N is also applicable to the metal.

이하 표 1은 데이터 배선(62, 65, 66, 67) 으로 사용되는 금속 물질의 일함수를 나타낸 표이다.Table 1 below is a table showing the work function of the metal material used as the data lines 62, 65, 66, and 67.

[표 1][Table 1]

금속metal NiNi CoCo TiTi AgAg CuCu MoMo 일함수(eV)The work function (eV) 5.015.01 5.05.0 4.74.7 4.734.73 4.74.7 4.54.5 금속metal AlAl BeBe NbNb AuAu FeFe SeSe 일함수(eV)The work function (eV) 4.084.08 5.05.0 4.34.3 5.15.1 4.54.5 5.115.11

한편 산화물 반도체는 Al, Cu, Ag 등의 금속과 직접 접촉할 경우 상호간의 반응 내지는 확산에 의해 이들 금속을 데이터 배선(62, 65, 66, 67)으로 채용한 산화물 박막 트랜지스터의 특성 및/또는 화소 전극으로 일반적으로 사용되는 ITO 또는 IZO 등과의 오믹 콘택 특성이 나빠질 수 있다. 따라서, 데이터 배선(62, 65, 66, 67)을 이중막 또는 삼중막 구조로 형성할 수 있다. On the other hand, when the oxide semiconductor is in direct contact with a metal such as Al, Cu or Ag, the characteristics of the oxide thin film transistor employing these metals as the data lines 62, 65, 66, and 67 by mutual reaction or diffusion and / The ohmic contact characteristics with ITO or IZO generally used as electrodes can be deteriorated. Therefore, the data lines 62, 65, 66, and 67 can be formed in a double-layer structure or a triple-layer structure.

데이터 배선(62, 65, 66, 67)으로 Al 또는 Al에 Nd, Sc, C, Ni, B, Zr, Lu, Cu, Ag 등이 함유된 합금을 적용할 경우, Al 또는 Al 합금의 상부 및/또는 하부에 이종막이 적층된 다층막이 적용될 수 있다. 예를 들면, Mo(Mo 합금)/Al(Al 합금), Ti(Ti 합금)/Al(Al 합금), Ta(Ta 합금)/Al(Al 합금), Ni(Ni 합금)/Al(Al 합금), Co(Co 합금)/Al(Al 합금) 등과 같은 이중막 또는 Ti(Ti 합금)/Al(Al 합금)/Ti(Ti 합금), Ta(Ta 합금)/ Al(Al 합금)/Ta(Ta 합금), Ti(Ti 합금)/Al(Al 합금)/TiN, Ta(Ta 합금)/Al(Al 합금)/TaN, Ni(Ni 합금)/Al(Al 합금)/Ni(Ni 합금), Co(Co 합금)/Al(Al 합금)/Co(Co 합금), Mo(Mo 합금)/Al(Al 합금)/Mo(Mo 합금) 등과 같은 삼중막이 적용될 수 있다. 합금으로 표시된 물질들에는 Mo, W, Nb, Zr, V, O, N 등이 첨가되어 있을 수 있다. When an alloy containing Nd, Sc, C, Ni, B, Zr, Lu, Cu, Ag or the like is applied to Al or Al to the data lines 62, 65, 66 and 67, / Or a multi-layered film in which a heterogeneous film is laminated on the bottom can be applied. (Al alloy), Al (Al alloy), Al (Al alloy), Ti (Ti alloy) / Al Ti (Al alloy) / Ti (Ti alloy), Ta (Ta alloy) / Al (Al alloy) / Ta (Co alloy) / Al Ta alloy, Ta alloy, Al alloy, Al alloy, Ti alloy, Ti alloy, Ta alloy, A triple film such as Co (Co alloy) / Al (Al alloy) / Co (Co alloy), Mo (Mo alloy) / Al (Al alloy) / Mo (Mo alloy) Mo, W, Nb, Zr, V, O, N, etc. may be added to the materials indicated by the alloy.

한편 데이터 배선(62, 65, 66, 67)으로 Cu 또는 Cu 합금을 적용할 경우에는, 데이터 배선(62, 65, 66, 67)과 화소 전극과의 오믹 콘택 특성은 큰 문제가 없기 때문에 데이터 배선(62, 65, 66, 67)으로 Cu 또는 Cu 합금막과 산화물 반도체 패턴(42, 44)의 사이에 Mo, Ti 또는 Ta를 포함하는 막이 적용된 이중막이 적용될 수 있다. 예를 들면, Mo(Mo 합금)/Cu, Ti(Ti 합금)/Cu, TiN(TiN 합금)/Cu, Ta(Ta 합금)/Cu, TiOx/Cu 등과 같은 이중막이 적용될 수 있다. On the other hand, when Cu or a Cu alloy is applied to the data lines 62, 65, 66, and 67, the ohmic contact characteristics between the data lines 62, 65, 66, A double film may be used in which a film containing Mo, Ti or Ta is applied between the Cu or Cu alloy film and the oxide semiconductor patterns 42 and 44 as the first, second, and third semiconductor layers 62, 65, 66, and 67. For example, a double film such as Mo (Mo alloy) / Cu, Ti (Ti alloy) / Cu, TiN (TiN alloy) / Cu, Ta (Ta alloy) / Cu, TiOx / Cu and the like can be applied.

소스 전극(65)은 게이트 전극(26)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 산화물 박막 트랜지스터의 채널부를 중심으로 소스 전극(65)과 대향하도록 게이트 전극(26)과 적어도 일부분이 중첩된다. The source electrode 65 overlaps at least a portion of the gate electrode 26 and the drain electrode 66 overlaps at least a portion of the gate electrode 26 so as to face the source electrode 65 about the channel portion of the oxide thin film transistor do.

드레인 전극 확장부(67)는 스토리지 전극(27)과 중첩되도록 형성되어, 스토리지 전극(27)과 게이트 절연막(30)을 사이에 두고 스토리지 커패시터를 형성한다. 한편 화소 전극을 통하여 드레인 전극과 연결되고 드레인 전극과 동일한 단계에 의해 형성되며 스토리지 전극(27) 상에 형성되는 대항 전극(미도시)과 스토리지 전극(27)을 이용해서 스토리지 커패시터를 형성할 수 도 있고, 화소 전극과 스토리지 전극(27)의 중첩에 의해서 스토리지 커패시터를 형성할 수도 있다.The drain electrode extension 67 overlaps with the storage electrode 27 to form a storage capacitor with the storage electrode 27 and the gate insulating film 30 interposed therebetween. A storage capacitor connected to the drain electrode through the pixel electrode and formed in the same step as the drain electrode and formed using the counter electrode (not shown) and the storage electrode 27 formed on the storage electrode 27 And the storage capacitor may be formed by overlapping the pixel electrode and the storage electrode 27. [

한편 산화물 반도체 패턴(42, 44)은 산화물 박막 트랜지스터의 채널부를 제외하면 데이터 배선(62, 65, 66, 67)과 실질적으로 동일한 모양을 하고 있다. 즉 산화물 박막 트랜지스터의 채널부에서 소스 전극(65)과 드레인 전극(66)이 분리되어 있고, 산화물 박막 트랜지스터용 산화물 반도체 패턴(44)은 이곳에서 끊어지지 않고 연결되어 산화물 박막 트랜지스터의 채널을 형성한다.On the other hand, the oxide semiconductor patterns 42 and 44 have substantially the same shape as the data lines 62, 65, 66, and 67 except for the channel portion of the oxide thin film transistor. That is, the source electrode 65 and the drain electrode 66 are separated from each other in the channel portion of the oxide thin film transistor, and the oxide semiconductor pattern 44 for the oxide thin film transistor is connected without being broken here to form a channel of the oxide thin film transistor .

데이터 배선(62, 65, 66, 67) 및 이에 의해 노출된 산화물 반도체 패턴(44) 상부에는 보호막(70)이 형성되어 있다. 또한 보호막(70)은 무기막 또는 유기막으로 형성될 수 있으며 산화물 반도체 패턴(44)을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다.A protective film 70 is formed on the data wirings 62, 65, 66, 67 and the oxide semiconductor pattern 44 exposed thereby. The protective film 70 may be formed of an inorganic film or an organic film and may have a bilayer structure of a lower inorganic film and an upper organic film to protect the oxide semiconductor pattern 44.

보호막(70)에는 드레인 전극 확장부(67)를 드러내는 콘택홀(77)이 형성되어 있다.A contact hole 77 for exposing the drain electrode extension 67 is formed in the protection film 70.

보호막(70) 위에는 화소의 모양을 따라 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 콘택홀(77)을 통하여 드레인 전극 확장부(67)와 전기적으로 연결되어 있다. 여기서 화소 전극(82)은 ITO 또는 IZO 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.On the protective film 70, a pixel electrode 82 is formed along the shape of the pixel. The pixel electrode 82 is electrically connected to the drain electrode extension 67 through the contact hole 77. Here, the pixel electrode 82 may be a transparent conductor such as ITO or IZO, or a reflective conductor such as aluminum.

도 2a 내지 2c를 통하여 산화물 박막 트랜지스터의 전기적 특성에 영향을 미치는 요인들에 관하여 설명한다.The factors affecting the electrical characteristics of the oxide thin film transistor will be described with reference to FIGS. 2A to 2C.

도 2a는 도1b의 A 영역을 확대한 도면으로 제1 영역(A)의 두께(이하 'a'라 표현)와 제2 영역(B)의 두께(이하 'b'라고 표현) 를 나타내고 있다. 산화물 박막 트랜지스터에서는 상기 제1 영역(A) 및 제2 영역(B)의 적절한 두께가 요구된다. FIG. 2A is an enlarged view of the area A in FIG. 1B, and shows the thickness (hereinafter referred to as a) and the thickness (hereinafter referred to as 'b') of the first area A and the second area B, respectively. In the oxide thin film transistor, appropriate thicknesses of the first region (A) and the second region (B) are required.

도 2b는 'b'를 700Å로 고정하고 'a'만을 변화시키면서 각각의 조건에서의 산화물 박막 트랜지스터의 전기적 특성을 나타내고 있다. 상기 도2b에 의하면 'a'가 점차 감소하면서 채널층의 두께가 약 160 Å 이하가 될 경우 균일도, 표면 효과 등에 의해 산화물 박막 트랜지스터의 I-V 특성이 나빠지게 되어 표시 장치의 구동 소자로 적용할 수 없다. 2B shows the electrical characteristics of the oxide thin film transistor under each condition while changing 'b' to 700 Å and changing only 'a'. Referring to FIG. 2B, when 'a' gradually decreases and the thickness of the channel layer is less than about 160 ANGSTROM, the IV characteristics of the oxide thin film transistor deteriorate due to uniformity, surface effect, and the like, .

도 2c는 'a'를 고정하고 'b'만을 변화시키면서 각각의 조건에서의 산화물 박막 트랜지스터의 전기적 특성을 나타내고 있다. 도 2c에서 제1 그룹(g1)은 b가 1600Å~1700Å인 경우이고, 제2 그룹(g2)은 b가 1400Å~1500Å인 경우이고 제3 그룹(g3)은 b가 1300Å~1400Å인 경우이고, 제4 그룹(g4)은 b가 1100Å~1200Å인 경우이고 제5 그룹(g5)은 b가 1000Å~1100Å인 경우이고 제6 그룹(g1)은 b가 900Å~1000Å인 경우이고 제7 그룹(g7)은 b가 800Å~900Å인 경우이다. 도 2c 에서 알 수 있는 바와 같이 b값이 증가될 경우 산화물 박막 트랜지스터의 임계 전압 값이 점차 음의 값을 갖게 된다. 따라서 표시 소자를 구동하기 위해 요구되는 임계 전압 -20V 이상의 값을 얻기 위해서는 b는 1300Å 이하의 값을 가져야 한다. FIG. 2C shows the electrical characteristics of the oxide thin film transistor under each condition while fixing 'a' and changing only 'b'. 2C, the first group g1 is a case where b is 1600 to 1700 Å, the second group g2 is a case where b is 1400 Å to 1500 Å, the third group g3 is a case where b is 1300 Å to 1400 Å, The fourth group g4 is a case in which b is in a range of 1100 Å to 1200 Å, the fifth group g5 is in a range of 1000 Å to 1100 Å, the sixth group g1 is in a range of 900 Å to 1000 Å, and the seventh group g7 ) Is a case where b is 800 ANGSTROM to 900 ANGSTROM. As can be seen from FIG. 2C, when the b value is increased, the threshold voltage value of the oxide thin film transistor gradually becomes a negative value. Therefore, in order to obtain a threshold voltage higher than -20 V required for driving the display device, b must have a value of 1300 ANGSTROM or less.

도 2b와 도 2c의 결과를 종합하면, b가 a보다 크고, a 의 최소값이 160 Å이고 b의 최대값이 1300Å이므로, a는 약 160Å 이상 약 1300Å 미만일 수 있다. 따라서, b도 약 160Å 초과 약 1300Å 이하일 수 있다. 산화물 박막 트랜지스터의 이와 같은 결과는 산화물층의 물리적 특성에 기인하는 것으로 판단된다. 따라서 본 발명의 일실시예에 따른 산화물 박막 트랜지스터 기판에 따르면 b/a의 비는 1 미만이고, 적어도 0.123 이상일 수 있다. 이러한 경우, 산화물 박막 트랜지스터의 누설 전류가 감소할 수 있다. 또한, 산화물 박막 트랜지스터의 턴온시의 전류값이 증가하고, 산화물 박막 트랜지스터가 적절한 임계 전압을 가질 수 있다.2B and 2C, a may be greater than about 160 ANGSTROM and less than about 1300 ANGSTROM since b is greater than a, the minimum value of a is 160 ANGSTROM and the maximum value of b is 1300 ANGSTROM. Thus, b may be greater than about 160 ANGSTROM and less than about 1300 ANGSTROM. This result of the oxide thin film transistor is considered to be due to the physical properties of the oxide layer. Therefore, according to the oxide thin film transistor substrate according to an embodiment of the present invention, the ratio of b / a may be less than 1, and may be at least 0.123 or more. In this case, the leakage current of the oxide thin film transistor can be reduced. Further, the current value at the time of turning on the oxide thin film transistor increases, and the oxide thin film transistor can have an appropriate threshold voltage.

이하에서는 이와 같은 적절한 b/a 비를 갖는 산화물 박막 트랜지스터의 제조 방법의 다양한 실시예들을 도 3 내지 도 8을 참조하여 설명한다. 도 3 내지 도 8은 도 1b에 예시된 산화물 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.Hereinafter, various embodiments of a method for manufacturing an oxide thin film transistor having such a suitable b / a ratio will be described with reference to FIGS. 3 to 8. FIG. FIGS. 3 to 8 are process sectional views sequentially illustrating a method of manufacturing the oxide thin film transistor substrate illustrated in FIG. 1B.

먼저, 도 3에 도시된 바와 같이, 절연 기판(10) 위에 게이트 배선용 다층 금속막(미도시)를 적층한 후, 이를 패터닝하여 게이트선(22), 게이트 전극(26) 및 스토리지 전극(27)을 형성한다. 이 때 구동 방법에 따라서 스토리지 전극(27)은 형성되지 않을 수도 있다. 게이트선(22), 게이트 전극(26) 및 스토리지 전극(27)은 알루미늄 또는 알루미늄 합금의 하부막과, 몰리브덴 또는 몰리브덴 합금의 상부막이 적층된 이중막 구조로 이루어질 수 있다. 이어서, 도 3에 도시된 바와 같이 기판(10), 게이트 배선(22, 26) 및 스토리지 배선(27, 28)의 위에 게이트 절연막(30)을 예를 들어, 플라즈마 강화 화학 기상 증착법(Plasma Enhanced CVD, PECVD) 또는 리액티브 스퍼터링(reactive sputtering)을 이용하여 증착한다. 3, a multilayered metal film for gate wiring (not shown) is deposited on the insulating substrate 10 and patterned to form the gate line 22, the gate electrode 26, and the storage electrode 27, . At this time, the storage electrode 27 may not be formed according to the driving method. The gate line 22, the gate electrode 26 and the storage electrode 27 may be formed of a double film structure in which a lower film of aluminum or an aluminum alloy and an upper film of a molybdenum or molybdenum alloy are stacked. 3, a gate insulating film 30 is formed on the substrate 10, the gate wirings 22 and 26, and the storage wirings 27 and 28 by, for example, plasma enhanced chemical vapor deposition (CVD) , PECVD) or reactive sputtering.

그리고 게이트 절연막(30) 위에 산화물 반도체막(40) 및 데이터 배선용 도전막(60)을 예를 들어, RF(radio frequency) 스퍼터링이나 DC(direct current) 스퍼터링을 이용하여 증착한다. 이 때 4매 마스크 공정을 이용하여 산화물 박막 트랜지스터를 제조하는 경우에는 산화물 반도체막(40)과 데이터 배선용 도전막(60)을 연속하여 증착할 수 있기 때문에 산화물 반도체막(40) 증착 단계와 데이터 배선용 도전막(60) 증착 단계 사이에 진공을 깨지 않는 상태를 유지할 수 있다. 이와 같이 산화물 반도체막(40) 및 데이터 배선용 도전막(60)을 하나의 진공 챔버 내에 진공을 깨지 않고 연속적으로 증착함으로써 산화물 반도체막(40)이 대기 중에서 산소에 영향을 받아서 특성이 저하되는 것을 방지하여 산화물 박막 트랜지스터 특성을 더 욱 향상 시킬 수 있다. The oxide semiconductor film 40 and the conductive film 60 for a data wiring are deposited on the gate insulating film 30 by using RF (radio frequency) sputtering or DC (direct current) sputtering, for example. In this case, when an oxide thin film transistor is manufactured using the four-mask process, the oxide semiconductor film 40 and the data wiring conductive film 60 can be continuously deposited. Therefore, in the deposition step of the oxide semiconductor film 40, It is possible to maintain a state in which the vacuum is not broken between the conductive films 60 and the deposition steps. By continuously depositing the oxide semiconductor film 40 and the data wiring conductive film 60 in one vacuum chamber without breaking the vacuum, it is possible to prevent the oxide semiconductor film 40 from being affected by oxygen in the atmosphere, So that the characteristics of the oxide thin film transistor can be further improved.

이어서 데이터 배선용 도전막(60)의 상부에 감광막을 도포한다. 마스크를 통하여 감광막에 빛을 조사한 후 현상하여, 감광막 패턴(114)을 형성한다. 감광막 패턴(114)은 데이터 배선용 도전막(60)을 노출시키는 노출 영역(C)과, 데이터 배선용 도전막(60)과 오버랩되는 제1 두께 영역(A) 및 제2 두께 영역(B)을 포함한다. 제1 두께 영역(A)은 산화물 박막 트랜지스터의 채널부, 즉 소스 전극(도 1b의 65)과 드레인 전극(도 1b의 66) 사이에 위치한다. 제2 두께 영역(B)은 제1 두께 영역(A)의 양측에 위치한다. 제1 두께 영역(A)은 제2 두께 영역(B)보다 얇다. 이 때 제1 두께 영역(A)의 두께와 제2 두께 영역(B)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다를 수 있다.Subsequently, a photosensitive film is coated on the conductive film 60 for data wiring. The photoresist film is irradiated with light through a mask and then developed to form a photoresist pattern 114. The photoresist pattern 114 includes an exposed region C for exposing the data wiring conductive film 60 and a first thickness region A and a second thickness region B overlapping the data wiring conductive film 60 do. The first thickness region A is located between the channel portion of the oxide thin film transistor, that is, between the source electrode (65 in FIG. 1B) and the drain electrode (66 in FIG. The second thickness region (B) is located on both sides of the first thickness region (A). The first thickness region (A) is thinner than the second thickness region (B). At this time, the ratio of the thickness of the first thickness region A to the thickness of the second thickness region B may differ depending on processing conditions in an etching process to be described later.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit), 격자 형태의 패턴 또는 반투명막을 이용한 마스크를 사용할 수 있다. 또한 리플로우가 가능한 물질로 이루어진 감광막을 이용하여 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 이러한 얇은 두께의 제1 두께 영역(A) 을 형성할 수도 있다.As described above, there are various methods of varying the thickness of the photoresist layer depending on the position, and a slit, a lattice pattern, or a mask using a semitransparent film can be used to adjust the light transmittance. In addition, by using a photoresist film made of a material capable of reflowing, the photoresist film is exposed by a conventional mask, which is divided into a portion through which light is completely transparent and a portion through which light can not be completely transmitted, The first thickness region A having such a small thickness can be formed by letting a part of the photoresist film flow down.

도 4를 참조하면, 감광막 패턴(114)을 식각 마스크로 이용하여 데이터 배선용 도전막(60) 및 산화물 반도체막(40)을 식각한다. 식각 결과, 제1 및 제2 두께 영역(A, B) 하부에 도전막 패턴(62, 64)과 그 하부의 산화물 반도체막 패턴(42, 43)이 남고, 노출 영역(C)의 데이터 배선용 도전막(60) 및 산화물 반도체막(40)은 모두 제거되어 그 하부의 게이트 절연막(30)이 노출된다. 이 때 남은 도전막 패턴(62, 64)의 소스 전극(도 1b의 65) 및 드레인 전극(도 1b의 66)은 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(도 1b의 62, 65, 66, 67)의 형태와 동일하다.Referring to FIG. 4, the data wiring conductive film 60 and the oxide semiconductor film 40 are etched using the photoresist pattern 114 as an etching mask. As a result of the etching, the conductive film patterns 62 and 64 and the oxide semiconductor film patterns 42 and 43 thereunder are left under the first and second thickness regions A and B, The film 60 and the oxide semiconductor film 40 are both removed and the gate insulating film 30 under the oxide film is exposed. 1B), except that the source electrode (65 in FIG. 1B) and the drain electrode (66 in FIG. 1B) of the remaining conductive film patterns 62 and 64 are connected without being separated. 66, and 67, respectively.

감광막 패턴(114)을 식각 마스크로 이용하여 데이터 배선용 도전막(60) 및 산화물 반도체막(40)을 식각하는 방법은 이들을 구성하는 물질의 종류 및 식각 공정의 제한 변수에 따라 매우 다양한 식각 방식이 적용될 수 있다. A method of etching the data wiring conductive film 60 and the oxide semiconductor film 40 by using the photoresist pattern 114 as an etching mask may be applied to a variety of etching methods depending on the kind of materials constituting the material and the limiting parameters of the etching process .

데이터 배선용 도전막(60)을 Mo 또는 Mo 합금막과 Al 또는 Al 합금막을 포함하는 이중막 또는 삼중막으로 형성하고, 산화물 반도체막(40)을 Ga, In, 또는 Zn 중에서 적어도 하나 이상의 원소와 O를 포함하는 산화물 반도체막으로 형성한 경우에는 아래와 같은 다양한 식각 방식이 사용될 수 있다. The data wiring conductive film 60 is formed of a double or triple film including an Mo or Mo alloy film and an Al or Al alloy film and the oxide semiconductor film 40 is formed of at least one element of Ga, The following various etching methods may be used.

일 방법에 따르면, 데이터 배선용 도전막(60) 및 산화물 반도체막(40)을 아래 표 2의 1 조건의 혼합 식각액을 사용하여 연속적으로 일괄 습식 식각할 수 있다. 데이터 배선용 도전막(60) 및 산화물 반도체막(40)을 연속적으로 일괄 식각함으로써, 산화물 박막 트랜지스터의 제조 공정이 단순해질 수 있다. According to one method, the data wiring conductive film 60 and the oxide semiconductor film 40 can be continuously wet-etched continuously using the mixed etching solution of one condition shown in Table 2 below. By continuously etching the conductive film for data wiring 60 and the oxide semiconductor film 40 in a batch manner, the manufacturing process of the oxide thin film transistor can be simplified.

다른 방법에 따르면, 데이터 배선용 도전막(60)은 습식 식각하고, 산화물 반도체막(40)은 건식 식각할 수 있다. 산화물 반도체막(40)의 건식 식각시 불소 계열의 식각 가스에 Ar 또는 He이 혼합된 식각 가스를 사용할 수 있다. 불소 계열의 식 각 가스로는 CHF3, CF4 등이 사용될 수 있다. 또, 산화물 반도체막(40)의 건식 식각시 C, H, O 등이 포함된 가스를 이용하여 수행할 수도 있다.According to another method, the data wiring conductive film 60 can be wet-etched and the oxide semiconductor film 40 can be dry-etched. Etching gas mixed with Ar or He may be used as the fluorine-based etching gas when the oxide semiconductor film 40 is dry-etched. CHF 3 , CF 4, and the like may be used as the fluorine-based gas. It is also possible to perform the dry etching of the oxide semiconductor film 40 using a gas containing C, H, O, or the like.

또 다른 방법에 따르면, 데이터 배선용 도전막(60)은 불소계열의 식각 가스, 염소 계열의 식각 가스 또는 이들의 혼합 가스를 이용하여 건식 식각하고 산화물 반도체막(40)은 습식 식각할 수 있다. 데이터 배선용 도전막(60)을 건식 식각하면 이방성 식각의 특성으로 인하여 보다 미세한 패터닝이 가능할 수 있다. 불소 계열의 식각 가스로는 SF6, CF4, XeF2, BrF2, ClF2 등이 있고, 염소 계열의 식각 가스로는 Cl2, BCl3, HCl 등이 있다. 예를 들면, Mo막은 Cl2와 O2의 혼합 가스를 이용하고, Al막은 SF6 및 Cl2 혼합 가스를 이용해서 건식 식각을 진행할 수 있다. 산화물 반도체막(40)의 습식 식각은 불산, 황산, 염산 및 이들의 조합에 탈이온수를 혼합한 식각액 또는 아래 표 2의 1 조건의 혼합 식각액을 사용하여 진행할 수도 있다. According to another method, the conductive film for data wiring 60 may be dry-etched using a fluorine-based etching gas, a chlorine-based etching gas, or a mixture gas thereof, and the oxide semiconductor film 40 may be wet-etched. When the conductive pattern 60 for data wiring is dry-etched, finer patterning can be performed due to the characteristics of anisotropic etching. Examples of fluorine-based etching gases include SF 6 , CF 4 , XeF 2 , BrF 2 , and ClF 2 , and chlorine-based etching gases include Cl 2 , BCl 3 , and HCl. For example, a mixed gas of Cl 2 and O 2 can be used for the Mo film, and a dry etching can be performed for the Al film using the mixed gas of SF 6 and Cl 2. The wet etching of the oxide semiconductor film 40 may be performed using an etchant in which deionized water is mixed with hydrofluoric acid, sulfuric acid, hydrochloric acid, or a combination thereof, or a mixed etchant under the conditions shown in Table 2 below.

또 다른 방법에 따르면, 데이터 배선용 도전막(60)과 산화물 반도체막(40) 모두 건식 식각할 수 있다.According to another method, both the conductive film for data wiring 60 and the oxide semiconductor film 40 can be dry-etched.

상기 방법들 중에서 데이터 배선용 도전막(60)과 산화물 반도체막(40)이 동일 식각 조건에서 연속적으로 식각되는 방법이 제조 공정 단순화 측면에서 효과적이다. 또한, 데이터 배선용 도전막(60)의 식각을 습식 식각으로 진행하여 산화물 반도체막(40)이 건식 식각으로 인한 손상을 받지 않도록 하는 방법이 보다 더 효과적일 수 있다. Among the above methods, a method in which the conductive film for data wiring 60 and the oxide semiconductor film 40 are successively etched under the same etching condition is effective in terms of simplification of the manufacturing process. It is also possible that a method of advancing the etching of the data wiring conductive film 60 by wet etching so that the oxide semiconductor film 40 is not damaged by dry etching may be more effective.

[표 2][Table 2]

구분division 1One 33 22 식각 방식Etching method 습식 식각Wet etching 습식 식각Wet etching 건식 식각Dry etching 조성Furtherance 인산(60~80wt%)
질산(3~15wt%)
초산(3~20wt%)
순수(0~10wt%)
기타 첨가물Phosphoric acid (60 to 80 wt%)
Nitric acid (3 to 15 wt%)
Acetic acid (3 to 20 wt%)
Pure water (0 to 10 wt%)
Other additives 에틸렌글리콜
(0.1~30wt%)
HNO3(0.1~20wt%)
H2SO4(0.01~5wt%)
순수(잔량)
기타 첨가물.Ethylene glycol
(0.1 to 30 wt%)
HNO3 (0.1 to 20 wt%)
H2SO4 (0.01 to 5 wt%)
Pure water
Other additives. O2, Cl2
(O2/Cl2
=0.1~10(sccm/sccm) O2, Cl2
(O2 / Cl2
= 0.1 to 10 (sccm / sccm) 데이터배선용도전막
(Mo,Al,Cu,Ti,Ta)
식각 속도Conductive film for data wiring
(Mo, Al, Cu, Ti, Ta)
Etching rate 60~150Å/sec60 ~ 150 A / sec 0.5~2Å/sec0.5 to 2 Å / sec 900~5400
Å/min900 to 5400
Å / min 산화물반도체막
(Ga, In, Zn, Sn, O)
식각 속도The oxide semiconductor film
(Ga, In, Zn, Sn, O)
Etching rate 10~30 Å/sec10 ~ 30 Å / sec 10~30 Å/sec10 ~ 30 Å / sec 30~300 Å/sec30 ~ 300 Å / sec 산화물반도체막에 대한 데이터배선용도전막의 식각 선택비Etch selectivity of the conductive film for data wiring to the oxide semiconductor film 2:1~15:12: 1 to 15: 1 0.017:1 ~ 0.2:10.017: 1 to 0.2: 1 3:1 ~ 18:13: 1 to 18: 1

데이터 배선용 도전막(60)을 Mo, Ti, Ta 또는 이들 각각의 합금막으로 이루어진 막과 Cu 또는 Cu 합금막으로 이루어진 막을 포함하도록 형성하고, 산화물 반도체막(40)을 Ga, In, 또는 Zn 중에서 적어도 하나 이상의 원소와 O를 포함하는 산화막 반도체막으로 형성한 경우에는 아래와 같은 다양한 식각 방식이 사용될 수 있다. The data wiring conductive film 60 is formed to include a film made of Mo, Ti, Ta, or an alloy film thereof and a film made of a Cu or Cu alloy film, and the oxide semiconductor film 40 is formed of Ga, In, or Zn In the case of an oxide semiconductor film containing at least one element and O, the following various etching methods can be used.

일 방법에 따르면, 데이터 배선용 도전막(60) 및 산화물 반도체막(40)을 H2O2, HF(1~2%) 및 첨가물의 혼합 식각액, 인산, 질산(1~5wt%), 초산, 황산 및 첨가물의 혼합 식각액, 또는 상기 표 2의 1 조건의 혼합 식각액을 사용하여 연속적으로 일괄 습식 식각할 수 있다. 데이터 배선용 도전막(60) 및 산화물 반도체막(40)을 연속적으로 일괄 식각함으로써, 산화물 박막 트랜지스터의 제조 공정이 단순해질 수 있다. 이 방법은 Mo(Mo합금)/Cu(Cu합금)의 이중막으로 이루어진 데이터 배선용 도전막(60)의 경우에 보다 효과적으로 적용할 수 있다. According to one method, the data wiring conductive film 60 and the oxide semiconductor film 40 are formed using a mixed etching solution of H 2 O 2 , HF (1 to 2%) and additives, phosphoric acid, nitric acid (1 to 5 wt% Sulfuric acid and an additive, or a mixed etchant of the one condition in Table 2 above. By continuously etching the conductive film for data wiring 60 and the oxide semiconductor film 40 in a batch manner, the manufacturing process of the oxide thin film transistor can be simplified. This method can be more effectively applied to the case of the conductive film 60 for a data wiring composed of a double film of Mo (Mo alloy) / Cu (Cu alloy).

다른 방법에 따르면, 데이터 배선용 도전막(60)은 습식 식각하고, 산화물 반 도체막(40)은 건식 식각할 수 있다. According to another method, the data wiring conductive film 60 can be wet-etched and the oxide semiconductive film 40 can be dry-etched.

또 다른 방법에 따르면, 데이터 배선용 도전막(60)이 Ti(Ti합금)/ Cu(Cu합금)의 이중막 또는 Ta(Ta합금)/ Cu(Cu합금)의 이중막으로 이루어진 경우에는 Cu(Cu합금)막은 H2O2를 포함하지 않는 식각액을 사용하여 습식 식각하고, 하부의 Ti(Ti합금)막 또는 Ta(Ta합금)막은 건식 식각하는 것이 공정 안정성 측면에서 유리할 수 있다. Ti(Ti합금)막 또는 Ta(Ta합금)막의 건식 식각은 Cl2, O2, SF6를 주 식각 가스로 사용하여 진행할 수 있다. 이 경우 하부 산화물 반도체막(40)은 건식 또는 습식 식각 어느 방법이라도 사용할 수 있다. According to another method, when the data wiring conductive film 60 is a double film of Ti (Ti alloy) / Cu (Cu alloy) or a double film of Ta (Ta alloy) / Cu (Cu alloy) Alloy) film may be advantageous from the viewpoint of process stability by performing wet etching using an etchant containing no H 2 O 2 and dry etching the underlying Ti (Ti alloy) film or Ta (Ta alloy) film. The dry etching of Ti (Ti alloy) film or Ta (Ta alloy) film can be performed using Cl 2 , O 2 , and SF 6 as the main etching gas. In this case, the lower oxide semiconductor film 40 can be used either dry or wet etching.

이어서 도 5를 참조하면, 감광막 패턴(114)의 제1 두께 영역(A)을 에치백(etch-back)하여 제거하여 채널부 상의 도전막 패턴(64)을 노출시키는 감광막 패턴(114')을 형성한다. 노출된 도전막 패턴(64) 표면에 남아 있는 감광막 잔재는 애싱(ashing) 공정으로 제거할 수 있다.5, a photoresist pattern 114 'for removing the first thickness region A of the photoresist pattern 114 by etch-back to expose the conductive film pattern 64 on the channel portion, . The remaining photoresist film on the exposed surface of the conductive film pattern 64 can be removed by an ashing process.

다음으로 도 6에 도시된 바와 같이 에치백 제거 단계에 의해 노출된 도전막 패턴(64)을 습식 식각, 건식 식각 또는 습식 및 건식의 혼합 식각의 방법으로 제거한다. 이 때, 산화물 반도체막(40)에 대한 도전막 패턴(64)의 습식 식각 선택비는 2:1 내지 15:1이 되는 것이 적절하며, 건식 식각 선택비는 적어도 3:1 이상이 되는 것이 적절하다. Next, as shown in FIG. 6, the conductive film pattern 64 exposed by the etch-back removing step is removed by wet etching, dry etching, or wet etching and dry etching. In this case, the wet etching selectivity ratio of the conductive film pattern 64 to the oxide semiconductor film 40 is preferably 2: 1 to 15: 1, and the dry etching selectivity is preferably at least 3: 1 or more Do.

습식 식각은 상기 표 2의 1 조건의 혼합 식각액을 사용하여 수행할 수 있다. 습식 식각은 또한 불산, 황산, 염산 및 이들의 조합에 탈이온수를 혼합한 식각액을 사용하여 수행할 수도 있다. 건식 식각은 상기 표 2의 2 조건의 혼합 식각 가스를 사용하여 수행하거나, 앞에서 언급한 다양한 건식 식각 방법을 사용하여 수행할 수 있다. 도전막 패턴(64)이 Ti(Ti합금)/ Cu(Cu합금)의 이중막 또는 Ta(Ta합금)/ Cu(Cu합금)의 이중막으로 이루어진 경우에는 앞에서 설명한 습식 후 건식 방법을 사용하여 수행할 수도 있다. The wet etching can be carried out using the mixed etching solution of the condition 1 in Table 2 above. Wet etching may also be performed using an etchant in which deionized water is mixed with hydrofluoric acid, sulfuric acid, hydrochloric acid, and combinations thereof. The dry etching can be performed by using the mixed etching gas of the two conditions shown in Table 2, or by using various dry etching methods mentioned above. When the conductive film pattern 64 is made of a double film of Ti (Ti alloy) / Cu (Cu alloy) or a double film of Ta (Ta alloy) / Cu (Cu alloy), the above- You may.

도전막 패턴(64)을 식각하는 경우에 식각시의 선택비에 따라 채널부의 산화물 반도체막 패턴(44)의 일부가 식각되어 b/a 비는 1 미만의 값을 가지게 된다. 이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 65, 66, 67)이 완성된다. When the conductive film pattern 64 is etched, a portion of the oxide semiconductor film pattern 44 in the channel portion is etched according to the selection ratio at the time of etching, so that the b / a ratio has a value of less than 1. In this way, the data lines 62, 65, 66, and 67 are completed while the source electrode 65 and the drain electrode 66 are separated.

이어서 도 7에 도시된 바와 같이 감광막 패턴(114')을 제거하여 데이터 배선(62, 65, 66, 67)을 완성한다. Then, the photoresist pattern 114 'is removed as shown in FIG. 7 to complete the data lines 62, 65, 66, and 67.

이어서, 도 8에 도시된 바와 같이 상기 결과물 상에 보호막(70)을 형성하고 보호막(70)을 식각하여 드레인 전극 확장부(67)를 드러내는 콘택홀(77)을 형성한다. 이 경우 보호막(70)이 감광성 물질일 경우 보호막을 사진 식각법을 이용하여 상기 콘택홀(77) 패턴을 형성하고 감광성 물질이 아닐 경우 추가적인 감광 마스크 공정을 통하여 상기 콘택홀(77) 패턴을 형성한다. 8, a protective film 70 is formed on the resultant structure, and the protective film 70 is etched to form a contact hole 77 for exposing the drain electrode extension 67. Next, as shown in FIG. In this case, if the protective film 70 is a photosensitive material, the contact hole 77 pattern is formed using a photolithography method, and if the protective film 70 is not a photosensitive material, the contact hole 77 pattern is formed through an additional photoresist mask process .

마지막으로, 도 1b에 도시한 바와 같이, ITO, IZO 등과 같은 투명 도전체 또는 반사성 도전체를 증착하고 사진 식각하여 드레인 전극 확장부(67)와 연결된 화소 전극(82)을 형성한다.Finally, as shown in FIG. 1B, a transparent conductor such as ITO, IZO, or the like is deposited and photolithographically etched to form a pixel electrode 82 connected to the drain electrode extension 67.

도 3 내지 도 8에는 4매 마스크 공정을 사용하는 방법이 예시되어 있으나, 5 매 마스크 공정을 적용하여서 본 발명의 실시예들에 따른 산화물 박막 트랜지스터를 제조할 수도 있다. FIGS. 3 to 8 illustrate a method using a four-mask process, but a five-mask process may be used to fabricate an oxide thin film transistor according to embodiments of the present invention.

5매 마스크 공정을 적용할 경우에는 산화물 반도체막(40)만 먼저 증착한 후, 산화물 반도체막 패턴(43)으로 식각한다. 식각은 상기 표 2의 1 또는 2 조건의 식각액을 사용하여 식각할 수 있다. In the case of applying the five-mask process, only the oxide semiconductor film 40 is first deposited, and then the oxide semiconductor film pattern 43 is etched. The etch can be etched using the etchant of Condition 1 or 2 of Table 2 above.

산화물 반도체막 패턴(43)이 형성된 기판 전면에 데이터 배선용 도전막(60)을 형성하고, 이를 식각하여 도전막 패턴(64)을 형성한다. 이후, 채널부의 도전막 패턴(64)을 습식 식각, 건식 식각 또는 습식 및 건식의 혼합 식각 방법으로 제거한다. 이 때, 산화물 반도체막 패턴(43)에 대한 도전막 패턴(64)의 습식 식각 선택비는 2:1 내지 15:1이 되는 것이 적절하며, 건식 식각 선택비는 적어도 3:1 이상이 되는 것이 적절하다. A conductive film 60 for a data line is formed on the entire surface of the substrate on which the oxide semiconductor film pattern 43 is formed and is etched to form a conductive film pattern 64. Thereafter, the conductive film pattern 64 of the channel portion is removed by a wet etching, a dry etching, or a wet etching and a dry etching. At this time, it is preferable that the wet etching selectivity ratio of the conductive film pattern 64 to the oxide semiconductor film pattern 43 is 2: 1 to 15: 1, and the dry etching selectivity is at least 3: 1 proper.

식각시의 선택비에 따라 채널부의 산화물 반도체막 패턴(44)의 일부가 식각되어 b/a 비는 1 미만의 값을 가지게 된다. 이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 65, 66, 67)이 완성된다. A part of the oxide semiconductor film pattern 44 of the channel portion is etched according to the selectivity ratio at the time of etching so that the b / a ratio has a value less than 1. In this way, the data lines 62, 65, 66, and 67 are completed while the source electrode 65 and the drain electrode 66 are separated.

이후 공정은 4매 마스크 공정과 실질적으로 동일하므로 구체적인 설명을 생략한다. The subsequent process is substantially the same as the four-mask process, so a detailed description thereof will be omitted.

본 발명에 따른 산화물 박막 트랜지스터 기판의 제조 방법은 상술한 실시예 외에도 산화물 박막 트랜지스터 어레이 위에 색필터를 형성하는 COA(Color filter On Array) 구조 또는 산화물 박막 트랜지스터 어레이를 형성하기 전에 색필터를 형성하는 AOC(Array on Color filter) 구조에도 용이하게 적용될 수 있다.The method of manufacturing an oxide thin film transistor substrate according to the present invention may include a color filter on array (COA) structure for forming a color filter on an oxide thin film transistor array or a color filter on array (AOC) for forming a color filter before forming an oxide thin film transistor array. (Array on Color filter) structure.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It is to be understood that the invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

도 1a는 본 발명의 일 실시 예에 따른 산화물 박막 트랜지스터 기판의 배치도이다.1A is a layout diagram of an oxide thin film transistor substrate according to an embodiment of the present invention.

도 1b는 도 1a의 산화물 박막 트랜지스터 기판을 B-B' 선을 따라 절단한 단면도이다.FIG. 1B is a cross-sectional view of the oxide thin film transistor substrate of FIG. 1A taken along line B-B '.

도 2a는 도 1b의 A 영역을 확대한 도면이다.FIG. 2A is an enlarged view of the area A of FIG. 1B.

도 2b는 본 발명의 일 실시예에 따른 산화물 박막 트랜지스터의 전기적 특성도이다.2B is an electrical characteristic diagram of an oxide thin film transistor according to an embodiment of the present invention.

도 2c는 본 발명의 일 실시예에 따른 산화물 박막 트랜지스터의 또 다른 전기적 특성도이다.2C is another electrical characteristic diagram of an oxide thin film transistor according to an embodiment of the present invention.

도 3 내지 도 8은 도 1b에 예시되어 있는 산화물 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.FIGS. 3 to 8 are cross-sectional views sequentially illustrating a method of manufacturing the oxide thin film transistor substrate illustrated in FIG. 1B.

<도면의 주요부분에 대한 부호의 설명>Description of the Related Art

10: 기판 22: 게이트 배선10: substrate 22: gate wiring

26: 게이트 전극 27: 스토리지 전극26: gate electrode 27: storage electrode

28: 스토리지 전극선 30: 게이트 절연막28: storage electrode line 30: gate insulating film

40: 산화물 반도체막 42, 44: 산화물 반도체막 패턴40: oxide semiconductor film 42, 44: oxide semiconductor film pattern

60: 데이터 배선용 도전막 62: 데이터선60: conductive film for data wiring 62: data line

64: 도전막 패턴 65: 소스 전극64: conductive film pattern 65: source electrode

66: 드레인 전극 67: 드레인 전극 확장부66: drain electrode 67: drain electrode extension part

70: 보호막 77: 콘택홀70: Shielding film 77: Contact hole

82: 화소 전극 114: 감광막 패턴82: pixel electrode 114: photosensitive film pattern

Claims (21)

절연 기판 상에 게이트 배선을 형성하고, A gate wiring is formed on an insulating substrate, 상기 게이트 배선 상에 하기 데이터 배선과 직접 접촉하지 않는 제1 영역과 상기 제1 영역에 비해서 두꺼운 두께로 형성되고 하기 데이터 배선과 직접 접촉하는 제2 영역으로 구성되는 산화물 반도체막 패턴을 형성하고, An oxide semiconductor film pattern is formed on the gate wiring, the oxide semiconductor film pattern being composed of a first region which is not in direct contact with the following data line and a second region which is thicker than the first region and which is in direct contact with the data line, 상기 산화물 반도체막 패턴의 제2 영역의 바로 위에 데이터 배선을 형성하여 산화물 반도체막 패턴과 데이터 배선의 적층 구조를 형성하는 것을 포함하는 산화물 박막 트랜지스터 기판의 제조 방법.And forming a data line directly above the second region of the oxide semiconductor film pattern to form a laminate structure of the oxide semiconductor film pattern and the data line. 제1 항에 있어서, The method according to claim 1, 상기 제1 영역의 두께와 상기 제2 영역의 두께비는 0.123 이상 1 미만인 산화물 박막 트랜지스터 기판의 제조 방법.Wherein the thickness of the first region and the thickness ratio of the second region are 0.123 or more and less than 1, respectively. 제2 항에 있어서, 3. The method of claim 2, 상기 제1 영역의 두께는 160Å 이상 1300Å 미만인 산화물 박막 트랜지스터 기판의 제조 방법Wherein the first region has a thickness of from 160 ANGSTROM to less than 1300 ANGSTROM 제 3 항에 있어서The method of claim 3, wherein 상기 산화물 반도체막 패턴 및 데이터 배선의 적층 구조를 형성하는 것은,The formation of the laminated structure of the oxide semiconductor film pattern and the data wiring is performed, 상기 게이트 배선 상에 산화물 반도체막 및 데이터 배선용 도전막을 형성하 고, An oxide semiconductor film and a conductive film for data wiring are formed on the gate wiring, 상기 제1 영역에 해당하는 제1 두께 영역과 상기 제2 영역에 해당하며 상기 제1 두께 영역보다 두꺼운 제2 두께 영역 및 상기 데이터 배선용 도전막을 노출시키는 노출 영역을 구비하는 식각 마스크 패턴을 형성하고, Forming an etch mask pattern having a first thickness region corresponding to the first region, a second thickness region corresponding to the second region and thicker than the first thickness region, and an exposed region for exposing the conductive film for data wiring, 상기 식각 마스크 패턴의 노출 영역에 의해 노출된 상기 데이터 배선용 도전막 및 상기 산화물 반도체막을 식각하고, Etching the conductive film for data wiring and the oxide semiconductor film exposed by the exposed region of the etching mask pattern, 상기 식각 마스크 패턴의 상기 제1 두께 영역을 제거하고, Removing the first thickness region of the etch mask pattern, 상기 제거에 의해 노출된 상기 데이터 배선용 도전막을 식각하는 것을 포함하는 산화물 박막 트랜지스터 기판의 제조 방법.And etching the conductive film for data wiring exposed by the removal. 제4 항에 있어서, 5. The method of claim 4, 상기 산화물 반도체막과 상기 데이터 배선용 도전막을 형성하는 것은 하나의 진공 챔버 내에서 스퍼터링을 이용하여 연속적으로 증착하는 것인 산화물 박막 트랜지스터 기판의 제조 방법.Wherein the forming of the oxide semiconductor film and the conductive film for data wiring is continuously performed by using sputtering in one vacuum chamber. 제5 항에 있어서, 6. The method of claim 5, 상기 데이터 배선용 도전막은 Al, Cu, Ti, Ta 및 Mo 중에서 적어도 하나의 원소를 포함하고, Wherein the conductive film for data wiring includes at least one element selected from the group consisting of Al, Cu, Ti, Ta, and Mo, 상기 산화물 반도체막은 Ga, In, Zn 및 Sn 중에서 적어도 하나의 원소와 O를 포함하는 산화물 박막 트랜지스터 기판의 제조 방법.Wherein the oxide semiconductor film contains at least one element selected from the group consisting of Ga, In, Zn, and Sn and O. 제6 항에 있어서, The method according to claim 6, 상기 식각 마스크 패턴의 노출 영역에 의해 노출된 상기 데이터 배선용 도전막 및 상기 산화물 반도체막을 식각하는 것은 동일 식각 조건에서 연속적으로 식각하는 산화물 박막 트랜지스터 기판의 제조 방법.Wherein the etching of the conductive film for data wiring and the oxide semiconductor film exposed by the exposed region of the etching mask pattern is performed continuously under the same etching conditions. 제7 항에 있어서, 8. The method of claim 7, 상기 데이터 배선용 도전막을 식각하는 것은 습식 식각으로 수행하는 산화물 박막 트랜지스터 기판의 제조 방법. Wherein the conductive film for data wiring is etched by wet etching. 제8 항에 있어서, 상기 데이터 배선용 도전막은 Mo을 포함하는 막과 Al을 포함하는 막의 다중막 또는 Mo을 포함하는 막과 Cu를 포함하는 막의 다중막인 산화물 박막 트랜지스터 기판의 제조 방법.9. The method of manufacturing an oxide thin film transistor substrate according to claim 8, wherein the conductive film for data wiring is a multiple film consisting of a multilayer of a film containing Mo and a film containing Al or a film containing Mo and a film containing Cu. 제6 항에 있어서, The method according to claim 6, 상기 데이터 배선용 도전막은 Ti 또는 Ta를 포함하는 하부막과 Cu를 포함하는 상부막으로 이루어지고, Wherein the conductive film for data wiring comprises a lower film including Ti or Ta and an upper film including Cu, 상기 데이터 배선용 도전막을 식각하는 것은 상기 상부막은 습식 식각에 의해 식각하고, 상기 하부막은 건식 식각에 의해 식각하는 것을 포함하는 산화물 박막 트랜지스터 기판의 제조 방법.Wherein the etching of the conductive film for data wiring includes etching the upper film by wet etching and etching the lower film by dry etching. 제2 항에 있어서, 3. The method of claim 2, 상기 산화물 반도체 패턴 및 데이터 배선의 적층 구조를 형성하는 것은,The formation of the laminated structure of the oxide semiconductor pattern and the data wiring is performed, 상기 게이트 배선 상에 산화물 반도체막 패턴을 형성하고,An oxide semiconductor film pattern is formed on the gate wiring, 상기 산화물 반도체막 패턴 상에 데이터 배선용 도전막을 형성하고,Forming a conductive film for a data wiring on the oxide semiconductor film pattern, 상기 데이터 배선용 도전막을 식각하여 도전막 패턴으로 형성하고,The conductive film for data wiring is etched to form a conductive film pattern, 상기 제1 영역 상의 상기 도전막 패턴을 제거하는 것을 포함하는 산화물 박막 트랜지스터 기판의 제조 방법. And removing the conductive film pattern on the first region. 제2 항에 있어서, 3. The method of claim 2, 상기 데이터 배선의 일함수는 약 5.3 eV 이하인 산화물 박막 트랜지스터 기판의 제조 방법.Wherein the work function of the data line is about 5.3 eV or less. 제2 항에 있어서, 3. The method of claim 2, 상기 산화물 반도체막 패턴의 밴드갭은 3.2 ~3.4 eV인 산화물 박막 트랜지스터 기판의 제조 방법.And the band gap of the oxide semiconductor film pattern is 3.2 to 3.4 eV. 제13 항에 있어서, 14. The method of claim 13, 상기 데이터 배선과 상기 산화물 반도체막 패턴의 일함수 값의 차이는 약 1.5 eV 이하인 산화물 박막 트랜지스터 기판의 제조 방법.Wherein a difference between a work function value of the data line and the oxide semiconductor film pattern is about 1.5 eV or less. 제1 항에 있어서, The method according to claim 1, 상기 데이터 배선은 Mo(Mo 합금)/Al(Al 합금), Ti(Ti 합금)/Al(Al 합금), Ta(Ta 합금)/Al(Al 합금), Ni(Ni 합금)/Al(Al 합금), Co(Co 합금)/Al(Al 합금), Mo(Mo 합금)/Cu, Ti(Ti 합금)/Cu, TiN(TiN 합금)/Cu, Ta(Ta 합금)/Cu, 및 TiOx/Cu 중 어느 하나의 이중막 또는 Ti(Ti 합금)/Al(Al 합금)/Ti(Ti 합금), Ta(Ta 합금)/ Al(Al 합금)/Ta(Ta 합금), Ti(Ti 합금)/Al(Al 합금)/TiN, Ta(Ta 합금)/Al(Al 합금)/TaN, Ni(Ni 합금)/Al(Al 합금)/Ni(Ni 합금), Co(Co 합금)/ Al(Al 합금)/Co(Co 합금), 및 Mo(Mo 합금)/Al(Al 합금)/Mo(Mo 합금) 중 어느 하나의 삼중막으로 이루어진 산화물 박막 트랜지스터 기판의 제조 방법.The data line may be formed of one selected from the group consisting of Mo (Mo alloy) / Al (Al alloy), Ti (Ti alloy) / Al (Al alloy), Ta (Ta alloy) / Al (Al alloy) ), Cu (Co alloy) / Al (Al alloy), Mo (Mo alloy) / Cu, Ti (Ti alloy) / Cu, TiN (TiN alloy) / Cu, Ta (Ti alloy) / Ti (Al alloy) / Ti (Al alloy) / Ta (Ta alloy) / Al (Ni alloy) / Al (Al alloy) / Ni (Ni alloy), Co (Co alloy) / Al (Al alloy) / TiN, Ta (Ta alloy) / Al And a triple layer of any one of Co (Co alloy) and Mo (Mo alloy) / Al (Al alloy) / Mo (Mo alloy). 절연 기판 상에 형성된 게이트 배선;A gate wiring formed on an insulating substrate; 상기 게이트 배선 상에 형성되고 하기 데이터 배선과 직접 접촉하지 않는 제1 영역과 상기 제1 영역에 비해서 두꺼운 두께로 형성되고 하기 데이터 배선과 직접 접촉하는 제2 영역으로 구성되는 산화물 반도체 패턴; 및 상기 산화물 반도체막 패턴의 제2 영역의 바로 위에 형성된 데이터 배선;을 포함하는 산화물 박막 트랜지스터 기판.An oxide semiconductor pattern formed on the gate wiring and composed of a first region that is not in direct contact with the data line and a second region that is thicker than the first region and that is in direct contact with the data line; And a data line formed directly on a second region of the oxide semiconductor film pattern. 제16 항에 있어서, 17. The method of claim 16, 상기 제1 영역의 두께와 상기 제2 영역의 두께비는 0.123 이상이고 1 미만인 산화물 박막 트랜지스터 기판.Wherein the thickness of the first region and the thickness ratio of the second region are 0.123 or more and less than 1, respectively. 제17 항에 있어서, 18. The method of claim 17, 상기 제1 영역의 두께는 160Å 이상 1300Å 미만인 산화물 박막 트랜지스터 기판.Wherein the first region has a thickness of from 160 ANGSTROM to 1300 ANGSTROM. 제17 항에 있어서, 상기 데이터 배선은 Al, Cu, Ti, Ta 및 Mo 중에서 적어도 하나의 원소를 포함하고, 18. The method of claim 17, wherein the data line includes at least one element selected from Al, Cu, Ti, Ta, and Mo, 상기 산화물 반도체 패턴은 Ga, In, Zn 및 Sn 중에서 적어도 하나의 원소와 O를 포함하는 산화물 박막 트랜지스터 기판. Wherein the oxide semiconductor pattern includes at least one element selected from the group consisting of Ga, In, Zn, and Sn and O. 제1 항에 있어서,The method according to claim 1, 상기 데이터 배선은 상기 산화물 반도체 패턴을 구성하는 물질보다 일함수가 작은 물질로 이루어진 산화물 박막 트랜지스터 기판의 제조방법.Wherein the data line is made of a material having a work function smaller than that of the material constituting the oxide semiconductor pattern. 제16 항에 있어서, 17. The method of claim 16, 상기 데이터 배선은 상기 산화물 반도체 패턴을 구성하는 물질보다 일함수가 작은 물질로 이루어진 산화물 박막 트랜지스터 기판. Wherein the data line is made of a material having a work function smaller than that of the material constituting the oxide semiconductor pattern.
KR1020070119287A 2006-11-29 2007-11-21 Method of manufacturing of oxide thin film transistor array substrate and oxide thin film transistor array substrate KR101425635B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US11/947,725 US7772021B2 (en) 2006-11-29 2007-11-29 Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
US12/774,255 US7960730B2 (en) 2006-11-29 2010-05-05 Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20060119166 2006-11-29
KR1020060119166 2006-11-29

Publications (2)

Publication Number Publication Date
KR20080048936A KR20080048936A (en) 2008-06-03
KR101425635B1 true KR101425635B1 (en) 2014-08-06

Family

ID=39804946

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070119287A KR101425635B1 (en) 2006-11-29 2007-11-21 Method of manufacturing of oxide thin film transistor array substrate and oxide thin film transistor array substrate

Country Status (1)

Country Link
KR (1) KR101425635B1 (en)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI491048B (en) 2008-07-31 2015-07-01 Semiconductor Energy Lab Semiconductor device
KR101494152B1 (en) * 2008-08-01 2015-02-23 주식회사 무한 Method and apparatus for febrication of thin film transistor array substrate
KR101499239B1 (en) * 2008-08-26 2015-03-06 삼성디스플레이 주식회사 Thin film transistor array panel and method for manufacturing the same
KR101497425B1 (en) 2008-08-28 2015-03-03 삼성디스플레이 주식회사 Liquid crystal display and method of manufacturing the same
KR20160063402A (en) 2008-09-12 2016-06-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Display device
JP5361651B2 (en) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 Method for manufacturing semiconductor device
EP2351088B1 (en) 2008-10-24 2016-09-14 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2180518B1 (en) * 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
TWI659474B (en) * 2008-10-31 2019-05-11 日商半導體能源研究所股份有限公司 Semiconductor device and method for manufacturing the same
KR20170021903A (en) 2008-11-07 2017-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Method of manufacturing a semiconductor device
JP2010156960A (en) 2008-12-03 2010-07-15 Semiconductor Energy Lab Co Ltd Liquid crystal display device
KR101609727B1 (en) 2008-12-17 2016-04-07 삼성디스플레이 주식회사 Thin film transistor substrate and method of fabricating thereof
KR101624483B1 (en) 2008-12-19 2016-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Electronic device
US20100213458A1 (en) * 2009-02-23 2010-08-26 Micron Technology, Inc. Rigid semiconductor memory having amorphous metal oxide semiconductor channels
TWI617029B (en) 2009-03-27 2018-03-01 半導體能源研究所股份有限公司 Semiconductor device
KR101579453B1 (en) * 2009-04-29 2015-12-24 삼성디스플레이 주식회사 Thin film transistor substrate and method of fabricating thereof
KR101287478B1 (en) * 2009-06-02 2013-07-19 엘지디스플레이 주식회사 Display device having oxide thin film transistor and method of fabricating thereof
KR101571803B1 (en) 2009-06-09 2015-11-26 삼성디스플레이 주식회사 Array substrate and method of manufacturing the array substrate
KR101147414B1 (en) 2009-09-22 2012-05-22 삼성모바일디스플레이주식회사 Organic light emitting diode display and method for manufacturing the same
CN105185837B (en) * 2009-10-08 2018-08-03 株式会社半导体能源研究所 Semiconductor devices, display device and electronic apparatus
KR101597312B1 (en) * 2009-11-16 2016-02-25 삼성디스플레이 주식회사 Thin film transistor display panel and method of manufacturing the same
KR101396015B1 (en) 2009-11-28 2014-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
JP6078063B2 (en) * 2011-07-13 2017-02-08 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ Method for manufacturing thin film transistor device
KR101451403B1 (en) 2012-06-26 2014-10-23 엘지디스플레이 주식회사 Thin Film Transistor Substrate Having Metal Oxide Semiconductor And Method For Manufacturing The Same
KR102596354B1 (en) 2018-11-05 2023-10-31 삼성디스플레이 주식회사 Liquid crystal display and the method therrof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060128521A (en) * 2005-06-10 2006-12-14 삼성전자주식회사 Thin film transistor panel for liquid crystal display and method for fabricating the same
KR20070009308A (en) * 2005-07-15 2007-01-18 삼성전자주식회사 Thin film transistor substrate and method for fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060128521A (en) * 2005-06-10 2006-12-14 삼성전자주식회사 Thin film transistor panel for liquid crystal display and method for fabricating the same
KR20070009308A (en) * 2005-07-15 2007-01-18 삼성전자주식회사 Thin film transistor substrate and method for fabricating the same

Also Published As

Publication number Publication date
KR20080048936A (en) 2008-06-03

Similar Documents

Publication Publication Date Title
KR101425635B1 (en) Method of manufacturing of oxide thin film transistor array substrate and oxide thin film transistor array substrate
US7772021B2 (en) Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
US8796680B2 (en) Thin-film transistor substrate and method of manufacturing the same
US8445301B2 (en) Thin-film transistor substrate, method of manufacturing the same, and display device including the same
JP5111790B2 (en) Etching solution and wiring forming method using the same
KR101609727B1 (en) Thin film transistor substrate and method of fabricating thereof
US8778722B2 (en) TFT substrate and method for producing TFT substrate
US20080176364A1 (en) Method of manufacturing thin film transistor substrate
KR101542840B1 (en) Thin film transistor substrate and method of fabricating thereof
US20100285632A1 (en) Tft substrate and method for manufacturing tft substrate
JP2016136634A (en) Display substrate
WO2019114834A1 (en) Array substrate and manufacturing method thereof, and display device
KR20080036282A (en) Method of manufacturing thin film transistor substrate
KR101300183B1 (en) Thin film transistor substrate and method for fabricating the same
KR101579453B1 (en) Thin film transistor substrate and method of fabricating thereof
KR101571124B1 (en) Thin film transistor substrate and method of fabricating thereof
KR20100019233A (en) Thin film transistor substrate and method of fabricating the same
KR20100075058A (en) Thin film transistor array substrate and method thereof
KR101743111B1 (en) Thin film transistor and method for manufacturing the same
KR20070000247A (en) Thin film transistor substrate and method for manufacturing the same
KR20060136217A (en) Thin film transistor substrate and method for manufacturing the same
KR20140014447A (en) Array substrate and method of fabricating the same
KR20140081413A (en) Thin film transistor array panel and manufacturing method thereof
KR20100070086A (en) Thin film transistor substrate and method of fabricating thereof
KR20100070085A (en) Thin film transistor substrate and method of fabricating thereof

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 6