KR101421379B1 - Phase locked loop - Google Patents

Phase locked loop Download PDF

Info

Publication number
KR101421379B1
KR101421379B1 KR1020130063586A KR20130063586A KR101421379B1 KR 101421379 B1 KR101421379 B1 KR 101421379B1 KR 1020130063586 A KR1020130063586 A KR 1020130063586A KR 20130063586 A KR20130063586 A KR 20130063586A KR 101421379 B1 KR101421379 B1 KR 101421379B1
Authority
KR
South Korea
Prior art keywords
signal
comparison result
switch
detection result
control voltage
Prior art date
Application number
KR1020130063586A
Other languages
Korean (ko)
Inventor
최영식
최혁환
김민욱
Original Assignee
부경대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 부경대학교 산학협력단 filed Critical 부경대학교 산학협력단
Priority to KR1020130063586A priority Critical patent/KR101421379B1/en
Application granted granted Critical
Publication of KR101421379B1 publication Critical patent/KR101421379B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/097—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a comparator for comparing the voltages obtained from two frequency to voltage converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

A phase locked loop according to the present invention comprises a phase frequency detector comparing the phase of a feedback signal dividing an output signal and a reference signal and generating a comparison result signal according to the comparison result; a charge pump supplying a current corresponding to the result comparison signal; a loop filter generating a control voltage corresponding to the current of the charge pump and lowering the control voltage corresponding to an output signal cycle in an inactivation section of the result comparison signal; a voltage controlling oscillator providing an output signal based on the control voltage; and a divider generating a feedback signal by dividing the output signal and providing the feedback signal to the phase frequency detector.

Description

위상 고정 루프{PHASE LOCKED LOOP}PHASE LOCKED LOOP}

본 발명은 위상고정루프에 관한 것으로, 더욱 상세하게는 전압제어발진기의 출력신호 주기마다 전하가 전달되는 루프필터를 포함하는 위상 고정 루프에 관한 것이다.The present invention relates to a phase locked loop, and more particularly to a phase locked loop including a loop filter in which charge is transferred every cycle of an output signal of a voltage controlled oscillator.

위상고정루프(PLL: Phase Locked Loop)는 기준신호와 출력신호의 위상을 지속적으로 비교하고, 그 결과에 기초하여 주파수를 보정함으로써 출력신호가 항상 일정한 주파수를 유지하도록 하는 회로로서, 통신 시스템 등의 전자 시스템에 일반적으로 구비되는 기본 회로들 중 하나이다. 위상고정루프는 위상주파수검출기(PFD: Phase Frequency Detector), 전하펌프(CP: Charge Pump), 루프필터(LP: Loop Filter), 전압제어발진기(VCO: Voltage Controlled Oscillator) 및 분주기(DIV: Divider)로 구성된다.A phase locked loop (PLL) is a circuit that continuously compares the phases of a reference signal and an output signal, and corrects the frequency based on the result, thereby maintaining the output signal at a constant frequency at all times. It is one of the basic circuits commonly found in electronic systems. The phase locked loop is composed of a phase frequency detector (PFD), a charge pump (CP), a loop filter (LP), a voltage controlled oscillator (VCO) and a divider ).

루프필터는 위상고정루프에서의 대역폭과 위상고정시간을 조절할 수 있으며, 저항과 커패시터로 구성된 1차 RC루프필터 구조와 2차 루프필터 구조가 많이 사용한다. 하지만, 상기와 같은 구조들은 공정 변화, 전압 변화 및 온도 변화에 아주 민감한 저항을 사용함으로써 위상고정루프의 안정성이 크게 변화한다는 단점이 있다.The loop filter can control the bandwidth and the phase fixing time in the phase locked loop, and the primary RC loop filter structure composed of the resistor and the capacitor and the secondary loop filter structure are widely used. However, such structures have disadvantages in that the stability of the phase locked loop is greatly changed by using resistances that are very sensitive to process variations, voltage changes, and temperature changes.

따라서, 최근에는 위상고정루프를 안정화시키기 위하여 저항 없이 커패시터만으로 동작하는 구조의 루프필터가 개발되고 있다. 특히, 저항 대신 스위치를 사용하여 커패시터만으로 동작하는 구조의 루프필터는 저항이 하던 역할을 스위치가 대신함으로써 위상고정루프가 안정화되고, 구조가 간단하여 칩 크기를 줄일 있다는 장점이 있다.Therefore, in recent years, a loop filter having a structure that operates only by a capacitor without resistance in order to stabilize a phase locked loop has been developed. In particular, a loop filter having a structure using a capacitor instead of a resistor instead of a resistor has a merit in that the switch replaces the role of the resistor, stabilizes the phase-locked loop, and reduces the chip size because of its simple structure.

그러나, 종래에 저항 대신 스위치를 사용하는 구조의 루프필터는 기준신호가 스위치를 제어함으로써 크기가 큰 기준주파수 스퍼(spur)를 발생시킨다는 문제점이 발생한다. 기준주파수 스퍼(spur)는 위상고정루프에서 위상이 고정된 후에도 여러 가지 요인들에 의해 루프필터의 제어전압이 기준신호 주기에 따라 흔들리게 되고, 흔들리는 전압에 의해 변화된 불필요한 주파수를 의미한다.However, conventionally, a loop filter having a structure using a switch instead of a resistor causes a problem that a reference signal generates a reference frequency spur having a large size by controlling the switch. The reference frequency spur means a control voltage of the loop filter is shaken by the reference signal period due to various factors even after the phase is fixed in the phase locked loop, and the unwanted frequency is changed by the shaking voltage.

본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것이다. 즉, 공정 변화, 전압 변화 및 온도 변화에 영향을 받지 않는 위상고정루프를 제공하는 것이 본 발명의 목적 중 하나이다. 또한, 본 발명의 목적 중 하나는 안정적으로 동작하고 기준 주파수 스퍼(spur)를 억제할 수 있는 위상고정루프를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems of the prior art. That is, it is an object of the present invention to provide a phase locked loop that is not affected by process variations, voltage changes, and temperature changes. In addition, one of the objects of the present invention is to provide a phase locked loop which can stably operate and can suppress a reference frequency spur.

본 발명의 의한 위상고정루프는, 기준신호와 출력신호를 분주한 피드백신호의 위상을 비교하고, 비교결과에 따라 비교결과신호를 발생시키는 위상주파수검출기, 상기 비교결과신호에 상응하는 전류를 제공하는 전하펌프, 상기 전하펌프의 전류에 상응하는 제어전압을 생성하고, 상기 비교결과신호의 비활성화 구간에서 상기 출력신호 주기에 상응하여 상기 제어전압을 하강시키는 루프필터, 상기 제어전압에 기초하여 상기 출력신호를 제공하는 전압제어발진기, 상기 출력신호를 분주하여 상기 피드백신호를 생성하고, 상기 피드백신호를 상기 위상주파수검출기에 제공하는 분주기를 포함한다.The phase locked loop according to the present invention comprises a phase frequency detector for comparing phases of a reference signal and a feedback signal obtained by dividing an output signal and generating a comparison result signal according to a result of the comparison, A charge pump, a loop filter for generating a control voltage corresponding to the current of the charge pump, and for lowering the control voltage in accordance with the output signal period in an inactive period of the comparison result signal, And a frequency divider for dividing the output signal to generate the feedback signal and providing the feedback signal to the phase frequency detector.

일 실시예에서, 상기 루프필터는 상기 비교결과신호의 활성화 구간 및 비활성화 구간을 검출하고, 검출결과에 따라 스위칭 제어신호를 제공하며, 상기 검출결과에 따라 출력신호 경로를 제어하는 제어부 및 상기 비교결과신호의 활성화 구간에서는 상기 스위칭 제어신호에 의해 상기 전하펌프의 전류에 상응하는 제어전압을 생성하고, 상기 비교결과신호의 비활성화 구간에서는 상기 출력신호 경로를 통하여 제공되는 상기 출력신호의 주기에 상응하여 상기 제어전압을 하강시키는 제어전압 생성부를 포함한다.In one embodiment, the loop filter includes a controller for detecting an active period and an inactive period of the comparison result signal, providing a switching control signal according to a detection result, and controlling an output signal path according to the detection result, Wherein the controller generates a control voltage corresponding to the current of the charge pump by the switching control signal in a signal activation period and outputs a control voltage corresponding to a period of the output signal provided through the output signal path in an inactive period of the comparison result signal, And a control voltage generator for lowering the control voltage.

일 실시예에서, 상기 제어전압 생성부는 상기 전하펌프 출력에 연결되고, 상기 스위칭 제어신호 또는 상기 출력신호 경로를 통하여 제공되는 상기 출력신호에 상응하여 스위칭 되는 제1 스위치, 상기 제1 스위치와 직렬로 연결되는 제1 커패시터 및 상기 제1 스위치 및 제1 커패시터와 병렬로 연결되는 제2 커패시터를 포함한다.In one embodiment, the control voltage generator comprises a first switch connected to the charge pump output and switched in response to the switching control signal or the output signal provided through the output signal path, And a second capacitor connected in parallel with the first switch and the first capacitor.

일 실시예에서, 상기 제1 스위치는 상기 활성화 구간에서 제공된 상기 스위칭 제어신호에 상응하여 개방되어 상기 전하펌프의 전류가 상기 제2 커패시터에 제공된다.In one embodiment, the first switch is opened corresponding to the switching control signal provided in the activation period, so that the current of the charge pump is provided to the second capacitor.

일 실시예에서, 상기 제1 스위치는 상기 비활성화 구간의 시작시에 단락되어 상기 제2 커패시터에 충전된 전류가 상기 제1 커패시터로 제공되어 상기 충전된 전류를 공유하고, 상기 비활성 구간 동안 상기 제1 스위치는 상기 출력신호의 주기에 따라 개방 및 단락을 반복하여 상기 충전된 전류가 상기 제1 커패시터에 제공되는 것을 제어한다.In one embodiment, the first switch is shorted at the start of the inactivation period so that the current charged in the second capacitor is provided to the first capacitor to share the charged current, and during the inactivation period, The switch repeats opening and shorting according to the period of the output signal to control that the charged current is provided to the first capacitor.

일 실시예에서, 상기 제어부는 상기 비교결과신호로 제1 비교결과신호 및 제2 비교결과신호를 입력받고, 상기 제1 및 제2 비교결과신호를 비교하여 제1 검출결과신호를 제공하는 제1 게이트, 상기 제1 검출결과신호에 상응하여 턴 온 또는 턴 오프 되어 상기 스위칭 제어신호를 생성하고, 상기 스위칭 제어신호를 상기 제1 스위치에 제공하는 트랜지스터, 상기 제1 및 제2 비교결과신호를 입력받고, 상기 제1 및 제2 비교결과신호를 비교하여 제2 검출결과신호를 제공하는 제2 게이트 및 상기 제2 검출결과신호에 상응하여 개방 또는 단락되어 상기 출력신호의 경로를 제공하는 제2 스위치를 포함한다.In one embodiment, the controller receives the first comparison result signal and the second comparison result signal from the comparison result signal, compares the first and second comparison result signals, and provides a first detection result signal, A transistor for turning on or off the transistor in response to the first detection result signal to generate the switching control signal and providing the switching control signal to the first switch; A second gate for comparing the first and second comparison result signals to provide a second detection result signal and a second gate for providing a path of the output signal opened or shorted in response to the second detection result signal, .

일 실시예에서, 상기 제1 게이트는 상기 제1 및 제2 비교결과신호 중에서 어느 하나의 신호가 업신호 또는 다운신호인 경우 상기 제1 검출결과신호를 활성화 시키고, 상기 트랜지스터는 상기 활성화된 제1 검출결과신호에 상응하여 턴 온 되어 상기 제1 스위치를 개방시키고, 상기 제2 게이트는 상기 제1 및 제2 비교결과신호 중에서 어느 하나의 신호가 업신호 또는 다운신호인 경우 상기 제2 검출결과신호를 비활성화시키고, 상기 제2 스위치는 상기 비활성화된 제2 검출결과신호에 상응하여 개방된다.In one embodiment, the first gate activates the first detection result signal when any one of the first and second comparison result signals is an up signal or a down signal, and the transistor activates the first And the second gate is turned on in response to the detection result signal, and the second gate is turned on when the signal of either one of the first and second comparison result signals is the up signal or the down signal, And the second switch is opened in response to the deactivated second detection result signal.

일 실시예에서, 상기 제1 게이트는 상기 제1 및 제2 비교결과신호가 업신호 및 다운신호가 아닌 경우 상기 제1 검출결과신호를 비활성화시키고, 상기 트랜지스터는 상기 비활성화된 제1 검출결과신호에 상응하여 턴 오프 되어 상기 제1 스위치를 단락시키고, 상기 제2 게이트는 상기 제1 및 제2 비교결과신호가 업신호 및 다운신호가 아닌 경우 상기 제2 검출결과신호를 활성화 시키고, 상기 제2 스위치는 상기 비활성화된 제2 검출결과신호에 상응하여 단락된다.In one embodiment, the first gate deactivates the first detection result signal when the first and second comparison result signals are not an up signal and a down signal, and the transistor deactivates the first detection result signal And the second gate activates the second detection result signal when the first and second comparison result signals are not an up signal and a down signal, Is short-circuited corresponding to the deactivated second detection result signal.

본 발명의 일 실시예에 의한다면, 저항을 사용하지 않는 루프필터를 구성함으로써 공정 변화, 전압 변화 및 온도 변화에 영향을 받지 않아 위상고정루프가 더욱더 안정하게 동작한다는 효과가 제공된다. 또한, 본 발명의 일 실시예에 의한다면, 전압제어발진기로부터 제공되는 높은 출력신호의 주기마다 전하가 전달되는 루프필터를 구성함으로써 기준 주파수 스퍼(spur)를 억제할 수 있다는 효과가 제공된다.According to the embodiment of the present invention, the configuration of the loop filter that does not use the resistor provides the effect that the phase locked loop operates more stably without being influenced by the process change, the voltage change, and the temperature change. According to an embodiment of the present invention, a loop filter in which charge is transferred every cycle of a high output signal provided from a voltage-controlled oscillator is provided, whereby a reference frequency spur can be suppressed.

다만, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.However, the effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned can be clearly understood by those skilled in the art from the following description.

도 1은 본 발명의 일 실시예에 따른 위상고정루프를 도시한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 위상고정루프의 루프필터를 도시한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 위상주파수검출기에서 발생되는 업신호(up)와 다운신호(down)에 의한 스위치들(sw1, sw2)의 동작을 나타내는 파형도이다.
도 4는 본 발명의 일 실시예에 따른 스위치(sw1) 동작에 따라 루프필터에서 생성되는 제어전압을 나타내는 파형도이다.
도 5는 종래의 (a) RC루프필터를 나타내는 회로도와 (b) 상기 RC루프필터에서 생성되는 제어전압을 나타내는 파형도이다.
도 6은 본 발명의 일 실시예에 따른 루프필터에서 생성되는 제어전압을 나타내는 파형도이다.1 is a circuit diagram showing a phase locked loop according to an embodiment of the present invention.
2 is a circuit diagram showing a loop filter of a phase locked loop according to an embodiment of the present invention.
3 is a waveform diagram showing the operation of the switches sw1 and sw2 by the up signal and the down signal down generated in the phase frequency detector according to the embodiment of the present invention.
4 is a waveform diagram showing a control voltage generated in the loop filter according to the operation of the switch sw1 according to the embodiment of the present invention.
5 is a waveform diagram showing a control voltage generated in the RC loop filter and (b) a circuit diagram showing a conventional RC loop filter.
6 is a waveform diagram showing a control voltage generated in a loop filter according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

이하에서는, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 위상고정루프를 설명한다.
Hereinafter, a phase locked loop according to an embodiment of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 위상고정루프를 도시한 회로도이다.1 is a circuit diagram showing a phase locked loop according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 위상고정루프는 위상주파수검출기(100), 전하펌프(200), 루프필터(300), 전압제어발진기 및 분주기를 포함한다.Referring to FIG. 1, a phase locked loop according to an embodiment of the present invention includes a phase frequency detector 100, a charge pump 200, a loop filter 300, a voltage controlled oscillator, and a frequency divider.

위상주파수검출기(PFD: Phase Frequency Detector)(100)는 기준신호(Fref)와 후술할 분주기(500)로부터 제공되는 피드백신호(Fdiv)를 제공받고, 제공받은 기준신호(Fref)와 피드백신호(Fdiv)의 위상을 비교하여 비교결과에 따라 비교결과신호(up, down)를 발생시킨다. 즉, 위상주파수검출기(100)는 기준신호(Fref)의 위상이 피드백신호(Fdiv)의 위상보다 진상(lead) 또는 지상(lag)에 따라 비교결과신호인 업신호(up) 또는 다운신호(down)를 발생시킨다. 일 예에서, 위상주파수검출기(100)는 기준신호(Fref)의 위상이 피드백신호(Fdiv)의 위상보다 빠른 경우, 즉 진상(lead)인 경우 두 신호의 위상차에 상응하는 비교결과신호인 업신호(up)를 발생시킨다. 다른 예에서, 위상주파수검출기(100)는 기준신호(Fref)의 위상이 피드백신호(Fdiv)의 위상보다 느린 경우, 즉 지상(lag)인 경우 두 신호의 위상차에 상응하는 비교결과신호인 다운신호(down)를 발생시킨다.A phase frequency detector (PFD) 100 receives a reference signal Fref and a feedback signal Fdiv provided from a frequency divider 500 to be described later, Fdiv), and generates comparison result signals (up, down) according to the comparison result. That is, the phase frequency detector 100 outputs the comparison result signal up or down signal down (down) according to the lead or the ground level of the reference signal Fref in comparison with the phase of the feedback signal Fdiv. ). In one example, the phase frequency detector 100 outputs a comparison result signal, which is a comparison result signal corresponding to the phase difference between the two signals when the phase of the reference signal Fref is faster than the phase of the feedback signal Fdiv, (up). In another example, the phase frequency detector 100 determines whether the phase of the reference signal Fref is slower than the phase of the feedback signal Fdiv, that is, in the case of a lag, (down).

전하펌프(CP: Charge Pump)(200)는 상기 위상주파수검출기(100)로부터 발생되는 비교결과신호(up, down)를 제공받고, 비교결과신호(up, down)에 상응하는 전류(Icp)를 후술할 루프필터(300)에 제공한다.The charge pump 200 receives the comparison result signals up and down generated from the phase frequency detector 100 and outputs a current Icp corresponding to the comparison result signals up and down To the loop filter 300 to be described later.

루프필터(LP: Loop Filter)(300)는 전하펌프(200)로부터 전류(Icp)를 제공받고, 위상주파수검출기(100)로부터 비교결과신호(up, down)를 제공받으며, 전압제어발진기(400)로부터 출력신호(Fvco)를 제공받아 제어전압(Vcon)을 생성한다. 구체적으로, 루프필터(300)는 비교결과신호의 활성화 구간에서 전하펌프(200)로부터 제공되는 전류(Icp)에 상응하여 제어전압(Vcon)을 생성하고, 비교결과신호의 비활성화 구간에서 전압제어발진기(400)로부터 제공되는 출력신호(Fvco)의 주기에 상응하여 제어전압(Vcon)을 하강 시킨다. 상술한 비교결과신호는 업신호(up) 또는 다운신호(down)를 의미하고, 비교결과신호의 활성화 구간은 업신호(up) 또는 다운신호(down)가 발생되는 구간을 지칭하며, 비교결과신호의 비활성화 구간은 업신호(up) 또는 다운신호(down)가 발생되지 않는 구간을 지칭한다.The loop filter 300 receives the current Icp from the charge pump 200 and receives the comparison result signals up and down from the phase frequency detector 100. The voltage controlled oscillator 400 And generates a control voltage Vcon. Specifically, the loop filter 300 generates the control voltage Vcon corresponding to the current Icp provided from the charge pump 200 in the active period of the comparison result signal, and outputs the control voltage Vcon in the inactive period of the comparison result signal. (Vcon) corresponding to the period of the output signal (Fvco) provided from the control unit (400). The comparison result signal means an up signal or a down signal and the active period of the comparison result signal indicates a period in which an up signal or a down signal is generated. The inactive period of the up signal (up) or the down signal (down) does not occur.

또한, 루프필터(300)는 제어전압 생성부(320) 및 제어부(310)를 포함할 수 있다. 제어전압 생성부(320)는 전하펌프(200)로부터 전류(Icp)를 제공받고, 제어부(310)로부터 스위칭 제어신호(Fsw_con)와 제어부(310)의 출력신호 경로를 통하여 제공되는 전압제어발진기(400)의 출력신호(Fvco)를 제공받아 제어전압(Vcon)을 생성한다. 구체적으로, 제어전압 생성부(320)는 비교결과신호의 활성화 구간에서는 제어부(310)에서 제공되는 스위칭 제어신호(Fsw_con)에 의해 전하펌프(200)로부터 제공되는 전류(Icp)에 상응하여 제어전압(Vcon)을 생성하고, 비교결과신호의 비활성화 구간에서는 제어부(310)의 출력신호 경로를 통하여 제공되는 출력신호(Fvco)의 주기에 상응하여 제어전압(Vcon)을 하강시킨다.The loop filter 300 may include a control voltage generator 320 and a controller 310. The control voltage generator 320 receives the current Icp from the charge pump 200 and receives the switching control signal Fsw_con from the controller 310 and a voltage controlled oscillator provided through the output signal path of the controller 310 400 to generate a control voltage Vcon. In detail, the control voltage generator 320 generates a control voltage Vsw_con corresponding to the current Icp supplied from the charge pump 200 by the switching control signal Fsw_con provided by the controller 310 in the active period of the comparison result signal, And the control voltage Vcon is lowered in accordance with the period of the output signal Fvco provided through the output signal path of the control unit 310 in the inactive period of the comparison result signal.

또한, 제어전압 생성부(320)는 제1 스위치(sw1), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 제1 스위치(sw1)는 전하펌프(200)의 출력에 연결되고, 제어부(310)로부터 제공되는 스위칭 제어신호(Fsw_con) 또는 제어부(310)의 출력신호 경로를 통하여 제공되는 출력신호(Fvco)에 상응하여 스위칭 된다. 제1 커패시터(C1)는 제1 스위치(sw1)와 직렬로 연결되며, 제2 커패시터(C2)는 제1 스위치(sw1) 및 제1 커패시터(C1)와 병렬로 연결된다.In addition, the control voltage generator 320 may include a first switch sw1, a first capacitor C1, and a second capacitor C2. The first switch sw1 is connected to the output of the charge pump 200 and is connected to the switching control signal Fsw_con provided from the control unit 310 or the output signal Fvco provided through the output signal path of the control unit 310 Correspondingly switched. The first capacitor C1 is connected in series with the first switch sw1 and the second capacitor C2 is connected in parallel with the first switch sw1 and the first capacitor C1.

제어전압 생성부(320)는 제1 스위치(sw1)의 스위칭 동작에 상응하여 제어전압(Vcon)을 생성한다. 즉, 제1 스위치(sw1)는 비교결과신호의 활성화 구간에서 제공된 스위칭 제어신호(Fsw_con)를 제어부(310)로부터 제공받고, 제공받은 스위칭 제어신호(Fsw_con)에 상응하여 개방된다. 따라서, 전하펌프의 전류(Icp)는 제2 커패시터(C2)에 제공되고, 제어전압 생성부(320)는 제공되는 전류(Icp)에 상응하여 제어전압(Vcon)을 생성한다.The control voltage generator 320 generates the control voltage Vcon in accordance with the switching operation of the first switch sw1. That is, the first switch sw1 is supplied from the control unit 310 with the switching control signal Fsw_con provided in the active period of the comparison result signal, and is opened according to the provided switching control signal Fsw_con. Therefore, the current Icp of the charge pump is provided to the second capacitor C2, and the control voltage generator 320 generates the control voltage Vcon in accordance with the provided current Icp.

또한, 제1 스위치(sw1)는 비활성화 구간의 시작시에 단락되어 제2 커패시터(C2)에 충전된 전류가 제1 커패시터(C1)로 제공되어 제1 커패시터(C1)와 제2 커패시터(C2)는 충전된 전류를 공유한다. 비활성 구간 동안 제1 스위치(sw1)는 출력신호(Fvco)의 주기에 따라 개방 및 단락을 반복하여 충전된 전류가 제1 커패시터(C1)에 제공되는 것을 제어하여 제어전압(Vcon)을 하강시킨다.The first switch sw1 is short-circuited at the start of the inactivation period so that the current charged in the second capacitor C2 is supplied to the first capacitor C1 to be supplied to the first capacitor C1 and the second capacitor C2, Lt; / RTI > share a charged current. During the inactive period, the first switch sw1 repeatedly opens and shorts according to the period of the output signal Fvco to control that the charged current is supplied to the first capacitor C1 to lower the control voltage Vcon.

제어부(310)는 위상주파수검출기(100)로부터 비교결과신호(up, down)를 제공받고, 전압제어발진기(400)로부터 출력신호(Fvco)를 제공받아 제어전압 생성부(320)의 제1 스위치(sw1)를 제어한다. 구체적으로, 제어부(310)는 위상주파수검출기(100)부터 제공되는 비교결과신호(up, down)를 제공받아 비교결과신호의 활성화 구간 및 비활성화 구간을 검출하고, 검출결과에 따라 스위칭 제어신호(Fsw_con)를 제어전압 생성부(320)에 제공하며, 검출결과에 따라 출력신호 경로를 제어하여 전압제어발진기(400)로부터 제공되는 출력신호(Fvco)를 제어전압 생성부(320)에 제공한다.The control unit 310 receives the comparison result signals up and down from the phase frequency detector 100 and receives the output signal Fvco from the voltage control oscillator 400, (sw1). Specifically, the control unit 310 receives the comparison result signals (up, down) provided from the phase frequency detector 100, detects an active period and an inactive period of the comparison result signal, and outputs a switching control signal Fsw_con To the control voltage generator 320 and controls the output signal path according to the detection result to provide the control voltage generator 320 with the output signal Fvco provided from the voltage controlled oscillator 400. [

또한, 제어부(310)는 제1 게이트(312), 트랜지스터(M), 제2 게이트(314) 및 제2 스위치(sw2)를 포함할 수 있다. 제1 게이트(312)는 비교결과신호(up, down)로 제1 비교결과신호 및 제2 비교결과신호를 입력받고, 제1 및 제2 비교결과신호를 비교하여 제1 검출결과신호(F1)를 제공한다. 트랜지스터(M)는 제1 게이트(312)에서 제공되는 제1 검출결과신호(F1)를 제공받고, 제1 검출결과신호(F1)에 상응하여 턴 온 또는 턴 오프 되어 스위칭 제어신호(Fsw_con)를 생성하고, 생성된 스위칭 제어신호(Fsw_con)를 제어전압 생성부(320)의 제1 스위치(sw1)에 제공한다. 제2 게이트(314)는 비교결과신호(up, down)로 제1 및 제2 비교결과신호를 입력받고, 제1 및 제2 비교결과신호를 비교하여 제2 검출결과신호(F2)를 제2 스위치(sw2)에 제공한다. 제2 스위치(sw2)는 제2 게이트(314)로부터 제공되는 제2 검출결과신호(F2)를 제공받고, 제공받은 제2 검출결과신호(F2)에 상응하여 개방 또는 단락되어 출력신호의 경로를 제공한다.In addition, the control unit 310 may include a first gate 312, a transistor M, a second gate 314, and a second switch sw2. The first gate 312 receives the first comparison result signal and the second comparison result signal with the comparison result signals up and down and compares the first and second comparison result signals to output the first detection result signal F1, Lt; / RTI > The transistor M is supplied with the first detection result signal F1 provided at the first gate 312 and is turned on or turned off corresponding to the first detection result signal F1 to generate the switching control signal Fsw_con And provides the generated switching control signal Fsw_con to the first switch sw1 of the control voltage generator 320. [ The second gate 314 receives the first and second comparison result signals with the comparison result signals up and down and compares the first and second comparison result signals to output the second detection result signal F2 to the second To the switch sw2. The second switch sw2 is supplied with the second detection result signal F2 provided from the second gate 314 and is opened or short-circuited in accordance with the second detection result signal F2 so as to generate a path of the output signal to provide.

즉, 비교결과신호의 활성화 구간에서 제1 스위치(sw1)와 제2 스위치(sw2)는 개방되고, 비교결과신호의 비활성화 구간에서 제1 스위치(sw1)와 제2 스위치(sw2)는 단락되어 제1 스위치(sw1)는 제2 스위치(sw2)를 통하여 제공되는 출력신호(Fvco)의 주기에 상응하여 개방 또는 단락을 반복한다. 구체적으로, 제1 게이트(312)는 제1 및 제2 비교결과신호 중에서 어느 하나의 신호가 업신호(up) 또는 다운신호(down)인 경우 제1 게이트(312)의 출력인 제1 검출결과신호(F1)를 활성화 시키고, 활성화된 제1 검출결과신호(F1)에 상응하여 트랜지스터(M)는 턴 온 되어 제어전압 생성부(320)의 제1 스위치(sw1)를 개방 시킨다. 제2 게이트(314)는 제1 및 제2 비교결과신호 중에서 어느 하나의 신호가 업신호(up) 또는 다운신호(down)인 경우 제2 게이트(314)의 출력인 제2 검출결과신호(F2)를 비활성화 시키고, 비활성화된 제2 검출결과신호(F2)에 상응하여 제2 스위치(sw2)는 개방된다.That is, the first switch sw1 and the second switch sw2 are opened in the active period of the comparison result signal, and the first switch sw1 and the second switch sw2 are short-circuited in the inactive period of the comparison result signal, 1 switch sw1 repeatedly opens or shorts in accordance with the period of the output signal Fvco provided through the second switch sw2. Specifically, the first gate 312 outputs the first detection result, which is the output of the first gate 312, when any one of the first and second comparison result signals is an up signal or a down signal (down) The transistor M is turned on to open the first switch sw1 of the control voltage generator 320 in response to the activated first detection result signal F1. The second gate 314 outputs the second detection result signal F2 (which is the output of the second gate 314) when any one of the first and second comparison result signals is an up signal or a down signal ), And the second switch (sw2) is opened in response to the deactivated second detection result signal (F2).

또한, 제1 게이트(312)는 제1 및 제2 비교결과신호가 업신호(up) 및 다운신호(down)가 아닌 경우 제1 게이트(312) 출력인 제1 검출결과신호(F1)를 비활성화 시키고, 비활성화된 제1 검출결과신호에 상응하여 트랜지스터(M)는 턴 오프 되어 제어전압 생성부(320)의 제1 스위치(sw1)를 단락시킨다. 제2 게이트(314)는 입력되는 제1 및 제2 비교결과신호가 업신호(up) 및 다운신호(down)가 아닌 경우 제2 게이트(314)의 출력인 제2 검출결과신호(F2)를 활성화 시키고, 활성화된 제2 검출결과신호(F2)에 상응하여 제2 스위치(sw2)는 단락된다.The first gate 312 deactivates the first detection result signal F1 which is the output of the first gate 312 when the first and second comparison result signals are not the up signal and the down signal down, And the transistor M is turned off in response to the deactivated first detection result signal to short-circuit the first switch sw1 of the control voltage generator 320. [ The second gate 314 outputs the second detection result signal F2 which is the output of the second gate 314 when the input first and second comparison result signals are not the up signal and the down signal down And the second switch sw2 is short-circuited corresponding to the activated second detection result signal F2.

전압제어발진기(VCO: Voltage Contrilled Oscillator)(400)는 루프필터(300)로부터 제공된 제어전압(Vcon)에 기초하여 출력신호(Fvco)를 생성한다. 예를 들면, 전압제어발진기(400)는 루프필터(300)로부터 제어전압(Vcon)이 제공되면, 제공된 제어전압(Vcon)에 기초하여 출력신호(Fvco)의 위상을 빠르게 할 수도 있고, 출력신호(Fvco)의 위상을 지연시킬 수도 있다. 또한, 전압제어발진기(400)는 생성된 출력신호(Fvco)를 상기 루프필터(300)와 후술할 분주기에 제공한다.A voltage controlled oscillator (VCO) 400 generates an output signal Fvco based on a control voltage Vcon provided from the loop filter 300. For example, the voltage-controlled oscillator 400 may speed up the phase of the output signal Fvco based on the provided control voltage Vcon when the control voltage Vcon is supplied from the loop filter 300, (Fvco) may be delayed. Further, the voltage-controlled oscillator 400 provides the generated output signal Fvco to the loop filter 300 and a frequency divider to be described later.

분주기(DIV: Divider)는 전압제어발진기(400)로부터 제공된 출력신호(Fvco)를 미리 설정된 분주율로 분주하여 피드백신호(Fdiv)를 생성하고, 생성된 피드백신호(Fdiv)를 상기 위상주파수검출기(100)에 제공한다.
The divider DIV divides the output signal Fvco provided from the voltage controlled oscillator 400 by a predetermined division ratio to generate a feedback signal Fdiv and outputs the generated feedback signal Fdiv to the phase- (100).

아래에서는, 본 발명의 일 실시예에 따른 루프필터(300)의 동작에 대하여 구체적으로 설명한다. 또한, 아래에서는 상술한 위상주파수검출기(100), 전하펌프(200), 루프필터(300), 전압제어발진기(400) 및 분주기(500)에 관한 중복되는 부분은 설명의 간명성을 위하여 생략한다.Hereinafter, the operation of the loop filter 300 according to an embodiment of the present invention will be described in detail. The overlapping portions of the phase frequency detector 100, the charge pump 200, the loop filter 300, the voltage controlled oscillator 400, and the frequency divider 500 are omitted below for the sake of explanation. do.

도 2는 본 발명의 일 실시예에 따른 위상고정루프의 루프필터를 도시한 회로도이다.2 is a circuit diagram showing a loop filter of a phase locked loop according to an embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 위상주파수검출기에서 발생되는 업신호(up)와 다운신호(down)에 의한 스위치들(sw1, sw2)의 동작을 나타내는 파형도이다.3 is a waveform diagram showing the operation of the switches sw1 and sw2 by the up signal and the down signal down generated in the phase frequency detector according to the embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 스위치(sw1) 동작에 따라 루프필터에서 생성되는 제어전압을 나타내는 파형도이다.4 is a waveform diagram showing a control voltage generated in the loop filter according to the operation of the switch sw1 according to the embodiment of the present invention.

도 2를 참조하면, 루프필터(300)는 제1 게이트(312), 제2 게이트(314), 트랜지스터(M), 제1 스위치(sw1), 제2 스위치(sw2), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 제1 게이트(312)는 OR게이트일 수 있고, 제2 게이트(314)는 NOR게이트일 수 있으며, 트랜지스터(M)는 NMOS트랜지스터일 수 있다. 또한, OR게이트와 NOR게이트는 위상주파수검출기(100)의 출력에 연결되어 비교결과신호인 업신호(up) 또는 다운신호(down)를 제공받는다.Referring to FIG. 2, the loop filter 300 includes a first gate 312, a second gate 314, a transistor M, a first switch sw1, a second switch sw2, a first capacitor C1 And a second capacitor C2. The first gate 312 may be an OR gate, the second gate 314 may be a NOR gate, and the transistor M may be an NMOS transistor. Also, the OR gate and the NOR gate are connected to the output of the phase frequency detector 100 and are supplied with the up signal (up) or the down signal (down), which is a comparison result signal.

위상주파수검출기(100)에서 업신호(up) 및 다운신호(down) 중에서 어느 하나의 신호가 발생되면, OR게이트는 하이신호(high)를 출력하고, 출력된 하이신호(high)는 NMOS트랜지스터의 게이트에 제공된다. NMOS트랜지스터는 OR게이트로부터 제공된 하이신호(high)에 의해 턴 온 되어 제1 스위치(sw1)를 접지시킨다. 즉, 제1 스위치(sw1)는 개방된다. 또한, 위상주파수검출기(100)에서 업신호(up) 및 다운신호(down) 중에서 어느 하나의 신호가 발생되면, NOR게이트는 로우신호(low)를 출력하고, 출력된 로우신호(low)는 제2 스위치(sw2)를 개방시킨다.When any one of up signal and down signal is generated in the phase frequency detector 100, the OR gate outputs a high signal (high), and the output high signal (high) Gate. The NMOS transistor is turned on by a high signal (high) provided from the OR gate to ground the first switch sw1. That is, the first switch sw1 is opened. In addition, when any one of the up signal (up) and the down signal (down) is generated in the phase frequency detector 100, the NOR gate outputs a low signal (low) 2 Open the switch (sw2).

위상주파수검출기(100)에서 업신호(up) 및 다운신호(down)가 발생되지 않으면, OR게이트는 로우신호(low)를 출력하고, 출력된 로우신호(low)는 NMOS트랜지스터의 게이트에 제공된다. NMOS트랜지스터는 OR게이트로부터 제공된 로우신호(low)에 의해 턴 오프 되어 제1 스위치(sw1)를 단락시킨다. 또한, 위상주파수검출기(100)에서 업신호(up) 및 다운신호(down)가 발생되지 않으면, NOR게이트는 하이신호(high)를 출력하고, 출력된 하이신호(high)는 제2 스위치(sw2)를 단락시킨다.When the up signal and the down signal down are not generated in the phase frequency detector 100, the OR gate outputs the low signal low and the output low signal is provided to the gate of the NMOS transistor . The NMOS transistor is turned off by a low signal (low) provided from the OR gate to short-circuit the first switch sw1. If neither the up signal nor the down signal is generated in the phase frequency detector 100, the NOR gate outputs a high signal high and the output high signal high is supplied to the second switch sw2 ).

즉, 도 3에 도시된바와 같이 비교결과신호의 활성화 구간 △t에서 제1 스위치(sw1)와 제2 스위치(sw2)는 개방되고, 비교결과신호의 비활성화 구간에서 제1 스위치(sw1)와 제2 스위치(sw2)는 단락된다.That is, as shown in FIG. 3, the first switch sw1 and the second switch sw2 are opened in the activation period? T of the comparison result signal, and the first switch sw1 and the second switch sw2 are turned off in the non- 2 switch (sw2) is short-circuited.

도 2 및 도 4를 참조하면, 비교결과신호의 활성화 구간 △t에서 제1 스위치(sw1)는 개방되고, 본 발명의 일 실시예에 따른 루프필터(300)는 전하펌프(200)의 전류(Icp)에 상응하여 제어전압(Vcon)을 생성한다. 또한, 비교결과신호의 비활성화 구간에서 제1 스위치(sw1)는 제2 스위치(sw2)를 통하여 제공되는 출력신호(Fvco)의 주기에 상응하여 개방 또는 단락을 반복하고, 본 발명의 일 실시예에 따른 루프필터(300)는 제어전압(Vcon)을 하강시킨다. 즉, 비교결과신호의 비활성화 구간에서의 제어전압(Vcon) 파형은 전압제어발진기(400)로부터 제공되는 출력신호(Fvco)의 높은 주파수로 인해 제1 스위치(sw1)가 개방 또는 단락이 반복되므로 도 4와 같은 모양을 나타낸다.Referring to FIGS. 2 and 4, the first switch sw1 is opened in the activation period? T of the comparison result signal, and the loop filter 300 according to the embodiment of the present invention is turned on when the current Icp) to generate the control voltage Vcon. Also, the first switch sw1 repeatedly opens or shorts in accordance with the period of the output signal Fvco provided through the second switch sw2 in the inactive period of the comparison result signal, and in an embodiment of the present invention The loop filter 300 according to the present invention lowers the control voltage Vcon. That is, since the control voltage Vcon waveform in the inactive period of the comparison result signal is repeatedly opened or short-circuited due to the high frequency of the output signal Fvco provided from the voltage-controlled oscillator 400 4.

도 5는 종래의 (a) RC루프필터를 나타내는 회로도와 (b) 상기 RC루프필터에서 생성되는 제어전압을 나타내는 파형도이다.5 is a waveform diagram showing a control voltage generated in the RC loop filter and (b) a circuit diagram showing a conventional RC loop filter.

도 6은 본 발명의 일 실시예에 따른 루프필터에서 생성되는 제어전압을 나타내는 파형도이다.6 is a waveform diagram showing a control voltage generated in a loop filter according to an embodiment of the present invention.

도 5를 참조하면, 종래의 RC루프필터 구조에서는 업신호(up) 또는 다운신호(down)가 발생되면, 발생되는 업신호(up) 또는 다운신호(down)에 상응하여 제어전압(Vcon)을 생성하고, 생성되는 제어전압(Vcon)은 도 5(b)에 도시된바와 같은 모양을 나타낸다. 또한, 업신호(up) 또는 다운신호(down)가 발생하는 시간 △t, 즉 비교결과신호의 활성화 구간에서 발생하는 위상변화는 하기의 수학식 1로 나타낼 수 있다.Referring to FIG. 5, in the conventional RC loop filter structure, when an up signal or a down signal is generated, a control voltage Vcon corresponding to an up signal or a down signal And the generated control voltage Vcon shows a shape as shown in Fig. 5 (b). The phase change occurring in the activation period of the comparison result signal, that is, the time period Δt during which the up signal (up) or the down signal (down) occurs, can be expressed by the following equation (1).

Figure 112013049337239-pat00001
Figure 112013049337239-pat00001

상기 수학식 1에서, Kvco는 전압제어발진기의 이득이고, Icp·R은 RC루프필터의 저항에 발생되는 전압이다.In Equation (1), Kvco is the gain of the voltage controlled oscillator, and IcpR is the voltage generated in the resistance of the RC loop filter.

도 6을 참조하면, 본 발명의 일 실시예에 따른 루프필터(300)에서 생성되는 제어전압(Vcon)의 변화를 도 6에 도시된바와 같이 가정하면, 즉 비교결과신호의 활성화 구간(△t)에서는 제어전압(Vcon)이 증가(또는 감소)했다가 비교결과신호의 비활성화 구간(Tref-△t)에서는 제어전압(Vcon)이 감소(또는 증가)한다고 가정하면 본 발명의 일 실시예에 따른 루프필터(300)에서의 한 주기 동안 발생되는 위상변화는 하기의 수학식 2로 나타낼 수 있다. 또한, 상기 루프필터(300) 구조에서 제어전압(Vcon) 변화에 의해 발생되는 최대 크기의 위상변화를 구하기 위하여 제어전압(Vcon) 변화 동작을 삼각형으로 추정하였다.6, when the variation of the control voltage Vcon generated in the loop filter 300 according to the embodiment of the present invention is assumed as shown in FIG. 6, that is, when the activation period Δt It is assumed that the control voltage Vcon is increased (or decreased) and the control voltage Vcon is decreased (or increased) in the inactive period Tref-? T of the comparison result signal. The phase change occurring during one period in the loop filter 300 can be expressed by the following equation (2). Further, in order to obtain the phase change of the maximum magnitude caused by the change of the control voltage Vcon in the structure of the loop filter 300, the operation of varying the control voltage Vcon is estimated as a triangle.

Figure 112013049337239-pat00002
Figure 112013049337239-pat00002

따라서, 수학식 1과 수학식 2를 같다고 보면, 즉 종래의 RC루프필터 구조와 본 발명의 일 실시예에 따른 루프필터(300) 구조의 한 주기 동안 위상변화를 같다고 보면 본 발명의 일 실시예에 따른 루프필터(300)의 실효저항을 하기의 수학식 3으로 나타낼 수 있다.Therefore, if Equation 1 and Equation 2 are the same, that is, if the phase change during one period of the conventional RC loop filter structure and the structure of the loop filter 300 according to an embodiment of the present invention are the same, The effective resistance of the loop filter 300 can be expressed by the following equation (3).

Figure 112013049337239-pat00003
Figure 112013049337239-pat00003

상기 수학식 3을 참조하면, 본 발명의 일 실시예에 따른 루프필터(300)는 출력신호 주기(Tref)와 제1 커패시터(C1)의 용량에 따라 실효저항이 결정된다.Referring to Equation (3), the effective resistance of the loop filter 300 according to the embodiment of the present invention is determined according to the output signal period Tref and the capacitance of the first capacitor C1.

따라서, 종래에 저항을 포함하는 RC루프필터 구조보다 저항을 사용하지 않고 루프필터를 구성함으로써 공정 변화, 전압 변화 및 온도 변화에 영향을 받지 않아 위상고정루프가 더욱더 안정하게 동작한다는 효과가 제공된다. 또한, 전압제어발진기로부터 제공되는 높은 출력신호의 주기마다 전하가 전달되는 루프필터를 구성함으로써 기준 주파수 스퍼(spur)를 억제할 수 있다는 효과가 제공된다.Therefore, the loop filter is configured without using a resistance than the RC loop filter structure which conventionally includes a resistor, so that the phase locked loop is operated more stably without being affected by process variation, voltage change, and temperature change. In addition, an effect is provided in that the reference frequency spur can be suppressed by configuring the loop filter in which charge is transferred every cycle of the high output signal provided from the voltage controlled oscillator.

다만, 상기 수학식 3에서 알 수 있듯이 제1 커패시터(C1)의 용량이 작아지면 실효저항이 증가하여 안정도가 증가하나 도 6에서 도시된바와 같이 Vpeak 값이 증가하여 기준 주파수 스퍼가 증가하므로 설계할 때 세심한 고려가 필요하다.However, as shown in Equation (3), if the capacitance of the first capacitor C1 becomes smaller, the effective resistance increases and the stability increases. However, since the Vpeak value increases and the reference frequency spur increases, Careful consideration is needed.

100 : 위상주파수검출기 200 : 전하펌프
300 : 루프필터 310 : 제어부
312 : 제1 게이트 314 : 제2 게이트
320 : 제어전압 생성부 400 : 전압제어발진기
500 : 분주기100: phase frequency detector 200: charge pump
300: loop filter 310:
312: first gate 314: second gate
320: Control voltage generator 400: Voltage controlled oscillator
500: Duty cycle

Claims (8)

기준신호와 출력신호를 분주한 피드백신호의 위상을 비교하고, 비교결과에 따라 비교결과신호를 발생시키는 위상주파수검출기;
상기 비교결과신호에 상응하는 전류를 제공하는 전하펌프;
상기 전하펌프의 전류에 상응하는 제어전압을 생성하고, 상기 비교결과신호의 비활성화 구간에서 상기 출력신호 주기에 상응하여 상기 제어전압을 하강시키는 루프필터;
상기 제어전압에 기초하여 상기 출력신호를 제공하는 전압제어발진기; 및
상기 출력신호를 분주하여 상기 피드백신호를 생성하고, 상기 피드백신호를 상기 위상주파수검출기에 제공하는 분주기를 포함하는 위상고정루프.A phase frequency detector for comparing phases of a reference signal and a feedback signal obtained by dividing the output signal and generating a comparison result signal according to a comparison result;
A charge pump to provide a current corresponding to the comparison result signal;
A loop filter for generating a control voltage corresponding to a current of the charge pump and for lowering the control voltage in accordance with the output signal period in an inactive period of the comparison result signal;
A voltage controlled oscillator providing the output signal based on the control voltage; And
A frequency divider for dividing the output signal to generate the feedback signal and providing the feedback signal to the phase frequency detector. 청구항 1에 있어서,
상기 루프필터는,
상기 비교결과신호의 활성화 구간 및 비활성화 구간을 검출하고, 검출결과에 따라 스위칭 제어신호를 제공하며, 상기 검출결과에 따라 출력신호 경로를 제어하는 제어부; 및
상기 비교결과신호의 활성화 구간에서는 상기 스위칭 제어신호에 의해 상기 전하펌프의 전류에 상응하는 제어전압을 생성하고, 상기 비교결과신호의 비활성화 구간에서는 상기 출력신호 경로를 통하여 제공되는 상기 출력신호의 주기에 상응하여 상기 제어전압을 하강시키는 제어전압 생성부를 포함하는 위상고정루프.The method according to claim 1,
The loop filter includes:
A controller for detecting an active period and an inactive period of the comparison result signal, providing a switching control signal according to a detection result, and controlling an output signal path according to the detection result; And
And generates a control voltage corresponding to the current of the charge pump by the switching control signal in an active period of the comparison result signal and outputs a control voltage corresponding to a period of the output signal provided through the output signal path in an inactive period of the comparison result signal And a control voltage generator for lowering the control voltage correspondingly. 청구항 2에 있어서,
상기 제어전압 생성부는,
상기 전하펌프 출력에 연결되고, 상기 스위칭 제어신호 또는 상기 출력신호 경로를 통하여 제공되는 상기 출력신호에 상응하여 스위칭 되는 제1 스위치;
상기 제1 스위치와 직렬로 연결되는 제1 커패시터; 및
상기 제1 스위치 및 제1 커패시터와 병렬로 연결되는 제2 커패시터를 포함하는 위상고정루프.The method of claim 2,
Wherein the control voltage generator comprises:
A first switch coupled to the charge pump output and being switched in response to the switching control signal or the output signal provided through the output signal path;
A first capacitor connected in series with the first switch; And
And a second capacitor connected in parallel with the first switch and the first capacitor. 청구항 3에 있어서,
상기 제1 스위치는 상기 활성화 구간에서 제공된 상기 스위칭 제어신호에 상응하여 개방되어 상기 전하펌프의 전류가 상기 제2 커패시터에 제공되는 위상고정루프. The method of claim 3,
Wherein the first switch is open in response to the switching control signal provided in the activation period to provide the current of the charge pump to the second capacitor. 청구항 4에 있어서,
상기 제1 스위치는 상기 비활성화 구간의 시작시에 단락되어 상기 제2 커패시터에 충전된 전류가 상기 제1 커패시터로 제공되어 상기 충전된 전류를 공유하고, 상기 비활성 구간 동안 상기 제1 스위치는 상기 출력신호의 주기에 따라 개방 및 단락을 반복하여 상기 충전된 전류가 상기 제1 커패시터에 제공되는 것을 제어하는 위상고정루프.The method of claim 4,
Wherein the first switch is shorted at the start of the inactivation period so that a current charged in the second capacitor is provided to the first capacitor to share the charged current and during the inactive period, Wherein the open circuit and the short circuit are repeated according to a period of the first capacitor to control the charged current to be provided to the first capacitor. 청구항 3에 있어서,
상기 제어부는,
상기 비교결과신호로 제1 비교결과신호 및 제2 비교결과신호를 입력받고, 상기 제1 및 제2 비교결과신호를 비교하여 제1 검출결과신호를 제공하는 제1 게이트;
상기 제1 검출결과신호에 상응하여 턴 온 또는 턴 오프 되어 상기 스위칭 제어신호를 생성하고, 상기 스위칭 제어신호를 상기 제1 스위치에 제공하는 트랜지스터;
상기 제1 및 제2 비교결과신호를 입력받고, 상기 제1 및 제2 비교결과신호를 비교하여 제2 검출결과신호를 제공하는 제2 게이트; 및
상기 제2 검출결과신호에 상응하여 개방 또는 단락되어 상기 출력신호의 경로를 제공하는 제2 스위치를 포함하는 위상고정루프.The method of claim 3,
Wherein,
A first gate receiving a first comparison result signal and a second comparison result signal from the comparison result signal and comparing the first and second comparison result signals to provide a first detection result signal;
A transistor for turning on or off according to the first detection result signal to generate the switching control signal and providing the switching control signal to the first switch;
A second gate receiving the first and second comparison result signals and comparing the first and second comparison result signals to provide a second detection result signal; And
And a second switch that is open or shorted to provide the path of the output signal in response to the second detection result signal. 청구항 6에 있어서,
상기 제1 게이트는 상기 제1 및 제2 비교결과신호 중에서 어느 하나의 신호가 업신호 또는 다운신호인 경우 상기 제1 검출결과신호를 활성화 시키고, 상기 트랜지스터는 상기 활성화된 제1 검출결과신호에 상응하여 턴 온 되어 상기 제1 스위치를 개방시키고,
상기 제2 게이트는 상기 제1 및 제2 비교결과신호 중에서 어느 하나의 신호가 업신호 또는 다운신호인 경우 상기 제2 검출결과신호를 비활성화 시키고, 상기 제2 스위치는 상기 비활성화된 제2 검출결과신호에 상응하여 개방되는 위상고정루프.The method of claim 6,
Wherein the first gate activates the first detection result signal when any one of the first and second comparison result signals is an up signal or a down signal and the transistor is responsive to the activated first detection result signal To turn on the first switch,
The second gate deactivates the second detection result signal when any one of the first and second comparison result signals is an up signal or a down signal and the second switch deactivates the second detection result signal Phase locked loop. 청구항 6에 있어서,
상기 제1 게이트는 상기 제1 및 제2 비교결과신호가 업신호 및 다운신호가 아닌 경우 상기 제1 검출결과신호를 비활성화 시키고, 상기 트랜지스터는 상기 비활성화된 제1 검출결과신호에 상응하여 턴 오프 되어 상기 제1 스위치를 단락시키고,
상기 제2 게이트는 상기 제1 및 제2 비교결과신호가 업신호 및 다운신호가 아닌 경우 상기 제2 검출결과신호를 활성화 시키고, 상기 제2 스위치는 상기 비활성화된 제2 검출결과신호에 상응하여 단락되는 위상고정루프.The method of claim 6,
Wherein the first gate deactivates the first detection result signal when the first and second comparison result signals are not an up signal and a down signal and the transistor is turned off in response to the deactivated first detection result signal Shorting said first switch,
And the second gate activates the second detection result signal when the first and second comparison result signals are not an up signal and a down signal, and the second switch activates a short circuit corresponding to the deactivated second detection result signal. Phase locked loop.
KR1020130063586A 2013-06-03 2013-06-03 Phase locked loop KR101421379B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130063586A KR101421379B1 (en) 2013-06-03 2013-06-03 Phase locked loop

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130063586A KR101421379B1 (en) 2013-06-03 2013-06-03 Phase locked loop

Publications (1)

Publication Number Publication Date
KR101421379B1 true KR101421379B1 (en) 2014-07-18

Family

ID=51742622

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130063586A KR101421379B1 (en) 2013-06-03 2013-06-03 Phase locked loop

Country Status (1)

Country Link
KR (1) KR101421379B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101643923B1 (en) * 2015-02-11 2016-08-10 부경대학교 산학협력단 Phase locked loop apparatus having multiple negative feedback loops
KR101646015B1 (en) * 2015-02-17 2016-08-12 부경대학교 산학협력단 Delay locked loop apparatus having multiple negative feedback loops

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100358118B1 (en) 2000-06-08 2002-10-25 한국전자통신연구원 Phase locked loop having high-speed locking
KR20090047155A (en) * 2007-11-07 2009-05-12 삼성전자주식회사 Loop filter, phase locked loop and method of operating loop filter determining an amplitude of controlled voltage randomly

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100358118B1 (en) 2000-06-08 2002-10-25 한국전자통신연구원 Phase locked loop having high-speed locking
KR20090047155A (en) * 2007-11-07 2009-05-12 삼성전자주식회사 Loop filter, phase locked loop and method of operating loop filter determining an amplitude of controlled voltage randomly

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101643923B1 (en) * 2015-02-11 2016-08-10 부경대학교 산학협력단 Phase locked loop apparatus having multiple negative feedback loops
KR101646015B1 (en) * 2015-02-17 2016-08-12 부경대학교 산학협력단 Delay locked loop apparatus having multiple negative feedback loops

Similar Documents

Publication Publication Date Title
US8878614B2 (en) Phase-locked loop
KR100719693B1 (en) Phase locked loop for operating stably insensible of variations of process, voltage, and temperature and operation method with the same
US8854095B2 (en) Fast lock acquisition and detection circuit for phase-locked loops
US8890626B2 (en) Divider-less phase locked loop (PLL)
US9312867B2 (en) Phase lock loop device with correcting function of loop bandwidth and method thereof
US7292078B2 (en) Phase locked loop integrated circuits having fast locking characteristics and methods of operating same
US8264258B1 (en) Phase lock loop circuit
KR101421379B1 (en) Phase locked loop
US9490824B1 (en) Phase-locked loop with frequency bounding circuit
US8810291B2 (en) Phase-locked loop
KR101421380B1 (en) Phase locked loop
KR20120012386A (en) Lock detection circuit and phase-locked loop circuit including the same
KR100830898B1 (en) A phase locked loop including switched-capacitor-network operated by the output clock of the voltage controlled oscillator and the method of control the phase locked loop
US11411566B2 (en) Charge pump
KR101664796B1 (en) Phase locked loop apparatus having multiple negative feedback loops
US9831766B2 (en) Charge pump and associated phase-locked loop and clock and data recovery
KR20140090455A (en) Phase locked loop circuit
JP2009077308A (en) Phase-locked loop circuit
JP2017079353A (en) Clock Recovery Circuit
Ahmed et al. Improving the acquisition time of a PLL-based, integer-N frequency synthesizer
KR101720135B1 (en) Phase locked loop circuit having multi-loop
JP2009081557A (en) Phase-locked loop circuit
TWI657664B (en) Two-steps switching method of circuit switch
KR102207046B1 (en) status detection of phase locked loop
JP3344628B2 (en) Self-running frequency stabilization circuit for PLL circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170703

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190627

Year of fee payment: 6